JP5327778B2 - Semiconductor device and manufacturing method thereof - Google Patents

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本発明は、基板上に結晶成長させた半導体層を備える半導体素子およびその製造方法に関する。   The present invention relates to a semiconductor device including a semiconductor layer crystal-grown on a substrate and a method for manufacturing the same.

窒化ガリウム等の窒化物系半導体を用いた半導体素子を製造する場合、窒化物系半導体基板を用いて、その上に窒化物系半導体層を結晶成長させる方法の他、サファイア基板、SiC基板、ZnO基板等の異種の基板上に窒化物系半導体層を結晶成長させる方法がある。異種の基板を用いた場合、基板と窒化物系半導体との結晶格子が不整合であるため、成長した窒化物系半導体層に結晶欠陥が生じやすいという問題がある。素子の寿命改善のためには、結晶性の向上が必要である。   When manufacturing a semiconductor device using a nitride-based semiconductor such as gallium nitride, in addition to a method of growing a nitride-based semiconductor layer on the nitride-based semiconductor substrate, a sapphire substrate, a SiC substrate, ZnO There is a method of growing a nitride-based semiconductor layer on a different substrate such as a substrate. When different types of substrates are used, there is a problem that crystal defects are likely to occur in the grown nitride semiconductor layer because the crystal lattice between the substrate and the nitride semiconductor is mismatched. In order to improve the lifetime of the element, it is necessary to improve the crystallinity.

基板上の窒化物系半導体の結晶性を向上させるために各種の技術が提案されている。例えば特許文献1には、サファイア基板上に、遅い結晶成長速度で島状結晶領域を成長させた後、速い結晶成長速度で島状結晶領域をさらに成長させることにより結晶の転位の方向を屈曲させ、転位密度を低減する方法が開示されている。   Various techniques have been proposed to improve the crystallinity of the nitride-based semiconductor on the substrate. For example, in Patent Document 1, an island-like crystal region is grown on a sapphire substrate at a slow crystal growth rate, and then the island-like crystal region is further grown at a high crystal growth rate to bend the direction of crystal dislocation. A method for reducing the dislocation density is disclosed.

一方、特許文献2には、基板上に組成の異なる2種類以上の窒化物系半導体層を順番に繰り返し積層した多層構造バッファ層を配置し、その上に窒化物系半導体層を形成する方法が開示されている。これにより、結晶性のみならず平坦性に優れた窒化物半導体層を得て、電界効果型トランジスタの特性向上をはかることができると記載されている。   On the other hand, Patent Document 2 discloses a method in which a multilayer structure buffer layer in which two or more types of nitride-based semiconductor layers having different compositions are sequentially stacked on a substrate is disposed, and a nitride-based semiconductor layer is formed thereon. It is disclosed. Thus, it is described that a nitride semiconductor layer having excellent flatness as well as crystallinity can be obtained, and the characteristics of the field effect transistor can be improved.

特開2002−313733号公報JP 2002-313733 A 特開2004−296717号公報JP 2004-296717 A

発光素子を製造する場合、結晶性の向上のみならず凹凸の少ない平坦性に優れた半導体層を結晶成長させることが、発光効率の改善に重要である。しかしながら、上記特許文献1の技術は、低転位密度の結晶を得ることを目的としており、平坦性の改善については考慮されていない。特許文献2の技術は、複数種類の組成の多層構造バッファ層を用いることにより、電界効果型トランジスタの特性向上についての記載はあるが、半導体素子が発光素子である場合の有効性や最適化については不明である。また、バッファ層に複数種類の組成を用いるため構造が複雑となる。   In the case of manufacturing a light emitting element, it is important for improving the light emission efficiency to grow a semiconductor layer that has not only improved crystallinity but also excellent flatness with less unevenness. However, the technique of Patent Document 1 aims at obtaining a crystal having a low dislocation density, and does not consider improvement of flatness. Although the technique of Patent Document 2 describes the improvement of the characteristics of a field effect transistor by using a multi-layered buffer layer having a plurality of types of compositions, the effectiveness and optimization in the case where the semiconductor element is a light emitting element are described. Is unknown. In addition, since a plurality of kinds of compositions are used for the buffer layer, the structure becomes complicated.

本発明の目的は、結晶性および平坦性に優れた半導体層を備えた光半導体素子を提供することにある。   An object of the present invention is to provide an optical semiconductor device including a semiconductor layer having excellent crystallinity and flatness.

上記目的を達成するために本発明によれば、以下のような半導体素子が提供される。すなわち、基板と、基板上に配置されたバッファ層と、バッファ層上に結晶成長した半導体層とを有する半導体素子であって、バッファ層は、所定の成長速度で結晶成長させた第1の層と、第1の層よりも速い成長速度で結晶成長させた第2の層とを一組とし、これを2組以上積層した構成の半導体素子を提供する。発明者らによれば、遅い成長速度の第1の層と速い成長速度の第2の層とを2組以上積層することにより、高い結晶性を維持しながら、上面の凹凸を大幅に低減することができる。   In order to achieve the above object, according to the present invention, the following semiconductor device is provided. That is, a semiconductor element having a substrate, a buffer layer disposed on the substrate, and a semiconductor layer crystal-grown on the buffer layer, the buffer layer being a first layer crystal-grown at a predetermined growth rate And a second layer obtained by crystal growth at a faster growth rate than the first layer, and a semiconductor element having a structure in which two or more sets are stacked. According to the inventors, by stacking two or more pairs of a first layer having a slow growth rate and a second layer having a fast growth rate, the unevenness on the upper surface is significantly reduced while maintaining high crystallinity. be able to.

第1の層と第2の層は、同じ組成にすることが可能である。これにより、組成を変化させない単純な構造でありながら、結晶性と平坦性を向上させることができる。   The first layer and the second layer can have the same composition. Thereby, crystallinity and flatness can be improved while having a simple structure in which the composition is not changed.

第2の層を、第1の層の上に配置した構成を一組とすることが好ましい。   It is preferable to set a configuration in which the second layer is disposed on the first layer.

低い成長速度で形成する第1の層は、所定の結晶性および所定の上面の平坦性を備え、速い成長速度で形成する第2の層は、第1の層よりも結晶性は低いが上面の平坦性に優れる。第1の層と第2の層とを2組以上積層することにより、結晶性及び平坦性を兼ね備えたバッファを得ることができる。   The first layer formed at a low growth rate has a predetermined crystallinity and a predetermined flatness of the upper surface, and the second layer formed at a higher growth rate has a lower crystallinity than the first layer, but the upper surface. Excellent flatness. A buffer having both crystallinity and flatness can be obtained by stacking two or more sets of the first layer and the second layer.

第2の層の成長速度は、例えば、第1の層の成長速度の2倍以上5倍以下に設定する。また例えば、第1の層の膜厚は20nm程度とし、第2の層の膜厚は80nm程度に設定する。   The growth rate of the second layer is set to, for example, not less than 2 times and not more than 5 times the growth rate of the first layer. For example, the thickness of the first layer is set to about 20 nm, and the thickness of the second layer is set to about 80 nm.

第1の層、第2の層および半導体層は、いずれも、例えばAlInGa1−x−yN(0≦x≦1、0≦y≦1、0≦x+y≦1)で表わされる材料により構成され、基板としてこの材料とは異なる異種の基板を用いることが可能である。本発明では、多層のバッファ層を用いることにより、結晶性および平坦性に優れた半導体層を成長させることができる。 The first layer, the second layer, and the semiconductor layer are all represented by, for example, Al x In y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). It is possible to use a different type of substrate as the substrate. In the present invention, a semiconductor layer having excellent crystallinity and flatness can be grown by using a multilayer buffer layer.

また、本発明の第3の態様によれば、基板と、基板上に配置されたバッファ層と、バッファ層上に結晶成長した半導体層とを有する半導体素子であって、バッファ層は、所定の結晶性および所定の上面の平坦性を備えた第1の層と、第1の層よりも結晶性は低いが上面の平坦性に優れる第2の層とを一組とし、これを2組以上積層した構成とする半導体素子が提供される。   According to a third aspect of the present invention, there is provided a semiconductor device having a substrate, a buffer layer disposed on the substrate, and a semiconductor layer crystal-grown on the buffer layer, A set of a first layer having crystallinity and flatness on a predetermined upper surface and a second layer having lower crystallinity than the first layer but excellent in flatness on the upper surface, and two or more sets thereof A semiconductor element having a stacked configuration is provided.

また、本発明の第2の態様によれば、基板上に、所定の成長速度で第1の層を結晶成長させ、第1の層の上に第1の層よりも速い成長速度で第2の層を結晶成長させ、これを2組以上繰り返し積層することにより多層バッファ層を形成する工程と、多層バッファ層の上に、所定の半導体層を結晶成長させる工程とを含む半導体素子の製造方法が提供される。   According to the second aspect of the present invention, the first layer is crystal-grown on the substrate at a predetermined growth rate, and the second layer is grown on the first layer at a growth rate faster than that of the first layer. And a method of forming a multilayer buffer layer by repeatedly laminating two or more layers, and a method of crystal growth of a predetermined semiconductor layer on the multilayer buffer layer. Is provided.

上記製造方法において、第2の層の成長速度は、例えば第1の層の成長速度の2倍以上5倍以下に設定する。   In the above manufacturing method, the growth rate of the second layer is set to, for example, not less than 2 times and not more than 5 times the growth rate of the first layer.

本発明者によれば、遅い成長速度の第1の層と速い成長速度の第2の層とを2組以上積層することにより、高い結晶性を維持しながら、上面の凹凸を大幅に低減することができる。これをバッファ層として用いることにより、この上に高い結晶性と平坦性とを兼ね備えた半導体層を成長させることができる。よって、発光素子に適用とした場合には発光強度を向上させることができる。   According to the present inventor, by stacking two or more pairs of a first layer having a slow growth rate and a second layer having a fast growth rate, the unevenness on the upper surface is significantly reduced while maintaining high crystallinity. be able to. By using this as a buffer layer, a semiconductor layer having high crystallinity and flatness can be grown thereon. Therefore, when applied to a light-emitting element, light emission intensity can be improved.

また、第1の層と第2の層は、同じ組成にすることが可能であるため、組成を変化させない単純な構造でありながら、結晶性と平坦性を向上させることができる。   In addition, since the first layer and the second layer can have the same composition, crystallinity and flatness can be improved while having a simple structure that does not change the composition.

本発明の一実施の形態を光半導体素子について図面を用いて説明する。   An embodiment of the present invention will be described with reference to the drawings for an optical semiconductor element.

まず、本実施形態の光半導体素子の構造について図1を用いて説明する。この半導体発光素子は、基板1の上に、いずれも窒化物系化合物半導体からなる、低温バッファ層2、多層バッファ層3、n型半導体層4、活性層5、p型クラッド層6、p型半導体層7を積層した構造である。本実施の形態において、窒化物系化合物半導体とは、InAlGa1−x−yN(0≦x≦1、0≦y≦1、0≦x+y≦1)で表される組成の半導体をいう。 First, the structure of the optical semiconductor element of this embodiment will be described with reference to FIG. This semiconductor light emitting device includes a low-temperature buffer layer 2, a multilayer buffer layer 3, an n-type semiconductor layer 4, an active layer 5, a p-type cladding layer 6, and a p-type, all made of a nitride compound semiconductor on a substrate 1. In this structure, semiconductor layers 7 are stacked. In the present embodiment, the nitride-based compound semiconductor is a composition represented by In x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). A semiconductor.

p型半導体層7の上には透明電極8が配置され、その上にp-電極パッド10が配置されている。p型半導体層7、p型クラッド層6および活性層5は、その一部が切り欠かれてn型半導体層4の一部を露出している。露出したn型半導体層4上には、n−電極9が配置されている。   A transparent electrode 8 is disposed on the p-type semiconductor layer 7, and a p-electrode pad 10 is disposed thereon. The p-type semiconductor layer 7, the p-type cladding layer 6, and the active layer 5 are partially cut away to expose a part of the n-type semiconductor layer 4. An n− electrode 9 is disposed on the exposed n-type semiconductor layer 4.

基板1は、例えばサファイア基板、SiC基板、ZnO基板、GaN基板、Ga基板を用いることができる。 As the substrate 1, for example, a sapphire substrate, a SiC substrate, a ZnO substrate, a GaN substrate, or a Ga 2 O 3 substrate can be used.

低温バッファ層2は、低温で成膜され、高温で熱処理することにより形成された窒化物系化合物半導体の結晶粒(グレイン)からなる不連続膜である。その厚さは数十nm程度の薄膜である。例えば、GaNにより低温バッファ層2を形成する。低温バッファ層2は、この上に形成される多層バッファ層3の結晶成長の核となる作用をする。   The low-temperature buffer layer 2 is a discontinuous film made of crystal grains (grains) of a nitride-based compound semiconductor that is formed at a low temperature and heat-treated at a high temperature. The thickness is a thin film of about several tens of nm. For example, the low temperature buffer layer 2 is formed of GaN. The low-temperature buffer layer 2 functions as a nucleus for crystal growth of the multilayer buffer layer 3 formed thereon.

多層バッファ層3は、図2に示したように、遅い成長レート(A)で結晶成長させた窒化物系化合物半導体の層31と、それよりも速い結晶レート(kA、但しk>1)で結晶成長させた窒化物系化合物半導体の層32とを一組とし、これを2組(繰り返し数B=2)以上積層した多層構造である。すなわち、遅い成長レートで形成した層31と速い成長レートで形成した層32を交互に計4層以上積層する。より好ましくは3組(繰り返し数B=3、計6層)以上積層する。積層の順序は、最初に遅い成長レートの層31を形成し、その上に速い成長性レートの層32を積層し、これを一組として繰り返すことが好ましい。   As shown in FIG. 2, the multilayer buffer layer 3 includes a nitride-based compound semiconductor layer 31 grown at a slow growth rate (A) and a faster crystal rate (kA, where k> 1). A nitride-based compound semiconductor layer 32 that has been crystal-grown is taken as one set, and two or more sets (repetition number B = 2) are stacked. That is, a total of four or more layers 31 formed at a slow growth rate and layers 32 formed at a high growth rate are alternately stacked. More preferably, three sets (repetition number B = 3, total of 6 layers) or more are laminated. The order of stacking is preferably such that a layer 31 having a slow growth rate is first formed, a layer 32 having a high growth rate is stacked thereon, and this is repeated as a set.

このように遅い成長レートで形成した層31と速い成長レートで形成した層32を2組以上繰り返し積層することにより、図3に示したように単に層31および層32を一組積層した場合(繰り返し数B=1(比較例2))と比較して層の表面の平坦性を大幅に改善することができることを発明者らは見いだしたものである。また、結晶性については、層31および層32を2組以上積層することにより、一組積層した場合と同等に結晶性に優れた層を得ることができる。したがって、平坦性および結晶性を兼ね備えたバッファ層3を得ることができる。   When two or more sets of the layer 31 formed at such a slow growth rate and the layer 32 formed at a high growth rate are repeatedly stacked, the layer 31 and the layer 32 are simply stacked as shown in FIG. The inventors have found that the flatness of the surface of the layer can be greatly improved as compared with the number of repetitions B = 1 (Comparative Example 2)). Regarding crystallinity, by laminating two or more pairs of the layer 31 and the layer 32, a layer having excellent crystallinity can be obtained as in the case of laminating one set. Therefore, the buffer layer 3 having both flatness and crystallinity can be obtained.

一般に遅い成長レートで形成した窒化物系化合物半導体層は、結晶性は良いが表面の凹凸が大きく、速い成長レートで形成した窒化物系化合物半導体層は、結晶性は良くないが表面が平坦である傾向にある。遅い成長レートで形成した層31の上に速い成長レートで形成した層32を積層した2層構造の場合、結晶性を向上させることができるが、層表面の凹凸については、図3に示したように、一定の成長レートで形成した層(繰り返し数B=0(比較例1))の凹凸と大差なく、平坦性を改善することは困難であった。このため、層31と層32の2層のみで平坦性を改善するためには、層全体を厚く形成し、厚さの効果により凹凸を低減する必要があり、バッファ層全体として総膜厚を厚くする必要があった。   In general, nitride-based compound semiconductor layers formed at a slow growth rate have good crystallinity but large irregularities on the surface, and nitride-based compound semiconductor layers formed at a high growth rate have poor crystallinity but a flat surface. There is a tendency. In the case of a two-layer structure in which a layer 32 formed at a high growth rate is stacked on a layer 31 formed at a low growth rate, the crystallinity can be improved, but the irregularities on the layer surface are shown in FIG. As described above, it was difficult to improve the flatness without much difference from the unevenness of the layer formed at a constant growth rate (repetition number B = 0 (Comparative Example 1)). For this reason, in order to improve the flatness with only two layers of the layer 31 and the layer 32, it is necessary to form the entire layer thicker and reduce the unevenness due to the effect of the thickness. It was necessary to make it thicker.

本実施の形態では、遅い成長レートで形成した層31と速い成長レートで形成した層32を2組以上繰り返し積層した多層構造のバッファ層3とすることにより、多層バッファ層3は、薄い総膜厚で、高い結晶性および高い平坦性を実現することができる。これにより、多層バッファ層3の上に形成されるn型半導体層4、活性層5およびp型半導体層8を高い結晶性および平坦性で結晶成長させることができ、発光強度を向上させることができる。   In the present embodiment, the multi-layer buffer layer 3 is formed as a thin total film by forming the multi-layer buffer layer 3 in which two or more sets of layers 31 formed at a slow growth rate and layers 32 formed at a high growth rate are repeatedly stacked. With high thickness, high crystallinity and high flatness can be realized. Thereby, the n-type semiconductor layer 4, the active layer 5, and the p-type semiconductor layer 8 formed on the multilayer buffer layer 3 can be crystal-grown with high crystallinity and flatness, and the light emission intensity can be improved. it can.

遅い成長レートで成長させる層31の成長レート(A)は、5nm/min以上20nm/min以下に設定することが好ましい。層32の成長レート(kA)は、層31の成長レートよりも速ければよいが、2倍以上であることが好ましい。また、単結晶を成長させるという観点から5倍以下であることが好ましい。   The growth rate (A) of the layer 31 grown at a slow growth rate is preferably set to 5 nm / min or more and 20 nm / min or less. The growth rate (kA) of the layer 32 may be faster than the growth rate of the layer 31, but is preferably twice or more. Moreover, it is preferable that it is 5 times or less from a viewpoint of growing a single crystal.

層31の膜厚は5nm以上50nm以下、層32の膜厚は20nm以上200nm以下であることが好ましい。   The layer 31 preferably has a thickness of 5 nm to 50 nm, and the layer 32 preferably has a thickness of 20 nm to 200 nm.

窒化物系化合物半導体の層31および層32の組成は、同じ組成でよい。例えば、ノンドープのGaNとすることができる。   The composition of the nitride-based compound semiconductor layers 31 and 32 may be the same. For example, non-doped GaN can be used.

多層バッファ層3の上に形成されるn型半導体層4、活性層5、p型クラッド層6、およびp型半導体層7は、公知の窒化物系化合物半導体を用いた発光素子の構造と同様の構造である。例えば、n型半導体層4を不純物としてSiをドープしたn型GaNにより形成することができる。活性層5はGaN/InGaNの多層構造の量子井戸構造とすることができる。p型クラッド層6は、不純物としてMgをドープしたp型AlGaNにより形成することができる。p型半導体層7は、不純物としてMgをドープしたp型GaNにより形成することができる。   The n-type semiconductor layer 4, the active layer 5, the p-type cladding layer 6, and the p-type semiconductor layer 7 formed on the multilayer buffer layer 3 have the same structure as a light-emitting element using a known nitride-based compound semiconductor. This is the structure. For example, the n-type semiconductor layer 4 can be formed of n-type GaN doped with Si using impurities. The active layer 5 may have a quantum well structure having a multilayer structure of GaN / InGaN. The p-type cladding layer 6 can be formed of p-type AlGaN doped with Mg as an impurity. The p-type semiconductor layer 7 can be formed of p-type GaN doped with Mg as an impurity.

透明電極8、n−電極9、p−電極パッド10はそれぞれ公知の発光素子と同様の材料により形成することができる。   The transparent electrode 8, the n-electrode 9, and the p-electrode pad 10 can be formed of the same material as that of a known light-emitting element.

つぎに、本実施の形態の光半導体素子の製造方法について説明する。   Next, a method for manufacturing the optical semiconductor element of this embodiment will be described.

まず、基板1として、所定の面(例えばC面)を主平面とするサファイア基板等を用意し、所定の温度で熱処理することによりクリーニングする。その後、所定の低温で基板1を加熱し、アモルファス状の窒化物系化合物半導体層を薄い膜厚で形成する。成膜方法としては、公知の方法を用いることができ、例えばMOCVD法を用いることができる。MOCVD法を用いる場合、供給する反応ガスとしてトリメチルガリウムおよびアンモニアを用いることができる。その後、所定の温度で熱処理することによりアモルファス状の窒化物系化合物半導体層を結晶化させる。これにより、窒化物系化合物半導体結晶粒からなる不連続膜の低温バッファ層2を形成する。   First, as the substrate 1, a sapphire substrate or the like having a predetermined plane (for example, C plane) as a main plane is prepared and cleaned by heat treatment at a predetermined temperature. Thereafter, the substrate 1 is heated at a predetermined low temperature to form an amorphous nitride-based compound semiconductor layer with a thin film thickness. As a film forming method, a known method can be used, for example, MOCVD method can be used. When the MOCVD method is used, trimethylgallium and ammonia can be used as a reaction gas to be supplied. Thereafter, the amorphous nitride-based compound semiconductor layer is crystallized by heat treatment at a predetermined temperature. Thus, the discontinuous film low-temperature buffer layer 2 made of nitride compound semiconductor crystal grains is formed.

次に、基板1を所定の温度で加熱しながら、低温バッファ層2の上に所定の成長レートで窒化物系化合物半導体を所定の膜厚で結晶成長させ、層31を形成する。層31の上に、層31よりも速い所定の成長レートで窒化物系化合物半導体を所定の膜厚で結晶成長させ、層32を形成する。層31および層32を一組として、これを2組以上繰り返し行うことにより計4層以上の多層バッファ層3を形成する。これにより、高い結晶性と平坦性を兼ね備えた多層バッファ層3を薄い膜厚で形成することができる。   Next, while heating the substrate 1 at a predetermined temperature, a nitride-based compound semiconductor is crystal-grown at a predetermined thickness on the low-temperature buffer layer 2 at a predetermined growth rate, thereby forming a layer 31. On the layer 31, a nitride compound semiconductor is crystal-grown with a predetermined film thickness at a predetermined growth rate faster than that of the layer 31 to form the layer 32. A total of four or more multilayer buffer layers 3 are formed by repeating two or more sets of the layers 31 and 32 as a set. Thereby, the multilayer buffer layer 3 having both high crystallinity and flatness can be formed with a thin film thickness.

層31および層32の結晶成長方法としては公知の方法を用いることができ、例えばMOCVD法を用いることができる。反応ガスは、低温バッファ層2と同様のものを用いることができる。   As a crystal growth method of the layer 31 and the layer 32, a known method can be used, for example, MOCVD method can be used. As the reaction gas, the same gas as the low-temperature buffer layer 2 can be used.

次に、基板1を所定の温度で加熱しながら、多層バッファ層3の上に所定の濃度でn型不純物をドープした窒化物系化合物半導体を所定の膜厚で結晶成長させ、n型半導体層4を形成する。n型半導体層4の上に窒化物系化合物半導体を結晶成長させ、所定の構造の活性層5を形成する。さらに、活性層5の上に、所定の濃度でp型不純物をドープした窒化物系化合物半導体を結晶成長させ、p型クラッド層6およびp型半導体層7をそれぞれ形成する。いずれも公知の結晶成長方法、例えばMOCVD法により形成することができる。   Next, while heating the substrate 1 at a predetermined temperature, a nitride-based compound semiconductor doped with an n-type impurity at a predetermined concentration is grown on the multilayer buffer layer 3 with a predetermined film thickness to form an n-type semiconductor layer. 4 is formed. A nitride compound semiconductor is grown on the n-type semiconductor layer 4 to form an active layer 5 having a predetermined structure. Further, a nitride compound semiconductor doped with a p-type impurity at a predetermined concentration is grown on the active layer 5 to form a p-type cladding layer 6 and a p-type semiconductor layer 7 respectively. Any of them can be formed by a known crystal growth method such as MOCVD.

これらの4層4、5、6、7は、結晶性および平坦性に優れた多層バッファ層3の上に形成されるため、結晶性及び平坦性に優れた層となる。   Since these four layers 4, 5, 6, and 7 are formed on the multilayer buffer layer 3 excellent in crystallinity and flatness, they become layers excellent in crystallinity and flatness.

次に、p型半導体層7を熱処理することによりアクチベーション処理する。p型半導体層7の上に透明電極8を形成した後、基板1および各層を分割し、p型半導体層7、p型クラッド層6および活性層5を所定の形状に切り欠く。露出したn型半導体層4の一部の上には、n−電極9を配置し、透明電極8の上にp−電極パッド10を配置する。以上により、本実施の形態の光半導体素子を製造することができる。   Next, the p-type semiconductor layer 7 is subjected to an activation process by heat treatment. After the transparent electrode 8 is formed on the p-type semiconductor layer 7, the substrate 1 and each layer are divided, and the p-type semiconductor layer 7, the p-type cladding layer 6 and the active layer 5 are cut into a predetermined shape. An n-electrode 9 is disposed on a part of the exposed n-type semiconductor layer 4, and a p-electrode pad 10 is disposed on the transparent electrode 8. As described above, the optical semiconductor element of this embodiment can be manufactured.

この光半導体素子は、n−電極9およびp−電極パッド10から電流を供給することにより活性層5が発光し、光を外部に放出する。   In this optical semiconductor element, when an electric current is supplied from the n-electrode 9 and the p-electrode pad 10, the active layer 5 emits light and emits light to the outside.

本実施の形態の光半導体素子は、高い結晶性および平坦性を兼ね備えた多層バッファ層3を用いるため、結晶性および平坦性に優れた発光素子構造の層4、5、6、7を形成することができる。これにより、発光強度を向上させることができる。   Since the optical semiconductor element of the present embodiment uses the multilayer buffer layer 3 having both high crystallinity and flatness, the layers 4, 5, 6, and 7 having a light emitting element structure excellent in crystallinity and flatness are formed. be able to. Thereby, the light emission intensity can be improved.

なお、本実施の形態では発光する半導体素子について説明したが、本発明は発光素子に限定されるものではなく、受光素子や、電界効果型トランジスタ等の電子素子に適用することも可能である。また、発光素子の層構成も上述の層4,5,6,7の構成に限定されるものではなく、公知の構成を用いることが可能である。   Note that although a semiconductor element that emits light has been described in this embodiment mode, the present invention is not limited to the light-emitting element, and can be applied to a light-receiving element and an electronic element such as a field-effect transistor. Further, the layer structure of the light emitting element is not limited to the structure of the above-described layers 4, 5, 6, and 7, and a known structure can be used.

本発明の実施例について説明する。
(実施例1〜11)
実施例1〜11として、上述の実施の形態の図2に示した構造の光半導体素子を製造した。このとき、多層バッファ層3として、低い成長レートの層31と速い成長レートの層32を一組とし、これを2組(繰り返し数B=2、計4層)〜12組(繰り返し数B=12、計24層)繰り返した光半導体素子の試料を作成し、実施例1〜11とした。多層バッファ層3を除いた他の層の成膜条件およびデバイス化工程は、実施例1〜11で同じ条件で行った。
Examples of the present invention will be described.
(Examples 1 to 11)
As Examples 1 to 11, optical semiconductor elements having the structure shown in FIG. 2 of the above-described embodiment were manufactured. At this time, as the multilayer buffer layer 3, a low growth rate layer 31 and a fast growth rate layer 32 are made into one set, and these are set to 2 sets (repetition number B = 2, a total of 4 layers) to 12 sets (repetition number B = 12, a total of 24 layers) Samples of repeated optical semiconductor elements were prepared and designated as Examples 1-11. The film forming conditions and device forming steps of the other layers excluding the multilayer buffer layer 3 were performed under the same conditions in Examples 1 to 11.

実施例1〜11の具体的な製造方法は以下の通りである。まず、基板1として、主平面を(C面)とするサファイア基板を用意し、水素雰囲気中で1200℃で熱処理することによりクリーニングした。   The specific manufacturing method of Examples 1-11 is as follows. First, a sapphire substrate having a main plane (C plane) was prepared as the substrate 1 and cleaned by heat treatment at 1200 ° C. in a hydrogen atmosphere.

その後、基板1の温度500℃で、トリメチルガリウム10μmol/min、アンモニア3.3L/minを供給し、水素と窒素の混合雰囲気中でMOCVD法によりアモルファス状のGaNを厚さ20〜50nmに形成することにより、低温バッファ層2を形成した。その後、低温バッファ層2を1000℃で4分加熱して、不連続な結晶粒の層とした。   Thereafter, 10 μmol / min of trimethylgallium and 3.3 L / min of ammonia are supplied at a temperature of the substrate 1 of 500 ° C., and amorphous GaN is formed to a thickness of 20 to 50 nm by MOCVD in a mixed atmosphere of hydrogen and nitrogen. As a result, the low-temperature buffer layer 2 was formed. Thereafter, the low-temperature buffer layer 2 was heated at 1000 ° C. for 4 minutes to form a discontinuous crystal grain layer.

次に、基板1の温度1000℃で、トリメチルガリウム23μmol/min、アンモニア2.2L/minを供給し、水素と窒素の混合雰囲気中でMOCVD法により、成長レート20nm/minでGaNを結晶成長させることにより、厚さ約20nmの層31を形成した。層31の上に、トリメチルガリウム45μmol/min、アンモニア4.4L/minを供給し、水素と窒素の混合雰囲気中でMOCVD法により、成長レート40nm/minでGaNを結晶成長させることにより、厚さ80nmの層32を形成した。層31と層32を一組として、実施例1ではこれを2組(繰り返し数B=2、計4層)、実施例2〜11ではそれぞれ3組(繰り返し数B=3、計6層)〜12組(繰り返し数B=12、計24層)繰り返し、多層バッファ層3を形成した。   Next, 23 μmol / min of trimethyl gallium and 2.2 L / min of ammonia are supplied at a temperature of 1000 ° C. of the substrate 1, and GaN is grown at a growth rate of 20 nm / min by MOCVD in a mixed atmosphere of hydrogen and nitrogen. As a result, a layer 31 having a thickness of about 20 nm was formed. The layer 31 is supplied with 45 μmol / min trimethylgallium and 4.4 L / min ammonia, and is grown by crystal growth at a growth rate of 40 nm / min by MOCVD in a mixed atmosphere of hydrogen and nitrogen. An 80 nm layer 32 was formed. The layer 31 and the layer 32 are set as one set. In the first embodiment, two sets (repetition number B = 2, four layers in total) and in the second to eleventh embodiments, three sets (repetition number B = 3, six layers in total) The multilayer buffer layer 3 was formed by repeating ˜12 groups (repetition number B = 12, 24 layers in total).

次に、基板1の温度1000℃、トリメチルガリウム40μmol/min、アンモニア4L/minを供給し、水素と窒素の混合雰囲気中でMOCVD法により、1×1018atms/cm程度の濃度でSiドーピングを行ったn−GaNを結晶成長させることにより、厚さ約3〜5μmのn型半導体層4を形成した。 Next, Si doping is performed at a concentration of about 1 × 10 18 atms / cm 3 by MOCVD in a mixed atmosphere of hydrogen and nitrogen by supplying a substrate 1 temperature of 1000 ° C., trimethylgallium 40 μmol / min, and ammonia 4 L / min. The n-GaN layer having been subjected to the above was grown to form an n-type semiconductor layer 4 having a thickness of about 3 to 5 μm.

次に、基板1の温度700℃、トリメチルガリウム3.6μmol/min、アンモニア4.4L/minを供給し、窒素雰囲気中でMOCVD法によりGaNを結晶成長させることにより、厚さ2.5nmのバリア層を形成した。次に、基板1の温度700℃、トリメチルガリウム3.6μmol/min、トリメチルインジウム10μmol/min、アンモニア4L/minを供給し、窒素雰囲気中でMOCVD法によりInGaNを結晶成長させることにより、厚さ10nmのウエル層を形成した。上記バリア層とウエル層を3〜10組繰り返し成長させ、GaN/InGaNの量子井戸構造の活性層5を形成した。   Next, a substrate 1 having a temperature of 700 ° C., trimethylgallium 3.6 μmol / min, ammonia 4.4 L / min is supplied, and GaN is crystal-grown by MOCVD in a nitrogen atmosphere. A layer was formed. Next, a substrate 1 having a temperature of 700 ° C., trimethylgallium 3.6 μmol / min, trimethylindium 10 μmol / min, and ammonia 4 L / min are supplied, and InGaN is grown by MOCVD in a nitrogen atmosphere to obtain a thickness of 10 nm. The well layer was formed. The barrier layer and the well layer were repeatedly grown in 3 to 10 pairs to form the active layer 5 having a quantum well structure of GaN / InGaN.

次に、基板1の温度870℃、トリメチルガリウム8.1μmol/min、トリメチルアルミニウム7.56μmol/min、アンモニア4.4L/minを供給し、水素と窒素の混合雰囲気中でMOCVD法により、1×1020atms/cm程度の濃度でMgドーピングを行ったp−AlGaNを結晶成長させることにより、厚さ約40nmのp型クラッド層6を形成した。 Next, the temperature of the substrate 1 is 870 ° C., trimethylgallium 8.1 μmol / min, trimethylaluminum 7.56 μmol / min, and ammonia 4.4 L / min are supplied, and 1 × by MOCVD in a mixed atmosphere of hydrogen and nitrogen. A p-type cladding layer 6 having a thickness of about 40 nm was formed by crystal growth of Mg doped p-AlGaN at a concentration of about 10 20 atms / cm 3 .

次に、基板1の温度870℃、トリメチルガリウム18μmol/min、アンモニア4.4L/minを供給し、水素と窒素の混合雰囲気中でMOCVD法により、2×1020atms/cm程度の濃度でMgドーピングを行ったp−GaNを結晶成長させることにより、厚さ約100nmのp型半導体層7を形成した。 Next, the temperature of the substrate 1 is 870 ° C., trimethylgallium 18 μmol / min, ammonia 4.4 L / min is supplied, and the concentration is about 2 × 10 20 atms / cm 3 by MOCVD in a mixed atmosphere of hydrogen and nitrogen. A p-type semiconductor layer 7 having a thickness of about 100 nm was formed by crystal growth of Mg-doped p-GaN.

その後、窒素雰囲気中で850℃1分の熱処理を施し、p型半導体層7をアクチベーション処理した。   Thereafter, heat treatment was performed at 850 ° C. for 1 minute in a nitrogen atmosphere, and the p-type semiconductor layer 7 was activated.

p型半導体層7の上に透明電極8として、酸化インジウム錫膜を形成した。ダイシングソー等により、個々の素子のサイズに分割すると共に、透明電極8、p型半導体層7、p型クラッド層6および活性層5の一部を図1のように切り欠いた。透明電極8の上にはp−電極パッド10を、Au1.0μm/Ti25nm膜により形成した。切り欠きにより露出したn型半導体層4の上にはn−電極9を、Al1.0μm/Ti25nm膜により形成した。   An indium tin oxide film was formed as the transparent electrode 8 on the p-type semiconductor layer 7. Each of the transparent electrodes 8, the p-type semiconductor layer 7, the p-type cladding layer 6 and the active layer 5 was cut out as shown in FIG. A p-electrode pad 10 was formed on the transparent electrode 8 with an Au 1.0 μm / Ti 25 nm film. On the n-type semiconductor layer 4 exposed by the notch, an n-electrode 9 was formed by an Al 1.0 μm / Ti 25 nm film.

以上により、実施例1〜11の光半導体素子を製造した。   The optical semiconductor element of Examples 1-11 was manufactured by the above.

(比較例1)
比較例1として、実施例1〜11の多層バッファ層3に代えて、速い成長レート40nm/minでGaNを結晶成長させた厚さ0.8μmの単層バッファ層を備える光半導体素子を製造した。
(Comparative Example 1)
As Comparative Example 1, instead of the multilayer buffer layer 3 of Examples 1 to 11, an optical semiconductor element including a single-layer buffer layer having a thickness of 0.8 μm obtained by crystal growth of GaN at a fast growth rate of 40 nm / min was manufactured. .

速い成長レートの単層バッファ層は、トリメチルガリウム45μmol/min、アンモニア4.4L/minを供給し、水素と窒素の混合雰囲気中でMOCVD法により形成した。速い成長レートの単層バッファ層以外の他の層構成および成膜方法は、実施例1〜11と同じにした。   A single buffer layer having a high growth rate was formed by MOCVD in a mixed atmosphere of hydrogen and nitrogen by supplying trimethylgallium 45 μmol / min and ammonia 4.4 L / min. Other layer configurations and film forming methods than the single-layer buffer layer with a fast growth rate were the same as those in Examples 1 to 11.

(比較例2)
比較例2として、実施例1〜11の多層バッファ層3に代えて、遅い成長レート(20nm/min)の層と速い成長レート(40nm/min)の層を一組(繰り返し数B=1、計2層)のみ備える光半導体素子を製造した。
(Comparative Example 2)
As Comparative Example 2, instead of the multilayer buffer layer 3 of Examples 1 to 11, a pair of a slow growth rate (20 nm / min) layer and a fast growth rate (40 nm / min) layer (repetition number B = 1, An optical semiconductor element provided only with a total of two layers) was manufactured.

遅い成長レートの層は、実施例1〜11の層31と同様に、基板1の温度1000℃で、トリメチルガリウム23μmol/min、アンモニア2.2L/minを供給し、水素と窒素の混合雰囲気中でMOCVD法により、成長レート20nm/minでGaNを結晶成長させることにより形成した。厚さは、約20nmとした。その上に、実施例1〜11の層32と同様に、トリメチルガリウム45μmol/min、アンモニア4.4L/minを供給し、水素と窒素の混合雰囲気中でMOCVD法により、成長レート40nm/minでGaNを結晶成長させることにより、速い成長レートの層を形成した。厚さは約80nmとした。   As with the layer 31 of Examples 1 to 11, the slow growth rate layer was supplied with trimethylgallium 23 μmol / min and ammonia 2.2 L / min at the substrate 1 temperature of 1000 ° C., and in a mixed atmosphere of hydrogen and nitrogen. The GaN crystal was grown by MOCVD at a growth rate of 20 nm / min. The thickness was about 20 nm. Further, similarly to the layer 32 of Examples 1 to 11, 45 μmol / min of trimethylgallium and 4.4 L / min of ammonia were supplied, and the growth rate was 40 nm / min by MOCVD in a mixed atmosphere of hydrogen and nitrogen. A layer having a high growth rate was formed by crystal growth of GaN. The thickness was about 80 nm.

バッファ層以外の他の層構成および成膜方法は、実施例1〜11と同じにした。   Other layer configurations and film forming methods other than the buffer layer were the same as those in Examples 1 to 11.

(平坦性評価)
実施例1〜11の多層バッファ層3の上面、および比較例1、2のバッファ層の上面の凹凸を測定した。その結果を図3に示す。図3から明らかなように、比較例1の速い成長レートで形成した単層バッファ層(繰り返し数B=0)の上面の凹凸は、高低差30nmである。また、遅い成長レートの層と速い成長レートの層を一組(繰り返し数B=1、計2層)のみ備える比較例2のバッファ層の上面の凹凸は、28nmであり、ほとんど改善していない。これに対し、遅い成長レートの層31と速い成長レートの層32を2組〜12組積層した実施例1〜11のバッファ層は、2組積層した実施例1で23nm、3組以上積層した実施例2〜11は、いずれも20nmであり、大幅に平坦度を改善することができた。実施例2〜11の多層バッファ層3の平坦度は、比較例1の平坦度と比較し30%向上していた。
(Flatness evaluation)
Irregularities on the upper surface of the multilayer buffer layer 3 of Examples 1 to 11 and the upper surface of the buffer layers of Comparative Examples 1 and 2 were measured. The result is shown in FIG. As is apparent from FIG. 3, the unevenness of the upper surface of the single-layer buffer layer (repetition number B = 0) formed at a fast growth rate in Comparative Example 1 has a height difference of 30 nm. Further, the unevenness on the upper surface of the buffer layer of Comparative Example 2 having only one set of slow growth rate layers and fast growth rate layers (repetition number B = 1, 2 layers in total) is 28 nm, which is hardly improved. . In contrast, the buffer layers of Examples 1 to 11 in which 2 to 12 pairs of slow growth rate layers 31 and fast growth rate layers 32 were laminated were 23 nm in Example 1 in which 2 pairs were laminated, and 3 or more pairs were laminated. Each of Examples 2 to 11 had a thickness of 20 nm, and the flatness could be greatly improved. The flatness of the multilayer buffer layer 3 of Examples 2 to 11 was improved by 30% compared to the flatness of Comparative Example 1.

(結晶性評価)
結晶性の測定のため、比較例1のバッファ層と、層31と層32を4組(繰り返し数B=4)積層した実施例3の多層バッファ層3について、エックス線回折法によりロッキングカーブの測定を行った。比較例1のバッファ層の(002)、(102)のピークは、それぞれ240arcsec、340arcsecであったのに対し、実施例3の多層バッファ層3の(002)、(102)のピークは、それぞれ238arcsec、334arcsecであった。実施例3において速い成長レートの層が複数含まれることによりその膜厚が増加しても、遅い成長レートの層と積層することにより、結晶性は維持されていることが確認された。
(Crystallinity evaluation)
For the measurement of crystallinity, the rocking curve was measured by the X-ray diffraction method for the multilayer buffer layer 3 of Example 3 in which the buffer layer of Comparative Example 1 and four pairs of layers 31 and 32 (repetition number B = 4) were laminated. Went. The peaks of (002) and (102) of the buffer layer of Comparative Example 1 were 240 arcsec and 340 arcsec, respectively, whereas the peaks of (002) and (102) of the multilayer buffer layer 3 of Example 3 were respectively 238 arcsec and 334 arcsec. In Example 3, it was confirmed that the crystallinity was maintained by stacking with a layer having a slow growth rate even when the film thickness was increased by including a plurality of layers having a fast growth rate.

(発光特性評価)
発光特性を確認するため、比較例1の光半導体素子、および、層31と層32を4組積層した実施例3の光半導体素子をフォトルミネッセンスの強度を測定した。ただし、いずれも基板1から活性層5までの積層構造でフォトルミネッセンスを測定した。その結果を図4に示す。
(Emission characteristic evaluation)
In order to confirm the light emission characteristics, the intensity of photoluminescence was measured for the optical semiconductor element of Comparative Example 1 and the optical semiconductor element of Example 3 in which four sets of layers 31 and 32 were laminated. However, all measured the photoluminescence by the laminated structure from the board | substrate 1 to the active layer 5. FIG. The result is shown in FIG.

図4から明らかなように、実施例3の素子は、発光強度が比較例1の素子の1.3倍に向上していた。   As is clear from FIG. 4, the device of Example 3 was improved in emission intensity by 1.3 times that of the device of Comparative Example 1.

これは、高い平坦性および結晶性を兼ね備えた多層バッファ層3を用いたことにより、バッファ層3の上に形成される活性層5等の平坦性および結晶性が向上したためであると考えられる。   This is presumably because the flatness and crystallinity of the active layer 5 and the like formed on the buffer layer 3 were improved by using the multilayer buffer layer 3 having both high flatness and crystallinity.

本実施形態の光半導体素子の構造を示す断面図。Sectional drawing which shows the structure of the optical semiconductor element of this embodiment. 図1の光半導体素子の多層バッファ層4の構成を示す断面図。Sectional drawing which shows the structure of the multilayer buffer layer 4 of the optical semiconductor element of FIG. 本実施例1〜11および比較例1、2の光半導体素子のバッファ層の上面の凹凸の大きさを示すグラフ。The graph which shows the magnitude | size of the unevenness | corrugation of the upper surface of the buffer layer of the optical semiconductor element of the Examples 1-11 and Comparative Examples 1 and 2. 本実施例3および比較例1の光半導体素子のフォトルミネッセンス強度を示すグラフ。The graph which shows the photoluminescence intensity | strength of the optical semiconductor element of the present Example 3 and the comparative example 1. FIG.

符号の説明Explanation of symbols

1…基板、2…低温バッファ層、3…多層バッファ層、4…n型半導体層、5…活性層、6…p型クラッド層、7…p型半導体層、8…透明電極、9…n−電極、10…p−電極パッド、31…遅い成長レートで形成した層、32…速い成長レートで形成した層。   DESCRIPTION OF SYMBOLS 1 ... Substrate, 2 ... Low-temperature buffer layer, 3 ... Multi-layer buffer layer, 4 ... n-type semiconductor layer, 5 ... Active layer, 6 ... p-type cladding layer, 7 ... p-type semiconductor layer, 8 ... Transparent electrode, 9 ... n -Electrode, 10 ... p-electrode pad, 31 ... layer formed at a slow growth rate, 32 ... layer formed at a fast growth rate.

Claims (4)

基板上に、所定の成長速度および所定のアンモニア流量とトリメチルガリウム流量との比(アンモニア流量/トリメチルガリウム流量)で第1の層を結晶成長させ、前記第1の層の上に、前記第1の層よりも速い成長速度、かつ、前記第1の層と同じアンモニア流量とトリメチルガリウム流量との比で第2の層を結晶成長させ、これを2組以上繰り返し積層することにより多層バッファ層を形成する工程と、
前記多層バッファ層の上に、所定の半導体層を結晶成長させる工程とを含むことを特徴とする半導体素子の製造方法。
A first layer is crystal-grown on the substrate at a predetermined growth rate and a ratio between a predetermined ammonia flow rate and a trimethyl gallium flow rate (ammonia flow rate / trimethyl gallium flow rate), and the first layer is formed on the first layer. The second layer is crystal-grown at a growth rate higher than that of the first layer and the ratio of the ammonia flow rate and the trimethyl gallium flow rate same as those of the first layer, and two or more sets of these layers are repeatedly laminated to form a multilayer buffer layer. Forming, and
And a step of crystal-growing a predetermined semiconductor layer on the multilayer buffer layer.
前記第1の層と前記第2の層は、同じ組成であることを特徴とする請求項1に記載の半導体素子の製造方法。  The method of manufacturing a semiconductor device according to claim 1, wherein the first layer and the second layer have the same composition. 前記第1の層の成長速度は、5nm/min以上20nm/min以下であり、前記第2の層の成長速度は前記第1の成長速度の2倍以上5倍以下であることを特徴とする請求項1又は2に記載の半導体素子の製造方法。  The growth rate of the first layer is not less than 5 nm / min and not more than 20 nm / min, and the growth rate of the second layer is not less than 2 times and not more than 5 times the first growth rate. A method for manufacturing a semiconductor device according to claim 1. 前記第1の層の膜厚は5nm以上50nm以下であり、前記第2の層の膜厚は20nm以上200nm以下であることを特徴とする請求項1から請求項3のいずれか1項に記載の半導体素子の製造方法。  4. The film thickness of the first layer is 5 nm to 50 nm, and the film thickness of the second layer is 20 nm to 200 nm. 5. A method for manufacturing a semiconductor device.
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* Cited by examiner, † Cited by third party
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JP2013089617A (en) * 2011-10-13 2013-05-13 Tamura Seisakusho Co Ltd Crystalline laminate structure, manufacturing method thereof and semiconductor element
CN103050593A (en) * 2011-10-17 2013-04-17 大连美明外延片科技有限公司 AlGaInP quaternary light-emitting diode epitaxial wafer and growth method thereof
JP2013183032A (en) * 2012-03-02 2013-09-12 Toshiba Corp Semiconductor light-emitting element
WO2014115830A1 (en) * 2013-01-28 2014-07-31 エルシード株式会社 Method for manufacturing semiconductor light-emitting element
CN104465918B (en) * 2014-10-31 2017-06-27 华灿光电(苏州)有限公司 A kind of LED epitaxial slice and preparation method thereof

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3613197B2 (en) * 2001-04-17 2005-01-26 日亜化学工業株式会社 Nitride semiconductor substrate growth method
US6630692B2 (en) * 2001-05-29 2003-10-07 Lumileds Lighting U.S., Llc III-Nitride light emitting devices with low driving voltage
KR100674829B1 (en) * 2004-10-29 2007-01-25 삼성전기주식회사 Nitride based semiconductor device and method for manufacturing the same

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