JP5322064B2 - アダプタ・カードのフェイルオーバのための装置、システム、方法、およびコンピュータ・プログラム - Google Patents
アダプタ・カードのフェイルオーバのための装置、システム、方法、およびコンピュータ・プログラム Download PDFInfo
- Publication number
- JP5322064B2 JP5322064B2 JP2010503518A JP2010503518A JP5322064B2 JP 5322064 B2 JP5322064 B2 JP 5322064B2 JP 2010503518 A JP2010503518 A JP 2010503518A JP 2010503518 A JP2010503518 A JP 2010503518A JP 5322064 B2 JP5322064 B2 JP 5322064B2
- Authority
- JP
- Japan
- Prior art keywords
- processor complex
- adapter card
- port
- processor
- owning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2038—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant with a single idle spare processing component
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2023—Failover techniques
- G06F11/2033—Failover techniques switching over of hardware resources
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2046—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant where the redundant components share persistent storage
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Hardware Design (AREA)
- Hardware Redundancy (AREA)
Description
所有側プロセッサ複合体は、アダプタ・カードを構成および管理することができる。単一の所有側プロセッサ複合体を提供することで、2つまたはそれ以上のプロセッサ複合体がアダプタ・カードを構成および管理しようとするのを防ぐことができる。
Claims (20)
- 第1のポート及び第2のポートを備えているアダプタ・カードのフェイルオーバのための装置であって、
前記第2のポートを除いて前記アダプタ・カードを管理し且つ前記アダプタ・カードからエラー・メッセージを受け取る所有側プロセッサ複合体としての第1のプロセッサ複合体を前記第1のポートを介して前記アダプタ・カードに論理的に接続するスイッチ・モジュールであって、
前記所有者側プロセッサ複合体としての前記第1のプロセッサ複合体と通信するように前記スイッチ・モジュール及び前記アダプタ・カードを構成する前記アダプタ・カードのセットアップ・レジスタに書き込まれた2進データ値に応じて、
前記所有側プロセッサ複合体としての第1のプロセッサ複合体を前記第1のポートを介して前記アダプタ・カードに論理的に接続すること、及び、
前記第2のポートを管理する非所有側プロセッサ複合体としての第2のプロセッサ複合体を前記第2のポートを介して前記アダプタ・カードに論理的に接続すること
を実行する、前記スイッチ・モジュールと、
前記アダプタ・カードを管理するように構成されたコントローラであって、前記所有側プロセッサ複合体としての前記第1のプロセッサ複合体と前記スイッチ・モジュールを介して通信可能である、前記コントローラと、
前記所有側プロセッサ複合体としての前記第1のプロセッサ複合体の障害を検出する検出モジュールと、
前記検出モジュールによる前記障害の検出に応答して、前記アダプタ・カードから前記所有側プロセッサ複合体としての前記第1のプロセッサ複合体を論理的に切断するために、前記セットアップ・レジスタに、前記第1のポートを介した通信の受け取りを停止させる2進データ値を書き込むことによって前記スイッチ・モジュールを修正するセットアップ・モジュールと
を備えており、
前記セットアップ・モジュールは、前記検出モジュールによる前記障害の検出に応答して、指定された2進値を前記第2のポートに送信し、ここで前記指定された2進値は、前記コントローラに対して、前記非所有者側プロセッサとしての前記第2のプロセッサ複合体からコマンドを受け入れるように指示するためのものであり、そして、前記第2のプロセッサ複合体は、所有側プロセッサ複合体として前記第2のポートと通信するプロセッサ複合体を指定する2進値を前記セットアップ・レジスタに書き込む、
前記装置。 - 前記スイッチ・モジュールが、前記非所有側プロセッサ複合体からの発見コマンドに応答して、前記アダプタ・カードをエンドポイントとして識別する、請求項1に記載の装置。
- 前記スイッチ・モジュールが、前記所有側プロセッサ複合体からの発見コマンドに応答して、前記アダプタ・カードに接続されたデバイスに可視性を提供する、請求項1又は2に記載の装置。
- 前記アダプタ・カードの前記セットアップ・レジスタに前記第2のデータ値を書き込むことが、第1のメモリ・モジュールのコントロール・ストアの使用から第2のメモリ・モジュールのコントロール・ストアの使用へと、前記アダプタ・カードをスイッチすることによって、前記所有側プロセッサ複合体として前記第2のプロセッサを前記アダプタ・カードに論理的に接続するために、前記スイッチ・モジュールを修正する、請求項1〜3のいずれか一項に記載の装置。
- 前記アダプタ・カードが、周辺機器相互接続拡張(PCI‐X)インターフェース、周辺機器相互接続(PCI)インターフェース、及び周辺機器相互接続高速(PCIe)バスから選択されたインターフェースを使用して、前記第1及び第2のプロセッサ複合体と通信する、請求項1〜4のいずれか一項に記載の装置。
- 前記アダプタ・カードが、イーサネット(登録商標)・コントローラ、トークン・リング・コントローラ、Redundant Array of Independent Disks(RAID)コントローラ、又は、ストレージ領域ネットワーク・コントローラとして構成されている、1〜4のいずれか一項に記載の装置。
- 第1のポート及び第2のポートを備えているアダプタ・カードのフェイルオーバのためのシステムであって、
アダプタ・カードと通信する第1のプロセッサ複合体と、
前記アダプタ・カードと通信する第2のプロセッサ複合体であって、前記第1のプロセッサ複合体の障害を検出する検出モジュールを備えている前記第2のプロセッサ複合体と、
前記アダプタ・カードと
を備えており、
前記アダプタ・カードは、
前記アダプタ・カードを管理するように構成されたコントローラであって、前記所有側プロセッサ複合体としての前記第1のプロセッサ複合体と前記スイッチ・モジュールを介して通信可能である、前記コントローラと、
前記コントローラに関するソフトウェア命令を備えているコントロール・ストアを格納する第1のメモリ・モジュールと、
前記第2のポートを除いて前記アダプタ・カードを管理し且つ前記アダプタ・カードからエラー・メッセージを受け取る所有側プロセッサ複合体としての前記第1のプロセッサ複合体を前記第1のポートを介して前記アダプタ・カードに論理的に接続するスイッチ・モジュールであって、
前記所有者側プロセッサ複合体としての前記第1のプロセッサ複合体と通信するように前記スイッチ・モジュール及び前記アダプタ・カードを構成する前記アダプタ・カードのセットアップ・レジスタに書き込まれた2進データ値に応じて、
前記所有側プロセッサ複合体としての第1のプロセッサ複合体を前記第1のポートを介して前記アダプタ・カードに論理的に接続すること、及び、
前記第2のポートを管理する非所有側プロセッサ複合体としての第2のプロセッサ複合体を前記第2のポートを介して前記アダプタ・カードに論理的に接続すること
を実行する、前記スイッチ・モジュールと、
前記検出モジュールによる前記障害の検出に応答して、前記アダプタ・カードから前記所有側プロセッサ複合体としての前記第1のプロセッサ複合体を論理的に切断するために、前記セットアップ・レジスタに、前記第1のポートを介した通信の受け取りを停止させる2進データ値を書き込むことによって前記スイッチ・モジュールを修正するセットアップ・モジュールと
を備えており、
前記セットアップ・モジュールは、前記検出モジュールによる前記障害の検出に応答して、指定された2進値を前記第2のポートに送信し、ここで前記指定された2進値は、前記コントローラに対して、前記非所有者側プロセッサとしての前記第2のプロセッサ複合体からコマンドを受け入れるように指示するためのものであり、そして、前記第2のプロセッサ複合体は、所有側プロセッサ複合体として前記第2のポートと通信するプロセッサ複合体を指定する2進値を前記セットアップ・レジスタに書き込む、
前記システム。 - 前記スイッチ・モジュールが、前記非所有側プロセッサ複合体からの発見コマンドに応答して、前記アダプタ・カードをエンドポイントとして識別する、請求項7に記載のシステム。
- 前記スイッチ・モジュールが、前記所有側プロセッサ複合体からの発見コマンドに応答して、前記アダプタ・カードに接続されたデバイスに可視性を提供する、請求項7又は8に記載のシステム。
- 前記アダプタ・カードの前記セットアップ・レジスタに第2のデータ値を書き込むことが、第1のメモリ・モジュールのコントロール・ストアの使用から第2のメモリ・モジュールのコントロール・ストアの使用へと、前記アダプタ・カードをスイッチすることによって、前記所有側プロセッサ複合体として前記第2のプロセッサを前記アダプタ・カードに論理的に接続するために、前記スイッチ・モジュールを修正する、請求項7〜9のいずれか一項に記載のシステム。
- 前記アダプタ・カードが、周辺機器相互接続拡張(PCI‐X)インターフェース、周辺機器相互接続(PCI)インターフェース、及び周辺機器相互接続高速(PCIe)バスから選択されたインターフェースを使用して、前記第1及び第2のプロセッサ複合体と通信する、請求項7〜10のいずれか一項に記載のシステム。
- 前記アダプタ・カードが、イーサネット(登録商標)・コントローラ、トークン・リング・コントローラ、Redundant Array of Independent Disks(RAID)コントローラ、又は、ストレージ領域ネットワーク・コントローラとして構成されている、請求項7〜11のいずれか一項に記載のシステム。
- 第1のポート及び第2のポートを備えているアダプタ・カードのフェイルオーバのための方法であって、
スイッチ・モジュールを使用して、前記第2のポートを除いて前記アダプタ・カードを管理し且つ前記アダプタ・カードからエラー・メッセージを受け取る所有側プロセッサ複合体としての第1のプロセッサ複合体を前記第1のポートを介してアダプタ・カードに接続するステップであって、前記所有者側プロセッサ複合体としての前記第1のプロセッサ複合体が、前記スイッチ・モジュールを介して前記アダプタのコントローラと通信可能であり、前記所有者側プロセッサ複合体としての前記第1のプロセッサ複合体と通信するように前記スイッチ・モジュール及び前記アダプタ・カードを構成する前記アダプタ・カードのセットアップ・レジスタに書き込まれた2進データ値に応じて、前記スイッチ・モジュールは、前記所有側プロセッサ複合体としての第1のプロセッサ複合体を前記第1のポートを介して前記アダプタ・カードに論理的に接続すること、及び、前記第2のポートを管理する非所有側プロセッサ複合体としての第2のプロセッサ複合体を前記第2のポートを介して前記アダプタ・カードに論理的に接続することを実行する、前記接続するステップと、
前記スイッチ・モジュールを使用して、前記第2のポートを管理する非所有側プロセッサ複合体として第2のプロセッサ複合体を前記第2のポートを介して前記アダプタ・カードに接続するステップと、
検出モジュールを使用して、前記所有側プロセッサ複合体としての前記第1のプロセッサ複合体の障害を検出するステップと、
前記検出モジュールによる前記障害の検出に応答して、
前記アダプタ・カードから前記所有側プロセッサ複合体としての前記第1のプロセッサ複合体を論理的に切断するために、セットアップ・モジュールを使用して、前記セットアップ・レジスタに、前記第1のポートを介した通信の受け取りを停止させる2進データ値を書き込み、一方、
前記セットアップ・モジュールを使用して、指定された2進値を前記第2のポートに送信し、ここで前記指定された2進値は、前記アダプタ・カードを管理するように構成された前記コントローラに対して、前記非所有者側プロセッサとしての前記第2のプロセッサ複合体からコマンドを受け入れるように指示するためのものであり、そして、前記第2のプロセッサ複合体を使用して、所有側プロセッサ複合体として前記第2のポートと通信するプロセッサ複合体を指定する2進値を前記セットアップ・レジスタに書き込むステップと
を含む、前記方法。 - 前記スイッチ・モジュールが、前記非所有側プロセッサ複合体からの発見コマンドに応答して、前記アダプタ・カードをエンドポイントとして識別する、請求項13に記載の方法。
- 前記スイッチ・モジュールが、前記所有側プロセッサ複合体からの発見コマンドに応答して、前記アダプタ・カードに接続されたデバイスに可視性を提供する、請求項13又は14に記載の方法。
- 前記アダプタ・カードの前記セットアップ・レジスタに第2のデータ値を書き込むことが、第1のメモリ・モジュールのコントロール・ストアの使用から第2のメモリ・モジュールのコントロール・ストアの使用へと、前記アダプタ・カードをスイッチすることによって、前記所有側プロセッサ複合体として前記第2のプロセッサを前記アダプタ・カードに論理的に接続するために、前記スイッチ・モジュールを修正する、請求項13〜15のいずれか一項に記載の方法。
- 前記アダプタ・カードが、周辺機器相互接続拡張(PCI‐X)インターフェース、周辺機器相互接続(PCI)インターフェース、及び周辺機器相互接続高速(PCIe)バスから選択されたインターフェースを使用して、前記第1及び第2のプロセッサ複合体と通信する、請求項13〜16のいずれか一項に記載の方法。
- 前記アダプタ・カードが、イーサネット(登録商標)・コントローラ、トークン・リング・コントローラ、Redundant Array of Independent Disks(RAID)コントローラ、又は、ストレージ領域ネットワーク・コントローラとして構成されている、請求項13〜17のいずれか一項に記載の方法。
- プロセッサ読み取り可能プログラムを有するプロセッサ使用可能媒体を備えたプロセッサ・プログラムであって、前記プロセッサ読み取り可能プログラムは、プロセッサ上で実行された場合に、前記プロセッサに請求項13〜18のいずれか一項に記載の方法の各ステップを実行させる前記プロセッサ・プログラム。
- 第1のポート及び第2のポートを備えているアダプタ・カードのフェイルオーバのためのコンピュータ・プログラムであって、コンピュータに、請求項13〜18のいずれか一項に記載の方法の各ステップを実行させる前記コンピュータ・プログラム。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/738,142 | 2007-04-20 | ||
US11/738,142 US7870417B2 (en) | 2007-04-20 | 2007-04-20 | Apparatus, system, and method for adapter card failover |
US11/738,150 US20080263391A1 (en) | 2007-04-20 | 2007-04-20 | Apparatus, System, and Method For Adapter Card Failover |
US11/738,150 | 2007-04-20 | ||
PCT/EP2008/054722 WO2008128990A2 (en) | 2007-04-20 | 2008-04-18 | Apparatus, system, and method for adapter card failover |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010533900A JP2010533900A (ja) | 2010-10-28 |
JP5322064B2 true JP5322064B2 (ja) | 2013-10-23 |
Family
ID=39769314
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010503518A Expired - Fee Related JP5322064B2 (ja) | 2007-04-20 | 2008-04-18 | アダプタ・カードのフェイルオーバのための装置、システム、方法、およびコンピュータ・プログラム |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP2149089A2 (ja) |
JP (1) | JP5322064B2 (ja) |
KR (1) | KR101143684B1 (ja) |
WO (1) | WO2008128990A2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130088127A (ko) | 2010-06-15 | 2013-08-07 | 바이엘 인텔렉쳐 프로퍼티 게엠베하 | 신규 오르토-치환된 아릴 아미드 유도체 |
JP6455759B2 (ja) * | 2015-02-27 | 2019-01-23 | サイレックス・テクノロジー株式会社 | デバイスサーバ、デバイス利用方法、および、プログラム、 |
US10296484B2 (en) | 2015-12-01 | 2019-05-21 | International Business Machines Corporation | Dynamic re-allocation of computer bus lanes |
US10102074B2 (en) | 2015-12-01 | 2018-10-16 | International Business Machines Corporation | Switching allocation of computer bus lanes |
KR101767181B1 (ko) * | 2017-02-21 | 2017-08-22 | 한국과학기술정보연구원 | 다목적 어댑터 카드 및 그 통합 방법 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3026350B2 (ja) * | 1990-07-11 | 2000-03-27 | 株式会社日立製作所 | 二重化システムの系切り替え方法 |
JPH04205033A (ja) * | 1990-11-29 | 1992-07-27 | Tamagawa Seiki Co Ltd | Cpuによる機器制御方法 |
JP4459408B2 (ja) * | 2000-08-01 | 2010-04-28 | ネクスコム インターナショナル カンパニー リミテッド | ホットスワップバス |
JP2002202897A (ja) * | 2000-12-28 | 2002-07-19 | Yokogawa Electric Corp | 切換装置 |
US6845467B1 (en) * | 2001-02-13 | 2005-01-18 | Cisco Systems Canada Co. | System and method of operation of dual redundant controllers |
US6931568B2 (en) * | 2002-03-29 | 2005-08-16 | International Business Machines Corporation | Fail-over control in a computer system having redundant service processors |
US20040193737A1 (en) * | 2003-03-31 | 2004-09-30 | Huffman Amber D. | Apparatus, method and system to couple one or more hosts to a storage device using unique signal from host |
US7058738B2 (en) * | 2004-04-28 | 2006-06-06 | Microsoft Corporation | Configurable PCI express switch which allows multiple CPUs to be connected to multiple I/O devices |
JP4182948B2 (ja) * | 2004-12-21 | 2008-11-19 | 日本電気株式会社 | フォールト・トレラント・コンピュータシステムと、そのための割り込み制御方法 |
-
2008
- 2008-04-18 EP EP08736370A patent/EP2149089A2/en not_active Ceased
- 2008-04-18 JP JP2010503518A patent/JP5322064B2/ja not_active Expired - Fee Related
- 2008-04-18 KR KR1020097016914A patent/KR101143684B1/ko not_active IP Right Cessation
- 2008-04-18 WO PCT/EP2008/054722 patent/WO2008128990A2/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
KR20090130850A (ko) | 2009-12-24 |
EP2149089A2 (en) | 2010-02-03 |
WO2008128990A2 (en) | 2008-10-30 |
WO2008128990A3 (en) | 2009-01-15 |
JP2010533900A (ja) | 2010-10-28 |
KR101143684B1 (ko) | 2012-05-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7870417B2 (en) | Apparatus, system, and method for adapter card failover | |
US9760455B2 (en) | PCIe network system with fail-over capability and operation method thereof | |
US8321722B2 (en) | Storage device, and data path failover method of internal network of storage controller | |
US7536508B2 (en) | System and method for sharing SATA drives in active-active RAID controller system | |
US8074105B2 (en) | High data availability SAS-based RAID system | |
US20080263391A1 (en) | Apparatus, System, and Method For Adapter Card Failover | |
TWI764973B (zh) | 儲存系統及其操作方法 | |
US9052829B2 (en) | Methods and structure for improved I/O shipping in a clustered storage system | |
US9361262B2 (en) | Redundant storage enclosure processor (SEP) implementation for use in serial attached SCSI (SAS) environment | |
KR102646616B1 (ko) | 판독 명령 실행을 위한 NVMeoF RAID 구현 방법 | |
TW201019100A (en) | Active-active failover for a direct-attached storage system | |
JP5322064B2 (ja) | アダプタ・カードのフェイルオーバのための装置、システム、方法、およびコンピュータ・プログラム | |
US8244948B2 (en) | Method and system for combining multiple SAS expanders into a SAS switch | |
US8055934B1 (en) | Error routing in a multi-root communication fabric | |
US10063425B1 (en) | Event-based in-band host registration | |
JP2009053946A (ja) | 二重化コントーラ構成ブロックデバイス制御装置 | |
WO2023121775A1 (en) | System, method, apparatus and architecture for dynamically configuring device fabrics | |
US7788530B2 (en) | Storage server configuration despite an out-of-service storage adapter | |
CN104170307A (zh) | 失效切换方法、装置和系统 | |
US20210157487A1 (en) | Storage System Having Storage Engines and Disk Arrays Interconnected by Redundant Fabrics | |
US10558598B2 (en) | Logic circuit that provides verification of signals used to interrupt server operation | |
GB2399917A (en) | Computer system having two or more processing sets | |
US8352661B1 (en) | Data storage systems having seamless software upgrades | |
US9772961B2 (en) | Computer system, a system management module and method of bidirectionally interchanging data via module according to the IPMI standard |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110124 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111111 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111122 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120125 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20120125 |
|
RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20120125 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20120125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120719 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120806 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20120806 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130130 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130425 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20130425 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130507 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130620 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20130620 |
|
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20130620 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130708 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20130711 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |