JP5318053B2

JP5318053B2 - AD conversion system

Info

Publication number: JP5318053B2
Application number: JP2010205636A
Authority: JP
Inventors: 智史上野; 智明中川
Original assignee: Honda Motor Co Ltd
Current assignee: Honda Motor Co Ltd
Priority date: 2010-09-14
Filing date: 2010-09-14
Publication date: 2013-10-16
Anticipated expiration: 2030-09-14
Also published as: JP2012065020A

Description

本発明は、複数のアナログ信号をシリアルなデジタル信号に変換するＡＤ変換システムに関する。 The present invention relates to an AD conversion system that converts a plurality of analog signals into serial digital signals.

図７は、特許文献１に示されたＡＤ変換システムの概要図である。図７に示したＡＤ変換システム１０は、パラレルに接続された２つのセンサーからのアナログ信号をシリアルなデジタル信号に変換する。２つのＡＤＣ（ＡＤ変換器）１４は、２つのセンサー１２からの各アナログ信号をそれぞれ同時にＡＤ変換して、各デジタルデータを対応するシフトレジスタ２６に逐次的に出力する。シフトレジスタ２６は、それぞれ対応するＡＤＣ１４に接続され、デジタルデータをストアする。また、シフトレジスタ２６は、シーケンサ３４によって生成されシリアルクロックをトリガとして、ストアしているデジタルデータを逐次的に出力してシリアルデータを出力する。シーケンサ３４は、各シフトレジスタ２６に入力されたデジタルデータをシリアルデータ化して出力するシーケンス制御を周期的に行う。 FIG. 7 is a schematic diagram of the AD conversion system disclosed in Patent Document 1. The AD conversion system 10 shown in FIG. 7 converts analog signals from two sensors connected in parallel into serial digital signals. Two ADCs (AD converters) 14 simultaneously AD convert the analog signals from the two sensors 12 and sequentially output the digital data to the corresponding shift registers 26. Each shift register 26 is connected to the corresponding ADC 14 and stores digital data. The shift register 26 outputs serial data by sequentially outputting stored digital data using a serial clock generated by the sequencer 34 as a trigger. The sequencer 34 periodically performs sequence control for converting the digital data input to each shift register 26 into serial data and outputting the serial data.

図８は、特許文献１に示されたＡＤ変換システムのシーケンサの回路構成図である。図８に示したシーケンサ３４は、図７に示したマイコン８８から入力される外部クロックに基づいて、各シフトレジスタ２６にも入力されるシリアルクロック３６を生成する。シーケンサ３４のシーケンス制御によって得られたシリアルデータ４４は、シリアルクロック３６に同期してマイコン８８のシリアルインターフェース９２に入力される。 FIG. 8 is a circuit configuration diagram of a sequencer of the AD conversion system disclosed in Patent Document 1. The sequencer 34 shown in FIG. 8 generates a serial clock 36 that is also input to each shift register 26 based on the external clock input from the microcomputer 88 shown in FIG. Serial data 44 obtained by sequence control of the sequencer 34 is input to the serial interface 92 of the microcomputer 88 in synchronization with the serial clock 36.

特開２００９−２６７７６４号公報JP 2009-267664 A

上記説明したＡＤ変換システム１０は、複数のアナログ信号を同時にＡＤ変換するＡＤＣ１４と、デジタルデータをストアするシフトレジスタ２６と、シーケンス制御を行うシーケンサ３４とを備える。図７にはＡＤＣ１４の数が２つの場合に対応した回路構成が示されているが、ＡＤＣ１４の数が増加するに従って、ＡＤ変換システムは、ＡＤＣ１４と同数のシフトレジスタ２６を備える必要がある。また、ＡＤＣ１４の数が増加するに従って、シーケンサ３４では、各シフトレジスタ２６に入力するシリアルクロック３６を生成するための回路（ＡＤＣコントロールロジック６４内のＲＳ−ＦＦ及び周辺ロジック回路）の規模が増大し、カウンタの出力も増加する。このように、ＡＤＣ１４の数が増加するに従って、ＡＤ変換システム１０の回路規模は大きくなる。なお、シーケンサ３４の回路構成は、図８に示したように複雑である。このため、シーケンサ３４の回路規模増は好ましくない。 The AD conversion system 10 described above includes an ADC 14 that simultaneously AD converts a plurality of analog signals, a shift register 26 that stores digital data, and a sequencer 34 that performs sequence control. FIG. 7 shows a circuit configuration corresponding to the case where the number of ADCs 14 is two. However, as the number of ADCs 14 increases, the AD conversion system needs to include the same number of shift registers 26 as ADCs 14. As the number of ADCs 14 increases, the sequencer 34 increases the scale of a circuit (RS-FF and peripheral logic circuit in the ADC control logic 64) for generating the serial clock 36 to be input to each shift register 26. The counter output also increases. Thus, the circuit scale of the AD conversion system 10 increases as the number of ADCs 14 increases. The circuit configuration of the sequencer 34 is complicated as shown in FIG. For this reason, an increase in the circuit scale of the sequencer 34 is not preferable.

本発明の目的は、ＡＤ変換部の数が増加しても回路規模の増大を最小限に抑えることができるＡＤ変換システムを提供することである。 An object of the present invention is to provide an AD conversion system capable of minimizing an increase in circuit scale even when the number of AD conversion units is increased.

上記課題を解決して係る目的を達成するために、請求項１に記載の発明のＡＤ変換システムは、複数のアナログ信号をシリアルなデジタル信号に変換するＡＤ変換システムであって、前記複数のアナログ信号の各々を同一タイミングでＡＤ変換する複数のＡＤ変換部（例えば、実施の形態でのＡＤＣ１０３Ａ〜１０３Ｄ）と、前記複数のＡＤ変換部から得られた複数のデジタル信号を並直列変換して、シリアルなデジタル信号を出力する並直列変換部（例えば、実施の形態での並直列変換部１０７）と、前記並直列変換部が前記複数のデジタル信号を並直列変換するために必要な制御信号を、前記並直列変換部に供給する制御部（例えば、実施の形態での制御ＣＰＵ１０５）と、を備え、前記並直列変換部は、「当該ＡＤ変換システムを構成する前記ＡＤ変換部の数＋１」個のＤフリップフロップが直列に接続して構成され、前記制御部からの前記制御信号が入力されるシフト回路（例えば、実施の形態でのシフト回路１５１）と、前記複数のＡＤ変換部と同数の１入力１出力のゲート回路から構成され、前記シフト回路の各段のＤフリップフロップの出力信号に応じて、各ゲート回路に入力されたデジタル信号の出力を制御する並直列変換回路（例えば、実施の形態での並直列変換回路１５５）と、前記シフト回路の少なくとも一部を構成する最前段のＤフリップフロップ及び最後段のＤフリップフロップの各出力信号に基づいて、前記複数のＡＤ変換部の動作許可信号を出力するＡＤ変換動作制御部（例えば、実施の形態でのＲＳ−ＦＦ１５３）と、を有することを特徴としている。 In order to solve the above problems and achieve the object, an AD conversion system according to claim 1 is an AD conversion system for converting a plurality of analog signals into a serial digital signal, wherein the plurality of analog signals A plurality of AD converters (for example, ADCs 103A to 103D in the embodiment) that AD-convert each of the signals at the same timing, and a plurality of digital signals obtained from the plurality of AD converters are parallel-to-serial converted, A parallel-serial converter (for example, parallel-serial converter 107 in the embodiment) that outputs a serial digital signal, and a control signal necessary for the parallel-serial converter to parallel-serial convert the plurality of digital signals. , And a control unit (for example, the control CPU 105 in the embodiment) that supplies the parallel-serial conversion unit. A shift circuit (for example, the shift circuit 151 in the embodiment) configured by connecting the number of the AD conversion units + 1 ”D flip-flops in series and receiving the control signal from the control unit; The same number of 1-input 1-output gate circuits as the plurality of AD conversion units, and outputs digital signals input to the gate circuits according to the output signals of the D flip-flops at the stages of the shift circuit. The parallel-serial conversion circuit to be controlled (for example, the parallel-serial conversion circuit 155 in the embodiment) and the output signals of the front-stage D flip-flop and the last-stage D flip-flop constituting at least a part of the shift circuit And an AD conversion operation control unit (for example, RS-FF 153 in the embodiment) that outputs operation permission signals of the plurality of AD conversion units. That.

さらに、請求項２に記載の発明のＡＤ変換システムでは、前記並直列変換部は、前記最前段のＤフリップフロップの出力信号に応じて、前記シフト回路に入力されるクロック信号を、前記複数のＡＤ変換部の動作開始信号として出力するＡＤ変換動作開始部（例えば、実施の形態での変換開始指示回路１５７）を有することを特徴としている。 Furthermore, in the AD conversion system according to the second aspect of the present invention, the parallel-serial conversion unit converts the clock signal input to the shift circuit according to an output signal of the frontmost D flip-flop, An AD conversion operation start unit (for example, the conversion start instruction circuit 157 in the embodiment) that outputs as an operation start signal of the AD conversion unit is provided.

さらに、請求項３に記載の発明のＡＤ変換システムでは、前記複数のＡＤ変換部の各々は、前記動作許可信号に応じて、入力されたアナログ信号を一定周期でサンプリングして、サンプリング値を一周期の間保持するホールド回路（例えば、実施の形態でのＴ／Ｈ回路）を有することを特徴としている。 Furthermore, in the AD conversion system according to the third aspect of the invention, each of the plurality of AD conversion units samples the input analog signal at a constant period according to the operation permission signal, and sets the sampling value. It is characterized by having a hold circuit (for example, a T / H circuit in the embodiment) for holding for a period.

請求項１〜３に記載の発明のＡＤ変換システムによれば、ＡＤ変換部の数が増加してもＡＤ変換システムの回路規模の増大を最小限に抑えることができる。 According to the AD conversion system of the first to third aspects of the present invention, an increase in the circuit scale of the AD conversion system can be minimized even if the number of AD conversion units increases.

第１の実施形態のＡＤ変換システムの構成を示すブロック図1 is a block diagram showing the configuration of an AD conversion system according to a first embodiment 第１の実施形態のＡＤ変換システムが備える並直列変換部の回路構成図The circuit block diagram of the parallel-serial converter with which the AD conversion system of 1st Embodiment is provided 第１の実施形態のＡＤ変換システムにおける各信号のタイミングチャートTiming chart of each signal in the AD conversion system of the first embodiment 第２の実施形態のＡＤ変換システムの構成を示すブロック図The block diagram which shows the structure of the AD conversion system of 2nd Embodiment 第２の実施形態のＡＤ変換システムが備える並直列変換部の回路構成図The circuit block diagram of the parallel-serial converter with which the AD conversion system of 2nd Embodiment is provided 第２の実施形態のＡＤ変換システムにおける各信号のタイミングチャートTiming chart of each signal in the AD conversion system of the second embodiment 特許文献１に示されたＡＤ変換システムの概要図Outline diagram of AD conversion system disclosed in Patent Document 1 特許文献１に示されたＡＤ変換システムのシーケンサの回路構成図Circuit diagram of sequencer of AD conversion system disclosed in Patent Document 1

以下、本発明の実施形態について、図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施形態）
図１は、第１の実施形態のＡＤ変換システムの構成を示すブロック図である。図１に示すように、第１の実施形態のＡＤ変換システム１００は、４つのＡＤ変換器（ＡＤＣ）１０３Ａ〜１０３Ｄと、制御ＣＰＵ１０５と、並直列変換部１０７と、絶縁素子群１０９とを備える。絶縁素子群１０９は、制御ＣＰＵ１０５と並直列変換部１０７の間に設けられた絶縁素子の集合である。また、ＡＤＣ１０３Ａ〜１０３Ｄは、４つのセンサー１０１Ａ〜１０１Ｄの内、対応する１つのセンサーに接続されている。センサー１０１Ａ〜１０１Ｄは、電流センサー、電圧センサー、モータの回転数センサー又は温度センサー等であり、各物理量を示すアナログ信号を出力する。 (First embodiment)
FIG. 1 is a block diagram illustrating a configuration of an AD conversion system according to the first embodiment. As illustrated in FIG. 1, the AD conversion system 100 according to the first embodiment includes four AD converters (ADCs) 103 A to 103 D, a control CPU 105, a parallel-serial converter 107, and an insulating element group 109. . The insulating element group 109 is a set of insulating elements provided between the control CPU 105 and the parallel-serial conversion unit 107. The ADCs 103A to 103D are connected to one corresponding sensor among the four sensors 101A to 101D. The sensors 101A to 101D are a current sensor, a voltage sensor, a motor rotation speed sensor, a temperature sensor, or the like, and output an analog signal indicating each physical quantity.

ＡＤＣ１０３Ａ〜１０３Ｄは、対応するセンサーから入力されたアナログ信号を、他のＡＤＣと同一タイミングでデジタル信号に変換して並直列変換部１０７に出力する。なお、各ＡＤＣは、図示しないトラック＆ホールド回路（Ｔ／Ｈ回路）を有する。Ｔ／Ｈ回路は、一定周期でアナログ信号のサンプリングを行い、サンプリング値を一周期の間保持する。また、ＡＤＣ１０３Ａ〜１０３Ｄには、制御ＣＰＵ１０５から出力されたクロック信号ＣＬＫが並直列変換部１０７を介して入力される。さらに、ＡＤＣ１０３Ａ〜１０３Ｄには、並直列変換部１０７から出力された動作開始信号ＣＮＶＳＴ及び動作許可信号（Operation Enabled Signal）ＣＳが入力される。ＡＤＣ１０３Ａ〜１０３Ｄは、動作開始信号ＣＮＶＳＴが入力されるとＡＤ変換の動作を開始する。また、ＡＤＣ１０３Ａ〜１０３Ｄは、動作許可信号ＣＳが所定の論理状態のときに限りＡＤ変換の動作を行う。 The ADCs 103 A to 103 D convert analog signals input from corresponding sensors into digital signals at the same timing as other ADCs, and output the digital signals to the parallel-serial conversion unit 107. Each ADC has a track and hold circuit (T / H circuit) (not shown). The T / H circuit samples an analog signal at a constant period and holds the sampling value for one period. Further, the clock signal CLK output from the control CPU 105 is input to the ADCs 103 A to 103 D via the parallel / serial conversion unit 107. Further, the ADC 103A to 103D are supplied with the operation start signal CNVST and the operation enable signal CS output from the parallel-serial converter 107. The ADCs 103A to 103D start the AD conversion operation when the operation start signal CNVST is input. Further, the ADCs 103A to 103D perform AD conversion only when the operation permission signal CS is in a predetermined logic state.

制御ＣＰＵ１０５は、並直列変換部１０７にクロック信号ＣＬＫ及び制御信号ＣＮＴ０，ＣＮＴ１を入力し、並直列変換部１０７から出力されたシリアルなデジタル信号ＤＡＴＡを取得する。なお、制御信号ＣＮＴ１はクロック信号である。並直列変換部１０７は、各ＡＤＣから入力されたデジタル信号をシリーズデータ化する。 The control CPU 105 inputs the clock signal CLK and the control signals CNT0 and CNT1 to the parallel / serial conversion unit 107, and acquires the serial digital signal DATA output from the parallel / serial conversion unit 107. The control signal CNT1 is a clock signal. The parallel-serial converter 107 converts the digital signal input from each ADC into series data.

図２は、第１の実施形態のＡＤ変換システムが備える並直列変換部の回路構成図である。図２に示すように、並直列変換部１０７は、シフト回路１５１と、ＮＡＮＤ型ＲＳフリップフロップ回路（ＲＳ−ＦＦ）１５３と、並直列変換回路１５５と、変換開始指示回路１５７とを有する。 FIG. 2 is a circuit configuration diagram of the parallel-serial converter included in the AD conversion system according to the first embodiment. As illustrated in FIG. 2, the parallel-serial conversion unit 107 includes a shift circuit 151, a NAND RS flip-flop circuit (RS-FF) 153, a parallel-serial conversion circuit 155, and a conversion start instruction circuit 157.

シフト回路１５１は、「ＡＤ変換システム１００が備えるＡＤＣの数＋１」個のＤフリップフロップ回路（Ｄ−ＦＦ）を直列に接続して構成される。第１段のＤ−ＦＦには制御信号ＣＮＴ０が入力され、第２〜５段のＤ−ＦＦには前段のＤ−ＦＦの出力信号Ｑが入力される。なお、各Ｄ−ＦＦには、クロック信号として制御信号ＣＮＴ１が入力される。第１〜４段のＤ−ＦＦの出力信号Ｑ１〜Ｑ４は、並直列変換回路１５５に入力される。また、第１段（最前段）のＤ−ＦＦの出力信号Ｑ１及び第５段（最後段）のＤ−ＦＦの出力信号Ｑ５は、ＲＳ−ＦＦ１５３に入力される。 The shift circuit 151 is configured by connecting, in series, “the number of ADCs included in the AD conversion system 100 + 1” D flip-flop circuits (D-FF). The control signal CNT0 is input to the first D-FF, and the output signal Q of the previous D-FF is input to the second to fifth D-FFs. Note that a control signal CNT1 is input to each D-FF as a clock signal. Output signals Q 1 to Q 4 of the first to fourth stages of D-FFs are input to the parallel / serial conversion circuit 155. Further, the output signal Q1 of the first (frontmost) D-FF and the output signal Q5 of the fifth (last) D-FF are input to the RS-FF 153.

ＲＳ−ＦＦ１５３は、シフト回路１５１を構成する最前段（第１段）のＤ−ＦＦの出力信号Ｑ１がＳ（Set）端子に入力され、最後段（第５段）のＤ−ＦＦの出力信号Ｑ５がＲ（Reset）端子に入力されることにより、動作許可信号ＣＳを出力する。ＲＳ−ＦＦ１５３が出力した動作許可信号ＣＳは、各ＡＤＣに入力される。 In the RS-FF 153, the output signal Q1 of the D-FF in the foremost stage (first stage) constituting the shift circuit 151 is input to the S (Set) terminal, and the output signal of the D-FF in the last stage (fifth stage). When Q5 is input to the R (Reset) terminal, the operation permission signal CS is output. The operation permission signal CS output from the RS-FF 153 is input to each ADC.

変換開始指示回路１５７は、インヒビット（inhibit）端子を有する１入力１出力のゲート回路によって構成されている。当該ゲート回路には、制御信号ＣＮＴ１が入力される。インヒビット端子には、シフト回路１５１を構成する最前段のＤ−ＦＦの出力信号Ｑ１が入力される。ゲート回路は、インヒビット端子に入力された出力信号Ｑ１の論理状態に応じて、動作開始信号ＣＮＶＳＴを出力する。 The conversion start instruction circuit 157 includes a 1-input 1-output gate circuit having an inhibit terminal. A control signal CNT1 is input to the gate circuit. An output signal Q1 of the frontmost D-FF constituting the shift circuit 151 is input to the inhibit terminal. The gate circuit outputs an operation start signal CNVST according to the logic state of the output signal Q1 input to the inhibit terminal.

並直列変換回路１５５は、ＡＤ変換システム１００が備えるＡＤＣと同数の、１入力１出力のゲート回路から構成されている。なお、当該ゲート回路は、それぞれ１つのＡＤＣに対応し、各ゲート回路には、対応するＡＤＣから出力されたデジタル信号が入力される。すなわち、ＡＤＣ１０３Ａ〜１０３Ｄから出力された各デジタル信号は、それぞれ異なるゲート回路に入力される。 The parallel-serial conversion circuit 155 includes the same number of 1-input 1-output gate circuits as the ADC included in the AD conversion system 100. Note that each of the gate circuits corresponds to one ADC, and a digital signal output from the corresponding ADC is input to each gate circuit. That is, the digital signals output from the ADCs 103A to 103D are input to different gate circuits.

並直列変換回路１５５のゲート回路もインヒビット端子を有する。インヒビット端子には、シフト回路１５１の出力信号Ｑ１〜Ｑ４が入力される。すなわち、図２に示した構成では、ＡＤＣ１０３Ａに対応するゲート回路のインヒビット端子には出力信号Ｑ１が入力され、ＡＤＣ１０３Ｂに対応するゲート回路のインヒビット端子には出力信号Ｑ２が入力され、ＡＤＣ１０３Ｃに対応するゲート回路のインヒビット端子には出力信号Ｑ３が入力され、ＡＤＣ１０３Ｄに対応するゲート回路のインヒビット端子には出力信号Ｑ４が入力される。各ゲート回路は、インヒビット端子に入力された信号の論理状態に応じて、ＡＤＣから入力されたデジタル信号の出力を制御する。並直列変換回路１５５の出力信号は、並直列変換部１０７の出力信号ＤＡＴＡとして、絶縁素子群１０９を介して制御ＣＰＵ１０５に入力される。 The gate circuit of the parallel-serial conversion circuit 155 also has an inhibit terminal. Output signals Q1-Q4 of the shift circuit 151 are input to the inhibit terminal. That is, in the configuration shown in FIG. 2, the output signal Q1 is input to the inhibit terminal of the gate circuit corresponding to the ADC 103A, and the output signal Q2 is input to the inhibit terminal of the gate circuit corresponding to the ADC 103B, and corresponds to the ADC 103C. The output signal Q3 is input to the inhibit terminal of the gate circuit, and the output signal Q4 is input to the inhibit terminal of the gate circuit corresponding to the ADC 103D. Each gate circuit controls the output of the digital signal input from the ADC according to the logic state of the signal input to the inhibit terminal. The output signal of the parallel / serial conversion circuit 155 is input to the control CPU 105 via the insulating element group 109 as the output signal DATA of the parallel / serial conversion unit 107.

図３は、第１の実施形態のＡＤ変換システムにおける各信号のタイミングチャートである。図３に示すように、並直列変換部１０７に入力された制御信号ＣＮＴの論理状態がＬのときにクロック信号ＣＮＴ１が入力されると、並直列変換部１０７のシフト回路１５１を構成する最前段のＤ−ＦＦの出力信号Ｑ１がＨからＬに変化する。その後、クロック信号ＣＮＴ１が入力されるたびに、後段のＤ−ＦＦの出力信号がＨからＬに変化する。 FIG. 3 is a timing chart of each signal in the AD conversion system according to the first embodiment. As shown in FIG. 3, when the clock signal CNT1 is input when the logic state of the control signal CNT input to the parallel-serial conversion unit 107 is L, the foremost stage constituting the shift circuit 151 of the parallel-serial conversion unit 107 The output signal Q1 of the D-FF changes from H to L. Thereafter, each time the clock signal CNT1 is input, the output signal of the subsequent D-FF changes from H to L.

上述したように、ＲＳ−ＦＦ１５３には最前段のＤ−ＦＦの出力信号Ｑ１及び最後段のＤ−ＦＦの出力信号Ｑ５が入力される。このため、ＲＳ−ＦＦ１５３が出力する動作許可信号ＣＳは、出力信号Ｑ１がＨからＬに変化すると共にＨからＬに変化し、その後、出力信号Ｑ５がＬからＨに変化すると共にＬからＨに変化する。また、変換開始指示回路１５７には制御信号ＣＮＴ１が入力され、そのインヒビット端子には出力信号Ｑ１が入力される。このため、変換開始指示回路１５７は、出力信号Ｑ１がＬのときの制御信号ＣＮＴ１と同じ信号を動作開始信号ＣＮＶＳＴとして出力する。ＡＤＣ１０３Ａ〜１０３Ｄは、動作開始信号ＣＮＶＳＴの論理状態がＨになるとＡＤ変換の動作を開始する。また、ＡＤＣ１０３Ａ〜１０３Ｄは、動作許可信号ＣＳの論理状態がＬのときに限ってＡＤ変換の動作を行う。 As described above, the RS-FF 153 receives the output signal Q1 of the frontmost D-FF and the output signal Q5 of the last D-FF. For this reason, the operation permission signal CS output from the RS-FF 153 changes from H to L when the output signal Q1 changes from H to L, and then changes from L to H while the output signal Q5 changes from L to H. Change. Further, the control signal CNT1 is input to the conversion start instruction circuit 157, and the output signal Q1 is input to its inhibit terminal. Therefore, the conversion start instruction circuit 157 outputs the same signal as the control signal CNT1 when the output signal Q1 is L as the operation start signal CNVST. The ADCs 103A to 103D start AD conversion when the logic state of the operation start signal CNVST becomes H. The ADCs 103A to 103D perform AD conversion only when the logic state of the operation permission signal CS is L.

動作開始信号ＣＮＶＳＴの論理状態がＨになると、ＡＤＣ１０３Ａ〜１０３Ｄの動作が開始される。また、シフト回路１５１の出力信号Ｑ１〜Ｑ５は、クロック信号ＣＮＴ１の周期毎に順にＨからＬに変化する。上述したように、出力信号Ｑ１〜Ｑ４は、並直列変換回路１５５を構成する各ゲート回路のインヒビット端子に入力されるため、並直列変換部１０７は、出力信号ＤＡＴＡとして、ＡＤＣ１０３Ａ〜１０３Ｄから出力された各デジタル信号を順に出力する。 When the logic state of the operation start signal CNVST becomes H, the operations of the ADCs 103A to 103D are started. Also, the output signal of the shift circuit 151 Q1 to Q5 changes from H to L in order for each cycle of the clock signal CNT1. As described above, since the output signals Q1 to Q4 are input to the inhibit terminals of the gate circuits constituting the parallel / serial conversion circuit 155, the parallel / serial conversion unit 107 is output from the ADCs 103A to 103D as the output signal DATA. Each digital signal is output in turn.

以上説明したように、本実施形態によれば、複雑な回路のシーケンサを用いずに、簡単な構成の並直列変換部１０７等によって、パラレルに接続された複数のセンサーからのアナログ信号をシリアルなデジタル信号に変換することができる。また、上述したように、並直列変換部１０７のシフト回路１５１を構成するＤ−ＦＦの数は、「ＡＤ変換システムを構成するＡＤＣの数＋１」個であり、並直列変換回路１５５を構成するゲート回路の数は、ＡＤＣの数と同数である。したがって、ＡＤ変換システムを構成するＡＤＣの数が増減すれば、Ｄ−ＦＦの数及びゲート回路の数も同じく増減する。例えば、ＡＤＣがそれぞれ５つ設けられた場合、図２に一点鎖線で示したＤ−ＦＦは６個、ゲート回路の数は５個設けられる。このように、ＡＤＣの数が増加しても、簡単な回路であるＤ−ＦＦ及びゲート回路の追加で対応できるため、ＡＤ変換システムの回路規模の増大を最小限に抑えることができる。 As described above, according to the present embodiment, analog signals from a plurality of sensors connected in parallel are serially converted by a parallel-serial conversion unit 107 or the like having a simple configuration without using a complicated circuit sequencer. It can be converted into a digital signal. Further, as described above, the number of D-FFs constituting the shift circuit 151 of the parallel-serial conversion unit 107 is “the number of ADCs constituting the AD conversion system + 1”, and constitutes the parallel-serial conversion circuit 155. The number of gate circuits is the same as the number of ADCs. Therefore, if the number of ADCs constituting the AD conversion system increases or decreases, the number of D-FFs and the number of gate circuits also increase or decrease. For example, when five ADCs are provided, six D-FFs and five gate circuits are indicated by a one-dot chain line in FIG. In this way, even if the number of ADCs increases, it is possible to cope with the addition of a simple circuit such as a D-FF and a gate circuit, so that an increase in the circuit scale of the AD conversion system can be minimized.

（第２の実施形態）
図４は、第２の実施形態のＡＤ変換システムの構成を示すブロック図である。第２の実施形態のＡＤ変換システム２００が第１の実施形態のＡＤ変換システム１００と異なる点は、ＡＤＣへの入力信号として動作開始信号ＣＮＶＳＴが動作許可信号ＣＳと共用されていることである。これに伴い、後述するように、並直列変換部の回路構成も第１の実施形態とは一部異なる。この点以外は第１の実施形態と同様であり、図４において、第１実施形態と同一又は同等部分には同一符号又は相当符号を付して説明を簡略化又は省略する。 (Second Embodiment)
FIG. 4 is a block diagram illustrating a configuration of the AD conversion system according to the second embodiment. The AD conversion system 200 of the second embodiment is different from the AD conversion system 100 of the first embodiment in that the operation start signal CNVST is shared with the operation permission signal CS as an input signal to the ADC. Accordingly, as will be described later, the circuit configuration of the parallel-serial converter is partly different from that of the first embodiment. Except for this point, the second embodiment is the same as the first embodiment. In FIG. 4, the same or equivalent portions as those of the first embodiment are denoted by the same or corresponding reference numerals, and the description thereof is simplified or omitted.

本実施形態のＡＤＣ２０３Ａ〜２０３Ｄには、本実施形態の並直列変換部２０７から出力された及び動作許可信号ＣＳが入力される。第１の実施形態のＡＤＣ１０３Ａ〜１０３Ｄには入力される動作開始信号ＣＮＶＳＴは、本実施形態のＡＤＣ２０３Ａ〜２０３Ｄには入力されない。ＡＤＣ２０３Ａ〜２０３Ｄは、動作許可信号ＣＳの論理状態がＬになるとＡＤ変換の動作を開始する。 The ADCs 203 A to 203 D of the present embodiment receive the operation permission signal CS output from the parallel / serial conversion unit 207 of the present embodiment. The operation start signal CNVST input to the ADCs 103A to 103D of the first embodiment is not input to the ADCs 203A to 203D of the present embodiment. The ADCs 203A to 203D start the AD conversion operation when the logic state of the operation permission signal CS becomes L.

図５は、第２の実施形態のＡＤ変換システムが備える並直列変換部の回路構成図である。図５に示すように、本実施形態の並直列変換部２０７は、第１の実施形態と同様に、シフト回路１５１、ＲＳ−ＦＦ１５３及び並直列変換回路１５５を備えるが、変換開始指示回路１５７は備えない。 FIG. 5 is a circuit configuration diagram of a parallel-serial converter included in the AD conversion system according to the second embodiment. As shown in FIG. 5, the parallel-serial conversion unit 207 of this embodiment includes a shift circuit 151, an RS-FF 153, and a parallel-serial conversion circuit 155, as in the first embodiment, but the conversion start instruction circuit 157 includes I do not prepare.

図６は、第２の実施形態のＡＤ変換システムにおける各信号のタイミングチャートである。動作許可信号ＣＳの論理状態がＬになると、ＡＤＣ２０３Ａ〜２０３Ｄの動作が開始される。また、シフト回路の出力信号Ｑ１〜Ｑ５は、クロック信号ＣＮＴ１の周期毎に順にＨからＬに変化する。出力信号Ｑ１〜Ｑ４は、並直列変換回路１５５を構成する各ゲート回路のインヒビット端子に入力されるため、並直列変換部２０７は、出力信号ＤＡＴＡとして、第１の実施形態と同様に、ＡＤＣ２０３Ａ〜２０３Ｄから出力された各デジタル信号を順に出力する。 FIG. 6 is a timing chart of each signal in the AD conversion system according to the second embodiment. When the logic state of the operation permission signal CS becomes L, the operations of the ADCs 203A to 203D are started. Further, the output signals Q1 to Q5 of the shift circuit change from H to L in order for each cycle of the clock signal CNT1. Since the output signals Q1 to Q4 are input to the inhibit terminals of the gate circuits constituting the parallel / serial conversion circuit 155, the parallel / serial conversion unit 207 outputs the ADC 203A to the ADC 203A to the output signal DATA as in the first embodiment. Each digital signal output from 203D is output in order.

以上説明したように、本実施形態によれば、ＡＤＣ２０３Ａ〜２０３Ｄは、動作許可信号ＣＳの論理状態がＬになるとＡＤ変換の動作を開始するため、動作開始信号ＣＮＶＳＴを必要としない。したがって、並直列変換部２０７は変換開始指示回路１５７を有する必要がないため、並直列変換部２０７の回路規模を第１の実施形態よりも小さくできる。 As described above, according to the present embodiment, the ADCs 203 A to 203 D start the AD conversion operation when the logic state of the operation permission signal CS becomes L, and thus do not require the operation start signal CNVST. Therefore, since the parallel-serial conversion unit 207 does not need to have the conversion start instruction circuit 157, the circuit scale of the parallel-serial conversion unit 207 can be made smaller than that in the first embodiment.

１００，２００ＡＤ変換システム
１０１Ａ〜１０１Ｄセンサー
１０３Ａ〜１０３Ｄ，２０３Ａ〜２０３ＤＡＤ変換器（ＡＤＣ）
１０５制御ＣＰＵ
１０７，２０７並直列変換部
１０９絶縁素子群
１５１シフト回路
１５３ＮＡＮＤ型ＲＳフリップフロップ回路（ＲＳ−ＦＦ）
１５５並直列変換回路
１５７変換開始指示回路 100,200 AD conversion system 101A-101D Sensor 103A-103D, 203A-203D AD converter (ADC)
105 Control CPU
107, 207 Parallel-serial converter 109 Insulating element group 151 Shift circuit 153 NAND type RS flip-flop circuit (RS-FF)
155 Parallel-serial conversion circuit 157 Conversion start instruction circuit

Claims

An AD conversion system for converting a plurality of analog signals into a serial digital signal,
A plurality of AD converters for AD converting each of the plurality of analog signals at the same timing;
A parallel-serial converter that performs parallel-serial conversion on a plurality of digital signals obtained from the plurality of AD converters and outputs a serial digital signal;
A controller that supplies the parallel-serial converter with a control signal necessary for the parallel-serial converter to parallel-serial convert the plurality of digital signals;
The parallel-serial converter is
“The number of the AD conversion units constituting the AD conversion system + 1” D flip-flops connected in series, and a shift circuit to which the control signal from the control unit is input;
It consists of the same number of 1-input 1-output gate circuits as the plurality of AD converters, and controls the output of digital signals input to each gate circuit according to the output signal of the D flip-flop at each stage of the shift circuit Parallel-to-serial converter circuit,
An AD conversion operation control unit that outputs operation permission signals of the plurality of AD conversion units based on output signals of the front-stage D flip-flop and the last-stage D flip-flop constituting at least a part of the shift circuit; ,
An AD conversion system comprising:

The AD conversion system according to claim 1,
The parallel-serial conversion unit outputs, as an operation start signal of the plurality of AD conversion units, an AD conversion operation start unit that outputs a clock signal input to the shift circuit according to an output signal of the D flip-flop at the foremost stage An AD conversion system comprising:

The AD conversion system according to claim 1 or 2,
Each of the plurality of AD converters includes a hold circuit that samples an input analog signal at a predetermined period in accordance with the operation permission signal and holds a sampling value for one period. Conversion system.