JP5310654B2

JP5310654B2 - Memory device and memory system

Info

Publication number: JP5310654B2
Application number: JP2010132842A
Authority: JP
Inventors: 広之小林
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-06-10
Filing date: 2010-06-10
Publication date: 2013-10-09
Anticipated expiration: 2030-06-10
Also published as: JP2011258283A

Abstract

<P>PROBLEM TO BE SOLVED: To provide a memory device allowing a simultaneous testing of plural memory devices each having an address space whose size is different from one another. <P>SOLUTION: A memory device which has a smaller address space when plural memory devices each having different size of address space are simultaneously tested by inputting, to the devices, a plural-bit addresses in which a part of the plural bits is common comprises: a memory array that stores data in the address; a counter (702) that counts the number of access of the memory array; a comparison circuit (703) that compares the number of accesses counted by the counter with a set value of the number of accesses; and an operation stop control circuit (704) that stops accessing to the memory array when the number of accesses counted by the counter reaches the set value of the number of accesses in a test mode. <P>COPYRIGHT: (C)2012,JPO&INPIT

Description

本発明は、メモリ装置及びメモリシステムに関する。 The present invention relates to a memory device and a memory system.

図１は、アドレス空間が大きいメモリ装置１０１及びアドレス空間が小さいメモリ装置１０２のテスト方法を示す図である。アドレス空間が大きいメモリ装置１０１は、例えば１２ビットのロウアドレスＲＡ０〜ＲＡ１１を入力し、「０００」〜「ＦＦＦ」（１６進数）のアドレス空間にデータを記憶することができる。アドレス空間が小さいメモリ装置１０２は、例えば１１ビットのロウアドレスＲＡ０〜ＲＡ１０を入力し、「０００」〜「７ＦＦ」（１６進数）のアドレス空間にデータを記憶することができる。以下、アドレスは１６進数で表記する。メモリ装置１０１及び１０２に共通のアドレスＲＡ０〜ＲＡ１０を入力し、メモリ装置１０１及び１０２を同時にテストすることができる。テスト方法は、所定のアドレスにデータを書き込み、そのアドレスからデータを読み出す。その際、書き込みデータと読み出しデータが同じであれば、正常なメモリ装置であるとしてテスト合格になる。 FIG. 1 is a diagram illustrating a test method for a memory device 101 having a large address space and a memory device 102 having a small address space. The memory device 101 having a large address space can receive, for example, 12-bit row addresses RA0 to RA11 and store data in an address space of “000” to “FFF” (hexadecimal number). The memory device 102 having a small address space can receive, for example, 11-bit row addresses RA0 to RA10 and store data in an address space of “000” to “7FF” (hexadecimal number). Hereinafter, the address is expressed in hexadecimal. By inputting common addresses RA0 to RA10 to the memory devices 101 and 102, the memory devices 101 and 102 can be tested simultaneously. In the test method, data is written to a predetermined address, and data is read from the address. At this time, if the write data and the read data are the same, the test passes as a normal memory device.

アドレス空間が大きいメモリ装置１０１では、最上位ビットアドレスＲＡ１１がハイレベル（Ｈ）であるときには上位半分のアドレス空間１０３がアクセスされ、最上位ビットアドレスＲＡ１１がローレベル（Ｌ）であるときには下位半分のアドレス空間がアクセスされる。メモリ装置１０２には、メモリ装置１０１の１２ビット入力アドレスＲＡ０〜ＲＡ１１のうちの下位１１ビットのアドレスＲＡ０〜ＲＡ１０が入力される。そのため、最上位ビットアドレスＲＡ１１がローレベルのときには、メモリ装置１０１では「０００」〜「７ＦＦ」のアドレス空間がアクセスされ、メモリ装置１０２でも「０００」〜「７ＦＦ」のアドレス空間がアクセスされる。これに対し、最上位ビットアドレスＲＡ１１がハイレベルのときには、メモリ装置１０１では「８００」〜「ＦＦＦ」のアドレス空間１０３がアクセスされ、メモリ装置１０２では「０００」〜「７ＦＦ」のアドレス空間がアクセスされる。その結果、メモリ装置１０１の全アドレスのテストを行うと、メモリ装置１０２は、メモリ装置１０１に対して、約２倍のアクセス回数によるテストが行われることになる。メモリのテスト内容によっては、メモリ装置１０２のアクセス回数が増えると、それが過剰ストレスになり、メモリ装置１０２の寿命が短くなってしまう問題点がある。 In the memory device 101 having a large address space, the upper half address space 103 is accessed when the most significant bit address RA11 is at the high level (H), and the lower half address when the most significant bit address RA11 is at the low level (L). The address space is accessed. The memory device 102 receives the lower 11-bit addresses RA0 to RA10 of the 12-bit input addresses RA0 to RA11 of the memory device 101. Therefore, when the most significant bit address RA11 is at the low level, the memory device 101 accesses the address space “000” to “7FF”, and the memory device 102 also accesses the address space “000” to “7FF”. On the other hand, when the most significant bit address RA11 is at a high level, the memory device 101 accesses the address space 103 from “800” to “FFF”, and the memory device 102 accesses the address space from “000” to “7FF”. Is done. As a result, when all addresses of the memory device 101 are tested, the memory device 102 performs a test on the memory device 101 with about twice the number of accesses. Depending on the test contents of the memory, when the number of accesses to the memory device 102 increases, there is a problem that it becomes excessive stress and the life of the memory device 102 is shortened.

図２は、アドレス空間が大きいメモリ装置１０１及びアドレス空間が小さいメモリ装置１０２の他のテスト方法を示す図である。このテスト方法は、アドレス空間が小さいメモリ装置１０２のアクセス回数の増加を防止するためのテスト方法である。メモリ装置１０２は、最上位ビットアドレスＲＡ１１を入力し、最上位ビットアドレスＲＡ１１がローレベルのときにはアクセスを許可し、最上位ビットアドレスＲＡ１１がハイレベルのときにはアクセスを禁止する。これにより、メモリ装置１０２は、全アドレス空間をアクセスしつつ、不要なアクセス回数の増加を防止することができる。 FIG. 2 is a diagram illustrating another test method of the memory device 101 having a large address space and the memory device 102 having a small address space. This test method is a test method for preventing an increase in the number of accesses of the memory device 102 having a small address space. The memory device 102 receives the most significant bit address RA11, and permits access when the most significant bit address RA11 is at a low level, and prohibits access when the most significant bit address RA11 is at a high level. As a result, the memory device 102 can prevent an unnecessary increase in the number of accesses while accessing the entire address space.

次に、このテスト方法の問題点を説明する。テスト方法として、特定のアドレス順番でアクセスをすると、アクセスエラーが発生しやすいことが分かっている。そのため、そのような特定のアドレス順番のテストパターンを用いてテストを行う。テストパターンとして、例えば、第１番目は「０００」のアドレス、第２番目は第１番目のアドレスを反転させた「ＦＦＦ」のアドレス、第３番目は第１番目のアドレスをインクリメントした「００１」のアドレス、第４番目は第３番目のアドレスを反転させた「ＦＦＥ」のアドレスになる。このように、アドレスの反転とインクリメントを行いながらアドレスを変化させるテストパターンでは、最上位ビットアドレスＲＡ１１がローレベルとハイレベルを交互に繰り返すことになる。このテストパターンは、このようなアドレスの変化によりエラーになるケースがあることを前提にしたテストである。メモリ装置１０１では、このような特定のアドレス順番によるテストが行われる。しかし、メモリ装置１０１及び１０２を同時にテストすると、メモリ装置１０２は、最上位ビットアドレスＲＡ１１がハイレベルのときにはアクセスが禁止されているため、奇数番目のテストパターンしかテストが行われず、上記の特定のアドレスパターンが実現できない。メモリ装置１０２では、上記の特定のアドレスパターンのテストを行うことができないため、テストの信頼性が低下してしまう問題点がある。すなわち、大きいアドレス空間のメモリ装置１０１のアドレスの動きと、小さいアドレス空間のメモリ装置１０２のアドレスの動きは、異なるため、アドレス空間が小さいメモリ装置１０２では所望の動きが行われない。 Next, problems of this test method will be described. As a test method, it is known that an access error is likely to occur when accessing in a specific address order. Therefore, a test is performed using such a test pattern in a specific address order. As a test pattern, for example, the first is an address “000”, the second is an address “FFF” obtained by inverting the first address, and the third is “001” obtained by incrementing the first address. The fourth address becomes the address of “FFE” obtained by inverting the third address. As described above, in the test pattern in which the address is changed while performing the inversion and increment of the address, the most significant bit address RA11 alternately repeats the low level and the high level. This test pattern is a test that assumes that there is a case where an error occurs due to such an address change. The memory device 101 performs a test based on such a specific address order. However, when the memory devices 101 and 102 are tested at the same time, the memory device 102 is prohibited from accessing when the most significant bit address RA11 is at a high level. The address pattern cannot be realized. Since the memory device 102 cannot perform the test of the specific address pattern, there is a problem that the reliability of the test is lowered. That is, since the movement of the address of the memory device 101 in the large address space is different from the movement of the address of the memory device 102 in the small address space, the desired movement is not performed in the memory device 102 having the small address space.

また、第１のアドレス空間を持つ書込み／読み出し可能な第１のメモリブロックと、第１のアドレス幅よりも小さいアドレス空間を持ち、少なくともテストモード時に第１のメモリブロックとアドレスの一部を共有する書込み／読み出し可能な少なくとも１個の第２のメモリブロックと、これらのメモリブロックのアドレス選択を行うアドレスデコーダと、テストモード時に各メモリブロックのアドレススキャンを共通に行うアドレススキャン信号が第２のメモリブロックのアドレス幅を越える期間は第２のメモリブロックの書込みを禁止する制御回路を具備し、複数個のメモリブロックの同時テストを可能とした半導体集積回路が知られている（例えば、特許文献１参照）。 Also, the first memory block having a first address space and a writable / readable memory block and an address space smaller than the first address width share a part of the address with the first memory block at least in the test mode. And at least one second memory block capable of writing / reading, an address decoder for selecting addresses of these memory blocks, and an address scan signal for performing address scanning of each memory block in the test mode in common. 2. Description of the Related Art A semiconductor integrated circuit is known that includes a control circuit that prohibits writing to a second memory block during a period exceeding the address width of the memory block, and enables simultaneous testing of a plurality of memory blocks (for example, Patent Documents). 1).

また、同一基板上にメモリ空間の異なる複数のＲＡＭと、各々のＲＡＭのアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一する手段とを備えた半導体記憶装置が知られている（例えば、特許文献２参照）。 There is also known a semiconductor memory device including a plurality of RAMs having different memory spaces on the same substrate, and means for unifying all the number of address signals of each RAM into a large number of address signals in the address space (for example, Patent Document 2).

特公平７−７０２４０号公報Japanese Patent Publication No. 7-70240 特開２００４−７１０２０号公報JP 2004-71020 A

本発明の目的は、アドレス空間の大きさが異なる複数のメモリ装置を同時にテストする際に所望のアドレス順でテストを行うことができるメモリ装置及びメモリシステムを提供することである。 An object of the present invention is to provide a memory device and a memory system capable of performing a test in a desired address order when simultaneously testing a plurality of memory devices having different address space sizes.

メモリ装置は、アドレス空間の大きさが異なる複数のメモリ装置に対して複数ビットのアドレスのうちの一部のビットが共通のアドレスを入力して同時にテストを行う際のアドレス空間の小さい方のメモリ装置であって、アドレスにデータを記憶するメモリセルアレイと、前記メモリセルアレイのアクセスの回数をカウントするカウンタと、前記カウンタによりカウントされたアクセスの回数と回数設定値とを比較する比較回路と、テストモードにおいて、前記カウンタによりカウントされたアクセスの回数が前記回数設定値より小さいときには前記メモリセルアレイへのアクセスを許可し、前記カウンタによりカウントされたアクセスの回数が前記回数設定値に到達すると前記メモリセルアレイへのアクセスを禁止する動作停止制御回路とを有する。 The memory device has a smaller address space when a plurality of memory devices having different address space sizes and a part of the multiple-bit address inputs a common address and simultaneously performs a test. A memory cell array that stores data at an address; a counter that counts the number of accesses to the memory cell array; a comparison circuit that compares the number of accesses counted by the counter and a set value; and a test In mode, access to the memory cell array is permitted when the number of accesses counted by the counter is smaller than the set number of times, and when the number of accesses counted by the counter reaches the set number of times, the memory cell array Operation stop control circuit to prohibit access to A.

アドレス空間の大きさが異なる複数のメモリ装置を同時にテストすることができる。また、テストモードにおいて、メモリ空間が小さいメモリ装置の過度のアクセス回数の増加を防止することができる。また、アドレス空間が大きいメモリ装置と同様に、アドレス空間が小さいメモリ装置でも所望のアドレス順でテストを行うことができる。 A plurality of memory devices having different address spaces can be tested simultaneously. Further, in the test mode, it is possible to prevent an excessive increase in the number of accesses of a memory device having a small memory space. Similarly to a memory device having a large address space, a test can be performed in a desired address order even in a memory device having a small address space.

アドレス空間が大きいメモリ装置及びアドレス空間が小さいメモリ装置のテスト方法を示す図である。It is a figure which shows the test method of a memory device with a large address space and a memory device with a small address space. アドレス空間が大きいメモリ装置及びアドレス空間が小さいメモリ装置の他のテスト方法を示す図である。It is a figure which shows the other test method of a memory device with a large address space and a memory device with a small address space. 実施形態による半導体回路の構成例を示す図である。It is a figure showing an example of composition of a semiconductor circuit by an embodiment. 第１のメモリ装置及び第２のメモリ装置のテスト方法を示す図である。It is a figure which shows the test method of a 1st memory device and a 2nd memory device. 第２のメモリ装置に入力される通常モードの信号パスとテストモードの信号パスを切り替える回路を示す図である。It is a figure which shows the circuit which switches the signal path of a normal mode and the signal path of a test mode input into a 2nd memory device. 第２のメモリ装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of a 2nd memory device. 図７（Ａ）及び（Ｂ）は図６のアクセス制限回路の構成例を示すブロック図である。7A and 7B are block diagrams illustrating a configuration example of the access restriction circuit of FIG. 図７（Ａ）及び（Ｂ）の回路の動作例を示すタイミングチャートである。8 is a timing chart showing an operation example of the circuits of FIGS. 図７（Ａ）の回数情報ラッチの構成例を示す回路図である。FIG. 8 is a circuit diagram illustrating a configuration example of a number information latch in FIG. 図１０（Ａ）〜（Ｃ）は図７（Ａ）のカウンタを説明するための図である。FIGS. 10A to 10C are diagrams for explaining the counter of FIG. アドレス空間が大きい第１のメモリ装置及びアドレス空間が小さい第２のメモリ装置のテスト方法を示す図である。FIG. 5 is a diagram illustrating a test method for a first memory device having a large address space and a second memory device having a small address space. 図１２（Ａ）〜（Ｃ）は第１のパターンのテスト方法を示す図である。12A to 12C are diagrams showing a first pattern test method. 図１３（Ａ）〜（Ｃ）は第２のパターンのテスト方法を示す図である。FIGS. 13A to 13C are diagrams showing a second pattern test method. 図１４（Ａ）〜（Ｃ）は第３のパターンのテスト方法を示す図である。14A to 14C are diagrams showing a third pattern test method. 第１のメモリ装置及び第２のメモリ装置を同時にテストする方法を示すフローチャートである。3 is a flowchart illustrating a method for simultaneously testing a first memory device and a second memory device.

図３は、実施形態による半導体回路の構成例を示す図である。半導体回路は、相互に接続された半導体チップ３０１及び装置３０２を有する。装置３０２は、各種装置である。半導体チップ３０１は、例えばメモリシステムであり、第１のメモリ装置３１１、第２のメモリ装置３１２、メモリコントローラ３１３及び処理装置３１４を有する。処理装置３１４は、例えば中央処理装置（ＣＰＵ）又はマイクロプロセッサ（ＭＰＵ）である。メモリコントローラ３１３は、第１のメモリ装置３１１及び第２のメモリ装置３１２を制御する。処理装置３１４は、第１のメモリ装置３１１、第２のメモリ装置３１２及びメモリコントローラ３１３を制御する。第１のメモリ装置３１１は、第２のメモリ装置３１２よりアドレス空間が大きい。第２のメモリ装置３１２は、第１のメモリ装置３１１よりアドレス空間が小さい。 FIG. 3 is a diagram illustrating a configuration example of the semiconductor circuit according to the embodiment. The semiconductor circuit has a semiconductor chip 301 and a device 302 connected to each other. The device 302 is various devices. The semiconductor chip 301 is a memory system, for example, and includes a first memory device 311, a second memory device 312, a memory controller 313, and a processing device 314. The processing device 314 is, for example, a central processing unit (CPU) or a microprocessor (MPU). The memory controller 313 controls the first memory device 311 and the second memory device 312. The processing device 314 controls the first memory device 311, the second memory device 312, and the memory controller 313. The first memory device 311 has a larger address space than the second memory device 312. The second memory device 312 has a smaller address space than the first memory device 311.

図４は、第１のメモリ装置３１１及び第２のメモリ装置３１２のテスト方法を示す図である。第１のメモリコントローラ３１３ａ及び第２のメモリコントローラ３１３ｂは、図３のメモリコントローラ３１３に対応する。第１のメモリ装置３１１は、例えば１２８Ｂビットのメモリ容量を有し、４０００本のワードライン及び１２８本のカラムラインを有し、各アドレスに２５６ビットのデータを記憶することができる。第２のメモリ装置３１２は、例えば６４Ｂビットのメモリ容量を有し、２０００本のワードライン及び１２８本のカラムラインを有し、各アドレスに２５６ビットのデータを記憶することができる。第２のメモリ装置３１２は、第１のメモリ装置３１１よりアドレス空間が小さい。例えば、アドレス空間の大きさが異なる複数のメモリ装置３１１及び３１２が１個の半導体チップ内に設けられる。 FIG. 4 is a diagram illustrating a test method for the first memory device 311 and the second memory device 312. The first memory controller 313a and the second memory controller 313b correspond to the memory controller 313 in FIG. The first memory device 311 has a memory capacity of, for example, 128 B bits, has 4000 word lines and 128 column lines, and can store 256 bits of data at each address. The second memory device 312 has a memory capacity of, for example, 64 B bits, has 2000 word lines and 128 column lines, and can store 256 bits of data at each address. The second memory device 312 has a smaller address space than the first memory device 311. For example, a plurality of memory devices 311 and 312 having different address space sizes are provided in one semiconductor chip.

第１のメモリコントローラ３１３ａは、第１のメモリ装置３１１に対して、１２ビットのアドレスＡ０〜Ａ１１の線、コマンドＣｏｍｍａｎｄの線及びデータＩＯの線により接続される。第２のメモリコントローラ３１３ｂは、第２のメモリ装置３１２に対して、１１ビットのアドレスＡ０〜Ａ１０の線、コマンドＣｏｍｍａｎｄの線及びデータＩＯの線により接続される。 The first memory controller 313a is connected to the first memory device 311 through a 12-bit address A0-A11 line, a command command line, and a data IO line. The second memory controller 313b is connected to the second memory device 312 by an 11-bit address A0 to A10 line, a command command line, and a data IO line.

テスタ４０１は、第１のメモリ装置３１１及び第２のメモリ装置３１２のテストを行う際に、第１のメモリ装置３１１及び第２のメモリ装置３１２に接続される。テスタ４０１は、バス４０２に対して、第１のデータＩＯ−Ａの線、１２ビットアドレスＡ０〜Ａ１１の線、コマンドＣｏｍｍｎａｄの線及び第２のデータＩＯ−Ｂの線により接続される。第１のメモリ装置３１１は、バス４０２に対して、１２ビットアドレスＡ０〜Ａ１１の線、コマンドＣｏｍｍａｎｄの線及び第１のデータＩＯ−Ａの線により接続される。第２のメモリ装置３１２は、バス４０２に対して、１１ビットアドレスＡ０〜Ａ１０の線、コマンドＣｏｍｍａｎｄの線及び第２のデータＩＯ−Ｂの線により接続される。テスタ４０１は、第１のメモリ装置３１１に１２ビットアドレスＡ０〜Ａ１１を供給し、第２のメモリ装置３１２に１２ビットアドレスＡ０〜Ａ１１のうちの下位１１ビットアドレスＡ０〜Ａ１０を供給し、第１のメモリ装置３１１及び第２のメモリ装置３１２を同時にテストすることができる。第２のメモリ装置３１２が入力する１１ビットアドレスＡ０〜Ａ１０は、第１のメモリ装置３１１が入力する１２ビットアドレスＡ０〜Ａ１１のうちの下位１１ビットアドレスＡ０〜Ａ１０と同じである。 The tester 401 is connected to the first memory device 311 and the second memory device 312 when testing the first memory device 311 and the second memory device 312. The tester 401 is connected to the bus 402 by a first data IO-A line, a 12-bit address A0 to A11 line, a command commnad line, and a second data IO-B line. The first memory device 311 is connected to the bus 402 by a 12-bit address A0 to A11 line, a command command line, and a first data IO-A line. The second memory device 312 is connected to the bus 402 by an 11-bit address A0 to A10 line, a command command line, and a second data IO-B line. The tester 401 supplies the first memory device 311 with the 12-bit addresses A0 to A11, and supplies the second memory device 312 with the lower 11-bit addresses A0 to A10 of the 12-bit addresses A0 to A11. The memory device 311 and the second memory device 312 can be tested simultaneously. The 11-bit addresses A0 to A10 input by the second memory device 312 are the same as the lower 11-bit addresses A0 to A10 of the 12-bit addresses A0 to A11 input by the first memory device 311.

図５は、第２のメモリ装置３１２に入力される通常モードの信号パスとテストモードの信号パスを切り替える回路を示す図である。信号線５０１は、第２のメモリコントローラ３１３ｂが出力する１１ビットアドレスＡ０〜Ａ１０の線、コマンドＣｏｍｍａｎｄの線及びデータＩＯの線に対応する。信号線５０２は、バス４０２が出力する１１ビットアドレスＡ０〜Ａ１０の線、コマンドＣｏｍｍａｎｄの線及び第２のデータＩＯ−Ｂの線に対応する。図５では、説明の簡単のため、信号線５０１及び５０２がそれぞれ１ビットの場合を例に示すが、実際には、上記のように、複数ビットの回路を構成する。モード信号線５０３は、テストモードではハイレベルになり、通常モードではローレベルになり、例えば外部ピンから制御可能である。インバータ５１１は、モード信号線５０３の信号の論理反転信号を出力する。否定論理積（ＮＡＮＤ）回路５１２は、インバータ５１１の出力信号及び信号線５０１の信号の否定論理積信号を出力する。否定論理積回路５１３は、信号線５０２の信号及びモード信号線５０３の信号の否定論理積信号を出力する。否定論理積回路５１４は、否定論理積回路５１２及び５１３の出力信号の否定論理積信号５０４を第２のメモリ装置３１２に出力する。すなわち、テストモードでは、第２のメモリ装置３１２は、バス４０２が出力する１１ビットアドレスＡ０〜Ａ１０の線、コマンドＣｏｍｍａｎｄの線及び第２のデータＩＯ−Ｂの線に接続される。これに対し、通常モードでは、第２のメモリ装置３１２は、第２のメモリコントローラ３１３ｂが出力する１１ビットアドレスＡ０〜Ａ１０の線、コマンドＣｏｍｍａｎｄの線及びデータＩＯの線に接続される。なお、第１のメモリ装置３１１の信号パス切り替え回路も、図５の第２のメモリ装置３１２の信号パス切り替え回路と同様である。 FIG. 5 is a diagram illustrating a circuit that switches between a normal mode signal path and a test mode signal path input to the second memory device 312. The signal line 501 corresponds to an 11-bit address A0 to A10 line, a command command line, and a data IO line output from the second memory controller 313b. The signal line 502 corresponds to an 11-bit address A0 to A10 line output from the bus 402, a command command line, and a second data IO-B line. FIG. 5 shows an example in which each of the signal lines 501 and 502 is 1 bit for the sake of simplicity, but actually, a multi-bit circuit is configured as described above. The mode signal line 503 is at a high level in the test mode, and is at a low level in the normal mode, and can be controlled from an external pin, for example. The inverter 511 outputs a logic inversion signal of the signal of the mode signal line 503. A negative logical product (NAND) circuit 512 outputs a negative logical product signal of the output signal of the inverter 511 and the signal of the signal line 501. The NAND circuit 513 outputs a NAND signal of the signal on the signal line 502 and the signal on the mode signal line 503. The negative logical product circuit 514 outputs a negative logical product signal 504 of the output signals of the negative logical product circuits 512 and 513 to the second memory device 312. That is, in the test mode, the second memory device 312 is connected to the 11-bit address lines A0 to A10, the command command line, and the second data IO-B line output from the bus 402. On the other hand, in the normal mode, the second memory device 312 is connected to the 11-bit address lines A0 to A10, the command command line, and the data IO line output from the second memory controller 313b. The signal path switching circuit of the first memory device 311 is the same as the signal path switching circuit of the second memory device 312 in FIG.

図６は、第２のメモリ装置３１２の構成例を示すブロック図である。第２のメモリ装置３１２は、例えばＳＤＲＡＭである。クロックバッファ６０１は、クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥを入力し、クロック信号ＣＬＫをバッファリングし、各ブロックに出力する。アドレスバッファ６０２は、バンクアドレスＢＡ及びアドレスＡＤＤをバッファリングし、アドレスコントローラ６０６に出力する。アドレスＡＤＤは、ロウアドレス及びカラムアドレスを含む。コマンドデコーダ６０３は、チップセレクトバー信号ＣＳＢ、ロウアドレスストローブバー信号ＲＡＳＢ、カラムアドレスストローブバー信号ＣＡＳＢ及びライトイネーブルバー信号ＷＥＢを入力し、アクティブコマンド、プリチャージコマンド、リードコマンド及びライトコマンド等のコマンドを生成し、アドレスバッファ６０２、メモリコアコントローラ６０７及びアクセス制限回路６１５に出力する。入出力バッファ６０４は、マスク信号ＭＡＳＫを入力し、外部に対してデータＤＱを入出力する。具体的には、入出力バッファ６０４は、メモリセルアレイ６０８に書き込むためのデータＤＱを入力したり、メモリセルアレイ６０８から読み出したデータＤＱを出力する。アドレスコントローラ６０６は、アドレスバッファ６０２から入力したアドレスを、バーストコントローラ６０５、メモリコアコントローラ６０７、Ｘコントローラ６１０及びアクセス制限回路６１５に出力する。バーストコントローラ６０５は、バーストモードではバースト読み出し又はバースト書き込みを行うためのアドレスをＹコントローラ６０９に出力する。バースト読み出し又はバースト書き込みは、連続するアドレス領域のアドレスをインクリメントしながら順次読み出し又は書き込みを行う。メモリコアコントローラ６０７は、Ｙコントローラ６０９、Ｘコントローラ６１０、テストコード発生部６１４及びアクセス制限回路６１５を制御する。 FIG. 6 is a block diagram illustrating a configuration example of the second memory device 312. The second memory device 312 is, for example, an SDRAM. The clock buffer 601 receives the clock signal CLK and the clock enable signal CKE, buffers the clock signal CLK, and outputs it to each block. The address buffer 602 buffers the bank address BA and address ADD and outputs them to the address controller 606. The address ADD includes a row address and a column address. The command decoder 603 receives a chip select bar signal CSB, a row address strobe bar signal RASB, a column address strobe bar signal CASB, and a write enable bar signal WEB, and receives commands such as an active command, a precharge command, a read command, and a write command. And output to the address buffer 602, the memory core controller 607, and the access restriction circuit 615. Input / output buffer 604 receives mask signal MASK and inputs / outputs data DQ to / from the outside. Specifically, the input / output buffer 604 inputs data DQ to be written to the memory cell array 608 and outputs data DQ read from the memory cell array 608. The address controller 606 outputs the address input from the address buffer 602 to the burst controller 605, the memory core controller 607, the X controller 610, and the access restriction circuit 615. The burst controller 605 outputs an address for performing burst reading or burst writing to the Y controller 609 in the burst mode. In burst reading or burst writing, reading or writing is performed sequentially while incrementing the addresses of successive address areas. The memory core controller 607 controls the Y controller 609, the X controller 610, the test code generation unit 614, and the access restriction circuit 615.

メモリセルアレイ６０８は、２次元行列状に配列された複数のメモリセルを有し、各アドレスにデータを記憶する。各メモリセルは、ワードライン及びカラムラインの選択により特定される。Ｙコントローラ６０９は、ロウアドレスに応じたワードラインを選択する。Ｘコントローラ６１０は、カラムアドレスに応じたカラムラインを選択する。バススイッチ６１３は、入出力バッファ６０４と、リードアンプ６１１又はライトアンプ６１２との間でデータを入出力する。ライトアンプ６１２は、入出力バッファ６０４からバススイッチ６１３を介して入力したデータを増幅し、メモリセルアレイ６０８に出力する。ライトコマンドが入力されると、メモリセルアレイ６０８では、選択されたワードライン及びカラムラインのメモリセルにデータが書き込まれる。また、リードコマンドが入力されると、メモリセルアレイ６０８では、選択されたワードライン及びカラムラインのメモリセルからデータが読み出される。リードアンプ６１１は、読み出されたデータを増幅し、バススイッチ６１３を介して入出力バッファ６０４に出力する。 The memory cell array 608 has a plurality of memory cells arranged in a two-dimensional matrix and stores data at each address. Each memory cell is specified by selecting a word line and a column line. The Y controller 609 selects a word line corresponding to the row address. The X controller 610 selects a column line corresponding to the column address. The bus switch 613 inputs / outputs data between the input / output buffer 604 and the read amplifier 611 or the write amplifier 612. The write amplifier 612 amplifies data input from the input / output buffer 604 via the bus switch 613 and outputs the amplified data to the memory cell array 608. When a write command is input, in the memory cell array 608, data is written into the memory cells of the selected word line and column line. When a read command is input, the memory cell array 608 reads data from the memory cells on the selected word line and column line. The read amplifier 611 amplifies the read data and outputs it to the input / output buffer 604 via the bus switch 613.

テストコード発生部６１４は、テストコードを生成する。アクセス制限回路６１５は、テストコード発生部６１４、コマンドデコーダ６０３、メモリコアコントローラ６０７及びアドレスコントローラ６０６から信号を入力し、コマンドデコーダ６０３が生成するコマンド信号を制御する。具体的には、アクセス制限回路６１５は、テストモードにおいて、メモリセルアレイ６０８に対するアクセスの許可又は禁止を制御する。 The test code generator 614 generates a test code. The access restriction circuit 615 receives signals from the test code generation unit 614, the command decoder 603, the memory core controller 607, and the address controller 606, and controls command signals generated by the command decoder 603. Specifically, the access restriction circuit 615 controls permission or prohibition of access to the memory cell array 608 in the test mode.

なお、第１のメモリ装置３１１は、図６の第２のメモリ装置３１２に対して、アクセス制限回路６１５を削除したもの、または、機能停止させたものである。 Note that the first memory device 311 is obtained by deleting the access restriction circuit 615 from the second memory device 312 shown in FIG. 6 or stopping the function.

図７（Ａ）は、図６のアクセス制限回路６１５の構成例を示すブロック図である。アドレスバッファ６０２は、アドレス取り込み信号７２１に応じて、アドレスＡＤＤを取り込み、１１ビットのロウアドレスＲＡ０〜ＲＡ１０及び８ビットのカラムアドレスＣＡ０〜ＣＡ７を出力する。ロウアドレスＲＡ０〜ＲＡ１０は、アドレスコントローラ６０６を介してＸコントローラ６１０に出力され、Ｘコントローラ６１０はロウアドレスＲＡ０〜ＲＡ１０に応じてワードラインを選択する。カラムアドレスＣＡ０〜ＣＡ７は、アドレスコントローラ６０６及びバーストコントローラ６０５を介してＹコントローラ６０９に出力され、Ｙコントローラ６０９はカラムアドレスＣＡ０〜ＣＡ７に応じてカラムラインを選択する。 FIG. 7A is a block diagram illustrating a configuration example of the access restriction circuit 615 of FIG. The address buffer 602 fetches an address ADD in response to the address fetch signal 721 and outputs 11-bit row addresses RA0 to RA10 and 8-bit column addresses CA0 to CA7. The row addresses RA0 to RA10 are output to the X controller 610 via the address controller 606, and the X controller 610 selects a word line according to the row addresses RA0 to RA10. The column addresses CA0 to CA7 are output to the Y controller 609 via the address controller 606 and the burst controller 605, and the Y controller 609 selects a column line according to the column addresses CA0 to CA7.

本実施形態では、アドレス空間の大きさが異なる第１のメモリ装置３１１及び第２のメモリ装置３１２を同時にテストするために、回数情報ラッチ７０１にアクセス回数設定値を記憶させる。具体的には、テストモードにおいて、アクセス回数設定値をアドレスＡＤＤとしてアドレスバッファ６０２を介して回数情報ラッチ７０１に入力する。回数情報ラッチ７０１は、テストモードの開始を示す信号７１１に応じて、テストモード開始時に、そのアドレスＡＤＤをアクセス回数設定値として記憶する。カウンタ７０２は、テストモード信号７１１に応じてテストモードでは、例えばアクティブコマンド信号ＡＣＴＶを基に、メモリセルアレイ６０８のアクセスの回数をカウントする。比較回路７０３は、カウンタ７０２によりカウントされたアクセスの回数７１２と回数情報ラッチ７０１に記憶されたアクセス回数設定値７１３とを比較し、比較結果信号Ｂ１を出力する。比較結果信号Ｂ１は、カウントされたアクセスの回数７１２がアクセス回数設定値７１３より小さければハイレベルになり、カウントされたアクセスの回数７１２がアクセス回数設定値７１３以上になればローレベルになる。動作停止制御回路７０４は、比較結果信号Ｂ１及びアクティブ信号ｒａｓｚを入力し、アクセス禁止信号Ｂ２を出力する。具体的には、動作停止制御回路７０４は、テストモードにおいて、カウンタ７０２によりカウントされたアクセスの回数７１２がアクセス回数設定値７１３より小さいときにはメモリセルアレイ６０８へのアクセスを許可し、カウンタ７０２によりカウントされたアクセスの回数７１２がアクセス回数設定値７１３に到達するとメモリセルアレイ６０８へのアクセスを禁止する。 In the present embodiment, in order to simultaneously test the first memory device 311 and the second memory device 312 having different address space sizes, the access count setting value is stored in the count information latch 701. Specifically, in the test mode, the access count setting value is input to the count information latch 701 through the address buffer 602 as an address ADD. In response to a signal 711 indicating the start of the test mode, the number-of-times information latch 701 stores the address ADD as an access count setting value at the start of the test mode. In the test mode, the counter 702 counts the number of accesses to the memory cell array 608 based on, for example, the active command signal ACTV in response to the test mode signal 711. The comparison circuit 703 compares the access count 712 counted by the counter 702 with the access count setting value 713 stored in the count information latch 701, and outputs a comparison result signal B1. The comparison result signal B1 is at a high level when the counted number of accesses 712 is smaller than the access number setting value 713, and is at a low level when the counted number of accesses 712 is equal to or greater than the access number setting value 713. The operation stop control circuit 704 receives the comparison result signal B1 and the active signal rasz, and outputs an access prohibition signal B2. Specifically, the operation stop control circuit 704 permits access to the memory cell array 608 and is counted by the counter 702 when the access count 712 counted by the counter 702 is smaller than the access count setting value 713 in the test mode. When the access count 712 reaches the access count setting value 713, access to the memory cell array 608 is prohibited.

コマンドデコーダ６０３は、アクティブコマンド制御回路７３１、リード／ライトコマンド制御回路７３２及びリフレッシュコマンド制御回路７３３を有し、信号７２２を入力し、アクティブコマンド信号ＡＣＴＶ、プリチャージコマンドＰＲＥ、リード／ライトコマンド信号ＲＤ／ＷＲ及びリフレッシュコマンド信号ＲＥＦを出力する。メモリコアコントローラ６０７は、アクティブコマンド信号ＡＣＴＶ、プリチャージコマンドＰＲＥ、リード／ライトコマンド信号ＲＤ／ＷＲ及びリフレッシュコマンド信号ＲＥＦを入力し、制御する。また、メモリコアコントローラ６０７は、アクティブコマンド信号ＡＣＴＶ及びプリチャージコマンドＰＲＥに応じてアクティブ信号ｒａｓｚを生成する。 The command decoder 603 includes an active command control circuit 731, a read / write command control circuit 732, and a refresh command control circuit 733. The command decoder 603 receives a signal 722 and receives an active command signal ACTV, a precharge command PRE, and a read / write command signal RD. / WR and refresh command signal REF are output. The memory core controller 607 receives and controls the active command signal ACTV, the precharge command PRE, the read / write command signal RD / WR, and the refresh command signal REF. Further, the memory core controller 607 generates an active signal rasz according to the active command signal ACTV and the precharge command PRE.

なお、回数情報ラッチ７０１は、１１ビットアドレスＡＤＤを入力する場合には、最大２０４８回のアクセス回数設定値までしか記憶することができない。そこで、回数情報ラッチ７０１は、２のｎ乗のアクセス回数設定値のうちのｎを記憶するようにしてもよい。例えば、５ビットアドレスＡＤＤが「１００００」の場合には、ｎ＝１６が回数情報ラッチ７０１に保持される。その場合、アクセス回数設定値は２¹⁶になる。 Note that the count information latch 701 can only store up to 2048 access count setting values when the 11-bit address ADD is input. Therefore, the number information latch 701 may store n out of 2 n access number setting values. For example, when the 5-bit address ADD is “10000”, n = 16 is held in the number-of-times information latch 701. In this case, the access count setting value is 2 ¹⁶ .

図７（Ｂ）は、アクティブコマンド制御回路７３１の構成例を示す回路図である。アクティブコマンド信号ａｃｔｐは、コマンドデコーダ６０３により生成される。否定論理積回路７４１は、アクティブコマンド信号ａｃｔｐ及びアクセス禁止信号Ｂ２の否定論理積信号を出力する。アクセス禁止信号Ｂ２は、ハイレベルがアクセスの許可を示し、ローレベルがアクセスの禁止を示す。インバータ７４２は、否定論理積回路７４１の出力信号の論理反転信号をアクティブコマンド信号ａｃｔｐｚとして出力する。アクセス禁止信号Ｂ２がハイレベルであれば、アクティブコマンド信号ａｃｔｐｚはアクティブコマンド信号ａｃｔｐと同じになり、アクセスが許可される。アクセス禁止信号Ｂ２がローレベルであれば、アクティブコマンド信号ａｃｔｐｚはローレベル固定になり、アクセスが禁止される。 FIG. 7B is a circuit diagram illustrating a configuration example of the active command control circuit 731. The active command signal actp is generated by the command decoder 603. The negative logical product circuit 741 outputs a negative logical product signal of the active command signal actp and the access prohibition signal B2. In the access prohibition signal B2, a high level indicates permission of access, and a low level indicates prohibition of access. The inverter 742 outputs a logical inversion signal of the output signal of the NAND circuit 741 as the active command signal actpz. If the access prohibition signal B2 is at a high level, the active command signal actpz is the same as the active command signal actp, and access is permitted. If the access prohibition signal B2 is at a low level, the active command signal actpz is fixed at a low level, and access is prohibited.

図８は、図７（Ａ）及び（Ｂ）の回路の動作例を示すタイミングチャートである。アクティブコマンド信号ａｃｔｐｚは、アクティブコマンド制御回路７３１の出力信号である。アクティブ信号ｒａｓｚは、メモリコアコントローラ６０７がアクティブコマンド信号ａｃｔｐｚ及びプリチャージコマンド信号を基に生成する信号であり、ハイレベルがアクティブ状態ＡＣＴＶを示し、ローレベルがプリチャージ状態ＰＲＥを示す。アクティブ状態ＡＣＴＶは、アクセスしようとするロウアドレスＲＡ０〜ＲＡ１０を有効にし、ワードラインを選択状態にする。この有効にされたロウアドレスは、プリチャージコマンドの入力によりプリチャージ状態ＰＲＥになるまで有効となる。他のロウアドレスを指定する場合、プリチャージコマンドを入力する必要がある。アクティブ状態ＡＣＴＶにおいて、リードコマンドを入力することにより指定したカラムアドレスのメモリセルアレイ６０８からデータを読み出すことができ、ライトコマンドを入力することにより指定したカラムアドレスのメモリセルアレイ６０８にデータを書き込むことができる。 FIG. 8 is a timing chart showing an operation example of the circuits of FIGS. The active command signal actpz is an output signal of the active command control circuit 731. The active signal rasz is a signal generated by the memory core controller 607 based on the active command signal actpz and the precharge command signal. The high level indicates the active state ACTV and the low level indicates the precharge state PRE. In the active state ACTV, the row address RA0 to RA10 to be accessed is validated and the word line is selected. The validated row address is valid until the precharge state PRE is entered by the input of the precharge command. When specifying another row address, it is necessary to input a precharge command. In the active state ACTV, data can be read from the memory cell array 608 at the specified column address by inputting a read command, and data can be written to the memory cell array 608 at the specified column address by inputting a write command. .

カウンタ７０２は、アクティブコマンド信号ａｃｔｐｚのパルスをアクセスの回数としてカウントする。比較結果信号Ｂ１は、カウントされたアクセスの回数７１２がアクセス回数設定値７１３より小さければハイレベルになり、カウントされたアクセスの回数７１２がアクセス回数設定値７１３以上になればローレベルになる。アクセス禁止信号Ｂ２は、比較結果信号Ｂ１がハイレベル又はアクティブ信号ｒａｓｚがハイレベルのときにハイレベルになり、比較結果信号Ｂ１がローレベルかつアクティブ信号ｒａｓｚがローレベルのときにローレベルになる。アクセス禁止信号Ｂ２がハイレベルのときには、アクティブコマンド制御回路７３１は、アクティブコマンド信号ａｃｔｐをそのままアクティブコマンド信号ａｃｔｐｚとして出力し、アクセスを許可する。アクセス禁止信号Ｂ２がローレベルのときには、アクティブコマンド制御回路７３１は、アクティブコマンド信号ａｃｔｐｚをローレベルに固定し、アクセスを禁止する。これ以後、アクティブ信号ｒａｓｚは、ローレベルのプリチャージ状態を維持する。 The counter 702 counts the pulse of the active command signal actpz as the number of accesses. The comparison result signal B1 is at a high level when the counted number of accesses 712 is smaller than the access number setting value 713, and is at a low level when the counted number of accesses 712 is equal to or greater than the access number setting value 713. The access prohibition signal B2 becomes high level when the comparison result signal B1 is high level or the active signal rasz is high level, and becomes low level when the comparison result signal B1 is low level and the active signal rasz is low level. When the access prohibition signal B2 is at the high level, the active command control circuit 731 outputs the active command signal actp as it is as the active command signal actpz to permit access. When the access prohibition signal B2 is at a low level, the active command control circuit 731 fixes the active command signal actpz at a low level and prohibits access. Thereafter, the active signal rasz maintains a low-level precharge state.

なお、アクセス禁止信号Ｂ２は、比較結果信号Ｂ１がローレベルになったとしても、アクティブ信号ｒａｓｚがハイレベルの間はアクティブ状態であるためハイレベルを維持し、現在のアクセスを有効にする。その後、アクティブ信号ｒａｓｚがローレベルになると、アクセス禁止信号Ｂ２がローレベルになり、アクセスを禁止する。 Even when the comparison result signal B1 becomes low level, the access prohibition signal B2 remains active because the active signal rasz is in the active state, and the current access is validated. Thereafter, when the active signal rasz becomes low level, the access prohibition signal B2 becomes low level, and access is prohibited.

上記では、カウンタ７０２がアクティブコマンド信号ａｃｔｐｚの回数をカウントし、アクティブコマンド制御回路７３１がアクティブコマンド信号ａｃｔｐｚの出力を制御する例を説明した。同様に、リード／ライト制御回路７３２がアクセスの禁止を制御することもできる。リード／ライト制御回路７３２は、アクティブコマンド制御回路７３１と同様の構成を有する。その場合、カウンタ７０２は、リード／ライト制御回路７３２が出力するリードコマンド又はライトコマンド信号ＲＤ／ＷＲの回数をアクセスの回数としてカウントする。リード／ライト制御回路７３２は、アクティブコマンド制御回路７３１と同様に、アクセス禁止信号Ｂ２を基にリード／ライトコマンド信号ＲＤ／ＷＲの出力を制御する。 In the above description, the example in which the counter 702 counts the number of active command signals actpz and the active command control circuit 731 controls the output of the active command signal actpz has been described. Similarly, the read / write control circuit 732 can control prohibition of access. The read / write control circuit 732 has a configuration similar to that of the active command control circuit 731. In that case, the counter 702 counts the number of read commands or write command signals RD / WR output from the read / write control circuit 732 as the number of accesses. The read / write control circuit 732 controls the output of the read / write command signal RD / WR based on the access prohibition signal B2, similarly to the active command control circuit 731.

また、同様に、リフレッシュ制御回路７３３がアクセスの禁止を制御することもできる。リフレッシュ制御回路７３３は、アクティブコマンド制御回路７３１と同様の構成を有する。その場合、カウンタ７０２は、リフレッシュ制御回路７３３が出力するリフレッシュコマンド信号ＲＥＦの回数をアクセスの回数としてカウントする。リフレッシュ制御回路７３３は、アクティブコマンド制御回路７３１と同様に、アクセス禁止信号Ｂ２を基にリフレッシュコマンド信号ＲＥＦの出力を制御する。 Similarly, the refresh control circuit 733 can control the prohibition of access. The refresh control circuit 733 has a configuration similar to that of the active command control circuit 731. In that case, the counter 702 counts the number of refresh command signals REF output from the refresh control circuit 733 as the number of accesses. The refresh control circuit 733 controls the output of the refresh command signal REF based on the access prohibition signal B2, similarly to the active command control circuit 731.

図９は、図７（Ａ）の回数情報ラッチ７０１の構成例を示す回路図である。説明の簡単のため、回数情報ラッチ７０１が１ビットのアドレスＲＡ０をアクセス回数設定値として記憶する場合を例に説明するが、実際には、１１ビットのアドレスＲＡ０〜ＲＡ１０を記憶する。インバータ９０１は、アドレスＲＡ０の論理反転信号を出力する。信号７１１は、テストモードの開始時に生成されるパルス信号である。インバータ９０２は、信号７１１の論理反転信号を出力する。トランスファゲート９０３は、信号７１１に応じて、テストモードの開始時にオンになり、それ以後、オフになる。インバータ９０４及び９０５は、トランスファゲート９０３から入力されたアクセス回数設定値を記憶する。 FIG. 9 is a circuit diagram illustrating a configuration example of the number information latch 701 in FIG. For simplicity of explanation, the case where the number information latch 701 stores the 1-bit address RA0 as the access count setting value will be described as an example. Inverter 901 outputs a logic inversion signal of address RA0. A signal 711 is a pulse signal generated at the start of the test mode. The inverter 902 outputs a logic inversion signal of the signal 711. The transfer gate 903 is turned on at the start of the test mode in response to the signal 711 and then turned off. Inverters 904 and 905 store the access count setting value input from transfer gate 903.

図１０（Ａ）〜（Ｃ）は、図７（Ａ）のカウンタ７０２を説明するための図である。図１０（Ａ）は、カウンタ７０２の構成例を示すブロック図である。説明の簡単のため、カウンタ７０２は、３個のカウンタユニット１００１〜１００３を有し、３ビットのカウントを行う場合を例に説明するが、必要数に応じてカウンタユニットの個数は任意である。カウンタユニット１００１は、端子Ａにアクティブコマンド信号ａｃｔｐｚを入力し、端子Ｂにテストモード信号ＴＥＳＴを入力し、端子Ｃからカウント値Ｃ１を出力する。テストモード信号ＴＥＳＴは、通常モードではローレベルになり、テストモードではハイレベルになる。カウンタユニット１００２は、端子Ａがカウンタユニット１００１の端子Ｃに接続され、端子Ｂにテストモード信号ＴＥＳＴを入力し、端子Ｃからカウント値Ｃ２を出力する。カウンタユニット１００３は、端子Ａがカウンタユニット１００２の端子Ｃに接続され、端子Ｂにテストモード信号ＴＥＳＴを入力し、端子Ｃからカウント値Ｃ３を出力する。 FIGS. 10A to 10C are diagrams for explaining the counter 702 in FIG. FIG. 10A is a block diagram illustrating a configuration example of the counter 702. For the sake of simplicity of explanation, the counter 702 has three counter units 1001 to 1003, and a case where 3-bit counting is performed will be described as an example. However, the number of counter units is arbitrary according to the required number. The counter unit 1001 inputs an active command signal actpz to a terminal A, inputs a test mode signal TEST to a terminal B, and outputs a count value C1 from a terminal C. The test mode signal TEST is at a low level in the normal mode, and is at a high level in the test mode. In the counter unit 1002, the terminal A is connected to the terminal C of the counter unit 1001, the test mode signal TEST is input to the terminal B, and the count value C2 is output from the terminal C. In the counter unit 1003, the terminal A is connected to the terminal C of the counter unit 1002, the test mode signal TEST is input to the terminal B, and the count value C3 is output from the terminal C.

図１０（Ｂ）は、図１０（Ａ）のカウンタユニット１００１の構成例を示す回路図である。カウンタユニット１００２及び１００３も、カウンタユニット１００１と同じ構成を有する。否定論理積回路１０１１は、端子Ａ及び端子Ｂの信号の否定論理積信号を出力する。インバータ１０１２は、端子Ｂの信号の論理反転信号を出力する。インバータ１０１３は、端子Ｃの信号の論理反転信号を出力する。インバータ１０１５は、否定論理積回路１０１１の出力信号の論理反転信号を出力する。トランスファゲート１０１４は、インバータ１０１３及び否定論理積回路１０１６間に接続され、否定論理積回路１０１１の出力信号がローレベルのときにオンし、否定論理積回路１０１１の出力信号がハイレベルのときにオフする。否定論理積回路１０１６は、トランスファゲート１０１４の出力信号及び端子Ｂの信号の否定論理積信号を出力する。トランスファゲート１０１７は、否定論理積回路１０１６及び否定論理和（ＮＯＲ）回路１０１８間に接続され、否定論理積回路１０１１の出力信号がローレベルのときにオフし、否定論理積回路１０１１の出力信号がハイレベルのときにオンする。インバータ１０１９は、端子Ｃの信号の論理反転信号をトランスファゲート１０１７の出力端子に出力する。否定論理和回路１０１８は、インバータ１０１２及び１０１９の出力信号の否定論理和信号を端子Ｃに出力する。 FIG. 10B is a circuit diagram illustrating a configuration example of the counter unit 1001 in FIG. The counter units 1002 and 1003 have the same configuration as the counter unit 1001. The NAND circuit 1011 outputs a NAND signal of the signals at the terminals A and B. The inverter 1012 outputs a logical inversion signal of the signal at the terminal B. The inverter 1013 outputs a logical inversion signal of the signal at the terminal C. The inverter 1015 outputs a logical inversion signal of the output signal of the NAND circuit 1011. The transfer gate 1014 is connected between the inverter 1013 and the negative logical product circuit 1016, and is turned on when the output signal of the negative logical product circuit 1011 is low level, and is turned off when the output signal of the negative logical product circuit 1011 is high level. To do. A NAND circuit 1016 outputs a NAND signal of the output signal of the transfer gate 1014 and the signal of the terminal B. The transfer gate 1017 is connected between the NAND circuit 1016 and the NOR circuit 1018 and is turned off when the output signal of the NAND circuit 1011 is at a low level, and the output signal of the NAND circuit 1011 is Turns on when at high level. The inverter 1019 outputs a logical inversion signal of the signal at the terminal C to the output terminal of the transfer gate 1017. A negative OR circuit 1018 outputs a negative OR signal of the output signals of the inverters 1012 and 1019 to the terminal C.

図１０（Ｃ）は、図１０（Ａ）のカウンタ７０２の動作例を示す図である。最初、テストモード信号ＴＥＳＴはローレベル（Ｌ）である。この時、カウント値Ｃ１〜Ｃ３はローレベルになる。次に、テストモード信号ＴＥＳＴがハイレベルになると、カウント値Ｃ１〜Ｃ３はローレベルである。次に、アクティブコマンド信号ａｃｔｐｚがハイレベルになると、カウント値Ｃ１〜Ｃ３はローレベルである。次に、アクティブコマンド信号ａｃｔｐｚがローレベルになると、カウント値Ｃ１がハイレベルになり、カウント値Ｃ２及びＣ３がローレベルになる。次に、アクティブコマンド信号ａｃｔｐｚがハイレベルになると、カウント値Ｃ１がハイレベルになり、カウント値Ｃ２及びＣ３がローレベルになる。次に、アクティブコマンド信号ａｃｔｐｚがローレベルになると、カウント値Ｃ１及びＣ３がローレベルになり、カウント値Ｃ２がハイレベルになる。以上のように、カウンタ７０２は、テストモードにおいて、アクティブコマンド信号ａｃｔｐｚのパルス数をカウントし、３ビットカウント値Ｃ１〜Ｃ３を出力することができる。 FIG. 10C is a diagram illustrating an operation example of the counter 702 in FIG. Initially, the test mode signal TEST is at a low level (L). At this time, the count values C1 to C3 are at a low level. Next, when the test mode signal TEST becomes high level, the count values C1 to C3 are low level. Next, when the active command signal actpz becomes high level, the count values C1 to C3 are low level. Next, when the active command signal actpz becomes low level, the count value C1 becomes high level, and the count values C2 and C3 become low level. Next, when the active command signal actpz becomes high level, the count value C1 becomes high level, and the count values C2 and C3 become low level. Next, when the active command signal actpz becomes low level, the count values C1 and C3 become low level, and the count value C2 becomes high level. As described above, the counter 702 can count the number of pulses of the active command signal actpz and output the 3-bit count values C1 to C3 in the test mode.

図１１は、アドレス空間が大きい第１のメモリ装置３１１及びアドレス空間が小さい第２のメモリ装置３１２のテスト方法を示す図である。アドレス空間が大きい第１のメモリ装置３１１は、例えば１２ビットのロウアドレスＲＡ０〜ＲＡ１１を入力し、「０００」〜「ＦＦＦ」（１６進数）のアドレス空間にデータを記憶することができる。アドレス空間が小さい第２のメモリ装置３１２は、例えば１１ビットのロウアドレスＲＡ０〜ＲＡ１０を入力し、「０００」〜「７ＦＦ」（１６進数）のアドレス空間にデータを記憶することができる。メモリ装置３１１及び３１２に共通のアドレスＲＡ０〜ＲＡ１０を入力し、メモリ装置３１１及び３１２を同時にテストすることができる。テスト方法は、所定のアドレスにデータを書き込み、そのアドレスからデータを読み出す。その際、書き込みデータと読み出しデータが同じであれば、正常なメモリ装置であるとしてテスト合格になる。 FIG. 11 is a diagram illustrating a test method for the first memory device 311 having a large address space and the second memory device 312 having a small address space. The first memory device 311 having a large address space can receive, for example, 12-bit row addresses RA0 to RA11 and store data in an address space of “000” to “FFF” (hexadecimal number). The second memory device 312 having a small address space can receive, for example, 11-bit row addresses RA0 to RA10 and store data in an address space of “000” to “7FF” (hexadecimal number). Common addresses RA0 to RA10 can be input to the memory devices 311 and 312 to test the memory devices 311 and 312 at the same time. In the test method, data is written to a predetermined address, and data is read from the address. At this time, if the write data and the read data are the same, the test passes as a normal memory device.

アドレス空間が大きい第１のメモリ装置３１１では、最上位ビットアドレスＲＡ１１がハイレベル（Ｈ）であるときには上位半分のアドレス空間１１０１がアクセスされ、最上位ビットアドレスＲＡ１１がローレベル（Ｌ）であるときには下位半分のアドレス空間がアクセスされる。第２のメモリ装置３１２には、第１のメモリ装置３１１の１２ビット入力アドレスＲＡ０〜ＲＡ１１のうちの下位１１ビットのアドレスＲＡ０〜ＲＡ１０が入力される。そのため、最上位ビットアドレスＲＡ１１がローレベルのときには、第１のメモリ装置３１１では「０００」〜「７ＦＦ」のアドレス空間がアクセスされ、第２のメモリ装置３１２でも「０００」〜「７ＦＦ」のアドレス空間がアクセスされる。これに対し、最上位ビットアドレスＲＡ１１がハイレベルのときには、第１のメモリ装置３１１では「８００」〜「ＦＦＦ」のアドレス空間１１０１がアクセスされ、第２のメモリ装置３１２では「０００」〜「７ＦＦ」のアドレス空間がアクセスされる。その結果、図１の場合では、メモリ装置１０１の全アドレスのテストを行うと、メモリ装置１０２は、メモリ装置１０１に対して、約２倍のアクセス回数によるテストが行われることになる問題点が生じる。本実施形態の第２のメモリ装置３１２は、アクセス回数が設定値に到達するとアクセスを禁止するため、アクセス回数を設定値以下に抑制することができ、過剰ストレスによる第２のメモリ装置３１２の寿命の短縮化を防止することができる。 In the first memory device 311 having a large address space, when the most significant bit address RA11 is at a high level (H), the upper half address space 1101 is accessed, and when the most significant bit address RA11 is at a low level (L). The lower half address space is accessed. The second memory device 312 receives the lower 11-bit addresses RA0 to RA10 of the 12-bit input addresses RA0 to RA11 of the first memory device 311. Therefore, when the most significant bit address RA11 is at a low level, the address space “000” to “7FF” is accessed in the first memory device 311 and the addresses “000” to “7FF” are also accessed in the second memory device 312. Space is accessed. On the other hand, when the most significant bit address RA11 is at a high level, the address space 1101 of “800” to “FFF” is accessed in the first memory device 311 and “000” to “7FF” is accessed in the second memory device 312. Address space is accessed. As a result, in the case of FIG. 1, when all the addresses of the memory device 101 are tested, the memory device 102 has a problem that the memory device 101 is tested with about twice the number of accesses. Arise. Since the second memory device 312 of this embodiment prohibits access when the number of accesses reaches a set value, the number of accesses can be suppressed to the set value or less, and the lifetime of the second memory device 312 due to excessive stress can be suppressed. Can be prevented from being shortened.

また、テスト方法として、特定のアドレス順番でアクセスをすると、アクセスエラーが発生しやすいことが分かっている。そのため、そのような特定のアドレス順番のテストパターンを用いてテストを行う。テストパターンとして、例えば、第１番目は「０００」のアドレス、第２番目は第１番目のアドレスを反転させた「ＦＦＦ」のアドレス、第３番目は第１番目のアドレスをインクリメントした「００１」のアドレス、第４番目は第３番目のアドレスを反転させた「ＦＦＥ」のアドレスになる。このように、アドレスの反転とインクリメントを行いながらアドレスを変化させるテストパターンでは、最上位ビットアドレスＲＡ１１がローレベルとハイレベルを交互に繰り返すことになる。このテストパターンは、このようなアドレスの変化によりエラーになるケースがあることを前提にしたテストである。第１のメモリ装置３１１では、このような特定のアドレス順番によるテストが行われる。しかし、図２のメモリ装置１０１及び１０２を同時にテストすると、メモリ装置１０２は、最上位ビットアドレスＲＡ１１がハイレベルのときにはアクセスが禁止されているため、奇数番目のテストパターンしかテストが行われず、上記の特定のアドレス順のテストが実現できない。本実施形態の第２のメモリ装置３１２は、第１のメモリ装置３１１と同様に、上記の特定のアドレス順のテストを行うことができるので、テストの信頼性の低下を防止することができる。 As a test method, it is known that an access error is likely to occur when access is made in a specific address order. Therefore, a test is performed using such a test pattern in a specific address order. As a test pattern, for example, the first is an address “000”, the second is an address “FFF” obtained by inverting the first address, and the third is “001” obtained by incrementing the first address. The fourth address becomes the address of “FFE” obtained by inverting the third address. As described above, in the test pattern in which the address is changed while performing the inversion and increment of the address, the most significant bit address RA11 alternately repeats the low level and the high level. This test pattern is a test that assumes that there is a case where an error occurs due to such an address change. In the first memory device 311, a test is performed in such a specific address order. However, when the memory devices 101 and 102 of FIG. 2 are tested at the same time, the memory device 102 is prohibited to access when the most significant bit address RA11 is at a high level, so only the odd-numbered test pattern is tested. The specific address order test cannot be realized. Since the second memory device 312 of this embodiment can perform the test in the specific address order as in the first memory device 311, it can prevent a decrease in test reliability.

図１２（Ａ）は第１のパターンのテスト方法を示す図であり、図１２（Ｂ）は１２８Ｍビットの第１のメモリ装置３１１のテストのアクセスアドレス順を示す図であり、図１２（Ｃ）は６４Ｍビットの第２のメモリ装置３１２のテストのアクセスアドレス順を示す図である。図１２（Ａ）のテストモードでは、各アクセス回数におけるテスタ４０１のアドレス、１２８Ｍビットの第１のメモリ装置３１１のアドレス、６４Ｍビットの第２のメモリ装置３１２のアドレスを示す。例えば、第１回目のアクセスでは、テスタ４０１は「０００」のアドレスを出力し、１２８Ｍビットの第１のメモリ装置３１１は「０００」のアドレスにアクセスし、６４Ｍビットの第２のメモリ装置３１２は「０００」のアドレスにアクセスする。第２回目のアクセスでは、テスタ４０１は「ＦＦＦ」のアドレスを出力し、１２８Ｍビットの第１のメモリ装置３１１は「ＦＦＦ」のアドレスにアクセスし、６４Ｍビットの第２のメモリ装置３１２は「７ＦＦ」のアドレスにアクセスする。第１のパターンでは、第１回目は「０００」のアドレス、第２回目は第１回目のアドレスを反転させた「ＦＦＦ」のアドレス、第３回目は第１回目のアドレスをインクリメントした「００１」のアドレス、第４回目は第３回目のアドレスを反転させた「ＦＦＥ」のアドレスになる。このように、アドレスの反転とインクリメントを行いながらアドレスを変化させる。第１のパターンは、２０４８回のアクセステストを行う。図１２（Ｂ）の１２８Ｍビットの第１のメモリ装置３１１及び図１２（Ｃ）の６４Ｍビットの第２のメモリ装置３１２では、第１のパターンに基づく所望のアドレス変化のテストを行うことができる。アクセス回数設定値を１０２４回に設定しているため、第２のメモリ装置３１２では１０２５回以降アクセスが行われない。 FIG. 12A is a diagram illustrating a first pattern test method, and FIG. 12B is a diagram illustrating a test access address order of the 128-Mbit first memory device 311, and FIG. ) Is a diagram showing a test access address order of the 64 Mbit second memory device 312. In the test mode of FIG. 12A, the address of the tester 401, the address of the 128 Mbit first memory device 311 and the address of the 64 Mbit second memory device 312 at each access count are shown. For example, in the first access, the tester 401 outputs the address “000”, the 128 Mbit first memory device 311 accesses the “000” address, and the 64 Mbit second memory device 312 Access the address “000”. In the second access, the tester 401 outputs the address “FFF”, the 128 Mbit first memory device 311 accesses the “FFF” address, and the 64 Mbit second memory device 312 receives “7FF”. ”Address. In the first pattern, the first time is an address of “000”, the second time is an address of “FFF” obtained by inverting the first address, and the third time is “001” obtained by incrementing the first address. The fourth address becomes the “FFE” address obtained by inverting the third address. In this way, the address is changed while the address is inverted and incremented. In the first pattern, 2048 access tests are performed. The 128 Mbit first memory device 311 in FIG. 12B and the 64 Mbit second memory device 312 in FIG. 12C can perform a desired address change test based on the first pattern. . Since the access count setting value is set to 1024 times, the second memory device 312 is not accessed after 1025 times.

図１３（Ａ）は第２のパターンのテスト方法を示す図であり、図１３（Ｂ）は１２８Ｍビットの第１のメモリ装置３１１のテストのアクセスアドレス順を示す図であり、図１３（Ｃ）は６４Ｍビットの第２のメモリ装置３１２のテストのアクセスアドレス順を示す図である。図１３（Ａ）のテストモードでは、各アクセス回数におけるテスタ４０１のアドレス、１２８Ｍビットの第１のメモリ装置３１１のアドレス、６４Ｍビットの第２のメモリ装置３１２のアドレスを示す。例えば、第２０４７回目のアクセスでは、テスタ４０１は「７ＦＦ」のアドレスを出力し、１２８Ｍビットの第１のメモリ装置３１１は「７ＦＦ」のアドレスにアクセスし、６４Ｍビットの第２のメモリ装置３１２は「７ＦＦ」のアドレスにアクセスする。第２０４８回目のアクセスでは、テスタ４０１は「８００」のアドレスを出力し、１２８Ｍビットの第１のメモリ装置３１１は「８００」のアドレスにアクセスし、６４Ｍビットの第２のメモリ装置３１２は「０００」のアドレスにアクセスする。第２のパターンは、４０９６回のアクセステストを行う。図１３（Ｂ）の１２８Ｍビットの第１のメモリ装置３１１及び図１３（Ｃ）の６４Ｍビットの第２のメモリ装置３１２では、第２のパターンに基づく所望のアドレス変化のテストを行うことができる。アクセス回数設定値を２０４８回に設定しているため、第２のメモリ装置３１２では２０４９回以降アクセスが行われない。 FIG. 13A is a diagram illustrating a second pattern test method, and FIG. 13B is a diagram illustrating a test access address order of the 128-Mbit first memory device 311, and FIG. ) Is a diagram showing a test access address order of the 64 Mbit second memory device 312. In the test mode of FIG. 13A, the address of the tester 401, the address of the 128 Mbit first memory device 311 and the address of the 64 Mbit second memory device 312 at each access count are shown. For example, in the 2047th access, the tester 401 outputs an address of “7FF”, the 128 Mbit first memory device 311 accesses the address of “7FF”, and the 64 Mbit second memory device 312 Access the address “7FF”. In the 2048th access, the tester 401 outputs an address of “800”, the 128 Mbit first memory device 311 accesses the “800” address, and the 64 Mbit second memory device 312 receives “000”. ”Address. The second pattern performs 4096 access tests. The 128 Mbit first memory device 311 in FIG. 13B and the 64 Mbit second memory device 312 in FIG. 13C can perform a desired address change test based on the second pattern. . Since the access count setting value is set to 2048 times, the second memory device 312 is not accessed after 2049 times.

図１４（Ａ）は第３のパターンのテスト方法を示す図であり、図１４（Ｂ）は１２８Ｍビットの第１のメモリ装置３１１のテストのアクセスアドレス順を示す図であり、図１４（Ｃ）は６４Ｍビットの第２のメモリ装置３１２のテストのアクセスアドレス順を示す図である。図１４（Ａ）のテストモードでは、各アクセス回数におけるテスタ４０１のアドレス、１２８Ｍビットの第１のメモリ装置３１１のアドレス、６４Ｍビットの第２のメモリ装置３１２のアドレスを示す。例えば、第８１９１回目のアクセスでは、テスタ４０１は「８００」のアドレスを出力し、１２８Ｍビットの第１のメモリ装置３１１は「８００」のアドレスにアクセスし、６４Ｍビットの第２のメモリ装置３１２は「０００」のアドレスにアクセスする。第８１９２回目のアクセスでは、テスタ４０１は「７ＦＦ」のアドレスを出力し、１２８Ｍビットの第１のメモリ装置３１１は「７ＦＦ」のアドレスにアクセスし、６４Ｍビットの第２のメモリ装置３１２は「７ＦＦ」のアドレスにアクセスする。第３のパターンは、１６３８４回のアクセステストを行う。図１４（Ｂ）の１２８Ｍビットの第１のメモリ装置３１１及び図１４（Ｃ）の６４Ｍビットの第２のメモリ装置３１２では、第３のパターンに基づく所望のアドレス変化のテストを行うことができる。アクセス回数設定値を８１９２回に設定しているため、第２のメモリ装置３１２では８１９３回以降アクセスが行われない。 FIG. 14A is a diagram showing a third pattern test method, and FIG. 14B is a diagram showing the access address order of the 128-Mbit first memory device 311, and FIG. ) Is a diagram showing a test access address order of the 64 Mbit second memory device 312. In the test mode of FIG. 14A, the address of the tester 401, the address of the 128 Mbit first memory device 311 and the address of the 64 Mbit second memory device 312 at each access count are shown. For example, in the 8191th access, the tester 401 outputs the address “800”, the 128 Mbit first memory device 311 accesses the “800” address, and the 64 Mbit second memory device 312 Access the address “000”. In the 8192th access, the tester 401 outputs the address “7FF”, the 128 Mbit first memory device 311 accesses the address “7FF”, and the 64 Mbit second memory device 312 receives “7FF”. ”Address. The third pattern performs 16384 access tests. In the first memory device 311 of 128M bits in FIG. 14B and the second memory device 312 of 64M bits in FIG. 14C, a desired address change test can be performed based on the third pattern. . Since the access count setting value is set to 8192 times, the second memory device 312 is not accessed after 8193 times.

図１５は、第１のメモリ装置３１１及び第２のメモリ装置３１２を同時にテストする方法を示すフローチャートである。ステップＳ１５０１では、メモリテストがスタートし、テストモード信号がハイレベルになり、メモリモードになる。次に、ステップＳ１５０２では、図５の信号パス切り替え回路は、通常モードの信号パスからテストモードの信号パスに切り換える。次に、ステップＳ１５０３では、回数設定モードにおいて、回数情報ラッチ７０１は、例えば図１２（Ａ）の第１のパターンのアクセス回数設定値（１０２４回）を記憶する。次に、ステップＳ１５０４では、例えば図１２（Ａ）の第１のパターンについて第１のメモリ装置３１１及び第２のメモリ装置３１２のテストを同時に行う。次に、ステップＳ１５０５では、回数設定モードが解除される。次に、ステップＳ１５０６では、回数設定モードにおいて、回数情報ラッチ７０１は、例えば図１３（Ａ）の第２のパターンのアクセス回数設定値（２０４８回）を記憶する。次に、ステップＳ１５０７では、例えば図１３（Ａ）の第２のパターンについて第１のメモリ装置３１１及び第２のメモリ装置３１２のテストを同時に行う。次に、ステップＳ１５０８では、回数設定モードが解除される。以下、第３のパターン以降のテストが同様に行われる。 FIG. 15 is a flowchart illustrating a method for simultaneously testing the first memory device 311 and the second memory device 312. In step S1501, the memory test is started, the test mode signal becomes high level, and the memory mode is set. Next, in step S1502, the signal path switching circuit in FIG. 5 switches from the normal mode signal path to the test mode signal path. Next, in step S1503, in the number setting mode, the number information latch 701 stores, for example, the access number setting value (1024 times) of the first pattern in FIG. Next, in step S1504, for example, the first memory device 311 and the second memory device 312 are simultaneously tested for the first pattern in FIG. Next, in step S1505, the number setting mode is canceled. Next, in step S1506, in the number setting mode, the number information latch 701 stores, for example, the access number setting value (2048) of the second pattern in FIG. Next, in step S1507, for example, the first memory device 311 and the second memory device 312 are simultaneously tested for the second pattern in FIG. Next, in step S1508, the number setting mode is canceled. Thereafter, the test after the third pattern is similarly performed.

以上のように、本実施形態のメモリシステムは、アドレス空間の大きさが異なる第１のメモリ装置３１１及び第２のメモリ装置３１２を有する。第１のメモリ装置３１１は、第２のメモリ装置３１２よりアドレス空間が大きく、複数ビットのアドレスＲＡ０〜ＲＡ１１を入力してテストを行う。第２のメモリ装置３１２は、第１のメモリ装置３１１よりアドレス空間が小さく、第１のメモリ装置３１１に入力される複数ビットのアドレスＲＡ０〜ＲＡ１１のうちの一部のビットのアドレスＲＡ０〜ＲＡ１０を入力し、第１のメモリ装置３１１と同時にテストを行う。第２のメモリ装置３１２の動作停止制御回路７０４は、テストモードにおいて、カウンタ７０２によりカウントされたアクセスの回数７１２が回数設定値７１３より小さいときにはメモリセルアレイ６０８へのアクセスを許可し、カウンタ７０２によりカウントされたアクセスの回数７１２が回数設定値７１３に到達するとメモリセルアレイ６０８へのアクセスを禁止する。 As described above, the memory system of the present embodiment includes the first memory device 311 and the second memory device 312 having different address space sizes. The first memory device 311 has a larger address space than the second memory device 312 and performs a test by inputting a plurality of bits of addresses RA0 to RA11. The second memory device 312 has an address space smaller than that of the first memory device 311, and the addresses RA 0 to RA 10 of some bits of the multiple-bit addresses RA 0 to RA 11 input to the first memory device 311 are used. Input and test simultaneously with the first memory device 311. The operation stop control circuit 704 of the second memory device 312 permits access to the memory cell array 608 when the access count 712 counted by the counter 702 is smaller than the count setting value 713 in the test mode, and counts by the counter 702. When the number of accesses 712 reaches the number setting value 713, access to the memory cell array 608 is prohibited.

アドレス空間が小さい第２のメモリ装置３１２は、アクセスの回数をカウントし、カウント値がアクセス回数設定値になるまで、入力アドレスにしたがってアクセスを実施し、アクセス回数設定値を超えると、アクセスを自動的に禁止する。テストパターンを発生する際には、アドレス空間の大きい第１のメモリ装置３１１を意識して作成すればよく、アドレス空間の大きさが異なるメモリ装置３１１及び３１２を容易に同時にテストすることができる。第２のメモリ装置３１２はアクセス回数でアクセスを制限できるため、より多くのテストパターンに対応できるようになる。 The second memory device 312 having a small address space counts the number of accesses, performs access according to the input address until the count value reaches the access count setting value, and automatically accesses when the access count setting value is exceeded. Prohibited. When generating the test pattern, it is only necessary to create the first memory device 311 having a large address space, and the memory devices 311 and 312 having different address spaces can be easily and simultaneously tested. Since the second memory device 312 can restrict access by the number of accesses, it can cope with more test patterns.

本実施形態によれば、アドレス空間の大きさが異なる複数のメモリ装置３１１及び３１２を同時にテストすることができる。また、テストモードにおいて、メモリ空間が小さい第２のメモリ装置３１２の過度のアクセス回数の増加を防止することができる。また、アドレス空間が大きい第１のメモリ装置３１１と同様に、アドレス空間が小さい第２のメモリ装置３１２でも所望のアドレス順でテストを行うことができる。 According to the present embodiment, a plurality of memory devices 311 and 312 having different address spaces can be tested simultaneously. In the test mode, an excessive increase in the number of accesses to the second memory device 312 having a small memory space can be prevented. Further, similarly to the first memory device 311 having a large address space, the second memory device 312 having a small address space can be tested in a desired address order.

なお、第２のメモリ装置３１２は、第１及び第２のテストモードを有し、第１のテストモードでは上記のようにアクセス制限を行い、第２のテストモードではアクセス制限を行わないようにしてもよい。また、メモリ装置３１１及び３１２は、ＳＤＲＡＭ以外のメモリであってもよい。また、３個以上のメモリ装置を同時にテストすることもできる。 The second memory device 312 has first and second test modes. In the first test mode, access restriction is performed as described above, and access restriction is not performed in the second test mode. May be. Further, the memory devices 311 and 312 may be memories other than the SDRAM. It is also possible to test more than two memory devices simultaneously.

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

３０１半導体チップ
３０２装置
３１１第１のメモリ装置
３１２第２のメモリ装置
３１３メモリコントローラ
３１４処理装置
６０２アドレスバッファ
６０３コマンドデコーダ
６０７メモリコアコントローラ
６１５アクセス制限回路
７０１回数情報ラッチ
７０２カウンタ
７０３比較回路
７０４動作停止制御回路 301 Semiconductor chip 302 Device 311 First memory device 312 Second memory device 313 Memory controller 314 Processing device 602 Address buffer 603 Command decoder 607 Memory core controller 615 Access restriction circuit 701 Count information latch 702 Counter 703 Comparison circuit 704 Operation stop control circuit

Claims

A memory device having a smaller address space when a test is performed by inputting a common address of a plurality of bits to a plurality of memory devices having different address space sizes. ,
A memory cell array for storing data at addresses;
A counter for counting the number of accesses to the memory cell array;
A comparison circuit that compares the number of accesses counted by the counter with a set number of times;
In the test mode, when the number of accesses counted by the counter is smaller than the set number of times, access to the memory cell array is permitted, and when the number of accesses counted by the counter reaches the set number of times, the memory An operation stop control circuit for prohibiting access to a cell array.

The memory device according to claim 1, wherein the counter counts the number of active commands, read commands, or write commands as the number of accesses.

Furthermore, it has a latch for storing the set number of times,
3. The memory device according to claim 1, wherein the comparison circuit compares the number of accesses counted by the counter with a number setting value stored in the latch.

The memory device according to claim 3, wherein the latch stores n of 2 n times set value.

A memory system having a first memory device and a second memory device having different address space sizes,
The first memory device has a larger address space than the second memory device, and a test is performed by inputting a multi-bit address.
The second memory device has an address space smaller than that of the first memory device, and inputs an address of a part of a plurality of bits input to the first memory device. Test simultaneously with the memory device
The second memory device includes:
A memory cell array for storing data at addresses;
A counter for counting the number of accesses to the memory cell array;
A comparison circuit that compares the number of accesses counted by the counter with a set number of times;
In the test mode, access to the memory cell array is permitted when the number of accesses counted by the counter is smaller than the number setting value, and when the number of accesses counted by the counter reaches the number setting value, the memory cell array is accessed. And a memory stop control circuit for prohibiting access to the memory system.