JP5305266B2

JP5305266B2 - 液晶表示装置およびその画素配線方法

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Publication number: JP5305266B2
Application number: JP2009157941A
Authority: JP
Inventors: 直文佐藤
Original assignee: Japan Display Inc
Current assignee: Japan Display Inc
Priority date: 2009-07-02
Filing date: 2009-07-02
Publication date: 2013-10-02
Anticipated expiration: 2029-07-02
Also published as: JP2011013485A

Description

本発明は、画素電極に容量結合される補助容量線を備えた液晶表示装置およびその画素配線方法に関する。

液晶表示装置は、軽量、薄型、低消費電力という利点から様々な電子機器のディスプレイとして利用されている。この液晶表示装置は、通常、アレイ基板および対向基板間に液晶層を挟持した構造を有する。例えばアクティブマトリクス型の液晶表示装置では、アレイ基板が複数の走査線、これら走査線に交差して配置される複数の信号線、これら走査線および信号線の交差位置に画素スイッチング素子としてそれぞれ配置される複数の薄膜トランジスタ、およびこれら薄膜トランジスタにそれぞれ接続される複数の画素電極を含む。対向基板は複数の画素電極に対向する共通電極を含む。複数の画素電極および共通電極はこれら電極間に位置する液晶層の画素領域と協力して複数の液晶画素を構成する。

各薄膜トランジスタは対応走査線を介して駆動されたときに対応信号線からの画素電圧を対応画素電極に印加する。他方、共通電極には、コモン電圧が印加される。各液晶画素の画素電極および共通電極は液晶層を介して容量結合し、画素電極および共通電極間の電位差を液晶駆動電圧として保持する液晶容量を構成する。また、この液晶駆動電圧の変動を抑えるため、補助容量が液晶容量に並列的に接続される(例えば特許文献１を参照）。液晶画素の光透過率はこのような液晶駆動電圧により制御される液晶分子配向に対応して設定される。

カラー表示用の液晶表示装置では、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーフィルタがカラー表示画素のＲＧＢ副画素を得るために複数の液晶画素に重ねられる。ＲＧＢ副画素は信号線の伸びる方向(＝列方向)に長い形状で走査線の伸びる方向(＝行方向)に並ぶことが一般的であるが、ドライバ等の制約によって走査線の伸びる方向に長い形状で信号線の伸びる方向に並ぶこともある。

特開平８−３２０４９６号公報

ところで、複数の走査線の各々はアレイ基板において対応行の薄膜トランジスタのゲート線として複数の補助容量線と同一の平面上にあり、各補助容量線は上述の補助容量を得るために対応行の画素電極と容量結合して走査線の伸びる方向に伸びる。

各補助容量線は短絡防止用のマージンを確保するように近傍の走査線から離す必要がある。このため、特にＲＧＢ副画素が走査線の伸びる方向に長い形状で信号線の伸びる方向に並ぶ場合に、画素内のデッドスペースの占有割合が増大する。これは、ＲＧＢ副画素が信号線の伸びる方向に長い形状で走査線の伸びる方向に並ぶ場合よりも著しく画素の開口率を低下させる。

本発明の目的は、短絡防止用のマージンによる開口率の低下を緩和できる液晶表示装置およびその画素配線方法を提供することにある。

本発明の第１観点によれば、各々デルタ配列される３個の副画素で構成されマトリクス状に配置される複数のカラー表示画素と、各カラー表示画素に対して３個の割合で設けられる複数のスイッチング素子と、各行のカラー表示画素に対して３本の割合で設けられる複数の走査線と、各列のカラー表示画素に対して１本の割合で設けられる複数の信号線と、各行のカラー表示画素に対して２本の割合で各走査線と同じ平面上に設けられ各々対応副画素の画素電極に容量結合する複数の補助容量線とを備え、各カラー表示画素を構成する３個の副画素のうちの２個は３本の対応走査線のうちの隣接する２本である第１および第２走査線間に配置され、３個の副画素のうちの残り１個は３本の対応走査線のうちの隣接する２本である第２および第３走査線間に配置され、３個の副画素は３本の対応走査線を介してそれぞれ駆動される３個の対応スイッチング素子を介して１本の対応信号線に接続される液晶表示装置が提供される。

本発明の第２観点によれば、各々デルタ配列される３個の副画素で構成されマトリクス状に配置される複数のカラー表示画素を備える液晶表示装置の画素配線方法であって、各カラー表示画素に対して３個の割合で複数のスイッチング素子を設け、各行のカラー表示画素に対して３本の割合で複数の走査線を設け、各列のカラー表示画素に対して１本の割合で複数の信号線を設け、各々対応副画素の画素電極に容量結合する複数の補助容量線を各行のカラー表示画素に対して２本の割合で各走査線と同じ平面上に設け、各カラー表示画素を構成する３個の副画素のうちの２個を３本の対応走査線のうちの隣接する２本である第１および第２走査線間に配置し、３個の副画素のうちの残り１個を３本の対応走査線のうちの隣接する２本である第２および第３走査線間に配置し、３個の副画素を３本の対応走査線を介してそれぞれ駆動される３個の対応スイッチング素子を介して１本の対応信号線に接続する画素配線方法が提供される。

これら液晶表示装置およびその画素配線方法では、各カラー表示画素を構成する３個の副画素のうちの２個が３本の対応走査線のうちの隣接する２本である第１および第２走査線間に配置され、３個の副画素のうちの残り１個は３本の対応走査線のうちの隣接する２本である第２および第３走査線間に配置され、３個の副画素が３本の対応走査線を介してそれぞれ駆動される３個の対応スイッチング素子を介して１本の対応信号線に接続される。この場合、３本の走査線毎に１本の補助容量線が省略される。従って、短絡防止用のマージンによる開口率の低下を緩和することができる。

本発明の第１実施形態に係る液晶表示装置の回路構成を概略的に示す図である。図１に示す液晶表示パネルの断面構造を概略的に示す図である。図１に示すアレイ基板の画素配線構造を示す平面図である。図３に示すIV−IV線に沿ったアレイ基板の画素配線構造を示す断面図である。図３に示す画素配線構造と比較される比較例の平面図である。図５に示すVI−VI線に沿った比較例の断面図である。図１に示すカラー表示画素配列の変形例を示す図である。

以下、本発明の一実施形態に係る液晶表示装置について図面を参照して説明する。

図１はこの液晶表示装置の回路構成を概略的に示す。液晶表示装置は、複数のカラー表示画素Ｐがマトリクス状に配置される液晶表示パネル１０、液晶表示パネル１０を制御するコントローラ２０を備える。液晶表示パネル１０は一対の電極基板であるアレイ基板１１および対向基板１２間に液晶層１３を挟持した構造である。液晶層１３はアレイ基板１１および対向基板１２の間隙に液晶材料を充填することにより得られる。この液晶表示パネル１０では、図２に示すように一対の偏光板ＰＬがアレイ基板１１および対向基板１２の外側に貼り付けられ、光源用のバックライトＢＬがアレイ基板１１側の偏光板ＰＬの外側に配置される。

図１に示すように、アレイ基板１１は複数の走査線Ｙ(Ｙ１，Ｙ２，Ｙ３，…)、これら走査線Ｙに交差して配置される複数の信号線Ｘ(Ｘ１，Ｘ２，Ｘ３，…)、これら走査線Ｙおよび信号線Ｘの交差位置に画素スイッチング素子としてそれぞれ配置される複数の薄膜トランジスタＷ、これら薄膜トランジスタＷにそれぞれ接続される複数の画素電極ＰＥ、これら画素電極ＰＥに容量結合する複数の補助容量線ＣＬを含む。アレイ基板１１では、図２に示すようにガラス板等からなる透明絶縁基板ＧＬが複数の走査線Ｙ、信号線Ｘ、薄膜トランジスタＷ等の支持基板として設けられ、配向膜ＡＬが複数の画素電極ＰＥを覆う。対向基板１２は複数の画素電極ＰＥに選択的に割り当てられる赤(Ｒ)、緑(Ｇ)、青(Ｂ)の着色層から構成されるカラーフィルタＣＦおよび複数の画素電極ＰＥに対向してカラーフィルタＣＦ上に配置される共通電極ＣＥを含む。対向基板１２では、図２に示すように、ガラス板等からなる透明絶縁基板ＧＬがカラーフィルタＣＦの支持基板として設けられ、配向膜ＡＬが共通電極ＣＥを覆う。ちなみに、各画素電極ＰＥおよび共通電極ＣＥは例えばＩＴＯ等の透明電極材料からなる。複数の画素電極ＰＥおよび共通電極ＣＥはこれら電極ＰＥ，ＣＥ間に位置する液晶層１３の画素領域と協力して複数の副画素ＰＸを構成する。また、アレイ基板１１には、走査線ドライバ３０が複数の走査線Ｙを駆動するために設けられ、信号線ドライバ４０が複数の信号線Ｘを駆動するために設けられる。走査線ドライバ３０および信号線ドライバ４０はコントローラ２０により制御される。

図３は図１に示すアレイ基板１１の画素配線構造を示す。各カラー表示画素Ｐは赤(Ｒ)、緑(Ｇ)、青(Ｂ)の着色層に対向してデルタ配列された３個の副画素ＰＸ、すなわちＲＧＢ副画素ＰＸで構成される。すなわち、これらＲＧＢ副画素ＰＸはそれぞれ赤、緑および青にそれぞれ割り当てられる。ちなみに、ＲＧＢ副画素ＰＸの画素電極ＰＥは信号線Ｘの伸びる方向(＝列方向)よりも走査線Ｙの伸びる方向(＝行方向)に長い形状を有する。複数の薄膜トランジスタＷは各カラー表示画素Ｐに対して３個の割合で設けられる。複数の走査線Ｙは各行のカラー表示画素Ｐに対して３本の割合で設けられる。複数の信号線Ｘは各列のカラー表示画素Ｐに対して１本の割合で設けられる。複数の補助容量線ＣＬは各行のカラー表示画素Ｐに対して２本の割合で設けられ図４に示すように各走査線Ｙと同じ透明絶縁基板ＧＬの平面上に配置されて対応副画素ＰＸの画素電極ＰＥに容量結合する。複数の走査線Ｙおよび複数の補助容量線ＣＬは絶縁膜ＩＮＳにより複数の信号線Ｘから絶縁され、複数の画素電極ＰＥはこの絶縁膜ＩＮＳ上に形成されている。

各カラー表示画素Ｐを構成するＲＧＢ副画素ＰＸのうちの２個は３本の対応走査線Ｙのうちの隣接する２本である第１および第２走査線間に配置され、ＲＧＢ副画素ＰＸのうちの残り１個は３本の対応走査線Ｙのうちの隣接する２本である第２および第３走査線間に配置され、ＲＧＢ副画素ＰＸは３本の対応走査線Ｙを介してそれぞれ駆動される３個の対応薄膜トランジスタＷを介して１本の対応信号線Ｘに接続される。尚、各走査線Ｙは同一色の副画素ＰＸに割り当てられた対応スイッチング素子Ｗに接続される。また、各行のカラー表示画素Ｐはデルタ配列の上下が交互に逆転するように並んでいる。

各薄膜トランジスタＷは走査線ドライバ３０により対応走査線Ｙを介して駆動されたときに信号線ドライバ４によって駆動される対応信号線Ｘからの画素電圧を対応画素電極ＰＥに印加する。他方、共通電極ＣＥには、コモン電圧ＶＣＯＭが印加される。ここでは、複数の補助容量線ＣＬが共通電極ＣＥと等電位に設定されるように接続される。各副画素ＰＸの画素電極ＰＥおよび共通電極ＣＥは液晶層１３を介して容量結合し、画素電極ＰＥおよび共通電極ＣＥ間の電位差を液晶駆動電圧として保持する液晶容量Ｃｌｃを構成する。また、各補助容量線ＣＬおよびこの補助容量線ＣＬに容量結合した対応画素電極ＰＥとは、液晶駆動電圧の変動を抑え抑える補助容量Ｃｓを構成する。各副画素ＰＸの光透過率は液晶駆動電圧により制御される液晶分子配向に対応して設定される。

本実施形態の液晶表示装置では、図３に示すように赤(Ｒ)の副画素ＰＸが奇数行に設けられ、緑(Ｇ)の副画素ＰＸが奇数および偶数行の両方に設けられ、青(Ｂ)の副画素ＰＸが偶数行に設けられる。各カラー表示画素Ｐを構成するＲＧＢ副画素ＰＸのうちの２個は３本の対応走査線Ｙのうちの隣接する２本である第１および第２走査線間に配置され、ＲＧＢ副画素ＰＸのうちの残り１個は３本の対応走査線Ｙのうちの隣接する２本である第２および第３走査線間に配置される。これらＲＧＢ副画素ＰＸは３本の対応走査線Ｙを介してそれぞれ駆動される３個の対応スイッチング素子、すなわち薄膜トランジスタＷを介して１本の対応信号線Ｘに接続される。これらＲＧＢ副画素ＰＸは、赤(Ｒ)、緑(Ｇ)、青(Ｂ)の副画素ＰＸが各行において設けられる通常のデルタ配列とは異なるデルタ配列になるが、３本の対応走査線Ｙがそれぞれ赤(Ｒ)、緑(Ｇ)、青(Ｂ)の副画素ＰＸの薄膜トランジスタＷを駆動するように接続され、これらＲＧＢ副画素ＰＸがこれら薄膜トランジスタＷを介して同一の対応信号線Ｘに接続されるため、走査線ドライバ３０および信号線ドライバ４０は図６および図７に示す比較例の副画素配列の場合に適用されるものと同じ駆動形式でよい。さらにこの場合、走査線Ｙおよび補助容量線ＣＬが画素電極ＰＥを横切る距離が小さくなり、複数の走査線Ｙが１本おきに２本に束ねられているため、３本の走査線Ｙ毎に１本の補助容量線ＣＬが省略される。従って、短絡防止用のマージンによる開口率の低下を緩和することができる。ちなみに、図５に示す比較例の画素配線で得られる平均開口率は４４．２％であるのに対し、図１に示す画素配線で得られる平均開口率は４９％である。

尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。

図１に示すカラー表示画素配列は、例えば図７に示す変形例ように変形可能である。この変形例では、各カラー表示画素Ｐを構成するＲＧＢ副画素ＰＸのうちの２個は３本の対応走査線Ｙのうちの隣接する２本である第１および第２走査線間に配置され、ＲＧＢ副画素ＰＸのうちの残り１個は３本の対応走査線Ｙのうちの隣接する２本である第２および第３走査線間に配置されることについて上述の実施形態と同様である。

図７において、赤(Ｒ)の副画素ＰＸが第１行に設けられ、緑(Ｇ)の副画素ＰＸが第１行および第２行の両方に設けられ、青(Ｂ)の副画素ＰＸが第２行に設けられる。第２行では、青(Ｂ)の副画素ＰＸおよび緑(Ｇ)の副画素ＰＸの配置が図１に示す配置に対して逆になるが、このような構成でも、上述したように３本の走査線Ｙ毎に１本の補助容量線ＣＬが省略される。従って、短絡防止用のマージンによる開口率の低下を緩和することができる。

１０…液晶表示パネル、１１…アレイ基板、２２…対向基板、１３…液晶層、２０…コントローラ、ＣＬ…補助容量線、Ｐ…カラー表示画素、ＰＥ…画素電極、Ｗ…薄膜トランジスタ、Ｘ…信号線、Ｙ…走査線。

Claims

各々デルタ配列される３個の副画素で構成されマトリクス状に配置される複数のカラー表示画素と、
各カラー表示画素に対して３個の割合で設けられる複数のスイッチング素子と、
各行のカラー表示画素に対して３本の割合で設けられる複数の走査線と、
各列のカラー表示画素に対して１本の割合で設けられる複数の信号線と、
各行のカラー表示画素に対して２本の割合で各走査線と同じ平面上に設けられ各々対応副画素の画素電極に容量結合する複数の補助容量線とを備え、
各カラー表示画素を構成する３個の副画素のうちの２個は３本の対応走査線のうちの隣接する２本である第１および第２走査線間に配置され、３個の副画素のうちの残り１個は３本の対応走査線のうちの隣接する２本である第２および第３走査線間に配置され、３個の副画素は３本の対応走査線を介してそれぞれ駆動される３個の対応スイッチング素子を介して１本の対応信号線に接続されることを特徴とする液晶表示装置。
各カラー表示画素を構成する３個の副画素はそれぞれ赤、緑および青にそれぞれ割り当てられ、各走査線は同一色の副画素に割り当てられた対応スイッチング素子に接続されることを特徴とする請求項１に記載の液晶表示装置。
各カラー表示画素を構成する３個の副画素は前記信号線の伸びる方向よりも前記走査線の伸びる方向に長い形状を有することを特徴とする請求項１に記載の液晶表示装置。
各行のカラー表示画素はデルタ配列の上下が交互に逆転するように並ぶことを特徴とする請求項１に記載の液晶表示装置。
各々デルタ配列される３個の副画素で構成されマトリクス状に配置される複数のカラー表示画素を備える液晶表示装置の配線方法であって、
各カラー表示画素に対して３個の割合で複数のスイッチング素子を設け、各行のカラー表示画素に対して３本の割合で複数の走査線を設け、
各列のカラー表示画素に対して１本の割合で複数の信号線を設け、
各々対応副画素の画素電極に容量結合する複数の補助容量線を各行のカラー表示画素に対して２本の割合で各走査線と同じ平面上に設け、
各カラー表示画素を構成する３個の副画素のうちの２個を３本の対応走査線のうちの隣接する２本である第１および第２走査線間に配置し、
３個の副画素のうちの残り１個を３本の対応走査線のうちの隣接する２本である第２および第３走査線間に配置し、
３個の副画素を３本の対応走査線を介してそれぞれ駆動される３個の対応スイッチング素子を介して１本の対応信号線に接続することを特徴とする画素配線方法。