JP5304087B2 - amplifier - Google Patents
amplifier Download PDFInfo
- Publication number
- JP5304087B2 JP5304087B2 JP2008198863A JP2008198863A JP5304087B2 JP 5304087 B2 JP5304087 B2 JP 5304087B2 JP 2008198863 A JP2008198863 A JP 2008198863A JP 2008198863 A JP2008198863 A JP 2008198863A JP 5304087 B2 JP5304087 B2 JP 5304087B2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier
- terminal
- transistor
- load
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Abstract
Description
この出願は、トランジスタを用いた増幅器に関し、特に、受信システムの入力部に配置される増幅器に関する。 This application relates to an amplifier using a transistor, and more particularly to an amplifier disposed at an input portion of a receiving system.
従来、受信システムの入力部に配置される増幅器には、入力整合特性および低雑音特性が求められている。 Conventionally, input matching characteristics and low noise characteristics are required for amplifiers arranged in the input section of a receiving system.
図１は増幅器の一例を概略的に示すブロック図である。
増幅器１００は、受信システム（受信回路）の入力部に配置された集積回路（ＬＳＩ）内に設けられる。すなわち、図１に示されるように、例えば、アンテナＡＮＴで受信した入力信号は、ＬＳＩの外部に設けた動作点分離容量（外付け容量）Ｃ０を介して入力端子ＩＮに供給され、その入力信号を増幅した出力信号を出力端子ＯＵＴから出力する。
FIG. 1 is a block diagram schematically showing an example of an amplifier.
The
ここで、外付け容量Ｃ０は、前段システム（例えば、アンテナＡＮＴ）と集積回路の直流電位を分離することで、前段システムと集積回路の動作点を確保するためのものである。そして、増幅器１００で発生する雑音を低く抑えることにより、所望の信号を雑音に埋もれさせること無く受信可能とするようになっている。
Here, the external capacitor C0 is for securing the operating point of the preceding system and the integrated circuit by separating the DC potential of the preceding system (for example, the antenna ANT) and the integrated circuit. Then, by suppressing the noise generated in the
図２は従来の増幅器の一例を示す回路図である。
図２に示されるように、従来の増幅器１０は、外付け容量Ｃ０を介して供給される入力信号を受け取る入力端子ＩＮ、高電位電源線Ｖccおよび接地線ＧＮＤの間に直列に設けられた負荷１１およびｎチャネル型ＭＯＳトランジスタの増幅用トランジスタ（ｎＭＯＳトランジスタ）１２、並びに、入力信号を増幅した出力信号を出力する出力端子ＯＵＴを備える。なお、参照符号Ｖinは信号源を示し、また、Ｒsは入力抵抗を等価的に示している。
FIG. 2 is a circuit diagram showing an example of a conventional amplifier.
As shown in FIG. 2, a
さらに、増幅器１０は、出力信号をフィードバックする帰還回路１３、および、入力端子ＩＮおよび帰還回路１３の間に対してＬＳＩの内部に設けた動作点分離容量（内部容量）Ｃ１０を備える。
Further, the
ここで、負荷１１の一方の端子は、高電位電源線Ｖccに接続され、増幅用トランジスタ１２のソースは、接地線ＧＮＤに接続され、そして、負荷１１の他方の端子および増幅用トランジスタ１２のドレインの接続ノードは、出力端子ＯＵＴに接続されている。
Here, one terminal of the
また、増幅用トランジスタ１２のゲートは、入力端子ＩＮに接続され、また、帰還回路１３の一方の端子は、出力端子ＯＵＴに接続され、そして、帰還回路１３の他方の端子は、内部容量Ｃ１０を介して入力端子（増幅用トランジスタ１２のゲート）に接続されている。なお、増幅用トランジスタ１２のゲートには、所定のバイアス電圧Ｖbが印加されるようになっている。
The gate of the amplifying
すなわち、図２の増幅器１０は、増幅用トランジスタ１２によるソース接地増幅器に対して、例えば、帰還抵抗Ｒfより成る帰還回路１３で抵抗負帰還をかけることにより、低雑音増幅器の入力インピーダンスを抵抗性として広い周波数帯域において信号を効率よく取り込むことができるように構成されている。
That is, the
さらに、図２の増幅器１０は、例えば、入力端子ＩＮに抵抗を並列接続するものと比較して、整合をとる役割をもつ帰還ループ内の抵抗Ｒf（帰還回路１３）の値を大きくすることができる。ここで、抵抗が発生する雑音電流／(Ｉn,Rf)2は、次の式（１）で示される。
Further, the
／(Ｉn,Rf)2＝４ｋＴ／Ｒf （１）
なお、上記式（１）において、ｋはボルツマン定数、Ｔは絶対温度を示している。
従って、図２の増幅器は、抵抗Ｒfの値が大きいほど雑音電流が小さくなるので、増幅器１０から発生する雑音を低く抑えることが可能となり、所望の信号を雑音に埋もれさせること無く受信可能とするものである。さらに、帰還ループ内に内部容量Ｃ１０を配置することにより、増幅用トランジスタ１２の動作点確保が容易となる利点もある。
/ (I n, Rf ) 2 = 4 kT / Rf (1)
In the above formula (1), k represents a Boltzmann constant, and T represents an absolute temperature.
Accordingly, since the noise current decreases as the value of the resistor Rf increases, the amplifier shown in FIG. 2 can suppress the noise generated from the
上述したように、図２に示す従来の増幅器（抵抗負帰還型低雑音増幅器）１０では、帰還ループ内に内部容量（動作点分離容量）Ｃ１０を配置することで、増幅用トランジスタ１２の動作点確保が容易となる。しかしながら、その副次的効果として、前段システムからみた容量成分の値が小さくなり、その結果、前段システムと外付け容量（外部素子）Ｃ０を含む増幅器１０との低周波における整合が困難になる。
As described above, in the conventional amplifier (resistive negative feedback low noise amplifier) 10 shown in FIG. 2, the operating point of the amplifying
一般的に、動作点分離容量である外付け容量Ｃ０およびＬＳＩとして構成される増幅器１０における内部容量Ｃ１０は、Ｃ０＞＞Ｃ１０の関係となるために、外部からみた容量成分は内部容量Ｃ１０により支配される。すなわち、より小さな容量である内部容量Ｃ１０の値により、増幅器１０が受信可能な周波数の下限が制限されてしまうことになる。
In general, the external capacitor C0, which is an operating point separation capacitor, and the internal capacitor C10 in the
ところで、近年、地上波デジタルテレビ放送が開始され、また、近い将来には、その利用する周波数帯域も広げられることになっている。すなわち、デジタルテレビ放送の周波数が、例えば、４５ＭＨz〜８６２ＭＨzといったＶＨＦ帯域からＵＨＦ帯域まで使用することになるため、より低周波までの整合を行うことが求められている。 By the way, in recent years, terrestrial digital television broadcasting has started, and in the near future, the frequency band to be used will be expanded. That is, since the frequency of digital television broadcasting is used from the VHF band to the UHF band such as 45 MHz to 862 MHz, for example, matching to a lower frequency is required.
しかしながら、前述した図２の増幅器１０は、ＶＨＦ帯域の周波数を受信可能とするためには、例えば、ＬＳＩ内に設ける内部容量Ｃ１０を数十ｐＦまで大きくしなければならず、その内部容量Ｃ１０を形成するための占有面積の増大等によりコスト増加を招くといった課題がある。
However, in order for the
この出願は、上述した課題に鑑み、広い周波数帯域、特に、低周波帯域においても整合が可能な増幅器の提供を目的とする。 In view of the above-described problems, this application aims to provide an amplifier capable of matching even in a wide frequency band, particularly in a low frequency band.
一実施形態によれば、入力信号を受け取る入力端子と、第１電源線および第２電源線の間に直列に設けられた負荷および増幅用トランジスタと、出力信号をフィードバックする帰還回路と、第１スイッチ手段と、第２スイッチ手段と、を備えることを特徴とする増幅器が提供される。 According to Kazumi facilities embodiment, an input terminal for receiving an input signal, and the load and the amplifier transistor provided in series between the first power supply line and the second power supply line, and a feedback circuit for feeding back the output signal, the There is provided an amplifier comprising one switch means and second switch means.
前記第１スイッチ手段は、前記入力端子および前記増幅用トランジスタの制御電極の間に設けられ、第１状態では、該入力端子を，第１内部容量を介して該増幅用トランジスタの制御電極に接続すると共に、第２状態では、該入力端子を直接該増幅用トランジスタの制御電極に接続する。 The first switch means is provided between the input terminal and the control electrode of the amplification transistor. In the first state, the input terminal is connected to the control electrode of the amplification transistor via a first internal capacitor. At the same time, in the second state, the input terminal is directly connected to the control electrode of the amplifying transistor.
前記第２スイッチ手段は、前記入力端子および前記帰還回路の間に設けられ、前記第１状態では、該入力端子を直接該帰還回路に接続すると共に、前記第２状態では、該入力端子を，第２内部容量を介して該帰還回路に接続する。
前記負荷の第１端子は、前記第１電源線に接続され、前記増幅用トランジスタの第１端子は、前記第２電源線に接続される。前記負荷の第２端子と前記増幅用トランジスタの第２端子との間には、該増幅用トランジスタとカスコード接続される少なくとも１つのカスコード接続用トランジスタが直列に接続される。前記出力信号は、前記負荷の第２端子および前記カスコード接続用トランジスタを接続するノードから取り出される。
The second switch means is provided between the input terminal and the feedback circuit. In the first state, the input terminal is directly connected to the feedback circuit, and in the second state, the input terminal is The feedback circuit is connected via a second internal capacitor.
A first terminal of the load is connected to the first power supply line, and a first terminal of the amplifying transistor is connected to the second power supply line. Between the second terminal of the load and the second terminal of the amplification transistor, at least one cascode connection transistor connected in cascade with the amplification transistor is connected in series. The output signal is extracted from a node connecting the second terminal of the load and the cascode connection transistor.
各実施例によれば、広い周波数帯域、特に、低周波帯域においても整合が可能な増幅器を提供することができる。 According to each embodiment, it is possible to provide an amplifier capable of matching even in a wide frequency band, particularly in a low frequency band.
以下、増幅器の実施例を、添付図面を参照して詳述する。
図３は第１実施例の増幅器を示す回路図である。
図３に示されるように、本実施例の増幅器１は、外付け容量Ｃ０を介して供給される入力信号を受け取る入力端子ＩＮ、高電位電源線（第１電源線）Ｖccおよび接地線（第２電源線）ＧＮＤの間に直列に設けられた負荷１１およびｎチャネル型ＭＯＳトランジスタの増幅用トランジスタ１２、並びに、入力信号を増幅した出力信号を出力する出力端子ＯＵＴを備える。
Hereinafter, embodiments of the amplifier will be described in detail with reference to the accompanying drawings.
FIG. 3 is a circuit diagram showing the amplifier of the first embodiment.
As shown in FIG. 3, the
さらに、増幅器１は、出力信号をフィードバックする帰還回路１３、および、入力端子ＩＮおよび増幅用トランジスタ１２のゲート（制御端子）の間に設けられた動作点分離容量（内部容量）Ｃ１を備える。
The
ここで、負荷１１の一方の端子は、高電位電源線Ｖccに接続され、増幅用トランジスタ１２のソース（第１端子）は、接地線ＧＮＤに接続され、そして、負荷１１の他方の端子および増幅用トランジスタ１２のドレイン（第２端子）の接続ノードは、出力端子ＯＵＴに接続されている。すなわち、増幅用トランジスタ１２は、ソース接地トランジスタとして構成されている。
Here, one terminal of the
また、増幅用トランジスタ１２のゲートは、内部容量Ｃ１を介して入力端子ＩＮに接続され、さらに、帰還回路１３の一方の端子は、出力端子ＯＵＴに接続され、そして、帰還回路１３の他方の端子は、直接入力端子（増幅用トランジスタ１２のゲート）に接続されている。なお、増幅用トランジスタ１２のゲートには、所定のバイアス電圧Ｖbが印加されるようになっている。
The gate of the amplifying
すなわち、図３の増幅器は、前述した図２の増幅器と同様に、増幅用トランジスタ１２によるソース接地増幅器に対して、例えば、帰還抵抗Ｒfより成る帰還回路１３で抵抗負帰還をかけることにより、低雑音増幅器の入力インピーダンスを抵抗性として広い周波数帯域において信号を効率よく取り込むことができるようになっている。
That is, the amplifier shown in FIG. 3 has a low resistance by, for example, applying negative feedback to the common source amplifier using the amplifying
さらに、図３の増幅器１は、帰還ループ内に存在する内部容量Ｃ１を、増幅用トランジスタ１２のゲート（ソース接地増幅器の入力部）の前段に配置することにより、低周波帯域からの幅広い周波数に対して整合（マッチング）を取ることが可能になる。
Further, the
すなわち、本第１実施例の増幅器１は、前段システムから増幅器１をみた容量値が外付け容量Ｃ０で決まるため、図２に示す従来の増幅器１０よりも前段システムからみた容量値が増えることになり、低周波帯域における増幅器１のインピーダンス変化を抑えることができる。
That is, in the
その結果、低周波帯域においても、例えば、アンテナＡＮＴとの整合が容易となり、また、内部容量（動作点分離容量）Ｃ１も配置されるため、トランジスタの動作点を確保することもできる。 As a result, even in the low frequency band, for example, matching with the antenna ANT is facilitated, and the internal capacitor (operating point separation capacitor) C1 is also arranged, so that the operating point of the transistor can be secured.
図４は従来の増幅器および本実施形態の増幅器によるシミュレーション結果を示す図であり、図４（ａ）は、周波数と反射係数の関係を示し、また、図４（ｂ）は、周波数と雑音指数の関係を示している。なお、図４（ａ）および図４（ｂ）において、参照符号Ｌe１およびＬe２は第１実施例の増幅器１によるシミュレーション結果を示し、また、Ｌp１およびＬp２は従来の増幅器１０によるシミュレーション結果を示す。
4A and 4B are diagrams showing simulation results by the conventional amplifier and the amplifier of the present embodiment. FIG. 4A shows the relationship between the frequency and the reflection coefficient, and FIG. 4B shows the frequency and the noise figure. Shows the relationship. 4A and 4B, reference numerals Le1 and Le2 indicate simulation results by the
図５は図４のシミュレーションに使用した従来の増幅器を示す回路図であり、また、図６は図４のシミュレーションに使用した本実施形態の増幅器を示す回路図である。なお、図５および図６において、帰還回路１３は、直列接続されたバッファ１３１および抵抗素子１３２で構成され、また、バッファ１３１は、ｎＭＯＳトランジスタ１３１１および電流源１３１２によるソースフォロア回路で構成されている。
5 is a circuit diagram showing a conventional amplifier used in the simulation of FIG. 4, and FIG. 6 is a circuit diagram showing the amplifier of the present embodiment used in the simulation of FIG. 5 and 6, the
すなわち、図５に示されるように、図４のシミュレーションに使用した従来の増幅器は、図２に示す増幅器１０において、負荷１１を９５Ωの抵抗素子で構成し、帰還回路１３を直列接続されたバッファ１３１および４００Ωの抵抗素子１３２で構成し、外付け容量Ｃ０を１ｎＦの容量で構成し、そして、内部容量Ｃ１０を６ｐＦの容量で構成したものに相当する。
That is, as shown in FIG. 5, the conventional amplifier used in the simulation of FIG. 4 is a buffer in which the
また、図６に示されるように、図４のシミュレーションに使用した本実施形態の増幅器は、図３に示す増幅器１において、負荷１１を９５Ωの抵抗素子で構成し、帰還回路１３を直列接続されたバッファ１３１および４００Ωの抵抗素子１３２で構成し、外付け容量Ｃ０を１ｎＦの容量で構成し、そして、内部容量Ｃ１を６ｐＦの容量で構成したものに相当する。
Further, as shown in FIG. 6, the amplifier of this embodiment used in the simulation of FIG. 4 is the same as the
すなわち、図４のシミュレーションに使用した従来の増幅器１０および本実施形態の増幅器１は、負荷１１や増幅用トランジスタ１２のサイズ、並びに、外付け容量Ｃ０および内部容量Ｃ１，Ｃ１０等の設計パラメータは、全て同一となるように設定されている。
That is, the
まず、図４（ａ）に示されるように、周波数と反射係数の関係について、従来の増幅器１０によるシミュレーションでは、曲線Ｌp１で示されるように、例えば、仕様で要求される−１０ｄＢ以下となるのは、ほぼ８０ＭＨz〜２ＧＨzの周波数帯域である。すなわち、従来の増幅器１０では、例えば、４５ＭＨz〜８６２ＭＨzといったＶＨＦ帯域からＵＨＦ帯域まで使用するデジタルテレビ放送の周波数で十分な整合を取るのが難しいことを意味する。
First, as shown in FIG. 4A, in the simulation by the
これに対して、本実施形態の増幅器１によるシミュレーションでは、曲線Ｌｅ１で示されるように、例えば、−１０ｄＢ以下となるのは、ほぼ５ＭＨz〜２ＧＨzの周波数帯域であり、本実施形態の増幅器１の方が広い周波数帯域、特に、低周波帯域において整合が可能なことが分かる。すなわち、本実施形態の増幅器１は、例えば、４５ＭＨz〜８６２ＭＨzといったデジタルテレビ放送の周波数で十分な整合を取ることができる。
On the other hand, in the simulation by the
また、図４（ｂ）に示されるように、周波数と雑音指数の関係について、従来の増幅器１０によるシミュレーションでは、曲線Ｌp２で示されるように、例えば、仕様で要求される３．５ｄＢ以下となるのは、ほぼ６ＭＨz〜３ＧＨzの周波数帯域である。
Further, as shown in FIG. 4B, the relationship between the frequency and the noise figure is, for example, 3.5 dB or less required by the specification, as shown by the curve Lp2, in the simulation by the
これに対して、本実施形態の増幅器１によるシミュレーションでは、曲線Ｌｅ２で示されるように、例えば、３．５ｄＢ以下となるのは、ほぼ４０ＭＨz〜２ＧＨzの周波数帯域である。
On the other hand, in the simulation by the
すなわち、従来の増幅器（図５の回路）１０および本実施形態の増幅器（図６の回路）１の両方とも、例えば、４５ＭＨz〜８６２ＭＨzといったデジタルテレビ放送の周波数で十分に低い雑音指数を得ることができる。 That is, both the conventional amplifier (circuit of FIG. 5) 10 and the amplifier (circuit of FIG. 6) 1 of the present embodiment can obtain a sufficiently low noise figure at a frequency of digital television broadcasting such as 45 MHz to 862 MHz. it can.
ただし、例えば、入力信号が非常に弱くて雑音に埋もれてしまうような場合、整合が可能な高い周波数帯域においては、図５の回路（増幅器１０）の方が高感度で好ましい。なお、これら両回路を切り替え可能とした実施例は、図１２および図１３を参照して、後に詳述する。 However, for example, when the input signal is very weak and buried in noise, the circuit (amplifier 10) of FIG. 5 is preferable because of high sensitivity in a high frequency band where matching is possible. An embodiment in which these two circuits can be switched will be described later in detail with reference to FIGS.
図７は第２実施例の増幅器を示す回路図である。
図７と図３との比較から明らかなように、本第２実施例の増幅器は、負荷（出力負荷）１１を抵抗素子により構成している。このように、負荷１１を抵抗素子とすることにより、広い周波数において整合を取ることが可能となる。
FIG. 7 is a circuit diagram showing an amplifier according to the second embodiment.
As is clear from the comparison between FIG. 7 and FIG. 3, in the amplifier of the second embodiment, the load (output load) 11 is configured by a resistance element. Thus, by using the
図８は第３実施例の増幅器を示す回路図であり、上記第２実施例において、増幅用トランジスタ１２のドレインと、一方の端子が高電位電源線Ｖccに接続された負荷１１の他方の端子との間に、増幅用トランジスタ１２とカスコード接続されるカスコード接続用トランジスタ１２０が直列に接続されている。
FIG. 8 is a circuit diagram showing the amplifier of the third embodiment. In the second embodiment, the drain of the amplifying
すなわち、増幅用トランジスタ１２をカスコード構成とすることにより増幅率を向上させるようになっている。なお、カスコード接続用トランジスタ１２０の段数は、回路の電源電圧および使用するトランジスタの種類（閾値電圧）等により変化するが、例えば、１個のカスコード接続用トランジスタ１２０を設けて２段のトランジスタ１２，１２０により入力信号を増幅する。なお、カスコード接続用トランジスタ１２０のゲートにもバイアス電圧Ｖｂ’が印加されている。
In other words, the amplification factor is improved by adopting a cascode configuration for the amplifying
図９は第４実施例の増幅器を示す回路図であり、図１０は第５実施例の増幅器を示す回路図であり、そして、図１１は第６実施例の増幅器を示す回路図である。 FIG. 9 is a circuit diagram showing the amplifier of the fourth embodiment, FIG. 10 is a circuit diagram showing the amplifier of the fifth embodiment, and FIG. 11 is a circuit diagram showing the amplifier of the sixth embodiment.
図９と図３との比較から明らかなように、本第４実施例の増幅器は、帰還回路１３を抵抗素子により構成している。このように、帰還回路１３を抵抗素子とすることにより、広い周波数において整合を取ることが可能となる。
As is clear from the comparison between FIG. 9 and FIG. 3, the amplifier of the fourth embodiment has a
また、図１０と図３との比較から明らかなように、本第５実施例の増幅器は、帰還回路１３をバッファ１３１および抵抗素子１３２により構成している。このように、帰還回路１３をバッファ１３１および抵抗素子１３２により構成することで、広い周波数において負荷１１を駆動することが可能となる。
As is clear from a comparison between FIG. 10 and FIG. 3, in the amplifier of the fifth embodiment, the
さらに、図１１に示されるように、本第６実施例の増幅器は、図６に示すシミュレーションに使用した増幅器と同様に、第５実施例におけるバッファ１３１を、ｎＭＯＳトランジスタ１３１１および電流源１３１２によるソースフォロア回路により構成することで、広い周波数において抵抗素子１３２の駆動を可能としている。ここで、バッファ１３１としては、ソースフォロア回路に限定されるものではなく、他の知られている様々な回路を適用することもできる。
Further, as shown in FIG. 11, the amplifier of the sixth embodiment is similar to the amplifier used in the simulation shown in FIG. 6 in that the
図１２は第７実施例の増幅器を示す回路図であり、また、図１３は第８実施例の増幅器を示す回路図である。ここで、図１３に示す第８実施例の増幅器は、前述した図８の第３実施例と同様に、増幅用トランジスタをカスコード接続した２つのトランジスタ１２および１２０で構成すると共に、上述した図１１の第６実施例と同様に、バッファ１３１を、ｎＭＯＳトランジスタ１３１１および電流源１３１２で構成するようになっている。なお、図１２および図１３は、それぞれスイッチＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２による第１状態および第２状態を示している。
FIG. 12 is a circuit diagram showing an amplifier according to the seventh embodiment, and FIG. 13 is a circuit diagram showing an amplifier according to the eighth embodiment. Here, the amplifier of the eighth embodiment shown in FIG. 13 is composed of two
図１２および図１３に示されるように、本第７および第８実施例は、入力端子ＩＮおよび増幅用トランジスタ１２のゲートの間に直列に第１スイッチ手段１４１および第１内部容量Ｃ１１を設けると共に、入力端子ＩＮおよび帰還回路１３（抵抗素子１３２）の間に直列に第２スイッチ手段１４２および第２内部容量Ｃ１２を設けるようになっている。
As shown in FIGS. 12 and 13, in the seventh and eighth embodiments, a first switch means 141 and a first internal capacitor C11 are provided in series between the input terminal IN and the gate of the amplifying
ここで、第１スイッチ手段１４１は、同期して動作するスイッチＳＷ１１およびＳＷ１２を備え、また、第２スイッチ手段１４２は、同期して動作するスイッチＳＷ２１およびＳＷ２２を備える。 Here, the first switch means 141 includes switches SW11 and SW12 that operate synchronously, and the second switch means 142 includes switches SW21 and SW22 that operate synchronously.
そして、図１２に示されるように、スイッチＳＷ１１およびＳＷ２１がオンで、スイッチＳＷ１２およびＳＷ２２がオフする第１状態では、図１０に示す第５実施例と同様の回路（図６に相当する回路）となる。 Then, as shown in FIG. 12, in the first state where the switches SW11 and SW21 are on and the switches SW12 and SW22 are off, a circuit similar to the fifth embodiment shown in FIG. 10 (circuit corresponding to FIG. 6). It becomes.
一方、図１３に示されるように、スイッチＳＷ１１およびＳＷ２１がオフで、スイッチＳＷ１２およびＳＷ２２がオンする第２状態では、従来と同様の回路（図５に相当する回路）となる。 On the other hand, as shown in FIG. 13, in the second state where the switches SW11 and SW21 are off and the switches SW12 and SW22 are on, a circuit similar to the conventional circuit (a circuit corresponding to FIG. 5) is obtained.
すなわち、まず、通常の広い周波数帯域での整合が必要な場合には、スイッチＳＷ１１，ＳＷ２１，ＳＷ１２，ＳＷ２２を図１２に示す第１状態として使用し、一方、高い周波数帯域での使用において、入力信号が非常に弱くて雑音に埋もれてしまうような場合には、スイッチＳＷ１１，ＳＷ２１，ＳＷ１２，ＳＷ２２を図１３に示す第２状態として使用する。 That is, first, when matching in a normal wide frequency band is necessary, the switches SW11, SW21, SW12, and SW22 are used as the first state shown in FIG. 12, while the input is used in a high frequency band. When the signal is very weak and is buried in noise, the switches SW11, SW21, SW12, and SW22 are used as the second state shown in FIG.
このように、増幅器が使用される状況に応じて、スイッチＳＷ１１，ＳＷ２１，ＳＷ１２，ＳＷ２２を第１状態および第２状態に切り替えることができる。なお、これらスイッチＳＷ１１，ＳＷ２１，ＳＷ１２，ＳＷ２２の切り替えは、知られている技術を適用して自動的に、或いは、ユーザの操作に従って行うことができる。 In this way, the switches SW11, SW21, SW12, SW22 can be switched between the first state and the second state according to the situation in which the amplifier is used. The switches SW11, SW21, SW12, and SW22 can be switched automatically by applying a known technique or in accordance with a user operation.
上述した各実施例では、トランジスタ１２，１２０および１３１１をｎＭＯＳトランジスタとして説明したが、これらのトランジスタは、電源線の極性等を反転してｐＭＯＳトランジスタとして構成することができる。さらに、トランジスタ１２，１２０および１３１１は、ＭＯＳトランジスタに限定されるものではなく、バイポーラトランジスタやガリウム砒素等を使用した化合物半導体素子等を適用することも可能である。
In each of the embodiments described above, the
図１４は各実施例の増幅器を適用した受信回路を概略的に示すブロック図である。
図１４に示されるように、上述した各実施例の増幅器（低雑音増幅器）１および各種回路２００を組み合わせることにより受信回路を構成することができる。
FIG. 14 is a block diagram schematically showing a receiving circuit to which the amplifier of each embodiment is applied.
As shown in FIG. 14, a receiver circuit can be configured by combining the amplifier (low noise amplifier) 1 and
図１５は各実施例の増幅器を有するＬＳＩの一例を示すブロック図であり、また、図１６は各実施例の増幅器を有するＬＳＩの他の例を示すブロック図である。 FIG. 15 is a block diagram showing an example of an LSI having an amplifier of each embodiment, and FIG. 16 is a block diagram showing another example of an LSI having an amplifier of each embodiment.
図１５に示す例では、増幅器１、クロック生成回路３０１、ミキサ３０２およびアナログ／ディジタル・コンバータ（ＡＤＣ）３０３により、１つのＬＳＩ（半導体チップ）３００を構成している。
In the example shown in FIG. 15, the
また、図１６に示す例では、増幅器１，ミキサ４２１およびＡＤＣ４２２を有するアナログ回路４０２、クロック生成回路４０１、並びに、デジタル復調回路４０３により、１つのＬＳＩ４００を構成している。
In the example shown in FIG. 16, an
図１７は図１５のＬＳＩを使用した受信回路の一例を示すブロック図であり、図１８は図１６のＬＳＩを使用した受信回路の一例を示すブロック図である。 FIG. 17 is a block diagram illustrating an example of a receiving circuit using the LSI of FIG. 15, and FIG. 18 is a block diagram illustrating an example of a receiving circuit using the LSI of FIG.
図１７の例では、受信回路が、図１５に示すＬＳＩ３００および１つのＬＳＩとされたデジタル復調回路５００により構成される。すなわち、図１７の例では、受信回路が２つのＬＳＩ３００および５００により構成される。
In the example of FIG. 17, the reception circuit includes the
図１８の例では、受信回路が、図１６に示すＬＳＩ４００により構成される。すなわち、図１８の例では、受信回路が１つのＬＳＩ４００により構成される。
In the example of FIG. 18, the receiving circuit is configured by the
このように、上述した各実施例の増幅器は、１つ或いは複数のＬＳＩにより構成され、例えば、広い周波数帯域を使用すると共に低雑音が要求されるデジタルテレビ放送等の受信回路に適用することができる。 As described above, the amplifier of each embodiment described above is configured by one or a plurality of LSIs, and can be applied to a receiving circuit such as a digital television broadcast that uses a wide frequency band and requires low noise. it can.
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力信号を受け取る入力端子と、
第１電源線および第２電源線の間に直列に設けられた負荷および増幅用トランジスタと、
前記負荷と前記増幅用トランジスタとの間に接続された出力端子と、
前記出力端子の出力信号をフィードバックする帰還回路と、
前記入力端子および前記増幅用トランジスタの制御端子の間に設けられた内部容量と、を備えることを特徴とする増幅器。
Regarding the embodiment including the above examples, the following supplementary notes are further disclosed.
(Appendix 1)
An input terminal for receiving an input signal;
A load and an amplifying transistor provided in series between the first power supply line and the second power supply line;
An output terminal connected between the load and the amplifying transistor;
A feedback circuit that feeds back an output signal of the output terminal;
And an internal capacitor provided between the input terminal and the control terminal of the amplification transistor.
（付記２）
入力信号を受け取る入力端子と、
第１電源線および第２電源線の間に直列に設けられた負荷および増幅用トランジスタと、
前記負荷と前記増幅用トランジスタとの間に接続された出力端子と、
前記出力端子の出力信号をフィードバックする帰還回路と、
前記入力端子および前記増幅用トランジスタの制御電極の間に設けられ、第１状態では、該入力端子を，第１内部容量を介して該増幅用トランジスタの制御電極に接続すると共に、第２状態では、該入力端子を直接該増幅用トランジスタの制御電極に接続する第１スイッチ手段と、
前記入力端子および前記帰還回路の間に設けられ、前記第１状態では、該入力端子を直接該帰還回路に接続すると共に、前記第２状態では、該入力端子を，第２内部容量を介して該帰還回路に接続する第２スイッチ手段と、を備えることを特徴とする増幅器。
(Appendix 2)
An input terminal for receiving an input signal;
A load and an amplifying transistor provided in series between the first power supply line and the second power supply line;
An output terminal connected between the load and the amplifying transistor;
A feedback circuit that feeds back an output signal of the output terminal;
Provided between the input terminal and the control electrode of the amplifying transistor; in the first state, the input terminal is connected to the control electrode of the amplifying transistor via a first internal capacitor; First switch means for directly connecting the input terminal to the control electrode of the amplifying transistor;
Provided between the input terminal and the feedback circuit; in the first state, the input terminal is directly connected to the feedback circuit; and in the second state, the input terminal is connected via a second internal capacitor. An amplifier comprising: second switch means connected to the feedback circuit.
（付記３）
付記１または２に記載の増幅器において、
前記負荷の第１端子は、前記第１電源線に接続され、
前記増幅用トランジスタの第１端子は、前記第２電源線に接続され、
前記出力信号は、前記負荷の第２端子および前記増幅用トランジスタの第２端子を接続するノードから取り出されることを特徴とする増幅器。
(Appendix 3)
In the amplifier according to
A first terminal of the load is connected to the first power line;
A first terminal of the amplifying transistor is connected to the second power line;
The output signal is extracted from a node connecting the second terminal of the load and the second terminal of the amplifying transistor.
（付記４）
付記１または２に記載の増幅器において、
前記負荷の第１端子は、前記第１電源線に接続され、
前記増幅用トランジスタの第１端子は、前記第２電源線に接続され、
前記負荷の第２端子と前記増幅用トランジスタの第２端子との間には、該増幅用トランジスタとカスコード接続される少なくとも１つのカスコード接続用トランジスタが直列に接続され、
前記出力信号は、前記負荷の第２端子および前記カスコード接続用トランジスタを接続するノードから取り出されることを特徴とする増幅器。
(Appendix 4)
In the amplifier according to
A first terminal of the load is connected to the first power line;
A first terminal of the amplifying transistor is connected to the second power line;
Between the second terminal of the load and the second terminal of the amplification transistor, at least one cascode connection transistor connected in cascade with the amplification transistor is connected in series,
The amplifier is characterized in that the output signal is taken out from a node connecting the second terminal of the load and the cascode connection transistor.
（付記５）
付記４に記載の増幅器において、
前記カスコード接続用トランジスタは、前記増幅用トランジスタと同じ導電型の１個のトランジスタであり、前記カスコード接続用トランジスタの第１端子は前記増幅用トランジスタの第２端子に接続され、
前記出力信号は、前記負荷の第２端子および前記カスコード接続用トランジスタの第２端子を接続するノードから取り出されることを特徴とする増幅器。
(Appendix 5)
In the amplifier according to appendix 4,
The cascode connection transistor is one transistor of the same conductivity type as the amplification transistor, and a first terminal of the cascode connection transistor is connected to a second terminal of the amplification transistor,
The amplifier is characterized in that the output signal is taken out from a node connecting the second terminal of the load and the second terminal of the cascode connection transistor.
（付記６）
付記１〜５のいずれか１項に記載の増幅器において、
前記入力端子は、外付け容量を介して前記入力信号を受け取ることを特徴とする増幅器。
(Appendix 6)
In the amplifier according to any one of
The amplifier, wherein the input terminal receives the input signal via an external capacitor.
（付記７）
付記１〜６のいずれか１項に記載の増幅器において、
前記増幅用トランジスタの前記制御端子は、所定の電圧でバイアスされていることを特徴とする増幅器。
(Appendix 7)
In the amplifier according to any one of
The amplifier, wherein the control terminal of the amplifying transistor is biased with a predetermined voltage.
（付記８）
付記１〜６のいずれか１項に記載の増幅器において、
前記負荷は、第１抵抗素子を備え、
前記帰還回路は、第２抵抗素子を備えることを特徴とする増幅器。
(Appendix 8)
In the amplifier according to any one of
The load includes a first resistance element,
The feedback circuit includes a second resistance element.
（付記９）
付記８に記載の増幅器において、
前記帰還回路は、さらに、前記出力端子および前記第２抵抗素子の間に設けられたバッファを備えることを特徴とする増幅器。
(Appendix 9)
In the amplifier according to appendix 8,
The feedback circuit further includes a buffer provided between the output terminal and the second resistance element.
（付記１０）
付記１〜９のいずれか１項に記載の増幅器を備えることを特徴とする受信回路。
(Appendix 10)
A receiver circuit comprising the amplifier according to any one of
１，１０，１００ 増幅器（低雑音増幅器）
１１ 負荷
１２ 増幅用トランジスタ
１３ 帰還回路
１４１ 第１スイッチ手段
１４２ 第２スイッチ手段
２００ 各種回路
３００，４００ ＬＳＩ（半導体チップ）
３０１，４０１ クロック生成回路
３０２，４２１ ミキサ
３０３，４２２ ＡＤＣ
４０２ アナログ回路
４０３ デジタル復調回路
５００ デジタル復調回路（ＬＳＩ）
Ｃ０ 外付け容量（外部素子：動作点分離容量）
Ｃ１，Ｃ１０，Ｃ１１，Ｃ１２ 内部容量（ＬＳＩ内の容量：動作点分離容量）
ＩＮ 入力端子
ＯＵＴ 出力端子
ＳＷ１１，ＳＷ１２，ＳＷ２１，ＣＷ２２ スイッチ
1,10,100 amplifier (low noise amplifier)
DESCRIPTION OF
301, 401
402
C0 External capacitor (External element: Operating point separation capacitor)
C1, C10, C11, C12 Internal capacity (capacitance in LSI: operating point separation capacity)
IN input terminal OUT output terminal SW11, SW12, SW21, CW22 switch
Claims (2)
第１電源線および第２電源線の間に直列に設けられた負荷および増幅用トランジスタと、
前記負荷と前記増幅用トランジスタとの間に接続された出力端子と、
前記出力端子の出力信号をフィードバックする帰還回路と、
前記入力端子および前記増幅用トランジスタの制御電極の間に設けられ、第１状態では、該入力端子を，第１内部容量を介して該増幅用トランジスタの制御電極に接続すると共に、第２状態では、該入力端子を直接該増幅用トランジスタの制御電極に接続する第１スイッチ手段と、
前記入力端子および前記帰還回路の間に設けられ、前記第１状態では、該入力端子を直接該帰還回路に接続すると共に、前記第２状態では、該入力端子を，第２内部容量を介して該帰還回路に接続する第２スイッチ手段と、を備え、
前記負荷の第１端子は、前記第１電源線に接続され、
前記増幅用トランジスタの第１端子は、前記第２電源線に接続され、
前記負荷の第２端子と前記増幅用トランジスタの第２端子との間には、該増幅用トランジスタとカスコード接続される少なくとも１つのカスコード接続用トランジスタが直列に接続され、
前記出力信号は、前記負荷の第２端子および前記カスコード接続用トランジスタを接続するノードから取り出されることを特徴とする増幅器。 An input terminal for receiving an input signal;
A load and an amplifying transistor provided in series between the first power supply line and the second power supply line;
An output terminal connected between the load and the amplifying transistor;
A feedback circuit that feeds back an output signal of the output terminal;
Provided between the input terminal and the control electrode of the amplifying transistor; in the first state, the input terminal is connected to the control electrode of the amplifying transistor via a first internal capacitor; First switch means for directly connecting the input terminal to the control electrode of the amplifying transistor;
Provided between the input terminal and the feedback circuit; in the first state, the input terminal is directly connected to the feedback circuit; and in the second state, the input terminal is connected via a second internal capacitor. A second switch means connected to the feedback circuit ;
A first terminal of the load is connected to the first power line;
A first terminal of the amplifying transistor is connected to the second power line;
Between the second terminal of the load and the second terminal of the amplification transistor, at least one cascode connection transistor connected in cascade with the amplification transistor is connected in series,
The output signal is taken from the node connecting the second terminal and the cascoded transistors in the load amplifiers, wherein Rukoto.
前記入力端子は、外付け容量を介して前記入力信号を受け取ることを特徴とする増幅器。 The amplifier according to claim 1 .
The amplifier, wherein the input terminal receives the input signal via an external capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008198863A JP5304087B2 (en) | 2008-07-31 | 2008-07-31 | amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008198863A JP5304087B2 (en) | 2008-07-31 | 2008-07-31 | amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010041136A JP2010041136A (en) | 2010-02-18 |
| JP5304087B2 true JP5304087B2 (en) | 2013-10-02 |
Family
ID=42013251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008198863A Expired - Fee Related JP5304087B2 (en) | 2008-07-31 | 2008-07-31 | amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5304087B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015015643A (en) * | 2013-07-05 | 2015-01-22 | ローム株式会社 | Signal transmission circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04361410A (en) * | 1991-06-10 | 1992-12-15 | Matsushita Electric Ind Co Ltd | Broad band amplifier device |
| JP4618461B2 (en) * | 2006-05-08 | 2011-01-26 | 日立金属株式会社 | High frequency circuit, high frequency component and communication device |
-
2008
- 2008-07-31 JP JP2008198863A patent/JP5304087B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010041136A (en) | 2010-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5879547B2 (en) | Low noise amplifier with through mode | |
| US8004350B2 (en) | Impedance transformation with transistor circuits | |
| US7479830B2 (en) | Differential amplifier using body-source cross coupling | |
| JP2008085422A (en) | Loop antenna input circuit for am, and am radio receiver employing the same | |
| US20150280672A1 (en) | Low noise amplifier and receiver | |
| JP2009260929A (en) | Splitter circuit | |
| US7495514B2 (en) | Low noise amplifier | |
| US7375590B2 (en) | Single-ended input to differential-ended output low noise amplifier implemented with cascode and cascade topology | |
| US9166530B2 (en) | Low noise amplifier and receiver | |
| CN112491366B (en) | Amplifier suitable for noise suppression | |
| JP2003243938A (en) | Semiconductor device | |
| US8217719B2 (en) | Variable gain RF amplifier | |
| KR101327551B1 (en) | Low noise amplifier | |
| US20050218985A1 (en) | Fully differential amplifier with start up circuit | |
| CN104796101B (en) | Low-noise amplifier and the method that single ended signal is enlarged into differential output signal using low-noise amplifier | |
| JP2007221402A (en) | Variable gain amplifier and semiconductor integrated device | |
| JP2006314059A (en) | Semiconductor device | |
| CN101425780B (en) | Low-noise wide-band amplifier circuit | |
| JP2011151771A (en) | Electronic circuit | |
| US20080074194A1 (en) | Amplifying circuit utilizing nonlinear gate capacitance for enhancing linearity and related method thereof | |
| US7839316B2 (en) | Chopping technique for continuous time sigma-delta ADCs without Q-noise folding | |
| JP5304087B2 (en) | amplifier | |
| WO2008047693A1 (en) | Low noise amplifier | |
| JP2006279599A (en) | Amplifying circuit | |
| JP2008099146A (en) | Amplification circuit and receiver |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110418 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120911 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121108 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130424 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130507 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130528 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130610 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |