JP2006279599A

JP2006279599A - Amplifying circuit

Info

Publication number: JP2006279599A
Application number: JP2005096444A
Authority: JP
Inventors: Junji Inoue; 順治井上
Original assignee: Toyota Industries Corp
Current assignee: Toyota Industries Corp
Priority date: 2005-03-29
Filing date: 2005-03-29
Publication date: 2006-10-12

Abstract

<P>PROBLEM TO BE SOLVED: To match impedances between stages of a plurality of amplifiers in an amplifying circuit, constituted by connecting the plurality of amplifies in the stages, without increasing the circuit size. <P>SOLUTION: In the amplifying circuit comprising the amplifiers of front and rear stages, the amplifier 1 of the front stage is a variable gain differential amplifier including a Gilbert cell circuit. An input signal is supplied to the Gilbert cell circuit 20. Then nMOS transistors M7 and M8 are cascaded to the Gilbert cell circuit. A source voltage Vcc is applied to drains of nMOS transistors M7 and M8 through inductors L1 and L2. A pair of output terminals are connected to the drains of the nMOS transistors M7 and M8. Parasitic capacities of the nMOS transistors M7 and M8 are adjusted to match the output impedance of the amplifier 1 to the input impedance of the amplifier of the rear stage. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、複数の増幅器が多段接続された増幅回路に係わり、特に、高周波差動信号を増幅するための増幅回路に係わる。 The present invention relates to an amplifier circuit in which a plurality of amplifiers are connected in multiple stages, and more particularly to an amplifier circuit for amplifying a high-frequency differential signal.

信号を増幅するための増幅器または増幅回路は、様々な用途のために広く使用されている。一例としては、無線通信機において、送信信号を増幅するために使用されている。
高周波信号を大きな利得で増幅する際には、しばしば、多段接続された複数の増幅器から構成される増幅回路が使用される。そして、このような構成の増幅回路を用いて差動信号を増幅する場合、前段の増幅器は、しばしば、ギルバートセル回路を利用して構成される。なお、ギルバートセル回路の構成および動作については、例えば、特許文献１に記載されている。
特開平５−２５９７６９号公報（図８、明細書の段落０００５〜０００９） Amplifiers or amplifier circuits for amplifying signals are widely used for various applications. As an example, it is used for amplifying a transmission signal in a wireless communication device.
When a high-frequency signal is amplified with a large gain, an amplifier circuit composed of a plurality of amplifiers connected in multiple stages is often used. When a differential signal is amplified using the amplifier circuit having such a configuration, the amplifier in the previous stage is often configured using a Gilbert cell circuit. The configuration and operation of the Gilbert cell circuit are described in, for example, Patent Document 1.
JP-A-5-259769 (FIG. 8, paragraphs 0005 to 0009 of the specification)

上述のような多段構成の増幅回路においては、段間でインピーダンスを整合させる必要がある。すなわち、前段の増幅器の出力インピーダンスと後段の増幅器の入力インピーダンスとを整合させる必要がある。なお、段間でインピーダンスの不整合が生じると、利得の線形性がとれなくなる等の増幅特性の悪化を招いてしまう。 In the multistage amplifier circuit as described above, it is necessary to match the impedance between stages. That is, it is necessary to match the output impedance of the front-stage amplifier and the input impedance of the back-stage amplifier. If impedance mismatch occurs between stages, amplification characteristics such as loss of linearity of gain are deteriorated.

段間でインピーダンスを整合させるためには、例えば、受動素子を用いて前段増幅器の出力インピーダンスを調整する構成が考えられる。しかし、この構成は、増幅回路の小型化を図るためには不適切である。 In order to match the impedance between the stages, for example, a configuration in which the output impedance of the pre-stage amplifier is adjusted using a passive element is conceivable. However, this configuration is inappropriate for reducing the size of the amplifier circuit.

本発明の目的は、複数の増幅器が多段接続された増幅回路において、回路サイズを大きくすることなく段間のインピーダンスを整合させる構成を提供することである。 An object of the present invention is to provide a configuration for matching impedances between stages without increasing the circuit size in an amplifier circuit in which a plurality of amplifiers are connected in multiple stages.

本発明の増幅回路は、第１の増幅器およびその第１の増幅器の後段に設けられた第２の増幅器を含み、上記第１の増幅器は、増幅すべき信号が入力されるギルバートセル回路、上記ギルバートセル回路に対してカスコード接続されるトランジスタ、電源と上記トランジスタとの間に設けられる負荷、上記トランジスタに接続された出力端子、を備える。そして、上記第１の増幅器の出力インピーダンスを上記第２の増幅器の入力インピーダンスに整合させるように上記トランジスタの寄生容量を調整する。 An amplifier circuit according to the present invention includes a first amplifier and a second amplifier provided after the first amplifier. The first amplifier includes a Gilbert cell circuit to which a signal to be amplified is input, A transistor connected in cascode to the Gilbert cell circuit, a load provided between a power source and the transistor, and an output terminal connected to the transistor are provided. Then, the parasitic capacitance of the transistor is adjusted so that the output impedance of the first amplifier matches the input impedance of the second amplifier.

上記増幅回路においては、ギルバートセル回路に対してカスコード接続されるトランジスタの寄生容量を調整することにより、多段接続されている増幅器の段間のインピーダンスを整合させることができる。すなわち、インピーダンス整合のために特別の受動素子を設けることなく、段間のインピーダンス整合を図ることが出来る。 In the amplifier circuit described above, the impedance between the stages of the amplifiers connected in multiple stages can be matched by adjusting the parasitic capacitance of the transistors that are cascode-connected to the Gilbert cell circuit. That is, impedance matching between stages can be achieved without providing a special passive element for impedance matching.

上記増幅回路において、上記負荷をインダクタで構成するようにしてもよい。インダクタにおける電圧降下は、特に高周波信号を増幅する際には、無視できる程度に小さい。よって、電源電圧が低い場合であっても、ギルバートセル回路およびそのギルバートセル回路に対してカスコード接続されるトランジスタに十分な電圧が印加される。 In the amplifier circuit, the load may be configured by an inductor. The voltage drop across the inductor is small enough to be ignored, especially when a high frequency signal is amplified. Therefore, even when the power supply voltage is low, a sufficient voltage is applied to the Gilbert cell circuit and the transistors that are cascode-connected to the Gilbert cell circuit.

本発明によれば、複数の増幅器が多段接続された増幅回路において、ギルバートセル回路に対してカスコード接続したトランジスタを利用して増幅器の出力インピーダンスを調整できるので、増幅器としての回路サイズを大きくすることなく段間のインピーダンスを整合させることができる。 According to the present invention, in an amplifier circuit in which a plurality of amplifiers are connected in multiple stages, the output impedance of the amplifier can be adjusted by using a cascode-connected transistor with respect to the Gilbert cell circuit, so that the circuit size as an amplifier is increased. Therefore, the impedance between stages can be matched.

図１は、複数の増幅器が多段接続された増幅回路の構成を示す図である。この増幅回路１０は、前段に設けられる増幅器（第１の増幅器）１、及び後段に設けられる増幅器（第２の増幅器）２を含んで構成され、この実施例では、差動信号を増幅する。なお、増幅器１は、可変利得増幅器である。また、増幅器１と増幅器２との間にはＤＣカット用のキャパシタＣo が設けられており、さらに、増幅器１、２の信号線にそれぞれ電流を供給するために直流電源Ｖccが設けられている。また、直流電源Ｖccと、増幅器１と増幅器２との接続部との間にインダクタＬo が設けられている。キャパシタＣo およびインダクタＬo によりハイパス回路が構成されている。 FIG. 1 is a diagram illustrating a configuration of an amplifier circuit in which a plurality of amplifiers are connected in multiple stages. The amplifier circuit 10 includes an amplifier (first amplifier) 1 provided at the front stage and an amplifier (second amplifier) 2 provided at the rear stage. In this embodiment, the amplifier circuit 10 amplifies the differential signal. The amplifier 1 is a variable gain amplifier. A DC cut capacitor Co is provided between the amplifier 1 and the amplifier 2, and a DC power source Vcc is provided to supply current to the signal lines of the amplifiers 1 and 2. An inductor Lo is provided between the DC power source Vcc and the connection between the amplifier 1 and the amplifier 2. The capacitor Co and the inductor Lo constitute a high pass circuit.

図２は、前段に設けられる増幅器１の実施例である。増幅器１は、ギルバートセル回路２０を含む可変利得差動増幅器である。
ｎＭＯＳトランジスタＭ１、Ｍ２は、利得制御用のトランジスタであり、それぞれ、そのゲートに利得制御信号Ｖcont（＋）およびＶcont（−）が与えられる。なお、ｎＭＯＳトランジスタＭ１、Ｍ２のソースは、接地されている。 FIG. 2 shows an embodiment of the amplifier 1 provided in the preceding stage. The amplifier 1 is a variable gain differential amplifier including a Gilbert cell circuit 20.
The nMOS transistors M1 and M2 are gain control transistors, and gain control signals Vcont (+) and Vcont (−) are applied to their gates, respectively. Note that the sources of the nMOS transistors M1 and M2 are grounded.

ｎＭＯＳトランジスタＭ３、Ｍ４は、それぞれ、そのゲートに入力信号ＩＮ（＋）およびＩＮ（−）が与えられ、そのソースはｎＭＯＳトランジスタＭ１のドレインに接続されている。一方、ｎＭＯＳトランジスタＭ５、Ｍ６は、それぞれ、そのゲートに入力信号ＩＮ（−）およびＩＮ（＋）が与えられ、そのソースはｎＭＯＳトランジスタＭ２のドレインに接続されている。 In the nMOS transistors M3 and M4, input signals IN (+) and IN (−) are applied to their gates, respectively, and their sources are connected to the drain of the nMOS transistor M1. On the other hand, the nMOS transistors M5 and M6 are supplied with input signals IN (−) and IN (+) at their gates, respectively, and their sources are connected to the drain of the nMOS transistor M2.

ｎＭＯＳトランジスタＭ７のソースは、ｎＭＯＳトランジスタＭ３およびＭ５のドレインに接続されている。同様に、ｎＭＯＳトランジスタＭ８のソースは、ｎＭＯＳトランジスタＭ４およびＭ６のドレインに接続されている。また、ｎＭＯＳトランジスタＭ７、Ｍ８のゲートは、所定の直流バイアス電圧が印加されると共に、不図示のキャパシタを介して接地されている。このように、増幅器１においては、ゲート接地されたｎＭＯＳトランジスタＭ７、Ｍ８が、ギルバートセル回路２０に縦続接続されている。すなわち、ｎＭＯＳトランジスタＭ７、Ｍ８は、ギルバートセル回路２０に対してカスコード接続されている。 The source of the nMOS transistor M7 is connected to the drains of the nMOS transistors M3 and M5. Similarly, the source of the nMOS transistor M8 is connected to the drains of the nMOS transistors M4 and M6. The gates of the nMOS transistors M7 and M8 are applied with a predetermined DC bias voltage and are grounded via a capacitor (not shown). As described above, in the amplifier 1, the nMOS transistors M 7 and M 8 whose gates are grounded are cascade-connected to the Gilbert cell circuit 20. That is, the nMOS transistors M7 and M8 are cascode-connected to the Gilbert cell circuit 20.

ｎＭＯＳトランジスタＭ７、Ｍ８のドレインには、それぞれ、負荷としてのインダクタＬ１、Ｌ２を介して電源電圧Ｖccが印加されている。また、増幅された差動信号を出力するための１組の出力端子の一方（Ｖout ＋）は、ｎＭＯＳトランジスタＭ７のドレインに接続されており、１組の出力端子の他方（Ｖout −）は、ｎＭＯＳトランジスタＭ８のドレインに接続されている。 A power supply voltage Vcc is applied to the drains of the nMOS transistors M7 and M8 via inductors L1 and L2 as loads, respectively. Further, one of the set of output terminals (Vout +) for outputting the amplified differential signal is connected to the drain of the nMOS transistor M7, and the other of the set of output terminals (Vout−) is It is connected to the drain of the nMOS transistor M8.

上記構成の増幅器１において、入力信号としての差動信号ＩＮ（＋）／ＩＮ（−）が入力されると、利得制御信号Ｖcont（＋）／Ｖcont（−）により制御される利得で増幅されて出力される。 In the amplifier 1 configured as described above, when a differential signal IN (+) / IN (−) as an input signal is input, it is amplified with a gain controlled by a gain control signal Vcont (+) / Vcont (−). Is output.

図３は、後段に設けられる増幅器２の実施例である。増幅器２は、この実施例では、シングルカスコード型アンプであり、ｎＭＯＳトランジスタＭ１１〜Ｍ１４、およびインダクタＬ３、Ｌ４を含んで構成される。 FIG. 3 shows an embodiment of the amplifier 2 provided in the subsequent stage. In this embodiment, the amplifier 2 is a single cascode amplifier, and includes nMOS transistors M11 to M14 and inductors L3 and L4.

ｎＭＯＳトランジスタＭ１１、Ｍ１２のゲートには、信号Ｖin（＋）／Ｖin（−）が与えられる。ここで、この信号Ｖin（＋）／Ｖin（−）は、前段の増幅器１によって増幅された差動信号である。なお、ｎＭＯＳトランジスタＭ１１、Ｍ１２のソースは、接地される。 Signals Vin (+) / Vin (−) are applied to the gates of the nMOS transistors M11 and M12. Here, the signal Vin (+) / Vin (−) is a differential signal amplified by the amplifier 1 in the previous stage. Note that the sources of the nMOS transistors M11 and M12 are grounded.

ｎＭＯＳトランジスタＭ１１、Ｍ１２のドレインに対して、それぞれ、ｎＭＯＳトランジスタＭ１３、Ｍ１４のソースが接続される。ｎＭＯＳトランジスタＭ１３、Ｍ１４のゲートには、増幅電流を生成するための所定の制御電圧が与えられている。また、ｎＭＯＳトランジスタＭ１３、Ｍ１４のドレインには、それぞれ、インダクタＬ３、Ｌ４を介して電源電圧Ｖccが印加される。 The sources of the nMOS transistors M13 and M14 are connected to the drains of the nMOS transistors M11 and M12, respectively. A predetermined control voltage for generating an amplified current is applied to the gates of the nMOS transistors M13 and M14. The power supply voltage Vcc is applied to the drains of the nMOS transistors M13 and M14 via the inductors L3 and L4, respectively.

このように、前段の増幅器１により増幅された差動信号は、後段の増幅器２においてＭＯＳトランジスタのゲートに入力される。したがって、後段の増幅器２の入力インピーダンスは、容量性である。 As described above, the differential signal amplified by the amplifier 1 at the front stage is input to the gate of the MOS transistor in the amplifier 2 at the rear stage. Therefore, the input impedance of the subsequent stage amplifier 2 is capacitive.

図４は、前段に設けられる増幅器１の出力インピーダンス（増幅器２側から見たインピーダンス）を表す等価回路である。増幅器１の出力インピーダンスは、インダクタンス成分Ｌx 、容量成分Ｃx 、及び容量成分Ｃy により表される。ここで、インダクタンス成分Ｌx は、増幅器１の全インダクタンス成分である。また、容量成分Ｃx は、ｎＭＯＳトランジスタＭ７、Ｍ８の容量成分を除く増幅器１の容量成分である。そして、容量成分Ｃy は、ｎＭＯＳトランジスタＭ７、Ｍ８の容量成分である。 FIG. 4 is an equivalent circuit showing the output impedance (impedance seen from the amplifier 2 side) of the amplifier 1 provided in the preceding stage. The output impedance of the amplifier 1 is represented by an inductance component Lx, a capacitance component Cx, and a capacitance component Cy. Here, the inductance component Lx is the total inductance component of the amplifier 1. The capacitive component Cx is a capacitive component of the amplifier 1 excluding the capacitive components of the nMOS transistors M7 and M8. The capacitive component Cy is a capacitive component of the nMOS transistors M7 and M8.

実施形態の増幅回路１０においては、ｎＭＯＳトランジスタＭ７およびＭ８の容量成分Ｃy を調整することによって、前段の増幅器１の出力インピーダンスを後段の増幅器２の入力インピーダンスに整合させる。ここで、後段の増幅器２の入力インピーダンスは、上述したように、容量性である。このため、前段の増幅器１の出力インピーダンスは、ｎＭＯＳトランジスタＭ７、Ｍ８が無いものとすると、後段の増幅器２の入力インピーダンスを基準とした場合には、誘導性側にシフトすることとなる。そこで、実施形態の増幅回路１０においては、容量性負荷であるＭＯＳトランジスタ（すなわち、ｎＭＯＳトランジスタＭ７およびＭ８）をギルバートセル回路２０に対してカスコード接続することにより、増幅器１の出力インピーダンスを容量性側にシフトさせ、後段の増幅器２の入力インピーダンスに整合させるようにしている。 In the amplifier circuit 10 of the embodiment, the output impedance of the amplifier 1 at the front stage is matched with the input impedance of the amplifier 2 at the rear stage by adjusting the capacitance component Cy of the nMOS transistors M7 and M8. Here, the input impedance of the subsequent-stage amplifier 2 is capacitive as described above. For this reason, if the nMOS transistors M7 and M8 are not provided, the output impedance of the amplifier 1 at the front stage is shifted to the inductive side when the input impedance of the amplifier 2 at the rear stage is used as a reference. Therefore, in the amplifier circuit 10 of the embodiment, the MOS transistor (that is, the nMOS transistors M7 and M8), which is a capacitive load, is cascode-connected to the Gilbert cell circuit 20, so that the output impedance of the amplifier 1 is capacitively connected. To match the input impedance of the amplifier 2 in the subsequent stage.

なお、ｎＭＯＳトランジスタＭ７およびＭ８の容量成分Ｃy は、トランジスタ素子に必然的に存在する寄生容量であり、その素子のサイズを変えることによって概ね所望の値を得ることができる。したがって、実施形態の増幅回路１０においては、インピーダンス整合のために特別の受動素子を設けることなく、前段の増幅器１の出力インピーダンスを後段の増幅器２の入力インピーダンスに整合させることが出来る。すなわち、増幅器１、２が多段接続された増幅回路１０において、回路サイズを大きくすることなく段間のインピーダンスを整合させることができる。そして、この結果、良好な利得特性（例えば、線形性）が得られる。 Note that the capacitance component Cy of the nMOS transistors M7 and M8 is a parasitic capacitance that inevitably exists in the transistor element, and a desired value can be obtained by changing the size of the element. Therefore, in the amplifier circuit 10 of the embodiment, the output impedance of the front-stage amplifier 1 can be matched with the input impedance of the rear-stage amplifier 2 without providing a special passive element for impedance matching. That is, in the amplifier circuit 10 in which the amplifiers 1 and 2 are connected in multiple stages, impedances between stages can be matched without increasing the circuit size. As a result, good gain characteristics (for example, linearity) can be obtained.

また、実施形態の増幅回路１０では、負荷としてインダクタＬ１、Ｌ２が使用されている。ここで、ギルバートセル回路を使用する差動増幅器においては、一般に、負荷として抵抗体が使用されることが多い。しかし、負荷として抵抗体が使用されると、その抵抗体におい電圧降下が生じるので、電源電圧Ｖccが低い場合には、図２に示すようにしてギルバートセル回路２０にｎＭＯＳトランジスタＭ７、Ｍ８をカスコード接続することはできない。 In the amplifier circuit 10 of the embodiment, inductors L1 and L2 are used as loads. Here, in a differential amplifier using a Gilbert cell circuit, in general, a resistor is often used as a load. However, if a resistor is used as a load, a voltage drop occurs in the resistor. Therefore, when the power supply voltage Vcc is low, nMOS transistors M7 and M8 are cascoded in the Gilbert cell circuit 20 as shown in FIG. It cannot be connected.

これに対して、実施形態の増幅回路１０では、負荷としてインダクタＬ１、Ｌ２が使用されているので、その負荷（すなわち、インダクタＬ１、Ｌ２）における電圧降下は小さい。特に、高周波信号を増幅する場合には、インダクタＬ１、Ｌ２における電圧降下は無視できる程度に小さくなる。よって、電源電圧Ｖccが低い場合であっても、ギルバートセル回路２０およびそのギルバートセル回路２０に対してカスコード接続されるｎＭＯＳトランジスタＭ７、Ｍ８に十分な電圧が印加される。すなわち、電源電圧Ｖccが低い場合であっても、ギルバートセル回路２０にｎＭＯＳトランジスタＭ７、Ｍ８をカスコード接続することが出来る。そして、そのカスコード接続されるｎＭＯＳトランジスタＭ７、Ｍ８を利用してインピーダンス整合を図ることができる。 On the other hand, in the amplifier circuit 10 according to the embodiment, the inductors L1 and L2 are used as loads, so that the voltage drop in the loads (that is, the inductors L1 and L2) is small. In particular, when a high frequency signal is amplified, the voltage drop in the inductors L1 and L2 becomes small enough to be ignored. Therefore, even when the power supply voltage Vcc is low, a sufficient voltage is applied to the Gilbert cell circuit 20 and the nMOS transistors M7 and M8 that are cascode-connected to the Gilbert cell circuit 20. That is, even when the power supply voltage Vcc is low, the nMOS transistors M7 and M8 can be cascode-connected to the Gilbert cell circuit 20. Impedance matching can be achieved using the nMOS transistors M7 and M8 connected in cascode.

複数の増幅器が多段接続された増幅回路の構成を示す図である。It is a figure which shows the structure of the amplifier circuit in which the several amplifier was connected in multistage. 前段に設けられる増幅器の実施例である。It is an Example of the amplifier provided in the front | former stage. 前段に設けられる増幅器の実施例である。It is an Example of the amplifier provided in the front | former stage. 前段に設けられる増幅器の出力インピーダンスを表す等価回路である。It is the equivalent circuit showing the output impedance of the amplifier provided in the front | former stage.

Explanation of symbols

１、２増幅器
１０増幅回路

1, 2 amplifier 10 amplifier circuit

Claims

An amplifier circuit including a first amplifier and a second amplifier provided after the first amplifier,
The first amplifier includes:
A Gilbert cell circuit to which a signal to be amplified is input;
A transistor that is cascode-connected to the Gilbert cell circuit;
A load provided between the power supply and the transistor;
An amplifier circuit comprising: an output terminal connected to the transistor; and adjusting a parasitic capacitance of the transistor so as to match an output impedance of the first amplifier with an input impedance of the second amplifier.

The amplifier circuit according to claim 1, wherein the load is an inductor.