JP5303139B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereof Download PDFInfo
- Publication number
- JP5303139B2 JP5303139B2 JP2007303430A JP2007303430A JP5303139B2 JP 5303139 B2 JP5303139 B2 JP 5303139B2 JP 2007303430 A JP2007303430 A JP 2007303430A JP 2007303430 A JP2007303430 A JP 2007303430A JP 5303139 B2 JP5303139 B2 JP 5303139B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- wiring
- metal
- air gap
- metal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明は、半導体装置及びその製造方法に関する。更に詳しくは、本発明は、多層配線を有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof. More particularly, the present invention relates to a semiconductor device having a multilayer wiring and a method for manufacturing the same.
近年の半導体装置は、それに集積されている回路の高密度化に伴い、回路を構成する配線間の間隔が縮小され、また、配線が多層化されている。その結果、配線間の寄生容量が増加している。配線間の寄生容量の増加は、集積回路の動作速度を遅延させ、高速化を阻害する。また、配線相互のクロストークも問題となる。 In recent semiconductor devices, with an increase in the density of circuits integrated therein, the interval between wirings constituting the circuit is reduced, and the wirings are multilayered. As a result, the parasitic capacitance between the wirings has increased. An increase in the parasitic capacitance between the wirings delays the operation speed of the integrated circuit and hinders the speeding up. Also, crosstalk between wirings becomes a problem.
通常、層間絶縁膜としては、比誘電率が４程度のＳｉＯ2が用いられている。配線間の寄生容量を小さくするために、ＳｉＯ2より低誘電率の層間絶縁膜を用いることが提案されている。例えば、膜中に微細な空孔を有する多孔質膜や、有機ＳＯＧ膜等の低誘電率膜が実用化されている。しかし、これら膜は、製造設備の変更が必要であること、加工の難易度が高いという問題があった。加えて、これら膜は、機械的強度が低いという膜の特性上の問題も多い。 Usually, SiO 2 having a relative dielectric constant of about 4 is used as the interlayer insulating film. In order to reduce the parasitic capacitance between wirings, it has been proposed to use an interlayer insulating film having a dielectric constant lower than that of SiO 2 . For example, a porous film having fine pores in the film and a low dielectric constant film such as an organic SOG film have been put into practical use. However, these films have a problem that the manufacturing equipment needs to be changed and the degree of processing is high. In addition, these films have many problems in the characteristics of the films, such as low mechanical strength.
配線間の寄生容量を小さくするための別の方法として、低誘電率膜を使用する代わりに、配線間にエアギャップと呼ばれる空隙を配置する方法がある。エアギャップは閉領域からなる空隙で、比誘電率がほぼ１と低い。そのため、配線間の寄生容量を低減するのに効果的である。 As another method for reducing the parasitic capacitance between the wirings, there is a method of disposing an air gap called an air gap between the wirings instead of using a low dielectric constant film. The air gap is a gap composed of a closed region and has a low relative dielectric constant of about 1. Therefore, it is effective to reduce the parasitic capacitance between the wirings.
エアギャップを形成する方法として、特許第２８５３６６１号公報（特許文献１）の方法がある。この方法は、配線間の距離に応じてエアギャップを形成する方法である。以下、このエアギャップの形成方法について図１８〜２１を用いて説明する。 As a method of forming an air gap, there is a method disclosed in Japanese Patent No. 2853661 (Patent Document 1). This method is a method of forming an air gap according to the distance between wirings. Hereinafter, a method for forming the air gap will be described with reference to FIGS.
まず、図１８のように、半導体基板３０１に金属膜を堆積する。公知のフォト、エッチング技術により、金属膜から複数の第１の金属配線３０２を形成する。隣り合う第１の金属配線３０２間の距離は、設計で規定された値以上で任意に設定され、配線間距離が大きい箇所もあれば小さい箇所もある。 First, as shown in FIG. 18, a metal film is deposited on the semiconductor substrate 301. A plurality of first metal wirings 302 are formed from a metal film by a known photo and etching technique. The distance between the adjacent first metal wirings 302 is arbitrarily set to a value not less than a value specified in the design, and there are a part where the distance between the wirings is large and a part where it is small.
次に、図１９のように、第１の金属配線３０２を覆うように、第１の層間絶縁膜３０３を堆積する。このときの成膜条件を調整することによって、第１の金属配線３０２間の距離がある値以下の場合に、エアギャップ３０４を形成することができる。次に、第１の層間絶縁膜３０３の上面を公知の平坦化技術（例えば、ＣＭＰ技術）により平坦化する。 Next, as shown in FIG. 19, a first interlayer insulating film 303 is deposited so as to cover the first metal wiring 302. By adjusting the film formation conditions at this time, the air gap 304 can be formed when the distance between the first metal wirings 302 is a certain value or less. Next, the upper surface of the first interlayer insulating film 303 is planarized by a known planarization technique (for example, CMP technique).
次に、図２０のように、第１の金属配線３０２と、後に形成される第２の金属配線とを接続するためのプラグ形成用の接続孔を第１の層間絶縁膜３０３に公知のフォト、エッチング技術により形成する。この後、接続孔にプラグ材料を堆積し、公知の平坦化技術（例えば、ＣＭＰ技術）によりプラグ材料層を平坦化することで接続プラグ３０５を得る。
次に、図２１のように、金属膜を堆積する。公知のフォト、エッチング技術により、金属膜から第２の金属配線３０６を形成する。
Next, as shown in FIG. 20, a connection hole for plug formation for connecting the first metal wiring 302 and the second metal wiring to be formed later is formed in the first interlayer insulating film 303 with a known photo. , Formed by etching technique. Thereafter, a plug material is deposited in the connection hole, and the plug material layer is planarized by a known planarization technique (for example, CMP technique) to obtain the connection plug 305.
Next, a metal film is deposited as shown in FIG. A second metal wiring 306 is formed from a metal film by a known photo and etching technique.
多層配線形成工程では、アライメントずれによって、図２１のように、接続する第１の金属配線３０２の縁からはみ出したボトムボーダーレスビアと呼ばれる接続プラグが形成されることがある。上記方法では、アライメントずれ時に、接続孔のエッチングによりエアギャップ３０４と接続孔とがつながることがある。この場合、プラグ材料がエアギャップに入り込んで、隣接する第１の金属配線３０２同士が短絡するという問題が生じる。参照番号３０５’は、接続孔と接続したエアギャップを、３０７は、第２の層間絶縁膜を意味する。 In the multilayer wiring forming process, due to misalignment, a connection plug called a bottom borderless via that protrudes from the edge of the first metal wiring 302 to be connected may be formed as shown in FIG. In the above method, the air gap 304 and the connection hole may be connected by etching the connection hole at the time of misalignment. In this case, there is a problem that the plug material enters the air gap and the adjacent first metal wirings 302 are short-circuited. Reference numeral 305 'denotes an air gap connected to the connection hole, and 307 denotes a second interlayer insulating film.
上記短絡を解決する方法として、特開平１１−１７００５号公報（特許文献２）の方法がある。この方法は、薄い絶縁膜で第１の金属配線を覆い、その後エアギャップを形成する方法である。以下、このエアギャップの形成方法について図２２〜２６を用いて説明する。
まず、図２２のように、半導体基板４０１に金属膜を堆積する。公知のフォト、エッチング技術により、金属膜から複数の第１の金属配線４０２を形成する。
As a method for solving the short circuit, there is a method disclosed in Japanese Patent Application Laid-Open No. 11-17005 (Patent Document 2). In this method, the first metal wiring is covered with a thin insulating film, and then an air gap is formed. Hereinafter, the formation method of this air gap is demonstrated using FIGS.
First, as shown in FIG. 22, a metal film is deposited on the semiconductor substrate 401. A plurality of first metal wirings 402 are formed from a metal film by a known photo and etching technique.
次に、図２３のように、第１の金属配線４０２を覆うように、第２の絶縁膜４０３を堆積する。
次に、図２４に示すように、第１の金属配線４０２と第２の絶縁膜４０３とを覆うように、第３の絶縁膜４０４を堆積する。このときの成膜条件を調整することによって、第１の金属配線４０２間の距離がある値以下の場合に、エアギャップ４０５を形成することができる。次に、第２の絶縁膜４０３の上面を公知の平坦化技術（例えば、ＣＭＰ技術）により平坦化する。
Next, as shown in FIG. 23, a second insulating film 403 is deposited so as to cover the first metal wiring 402.
Next, as shown in FIG. 24, a third insulating film 404 is deposited so as to cover the first metal wiring 402 and the second insulating film 403. By adjusting the film forming conditions at this time, the air gap 405 can be formed when the distance between the first metal wirings 402 is a certain value or less. Next, the upper surface of the second insulating film 403 is planarized by a known planarization technique (for example, CMP technique).
次に、図２５のように、第１の金属配線４０２と、後に形成される第２の金属配線を接続するためのプラグ形成用の接続孔を第２の絶縁膜４０３と第３の層間絶縁膜４０４とからなる第１の層間絶縁膜に公知のフォト、エッチング技術により形成する。この後、接続孔にプラグ材料を堆積し、公知の平坦化技術（例えば、ＣＭＰ技術）によりプラグ材料層を平坦化することで接続プラグ４０６を得る。
次に、図２６のように、金属膜を堆積する。公知のフォト、エッチング技術により、金属膜から第２の金属配線４０７を形成する。参照番号４０６’は、接続孔と接続したエアギャップを、４０８は、第２の層間絶縁膜を意味する。
Next, a metal film is deposited as shown in FIG. A second metal wiring 407 is formed from a metal film by a known photo-etching technique. Reference numeral 406 ′ denotes an air gap connected to the connection hole, and 408 denotes a second interlayer insulating film.
図２２〜２６の方法では、図１８〜２１の方法に比べて、第１の金属配線間の短絡を防止できる。しかし、この方法でも、より一層、微細加工が進み第１の金属配線間の距離が小さくなると、接続孔のエッチングによりエアギャップ４０５と接続孔とがつながることにより、隣接する第１の金属配線４０２同士が短絡するという問題が解決されていなかった。
以上のように、エアギャップにより配線間の寄生容量を低減しつつ、ボトムボーダーレスビアによるエアギャップを介した隣接配線との短絡を防ぐことができる半導体装置及びその製造方法を提供することが望まれていた。
22 to 26 can prevent a short circuit between the first metal wires as compared with the method of FIGS. However, even in this method, when the fine processing further proceeds and the distance between the first metal wirings becomes smaller, the air gap 405 and the connection hole are connected by etching of the connection hole, so that the adjacent first metal wiring 402 is connected. The problem of short-circuiting each other has not been solved.
As described above, it is desired to provide a semiconductor device and a method for manufacturing the same that can reduce a parasitic capacitance between wirings by an air gap and prevent a short circuit with an adjacent wiring through an air gap by a bottom borderless via. It was rare.
かくして本発明によれば、第１の絶縁膜上に所定間隔で設けられた少なくとも一対の第１の金属配線と、
前記第１の金属配線を覆う配線間絶縁膜と、
前記配線間絶縁膜上で、前記第１の金属配線と交差する第２の金属配線と、
前記一対の第１の金属配線の一方又は両方と前記第２の金属配線とに接続されるプラグとを備え、
前記配線間絶縁膜が、前記一対の第１の金属配線の間において、エアギャップを含む領域と、配線間絶縁膜のみからなる領域とを備え、
前記配線間絶縁膜のみからなる領域が、前記プラグと接続される部位に対応する前記一対の第１の金属配線間に位置し、
前記配線間絶縁膜が、
前記エアギャップを含む領域において、一方の第１の金属配線の側壁から他方の第１の金属配線の側壁に向かって、第２の絶縁膜、エアギャップを含む第３の絶縁膜及び第２の絶縁膜の組み合わせ、第２の絶縁膜、エアギャップを含む第３の絶縁膜の組み合わせ、又はエアギャップを含む第２の絶縁膜のいずれかからなる構成を有し、かつ
前記配線間絶縁膜のみからなる領域において、一方の第１の金属配線の側壁から他方の第１の金属配線の側壁に向かって、第２の絶縁膜及び第３の絶縁膜の組み合わせ、又は第３の絶縁膜のみからなる構成を有する
ことを特徴とする半導体装置が提供される。
Thus, according to the present invention, at least a pair of first metal wirings provided at predetermined intervals on the first insulating film,
An inter-wiring insulating film covering the first metal wiring;
A second metal wiring intersecting the first metal wiring on the inter-wiring insulating film;
A plug connected to one or both of the pair of first metal wirings and the second metal wiring;
The inter-wiring insulating film includes a region including an air gap between the pair of first metal wirings and a region including only the inter-wiring insulating film,
A region consisting only of the inter-wiring insulating film is located between the pair of first metal wirings corresponding to a portion connected to the plug ,
The inter-wiring insulating film is
In the region including the air gap, the second insulating film, the third insulating film including the air gap, and the second insulating film are formed from the side wall of one first metal wiring toward the side wall of the other first metal wiring. A combination of insulating films, a second insulating film, a third insulating film including an air gap, or a second insulating film including an air gap; and
In the region consisting only of the inter-wiring insulating film, the combination of the second insulating film and the third insulating film, or the first insulating film, from the side wall of one first metal wiring toward the side wall of the other first metal wiring, There is provided a semiconductor device characterized by having a configuration consisting of only three insulating films .
また、本発明によれば、上記半導体装置の製造方法であって、
前記第１の絶縁膜上に所定間隔を備えた少なくとも一対の前記第１の金属配線を形成する工程と、
前記一対の第１の金属配線を覆うように前記配線間絶縁膜を形成することで、前記エアギャップを含む領域と、前記配線間絶縁膜のみからなる領域を形成する工程と、
前記プラグを形成する領域の前記配線間絶縁膜を除去し、除去部分にプラグ形成材料を埋めることでプラグを形成する工程と、
前記プラグ上及び前記配線間絶縁膜上に前記第２の金属配線を形成する工程と
を備えることを特徴とする半導体装置の製造方法が提供される。
According to the present invention, there is provided a method for manufacturing the semiconductor device,
Forming at least a pair of the first metal wires having a predetermined interval on the first insulating film;
Forming the inter-wiring insulating film so as to cover the pair of first metal wirings, thereby forming a region including the air gap and a region including only the inter-wiring insulating film;
Removing the inter-wiring insulating film in a region where the plug is to be formed, and forming a plug by filling a plug forming material in the removed portion;
Forming a second metal wiring on the plug and on the inter-wiring insulating film. A method of manufacturing a semiconductor device is provided.
本発明の第１の金属配線と第２の金属配線とを含む多層配線を有する半導体装置によれば、第１の金属配線間に選択的にエアギャップを形成することができる。
そのため、第１の金属配線間の寄生容量を低減できる。また、第１の金属配線と第２の金属配線とを接続するプラグを形成する際に、アライメントのずれによってボトムボーダーレスビアが発生することを防止できる。この結果、ボトムボーダーレスビアとエアギャップとを介して隣接する第１の金属配線が短絡することを防止できる。
According to the semiconductor device having a multilayer wiring including the first metal wiring and the second metal wiring of the present invention, an air gap can be selectively formed between the first metal wirings.
Therefore, the parasitic capacitance between the first metal wirings can be reduced. Further, when forming a plug for connecting the first metal wiring and the second metal wiring, it is possible to prevent the bottom borderless via from being generated due to misalignment. As a result, it is possible to prevent the first metal wiring adjacent through the bottom borderless via and the air gap from being short-circuited.
更に、エアギャップを含む領域において、一方の第１の金属配線の側壁から他方の第１の金属配線の側壁に向かって、第２の絶縁膜、エアギャップを含む第３の絶縁膜及び第２の絶縁膜の組み合わせ、第２の絶縁膜、エアギャップを含む第３の絶縁膜の組み合わせ、又はエアギャップを含む第２の絶縁膜のいずれかからなる構成を有し、かつ
前記配線間絶縁膜のみからなる領域において、一方の第１の金属配線の側壁から他方の第１の金属配線の側壁に向かって、第２の絶縁膜及び第３の絶縁膜の組み合わせ、又は第３の絶縁膜のみからなる構成を有することで、以下の効果を奏する。
Further, in the region including the air gap, the second insulating film, the third insulating film including the air gap, and the second insulating film are formed from the side wall of one first metal wiring toward the side wall of the other first metal wiring. A combination of insulating films, a second insulating film, a third insulating film including an air gap, or a second insulating film including an air gap, and the inter-wiring insulating film In the region consisting of only the first insulating film, the combination of the second insulating film and the third insulating film, or only the third insulating film, from the side wall of one first metal wiring toward the side wall of the other first metal wiring. By having the structure consisting of the following effects are obtained.
即ち、第１の金属配線の間隙のエアギャップ形成前の絶縁膜からなる溝のアスペクト比（高さ÷幅）を、エアギャップの形成を望む領域で、望まない領域に比べて、大きくすることができる。その結果、第２の絶縁膜を有するエアギャップの形成を望む領域にエアギャップを選択的に形成できる。 That is, the aspect ratio (height / width) of the groove made of the insulating film before forming the air gap in the gap of the first metal wiring is made larger in the region where the air gap is desired than in the region where it is not desired. Can do. As a result, the air gap can be selectively formed in a region where the air gap having the second insulating film is desired to be formed.
一方、エアギャップの形成を望まない領域では、配線間絶縁膜にエアギャップが形成されないため、ミスアライメントによりボトムボーダーレスビアが発生しても、エアギャップを介して生じる、隣接する第１の金属配線同士の短絡を防止できる。 On the other hand, in the region where the formation of the air gap is not desired, since the air gap is not formed in the inter-wiring insulating film, even if the bottom borderless via is generated due to misalignment, the adjacent first metal generated through the air gap Short circuit between wirings can be prevented.
また、エアギャップを含む領域が、一方の第１の金属配線の側壁から他方の第１の金属配線の側壁に向かって、第２の絶縁膜、エアギャップを含む第３の絶縁膜及び第２の絶縁膜の組み合わせ、第２の絶縁膜、エアギャップを含む第３の絶縁膜の組み合わせ、又はエアギャップを含む第２の絶縁膜のいずれかからなる構成を有していても、同様の効果が得られる。
また、第２の絶縁膜が、前記第３の絶縁膜と同じか又は低い比誘電率を有することで、第１の金属配線間の寄生容量を更に低減できる。
Further, the region including the air gap extends from the side wall of one first metal wiring toward the side wall of the other first metal wiring, the second insulating film, the third insulating film including the air gap, and the second Even if it has the structure which consists of any combination of the insulating film, the second insulating film, the third insulating film including the air gap, or the second insulating film including the air gap, the same effect Is obtained.
In addition, since the second insulating film has the same or lower relative dielectric constant as the third insulating film, the parasitic capacitance between the first metal wirings can be further reduced.
また、第１の金属配線の延在方向に直交する方向において、配線間絶縁膜のみからなる領域の第３の絶縁膜の底部から第１の金属配線の上面までの高さ／第３の絶縁膜の幅比より、エアギャップを含む領域のエアギャップを含む第２の絶縁膜又はエアギャップを含む第３の絶縁膜の底部から第１の金属配線の上面までの高さ／第２又は第３の絶縁膜の幅比が１．１倍以上の大きさを有する場合にエアギャップが形成される。
なお、第２の絶縁膜が第１の金属配線の側壁のみに位置する場合においてもエアギャップを有する領域と有さない領域とのアスペクト比の差を持つ事で同様にエアギャップが形成できる。
Further, in the direction orthogonal to the extending direction of the first metal wiring, the height from the bottom of the third insulating film to the upper surface of the first metal wiring in the region consisting only of the inter-wiring insulating film / third insulation From the width ratio of the film, the height from the bottom of the second insulating film including the air gap in the region including the air gap or the third insulating film including the air gap to the upper surface of the first metal wiring / second or second The air gap is formed when the width ratio of the insulating film 3 is 1.1 times or more.
Even when the second insulating film is located only on the side wall of the first metal wiring, an air gap can be similarly formed by having a difference in aspect ratio between a region having an air gap and a region having no air gap.
本発明の製造方法によれば、上記寄生容量が低減され、短絡が防止された半導体装置を容易に形成できる。
また、第２の絶縁膜よりエッチング速度の遅い材料を第１の絶縁膜に用いることで、エアギャップを有する領域と有さない領域とのアスペクト比の差をより大きくできる。
According to the manufacturing method of the present invention, a semiconductor device in which the parasitic capacitance is reduced and a short circuit is prevented can be easily formed.
Further, by using a material whose etching rate is slower than that of the second insulating film for the first insulating film, the difference in aspect ratio between the region having the air gap and the region not having the air gap can be increased.
また、第１の絶縁膜が窒素又は炭素を含有する膜であることで、第１の絶縁膜のエッチング速度を第２の絶縁膜より遅くできる。その結果、第２の絶縁膜を選択的に除去する工程において、エアギャップを有する領域と有さない領域とのアスペクト比の差をより大きくできる。
また、配線間絶縁膜が第２の絶縁膜を含み、第２の絶縁膜がフッ素を含有する膜であることで、第２の絶縁膜の比誘電率をより低下できる。その結果、第１の金属配線間の寄生容量をより低減できる。
In addition, since the first insulating film is a film containing nitrogen or carbon, the etching rate of the first insulating film can be slower than that of the second insulating film. As a result, in the step of selectively removing the second insulating film, the difference in aspect ratio between the region having the air gap and the region not having the air gap can be increased.
Further, since the inter-wiring insulating film includes the second insulating film and the second insulating film is a film containing fluorine, the relative dielectric constant of the second insulating film can be further reduced. As a result, the parasitic capacitance between the first metal wirings can be further reduced.
本発明の半導体装置を構成する第１の絶縁膜は、当該分野で通常使用される材料からなる膜であれば特に限定されない。例えば、ＳｉＮ、ＳｉＯ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＯＦ等からなる膜が挙げられる。第１絶縁膜の厚さは、特に限定されないが、５０〜１００ｎｍとすることができ、更に薄く２０〜５０ｎｍとすることもできる。 The first insulating film constituting the semiconductor device of the present invention is not particularly limited as long as it is a film made of a material normally used in this field. For example, the film | membrane which consists of SiN, SiO, SiON, SiOC, SiC, SiOF etc. is mentioned. The thickness of the first insulating film is not particularly limited, but can be set to 50 to 100 nm, and further can be set to 20 to 50 nm.
第１の絶縁膜は、例えばシリコン基板のような半導体基板上に形成されていてもよい。また、半導体基板上に、トランジスタ、メモリ、抵抗、キャパシタ等の素子を形成し、それらを覆う層間絶縁膜上に第１の絶縁膜が形成されていてもよい。 The first insulating film may be formed on a semiconductor substrate such as a silicon substrate. Further, an element such as a transistor, a memory, a resistor, or a capacitor may be formed on a semiconductor substrate, and a first insulating film may be formed on an interlayer insulating film that covers them.
第１の絶縁膜上に設けられる第１の金属配線は、当該分野で通常使用される材料からなる膜であれば特に限定されない。例えば、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｔａ、Ｗ、Ｒｕ、Ｔｉ等の金属、それら金属の合金、それら金属の窒化物等が挙げられる。更に、第１の金属配線は、これら金属、合金、窒化物等の積層体であってもよい。積層体としては、例えば、金属／窒化物／合金／窒化物の構成が挙げられ、より具体的には、Ｔｉ／ＴｉＮ／ＡｌＣｕ／ＴｉＮのような構成が挙げられる。この構成であれば、第１の絶縁膜と、第１の金属配線を覆う第２の絶縁膜との密着性を確保しつつ、所望の導電性を確保できる。第１の金属配線の厚さは、特に限定されないが、２００〜５００ｎｍとすることができる。 The first metal wiring provided on the first insulating film is not particularly limited as long as it is a film made of a material normally used in the field. Examples thereof include metals such as Ag, Au, Al, Cu, Ta, W, Ru, and Ti, alloys of these metals, and nitrides of these metals. Further, the first metal wiring may be a laminate of these metals, alloys, nitrides, and the like. As a laminated body, the structure of a metal / nitride / alloy / nitride is mentioned, for example, The structure like Ti / TiN / AlCu / TiN is mentioned more specifically. With this configuration, desired conductivity can be ensured while ensuring adhesion between the first insulating film and the second insulating film covering the first metal wiring. The thickness of the first metal wiring is not particularly limited, but can be 200 to 500 nm.
第１の金属配線の幅は、第１の金属配線を流れる電流や電圧の大きさ、構成する材質により相違するが、通常、１００〜５００ｎｍである。
第１の金属配線は、第１の絶縁膜上に、所定間隔で少なくとも一対設けられる。所定間隔は、第１の金属配線間に、エアギャップを含む領域と、配線間絶縁膜のみからなる領域とを形成することができさえすれば、特に限定されない。例えば、所定間隔は、第１の金属配線の幅と同程度にすることができる。
The width of the first metal wiring is usually 100 to 500 nm, although it varies depending on the magnitude of the current and voltage flowing through the first metal wiring and the constituent material.
At least one pair of first metal wirings is provided on the first insulating film at a predetermined interval. The predetermined interval is not particularly limited as long as a region including an air gap and a region including only an inter-wiring insulating film can be formed between the first metal wirings. For example, the predetermined interval can be made approximately the same as the width of the first metal wiring.
第１の金属配線は、所定間隔で少なくとも一対設けられていさえすれば、その本数、形状等は限定されない。また、第１の金属配線を、ＳｉＯＮ膜、有機膜等の反射防止膜で覆っておいてもよい。
第１の金属配線は、配線間絶縁膜に覆われている。この配線間絶縁膜は、一対の第１の金属配線の間において、エアギャップを含む領域と、配線間絶縁膜のみからなる領域とを備えている。また、層間絶縁膜は、その中にプラグが形成されるので、プラグの形成が可能な程度の厚さを有していることが好ましい。例えば、第１の絶縁膜の表面から５００〜１５００ｎｍの厚さが挙げられる。層間絶縁膜及びプラグの上面は、平坦化されていてもよい。
The number, shape, etc. of the first metal wirings are not limited as long as at least one pair of the first metal wirings is provided at a predetermined interval. The first metal wiring may be covered with an antireflection film such as a SiON film or an organic film.
The first metal wiring is covered with an inter-wiring insulating film. The inter-wiring insulating film includes a region including an air gap and a region including only the inter-wiring insulating film between the pair of first metal wirings. In addition, since the plug is formed in the interlayer insulating film, it is preferable that the interlayer insulating film has a thickness that allows the plug to be formed. For example, a thickness of 500 to 1500 nm from the surface of the first insulating film can be given. The upper surfaces of the interlayer insulating film and the plug may be planarized.
配線間絶縁膜上には、第１の金属配線と交差する第２の金属配線が形成されている。第２の金属配線は、当該分野で通常使用される材料からなる膜であれば特に限定されない。例えば、上記第１の金属配線に使用できる材料をいずれも使用できる。また、第１の金属配線と同様、ＳｉＯＮ膜、有機膜等の反射防止膜で覆っておいてもよい。 A second metal wiring that intersects the first metal wiring is formed on the inter-wiring insulating film. The second metal wiring is not particularly limited as long as it is a film made of a material normally used in the field. For example, any material that can be used for the first metal wiring can be used. Further, like the first metal wiring, it may be covered with an antireflection film such as a SiON film or an organic film.
また、第２の金属配線の形状は、第１の金属配線と交差しさえすれば、特に限定されない。ただし、第２の金属配線を所定間隔で少なくとも一対設け、第１の金属配線と同様に、その間にエアギャップを設けることを所望する場合は、第１の金属配線と同様の条件を満たす必要がある。 Further, the shape of the second metal wiring is not particularly limited as long as it intersects the first metal wiring. However, when it is desired to provide at least a pair of second metal wirings at a predetermined interval and provide an air gap between them as in the case of the first metal wiring, it is necessary to satisfy the same conditions as those of the first metal wiring. is there.
更に、層間絶縁膜中には、一対の第１の金属配線の一方又は両方と第２の金属配線とを接続するプラグが形成されている。プラグ用の材料には、当該分野で通常使用される材料をいずれも使用できる。例えば、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｔａ、Ｗ、Ｒｕ、Ｔｉ等の金属、それら金属の合金、それら金属の窒化物等が挙げられる。更に、プラグは、これら金属、合金、窒化物等の積層体であってもよい。積層体としては、例えば、窒化物／金属の構成が挙げられ、より具体的には、ＴｉＮ／Ｗのような構成が挙げられる。この構成であれば、第１の金属配線との密着性を確保しつつ、所望の導電性を確保できる。 Further, a plug for connecting one or both of the pair of first metal wires and the second metal wire is formed in the interlayer insulating film. As the material for the plug, any material usually used in the art can be used. Examples thereof include metals such as Ag, Au, Al, Cu, Ta, W, Ru, and Ti, alloys of these metals, and nitrides of these metals. Furthermore, the plug may be a laminate of these metals, alloys, nitrides, and the like. As a laminated body, the structure of nitride / metal is mentioned, for example, More specifically, a structure like TiN / W is mentioned. With this configuration, desired conductivity can be ensured while ensuring adhesion with the first metal wiring.
プラグの平面形状は、第１の金属配線と第２の金属配線との導通を確保できさえすれば、特に限定されない。例えば、円、楕円、長方形、正方形、不定形等が挙げられる。この内、円及び正方形が通常使用される。第１の金属配線の延在方向に直交する方向のプラグの下端の幅は、第１の金属配線の幅と同程度とすることができる。同程度であれば、隣接する第１の金属配線同士のプラグによる短絡を防止しやすい。なお、プラグの上端の幅は、プラグの形成の容易性を考慮すると、下端の幅の１〜１．３倍であることが好ましい。 The planar shape of the plug is not particularly limited as long as conduction between the first metal wiring and the second metal wiring can be ensured. For example, a circle, an ellipse, a rectangle, a square, an indefinite shape, and the like can be given. Of these, circles and squares are usually used. The width of the lower end of the plug in the direction orthogonal to the extending direction of the first metal wiring can be made approximately the same as the width of the first metal wiring. If it is about the same, it is easy to prevent a short circuit due to a plug between adjacent first metal wirings. The width of the upper end of the plug is preferably 1 to 1.3 times the width of the lower end in consideration of the ease of forming the plug.
配線間絶縁膜のみからなる領域が、プラグと接続される部位に対応する一対の第１の金属配線間に位置する。つまり、プラグと接続される部位に対応する一対の第１の金属配線間には、エアギャップが形成されていない。そのため、プラグを形成したとき、エアギャップにプラグ形成材料が入ることなく、ボトムボーダーレスビアによるエアギャップを介した隣接配線との短絡を防ぐことができる。 A region composed only of the inter-wiring insulating film is located between the pair of first metal wirings corresponding to the portion connected to the plug. That is, no air gap is formed between the pair of first metal wires corresponding to the portion connected to the plug. Therefore, when the plug is formed, the plug forming material does not enter the air gap, and a short circuit with the adjacent wiring through the air gap due to the bottom borderless via can be prevented.
配線間絶縁膜の構成としては、エアギャップを含む領域及び配線間絶縁膜のみからなる領域において、以下の構成が一例として挙げられる。
まず、エアギャップを含む領域において、一方の第１の金属配線の側壁から他方の第１の金属配線の側壁に向かって、
（１）第２の絶縁膜、エアギャップを含む第３の絶縁膜及び第２の絶縁膜の組み合わせ、
（２）第２の絶縁膜、エアギャップを含む第３の絶縁膜の組み合わせ、
（３）エアギャップを含む第２の絶縁膜、
からなる構成が挙げられる。
As an example of the configuration of the inter-wiring insulating film, the following configuration is given as an example in a region including an air gap and a region including only the inter-wiring insulating film.
First, in the region including the air gap, from the side wall of one first metal wiring toward the side wall of the other first metal wiring,
(1) A combination of a second insulating film, a third insulating film including an air gap, and a second insulating film,
(2) a combination of a second insulating film and a third insulating film including an air gap;
(3) a second insulating film including an air gap;
The structure which consists of is mentioned.
一方、配線間絶縁膜のみからなる領域において、一方の第１の金属配線の側壁から他方の第１の金属配線の側壁に向かって、
（ａ）第２の絶縁膜及び第３の絶縁膜の組み合わせ、
（ｂ）第３の絶縁膜のみ、
からなる構成が挙げられる。
On the other hand, in the region consisting only of the inter-wiring insulating film, from the side wall of one first metal wiring toward the side wall of the other first metal wiring,
(A) a combination of a second insulating film and a third insulating film;
(B) Only the third insulating film,
The structure which consists of is mentioned.
上記構成（１）〜（３）及び（ａ）〜（ｂ）の組み合わせは任意である。また、第２の絶縁膜を、第１の金属配線の側壁のみに位置するように形成すれば、エアギャップを一対の第１の金属配線間の底部付近まで形成できるので、より寄生容量を低減できる。
また、第２の絶縁膜及び第３の絶縁膜用の材料は、特に限定されず、当該分野で通常使用される材料をいずれも使用できる。例えば、ＳｉＮ、ＳｉＯ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＯＦ等からなる膜が挙げられる。
Combinations of the above configurations (1) to (3) and (a) to (b) are arbitrary. Further, if the second insulating film is formed so as to be located only on the side wall of the first metal wiring, the air gap can be formed up to the vicinity of the bottom between the pair of first metal wirings, thereby further reducing the parasitic capacitance. it can.
In addition, the materials for the second insulating film and the third insulating film are not particularly limited, and any material normally used in the field can be used. For example, the film | membrane which consists of SiN, SiO, SiON, SiOC, SiC, SiOF etc. is mentioned.
更に、第２の絶縁膜は、第３の絶縁膜と同じか又は低い比誘電率を有してもよい。この比誘電率を有することで、第１の金属配線間の寄生容量を更に低減できる。第２の絶縁膜の比誘電率は、例えば、２．５〜４．５の範囲であり、第３の絶縁膜の比誘電率は、例えば、３．５〜４．５の範囲である。具体的な、第２の絶縁膜と第３の絶縁膜との組み合わせとして、第２の絶縁膜／第３の絶縁膜で表して、ＰＣＶＤ−ＳｉＯ／ＨＤＰ−ＣＶＤ−ＳｉＯ、低誘電率層間絶縁膜（Ｌｏｗ−ｋ膜）／ＨＤＰ−ＣＶＤ−ＳｉＯＦ等が挙げられる。なお、ＨＤＰは高密度プラズマの略である。 Furthermore, the second insulating film may have the same or lower relative dielectric constant as the third insulating film. By having this relative dielectric constant, the parasitic capacitance between the first metal wirings can be further reduced. The relative dielectric constant of the second insulating film is, for example, in the range of 2.5 to 4.5, and the relative dielectric constant of the third insulating film is, for example, in the range of 3.5 to 4.5. As a specific combination of the second insulating film and the third insulating film, PCVD-SiO / HDP-CVD-SiO, low dielectric constant interlayer insulation is expressed by the second insulating film / third insulating film. Film (Low-k film) / HDP-CVD-SiOF and the like. HDP is an abbreviation for high-density plasma.
第２絶縁膜の厚さは、一対の第１の金属配線間を満たさない膜厚に限定され、例えば一対の金属配線間隔が２００ｎｍの場合は、１０〜２００ｎｍとなる。第３絶縁膜の厚さは、一対の第１の金属配線間を満たし、それにプラグを形成しうる厚さである。例えば、第１の金属配線の上面から、５０〜５００ｎｍの厚さとなるように、第３絶縁膜の全体の厚さを調製できる。 The thickness of the second insulating film is limited to a film thickness that does not satisfy the space between the pair of first metal wires. For example, when the distance between the pair of metal wires is 200 nm, the thickness is 10 to 200 nm. The thickness of the third insulating film is a thickness that can fill a gap between the pair of first metal wirings and form a plug thereon. For example, the entire thickness of the third insulating film can be adjusted so that the thickness is 50 to 500 nm from the upper surface of the first metal wiring.
更に、第１の金属配線の延在方向に直交する方向において、配線間絶縁膜のみからなる領域の第３の絶縁膜の底部から第１の金属配線の上面までの高さ／第３の絶縁膜の幅比より、エアギャップを含む領域のエアギャップを含む第２の絶縁膜又はエアギャップを含む第３の絶縁膜の底部から前記第１の金属配線の上面までの高さ／第２または第３の絶縁膜の幅比が１．１倍以上の大きさを有する場合にエアギャップが形成される。 Furthermore, in the direction orthogonal to the extending direction of the first metal wiring, the height from the bottom of the third insulating film to the upper surface of the first metal wiring in the region consisting only of the inter-wiring insulating film / third insulation From the width ratio of the film, the height from the bottom of the second insulating film including the air gap in the region including the air gap or the third insulating film including the air gap to the upper surface of the first metal wiring / second or An air gap is formed when the width ratio of the third insulating film is 1.1 times or more.
なお、本発明の半導体装置は、
第１の絶縁膜上に等間隔で延在する領域を有する２本の第１の金属配線と、
第１の金属配線を覆う絶縁膜と、
絶縁膜を介して前記第１の金属配線と少なくとも一部重複する第２の金属配線と、
第１の金属配線の一方又は両方と第２の金属配線とを接続するための両金属配線に接するプラグとを少なくとも含み、
平面視で、絶縁膜が、等間隔で延在する領域における２本の第１の金属配線間にエアギャップを備える領域と備えない領域を有し、
プラグが、前記備えない領域の絶縁膜と接し、
備える領域の第１の金属配線間の絶縁膜が、第１の金属配線側から第２の絶縁膜及びエアギャップを備える第３の絶縁膜からなり、
備えない領域の第１の金属配線間の絶縁膜が、第３の絶縁膜からなる構成を有してもよい。
The semiconductor device of the present invention is
Two first metal wirings having regions extending at equal intervals on the first insulating film;
An insulating film covering the first metal wiring;
A second metal wiring at least partially overlapping the first metal wiring via an insulating film;
Including at least a plug in contact with both metal wirings for connecting one or both of the first metal wirings and the second metal wiring;
In plan view, the insulating film has a region with and without an air gap between the two first metal wirings in a region extending at equal intervals,
The plug is in contact with the insulating film in the region not provided,
The insulating film between the first metal wirings in the region provided comprises a second insulating film and a third insulating film provided with an air gap from the first metal wiring side,
The insulating film between the first metal wirings in the region not provided may have a configuration made of a third insulating film.
次に、半導体装置の製造方法を説明する。
まず、第１の絶縁膜上に所定間隔を備えた少なくとも一対の前記第１の金属配線を形成する。第１の絶縁膜は、特に限定されず、プラズマＣＶＤ法、ＣＶＤ法、熱酸化法等の公知の方法で形成できる。また、第１の金属配線は、特に限定されず、公知の方法で形成できる。例えば、蒸着法、ＣＶＤ法、スパッタ法等により金属膜を形成した後、フォト、エッチング技術を用いてパターニングすることで形成できる。
Next, a method for manufacturing a semiconductor device will be described.
First, at least a pair of the first metal wirings having a predetermined interval is formed on the first insulating film. The first insulating film is not particularly limited, and can be formed by a known method such as a plasma CVD method, a CVD method, or a thermal oxidation method. The first metal wiring is not particularly limited, and can be formed by a known method. For example, it can be formed by forming a metal film by a vapor deposition method, a CVD method, a sputtering method or the like and then patterning it using a photo or etching technique.
次に、一対の第１の金属配線を覆うように配線間絶縁膜を形成することで、エアギャップを含む領域と、配線間絶縁膜のみからなる領域を形成する。
層間絶縁膜の形成方法は、エアギャップを含む領域と、配線間絶縁膜のみからなる領域を作り分けることができる方法であれば、いずれの方法も使用できる。例えば、層間絶縁膜が、第１の金属配線側から、第２の絶縁膜及び第３の絶縁膜の２層からなる場合、この２層を適宜使用する方法がある。
Next, an inter-wiring insulating film is formed so as to cover the pair of first metal wirings, thereby forming a region including an air gap and a region including only the inter-wiring insulating film.
As a method for forming the interlayer insulating film, any method can be used as long as it can separately form a region including an air gap and a region including only an inter-wiring insulating film. For example, when the interlayer insulating film is composed of two layers of the second insulating film and the third insulating film from the first metal wiring side, there is a method of appropriately using these two layers.
具体的には、第３の絶縁膜の形成時に、同時にエアギャップを形成する方法がある。エアギャップは、第３の絶縁膜が形成される領域のアスペクト比が大きい部分に優先的に形成される。そのため、第１の金属配線の延在方向に直交する方向において、第２の絶縁膜の形成場所を調整することで、第３の絶縁膜を形成する第１の金属配線間のアスペクト比を、エアギャップの形成を所望する領域では大きく、所望しない領域では小さくする方法がある。即ち、所望する領域においてのみ、第２の絶縁膜を一対の第１の金属配線が向かい合う側壁の一方又は両方に形成することで、アスペクト比を調整できる。なお、所望する領域のアスペクト比は、所望しない領域のアスペクト比より１．１倍以上大きくすることでエアギャップが形成される。この条件では、エアギャップの作り分けがより容易となる。更に、第２の絶縁膜は、第１の金属配線の側壁に形成されていればよく、第１の金属配線間の第１の絶縁膜上に形成されていても、形成されていなくてもよい。形成されていない場合は、エアギャップがより下方に形成され、第１の金属配線層間の寄生容量を低減できる。 Specifically, there is a method of forming an air gap at the same time when the third insulating film is formed. The air gap is preferentially formed in a portion where the aspect ratio of the region where the third insulating film is formed is large. Therefore, by adjusting the formation position of the second insulating film in the direction orthogonal to the extending direction of the first metal wiring, the aspect ratio between the first metal wirings forming the third insulating film is There is a method in which the formation of the air gap is large in a region where the formation of the air gap is desired and is small in a region where it is not desired. That is, the aspect ratio can be adjusted by forming the second insulating film on one or both of the side walls where the pair of first metal wirings face each other only in a desired region. Note that the air gap is formed by making the aspect ratio of the desired region 1.1 times or more larger than the aspect ratio of the undesired region. Under this condition, it becomes easier to create the air gap. Furthermore, the second insulating film only needs to be formed on the side wall of the first metal wiring, and may or may not be formed on the first insulating film between the first metal wirings. Good. If it is not formed, the air gap is formed further downward, and the parasitic capacitance between the first metal wiring layers can be reduced.
なお、第１の絶縁膜が、同一のエッチング条件下で、第２の絶縁膜よりエッチングレートが遅い材料からなっていてもよい。遅い材料からなることで、エアギャップを含む領域を形成する際の第２の絶縁膜の除去において、第１の絶縁膜も同時に除去されるのを防止できる。その結果、エアギャップを有する領域と有さない領域とのアスペクト比の差をより大きくできる。第１の絶縁膜のドライエッチング速度は、第２の絶縁膜のドライエッチング速度の０．９倍以下の速度が望ましい。
例えば、上記ドライエッチング速度を満たす第１の絶縁膜と第２の絶縁膜の組み合わせとしては、ＳｉＮ／ＳｉＯ、ＳｉＮ／ＳｉＯＦ等が挙げられる。
Note that the first insulating film may be made of a material having a slower etching rate than the second insulating film under the same etching conditions. By being made of a slow material, it is possible to prevent the first insulating film from being removed at the same time when the second insulating film is removed when the region including the air gap is formed. As a result, the difference in aspect ratio between the region having the air gap and the region not having the air gap can be increased. The dry etching rate of the first insulating film is desirably 0.9 times or less the dry etching rate of the second insulating film.
For example, examples of the combination of the first insulating film and the second insulating film that satisfy the dry etching rate include SiN / SiO, SiN / SiOF, and the like.
更に、プラグを形成する領域の配線間絶縁膜を除去する。除去方法は、特に限定されず、公知のフォト、エッチング技術を使用できる。この後、除去部分にプラグ形成材料を埋めることでプラグを形成する。プラグの形成方法は、特に限定されず、例えば、蒸着法、ＣＶＤ法、スパッタ法等が挙げられる。また、プラグを形成後、ＣＭＰ法のような公知の平坦化技術により、プラグ及び層間絶縁膜の表面を平坦化してもよい。平坦化することで、第２の金属配線に段差が形成されることによる断線の発生を抑制できる。 Further, the inter-wiring insulating film in the region where the plug is formed is removed. The removal method is not particularly limited, and known photo and etching techniques can be used. Thereafter, a plug is formed by filling the removed portion with a plug forming material. The method for forming the plug is not particularly limited, and examples thereof include a vapor deposition method, a CVD method, and a sputtering method. Further, after the plug is formed, the surface of the plug and the interlayer insulating film may be planarized by a known planarization technique such as a CMP method. By flattening, occurrence of disconnection due to formation of a step in the second metal wiring can be suppressed.
次いで、プラグ上及び配線間絶縁膜上に第２の金属配線を形成することにより半導体装置を製造できる。第２の金属配線の形成方法は、特に限定されず、第１の金属配線の形成方法と同じ方法を使用できる。なお、第１の金属配線及び第２の金属配線上には、公知のＣＶＤ法、スパッタ法等により反射防止膜を形成してもよい。第２の金属配線を、層間絶縁膜としての第４の絶縁膜で覆ってもよい。 Next, a semiconductor device can be manufactured by forming a second metal wiring on the plug and the inter-wiring insulating film. The method for forming the second metal wiring is not particularly limited, and the same method as the method for forming the first metal wiring can be used. Note that an antireflection film may be formed on the first metal wiring and the second metal wiring by a known CVD method, sputtering method, or the like. The second metal wiring may be covered with a fourth insulating film as an interlayer insulating film.
以下、実施の形態を用いて本発明をより具体的に説明する。
（実施の形態１）
まず、実施の形態１の半導体装置の概略平面図を図１に、図１のＡ−Ａ’線の概略断面図を図２に示す。ここで、図１は、実施の形態１における半導体装置の配線レイアウトを模式的に示している。図２に示すように、半導体装置は、半導体基板１０１上に第１の絶縁膜１０２と、第１の絶縁膜１０２上の第１の金属配線１０３と、第２の絶縁膜１０４と第１の金属配線１０３を覆うように形成された第３の絶縁膜１０６及びエアギャップ１０７を備える領域と、第１の金属配線１０３間隙に備えられた第２の絶縁膜を有さない領域とを備えている。
次に、実施の形態１の半導体装置の製造方法について、図３〜図８を基に説明する。ここで、図３〜図８は、各工程における半導体装置の概略断面工程図である。
Hereinafter, the present invention will be described more specifically using embodiments.
(Embodiment 1)
First, a schematic plan view of the semiconductor device of the first embodiment is shown in FIG. 1, and a schematic cross-sectional view taken along line AA ′ of FIG. 1 is shown in FIG. Here, FIG. 1 schematically shows a wiring layout of the semiconductor device according to the first embodiment. As shown in FIG. 2, the semiconductor device includes a first insulating film 102 on a semiconductor substrate 101, a first metal wiring 103 on the first insulating film 102, a second insulating film 104, and a first insulating film 102. A region having a third insulating film 106 and an air gap 107 formed so as to cover the metal wiring 103 and a region having no second insulating film provided in the gap of the first metal wiring 103 are provided. Yes.
Next, a method for manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS. 3 to 8 are schematic cross-sectional process diagrams of the semiconductor device in each process.
図３のように半導体基板１０１の上に第１の絶縁膜１０２を堆積する。例えば、ＳｉＮ膜（比誘電率７．０）を以下の条件で形成する。
成膜設備：プラズマＣＶＤ
基板温度：３５０〜５００℃
膜厚：１０〜２００ｎｍ
ガス１：ＳｉＨ4 ５０〜４００ＳＣＣＭ
ガス２：ＮＨ3 ５０〜１０００ＳＣＣＭ
ガス３：Ｎ2 １〜３ＳＬＭ
ソースパワー（１３．５６ＭＨｚ）：１００〜１０００Ｗ
バイアスパワー（３５０ｋＨｚ）：５０〜５００Ｗ
真空度：１〜５Ｔｏｒｒ
（ＳＣＣＭはｓｔａｎｄｅｒｄ ｃｍ／ｍｉｎ：１気圧、２５℃、ＳＬＭはｓｔａｎｄｅｒｄ リットル／ｍｉｎ：１気圧、２５℃）
As shown in FIG. 3, a first insulating film 102 is deposited on the semiconductor substrate 101. For example, a SiN film (relative dielectric constant 7.0) is formed under the following conditions.
Deposition equipment: Plasma CVD
Substrate temperature: 350-500 ° C
Film thickness: 10-200 nm
Gas 1: SiH 4 50-400 SCCM
Gas 2: NH 3 50-1000 SCCM
Gas 3: N 2 1~3SLM
Source power (13.56 MHz): 100 to 1000 W
Bias power (350 kHz): 50 to 500 W
Degree of vacuum: 1-5 Torr
(SCCM is standard cm / min: 1 atm, 25 ° C., SLM is standard liter / min: 1 atm, 25 ° C.)
次に、第１の絶縁膜１０２上に金属膜を堆積する。例えば、Ｔｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮの順にそれぞれ２０ｎｍ、３０ｎｍ、４００ｎｍ、５０ｎｍ堆積して金属膜とする。公知のフォト、エッチング技術を用いて、金属膜を第１の金属配線１０３に加工する。
次に、図４のように第１の絶縁膜１０２と第１の金属配線１０３を覆うように第２の絶縁膜１０４を堆積する。例えば、ＳｉＯ膜（比誘電率４．２）を以下の条件で形成する。
成膜設備：プラズマＣＶＤ
基板温度：３５０〜５００℃
膜厚：１０〜１５０ｎｍ
ガス１：ＴＥＯＳ ４００〜１０００ｍｇ
ガス２：Ｏ2 ３００〜１０００ＳＣＣＭ
ガス３：Ｈｅ ３００〜１０００ＳＣＣＭ
ソースパワー（１３．５６ＭＨｚ）：３００〜１５００Ｗ
真空度：３〜１５Ｔｏｒｒ
Next, a metal film is deposited over the first insulating film 102. For example, Ti, TiN, AlCu, and TiN are sequentially deposited in the order of 20 nm, 30 nm, 400 nm, and 50 nm to form a metal film. The metal film is processed into the first metal wiring 103 by using a known photo-etching technique.
Next, as shown in FIG. 4, a second insulating film 104 is deposited so as to cover the first insulating film 102 and the first metal wiring 103. For example, a SiO film (relative dielectric constant 4.2) is formed under the following conditions.
Deposition equipment: Plasma CVD
Substrate temperature: 350-500 ° C
Film thickness: 10 to 150 nm
Gas 1: TEOS 400-1000mg
Gas 2: O 2 300-1000 SCCM
Gas 3: He 300-1000 SCCM
Source power (13.56 MHz): 300-1500 W
Degree of vacuum: 3-15 Torr
また、第１の金属配線の側壁に形成される第２の絶縁膜の膜厚は、第１の金属配線の間隔の１／２未満とし、エアギャップの大きさに応じて膜厚調整を行う。
次に、図５のように公知のフォト技術にて、エアギャップの形成を所望する領域を覆い、エアギャップの形成を所望しない領域を露出させたレジストパターンを形成し、このパターンをマスクとしてケミカルドライエッチにてエアギャップの形成を所望しない領域の第２の絶縁膜を除去する。その後、レジストパターンを除去する。なお、ケミカルドライエッチングは、例えば、ＣＦ系のガスを用いて行う。図５中、参照番号１０５はフォトレジストを意味する。
Further, the thickness of the second insulating film formed on the side wall of the first metal wiring is set to be less than ½ of the interval of the first metal wiring, and the film thickness is adjusted according to the size of the air gap. .
Next, as shown in FIG. 5, a known photo technology is used to form a resist pattern that covers a region where the air gap is desired to be formed and exposes a region where the air gap is not desired, and uses this pattern as a mask. The second insulating film in the region where the formation of the air gap is not desired is removed by dry etching. Thereafter, the resist pattern is removed. The chemical dry etching is performed using, for example, a CF-based gas. In FIG. 5, reference numeral 105 denotes a photoresist.
次に、図６のように半導体基板１０１上の第１の絶縁膜１０２と、第２の絶縁膜１０４と、第１の金属配線１０３を覆うように、第３の絶縁膜１０６を形成する。例えば、第３の絶縁膜１０６は以下の条件で形成したＳｉＯ膜（比誘電率４．２）とする。
成膜設備：ＨＤＰ−ＣＶＤ（高密度プラズマ化学気相成長法）
基板温度：３００〜５００℃
膜厚：３００〜２０００ｎｍ
ガス１：ＳｉＨ4 ５０〜２００ＳＣＣＭ
ガス２：Ｏ2 ５０〜３００ＳＣＣＭ
ガス３：Ａｒ ５０〜３００ＳＣＣＭ
ソースパワー（４００ｋＨｚ）：２０００〜５０００Ｗ
バイアスパワー（１３．５６ＭＨｚ）：１０００〜４０００Ｗ
Next, as shown in FIG. 6, a third insulating film 106 is formed so as to cover the first insulating film 102, the second insulating film 104, and the first metal wiring 103 on the semiconductor substrate 101. For example, the third insulating film 106 is an SiO film (relative dielectric constant 4.2) formed under the following conditions.
Deposition equipment: HDP-CVD (High Density Plasma Chemical Vapor Deposition)
Substrate temperature: 300-500 ° C
Film thickness: 300-2000nm
Gas 1: SiH 4 50-200 SCCM
Gas 2: O 2 50-300 SCCM
Gas 3: Ar 50-300 SCCM
Source power (400 kHz): 2000 to 5000 W
Bias power (13.56 MHz): 1000 to 4000 W
ＨＤＰ−ＣＶＤ法で第３の絶縁膜１０６を形成することで、第１の金属配線間が所定のアスペクト比以上であればエアギャップ１０７が形成される。例えば、成膜チャンバーにＳｉＨ4を１００ｓｃｃｍ、Ｏ2を１００ｓｃｃｍ、Ａｒを３００ｓｃｃｍ導入し、周波数４５０ｋＨｚのプラズマ発生源の電力（ソースパワー）を３５００Ｗ、周波数１３．５６ＭＨｚのバイアスパワーを２０００Ｗとする。この条件であれば、第１の金属配線間隙のアスペクト比として２．５以下の埋め込みが可能である。このとき、設計で規定される最小配線間隔を、例えば第１の金属配線の間隔が２００ｎｍ、高さが５００ｎｍ、第１の金属配線の側壁に形成される第２の絶縁膜１０４の膜厚が５０ｎｍとするとき、第２の絶縁膜を有さない領域の配線間のアスペクト比は２．５となりエアギャップが形成されない。しかし、第２の絶縁膜１０４を有する領域は、配線間のアスペクト比が５．０となりエアギャップ１０７が形成される。ここでは配線間隙のアスペクト比を２．５として成膜条件を記載したが、電力やガス流量などを変えることで所定のアスペクト比の値は０．１から４の範囲で任意に変えることができる。 By forming the third insulating film 106 by the HDP-CVD method, the air gap 107 is formed if the distance between the first metal wirings is not less than a predetermined aspect ratio. For example, 100 sccm of SiH 4 , 100 sccm of O 2 and 300 sccm of Ar are introduced into the deposition chamber, the power of the plasma generation source with a frequency of 450 kHz (source power) is 3500 W, and the bias power with a frequency of 13.56 MHz is 2000 W. Under this condition, it is possible to fill the first metal wiring gap with an aspect ratio of 2.5 or less. At this time, the minimum wiring interval specified by the design is, for example, the interval between the first metal wirings is 200 nm, the height is 500 nm, and the film thickness of the second insulating film 104 formed on the side wall of the first metal wiring is When the thickness is 50 nm, the aspect ratio between the wirings in the region having no second insulating film is 2.5, and no air gap is formed. However, in the region having the second insulating film 104, the aspect ratio between the wirings becomes 5.0, and the air gap 107 is formed. Here, the film forming conditions are described with the aspect ratio of the wiring gap being 2.5, but the predetermined aspect ratio value can be arbitrarily changed in the range of 0.1 to 4 by changing the power, gas flow rate, or the like. .
次に、公知のＣＭＰ（化学的機械研磨）技術を用いて平坦化を行う。なお、平坦化処理前にプラズマＴＥＯＳ膜のような絶縁膜を堆積し、次いで平坦化処理をしてもよい。
次に、図７のように第１の金属配線１０３と第２の金属配線を接続するためのプラグ形成用の接続孔を公知のフォト、エッチング技術により形成し、公知の金属膜堆積技術により接続孔を金属で充填し、公知のＣＭＰ技術により接続孔外の金属膜を除去することでプラグ１０８を形成する。例えば、形成された接続孔にＣＶＤ法によりＴｉＮ、Ｗの順にそれぞれ１０ｎｍ、３００ｎｍ堆積し、ＣＭＰ法により接続孔外のＴｉＮ、Ｗを除去することでプラグを形成できる。このとき、第１の金属配線１０３と接続孔のアライメントにずれが生じることで、プラグがボトムボーダーレスビアとなることがある。
Next, planarization is performed using a known CMP (Chemical Mechanical Polishing) technique. Note that an insulating film such as a plasma TEOS film may be deposited before the planarization process, and then the planarization process may be performed.
Next, as shown in FIG. 7, a plug forming connection hole for connecting the first metal wiring 103 and the second metal wiring is formed by a known photo-etching technique and connected by a known metal film deposition technique. The plug 108 is formed by filling the hole with metal and removing the metal film outside the connection hole by a known CMP technique. For example, plugs can be formed by depositing TiN and W in the order of TiN and W in the formed connection holes in the order of 10 nm and 300 nm, respectively, and removing TiN and W outside the connection holes by CMP. At this time, the plug may become a bottom borderless via due to a shift in alignment between the first metal wiring 103 and the connection hole.
実施の形態１では、第１の金属配線間に第２の絶縁膜が存在せずエアギャップが形成されない領域にプラグが設けられる。よって、この領域には、ボトムボーダーレスビアが形成されないため、エアギャップを介して隣接配線が短絡するという不良を防止できる。 In the first embodiment, the plug is provided in a region where the second insulating film does not exist between the first metal wirings and the air gap is not formed. Therefore, since the bottom borderless via is not formed in this region, it is possible to prevent a defect that the adjacent wiring is short-circuited through the air gap.
次に、図８のように公知のフォト、エッチング技術を用いて金属膜を加工することで第２の金属配線１０９を形成する。例えば、Ｔｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮの順にそれぞれ２０ｎｍ、３０ｎｍ、４００ｎｍ、５０ｎｍ堆積して金属膜を形成する。公知のフォト、エッチング技術を用いて金属膜を第２の金属配線１０９に加工する。 Next, as shown in FIG. 8, a second metal wiring 109 is formed by processing the metal film using a known photo-etching technique. For example, Ti, TiN, AlCu, and TiN are sequentially deposited in the order of 20 nm, 30 nm, 400 nm, and 50 nm to form a metal film. The metal film is processed into the second metal wiring 109 using a known photo and etching technique.
また、第１の配線金属膜上にＳｉＯＮ膜などの反射防止膜を堆積してもよい。次に、第４の絶縁膜１１０を堆積する。上記のように配線とプラグを形成する工程を経ることで、図２のように配線間にエアギャップを有する多層配線が形成できる。なお、第２絶縁膜を除去するためのエッチングガスとしてＣ5Ｆ8を使用した場合、第１の絶縁膜のエッチングレートは、２５ｎｍ／ｍｉｎであり、第２の絶縁膜のエッチングレートは、５００ｎｍ／ｍｉｎである。 Further, an antireflection film such as a SiON film may be deposited on the first wiring metal film. Next, a fourth insulating film 110 is deposited. Through the process of forming the wiring and the plug as described above, a multilayer wiring having an air gap between the wirings can be formed as shown in FIG. When C 5 F 8 is used as an etching gas for removing the second insulating film, the etching rate of the first insulating film is 25 nm / min, and the etching rate of the second insulating film is 500 nm. / Min.
（実施の形態２）
まず、実施の形態２の半導体装置の概略平面図を図９に、図９のＡ−Ａ’線の概略断面図を図１０に示す。ここで、図９は、実施の形態２における半導体装置の配線レイアウトを模式的に示している。図１０に示すように、半導体装置は、半導体基板２０１上に第１の絶縁膜２０２と、第１の絶縁膜２０２上の第１の金属配線２０３と、第２の絶縁膜と第１の金属配線を覆うように形成された第３の絶縁膜２０６及びエアギャップ２０７を備える領域と、第１の金属配線２０３間隙に第２の絶縁膜を有さない領域とを備えている。
次に、実施の形態２の半導体装置の製造方法について、図１１〜図１７を基に説明する。ここで、図１１〜図１７は、各工程における半導体装置の概略工程断面図である。
(Embodiment 2)
First, a schematic plan view of the semiconductor device of the second embodiment is shown in FIG. 9, and a schematic cross-sectional view taken along line AA ′ of FIG. 9 is shown in FIG. Here, FIG. 9 schematically shows the wiring layout of the semiconductor device according to the second embodiment. As shown in FIG. 10, the semiconductor device includes a first insulating film 202 on a semiconductor substrate 201, a first metal wiring 203 on the first insulating film 202, a second insulating film, and a first metal. A region having a third insulating film 206 and an air gap 207 formed to cover the wiring and a region having no second insulating film in the gap between the first metal wirings 203 are provided.
Next, a method for manufacturing the semiconductor device according to the second embodiment will be described with reference to FIGS. Here, FIGS. 11 to 17 are schematic process cross-sectional views of the semiconductor device in each process.
図１１のように半導体基板２０１の上に第１の絶縁膜２０２を堆積する。例えば、ＳｉＮ膜（比誘電率７．０）を以下の条件で形成する。
成膜設備：プラズマＣＶＤ
基板温度：３５０〜５００℃
膜厚：１０〜２００ｎｍ
ガス１：ＳｉＨ4 ５０〜４００ＳＣＣＭ
ガス２：ＮＨ3 ５０〜１０００ＳＣＣＭ
ガス３：Ｎ2 １〜３ＳＬＭ
ソースパワー（１３．５６ＭＨｚ）：１００〜１０００Ｗ
バイアスパワー（３５０ｋＨｚ）：５０〜５００Ｗ
真空度：１〜５Ｔｏｒｒ
次に、第１の絶縁膜２０２上に金属膜を堆積する。例えば、Ｔｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮの順にそれぞれ２０ｎｍ、３０ｎｍ、４００ｎｍ、５０ｎｍ堆積して金属膜とする。公知のフォト、エッチング技術を用いて、金属膜を第１の金属配線２０３に加工する。
As shown in FIG. 11, a first insulating film 202 is deposited on the semiconductor substrate 201. For example, a SiN film (relative dielectric constant 7.0) is formed under the following conditions.
Deposition equipment: Plasma CVD
Substrate temperature: 350-500 ° C
Film thickness: 10-200 nm
Gas 1: SiH 4 50-400 SCCM
Gas 2: NH 3 50-1000 SCCM
Gas 3: N 2 1~3SLM
Source power (13.56 MHz): 100 to 1000 W
Bias power (350 kHz): 50 to 500 W
Degree of vacuum: 1-5 Torr
Next, a metal film is deposited over the first insulating film 202. For example, Ti, TiN, AlCu, and TiN are sequentially deposited in the order of 20 nm, 30 nm, 400 nm, and 50 nm to form a metal film. The metal film is processed into the first metal wiring 203 using a known photo and etching technique.
次に、図１２のように第１の絶縁膜２０２と第１の金属配線２０３を覆うように第２の絶縁膜２０４を堆積する。例えば、ＳｉＯ膜（比誘電率４．２）を以下の条件で形成する。
成膜設備：プラズマＣＶＤ
基板温度：３５０〜５００℃
膜厚：１０〜１５０ｎｍ
ガス１：ＴＥＯＳ ４００〜１０００ｍｇ
ガス２：Ｏ2 ３００〜１０００ＳＣＣＭ
ガス３：Ｈｅ ３００〜１０００ＳＣＣＭ
ソースパワー（１３．５６ＭＨｚ）：３００〜１５００Ｗ
真空度：３〜１５Ｔｏｒｒ
Next, as shown in FIG. 12, a second insulating film 204 is deposited so as to cover the first insulating film 202 and the first metal wiring 203. For example, a SiO film (relative dielectric constant 4.2) is formed under the following conditions.
Deposition equipment: Plasma CVD
Substrate temperature: 350-500 ° C
Film thickness: 10 to 150 nm
Gas 1: TEOS 400-1000mg
Gas 2: O 2 300-1000 SCCM
Gas 3: He 300-1000 SCCM
Source power (13.56 MHz): 300-1500 W
Degree of vacuum: 3-15 Torr
また、第１の金属配線の側壁に形成される第２の絶縁膜の膜厚は、第１の金属配線の間隔の１／２未満とし、エアギャップの大きさに応じて膜厚調整を行う。
次に、図１３のように第２の絶縁膜を異方性ドライエッチングする。なお、異方性ドライエッチングは、例えば、ＣＦ系のガスを用いて行う。ここで行う異方性ドライエッチングにより第１の金属配線間の底部、配線の上部の第２の絶縁膜が除去されサイドウォール形状２０４’となる。その結果、以降形成されるエアギャップをより配線の底部に形成することが可能となる。
Further, the thickness of the second insulating film formed on the side wall of the first metal wiring is set to be less than ½ of the interval of the first metal wiring, and the film thickness is adjusted according to the size of the air gap. .
Next, anisotropic dry etching is performed on the second insulating film as shown in FIG. The anisotropic dry etching is performed using, for example, a CF-based gas. By the anisotropic dry etching performed here, the second insulating film at the bottom between the first metal wirings and at the top of the wiring is removed to form a sidewall shape 204 ′. As a result, it is possible to further form an air gap formed thereafter at the bottom of the wiring.
次に、図１４のように公知のフォト技術にて、エアギャップの形成を所望する領域を覆い、エアギャップの形成を所望しない領域を露出させたレジストパターンを形成し、このパターンをマスクとしてケミカルドライエッチにてエアギャップの形成を所望しない領域の第２の絶縁膜を除去する。その後、レジストパターンを除去する。なお、ケミカルドライエッチングは、例えば、ＣＦ系のガスを用いて行う。図１４中、参照番号２０５はフォトレジストを意味する。 Next, as shown in FIG. 14, a known photo technology is used to form a resist pattern that covers a region where the air gap is desired and exposes a region where the air gap is not desired, and uses this pattern as a mask. The second insulating film in the region where the formation of the air gap is not desired is removed by dry etching. Thereafter, the resist pattern is removed. The chemical dry etching is performed using, for example, a CF-based gas. In FIG. 14, reference numeral 205 denotes a photoresist.
次に、図１５のように半導体基板２０１上の第１の絶縁膜２０２と、第２の絶縁膜２０４と、第１の金属配線２０３を覆うように第３の絶縁膜２０６を形成する。例えば、第３の絶縁膜２０６は以下の条件で形成したＳｉＯ膜（比誘電率４．２）とする。
成膜設備：ＨＤＰ−ＣＶＤ
基板温度：３００〜５００℃
膜厚：３００〜２０００ｎｍ
ガス１：ＳｉＨ4 ５０〜２００ＳＣＣＭ
ガス２：Ｏ2 ５０〜３００ＳＣＣＭ
ガス３：Ａｒ ５０〜３００ＳＣＣＭ
ソースパワー（４００ｋＨｚ）：２０００〜５０００Ｗ
バイアスパワー（１３．５６ＭＨｚ）：１０００〜４０００Ｗ
Next, as shown in FIG. 15, a third insulating film 206 is formed so as to cover the first insulating film 202, the second insulating film 204, and the first metal wiring 203 on the semiconductor substrate 201. For example, the third insulating film 206 is a SiO film (relative dielectric constant 4.2) formed under the following conditions.
Deposition equipment: HDP-CVD
Substrate temperature: 300-500 ° C
Film thickness: 300-2000nm
Gas 1: SiH 4 50-200 SCCM
Gas 2: O 2 50-300 SCCM
Gas 3: Ar 50-300 SCCM
Source power (400 kHz): 2000 to 5000 W
Bias power (13.56 MHz): 1000 to 4000 W
ＨＤＰ−ＣＶＤ法で第３の絶縁膜２０６を形成することで、第１の金属配線間が所定のアスペクト比以上であればエアギャップ２０７が形成される。例えば、成膜チャンバーにＳｉＨ4を１００ｓｃｃｍ、Ｏ2を１００ｓｃｃｍ、Ａｒを３００ｓｃｃｍ導入し、周波数４５０ｋＨｚのプラズマ発生源の電力を３５００Ｗ、周波数１３．５６ＭＨｚのバイアス電力を２０００Ｗとする。この条件であれば、第１の金属配線間隙のアスペクト比として２．５以下の埋め込みが可能である。このとき、設計で規定される最小配線間隔を、例えば金属配線間隔が２００ｎｍ、金属配線の高さが５００ｎｍ、第１の金属配線の側壁に形成される第２の絶縁膜２０４の膜厚が５０ｎｍとするとき、第２の絶縁膜を有さない領域の配線間のアスペクト比は２．５となりエアギャップが形成されない。しかし、第２の絶縁膜２０４を有する領域は、配線間のアスペクト比が５．０となりエアギャップ２０７が形成される。ここでは配線間隙のアスペクト比を２．５として成膜条件を記載したが、電力やガス流量などを変えることで所定のアスペクト比の値は０．１から４の範囲で任意に変えることができる。 By forming the third insulating film 206 by the HDP-CVD method, the air gap 207 is formed if the distance between the first metal wirings is not less than a predetermined aspect ratio. For example, 100 sccm of SiH 4 , 100 sccm of O 2 and 300 sccm of Ar are introduced into the film formation chamber, the power of the plasma generation source with a frequency of 450 kHz is 3500 W, and the bias power with a frequency of 13.56 MHz is 2000 W. Under this condition, it is possible to fill the first metal wiring gap with an aspect ratio of 2.5 or less. At this time, the minimum wiring interval specified by the design is, for example, a metal wiring interval of 200 nm, a metal wiring height of 500 nm, and a thickness of the second insulating film 204 formed on the side wall of the first metal wiring of 50 nm. In this case, the aspect ratio between the wirings in the region having no second insulating film is 2.5, and no air gap is formed. However, in the region having the second insulating film 204, the aspect ratio between the wirings becomes 5.0, and the air gap 207 is formed. Here, the film forming conditions are described with the aspect ratio of the wiring gap being 2.5, but the predetermined aspect ratio value can be arbitrarily changed in the range of 0.1 to 4 by changing the power, gas flow rate, or the like. .
次に、公知のＣＭＰ（化学的機械研磨）技術を用いて平坦化を行う。なお、平坦化処理前にプラズマＴＥＯＳ膜のような絶縁膜を堆積し、次いで平坦化処理をしてもよい。
次に、図１６のように第１の金属配線２０３と第２の金属配線を接続するためのプラグ形成用の接続孔を公知のフォト、エッチング技術により形成し、公知の金属膜堆積技術により接続孔を金属膜で充填し、公知のＣＭＰ技術により接続孔外の金属膜を除去することでプラグ２０８を形成する。例えば、形成された接続孔にＣＶＤ法によりＴｉＮ、Ｗの順にそれぞれ１０ｎｍ、３００ｎｍ堆積し、ＣＭＰ法により接続孔外のＴｉＮ、Ｗを除去することでプラグを形成できる。このとき、第１の金属配線と接続孔のアライメントにずれが生じることで、プラグがボトムボーダーレスビアとなることがある。
Next, planarization is performed using a known CMP (Chemical Mechanical Polishing) technique. Note that an insulating film such as a plasma TEOS film may be deposited before the planarization process, and then the planarization process may be performed.
Next, as shown in FIG. 16, a plug forming connection hole for connecting the first metal wiring 203 and the second metal wiring is formed by a known photo-etching technique and connected by a known metal film deposition technique. The hole is filled with a metal film, and the plug 208 is formed by removing the metal film outside the connection hole by a known CMP technique. For example, plugs can be formed by depositing TiN and W in the order of TiN and W in the formed connection holes in the order of 10 nm and 300 nm, respectively, and removing TiN and W outside the connection holes by CMP. At this time, the plug may become a bottom borderless via due to a shift in alignment between the first metal wiring and the connection hole.
実施の形態２では、第１の金属配線間に第２の絶縁膜が存在せずエアギャップが形成されない領域にプラグが設けられる。よって、この領域には、ボトムボーダーレスビアが形成されないため、エアギャップを介した隣接配線が短絡するという不良を防止できる。 In the second embodiment, the plug is provided in a region where the second insulating film does not exist between the first metal wirings and the air gap is not formed. Therefore, since the bottom borderless via is not formed in this region, it is possible to prevent the short circuit of the adjacent wiring via the air gap.
次に、図１７のように公知のフォト、エッチング技術を用いて金属膜を加工することで第２の金属配線２０９を形成する。例えば、Ｔｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮの順にそれぞれ２０ｎｍ、３０ｎｍ、４００ｎｍ、５０ｎｍ堆積して金属膜を形成する。公知のフォト、エッチング技術を用いて金属膜を第２の金属配線２０９に加工する。 Next, as shown in FIG. 17, a second metal wiring 209 is formed by processing the metal film using a known photo and etching technique. For example, Ti, TiN, AlCu, and TiN are sequentially deposited in the order of 20 nm, 30 nm, 400 nm, and 50 nm to form a metal film. The metal film is processed into the second metal wiring 209 by using a known photo-etching technique.
また、第１の配線金属膜上にＳｉＯＮ膜などの反射防止膜を堆積してもよい。次に、第４の絶縁膜２１０を堆積する。上記のように配線とプラグを形成する工程を経ることで、図１０のように配線間にエアギャップを有する多層配線が形成できる。なお、第２絶縁膜を除去するためのエッチングガスとしてＣ5Ｆ8を使用した場合、第１の絶縁膜のエッチングレートは、２５ｎｍ／ｍｉｎであり、第２の絶縁膜のエッチングレートは、５００ｎｍ／ｍｉｎである。 Further, an antireflection film such as a SiON film may be deposited on the first wiring metal film. Next, a fourth insulating film 210 is deposited. Through the process of forming the wiring and the plug as described above, a multilayer wiring having an air gap between the wirings can be formed as shown in FIG. When C 5 F 8 is used as an etching gas for removing the second insulating film, the etching rate of the first insulating film is 25 nm / min, and the etching rate of the second insulating film is 500 nm. / Min.
以上のように、本発明によれば、配線間に選択的にエアギャップを形成して配線間の寄生容量を低減することができる。また、ボトムボーダーレスビアが形成される配線間には絶縁膜を堆積してエアギャップを介した隣接配線との短絡を防ぐことができる。このような配線間の寄生容量を低減した多層配線は、より高速な、より微細な半導体装置に係る分野に広く応用することが可能である。 As described above, according to the present invention, the air gap can be selectively formed between the wirings to reduce the parasitic capacitance between the wirings. Further, an insulating film can be deposited between the wirings in which the bottom borderless vias are formed to prevent a short circuit with an adjacent wiring through the air gap. Such multilayer wiring with reduced parasitic capacitance between the wirings can be widely applied to the field related to higher-speed and finer semiconductor devices.
１０１ ２０１ ３０１ ４０１ 半導体基板
１０２ ２０２ 第１の絶縁膜
１０３ ２０３ ３０２ ４０２ 第１の配線金属
１０４ ２０４ ４０３ 第２の絶縁膜
１０５ ２０５ フォトレジスト
１０６ ２０６ ４０４ 第３の絶縁膜
１０７ ２０７ ３０４ ４０５ エアギャップ
１０８ ２０８ ３０５ ４０６ 接続プラグ
１０９ ２０９ ３０６ ４０７ 第２の金属配線
１１０ ２１０ 第４の絶縁膜
２０４’ サイドウォール形状
３０３ 第１の層間絶縁膜
３０５’ ４０６’ 接続孔と接続したエアギャップ
３０７ ４０８ 第２の層間絶縁膜
101 201 301 401 Semiconductor substrate 102 202 First insulating film 103 203 302 402 First wiring metal 104 204 403 Second insulating film 105 205 Photo resist 106 206 404 Third insulating film 107 207 304 405 Air gap 108 208 305 406 Connecting plug 109 209 306 407 Second metal wiring 110 210 Fourth insulating film 204 ′ Side wall shape 303 First interlayer insulating film 305 ′ 406 ′ Air gap 307 408 Second interlayer insulating connected to connecting hole film
Claims (8)
前記第１の金属配線を覆う配線間絶縁膜と、
前記配線間絶縁膜上で、前記第１の金属配線と交差する第２の金属配線と、
前記一対の第１の金属配線の一方又は両方と前記第２の金属配線とに接続されるプラグとを備え、
前記配線間絶縁膜が、前記一対の第１の金属配線の間において、エアギャップを含む領域と、配線間絶縁膜のみからなる領域とを備え、
前記配線間絶縁膜のみからなる領域が、前記プラグと接続される部位に対応する前記一対の第１の金属配線間に位置し、
前記配線間絶縁膜が、
前記エアギャップを含む領域において、一方の第１の金属配線の側壁から他方の第１の金属配線の側壁に向かって、第２の絶縁膜、エアギャップを含む第３の絶縁膜及び第２の絶縁膜の組み合わせ、第２の絶縁膜、エアギャップを含む第３の絶縁膜の組み合わせ、又はエアギャップを含む第２の絶縁膜のいずれかからなる構成を有し、かつ
前記配線間絶縁膜のみからなる領域において、一方の第１の金属配線の側壁から他方の第１の金属配線の側壁に向かって、第２の絶縁膜及び第３の絶縁膜の組み合わせ、又は第３の絶縁膜のみからなる構成を有する
ことを特徴とする半導体装置。 At least a pair of first metal wirings provided at predetermined intervals on the first insulating film;
An inter-wiring insulating film covering the first metal wiring;
A second metal wiring intersecting the first metal wiring on the inter-wiring insulating film;
A plug connected to one or both of the pair of first metal wirings and the second metal wiring;
The inter-wiring insulating film includes a region including an air gap between the pair of first metal wirings and a region including only the inter-wiring insulating film,
A region consisting only of the inter-wiring insulating film is located between the pair of first metal wirings corresponding to a portion connected to the plug ,
The inter-wiring insulating film is
In the region including the air gap, the second insulating film, the third insulating film including the air gap, and the second insulating film are formed from the side wall of one first metal wiring toward the side wall of the other first metal wiring. A combination of insulating films, a second insulating film, a third insulating film including an air gap, or a second insulating film including an air gap; and
In the region consisting only of the inter-wiring insulating film, the combination of the second insulating film and the third insulating film, or the first insulating film, from the side wall of one first metal wiring toward the side wall of the other first metal wiring, A semiconductor device characterized by comprising only three insulating films .
前記配線間絶縁膜のみからなる領域の前記第３の絶縁膜の底部から前記第１の金属配線の上面までの高さ／前記第３の絶縁膜の幅比より、前記エアギャップを含む領域のエアギャップを含む第２の絶縁膜又はエアギャップを含む第３の絶縁膜の底部から前記第１の金属配線の上面までの高さ／前記第２又は第３の絶縁膜の幅比が１．１倍以上大きいことを特徴とする請求項１又は２に記載の半導体装置。 In a direction perpendicular to the extending direction of the first metal wiring,
Based on the ratio of the height from the bottom of the third insulating film to the top surface of the first metal wiring / the width of the third insulating film in the region consisting only of the inter-wiring insulating film, the region including the air gap The height ratio from the bottom of the second insulating film including the air gap or the third insulating film including the air gap to the upper surface of the first metal wiring / the width ratio of the second or third insulating film is 1. The semiconductor device according to claim 1 , wherein the semiconductor device is one or more times larger.
前記第１の絶縁膜上に所定間隔を備えた少なくとも一対の前記第１の金属配線を形成する工程と、
前記一対の第１の金属配線を覆うように前記配線間絶縁膜を形成することで、前記エアギャップを含む領域と、前記配線間絶縁膜のみからなる領域を形成する工程と、
前記プラグを形成する領域の前記配線間絶縁膜を除去し、除去部分にプラグ形成材料を埋めることでプラグを形成する工程と、
前記プラグ上及び前記配線間絶縁膜上に前記第２の金属配線を形成する工程と
を備えることを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device according to any one of claims 1 to 4 ,
Forming at least a pair of the first metal wires having a predetermined interval on the first insulating film;
Forming the inter-wiring insulating film so as to cover the pair of first metal wirings, thereby forming a region including the air gap and a region including only the inter-wiring insulating film;
Removing the inter-wiring insulating film in a region where the plug is to be formed, and forming a plug by filling a plug forming material in the removed portion;
Forming the second metal wiring on the plug and on the inter-wiring insulating film. A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007303430A JP5303139B2 (en) | 2007-11-22 | 2007-11-22 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007303430A JP5303139B2 (en) | 2007-11-22 | 2007-11-22 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009130126A JP2009130126A (en) | 2009-06-11 |
| JP5303139B2 true JP5303139B2 (en) | 2013-10-02 |
Family
ID=40820750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007303430A Expired - Fee Related JP5303139B2 (en) | 2007-11-22 | 2007-11-22 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5303139B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5635301B2 (en) | 2010-05-12 | 2014-12-03 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | Semiconductor device and manufacturing method thereof |
| KR102190654B1 (en) | 2014-04-07 | 2020-12-15 | 삼성전자주식회사 | Semiconductor device and method of fabricating the same |
| KR102567527B1 (en) * | 2016-11-07 | 2023-08-16 | 삼성전자주식회사 | A semiconductor device and method of manufacturing the semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641711A (en) * | 1994-04-28 | 1997-06-24 | Texas Instruments Incorporated | Low dielectric constant insulation in VLSI applications |
| JPH09107030A (en) * | 1995-10-09 | 1997-04-22 | Sharp Corp | Method for manufacturing semiconductor device |
| JP3085231B2 (en) * | 1997-02-20 | 2000-09-04 | 日本電気株式会社 | Method for manufacturing semiconductor device |
| JPH10284592A (en) * | 1997-03-31 | 1998-10-23 | Sony Corp | Manufacture of semiconductor device |
| JP2004193431A (en) * | 2002-12-12 | 2004-07-08 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
| JP4956919B2 (en) * | 2005-06-08 | 2012-06-20 | 株式会社日立製作所 | Semiconductor device and manufacturing method thereof |
-
2007
- 2007-11-22 JP JP2007303430A patent/JP5303139B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009130126A (en) | 2009-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5898991B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| US7056822B1 (en) | Method of fabricating an interconnect structure employing air gaps between metal lines and between metal layers | |
| US7268434B2 (en) | Semiconductor device and method of manufacturing the same | |
| WO2009104233A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP2002246467A (en) | Semiconductor device and its forming method | |
| JP2008166726A (en) | Semiconductor device and method of manufacturing the same | |
| US9373586B2 (en) | Copper etching integration scheme | |
| JPH10189716A (en) | Semiconductor device and manufacturing method thereof | |
| WO2012006766A1 (en) | Semiconductor structure and manufacturing method thereof | |
| JP2006253645A (en) | Semiconductor device and manufacturing method thereof | |
| JP5303139B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2003347401A (en) | Semiconductor device having multilayer wiring structure and its manufacturing method | |
| JP3525788B2 (en) | Method for manufacturing semiconductor device | |
| JP2009182203A (en) | Semiconductor apparatus and method of manufacturing same | |
| JP2004311477A (en) | Method of manufacturing semiconductor device | |
| JP2009147054A (en) | Semiconductor device and its manufacturing method | |
| JP2007281197A (en) | Semiconductor device and its manufacturing method | |
| JPH11307628A (en) | Semiconductor device and manufacture thereof | |
| JP2003110017A (en) | Semiconductor device and method of fabricating the same | |
| KR101023073B1 (en) | Method for manufacturing Semiconductor Device | |
| JP2002217289A (en) | Semiconductor device and manufacturing method thereof | |
| JP2000058651A (en) | Semiconductor device comprising multilayer interconnection and manufacture of the device | |
| JP3439447B2 (en) | Method for manufacturing semiconductor device | |
| JP3464163B2 (en) | Method for manufacturing semiconductor device | |
| KR19980064633A (en) | Semiconductor device having multilayer wiring structure and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100218 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121022 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121030 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130319 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130426 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130528 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130624 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |