JP2004193431A - Semiconductor device and its manufacturing method - Google Patents

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JP2004193431A
JP2004193431A JP2002361363A JP2002361363A JP2004193431A JP 2004193431 A JP2004193431 A JP 2004193431A JP 2002361363 A JP2002361363 A JP 2002361363A JP 2002361363 A JP2002361363 A JP 2002361363A JP 2004193431 A JP2004193431 A JP 2004193431A
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insulating film
wiring
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film
semiconductor device
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Application number
JP2002361363A
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Japanese (ja)
Inventor
Takeshi Fujiwara
Junji Noguchi
剛 藤原
純司 野口
Original Assignee
Renesas Technology Corp
株式会社ルネサステクノロジ
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Abstract

<P>PROBLEM TO BE SOLVED: To enhance a dielectric breakdown resistance between copper wirings of a semiconductor device and to reduce a capacity between the copper wirings. <P>SOLUTION: A wiring 25 containing copper as a main component is formed on an insulating film 20(17) on a semiconductor substrate. Then, an insulating film 111 having a function of restricting or preventing a diffusion of copper is formed on an upper surface and a side surface of the wiring 25 and on the insulated film 20(17). An insulating film 112 and an insulating film 114 having a lower dielectric constant than the insulating film 111 are formed on the insulating film 111. At this point, a void 113 enclosed with the insulating film 112 and the insulating film 114 is formed between the closest wirings of the wiring 25. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置およびその製造技術に関し、特に、銅を主成分とする主導体膜を含む配線を有する半導体装置に適用して有効な技術に関する。 The present invention relates to a semiconductor device and its manufacturing technology, in particular, to a technique effectively applied to a semiconductor device having a wiring including the main conductive film containing copper as a main component.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
埋込配線構造は、絶縁膜に形成された配線溝や孔などのような配線開口部内に、ダマシン(Damascene)技術(シングルダマシン(Single-Damascene)技術およびデュアルダマシン(Dual-Damascene)技術)と称する配線形成技術によって、配線材料を埋め込むことで形成される。 Inlaid interconnect structure, in the wire opening such as a wiring groove or hole formed in the insulating film, and Damascene (Damascene) technique (single damascene (Single-Damascene) technology and dual damascene (Dual-Damascene) technique) the called wiring formation technique, is formed by embedding a wiring material. しかし、主配線材料が銅(Cu)の場合、銅がアルミニウム(Al)などのような金属と比較して絶縁膜中に拡散されやすいことから、その銅からなる埋込配線が絶縁膜と直接接しないように、埋込配線の表面(底面および側面)を薄いバリア金属膜で覆うことにより、埋込配線中の銅が絶縁膜中に拡散するのを抑制または防止するようにしている。 However, the main case wiring material is copper (Cu), copper since as compared with a metal such as aluminum (Al) likely to be diffused into the insulating film, directly with the buried wiring insulating film made of the copper so as not to contact, by covering the surface (bottom and side surfaces) of the embedded wiring thin barrier metal film, the copper in the embedded wiring so as to suppress or prevent the diffusion into the insulating film. また、配線開口部が形成された絶縁膜の上面上に、例えば窒化シリコン膜などからなる配線キャップ用バリア絶縁膜を形成して埋込配線の上面を覆うことにより、埋込配線中の銅が埋込配線の上面から絶縁膜中に拡散するのを抑制または防止するようにしている。 Further, on the upper surface of the insulating film wire opening is formed, for example, by forming a wiring cap for barrier insulating film made of a silicon nitride film covering the upper surface of the buried wiring, copper during implantation wiring from the upper surface of the buried wiring so as to suppress or prevent the diffusion into the insulating film.
【0003】 [0003]
近年、このような埋込配線の間隔は、半導体装置の高集積化に伴い、減少してきている。 Recently, the interval of such a buried wiring, with higher integration of semiconductor devices has been decreasing. これにより、配線間の寄生容量が増大して信号遅延が生じ、隣接配線との間にクロストークが発生する。 Thus, signal delay parasitic capacitance between wirings increases occurs, crosstalk occurs between the adjacent wires. このため、配線間の寄生容量を低減することが望まれる。 Therefore, it is desirable to reduce the parasitic capacitance between wirings. 配線間の寄生容量を低減するために、配線間絶縁膜として低誘電率材料が使用される。 In order to reduce the parasitic capacitance between wirings, a low dielectric constant material is used as a wiring insulating film. また、特許文献1には、配線を逆テーパ形状に形成し、この配線間の空間にエアギャップが形成されるように層間絶縁膜を形成する技術が開示されている(特許文献1参照)。 Patent Document 1, to form a wiring inversely tapered shape, a technique of forming an interlayer insulating film as an air gap in the space between the wiring is formed is disclosed (see Patent Document 1). このエアギャップにより、配線間容量の低減を図っている。 This air gap, thereby reducing the inter-wiring capacitance. また、特許文献2〜6でも、配線間にエアギャップが形成されている(特許文献2〜6参照)。 Further, even in Patent Document 2 to 6, an air gap is formed between the wires (see Patent Document 2-6).
【0004】 [0004]
【特許文献1】 [Patent Document 1]
特開2001−85519号公報【0005】 Japanese Unexamined Patent Publication No. 2001-85519 Publication [0005]
【特許文献2】 [Patent Document 2]
米国特許第6406992号明細書【0006】 US Pat. No. 6406992 [0006]
【特許文献3】 [Patent Document 3]
米国特許第6297554号明細書【0007】 US Pat. No. 6297554 [0007]
【特許文献4】 [Patent Document 4]
米国特許第6342722号明細書【0008】 US Pat. No. 6342722 [0008]
【特許文献5】 [Patent Document 5]
米国特許第6403461号明細書【0009】 US Pat. No. 6403461 [0009]
【特許文献6】 [Patent Document 6]
米国特許第6214719号明細書【0010】 US Pat. No. 6214719 [0010]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
ところが、本発明者の検討結果によれば、上記銅を主導体層とする埋込み配線技術においては、以下の課題があることを見い出した。 However, according to the inventor's investigation results, in the buried wiring technique of the main conductor layer the copper was found that the following problems.
【0011】 [0011]
銅を配線材料に用いた場合、TDDB(Time Dependence on Dielectric Breakdown)寿命が、他の金属材料(例えばアルミニウムやタングステン)に比べて著しく短いという問題がある。 When using copper as a wiring material, TDDB (Time Dependence on Dielectric Breakdown) lifetime, there is a problem that significantly shorter than other metallic materials (e.g. aluminum or tungsten). その上、配線ピッチの微細化が進み、実効電界強度が増加する傾向にあることに加え、近年は配線容量を低減する観点などから酸化シリコンよりも誘電率の低い絶縁材料を配線間の絶縁膜として使用する方向にあるが、誘電率の低い絶縁膜は一般的に絶縁耐圧も低いことから、TDDB寿命の確保が益々困難になる状況にある。 Moreover, progress in miniaturization of the wiring pitch, in addition to tend to the effective electric field intensity increases, in recent years the insulating film between wiring lower insulating material dielectric constant than silicon oxide or the like in view of reducing the wiring capacitance Although in the direction to be used as a low dielectric film having a dielectric constant is generally from the insulation breakdown voltage is low, there is a situation where secure TDDB life is increasingly difficult.
【0012】 [0012]
TDDB寿命の劣化は、一般に配線材料に適用された銅が周辺に拡散し、これが配線間の絶縁破壊耐圧を低下させると考えられている。 Deterioration of TDDB life is generally copper applied to the wiring material diffuses around, this is believed to lower the dielectric breakdown voltage between the wires. 特許文献1では、バリア金属膜およびバリア絶縁膜については全く考慮されていない。 Patent Document 1, no consideration is the barrier metal film and the barrier insulating film. このため、層間絶縁膜のエアギャップにより配線間容量は低減しても、配線材料として使用されている銅が層間絶縁膜中に拡散し、TDDB寿命が低減してしまう。 Therefore, also the interconnect capacitance by the air gap of the interlayer insulating film is reduced, copper used as a wiring material diffuses into the interlayer insulating film, TDDB lifetime will be reduced. また、配線に逆テーパを持たせることによりエアギャップを形成すれば、配線の上端部に電界が集中し、TDDB寿命が更に低減してしまう。 Further, by forming an air gap by providing a reverse taper to the wiring, the electric field is concentrated on the upper portion of the wiring, TDDB life will be further reduced.
【0013】 [0013]
本発明の目的は、銅を主導体層とする配線間の絶縁破壊耐性を向上させることができる半導体装置およびその製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device and a manufacturing method thereof capable of improving the dielectric breakdown resistance between the wiring and the main conductor layer of copper.
【0014】 [0014]
本発明の他の目的は、銅を主導体層とする配線間の容量を低減できる半導体装置およびその製造方法を提供することにある。 Another object of the present invention is to provide a semiconductor device and a manufacturing method thereof capable of reducing the capacitance between the wiring containing copper as a main conductor layer.
【0015】 [0015]
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
【0016】 [0016]
【課題を解決するための手段】 In order to solve the problems]
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Among the inventions disclosed in this application will be briefly described typical ones are as follows.
【0017】 [0017]
本発明の半導体装置は、半導体基板、半導体基板上に形成された第1の絶縁膜、第1の絶縁膜上に形成され銅を主成分として含む配線、配線の上面および側面上と第1の絶縁膜上とに形成され銅の拡散を抑制または防止する機能を有する第2の絶縁膜、および第2の絶縁膜上に形成され第2の絶縁膜の誘電率より低い誘電率を有する第3の絶縁膜を具備するものである。 The semiconductor device of the present invention, a semiconductor substrate, a first insulating film formed on a semiconductor substrate, a first wiring including copper formed on the insulating film as a main component, wiring on the upper surface and the side surface of the first third with the second insulating film, and a lower dielectric constant than the dielectric constant of the second formed on the insulating film a second insulating film having a function of suppressing or preventing the diffusion of copper is formed and on the insulating film those having a dielectric film.
【0018】 [0018]
本発明の半導体装置の製造方法は、半導体基板を準備する工程、半導体基板上に第1の絶縁膜を形成する工程、第1の絶縁膜上に銅を主成分として含む配線を形成する工程、銅の拡散を抑制または防止する機能を有する第2の絶縁膜をその材料で配線間が満たされないように配線の上面および側面上と第1の絶縁膜上とに形成する工程、第2の絶縁膜の誘電率より低い誘電率を有する第3の絶縁膜を第2の絶縁膜上に形成する工程を有するものである。 The method of manufacturing a semiconductor device of the present invention comprises the steps of preparing a semiconductor substrate, forming a first insulating film on a semiconductor substrate, forming a wiring containing copper as a main component on the first insulating film, forming a second insulating film on the upper surface and the side surface of the wiring as between wirings is not filled with the material and on the first insulating film having a function of suppressing or preventing the diffusion of copper, a second insulating a third insulating film having a lower dielectric constant than the dielectric constant of the film and has a step of forming on the second insulating film.
【0019】 [0019]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の実施の形態を図面に基づいて詳細に説明する。 It will be described in detail with reference to embodiments of the present invention with reference to the drawings. なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。 In all the drawings for describing the embodiments, members having the same function are denoted by the same reference numerals, and description thereof is not repeated. また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Further, in the following embodiments is not repeated in principle the description of the same or similar parts unless particularly necessary.
【0020】 [0020]
(実施の形態1) (Embodiment 1)
まず、本発明者らによって検討された上記銅を主導体層とした埋込み配線間におけるTDDB寿命の劣化原因について説明する。 First, a description will cause deterioration of TDDB life between buried wiring was a main conductor layer the copper was examined by the present inventors. なお、TDDB(Time Dependence on Dielectric Breakdown)寿命とは、絶縁破壊の時間的依存性を客観的に計る尺度であって、所定の温度(例えば140℃)の測定条件下で電極間に比較的高い電圧を加え、電圧印加から絶縁破壊までの時間を印加電界に対してプロットしたグラフを作成し、このグラフから実際の使用電界強度(例えば0.2MV/cm)に外挿して求めた時間(寿命)をいう。 Incidentally, TDDB The (Time Dependence on Dielectric Breakdown) lifetime, a scale for measuring objectively the temporal dependence of the dielectric breakdown, a relatively high between the electrodes in the measuring conditions of a predetermined temperature (e.g. 140 ° C.) voltage was added and the plot of the time from voltage application until the insulation breakdown with respect to the applied electric field, the actual use field strength from the graph (e.g., 0.2 MV / cm) in extrapolating determined time (lifetime ) refers to.
【0021】 [0021]
TDDB寿命の劣化は、一般に配線材料に適用された銅が周辺に拡散し、これが配線間の絶縁破壊耐圧を低下させると考えられている。 Deterioration of TDDB life is generally copper applied to the wiring material diffuses around, this is believed to lower the dielectric breakdown voltage between the wires. しかし、本発明者らによる検討結果によれば銅の拡散現象は、次のような要因が支配的である。 However, the diffusion phenomenon of copper according to the study results of the present inventors is a factor, such as: dominant. すなわち、第1は、隣接配線間の絶縁膜中を拡散する銅は、原子状の銅よりも、酸化銅(CuO)あるいは銅シリサイドから供給されるイオン化銅が配線間の電位でドリフトし拡散する要因が支配的である。 That is, the first is copper which diffuses in the insulating film between adjacent wires, than atoms like copper, ionization copper supplied from copper oxide (CuO) or copper silicide drifts and diffuses in potential between the wires factor is dominant. 第2は、銅の拡散経路は銅配線が形成された絶縁膜と配線キャップ膜との界面が支配的である。 Second, the diffusion path of the copper is the interface is dominant between the insulating film and the wiring cap film copper wiring is formed. そして、これらのことから、TDDB寿命の劣化が、次のようなメカニズムによるものであることが分かった。 Then, From these, the deterioration of TDDB lifetime was found to be due to the following mechanism.
【0022】 [0022]
すなわち、銅を主導体膜とする埋込み配線の表面には、CMP後の表面プロセスにより酸化銅(CuO)が形成されたり、また、キャップ膜(窒化シリコン膜)の形成の際に銅シリサイド(Cu化合物)が形成されたりする。 That is, the surface of the buried wiring as a main conductor film of copper is or are oxidized copper by surface process after the CMP (CuO) is formed, also copper silicide (Cu when forming the cap film (silicon nitride film) compound) or be formed. このような酸化銅あるいは銅シリサイドは、純粋な銅と比較してイオン化され易い。 Such copper oxide or copper silicide, tends to be ionized compared to pure copper. このようにしてイオン化された銅は配線間の電界によりドリフトされ、配線間の絶縁膜に拡散される。 In this way, the copper is ionized drifted by the electric field between wires, it is diffused in the insulating film between the wirings. 一方、上記埋込み配線を形成する絶縁膜(酸化シリコン膜)とキャップ膜(窒化シリコン膜)との界面は、CMPダメージ、有機物またはダングリングボンドが多く形成され、不連続であり、密着性にも乏しい。 On the other hand, the interface between the insulating film (silicon oxide film) and a cap film (silicon nitride film) for forming the buried wiring, CMP damage, organic or many dangling bonds are formed, are discontinuous in adhesion poor. このようなダングリングボンドの存在は、上記銅イオンの拡散を助長する作用を有し、銅イオンは界面に沿ってドリフトされ拡散する。 The presence of such dangling bonds have the effect of promoting the diffusion of the copper ions, copper ions are drifted along the interface diffusion. すなわち、配線間の前記界面にリークパスが形成される。 That is, a leak path is formed in the interface between the wiring. リークパスを流れるリーク電流は、長時間のリーク作用と電流による熱ストレスも加わり、その後、加速度的に電流値が増加して絶縁破壊に至る(TDDB寿命の低下)。 Leakage current through the leak path, the thermal stress due to long-term leakage action current also added, then the acceleration electric current value reaches the dielectric breakdown increase (decrease in TDDB life). なお、このようなTDDB寿命の劣化原因については、本願発明者による特願平11−226876号、特願2000−104015号または特願2000−300853号に開示がある。 It should be noted that such the deterioration causes a TDDB life, Japanese Patent Application No. 11-226876 by the present inventors, there is disclosed in Japanese Patent Application No. 2000-104015 or Japanese Patent Application No. 2000-300853.
【0023】 [0023]
そこで、本実施の形態においては、上記リークパスとして作用する界面であるCMP面(CMPで研磨された面)を同層配線間からなくして、TDDB特性を改善させることを検討した。 Therefore, in this embodiment, to consider CMP surface is a surface that acts as the leak path (the polished surface by CMP) is eliminated from between the layer wires, thereby improving the TDDB characteristic. 更に、配線間の寄生容量を低減させることも検討した。 Further, also considered possible to reduce the parasitic capacitance between wirings.
【0024】 [0024]
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。 A semiconductor device and a manufacturing process of this embodiment will be described with reference to the drawings. 図1は、本発明の一実施の形態である半導体装置、例えばCMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)、の製造工程中の要部平面図であり、図2は図1のA−A断面図である。 Figure 1 is a semiconductor device in an embodiment of the present invention, for example CMISFET (Complementary Metal Insulator Semiconductor Field Effect Transistor), is a fragmentary plan view in the manufacturing process of, A-A section of Figure 2 Figure 1 it is a diagram.
【0025】 [0025]
図1および図2に示すように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなるウエハまたは半導体基板1は、その主面に素子分離領域2が形成されている。 1 and 2, for example a wafer or semiconductor substrate 1 made of p-type single crystal silicon having a specific resistance of about 1~10Ωcm A device isolation region 2 is formed on the main surface. 素子分離領域2は酸化シリコンなどからなり、例えばSTI(Shallow Trench Isolation)法またはLOCOS(Local Oxidization of Silicon )法などにより形成される。 Element isolation region 2 is made of silicon oxide or the like, is formed by, for example, STI (Shallow Trench Isolation) method or LOCOS (Local Oxidization of Silicon) method.
【0026】 [0026]
半導体基板1には、その主面から所定の深さに渡ってp型ウエル3およびn型ウエル4が形成されている。 The semiconductor substrate 1, p-type well 3 and n-type well 4 is formed over from the main surface to a predetermined depth. p型ウエル3は、例えばホウ素などの不純物をイオン注入することなどによって形成され、n型ウエル4は、例えばリンなどの不純物をイオン注入することなどによって形成される。 p-type well 3 is formed, for example by including an impurity such as boron is ion-implanted, n-type well 4 is formed by, for example, that the impurity ion implantation, such as phosphorus.
【0027】 [0027]
p型ウエル3の領域では、素子分離領域2で囲まれた活性領域に、nチャネル型のMISFET5が形成されている。 In the region of the p-type well 3, the active region surrounded by the element isolation region 2, MISFET 5 of n-channel type is formed. また、n型ウエル4の領域では、素子分離領域2で囲まれた活性領域に、pチャネル型のMISFET6が形成されている。 Further, in the region of the n-type well 4, the active region surrounded by the element isolation region 2, MISFET 6 of p-channel type is formed. n型MISFET5およびp型MISFET6のゲート絶縁膜7は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成される。 The gate insulating film 7 of n-type MISFET5 and p-type MISFET6 is, for example, a thin silicon oxide film is formed by thermal oxidation method or the like.
【0028】 [0028]
n型MISFET5およびp型MISFET6のゲート電極8は、例えば、低抵抗の多結晶シリコン膜上にチタンシリサイド(TiSi x )層またはコバルトシリサイド(CoSi x )層を積層することにより形成されている。 The gate electrode 8 of n-type MISFET5 and p-type MISFET6, for example, is formed by laminating a titanium silicide (TiSi x) layer or cobalt silicide (CoSi x) layer on the polycrystalline silicon film of low resistance. ゲート電極8の側壁上には、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール9が形成されている。 On the side walls of the gate electrode 8, for example, sidewall spacers or sidewalls 9 made of silicon oxide or the like is formed.
【0029】 [0029]
n型MISFET5のソースおよびドレイン領域は、n -型の半導体領域10aと、それより不純物濃度が高いn +型の半導体領域10bとを有するLDD(Lightly Doped Drain)構造を備えている。 source and drain regions of the n-type MISFET5 is, n - comprises type semiconductor region 10a, an LDD (Lightly Doped Drain) structure having the same than the semiconductor region 10b of the high n + -type impurity concentration. -型の半導体領域10aは、例えば、サイドウォール9の形成前に、p型ウエル3のゲート電極8の両側の領域にリンなどの不純物をイオン注入することにより形成される。 n - -type semiconductor region 10a is, for example, before the formation of the sidewall 9 is formed by an impurity such as phosphorus into regions on both sides of the gate electrode 8 of the p-type well 3 by ion implantation. +型の半導体領域10bは、例えば、サイドウォール9の形成後に、p型ウエル3のゲート電極8およびサイドウォール9の両側の領域にリンなどの不純物をイオン注入することにより形成される。 n + -type semiconductor region 10b is, for example, after formation of the side walls 9, an impurity such as phosphorus into regions on both sides of the gate electrode 8 and the sidewalls 9 of the p-type well 3 is formed by ion implantation.
【0030】 [0030]
p型MISFET6のソースおよびドレイン領域は、p -型の半導体領域11aと、それより不純物濃度が高いp +型の半導体領域11bとを有するLDD構造を備えている。 source and drain regions of the p-type MISFET6 is, p - type semiconductor region 11a, it than the impurity concentration has a LDD structure having a semiconductor region 11b of the high p + -type. -型の半導体領域11aは、例えば、サイドウォール9の形成前に、n型ウエル4のゲート電極8の両側の領域にホウ素などの不純物をイオン注入することにより形成される。 p - type semiconductor region 11a is, for example, before the formation of the sidewall 9 is formed by an impurity such as boron into regions on both sides of the gate electrode 8 of the n-type well 4 is ion-implanted. +型の半導体領域11bは、例えば、サイドウォール9の形成後に、n型ウエル4のゲート電極8およびサイドウォール9の両側の領域にホウ素などの不純物をイオン注入することにより形成される。 p + -type semiconductor region 11b is, for example, after formation of the side walls 9, the regions on both sides of the gate electrode 8 and the sidewalls 9 of the n-type well 4 of impurities such as boron is formed by ion implantation. また、n +型半導体領域10bおよびp +型の半導体領域11bの上面の一部には、例えばチタンシリサイド層またはコバルトシリサイド層などのようなシリサイド層が形成されている。 Further, a part of the upper surface of the n + -type semiconductor region 10b and the p + -type semiconductor region 11b, for example a silicide layer such as a titanium silicide layer or a cobalt silicide layer is formed.
【0031】 [0031]
このような半導体基板1上には、ゲート電極8およびサイドウォール9を覆うように、絶縁膜12が形成されている。 Such on the semiconductor substrate 1 so as to cover the gate electrode 8 and the sidewalls 9, the insulating film 12 is formed. 絶縁膜12は、ゲート電極8間の狭いスペースを埋め込み可能なリフロー性の高い絶縁膜、例えばBPSG(Boron-doped Phospho Silicate Glass)膜などからなる。 Insulating film 12, which can be reflow highly insulating film burying the narrow space between the gate electrode 8, for example made of BPSG (Boron-doped Phospho Silicate Glass) film. 絶縁膜12には、コンタクトホール13が形成されている。 The insulating film 12, a contact hole 13 is formed. コンタクトホール13の底部では、半導体基板1の主面の一部、例えばn +型の半導体領域10bおよびp +型の半導体領域11bの一部、やゲート電極8の一部などが露出されている。 At the bottom of the contact hole 13, a part of the main surface of the semiconductor substrate 1, for example, n + -type a part of the semiconductor region 10b and the p + -type semiconductor region 11b of, and some or the gate electrode 8 is exposed .
【0032】 [0032]
このコンタクトホール13内には、タングステン(W)などからなるプラグ14が形成されている。 The contact hole 13, a plug 14 made of tungsten (W) is formed. プラグ14は、例えば、コンタクトホール13の内部を含む絶縁膜12上にバリア膜として例えば窒化チタン膜14aを形成した後、タングステン膜をCVD(Chemical Vapor Deposition)法によって窒化チタン膜14a上にコンタクトホール13を埋めるように形成し、絶縁膜12上の不要なタングステン膜および窒化チタン膜14aをCMP(Chemical Mechanical Polishing)法またはエッチバック法などによって除去することにより形成される。 Plug 14, for example, after forming a barrier film as for example, a titanium nitride film 14a on the insulating film 12 including the contact hole 13, the contact a tungsten film is a CVD (Chemical Vapor Deposition) method by the titanium nitride film 14a Hall formed so as to fill the 13, it is formed by removing the unnecessary tungsten film and the titanium nitride film 14a on the insulating film 12 CMP (Chemical Mechanical Polishing) method or an etch-back method or the like.
【0033】 [0033]
プラグ14が埋め込まれた絶縁膜12上には、例えばタングステンなどからなる第1層配線15が形成されている。 On the insulating film 12 in which the plugs 14 buried in, for example, first layer wiring 15 made of tungsten is formed. 第1層配線15は、プラグ14を介してn型MISFET5およびp型MISFET6のソース・ドレイン用の半導体領域10bおよび11bやゲート電極8と電気的に接続されている。 The first layer wiring 15 is connected n-type MISFET5 and semiconductor regions 10b and 11b and the electrically gate electrode 8 for the sources and drains of the p-type MISFET6 via the plug 14. 第1層配線15は、タングステンに限定されず種々変更可能であり、例えばアルミニウム(Al)またはアルミニウム合金などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にチタン(Ti)や窒化チタン(TiN)などのような金属膜を形成した積層金属膜としても良い。 The first layer wiring 15 is can be variously modified without being limited to tungsten, such as aluminum (Al) or at least one titanium of the upper and lower layers of a single film or these single film such as an aluminum alloy (Ti) or titanium nitride ( TiN) metal film may be a laminated metal film formed of such as.
【0034】 [0034]
また、絶縁膜12上には、第1層配線15を覆うように、絶縁膜16が形成されている。 Further, on the insulating film 12 so as to cover the first-layer wiring 15, an insulating film 16 is formed. 絶縁膜16は、例えば有機ポリマーまたは有機シリカガラスなどのような低誘電率材料(いわゆるLow−K絶縁膜、Low−K材料)からなる。 Insulating film 16 is made of, for example, a low dielectric constant material such as organic polymer or organic silica glass (so-called Low-K insulating film, Low-K material). なお、低誘電率な絶縁膜(Low−K絶縁膜)とは、パッシベーション膜に含まれる酸化シリコン膜(たとえばTEOS(Tetraethoxysilane)酸化膜)の誘電率よりも低い誘電率を有する絶縁膜を例示できる。 Note that the low dielectric constant insulating film (Low-K insulating film), can be exemplified an insulating film having a lower dielectric constant than that of silicon oxide film contained in the passivation film (e.g. TEOS (Tetraethoxysilane) oxide film) . 一般的には、TEOS酸化膜の比誘電率ε=4.1〜4.2程度以下を低誘電率な絶縁膜と言う。 In general, it refers to the following specific dielectric constant epsilon = about 4.1 to 4.2 of the TEOS oxide film and the low dielectric constant insulating film.
【0035】 [0035]
上記低誘電率材料としての有機ポリマーには、例えばSiLK(米The Dow Chemical Co製、比誘電率=2.7、耐熱温度=490℃以上、絶縁破壊耐圧=4.0〜5.0MV/Vm)またはポリアリルエーテル(PAE)系材料のFLARE(米Honeywell Electronic Materials製、比誘電率=2.8、耐熱温度=400℃以上)がある。 Above organic polymer as a low dielectric constant material, for example, SiLK (US The Dow Chemical Co, Ltd., dielectric constant = 2.7, heat-resistant temperature = 490 ° C. or higher, dielectric breakdown voltage = 4.0~5.0MV / Vm ) or polyallyl ether (PAE) type FLARE material (US Honeywell Electronic materials, Ltd., dielectric constant = 2.8, heat-resistant temperature = 400 ° C. or higher) is. このPAE系材料は、基本性能が高く、機械的強度、熱的安定性および低コスト性に優れるという特徴を有している。 The PAE-based material, the basic performance is high, has a feature of excellent mechanical strength, thermal stability and low cost. 上記低誘電率材料としての有機シリカガラス(SiOC系材料)には、例えばHSG−R7(日立化成工業製、比誘電率=2.8、耐熱温度=650℃)、Black Diamond(米Applied Materials,Inc製、比誘電率=3.0〜2.4、耐熱温度=450℃)またはp−MTES(日立開発製、比誘電率=3.2)がある。 The low dielectric constant material as an organic silica glass (SiOC-based material), for example, HSG-R7 (manufactured by Hitachi Chemical Co., dielectric constant = 2.8, heatproof temperature = 650 ° C.), Black Diamond (US Applied Materials, Inc, Ltd., specific dielectric constant = 3.0 to 2.4, heat-resistant temperature = 450 ° C.) or p-MTES (Hitachi development, specific dielectric constant = 3.2) is. この他のSiOC系材料には、例えばCORAL(米Novellus Systems,Inc製、比誘電率=2.7〜2.4、耐熱温度=500℃)、Aurora2.7(日本エー・エス・エム社製、比誘電率=2.7、耐熱温度=450℃)がある。 The addition of the SiOC-based materials, for example, CORAL (US Novellus Systems, Ltd. Inc, dielectric constant = 2.7 to 2.4, the heat resistance temperature = 500 ° C.), Aurora 2.7 (ASM Japan Co. , dielectric constant = 2.7, there is a heat-resistant temperature = 450 ° C.).
【0036】 [0036]
また、絶縁膜16の低誘電率材料には、例えばFSG(SiOF系材料)、HSQ(hydrogen silsesquioxane)系材料、MSQ(methyl silsesquioxane)系材料、ポーラスHSQ系材料、ポーラスMSQ材料またはポーラス有機系材料を用いることもできる。 Further, the low dielectric constant material of the insulating film 16, for example, FSG (SiOF-based material), HSQ (hydrogen silsesquioxane) material, MSQ (methyl silsesquioxane) material, porous HSQ material, porous MSQ materials or porous organic material It can also be used. 上記HSQ系材料には、例えばOCD T−12(東京応化工業製、比誘電率=3.4〜2.9、耐熱温度=450℃)、FOx(米Dow Corning Corp.製、比誘電率=2.9)またはOCL T−32(東京応化工業製、比誘電率=2.5、耐熱温度=450℃)などがある。 The aforementioned HSQ-based material, for example, OCD T-12 (manufactured by Tokyo Ohka Kogyo Co., dielectric constant = 3.4 to 2.9, heat-resistant temperature = 450 ° C.), FOx (US Dow Corning Corp., Ltd., specific dielectric constant = 2.9) or OCL T-32 (manufactured by Tokyo Ohka Kogyo Co., dielectric constant = 2.5, heat-resistant temperature = 450 ° C.), and the like. 上記MSQ系材料には、例えばOCD T−9(東京応化工業製、比誘電率=2.7、耐熱温度=600℃)、LKD−T200(JSR製、比誘電率=2.7〜2.5、耐熱温度=450℃)、HOSP(米Honeywell Electronic Materials製、比誘電率=2.5、耐熱温度=550℃)、HSG−RZ25(日立化成工業製、比誘電率=2.5、耐熱温度=650℃)、OCL T−31(東京応化工業製、比誘電率=2.3、耐熱温度=500℃)またはLKD−T400(JSR製、比誘電率=2.2〜2、耐熱温度=450℃)などがある。 The aforementioned MSQ-based material, for example OCD T-9 (manufactured by Tokyo Ohka Kogyo Co., dielectric constant = 2.7, heat resistant temperature = 600 ℃), LKD-T200 (JSR Co., Ltd., dielectric constant = 2.7 to 2. 5, heat-resistant temperature = 450 ° C.), HOSP (US Honeywell Electronic Materials, Ltd., dielectric constant = 2.5, the heat resistance temperature = 550 ℃), HSG-RZ25 (manufactured by Hitachi Chemical Co., dielectric constant = 2.5, heat temperature = 650 ℃), OCL T-31 (manufactured by Tokyo Ohka Kogyo Co., dielectric constant = 2.3, heat-resistant temperature = 500 ° C.) or LKD-T400 (JSR Co., Ltd., dielectric constant = 2.2 to 2, the heat resistant temperature = 450 ℃), and the like. 上記ポーラスHSQ系材料には、例えばXLK(米Dow Corning Corp.製、比誘電率=2.5〜2)、OCLT−72(東京応化工業製、比誘電率=2.2〜1.9、耐熱温度=450℃)、Nanoglass(米Honeywell Electronic Materials製、比誘電率=2.2〜1.8、耐熱温度=500℃以上)またはMesoELK(米Air Productsand Chemicals,Inc、比誘電率=2以下)がある。 The aforementioned porous HSQ-based material, for example XLK (US Dow Corning Corp., Ltd., dielectric constant = 2.5~2), OCLT-72 (manufactured by Tokyo Ohka Kogyo Co., dielectric constant = 2.2 to 1.9, heatproof temperature = 450 ° C.), Nanoglass (US Honeywell Electronic Materials, Ltd., dielectric constant = 2.2 to 1.8, the heat resistance temperature = 500 ° C. or higher) or MesoELK (US Air Products and Chemicals, Inc, dielectric constant = 2 or less ) there is. 上記ポーラスMSQ系材料には、例えばHSG−6211X(日立化成工業製、比誘電率=2.4、耐熱温度=650℃)、ALCAP−S(旭化成工業製、比誘電率=2.3〜1.8、耐熱温度=450℃)、OCL T−77(東京応化工業製、比誘電率=2.2〜1.9、耐熱温度=600℃)、HSG−6210X(日立化成工業製、比誘電率=2.1、耐熱温度=650℃)またはsilica aerogel(神戸製鋼所製、比誘電率1.4〜1.1)などがある。 The aforementioned porous MSQ materials such HSG-6211X (manufactured by Hitachi Chemical Co., dielectric constant = 2.4, the heat resistance temperature = 650 ℃), ALCAP-S (manufactured by Asahi Kasei, dielectric constant = 2.3 to 1 .8, heat-resistant temperature = 450 ℃), OCL T-77 (manufactured by Tokyo Ohka Kogyo Co., dielectric constant = 2.2 to 1.9, the heat resistance temperature = 600 ℃), HSG-6210X (manufactured by Hitachi Chemical Co., dielectric rate = 2.1, the heat resistance temperature = 650 ° C.) or silica airgel (manufactured by Kobe steel, dielectric constant 1.4 to 1.1), and the like. 上記ポーラス有機系材料には、例えばPolyELK(米Air Productsand Chemicals,Inc、比誘電率=2以下、耐熱温度=490℃)などがある。 The aforementioned porous organic material, for example PolyELK (US Air Products and Chemicals, Inc, dielectric constant = 2 or less, the heat resistance temperature = 490 ° C.), and the like. 上記SiOC系材料、SiOF系材料は、例えばCVD法によって形成されている。 The SiOC-based material, SiOF-based materials are formed for example by CVD. 例えば上記Black Diamondは、トリメチルシランと酸素との混合ガスを用いたCVD法などによって形成される。 For example the Black Diamond is formed by a CVD method using a mixed gas of trimethylsilane and oxygen. また、上記p−MTESは、例えばメチルトリエトキシシランとN 2 Oとの混合ガスを用いたCVD法などによって形成される。 Further, the p-MTES is formed by, for example, methyl triethoxy silane and N 2 O and CVD method using a mixed gas such as. それ以外の上記低誘電率の絶縁材料は、例えば塗布法で形成されている。 Insulating material of the other of the low dielectric constant is formed, for example by a coating method.
【0037】 [0037]
このようなLow−K材料からなる絶縁膜16上には、Low−Kキャップ用の絶縁膜17が形成されている。 Thus on the insulating film 16 made of the a Low-K material, the insulating film 17 for Low-K cap is formed. この絶縁膜17は、例えば二酸化シリコン(SiO 2 )に代表される酸化シリコン(SiO x )膜からなり、例えばCMP処理時における絶縁膜16の機械的強度の確保、表面保護および耐湿性の確保などのような機能を有している。 The insulating film 17 is, for example, a silicon oxide (SiO x) film typified by silicon dioxide (SiO 2), for example, securing the mechanical strength of the insulating film 16 in the CMP process, the surface protection and moisture resistance of ensuring such It has a function such as. 絶縁膜17の厚さは、絶縁膜16よりも相対的に薄く、例えば25nm〜100nm程度である。 The thickness of the insulating film 17 is thinner relatively than the insulating film 16, for example, about 25 nm to 100 nm. ただし、絶縁膜17は、酸化シリコン膜に限定されるものではなく種々変更可能である。 However, the insulating film 17 can be variously modified without being limited to the silicon oxide film. 絶縁膜17として、例えば窒化シリコン(Si xy )膜、炭化シリコン(SiC)膜または炭窒化シリコン(SiCN)膜を用いても良い。 As the insulating film 17, for example, silicon nitride (Si x N y) film, a silicon (SiC) film or a silicon carbonitride (SiCN) carbide film may be used. これら窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜は、例えばプラズマCVD法によって形成することができる。 These silicon nitride film, a silicon film or silicon carbonitride film carbide can be formed by, for example, a plasma CVD method. プラズマCVD法で形成された炭化シリコン膜としては、例えばBLOk(AMAT社製、比誘電率=4.3)がある。 The silicon carbide film formed by plasma CVD, for example, there is a BLOk (AMAT Co., Ltd., specific dielectric constant = 4.3). その形成に際しては、例えばトリメチルシランとヘリウム(またはN 2 、NH 3 )との混合ガスを用いる。 In the formation, a mixed gas of trimethyl silane and helium (or N 2, NH 3). このような絶縁膜16および17には、第1層配線15の一部が露出するビアまたはスルーホール18が形成されている。 As such an insulating film 16 and 17, via or through hole 18 portion of the first layer wiring 15 is exposed is formed. このスルーホール18内には、例えばタングステンなどからなるプラグ19が埋め込まれている。 The through-hole 18, for example, a plug 19 made of tungsten is embedded.
【0038】 [0038]
図3〜5は、図2に続く半導体装置の製造工程中における要部断面図を示している。 3-5, a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. なお、理解を簡単にするために、図3〜5では、図2の絶縁膜17より下の構造に対応する部分は図示を省略している。 Here, for ease of understanding, in FIGS. 3-5, portions corresponding to the structure below the insulating film 17 in FIG. 2 is omitted.
【0039】 [0039]
まず、本実施の形態においては、図3に示されるように、プラグ19が埋め込まれた絶縁膜17上に絶縁膜20をプラズマCVD法などによって形成する。 First, in the present embodiment, as shown in FIG. 3, formed by the insulating film 20 on the insulating film 17 in which the plug 19 is embedded plasma CVD method or the like. 絶縁膜20は、例えばプラズマCVD法によって形成された窒化シリコン膜からなり、その厚さは、例えば25nm〜50nm程度である。 Insulating film 20 is made of, for example, a silicon nitride film formed by plasma CVD and has a thickness of, for example, about 25Nm~50nm. 絶縁膜20の他の材料として、例えばプラズマCVD法で形成された炭化シリコン膜、プラズマCVD法で形成されたSiCN膜またはプラズマCVD法で形成された酸窒化シリコン(SiON)膜の単体膜を用いても良い。 Other materials of the insulating film 20, for example, a plasma CVD method in the formed silicon carbide film, a single film of a plasma CVD method to form the SiCN film or a plasma CVD method silicon oxynitride formed by (SiON) film is used and it may be. これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。 When using these films, it is possible to reduce significantly the dielectric constant than the silicon nitride film, it is possible to reduce the wiring capacitance, it is possible to increase the operating speed of the semiconductor device. プラズマCVD法で形成された炭化シリコン膜には、例えば上記BLOk(AMAT社製)がある。 The silicon carbide film formed by plasma CVD, for example, there is the BLOk (AMAT Co., Ltd.). また、SiCN膜の成膜に際しては、例えばヘリウム(He)と、アンモニア(NH 3 )と、トリメチルシラン(3MS)との混合ガスが用いられる。 Further, when forming the SiCN film, for example, mixed gas of helium (He), ammonia (NH 3), a gas mixture of trimethylsilane (3MS) is used. また、プラズマCVD法で形成された酸窒化シリコン膜としては、例えばPE−TMS(Canon製、誘電率=3.9)があり、その形成に際しては、例えばトリメトキシシラン(TMS)ガスと酸化窒素(N 2 O)ガスとの混合ガスが用いられる。 As the silicon oxynitride film formed by plasma CVD, for example, PE-TMS (Canon Ltd., dielectric constant = 3.9) has, in its formation, for example, trimethoxysilane (TMS) gas and nitrogen oxide mixed gas of (N 2 O) gas is used.
【0040】 [0040]
次に、絶縁膜20上に絶縁膜21を形成する。 Next, an insulating film 21 on the insulating film 20. 絶縁膜21は、後述するように、還元性プラズマ処理、例えばNH 3 (アンモニア)プラズマ処理またはN 2 /H 2プラズマ処理によってエッチングされ得る材料からなることが好ましい。 Insulating film 21, as will be described later, reducing plasma treatment, for example, it is preferably made of a material which can be etched by NH 3 (ammonia) plasma treatment or N 2 / H 2 plasma treatment. このため、絶縁膜21は、例えば上記Low−K材料を用いることができる。 Therefore, the insulating film 21 may for example be used the Low-K material. しかしながら、絶縁膜21は、最終的には除去されるので、誘電率が低い必要はなく、Low−K材料以外の材料を用いることもできる。 However, the insulating film 21 is eventually because they are removed, it is not necessary dielectric constant is low, it is also possible to use materials other than Low-K material.
【0041】 [0041]
次に、絶縁膜21上に絶縁膜22を形成する。 Next, an insulating film 22 on the insulating film 21. 絶縁膜22は、例えば、窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜とその上の酸化シリコン膜との2層からなる積層膜である。 Insulating film 22 is, for example, a silicon nitride film, a multilayer film composed of two layers of the silicon carbide film or a silicon carbonitride film and the silicon oxide film thereon. 理解を簡単にするために、図中では、絶縁膜22は単層として示している。 For ease of understanding, in the figure, the insulating film 22 is shown as a single layer. また、絶縁膜22を上記材料のいずれかの単体膜とすることもできる。 Also, the insulating film 22 may be either a single film of the material.
【0042】 [0042]
次に、図3に示すように、絶縁膜22上に反射防止膜23aおよびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン23bを形成する。 Next, as shown in FIG. 3, the antireflection film 23a and the photoresist film on the insulating film 22 are sequentially formed, by patterning the photoresist film by exposure to form a photoresist pattern 23b. そして、フォトレジストパターン23bをエッチングマスクにしたドライエッチング法により、反射防止膜23aを選択的に除去する。 Then, by a dry etching method using the photoresist pattern 23b as an etching mask, to selectively remove the antireflective film 23a. その後、フォトレジストパターン23bをエッチングマスクにしたドライエッチング法により、絶縁膜22を選択的に除去し、開口部を形成する。 Then, by a dry etching method using the photoresist pattern 23b as an etching mask to selectively remove the insulating film 22 to form an opening. それから、絶縁膜22の開口部から露出する絶縁膜21をNH 3プラズマ処理またはN 2 /H 2プラズマ処理などによってエッチングしながら、フォトレジストパターン23bおよび反射防止膜23aをアッシングして除去する。 Then, while the insulating film 21 exposed from the opening of the insulating film 22 is etched, such as by the NH 3 plasma treatment or N 2 / H 2 plasma treatment is removed by ashing a photoresist pattern 23b and the anti-reflection film 23a. そして、絶縁膜21および22の開口部から露出する絶縁膜20をドライエッチングによって除去する。 Then, an insulating film 20 exposed from the opening of the insulating film 21 and 22 is removed by dry etching. これにより、図4に示されように、開口部または配線溝24が形成される。 Thus, Ni will be shown in FIG. 4, the opening or the wiring groove 24 is formed. 配線溝24の底面からはプラグ19の上面が露出される。 The upper surface of the plug 19 is exposed from the bottom of the wiring groove 24. なお、フォトレジストパターン23bをエッチングマスクにしたドライエッチング法により、絶縁膜20、21および22を選択的に除去し、開口部または配線溝24を形成した後、フォトレジストパターン23bおよび反射防止膜23aを除去することもできる。 Incidentally, by a dry etching method using the photoresist pattern 23b as an etching mask, the insulating film 20, 21 and 22 are selectively removed, after forming the openings or the wiring groove 24, the photoresist pattern 23b and the antireflection film 23a It can also be removed.
【0043】 [0043]
次に、基板1の主面上の全面に、例えば窒化チタン(TiN)などからなる厚さ50nm程度の薄い導電性バリア膜(第1導体膜)25aをスパッタリング法などを用いて形成する。 Next, on the entire surface of the main surface of the substrate 1, formed by, for example, made of titanium nitride (TiN) thickness 50nm about a thin conductive barrier film (first conductive film) 25a sputtering. 導電性バリア膜25aは、例えば後述の主導体膜形成用の銅の拡散を防止する機能および主導体膜のリフロー時に銅の濡れ性を向上させる機能などを有している。 Conductive barrier film 25a has, for example, such as the ability to enhance the wettability of the copper during reflow functions and main conductor film for preventing the diffusion of copper for main conductor film formation will be described later. このような導電性バリア膜25aの材料としては、窒化チタンに代えて、銅と殆ど反応しない窒化タングステン(WN)または窒化タンタル(TaN)などのような高融点金属窒化物を用いることもできる。 As the material for a conductive barrier film 25a, in place of the titanium nitride can be used a refractory metal nitride such as tungsten nitride hardly reacts with copper (WN) or tantalum nitride (TaN). また、導電性バリア膜25aの材料として、高融点金属窒化物にシリコン(Si)を添加した材料や、銅と反応し難いタンタル(Ta)、チタン(Ti)、タングステン(W)、チタンタングステン(TiW)合金などのような高融点金属を用いることもできる。 Further, as a material of the conductive barrier film 25a, material or with the addition of silicon (Si) in the refractory metal nitride, copper and the reaction was hardly tantalum (Ta), titanium (Ti), tungsten (W), titanium tungsten ( TiW) may also be used a high melting point metal such as an alloy.
【0044】 [0044]
続いて、導電性バリア膜25a上に、例えば厚さ800〜1600nm程度の相対的に厚い銅からなる主導体膜(第2導体膜)25bを形成する。 Then, the conductive barrier film 25a, to form a main conductive film (second conductive film) 25b made of, for example, a thickness 800~1600nm about relatively thick copper. 主導体膜25bは、例えばCVD法、スパッタリング法またはめっき法などを用いて形成することができる。 Main conductor film 25b can be formed by using a CVD method, a sputtering method or a plating method. その後、例えば475℃程度の非酸化性雰囲気(例えば水素雰囲気)中において基板1に対して熱処理を施すことにより主導体膜25bをリフローさせ、銅を配線溝24の内部に隙間なく埋め込む。 Then, by reflowing the main conductor film 25b by heat treatment to the substrate 1 in the example in a non-oxidizing atmosphere at about 475 ° C. (e.g., a hydrogen atmosphere), embedded without gaps copper into interconnection trenches 24.
【0045】 [0045]
次に、主導体膜25b、導電性バリア膜25aおよび絶縁膜22をCMP法によって、絶縁膜21の上面が露出するまで研磨する。 Next, the main conductor film 25b, conductive barrier film 25a and the insulating film 22 by CMP, the top surface of the insulating film 21 is polished to expose. これにより、図5に示すように、相対的に薄い導電性バリア膜25aと相対的に厚い主導体膜25bとからなる第2層配線(配線)25を配線溝24内に形成する。 Thus, as shown in FIG. 5, to form a relatively thin conductive barrier film 25a and a relatively consisting of a thick main conductor film 25b second layer wiring (wiring) 25 in the wiring trench 24. 第2層配線25は、プラグ19を介して第1層配線15と電気的に接続されている。 The second-layer wiring 25 is electrically connected to the first layer wiring 15 via the plug 19.
【0046】 [0046]
図6は、図5に続く半導体装置の製造工程中における図1に対応する領域の要部平面図を示し、図7は図6のA−A断面図である。 6 shows a fragmentary plan view of the region corresponding to FIG. 1 in the manufacturing process of the semiconductor device continued from FIG. 5, FIG. 7 is an A-A sectional view of FIG. なお、図7においても、図2の絶縁膜17より下の構造に対応する部分は図示を省略している。 Also in FIG. 7, portions corresponding to the structure below the insulating film 17 in FIG. 2 is omitted.
【0047】 [0047]
配線溝24内に第2層配線(配線)25を形成した後、半導体基板1をプラズマCVD装置の処理室内に配置し、アンモニアガスを導入してプラズマ電源を印加することにより、基板1(特に第2層配線25が露出するCMP面)に対して、アンモニア(NH 3 )プラズマ処理を施す。 After forming the second-layer wiring (wiring) 25 in the wiring trench 24, the semiconductor substrate 1 arranged in the processing chamber of the plasma CVD apparatus, by applying a plasma power by introducing ammonia gas, the substrate 1 (especially against CMP surface) in which the second layer wiring 25 is exposed, subjected to ammonia (NH 3) plasma treatment. あるいは、N 2ガスおよびH 2ガスを導入して、N 2 /H 2プラズマ処理を施す。 Alternatively, by introducing N 2 gas and H 2 gas is subjected to a N 2 / H 2 plasma treatment. このような還元性プラズマ処理により、CMPで酸化された銅配線表面の酸化銅(CuO、CuO 2 )を銅(Cu)に還元し、更に、窒化銅(CuN)層が第2層配線25の表面(ごく薄い領域)に形成される。 Such reducing plasma treatment, copper oxide (CuO, CuO 2) of the copper wiring surface is oxidized by CMP was reduced to copper (Cu), further, copper nitride (CuN) layer of the second layer wiring 25 It is formed on the surface (very thin region). また、このプラズマ処理によって、第2層配線25間の絶縁膜21がエッチングされ除去される。 Further, this plasma treatment, the insulating film 21 between the second layer wiring 25 is etched to remove. これにより、図6および図7に示される構造が得られる。 Thereby, the structure shown in FIGS. 6 and 7 is obtained. 従って、第2層配線25を形成するために用いられた絶縁膜21は、導電性バリア膜25aおよび銅からなる主導体膜25bに悪影響を与えないような処理、例えば還元性プラズマ処理、によって簡単にエッチングされ得る材料を用いることが好ましい。 Therefore, the insulating film 21 used to form the second-layer wiring 25, the process that does not adversely affect the main conductor film 25b made of a conductive barrier film 25a and the copper, for example, reducing plasma treatment, easy by it is preferable to use a material that can be etched. 酸素プラズマ処理によって絶縁膜21を除去する場合は、第2層配線25の上面の銅が酸化されてしまうので、第2層配線25の上面上に導電性バリア膜を選択的に形成しておく必要がある。 If the oxygen plasma treatment to remove the insulating film 21, since the copper of the upper surface of the second layer wiring 25 is oxidized in advance by selectively forming a conductive barrier layer on the upper surface of the second layer wiring 25 There is a need. また、第2層配線25は、その平面形状が、図6に示すように、例えば帯状に形成されている。 The second-layer wiring 25 has a plane shape, as shown in FIG. 6, for example, formed in a strip shape.
【0048】 [0048]
なお、プラズマ処理とは、プラズマ状態にある環境に、基板表面、あるいは、基板上に絶縁膜、金属膜等のような部材が形成されている時にはその部材表面を暴露し、プラズマの化学的、機械的(ボンバードメント)作用を表面に与えて処理することをいう。 Note that the plasma treatment, the environment in the plasma state, the substrate surface or an insulating film on a substrate, when a member such as a metal film or the like is formed by exposing the surface of the member, plasma chemical, mechanical means to process given to the surface (bombardment) effects. また、還元性雰囲気のプラズマとは、還元作用、すなわち、酸素を引き抜く作用を有するラジカル、イオン、原子、分子等の反応種が支配的に存在するプラズマ環境をいう。 Further, the plasma of the reducing atmosphere, the reducing effect, i.e., refers to radicals having the effect of withdrawing the oxygen ions, atoms, reactive species dominantly present plasma environment of the molecule, and the like.
【0049】 [0049]
図8は、図7に続く半導体装置の製造工程中における要部断面図を示している。 Figure 8 is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. なお、図8においても、図2の絶縁膜17より下の構造に対応する部分は図示を省略している。 Also in FIG. 8, portions corresponding to the structure below the insulating film 17 in FIG. 2 is omitted.
【0050】 [0050]
絶縁膜21が除去された後、洗浄を行い、その後、図8に示すように、半導体基板1の主面の全面上に絶縁膜26をプラズマCVD法などによって形成する。 After the insulating film 21 is removed, washed, then, as shown in FIG. 8, an insulating film 26 is formed by a plasma CVD method on the entire surface of the main surface of the semiconductor substrate 1. すなわち、第2層配線25の上面および側面を覆うように、絶縁膜26を絶縁膜20上に形成する。 That is, to cover the upper and side surfaces of the second layer wiring 25, an insulating film 26 on the insulating film 20. 絶縁膜26は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。 Insulating film 26, for example, a silicon nitride film, functioning as a barrier insulating film of the copper wiring. 従って、絶縁膜26は、第2層配線25の主導体膜25b中の銅が、後で形成される層間絶縁膜28中に拡散するのを抑制または防止する。 Therefore, the insulating film 26, copper in the main conductor film 25b of the second layer wiring 25 is suppressed or prevented from diffusing into the interlayer insulating film 28 to be formed later. 絶縁膜26の他の材料として、例えば炭化シリコン(SiC)膜、炭窒化シリコン(SiCN)膜または酸窒化シリコン(SiON)膜の単体膜を用いても良い。 Other materials of the insulating film 26, for example, silicon carbide (SiC) film, single film may be used in the silicon carbonitride (SiCN) film or a silicon oxynitride (SiON) film. これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。 When using these films, it is possible to reduce significantly the dielectric constant than the silicon nitride film, it is possible to reduce the wiring capacitance, it is possible to increase the operating speed of the semiconductor device. プラズマCVD法で形成された炭化シリコン膜には、例えばBLOk(AMAT社製)がある。 The silicon carbide film formed by plasma CVD, for example, there is a BLOk (AMAT Co., Ltd.). その成膜ガスは、上記した通りである。 Its deposition gas, is as described above. 上記SiCN膜の成膜に際しては、例えばヘリウム(He)と、アンモニア(NH 3 )と、トリメチルシラン(3MS)との混合ガスを用いる。 During the deposition of the SiCN film, for example, mixed gas of helium (He), ammonia (NH 3), a mixed gas of trimethylsilane (3MS). また、上記プラズマCVD法で形成された酸窒化シリコン膜としては、例えばPE−TMS(Canon製、誘電率=3.9)がある。 As the silicon oxynitride film formed by the plasma CVD method, for example, PE-TMS (Canon Ltd., dielectric constant = 3.9) is. 上記酸窒化シリコン膜の形成に際しては、例えばトリメトキシシラン(TMS)ガスと酸化窒素(N 2 O)ガスとの混合ガスを用いる。 Upon formation of the silicon oxynitride film, for example, a mixed gas of trimethoxysilane (TMS) gas and nitrogen oxide (N 2 O) gas.
【0051】 [0051]
本実施の形態においては、最近接配線間(最小隣接配線間、最小ピッチ配線間)のカバレージがオーバーハングするような条件で、すなわち、最近接配線間では絶縁膜26がコンフォーマルには成膜されない条件で、絶縁膜26を成膜する。 In the present embodiment, recently between contact wires (between minimum adjacent wirings, the minimum pitch wiring) under conditions such that the coverage of overhang, i.e., deposited on the insulating film 26 is conformally between nearest lines under conditions not so, an insulating film 26. ここで、最近接配線とは、同層配線において隣接する配線同士の間隔(隣接配線間距離)が最小である配線に対応する。 Here, the closest wiring, wiring interval between the adjacent in the same layer wiring (adjacent wire distance) corresponds to the wiring is minimal. 最近接配線間では、寄生容量の低減がより重要である。 Between nearest wiring, a reduction in parasitic capacitance is more important.
【0052】 [0052]
隣接配線間では、絶縁膜26の堆積が進行するに従って、対向する配線側面(配線対向面)の上部25c近傍での堆積物に遮られて徐々に反応種が下方に入り込みにくくなる。 Between adjacent lines, according to the deposition of the insulating film 26 progresses, gradually reactive species is blocked by the deposits at the top 25c near the opposite line side (wire facing surface) is less likely to enter downwardly. このため、対向する配線側面の下部25d近傍での堆積速度は上部25c近傍での堆積速度に比べて小さくなる。 Therefore, the deposition rate at the bottom 25d near the opposite line side is smaller than the deposition rate at the top 25c vicinity. 従って、対向する配線側面上に堆積された絶縁膜26の厚みは、均一にはならず、上部25c近傍での厚みが下部25d近傍よりも厚くなる。 Therefore, the thickness of the opposing wire side on the deposited an insulating film 26 is uniform not, the thickness of the upper 25c vicinity thicker than near the bottom 25d. このような現象は、第2層配線25の最近接配線間、すなわち第2層配線25のうちの最も近接した配線同士の間では、より顕著である。 This phenomenon, between nearest lines of the second-layer wiring 25, that is, between the closest wirings of the second layer wiring 25 is more pronounced.
【0053】 [0053]
このため、第2層配線25の最近接配線間では、絶縁膜26は第2層配線25の形状を反映したコンフォーマルな形状にはならず、図8に示されるような溝またはくぼみ部分27aが生じる。 Therefore, between the nearest lines of the second layer wiring 25, insulating film 26 does not become the conformal shape reflecting the shape of the second-layer wiring 25, groove or recessed portion 27a as shown in FIG. 8 It occurs. 絶縁膜26のくぼみ部分27aの上方開口部27bの寸法は、くぼみ部分27aの内部の寸法よりも小さい。 The dimensions of the upper opening 27b of the recessed portion 27a of the insulating film 26 is smaller than the internal dimension of the recess portion 27a. すなわち、上方開口部27b近傍において、絶縁膜26のくぼみ部分27aの対向する内壁(絶縁膜26表面)は、上方開口部27bに近づくにつれて徐々に狭まっている。 That is, the upper opening 27b near the opposing inner walls of the recessed portion 27a of the insulating film 26 (insulating film 26 surface) is gradually narrowed toward the upper opening 27b. なお、図8においては、くぼみ部分27aの断面形状は、模式的に示されているに過ぎず、くぼみ部分27aは、略楕円形など種々の断面形状を有することができる。 In FIG. 8, cross-sectional shape of the recessed portions 27a is only shown schematically, recessed portions 27a may have various cross-sectional shapes such as a substantially elliptical shape. また、くぼみ部分27aの上方開口部27bが閉じるまで絶縁膜26の成膜を行ってもよい。 May also be carried out the formation of the insulating film 26 to the upper opening 27b of the recessed section 27a is closed. また、くぼみ部分27aの上方開口部27bおよび図示しない側方(図8の紙面に垂直な方向)開口部が閉じるまで絶縁膜26の成膜を行い、図9に示されるように、第2層配線25の最近接配線間の絶縁膜26中に絶縁膜26の材料が存在しない空隙またはボイド(void)27cを形成してもよい。 Moreover, the upper opening 27b and an unillustrated side of the recessed portion 27a to an opening (the direction perpendicular to the plane of FIG. 8) closes perform formation of the insulating film 26, as shown in FIG. 9, the second layer the void or voids (void) 27c no material of the insulating film 26 in the insulating film 26 between the nearest wiring may be formed of wire 25. 従って、本実施の形態では、第2層配線25の最近接配線間を絶縁膜26の材料で完全に満たすことはない。 Thus, in this embodiment, it is not completely filled it with the material of the second layer wiring insulating film 26 between nearest lines of 25.
【0054】 [0054]
また、絶縁膜26の成膜には、プラズマCVD法などを用いることができ、絶縁膜26の成膜条件を調整することなどにより、上述のようなくぼみ部分27aを最近接配線間に容易に形成することができる。 In addition, the formation of the insulating film 26, a plasma CVD method or the like can be used, such as by adjusting the deposition conditions of the insulating film 26, easily recessed portion 27a as described above between nearest lines it can be formed. 第2層配線25を逆テーパ状に形成する必要はない。 It is not necessary to form the second-layer wiring 25 in the reverse tapered shape. このため、第2層配線25の上端部への電界集中を緩和することができる。 Therefore, it is possible to relax the electric field concentration on the upper end portion of the second layer wiring 25.
【0055】 [0055]
また、本実施の形態では、第2層配線25の上面および側面をバリア絶縁膜としての絶縁膜26で覆うので、第2層配線25において導電性バリア膜25aを省略し、銅からなる主導体膜25bだけで第2層配線25を形成することもできる。 Further, in the present embodiment, since covering the upper and side surfaces of the second layer wiring 25 with an insulating film 26 as a barrier insulating film, main body of the conductive barrier layer 25a in the second layer wiring 25 is omitted, made of copper it is also possible to form a film 25b only in the second-layer wiring 25.
【0056】 [0056]
図10〜19は、図8に続く半導体装置の製造工程中における要部断面図を示している。 Figure 10 to 19 is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. なお、図10〜19においても、図2の絶縁膜17より下の構造に対応する部分は図示を省略している。 Also in FIG. 10 to 19, portions corresponding to the structure below the insulating film 17 in FIG. 2 is omitted.
【0057】 [0057]
絶縁膜26を形成した後、絶縁膜28を絶縁膜26上に形成する。 After forming the insulating film 26, the insulating film 28 on the insulating film 26. 本実施の形態では、図10に示すように、絶縁膜28の材料が最近接配線間を完全には埋めないように、すなわちくぼみ部分27aを完全には埋めないように、絶縁膜28を形成する。 In this embodiment, as shown in FIG. 10, as the material of the insulating film 28 so as not buried in the recently completely between contact wires, i.e. not filled completely the recessed portion 27a, an insulating film 28 to. 絶縁膜28は、絶縁膜16と同様の材料、すなわちLow−K材料からなる。 Insulating film 28, the same material as the insulating film 16, that is, a Low-K material. 上述のように、絶縁膜26のくぼみ部分27aの上方開口部27bの寸法は、くぼみ部分27aの内部の寸法よりも小さい。 As described above, the size of the upper opening 27b of the recessed portion 27a of the insulating film 26 is smaller than the internal dimension of the recess portion 27a. このため、絶縁膜28を例えば塗布法で形成するとき、第2層配線25の最近接配線間のくぼみ部分27aの内部には絶縁膜28の材料が、その表面張力などのために、ほとんど入り込まない。 Therefore, when forming the insulating film 28 for example by a coating method, the inside of the recessed portion 27a between nearest lines of the second-layer wiring 25 material of the insulating film 28, such as for its surface tension, almost enter Absent. 従って、絶縁膜28が形成された段階で、第2層配線25の最近接配線間には、絶縁膜26および28の材料が存在しない空隙またはボイド27が形成される。 Accordingly, at the stage where the insulating film 28 is formed, between the nearest lines of the second-layer wiring 25, the void or voids 27 material is not present in the insulating film 26 and 28 are formed. ボイド27は絶縁膜26および28の材料によって囲まれた空間であり、その内部は真空であっても、あるいは絶縁膜28の成膜雰囲気の気体成分などが存在していても良い。 Void 27 is a space surrounded by the material of the insulating film 26 and 28, the inside thereof be vacuum, or a gas component of the film forming atmosphere insulating film 28 may be present. 一方、第2層配線25の隣接配線間距離が大きな領域では、絶縁膜28の材料が第2層配線25間を容易に埋め、ボイド27は形成されない。 On the other hand, in the adjacent wire distance between large regions of the second layer wiring 25, the material of the insulating film 28 is easily filled between the second-layer wiring 25, the void 27 is not formed. このため、機械的強度を維持することが可能となる。 Therefore, it is possible to maintain the mechanical strength.
【0058】 [0058]
また、絶縁膜28をCVD法で形成する場合も、第2層配線25の最近接配線間の絶縁膜26のくぼみ部分27aの内部には反応種が入り込みにくい。 Also, when forming the insulating film 28 by the CVD method, the inside of the second layer recesses portions 27a of the insulating film 26 between nearest lines of the wiring 25 hardly reactive species enter. このため、絶縁膜26のくぼみ部分27a内には絶縁膜28の材料がほとんど堆積されず、第2層配線25の最近接配線間にボイド27が形成される。 Therefore, in the recess portion 27a of the insulating film 26 hardly deposited material of the insulating film 28, a void 27 is formed between the most adjacent wire of the second layer wiring 25.
【0059】 [0059]
なお、図10は、図8のように第2層配線25の最近接配線間の絶縁膜26にくぼみ27aが形成されている状態で絶縁膜28を絶縁膜26上に形成した場合について図示している。 Incidentally, FIG. 10 illustrates the case where the insulating film 28 is formed on the insulating film 26 in a state 27a depressions in the insulating film 26 between nearest lines of the second-layer wiring 25 is formed as shown in FIG. 8 ing. 図9のように第2層配線25の最近接配線間の絶縁膜26中にボイド27cが形成されている場合は、絶縁膜26中のボイド27cに絶縁膜28の材料が侵入することなく、絶縁膜26上に絶縁膜28が形成される。 If the voids 27c is formed in the insulating film 26 between nearest lines of the second-layer wiring 25 as shown in FIG. 9, without the material of the insulating film 28 on the void 27c in the insulating film 26 enters, insulating film 28 is formed on the insulating film 26. これにより、第2層配線25の最近接配線間に、絶縁膜26および28の材料が存在しない空隙またはボイド27が形成される。 Thus, between nearest lines of the second-layer wiring 25, the void or voids 27 material is not present in the insulating film 26 and 28 are formed.
【0060】 [0060]
また、上層配線(後述する第3層配線38)と下層配線(第2層配線)との間の寄生容量を低減するために、絶縁膜28を上記Low−K材料を用いて形成することが好ましいが、例えばCVD法で形成した酸化シリコン膜などによって絶縁膜28を形成することもできる。 Further, in order to reduce the parasitic capacitance between the upper wiring (third layer wiring 38 to be described later) lower wiring (second layer wiring), a dielectric film 28 can be formed by using the Low-K material preferred, for example, by a silicon oxide film formed by a CVD method may be formed an insulating film 28. ただし、上層配線と下層配線との間の寄生容量を低減するために、絶縁膜28の誘電率は絶縁膜26の誘電率よりも低いことが好ましい。 However, in order to reduce the parasitic capacitance between the upper wiring and the lower wiring, the dielectric constant of the insulating film 28 is preferably lower than the dielectric constant of the insulating film 26. また、絶縁膜28をCVD法などで成膜してその上面に凹凸が生じている場合などは、CMP法などを用いて平坦化することもできる。 Also, a case where unevenness occurs on the upper surface thereof with an insulating film 28 by a CVD method may also be planarized using CMP or the like.
【0061】 [0061]
次に、図11に示されるように、絶縁膜28上に絶縁膜29および30をCVD法などを用いて順に形成する。 Next, as shown in FIG. 11, are formed sequentially by CVD or the like of the insulating film 29 and 30 on the insulating film 28. 絶縁膜29は、例えば窒化シリコン膜からなり、絶縁膜30は、例えば酸化シリコン膜からなる。 Insulating film 29, for example, a silicon nitride film, the insulating film 30 is, for example, a silicon oxide film. 必要に応じてCMP処理を行い、絶縁膜30の上面を平坦化する。 A CMP process is performed using, if necessary to flatten the upper surface of the insulating film 30. 絶縁膜29の他の材料として、例えば炭化シリコン膜またはSiCN膜を用いても良い。 Other materials of the insulating film 29 may be used, for example silicon carbide film or a SiCN film. また、絶縁膜30の他の材料として、例えばPE−TMS(Canon製、誘電率=3.9)などの酸窒化シリコン(SiON)膜を用いることができ、場合によっては、絶縁膜30は形成しなくともよい。 Further, as another material of the insulating film 30, for example, PE-TMS (Canon Ltd., dielectric constant = 3.9) can be used silicon oxynitride (SiON) film, such as, in some cases, the insulating film 30 is formed it may not be.
【0062】 [0062]
次に、絶縁膜30上に、絶縁膜31を形成する。 Next, on the insulating film 30, the insulating film 31. 絶縁膜31は、絶縁膜21と同様の材料、すなわち還元性プラズマ処理によってエッチングされ得る材料からなることが好ましい。 Insulating film 31, the same material as the insulating film 21, i.e., is preferably made of a material capable of being etched by a reducing plasma treatment.
【0063】 [0063]
次に、絶縁膜31上に、絶縁膜32および33を順に形成する。 Next, on the insulating film 31, the insulating film 32 and 33 in this order. 絶縁膜32は、絶縁膜22と同様の材料から形成することができる。 Insulating film 32 can be formed of the same material as the insulating film 22. 絶縁膜33は、例えば窒化シリコン膜からなる。 Insulating film 33 is made of, for example, silicon nitride film. また、絶縁膜33の他の材料として、例えば炭化シリコン膜またはSiCN膜を用いても良い。 Further, as another material of the insulating film 33 may be used, for example silicon carbide film or a SiCN film.
【0064】 [0064]
次に、絶縁膜33上に反射防止膜34aおよびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン34bを形成する。 Then, an antireflection film 34a and the photoresist film on the insulating film 33 are sequentially formed, by patterning the photoresist film by exposure to form a photoresist pattern 34b. これにより、図11に示される構造が得られる。 Thereby, the structure shown in FIG. 11 is obtained. それから、フォトレジストパターン34bをエッチングマスクにしたドライエッチング法により、反射防止膜34aを選択的に除去する。 Then, by a dry etching method using the photoresist pattern 34b as an etching mask, to selectively remove the antireflective film 34a. その後、フォトレジストパターン34bをエッチングマスクにしたドライエッチング法により、絶縁膜33を選択的に除去し、開口部35を形成する。 Then, by a dry etching method using the photoresist pattern 34b as an etching mask to selectively remove the insulating film 33 to form an opening 35. 開口部35の形成工程では、絶縁膜32をエッチングストッパとして機能させる。 In the formation of the opening 35 steps, to function insulating film 32 as an etching stopper.
【0065】 [0065]
次に、残存するフォトレジストパターン34bおよび反射防止膜34aを除去した後、開口部35の内部を含む絶縁膜33上に反射防止膜36aを形成する。 Next, after removing the photoresist pattern 34b and the antireflection film 34a remaining, to form an anti-reflection film 36a on the insulating film 33 including the inside of the opening 35. そして、反射防止膜36a上にフォトレジスト膜を形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン36bを形成する。 Then, a photoresist film is formed on the antireflection film 36a, by patterning the photoresist film by exposure to form a photoresist pattern 36b. これにより、図12に示される構造が得られる。 Thereby, the structure shown in FIG. 12 is obtained.
【0066】 [0066]
次に、フォトレジストパターン36bをエッチングマスクにしたドライエッチング法により、反射防止膜36aを選択的に除去する。 Next, by a dry etching method using the photoresist pattern 36b as an etching mask, to selectively remove the antireflective film 36a. それから、フォトレジストパターン36bをエッチングマスクにしたドライエッチング法により、絶縁膜32を選択的に除去して開口部37を形成し、開口部37の底部で絶縁膜31を露出する。 Then, by a dry etching method using the photoresist pattern 36b as an etching mask, to selectively remove the insulating film 32 to form an opening 37 to expose the insulating film 31 at the bottom of the opening 37. そして、開口部37から露出した絶縁膜31をNH 3プラズマ処理またはN 2 /H 2プラズマ処理などによってエッチングしながら、フォトレジストパターン36bおよび反射防止膜36aをアッシングして除去する。 Then, while etching the insulating film 31 exposed from the opening 37, such as by the NH 3 plasma treatment or N 2 / H 2 plasma treatment is removed by ashing the photoresist pattern 36b and the anti-reflection film 36a. これにより、図13に示される構造が得られる。 Thereby, the structure shown in FIG. 13 is obtained. フォトレジストパターン36bおよび反射防止膜36aの除去は、絶縁膜31のエッチング工程の後に行うこともできる。 Removal of the photoresist pattern 36b and the antireflection film 36a can also be performed after the etching process of the insulating film 31.
【0067】 [0067]
次に、図14に示されるように、開口部37の底部で露出する絶縁膜30とその下層の絶縁膜29と、開口部35から露出する絶縁膜32とを、ドライエッチング法などによって除去し、開口部37の底部で絶縁膜28を露出しかつ開口部35から絶縁膜31を露出する。 Next, as shown in FIG. 14, the insulating film 30 exposed at the bottom of the opening 37 and the insulating film 29 thereunder, and an insulating film 32 exposed from the opening 35, it is removed by dry etching or the like to expose the insulating film 31 from the exposed and the openings 35 of the insulating film 28 at the bottom of the opening 37. このとき、エッチングマスクとして機能する絶縁膜33は、上部がエッチングされて薄くなるが、絶縁膜33の形成時に比較的厚く形成しておけば、絶縁膜33が完全に除去されることはない。 At this time, the insulating film 33 functions as an etching mask, but the upper is thinned by etching, if relatively thick during the formation of the insulating film 33, no insulating film 33 is completely removed.
【0068】 [0068]
次に、図15に示されるように、開口部37の底部で露出する絶縁膜28と、開口部35から露出する絶縁膜31とを、ドライエッチング法などによって除去する。 Next, as shown in FIG. 15, the insulating film 28 exposed at the bottom of the opening 37, and an insulating film 31 exposed from the opening 35, is removed by dry etching or the like. このとき、絶縁膜33がエッチングマスクとして機能し、かつ絶縁膜26および絶縁膜30がエッチングストッパとして機能する。 At this time, the insulating film 33 functions as an etching mask, and the insulating film 26 and the insulating film 30 functions as an etching stopper.
【0069】 [0069]
次に、図16に示されるように、開口部37の底部で露出する絶縁膜26をドライエッチング法などによって除去し、開口部37の底部で第2層配線25を露出させる。 Next, as shown in FIG. 16, the insulating film 26 exposed at the bottom of the opening 37 is removed by dry etching or the like to expose the second layer wiring 25 at the bottom of the opening 37. このとき、露出した絶縁膜30および絶縁膜33も除去される。 At this time, the exposed insulating film 30 and the insulating film 33 is also removed.
【0070】 [0070]
次に、基板1の主面上の全面に、導電性バリア膜25aと同様の材料、例えば窒化チタンからなる導電性バリア膜38aをスパッタリング法などで形成する。 Then formed on the entire surface of the main surface of the substrate 1, conductive barrier film 25a and the same material, for example, a conductive barrier film 38a made of titanium nitride sputtering or the like. それから、導電性バリア膜38a上に、開口部37および開口部35を埋めるように、銅からなる主導体膜38bを、主導体膜25bと同様にして形成する。 Then, on the conductive barrier film 38a, so as to fill the opening 37 and the opening 35, a main conductive film 38b made of copper, is formed in the same manner as the main conductor film 25b.
【0071】 [0071]
次に、主導体膜38b、導電性バリア膜38aおよび絶縁膜32をCMP法によって、絶縁膜31の上面が露出するまで研磨する。 Next, the main conductor film 38b, conductive barrier film 38a and the insulating film 32 by CMP, the top surface of the insulating film 31 is polished to expose. これにより、図17に示されるように、開口部35および37からなる配線溝内に第3層配線(配線)38を形成する。 Thus, as shown in FIG. 17, a third layer wiring (wiring) 38 in the wiring trench consisting openings 35 and 37. 第3層配線38は、相対的に薄い導電性バリア膜38aと、相対的に厚い主導体膜38bとを有しており、第2層配線25と電気的に接続されている。 The third layer wiring 38, a relatively thin conductive barrier film 38a, has a relatively thick main conductor film 38b, and is electrically connected to the second-layer wiring 25.
【0072】 [0072]
次に、第2層配線25間の絶縁膜21を除去するプラズマ処理と同様の処理を施し、第3層配線38間の絶縁膜31を除去する。 Next, subjected to the same treatment and the plasma treatment for removing the insulating film 21 between the second-layer wiring 25, to remove the insulating film 31 between the third layer wiring 38. それから、第3層配線38のバリア絶縁膜としての絶縁膜39を、絶縁膜26と同様にして形成する。 Then, an insulating film 39 as a barrier insulating film of the third layer wiring 38, formed in the same manner as the insulating film 26. これにより、図18に示されるように、くぼみ部分27aと同様のくぼみ部分40aが、第3層配線38の最近接配線間に生じる。 Thus, as shown in FIG. 18, the same recessed section 40a and the recess portion 27a is generated between nearest lines of the third layer wiring 38.
【0073】 [0073]
次に、図19に示されるように、絶縁膜39上に、絶縁膜28と同様のLow−K材料からなる絶縁膜41を形成する。 Next, as shown in Figure 19, on the insulating film 39, an insulating film 41 made of the same Low-K material as the insulating film 28. 絶縁膜28の形成工程と同様、第3層配線38の最近接配線間の絶縁膜39のくぼみ部分40aの内部には絶縁膜41の材料が、その表面張力などのために入り込めない。 As with step of forming the insulating film 28, the inside of the recessed portion 40a of the insulating film 39 between nearest lines of the third layer wiring 38 material of the insulating film 41, impenetrable, such as its surface tension. このため、絶縁膜41を形成した段階で、第3層配線38の最近接配線間には空隙またはボイド40が形成される。 Therefore, at the stage of forming the insulating film 41, between the nearest lines of the third layer wiring 38 void or voids 40 are formed. 一方、第3層配線38の隣接配線間距離が大きな領域では、絶縁膜41の材料が第2層配線38間に入り込み、ボイドが形成されないので、機械的強度を維持することが可能となる。 On the other hand, in the adjacent wire distance between large regions of the third layer wiring 38, the material of the insulating film 41 may enter between the second layer wiring 38, since the void is not formed, it is possible to maintain the mechanical strength. また、絶縁膜41をCVD法などで成膜してその上面に凹凸が生じている場合などは、CMP法などを用いて平坦化することもできる。 Also, a case where unevenness occurs on the upper surface thereof with an insulating film 41 by a CVD method may also be planarized using CMP or the like.
【0074】 [0074]
次に、絶縁膜41上に絶縁膜42をCVD法などを用いて形成する。 Next, the insulating film 42 is formed by CVD or the like over the insulating film 41. 絶縁膜42は、例えば窒化シリコン膜からなる。 Insulating film 42 is made of, for example, silicon nitride film. 必要に応じてCMP処理を行い、絶縁膜42の上面を平坦化する。 A CMP process is performed using, if necessary to flatten the upper surface of the insulating film 42. 絶縁膜41をCMP法などにより平坦化している場合などは、この絶縁膜42のCMP処理を省略することもできる。 An insulating film 41 such as when you are planarized by CMP or the like, may be omitted CMP process of the insulating film 42. 絶縁膜42の他の材料として、例えば炭化シリコン膜、SiCN膜または酸窒化シリコン膜を用いることもできる。 Another material of the insulating film 42, for example, a silicon carbide film, it is also possible to use a SiCN film or a silicon oxynitride film. これより、図19に示される構造が得られる。 Than this, the structure shown in Figure 19 is obtained. 更に必要に応じて、同様の製造工程を繰り返し、第4層配線以降の上層配線を形成することもできる。 If necessary, repeat the same manufacturing process, it is also possible to form the upper layer wiring after the fourth layer wiring. また、第1層配線15を、第2層配線25と同様にして形成した銅配線とし、第2層配線25を第3層配線38と同様にして形成した銅配線とすることもできる。 Further, it first layer wiring 15, and the to form copper wiring similar to the second-layer wiring 25, also the second-layer wiring 25 and the copper wiring formed in the same manner as the third layer wiring 38.
【0075】 [0075]
本実施の形態によれば、同層配線間にCMP面(CMPで研磨された面)がない。 According to this embodiment, (by surface polished by CMP) is not CMP surface between the layer wires. すなわち、第2層配線25および第3層配線38を形成するためのCMP工程で研磨された絶縁膜21および31は除去されており、第2層配線25および第3層配線38を覆うようにバリア絶縁膜26および39が形成されている。 That is, the insulating film 21 and 31 which are polished by CMP process for forming the second-layer wiring 25 and the third layer wiring 38 are removed, so as to cover the second-layer wiring 25 and the third layer wiring 38 barrier insulating film 26 and 39 are formed. このため、第2層配線25および第3層配線38において、同層配線の上面同士がCMP面を介して連結されることはない。 Therefore, in the second-layer wiring 25 and the third layer wiring 38, there is no possibility that upper surfaces of the same layer wiring are connected via a CMP surface. これにより、TDDB寿命を向上し、配線間の絶縁破壊耐性を向上させることができる。 This improves the TDDB life, it is possible to improve the dielectric breakdown resistance between the wires. また、半導体装置の信頼性を高めることができる。 Further, it is possible to enhance the reliability of the semiconductor device.
【0076】 [0076]
また、最も容量低減が必要な同層配線における最近接配線間に膜材料が存在しないボイド27および40を形成するので、配線間容量を低減することができる。 Moreover, since forming the voids 27 and 40 the membrane material between the outermost adjacent wire is not present in the most capacity reduction same layer wiring required, it is possible to reduce the inter-wiring capacitance. 配線のバリア絶縁膜26および39に比較的誘電率の高い材料を用いたとしても、配線間容量の低減が可能である。 Even with relatively high dielectric constant material for the barrier insulating film 26 and 39 of the wiring, it is possible to reduce the inter-wiring capacitance.
【0077】 [0077]
また、同層配線の隣接配線間距離が大きな領域では、配線間にボイドを形成せずLow−K材料を成膜する。 Further, the adjacent distance between wirings of the same layer wiring large area, forming a Low-K material without forming voids between the wires. このため、全体の機械的強度を維持することが可能となる。 Therefore, it is possible to maintain the overall mechanical strength.
【0078】 [0078]
また、本実施の形態では、最近接配線間でなくとも、隣接配線間隔が比較的小さく、その間の寄生容量を低減したい配線間にはボイド27または40を形成してもよい。 Further, in the present embodiment, without a between nearest lines, adjacent wiring interval is relatively small, may form a void 27 or 40 between the wirings to be reduced between the parasitic capacitance. 配線間距離がどの程度の場合までボイドを形成するかは、絶縁膜26または39の成膜条件や絶縁膜28または41の成膜条件などを調整することによって、制御することができる。 Or inter-wiring distance to form a void to the case of the degree by adjusting the like deposition conditions and deposition conditions of the insulating film 28 or 41 of the insulating film 26 or 39 can be controlled. これにより、配線パターン密度が疎の領域では、隣接配線間にボイドを形成して配線間容量を低減し、配線パターンが密な領域では、配線間をLow−K材料で埋めて、機械的強度を確保することができる。 Thus, in the sparse wiring pattern density region is to form voids between adjacent lines and reduce the wiring capacitance, the wiring pattern is dense areas, fill the inter-wiring Low-K material, the mechanical strength it can be ensured.
【0079】 [0079]
本発明者は、実験およびシミュレーションにより、本実施の形態の配線構造の容量低減効果について調べた。 The present inventor has by experiments and simulations were examined for volume reduction of the wiring structure of the present embodiment. 比較例として、配線を埋め込むための絶縁膜および層間絶縁膜をLow−K材料で構成しかつ一般的なダマシン技術で形成された銅配線構造を用いた。 As a comparative example, using an insulating film and the interlayer insulating film composed of a Low-K material, general damascene technique copper interconnect structure formed by for embedding wiring.
【0080】 [0080]
その結果、本実施の形態の配線構造は、上記比較例に対して、配線間容量を20〜30%程度低減することができた。 As a result, the wiring structure of this embodiment, with respect to the comparative example, the inter-wiring capacitance could be reduced by about 20-30%. また、上層配線と下層配線の間の容量はほとんど変わらず、同層の配線間容量のみが減少した。 The capacitance between the upper wiring and the lower wiring is hardly changed, only the wiring capacitance between the layers is reduced. このため、配線のクロストークの影響を低減できる。 For this reason, it is possible to reduce the influence of cross-talk of the wiring. また、実効誘電率εr(上記比較例の銅配線構造ではεrは3.1程度)を2.3〜2.7程度へ大幅に低減することができた。 Further, (.epsilon.r the copper wiring structure of the comparative example 3.1 approximately) effective dielectric constant .epsilon.r could be greatly reduced to an extent 2.3 to 2.7. 従って、同世代のLow−K材料を層間絶縁膜に用いて、1世代以上先の低容量配線構造を実現できる。 Therefore, using the same generation Low-K material in the interlayer insulating film can realize a low capacitance wiring structure of one generation further.
【0081】 [0081]
(実施の形態2) (Embodiment 2)
図20〜25は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 Figure 20-25 is a cross-sectional view of the essential part in the manufacturing process of the semiconductor device in another embodiment of the present invention. 図10までの製造工程は上記実施の形態1と同様であるので、ここではその説明は省略し、図10に続く製造工程について説明する。 Since production steps up to FIG. 10 are the same as in the first embodiment, here the description thereof is omitted, and description will be given of a manufacturing step following FIG. 10.
【0082】 [0082]
図10に示される構造が形成された後、図20に示されるように、絶縁膜28上に、例えば窒化シリコン膜からなる絶縁膜29と例えば酸化シリコン膜からなる絶縁膜30とをCVD法などを用いて順に形成する。 After the structure shown is formed in FIG. 10, as shown in Figure 20, on the insulating film 28, for example, an insulating film 29 made of silicon nitride film, for example, an insulating film 30 made of a silicon oxide film CVD method, etc. They are formed in this order by using a. 必要に応じてCMP処理を行い、絶縁膜30の上面を平坦化する。 A CMP process is performed using, if necessary to flatten the upper surface of the insulating film 30. 場合によっては、絶縁膜30は形成しなくともよい。 Optionally, the insulating film 30 is not necessarily formed.
【0083】 [0083]
次に、絶縁膜33上に反射防止膜50aおよびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン50bを形成する。 Then, an antireflection film 50a and the photoresist film on the insulating film 33 are sequentially formed, by patterning the photoresist film by exposure to form a photoresist pattern 50b.
【0084】 [0084]
次に、図21に示されるように、フォトレジストパターン50bをエッチングマスクにしたドライエッチング法により、反射防止膜50aを選択的に除去した後、フォトレジストパターン50bをエッチングマスクにしたドライエッチング法により、絶縁膜29および30を選択的に除去し、開口部51を形成する。 Next, as shown in FIG. 21, by a dry etching method using the photoresist pattern 50b as an etching mask, after selectively removing the antireflection film 50a, by a dry etching method using the photoresist pattern 50b as an etching mask to selectively remove the insulating film 29 and 30 to form an opening 51. 開口部51の形成工程では、絶縁膜28をエッチングストッパとして機能させる。 In the formation of the opening 51 steps, to function insulating film 28 as an etching stopper. その後、残存するフォトレジストパターン50bおよび反射防止膜50aを除去する。 Thereafter, the photoresist pattern is removed 50b and the antireflection film 50a remains.
【0085】 [0085]
次に、開口部51内を含む絶縁膜30上に、絶縁膜31を形成する。 Next, on the insulating film 30 including the opening 51, the insulating film 31. それから、絶縁膜31上に、絶縁膜32を形成する。 Then, on the insulating film 31, an insulating film 32. 上記実施の形態1とは異なり、本実施の形態では、絶縁膜33は形成しなくともよい。 Unlike the first embodiment, in this embodiment, the insulating film 33 is not necessarily formed.
【0086】 [0086]
次に、絶縁膜32上に反射防止膜52aを形成する。 Then, an antireflection film 52a on the insulating film 32. そして、反射防止膜52a上にフォトレジスト膜を形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン52bを形成する。 Then, a photoresist film is formed on the antireflection film 52a, by patterning the photoresist film by exposure to form a photoresist pattern 52b. これにより、図22に示される構造が得られる。 Thereby, the structure shown in FIG. 22 is obtained.
【0087】 [0087]
次に、フォトレジストパターン52bをエッチングマスクにしたドライエッチング法により、反射防止膜52aを選択的に除去する。 Next, by a dry etching method using the photoresist pattern 52b as an etching mask, to selectively remove the antireflective film 52a. それから、フォトレジストパターン52bをエッチングマスクにしたドライエッチング法により、絶縁膜32を選択的に除去して開口部53を形成し、開口部53の底部で絶縁膜31を露出する。 Then, by a dry etching method using the photoresist pattern 52b as an etching mask, to selectively remove the insulating film 32 to form an opening 53 to expose the insulating film 31 at the bottom of the opening 53. その後、NH 3プラズマ処理またはN 2 /H 2プラズマ処理などによって、開口部53から露出した絶縁膜31と開口部51から露出する絶縁膜28とをエッチングしながら、フォトレジストパターン52bおよび反射防止膜52aをアッシングして除去する。 Thereafter, such as by the NH 3 plasma treatment or N 2 / H 2 plasma treatment, while etching the insulating film 28 exposed from the insulating film 31 and the opening 51 exposed from the opening 53, the photoresist pattern 52b and the antireflection film ashing of the 52a is removed. このとき、かつ絶縁膜26および絶縁膜30がエッチングストッパとして機能する。 In this case, and the insulating film 26 and the insulating film 30 functions as an etching stopper. これにより、図23に示される構造が得られる。 Thereby, the structure shown in Figure 23 is obtained. フォトレジストパターン52bおよび反射防止膜52aの除去は、絶縁膜28および31のエッチング工程の後に行うこともできる。 Removal of the photoresist pattern 52b and the antireflection film 52a can also be performed after the insulating film 28 and 31 of the etching process.
【0088】 [0088]
次に、図24に示されるように、開口部51の底部で露出する絶縁膜26をドライエッチング法などによって除去し、開口部51の底部で第2層配線25を露出させる。 Next, as shown in Figure 24, the insulating film 26 exposed at the bottom of the opening 51 is removed by dry etching or the like to expose the second layer wiring 25 at the bottom of the opening 51. このとき、露出した絶縁膜30および絶縁膜32も除去され得る。 At this time, the exposed insulating film 30 and the insulating film 32 may also be removed.
【0089】 [0089]
次に、基板1の主面上の全面に、例えば窒化チタンからなる導電性バリア膜38aをスパッタリング法などで形成する。 Next, on the entire surface of the main surface of the substrate 1, for example, forming a conductive barrier film 38a made of titanium nitride by a sputtering method. それから、導電性バリア膜38a上に、開口部51および開口部53を埋めるように、銅からなる主導体膜38bを形成する。 Then, on the conductive barrier film 38a, so as to fill the openings 51 and the openings 53, forming a main conductive film 38b made of copper.
【0090】 [0090]
次に、主導体膜38bおよび導電性バリア膜38aをCMP法によって、絶縁膜31の上面が露出するまで研磨する。 Next, the main conductive film 38b and the conductive barrier film 38a by CMP to polish until the top surface of the insulating film 31 is exposed. これにより、図25に示されるように、開口部51および53からなる配線溝内に第3層配線(配線)38を形成する。 Thus, as shown in FIG. 25, a third layer wiring (wiring) 38 in the wiring trench consisting openings 51 and 53. 第3層配線38は、相対的に薄い導電性バリア膜38aと、相対的に厚い主導体膜38bとを有しており、第2層配線25と電気的に接続されている。 The third layer wiring 38, a relatively thin conductive barrier film 38a, has a relatively thick main conductor film 38b, and is electrically connected to the second-layer wiring 25.
【0091】 [0091]
これ以降の製造工程は、上記実施の形態1の図17以降の製造工程と同様であるので、その説明を省略する。 The subsequent manufacturing steps are the same as the manufacturing process of the subsequent 17 of the first embodiment, description thereof will be omitted.
【0092】 [0092]
(実施の形態3) (Embodiment 3)
図26は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 Figure 26 is a fragmentary cross-sectional view in a manufacturing process of a semiconductor device in another embodiment of the present invention. 本実施の形態の半導体装置は、上記実施の形態1の第2層配線25および第3層配線36のように隣接配線間にボイドを形成しかつ隣接配線間をCMP面で接続しない配線層と、一般的な埋込配線技術を用いて形成された配線層とが組み合わされた多層配線構造を有している。 The semiconductor device of this embodiment, a wiring layer is not connected to form voids and the adjacent wirings by CMP plane between adjacent lines as in the second-layer wiring 25 and the third layer wiring 36 of the first embodiment , a general embedded wiring wiring layer formed using the techniques have a combined multi-layer wiring structure. 図26において、絶縁膜42の形成工程までは、上記実施の形態1の図19までの製造工程とほぼ同様であるので、その説明は省略し、ここではそれ以降の製造工程について説明する。 In Figure 26, until the step of forming the insulating film 42 is substantially the same as the manufacturing steps up to Fig. 19 of the first embodiment, the description thereof is omitted, will be described here subsequent manufacturing steps.
【0093】 [0093]
本実施の形態では、絶縁膜42上に酸化シリコンなどからなる絶縁膜60が形成され、第3層配線38と同様にして第4層配線61が形成される。 In this embodiment, an insulating film 60 made of silicon oxide or the like on the insulating film 42 is formed, the fourth layer wiring 61 in the same manner as the third layer wiring 38 is formed. それから、絶縁膜26と同様にして、バリア絶縁膜として機能する絶縁膜62が形成され、その上に絶縁膜28と同様にして絶縁膜64を形成する。 Then, in the same manner as the insulating film 26 is formed an insulating film 62 serving as a barrier insulating film, an insulating film 64 in the same manner as the insulating film 28 thereon. 第4層配線61においても、第2層配線25および第3層配線36と同様、最近接配線間にボイド63が形成される。 In the fourth layer wiring 61, similarly to the second-layer wiring 25 and the third layer wiring 36, a void 63 is formed between nearest lines.
【0094】 [0094]
第5層以降の配線層は、一般的な埋込配線技術、例えば一般的なデュアルダマシン技術を用いて形成する。 Wiring layer of the fifth layer later are formed using common embedded wiring techniques, for example, a typical dual damascene technique. すなわち、絶縁膜64上に、窒化シリコン、炭化シリコン、炭窒化シリコンまたは酸窒化シリコン膜(例えばPE−TMS(Canon製))からなる絶縁膜65、酸化シリコンなどからなる絶縁膜66、Low−K材料などからなる絶縁膜67、絶縁膜65と同様の材料、例えば窒化シリコンなどからなる絶縁膜68および酸化シリコンなどからなる絶縁膜69を形成する。 That is, on the insulating film 64, silicon nitride, silicon carbide, an insulating film 65 made of carbonitride silicon or a silicon oxynitride film (e.g. PE-TMS (manufactured by Canon)), made of silicon oxide or the like insulating film 66, Low-K insulating film 67 made of material to form the same material as that of the insulating film 65, for example, an insulating film 68 and made of silicon oxide or the like insulating film 69 made of silicon nitride. そして、デュアルダマシン技術を用いて、絶縁膜62、64〜69に形成された配線溝に埋め込まれた第5層配線70を形成する。 Then, using a dual damascene technique, to form a fifth layer wiring 70 buried in the wiring groove formed in the insulating film 62,64~69. それから、第5層配線70の上面を含む絶縁膜69上に、窒化シリコン、炭化シリコン、炭窒化シリコンまたは酸窒化シリコン膜などからなる絶縁膜71を、バリア絶縁膜として形成する。 Then, on the insulating film 69 including the upper surface of the fifth layer interconnect 70, the silicon nitride, silicon carbide, an insulating film 71 made of silicon carbonitride or silicon oxynitride film is formed as the barrier insulating film. その後、絶縁膜71上に、Low−K材料などからなる絶縁膜72、絶縁膜65と同様の材料、例えば窒化シリコンなどからなる絶縁膜73、酸化シリコンなどからなる絶縁膜74、Low−K材料などからなる絶縁膜75、絶縁膜65と同様の材料、例えば窒化シリコンなどからなる絶縁膜76および酸化シリコンなどからなる絶縁膜77を形成する。 Thereafter, on the insulating film 71, Low-K material made of an insulating film 72, the same material as that of the insulating film 65, for example, an insulating film 73 made of silicon nitride, made of silicon oxide or the like insulating film 74, Low-K material insulating film 75 made of, for forming the same material as that of the insulating film 65, for example, an insulating film 77 made of an insulating film 76 and the silicon oxide composed of silicon nitride. そして、デュアルダマシン技術を用いて、絶縁膜71〜77に形成された配線溝に埋め込まれた第6層配線78を形成する。 Then, using a dual damascene technique, to form the sixth layer wiring 78 buried in the wiring groove formed in the insulating film 71 to 77. それから、第6層配線78の上面を含む絶縁膜77上に、絶縁膜71と同様の材料、例えば窒化シリコンなどからなる絶縁膜79を、バリア絶縁膜として形成する。 Then, on the insulating film 77 including the upper surface of the sixth layer wiring 78, the same material as that of the insulating film 71, for example, an insulating film 79 made of silicon nitride is formed as the barrier insulating film.
【0095】 [0095]
なお、絶縁膜28、41、64、67、72および75としてCVD法を用いて形成した膜、例えば酸化シリコン膜、FSG(SiOF系材料)膜、SiOC膜またはポーラスシリコン(Polus−Si)系材料膜を用いることもでき、その場合、絶縁膜30、60、66、68、69、74、76および77の形成を省略することもできる。 Incidentally, the film formed by a CVD method as the insulating film 28,41,64,67,72 and 75, for example, a silicon oxide film, FSG (SiOF-based material) film, SiOC film, or porous silicon (Polus-Si) material It can also be used a membrane, in which case, it is also possible to omit the formation of the insulating film 30,60,66,68,69,74,76 and 77.
【0096】 [0096]
多層配線構造において、隣接配線間隔が比較的小さい、すなわち配線ピッチが比較的小さい配線層では、配線間容量が増大しかつTDDB寿命が低減しやすい。 In the multilayer wiring structure, the adjacent wire spacing is relatively small, that is, the wiring pitch is relatively small wiring layer, wiring capacitance is easily reduced increase vital TDDB lifetime. 本実施の形態によれば、そのような配線間容量が増大しかつTDDB寿命が低減しやすい配線層において、同層配線間にCMP面をなくしてTDDB寿命を向上させ、かつ同層配線の最近接配線間にボイドを形成して配線間容量を低減することができる。 According to this embodiment, in such inter-wire capacitance increases vital TDDB lifetime decreased easily interconnect layer, to improve the TDDB life by eliminating CMP surface between the layer wires and recent same layer wirings it can form a void to reduce the wiring capacitance between the contact wire.
【0097】 [0097]
(実施の形態4) (Embodiment 4)
図27、29〜31は、本発明の他の実施の形態である半導体装置の配線パターンを示す概念的な平面図である。 FIG 27,29~31 is a schematic plan view showing a wiring pattern of a semiconductor device according to another embodiment of the present invention. 図28は図27のB−B断面図である。 Figure 28 is a B-B sectional view of FIG. 27. 配線パターンの構造および形成工程は上記実施の形態1の第2層配線25または第3層配線36とほぼ同様であるので、ここではその説明は省略する。 The structure and forming process of the wiring pattern is substantially the same as the second layer wiring 25 or the third layer wiring 36 of the first embodiment, the description thereof will be omitted here.
【0098】 [0098]
本実施の形態においては、本体配線81の周囲に、ダミー配線82を設ける。 In this embodiment, the periphery of the body line 81, the dummy wiring 82. 本体配線81は、半導体装置の電気回路として必要不可欠な配線パターンである。 Body line 81 is an essential wiring pattern as the electric circuit of the semiconductor device. 本体配線81は、例えば上記第2層配線25または第3層配線38などに対応し、MISFETのゲートやソース・ドレイン領域などに電気的に接続されている。 Body line 81 corresponds to, for example, such as the second-layer wiring 25 or the third layer wiring 38 is electrically connected to a gate and a source-drain region of the MISFET. ダミー配線82は、本体配線81と同時に形成されかつ同構造の導体パターンであるが、半導体装置の電気回路としては必要とされない、すなわち配線としては機能しない導体パターンである。 The dummy wiring 82 is a conductor pattern is formed simultaneously with the body line 81 and the structure is not required as the electric circuit of the semiconductor device, that is, the conductor pattern does not function as wiring. ダミー配線82は、例えば、MISFETのゲートやソース・ドレイン領域などに電気的に接続されることなく、接地電位とされている。 The dummy wiring 82 is, for example, without being electrically connected to a gate and the source and drain regions of the MISFET, there is a ground potential. 本実施の形態においては、隣接する本体配線81間にボイド(図示せず)を形成するとともに、本体配線81とダミー配線82の間にもボイド(図示せず)を形成する。 In the present embodiment, to form a void (not shown) between the adjacent main wiring 81, and between the body line 81 and the dummy wiring 82 forming a void (not shown). ボイドの形成工程は、上記実施の形態1と同様である。 Step of forming the voids are the same as in the first embodiment. ダミー配線82を設けたことにより、本体配線81の両側にボイドを形成することができる。 By providing the dummy wiring 82, it is possible to form a void on both sides of the body line 81. このため、本体配線81の寄生容量をより低減することが可能になる。 Therefore, it is possible to further reduce the parasitic capacitance of the main line 81. 図27〜30は、本体配線81とダミー配線82の形成パターンの例を示しており、必要に応じて、図27〜30およびそれ以外の種々の配線パターンを形成することができる。 Figure 27-30 shows an example of the formation pattern of the main wirings 81 and the dummy wiring 82, if necessary, it is possible to form the various wiring patterns of FIG. 27 to 30 and other.
【0099】 [0099]
例えば、図27および図28に示されるように、孤立した一本の本体配線81を囲むようにダミー配線82を設けることができる。 For example, as shown in FIGS. 27 and 28, it can be provided dummy wiring 82 so as to surround the single body wiring 81 orphaned.
【0100】 [0100]
また、図29に示されるように、互いに平行に配列する複数の本体配線81の全体を囲むようにダミー配線82を設けることができる。 Further, as shown in FIG. 29, it can be provided dummy wiring 82 so as to surround the whole of a plurality of body lines 81 arranged parallel to one another.
【0101】 [0101]
また、図30に示されるように、互いに平行に配列する複数の本体配線81全体を囲むようにダミー配線82を設けるとともに、複数の本体配線81間にもダミー配線82を設けることができる。 Further, as shown in FIG. 30, can be provided with the dummy wiring 82 so as to surround the entire plurality of body lines 81 arranged parallel to each other, the dummy wiring 82 between the plurality of main wirings 81.
【0102】 [0102]
また、ダミー配線82パターンは連続して形成しなくともよく、例えば図31に示されるように、不連続なダミー配線82を設けることもできる。 The dummy wiring 82 patterns can also may not be formed continuously, which as shown in FIG. 31 for example, provided a discontinuous dummy wiring 82.
【0103】 [0103]
(実施の形態5) (Embodiment 5)
図32は、本発明の他の実施の形態である半導体装置の配線パターンを示す概念的な平面図である。 Figure 32 is a schematic plan view showing a wiring pattern of a semiconductor device according to another embodiment of the present invention. 図32の配線パターン85は、例えば上記第2層配線25または第3層配線36に対応し、その構造および形成工程は上記実施の形態1と同様であるので、ここではその説明は省略する。 Wiring patterns 85 of FIG. 32, for example corresponding to the second-layer wiring 25 or the third layer wiring 36, since the structure and forming process are the same as in the first embodiment and the description thereof will be omitted.
【0104】 [0104]
本実施の形態では、配線パターン85において、スルーホール形成領域86の近傍で、配線幅広部またはリザーバ部87を設けている。 In this embodiment, the wiring pattern 85, in the vicinity of the through-hole forming region 86 is provided with the wiring wide portion or reservoir portion 87. これにより、スルーホールが配線パターンからずれる、目外れを防止する。 Thus, through holes deviates from the wiring pattern, to prevent the eyes off. 図32では、その上に形成すべきスルーホールに対応する位置86を点線で示してある。 In Figure 32, there is shown a position 86 corresponding to the through hole to be formed thereon by a dotted line. スルーホール形成のためのフォトリソグラフィ工程において、フォトマスクの位置ずれなどにより、実際に形成されたスルーホールの位置が所望の位置(図32の点線の位置)からずれる場合がある。 In a photolithography process for forming a through-hole, there is a case where due to positional deviation of the photomask actually formed in the through hole position deviates from a desired position (a position indicated by a dotted line in FIG. 32). このような場合でも、配線幅が広いリザーバ部87が設けられているので、スルーホールが配線パターン85から外れることを防止できる。 Even in such a case, since the wire width is wide reservoir portion 87 is provided, it is possible to prevent the through-hole is out of the wiring pattern 85. このため、配線85に隣接して形成されるボイド(図示せず)が、スルーホールの形成工程で露出することをより的確に防止できる。 Therefore, (not shown) voids are formed adjacent to the wiring 85 can be more accurately prevented from being exposed in the step of forming the through hole.
【0105】 [0105]
(実施の形態6) (Embodiment 6)
図33は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、図19の工程段階に対応する。 Figure 33 is a fragmentary cross-sectional view in a manufacturing process of a semiconductor device in another embodiment of the present invention, it corresponds to the process step of FIG. 19.
【0106】 [0106]
本実施の形態では、上記実施の形態1とは異なり、銅配線のバリア絶縁膜として機能する絶縁膜26および39を形成しない。 In this embodiment, unlike the first embodiment, it does not form an insulating film 26 and 39 functions as a barrier insulating film of the copper wiring. 本実施の形態では、銅配線である第2層配線25および第3層配線38の上部に、銅の拡散を防止する導電性バリア膜として、例えばタングステンなどからなる金属キャップ膜91および92を形成する。 In this embodiment, formed on the second layer wiring 25 and the third layer wiring 38 is a copper wire, a conductive barrier film for preventing the diffusion of copper, for example, a metal cap film 91 and 92 made of tungsten to. 従って、第2層配線25は、導電性バリア膜25a、主導体膜25bおよび金属キャップ膜91から構成され、第3層配線38は、導電性バリア膜38a、主導体膜38bおよび金属キャップ膜92から構成される。 Therefore, the second-layer wiring 25, a conductive barrier film 25a, formed of a main conductor film 25b and the metal cap film 91, the third layer wiring 38, a conductive barrier film 38a, the main conductive film 38b and the metal cap film 92 It consists of. また、絶縁膜26および39を形成しないので、Low−K材料からなる絶縁膜28および39が第2層配線25および第3層配線36の同層隣接配線間を完全に埋め、最近接配線間においてもボイド27および40は形成されない。 Also, do not form an insulating film 26 and 39, the insulating film 28 and 39 made of Low-K material completely fills the inter same layer adjacent lines of the second-layer wiring 25 and the third layer wiring 36, recently between tangent lines no voids 27 and 40 are also formed in the.
【0107】 [0107]
金属キャップ膜91は、選択タングステンCVD法などによって形成することができる。 Metal cap film 91 may be formed by a selective tungsten CVD method. 例えば、図5に示すように配線溝に埋め込まれた第2層配線25を形成した後、六フッ化タングステン(WF 6 )および水素(H 2 )ガスを用いたCVD法により、絶縁膜21から露出した第2層配線25の上面上にタングステン膜を選択的に堆積することにより、金属キャップ膜91を形成する。 For example, after forming the second layer wiring 25 buried in the wiring groove, as shown in FIG. 5, by the CVD method using tungsten hexafluoride (WF 6) and hydrogen (H 2) gas, an insulating film 21 by selectively depositing a tungsten film on the upper surface of the exposed second layer wiring 25, a metal cap layer 91. その後、絶縁膜21を除去し、バリア絶縁膜26を形成することなく、第2層配線25を覆いかつ隣接配線間を埋めるように、絶縁膜28を形成する。 Thereafter, an insulating film 21 is removed, without forming a barrier insulating film 26, covering the second-layer wiring 25 and to fill the adjacent wirings, the insulating film 28. 金属キャップ膜92も金属キャップ膜91と同様にして形成することができる。 Metal cap film 92 can also be formed in the same manner as the metal cap film 91. 金属キャップ膜91および92の他の材料としては、バリア膜として機能する他の高融点金属または高融点金属窒化物、例えば窒化チタン(TiN)または窒化タンタル(TaN)などを用いることができる。 Other materials of the metal cap film 91 and 92, can be used other refractory metal or refractory metal nitride serving as a barrier film, such as titanium nitride (TiN) or tantalum nitride (TaN). 他の構造および製造工程は、上記実施の形態1とほぼ同様であるので、ここでは詳しい説明を省略する。 Other structures and manufacturing process is substantially the same as the first embodiment, a detailed explanation will not be given here.
【0108】 [0108]
本実施の形態によれば、銅配線としての第2層配線25および第3層配線38において、銅からなる主導体膜25bおよび38bの底面および側面を窒化チタンなどからなる導電性バリア膜25aおよび38aで覆い、かつ主導体膜25bおよび38bの上面をタングステンなどからなる金属キャップ膜91および92で覆う。 According to this embodiment, in the second-layer wiring 25 and the third layer wiring 38 as a copper wiring, the main conductive film 25b and 38b bottom and side conductive barrier film 25a and made of titanium nitride of made of copper covered with 38a, and covers the upper surface of the main conductor film 25b and 38b in the metal cap film 91 and 92 made of tungsten. このため、第2層配線25および第3層配線38に対してバリア絶縁膜を形成する必要がない。 Therefore, it is not necessary to form a barrier insulating film on the second layer wiring 25 and the third layer wiring 38. 同層配線間にCMP面がないのでTDDB寿命を向上し、配線間の絶縁破壊耐性を向上させることができる。 Improved TDDB life since there is no CMP surface between the layer wires, it is possible to improve the dielectric breakdown resistance between the wires. これにより、半導体装置の信頼性を高めることができる。 Thus, it is possible to improve the reliability of the semiconductor device. また、同層隣接配線間をLow−K材料膜だけで埋めることができるので、配線間容量を低減することが可能となる。 Further, it is possible to fill between the layers adjacent lines only Low-K material film, it is possible to reduce the inter-wiring capacitance.
【0109】 [0109]
(実施の形態7) (Embodiment 7)
図34は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、図19の工程段階に対応する。 Figure 34 is a fragmentary cross-sectional view in a manufacturing process of a semiconductor device in another embodiment of the present invention, it corresponds to the process step of FIG. 19.
【0110】 [0110]
本実施の形態では、上記実施の形態1とは異なり、銅配線のバリア絶縁膜として機能する絶縁膜26および39は、第2層配線25および第3層配線38に対してコンフォーマルに形成されている。 In this embodiment, unlike the first embodiment, the insulating film 26 and 39 functions as a barrier insulating film of the copper wiring is formed conformally to the second-layer wiring 25 and the third layer wiring 38 ing. すなわち、絶縁膜26および39は、第2層配線25および第3層配線38の形状を反映した形状を有し、それぞれいずれの領域においてもほぼ均一な厚みを有している。 That is, the insulating film 26 and 39 has a shape reflecting the shape of the second-layer wiring 25 and the third layer wiring 38 has a substantially uniform thickness in any of the regions, respectively. このため、絶縁膜26のくぼみ部分27dの間口部の寸法は、くぼみ部分27dの内部の寸法とほぼ同じである。 Therefore, the size of the frontage of the recessed portion 27d of the insulating film 26, the internal dimensions of the recessed portion 27d and is substantially the same. 従って、絶縁膜28は、絶縁膜28を構成するLow−K材料が絶縁膜26のくぼみ部分27dを埋めるように形成される。 Therefore, the insulating film 28, Low-K material of the insulating film 28 is formed so as to fill the recessed portion 27d of the insulating film 26. すなわち、第2層配線25の最近接配線間においても、ボイドは形成されず、Low−K材料が埋め込まれる。 That is, even between nearest lines of the second-layer wiring 25, a void is not formed, Low-K material is embedded. 第3層配線38についても同様である。 The same applies to the third layer wiring 38. 他の構造および製造工程は、上記実施の形態1と同様であるので、ここでは詳しい説明を省略する。 Other structures and manufacturing processes are the same as in the first embodiment, a detailed explanation will not be given here.
【0111】 [0111]
本実施の形態によれば、同層配線間にCMP面がないのでTDDB寿命を向上し、配線間の絶縁破壊耐性を向上させることができる。 According to the present embodiment, to improve the TDDB life since there is no CMP surface between the layer wires, it is possible to improve the dielectric breakdown resistance between the wires. これにより、半導体装置の信頼性を高めることができる。 Thus, it is possible to improve the reliability of the semiconductor device. また、同層隣接配線間をバリア絶縁膜とLow−K材料膜だけで埋めるので、配線間容量を低減することができる。 Moreover, since the buried between the layers adjacent lines only barrier insulating film and the Low-K material film, it is possible to reduce the inter-wiring capacitance.
【0112】 [0112]
(実施の形態8) (Embodiment 8)
図35は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、図19の工程段階に対応する。 Figure 35 is a fragmentary cross-sectional view in a manufacturing process of a semiconductor device in another embodiment of the present invention, it corresponds to the process step of FIG. 19.
【0113】 [0113]
本実施の形態では、上記実施の形態6と同様に、銅配線のバリア絶縁膜として機能する絶縁膜26および39は形成せず、第2層配線25および第3層配線38の上部に、銅の拡散を防止する導電性バリア膜として、例えばタングステンなどからなる金属キャップ膜91および92を形成する。 In this embodiment, as in the sixth embodiment, the insulating film 26 and 39 functions as a barrier insulating film of the copper wiring is not formed, on the second-layer wiring 25 and the third layer wiring 38, the copper as a conductive barrier film for preventing diffusion of, for example, to form the metal cap film 91 and 92 made of tungsten. 従って、第2層配線25は、導電性バリア膜25a、主導体膜25bおよび金属キャップ膜91から構成され、第3層配線38は、導電性バリア膜38a、主導体膜38bおよび金属キャップ膜92から構成される。 Therefore, the second-layer wiring 25, a conductive barrier film 25a, formed of a main conductor film 25b and the metal cap film 91, the third layer wiring 38, a conductive barrier film 38a, the main conductive film 38b and the metal cap film 92 It consists of.
【0114】 [0114]
しかしながら、本実施の形態では、上記実施の形態6とは異なり、第2層配線25および第3層配線36の同層隣接配線間、例えば最近接配線間に、ボイド93および94が形成される。 However, in the present embodiment, unlike the sixth embodiment, between the layer adjacent lines of the second-layer wiring 25 and the third layer wiring 36, between for example the closest wiring, voids 93 and 94 are formed . ボイド93は、例えば次のようにして形成することができる。 Voids 93 may be formed, for example, as follows. 第2層配線25を覆うように絶縁膜20上に絶縁膜28を形成する際に、上記実施の形態1の絶縁膜26の形成工程のように、最近接配線間のカバレージがオーバーハングするような条件で絶縁膜28を成膜する。 In forming the insulating film 20 insulating film 28 on so as to cover the second-layer wiring 25, as in the step of forming the insulating film 26 in the first embodiment, recently as the coverage between contact wires overhanging forming an insulating film 28 in such conditions. 絶縁膜28は所定の膜厚になるまで成膜される。 Insulating film 28 is deposited to a predetermined thickness. これにより、最近接配線間の絶縁膜28中にボイド93が形成される。 Thus, the void 93 is formed recently in the insulating film 28 between the contact wires. ボイド94も、ボイド93と同様にして形成することができる。 Voids 94 can also be formed in the same manner as the void 93. 従って、本実施の形態では、絶縁膜28および41は、CVD法で形成され得るLow−K材料からなることが好ましく、例えば、CVD法で形成されたFSG(SiOF系材料)膜、SiOC膜またはポーラスシリコン(Polus−Si)系材料膜を用いることができる。 Thus, in this embodiment, the insulating film 28 and 41 is preferably made of Low-K material that can be formed by the CVD method, for example, FSG formed by CVD (SiOF-based material) film, SiOC film, or it can be used porous silicon (Polus-Si) based material film. また、CVD法を用いて形成した酸化シリコン膜を用いることも可能である。 It is also possible to use a silicon oxide film formed by CVD. 他の構造および製造工程は、上記実施の形態1とほぼ同様であるので、ここでは詳しい説明を省略する。 Other structures and manufacturing process is substantially the same as the first embodiment, a detailed explanation will not be given here.
【0115】 [0115]
本実施の形態によれば、銅配線としての第2層配線25および第3層配線38において、銅からなる主導体膜25bおよび38bの底面および側面を窒化チタンなどからなる導電性バリア膜25aおよび38aで覆い、かつ主導体膜25bおよび38bの上面をタングステンなどからなる金属キャップ膜91および92で覆う。 According to this embodiment, in the second-layer wiring 25 and the third layer wiring 38 as a copper wiring, the main conductive film 25b and 38b bottom and side conductive barrier film 25a and made of titanium nitride of made of copper covered with 38a, and covers the upper surface of the main conductor film 25b and 38b in the metal cap film 91 and 92 made of tungsten. このため、第2層配線25および第3層配線38に対してバリア絶縁膜を形成する必要がない。 Therefore, it is not necessary to form a barrier insulating film on the second layer wiring 25 and the third layer wiring 38. 同層配線間にCMP面がないのでTDDB寿命を向上し、配線間の絶縁破壊耐性を向上させることができる。 Improved TDDB life since there is no CMP surface between the layer wires, it is possible to improve the dielectric breakdown resistance between the wires. これにより、半導体装置の信頼性を高めることができる。 Thus, it is possible to improve the reliability of the semiconductor device. また、最も容量低減が必要な同層配線における最近接配線間にボイドを形成し、ボイド以外の領域はLow−K材料膜だけで埋めることもできる。 Further, forming a void between the outermost adjacent wire in the most capacity reduction same layer wiring required, a region other than the void may be filled with only Low-K material layer. これにより、配線間容量を低減することが可能である。 Thus, it is possible to reduce the inter-wiring capacitance.
【0116】 [0116]
(実施の形態9) (Embodiment 9)
図36は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、図19の工程段階に対応する。 Figure 36 is a fragmentary cross-sectional view in a manufacturing process of a semiconductor device in another embodiment of the present invention, it corresponds to the process step of FIG. 19.
【0117】 [0117]
本実施の形態では、上記実施の形態6および8と同様に、銅配線のバリア絶縁膜として機能する絶縁膜26および39は形成せず、第2層配線25および第3層配線38の上部に、銅の拡散を防止する導電性バリア膜として、例えばタングステンなどからなる金属キャップ膜91および92を形成する。 In this embodiment, as in Embodiment 6 and 8 of the above embodiment, the insulating film 26 and 39 functions as a barrier insulating film of the copper wiring is not formed, on the second-layer wiring 25 and the third layer wiring 38 , as a conductive barrier film for preventing the diffusion of copper, for example, to form the metal cap film 91 and 92 made of tungsten. 従って、第2層配線25は、導電性バリア膜25a、主導体膜25bおよび金属キャップ膜91から構成され、第3層配線38は、導電性バリア膜38a、主導体膜38bおよび金属キャップ膜92から構成される。 Therefore, the second-layer wiring 25, a conductive barrier film 25a, formed of a main conductor film 25b and the metal cap film 91, the third layer wiring 38, a conductive barrier film 38a, the main conductive film 38b and the metal cap film 92 It consists of.
【0118】 [0118]
しかしながら、本実施の形態では、上記実施の形態6とは異なり、第2層配線25および第3層配線36の同層隣接配線間、例えば最近接配線間に、ボイド96および99が形成される。 However, in the present embodiment, unlike the sixth embodiment, between the layer adjacent lines of the second-layer wiring 25 and the third layer wiring 36, for example between nearest lines, voids 96 and 99 are formed . ボイド96は、例えば次のようにして形成することができる。 Voids 96 may be formed, for example, as follows.
【0119】 [0119]
第2層配線25を覆うように絶縁膜20上に絶縁膜95をCVD法などによって形成する。 The insulating film 95 on the insulating film 20 to cover the second-layer wiring 25 is formed by a CVD method. 絶縁膜95は、CVD法で形成され得るLow−K材料からなることが好ましく、例えば、CVD法で形成されたFSG(SiOF系材料)膜、SiOC膜またはポーラスシリコン(Polus−Si)系材料膜を用いることができる。 Insulating film 95 is preferably made of Low-K material that can be formed by the CVD method, for example, FSG (SiOF-based material) which is formed by CVD film, SiOC film, or porous silicon (Polus-Si) material film it can be used. CVD法を用いて形成した酸化シリコン膜を用いることも可能である。 It is also possible to use a silicon oxide film formed by CVD. この際、上記実施の形態1の絶縁膜26の形成工程のように、最近接配線間のカバレージがオーバーハングするような条件で絶縁膜95を成膜する。 In this case, as in the step of forming the insulating film 26 in the first embodiment, recent coverage between contact wires forming an insulating film 95 under conditions such that overhang. これにより、第2層配線25の最近接配線間の絶縁膜95に、上記実施の形態1のくぼみ部分27aと同様のくぼみ部分が形成される。 Thus, the insulating film 95 between nearest lines of the second-layer wiring 25, similar to the recessed section and the recess portion 27a the first embodiment is formed. それから、絶縁膜95上に絶縁膜97を、塗布法などによって形成する。 Then, an insulating film 97 on the insulating film 95 is formed by a coating method. 絶縁膜97は、塗布法によって形成され得るLow−K材料からなることが好ましいが、塗布法以外の方法によって形成されるLow−K材料を用いることもできる。 Insulating film 97 is preferably made of a Low-K material that can be formed by a coating method, it may also be used Low-K material formed by a method other than coating. 上記実施の形態1の絶縁膜28の形成工程と同様、第2層配線25の最近接配線間の絶縁膜95のくぼみ部分に絶縁膜97の材料が、その表面張力などのためにほとんど入り込まない。 As with step of forming the insulating film 28 in the first embodiment, the material of the portion in the insulating film 97 depressions of the insulating film 95 between nearest lines of the second layer wiring 25 are not enter little for such surface tension . このため、本実施の形態においては、上記実施の形態1と同様、第2層配線25の最近接配線間に、絶縁膜95および97によって囲まれたボイド96が形成される。 Therefore, in the present embodiment, as in the first embodiment, between the nearest lines of the second-layer wiring 25, a void 96 surrounded by the insulating film 95 and 97 are formed.
【0120】 [0120]
ボイド99も、ボイド96と同様にして形成することができる。 Voids 99 can also be formed in the same manner as the void 96. すなわち、絶縁膜95と同様の材料からなる絶縁膜98と、絶縁膜97と同様の材料からなる絶縁膜100とが順に形成されて、第3層配線36の最近接配線間に、絶縁膜98および100によって囲まれたボイド99が形成される。 That is, an insulating film 98 made of the same material as the insulating film 95, an insulating film 100 made of the same material as the insulating film 97 is formed in this order, between nearest lines of the third layer wiring 36, an insulating film 98 and void 99 surrounded by 100 is formed. 他の構造および製造工程は、上記実施の形態1とほぼ同様であるので、ここでは詳しい説明を省略する。 Other structures and manufacturing process is substantially the same as the first embodiment, a detailed explanation will not be given here.
【0121】 [0121]
本実施の形態によれば、銅配線としての第2層配線25および第3層配線38において、銅からなる主導体膜25bおよび38bの底面および側面を窒化チタンなどからなる導電性バリア膜25aおよび38aで覆い、かつ主導体膜25bおよび38bの上面をタングステンなどからなる金属キャップ膜91および92で覆う。 According to this embodiment, in the second-layer wiring 25 and the third layer wiring 38 as a copper wiring, the main conductive film 25b and 38b bottom and side conductive barrier film 25a and made of titanium nitride of made of copper covered with 38a, and covers the upper surface of the main conductor film 25b and 38b in the metal cap film 91 and 92 made of tungsten. このため、第2層配線25および第3層配線38に対してバリア絶縁膜を形成する必要がない。 Therefore, it is not necessary to form a barrier insulating film on the second layer wiring 25 and the third layer wiring 38. 同層配線間にCMP面がないのでTDDB寿命を向上し、配線間の絶縁破壊耐性を向上させることができる。 Improved TDDB life since there is no CMP surface between the layer wires, it is possible to improve the dielectric breakdown resistance between the wires. これにより、半導体装置の信頼性を高めることができる。 Thus, it is possible to improve the reliability of the semiconductor device. また、最も容量低減が必要な同層配線における最近接配線間にボイドを形成し、ボイド以外の領域はLow−K材料膜だけで埋めることもできる。 Further, forming a void between the outermost adjacent wire in the most capacity reduction same layer wiring required, a region other than the void may be filled with only Low-K material layer. これにより、配線間容量を低減することが可能である。 Thus, it is possible to reduce the inter-wiring capacitance.
【0122】 [0122]
(実施の形態10) (Embodiment 10)
図37〜図44は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 FIGS. 37 44 are fragmentary cross-sectional views in the manufacturing process of the semiconductor device in another embodiment of the present invention. 図7までの製造工程は上記実施の形態1と同様であるので、ここではその説明は省略し、図7に続く製造工程について説明する。 Since the manufacturing process up to FIG. 7 is the same as in the first embodiment, here the description thereof is omitted, and description will be given of a manufacturing process subsequent to FIG. なお、図37〜図44においても、図2の絶縁膜17より下の構造に対応する部分は図示を省略している。 Also in FIGS. 37 to 44, portions corresponding to the structure below the insulating film 17 in FIG. 2 is omitted.
【0123】 [0123]
上記実施の形態1のように、還元性プラズマ処理などによって簡単にエッチングされ得る材料(例えば上記SiLK(米The Dow Chemical Co製)やFLARE(米Honeywell Electronic Materials製)などの有機系の材料膜(有機膜)など)からなる絶縁膜21を、還元性プラズマ処理(例えばNH 3プラズマ処理やN 2 /H 2プラズマ処理)によって除去して図7の構造を得た後、必要に応じて洗浄を行い、その後、図37に示されるように半導体基板(半導体ウエハ)1の主面の全面上に絶縁膜(バリア絶縁膜)111をプラズマCVD法などによって形成する。 As in the first embodiment, reducing plasma treatment can easily be etched by such materials (e.g. above SiLK (US The Dow Ltd. Chemical Co) and FLARE (US Honeywell Electronic Materials, Ltd.) organic material film, such as ( an insulating film 21 made of an organic film), etc.), after obtaining the structure of FIG. 7 is removed by reducing plasma treatment (e.g. NH 3 plasma treatment or N 2 / H 2 plasma treatment), washed if necessary performed, then, an insulating film (barrier insulating film) 111 on the semiconductor substrate (semiconductor wafer) 1 of the main surface of the entire surface as shown in Figure 37 by a plasma CVD method. すなわち、第2層配線25の上面および側面を覆うように絶縁膜20上に絶縁膜111を形成する。 That is, an insulating film 111 on the insulating film 20 to cover the upper and side surfaces of the second layer wiring 25.
【0124】 [0124]
上記実施の形態1にも記載されているように、第2層配線25(導電性バリア膜25aおよび主導体膜25b)に悪影響を与えないような処理、例えば還元性プラズマ処理、によって簡単にエッチングされ得る材料を絶縁膜21の材料として用い、そのような処理(還元性プラズマ処理)で絶縁膜21を除去することにより、第2層配線25に悪影響を及ぼすことなく第2層配線25を露出させることができる。 As described in the first embodiment, simply etched by a second layer wiring 25 (the conductive barrier film 25a and the main conductor film 25b) processing so as not to adversely affect, for example reducing plasma treatment, using a material which may be a material of the insulating film 21, by removing the insulating film 21 in such treatment (reducing plasma treatment), exposing the second layer wiring 25 without adversely affecting the second-layer wiring 25 it can be. また、絶縁膜111は、上記実施の形態1における絶縁膜26と同様の材料(例えば窒化シリコン膜、炭化シリコン膜、炭窒化シリコン膜、酸窒化シリコン膜または酸炭化シリコン膜)からなり、銅配線のバリア絶縁膜として機能することができる。 The insulating film 111, the same material (e.g., silicon nitride film, silicon carbide film, silicon carbonitride film, silicon oxynitride film or a silicon oxide carbide film) and the insulating film 26 in the first embodiment consists of a copper wire it can function as a barrier insulating film. 従って、絶縁膜111は、第2層配線25の主導体膜25b中の銅が、後で形成される層間絶縁膜(絶縁膜112,114)中に拡散するのを抑制または防止する。 Therefore, the insulating film 111, the copper in the main conductive film 25b of the second layer wiring 25 is suppressed or prevented from diffusing into the interlayer insulating film (an insulating film 112, 114) to be formed later.
【0125】 [0125]
本実施の形態では、絶縁膜111の膜厚は、上記実施の形態1における絶縁膜26の膜厚と比べて相対的に薄くすることができ、例えば20〜50nmである。 In this embodiment, the thickness of the insulating film 111 may be relatively thin compared to the thickness of the insulating film 26 in the first embodiment, for example, 20 to 50 nm. また、絶縁膜111の成膜は、上記実施の形態1の絶縁膜26のように最近接配線間のカバレージがオーバーハングするような条件で行ってもよいが、絶縁膜111がコンフォーマルに成膜される条件で行うこともできる。 Further, formation of the insulating film 111, the coverage between nearest lines may be performed under conditions such that overhangs as the insulating film 26 in the first embodiment, but the insulating film 111 is formed conformally It can also be carried out in conditions membrane. また、絶縁膜111に比較的誘電率の高い材料を用いたとしても、絶縁膜111の膜厚を薄くすることで、配線容量を低減することができる。 Moreover, even with relatively high dielectric constant material in the insulating film 111, by reducing the thickness of the insulating film 111, it is possible to reduce the wiring capacitance.
【0126】 [0126]
絶縁膜111を形成した後、図38に示されるように、絶縁膜112を絶縁膜111上に形成する。 After forming the insulating film 111, as shown in FIG. 38, an insulating film 112 on the insulating film 111. 絶縁膜112は、第2層配線25の最近接配線間が絶縁膜112の材料で完全には埋まらないように成膜されて、最近接配線間に上記実施の形態1のくぼみ部分27aとほぼ同様のくぼみ部分113aが形成される。 Insulating film 112, between the nearest lines of the second layer wiring 25 is formed so as not filled in completely with the material of the insulating film 112, almost the recessed feature 27a first embodiment between nearest lines similar recessed portions 113a are formed.
【0127】 [0127]
本実施の形態では、第2層配線25の最近接配線間においても、絶縁膜111上に絶縁膜112を成膜する。 In this embodiment, also between nearest lines of the second-layer wiring 25, an insulating film 112 on the insulating film 111. このため、隣接または近接する2つの第2層配線25(最近接配線)の対向する側面上には、絶縁膜111と絶縁膜112とが形成されていることになる。 Therefore, on opposite sides of the adjacent or close to two second-layer wiring 25 (nearest wiring), so that the insulating film 111 and the insulating film 112 is formed. 隣接または近接する2つの第2層配線25(最近接配線)の対向する側面上の絶縁膜111上における絶縁膜112の膜厚は、例えば10〜30nm程度である。 The film thickness of the opposing insulating film 112 on the insulating film 111 on the side surfaces of adjacent or close to two second-layer wiring 25 (nearest lines) is, for example, about 10 to 30 nm. 従って、くぼみ部分113aの側面は絶縁膜112表面により構成される。 Thus, the side surface of the recessed portion 113a is formed by the insulating film 112 surface.
【0128】 [0128]
絶縁膜112は、例えば、絶縁膜112の堆積(デポジション)とエッチングとを同時に行いながら成膜する、いわゆる平坦化CVD、もしくは、HDP−CVD(High Density Plasma−CVD)の手法を用いて成膜することができる。 Insulating film 112, for example, is deposited while the deposition of the insulating film 112 and (deposition) and etching simultaneously, the so-called flattening CVD, or formed using techniques HDP-CVD (High Density Plasma-CVD) it is possible to film. 例えば、CVD法による堆積とアルゴンスパッタエッチングを同じ装置内で、繰り返しながら絶縁膜112を成膜する。 For example, the deposition and argon sputter etching by CVD in the same device, an insulating film 112 by repeating. このような手法で成膜した場合、角部ではエッチングが優勢で成膜が進みにくく、平坦部上では堆積が優勢で成膜材料が堆積しやすい。 If deposited by such a method, the etching hardly proceeds is dominant a film at the corners, the deposition material is easily deposited deposited predominate on the flat portion. このため、絶縁膜112は、図38に示されるような形状となりやすい。 Therefore, the insulating film 112 is likely to be a shape as shown in FIG. 38. また、上記のような手法(平坦化CVD法またはHDP−CVD法)により絶縁膜112を成膜すれば、第2層配線25の最近接配線の対向する側面上の絶縁膜111上に絶縁膜112を形成することが容易となる。 Further, if an insulating film 112 by a technique (flattening CVD or HDP-CVD method) as described above, the insulating film over the insulating film 111 on opposite sides of the nearest wiring of the second layer wiring 25 it becomes easy to form a 112. また、上記のような手法により形成された絶縁膜112のくぼみ部分113aは、上記実施の形態1におけるくぼみ部分27aと同様、上方開口部113bの寸法をくぼみ部分113aの内部の寸法よりも小さくすることもできる。 Further, recessed portion 113a of the insulating film 112 formed by a method as described above, similarly to the portions 27a depressions in the first embodiment, is smaller than the internal dimensions of the portion 113a recess the size of the upper opening 113b it is also possible.
【0129】 [0129]
絶縁膜112は、上記のような手法で成膜しやすい材料からなることが好ましく、例えば酸化シリコン膜からなる。 Insulating film 112 is preferably made of deposited material easily in the manner described above, for example, a silicon oxide film. 絶縁膜112の他の材料として、フッ素を含んだ酸化シリコン膜(SiOF系材料)、例えばFSG(Fluorosilicate Glass)膜を用いることもできる。 Other materials of the insulating film 112, a silicon oxide film (SiOF-based material) containing fluorine may also be used, such as FSG (fluorosilicate Glass) film. 絶縁膜112として誘電率が低い(酸化シリコンよりも低誘電率膜である)SiOF膜を用いることで、配線間容量をより低減することが可能である。 A low dielectric constant as an insulating film 112 (than that of silicon oxide is a low dielectric constant film) SiOF film by using, it is possible to further reduce the inter-wiring capacitance. また、絶縁膜122の他の材料として、酸炭化シリコン(SiOC)膜を用いることもできる。 It is also possible to use other as the material, silicon oxide carbide (SiOC) film of the insulating film 122.
【0130】 [0130]
絶縁膜112を形成した後、図39に示されるように、絶縁膜114を絶縁膜112上に形成する。 After forming the insulating film 112, as shown in FIG. 39, an insulating film 114 on the insulating film 112. 本実施の形態では、絶縁膜114の材料が最近接配線間を完全には埋めないように、すなわちくぼみ部分113aを完全には埋めないように、絶縁膜114を形成する。 In this embodiment, the material of the insulating film 114 so as not completely fill the inter closest wiring, i.e. depressions so as not fill completely the portion 113a, an insulating film 114. 絶縁膜114は、例えば上記実施の形態1における絶縁膜28と同様の材料、すなわちLow−K材料により構成することができ、例えば塗布法やCVD法などによって形成することができる。 Insulating film 114 is, for example, the same material as that of the insulating film 28 in the first embodiment, i.e., can be configured by Low-K material, may be formed by, for example, a coating method or a CVD method. また、絶縁膜114の他の材料として、例えばCVD法で形成した酸化シリコン膜などを用いることもできる。 Further, as another material of the insulating film 114, the like can be used, for example silicon oxide film formed by a CVD method. 絶縁膜114の材料としてLow−K材料を用いれば、上層配線と下層配線との間の寄生容量を低減することができる。 The use of Low-K material as a material of the insulating film 114, it is possible to reduce the parasitic capacitance between the upper wiring and the lower wiring.
【0131】 [0131]
絶縁膜112は、上記のような手法(平坦化CVD法またはHDP−CVD法)により形成した場合、上述のように、絶縁膜112のくぼみ部分113aの上方開口部113bの寸法は、くぼみ部分113aの内部の寸法よりも小さくすることができる。 Insulating film 112, when formed by the method (flattening CVD or HDP-CVD method) as described above, as described above, the size of the upper opening 113b of the recessed portion 113a of the insulating film 112, the recessed section 113a it can be made smaller than the internal dimensions. このため、絶縁膜114の成膜工程では、上記実施の形態1における絶縁膜28の成膜工程と同様、第2層配線25の最近接配線間のくぼみ部分113aの内部には絶縁膜114の材料が、ほとんど入り込まない。 Therefore, in the step of forming the insulating film 114, similarly to the step of forming the insulating film 28 in the first embodiment, the inside of the second layer recesses portions 113a between nearest lines of the wiring 25 of the insulating film 114 material, hardly enter.
【0132】 [0132]
従って、上記実施の形態1におけるボイド27と同様に、本実施の形態でも、絶縁膜114が形成された段階で、第2層配線25の最近接配線間には、絶縁膜111、112および114の材料が存在しない空隙またはボイド113が形成される。 Therefore, similarly to the voids 27 in the first embodiment, also in this embodiment, at the stage where the insulating film 114 is formed, between the nearest lines of the second layer wiring 25, an insulating film 111, 112 and 114 void or voids 113 material does not exist is formed. ボイド113は絶縁膜112および114の材料によって囲まれた空間であり、その内部は真空であっても、あるいは絶縁膜114の成膜工程における雰囲気の気体成分などが存在していても良い。 Void 113 is a space surrounded by the material of the insulating film 112 and 114, and the inside thereof be vacuum, or a gaseous component of the atmosphere in the film forming process of the insulating film 114 may be present. 最も容量低減が必要な同層配線における最近接配線間に膜材料が存在しないボイド113を形成するので、配線間容量を低減することができる。 Since the membrane material between the nearest wirings to form a void 113 is not present in the most capacity reduction same layer wiring required, it is possible to reduce the inter-wiring capacitance. 一方、第2層配線25の隣接配線間距離が比較的大きな領域では、絶縁膜114の材料が第2層配線25間を容易に埋め、ボイド113は形成されない。 On the other hand, the relatively large area adjacent wire distance between the second-layer wiring 25, the material of the insulating film 114 is easily filled between the second-layer wiring 25, the void 113 is not formed. このため、機械的強度を維持することが可能となる。 Therefore, it is possible to maintain the mechanical strength.
【0133】 [0133]
最近接配線の対向する側面上に薄い絶縁膜111だけを形成した場合は、最近接配線間のくぼみ部分の上方開口部の寸法が比較的大きくなり、最近接配線間が絶縁膜114の材料で埋まりやすくなる。 When forming only a thin insulating layer 111 on opposite sides of the nearest wiring, nearest the dimensions of the upper opening of the recessed portion between the wirings becomes relatively large, between the closest wiring material of the insulating film 114 It filled more easily. 本実施の形態では、最近接配線の対向する側面上に薄い絶縁膜111だけでなく絶縁膜112も形成しているので、最近接配線間のくぼみ部分113aの上方開口部113bの寸法を、絶縁膜112の膜厚分だけ小さくすることができ、最近接配線間が絶縁膜114の材料で埋まるのを容易に防止することができる。 In this embodiment, since the recent insulating film 112 not only thin insulating film 111 on opposite sides of the contact wire also forms, the size of the upper opening 113b of the recent between contact wires recessed portion 113a, insulation can be reduced by the thickness of the membrane 112 minutes, between nearest lines it can be easily prevented from filled with the material of the insulating film 114. また、最近接配線間のくぼみ部分113aの寸法や形状(例えばくぼみ部分113aの上方開口部113bの寸法)を絶縁膜112の膜厚や成膜条件などにより調整できるので、絶縁膜111の膜厚を薄くすることも可能である。 Further, since the size and shape of the recent between contact wires recessed portion 113a (e.g. size of the upper opening 113b of the recessed portion 113a) can be adjusted due to the film thickness or film formation conditions of the insulating film 112, the film thickness of the insulating film 111 it is also possible to reduce the thickness of the. このため、(絶縁膜112よりも)誘電率が相対的に高い絶縁膜111の膜厚を薄くして、配線容量をより低減することが可能である。 Therefore, it is possible to further reduce the (insulating than the membrane 112) dielectric constant by reducing the thickness of the relatively high dielectric film 111, the wiring capacity. また、最近接配線間のくぼみ部分113aの寸法や形状(例えばくぼみ部分113aの上方開口部113bの寸法)を絶縁膜112の膜厚や成膜条件などにより調整できるので、ボイド113の形成が容易である。 Further, since the size and shape of the recent between contact wires recessed portion 113a (e.g. size of the upper opening 113b of the recessed portion 113a) can be adjusted due to the film thickness or film formation conditions of the insulating film 112, facilitating the formation of voids 113 it is.
【0134】 [0134]
また、絶縁膜112の成膜を継続して絶縁膜112のくぼみ部分113aの上方開口部113bを閉じて両側の絶縁膜112を一体化し、絶縁膜112中にボイドを形成することも可能であるが、絶縁膜112の成膜条件をうまく調整しないとくぼみ部分113aの上方開口部113bが完全には閉じないため、ボイドの形成が制御しづらい。 Moreover, to continue the formation of the insulating film 112 closes the upper opening 113b of the recessed portion 113a of the insulating film 112 are integrated on both sides of the insulating film 112, it is also possible to form voids in the insulating film 112 but since the upper opening 113b of the portion 113a and recesses poorly adjusted deposition conditions of the insulating film 112 is not closed completely, the formation of voids difficult to control. 本実施の形態では、絶縁膜112のくぼみ部分113aの上方開口部113bが開いた状態で絶縁膜114を形成し、絶縁膜112のくぼみ部分113aに絶縁膜114で蓋をする。 In this embodiment, the upper opening 113b of the recessed portion 113a of the insulating film 112 to form the insulating film 114 in a state of open and covered with the insulating film 114 into the recess portion 113a of the insulating film 112. このため、最近接配線間に、絶縁膜112と絶縁膜114とで囲まれたボイド113を容易に形成することができる。 Therefore, between nearest lines, voids 113 surrounded by the insulating film 112 and the insulating film 114 can be easily formed. また、絶縁膜114がボイドの蓋(保護膜)の役割を果たすので、半導体装置の信頼性も向上できる。 The insulating film 114 is so serves lid (protective film) of the void, thereby improving the reliability of the semiconductor device. 従って、最近接配線間におけるボイド113形成の制御が容易であり、半導体装置の製造歩留まりも向上できる。 Therefore, it is easy to control the void 113 formed between the closest wiring, manufacturing yield of the semiconductor device can be improved.
【0135】 [0135]
成膜された絶縁膜114には、第2層配線25の粗密などにより、絶縁膜114の上面に凹凸が生じ得る(例えば絶縁膜114をCVD法などで形成した場合)。 (If, for example, an insulating film 114 is formed by a CVD method or the like) to the formed insulating film 114, which due density of the second layer wiring 25, irregularities may occur on the upper surface of the insulating film 114. このような場合は、絶縁膜114がCMP処理可能な膜(CMP処理により不具合が生じない膜)、例えば酸化シリコン膜などであれば、絶縁膜114をCMP法などによって研磨して絶縁膜114の上面を平坦化させる。 In such a case, the insulating film 114 is CMP processable film (CMP treated with no bug film), for example, if the silicon oxide film, the insulating film 114 insulating film 114 is polished by a CMP method upper surface is planarized. このとき、絶縁膜113がCMP処理に対する耐性を有していなければ、絶縁膜113が露出する前に絶縁膜114のCMP研磨を終了させる。 At this time, the insulating film 113 unless resistant to CMP process, the insulating film 113 is to terminate the CMP polishing of the insulating film 114 prior to exposure. また、絶縁膜114がCMP処理に対して弱い膜(CMP処理により不具合を生じ得る膜)、例えばSiOC(酸炭化シリコン)等の有機含有系絶縁膜などであれば、絶縁膜114上に図示しない保護膜(絶縁膜)を形成し、この保護膜をCMP処理して上面を平坦化する。 Moreover, weak film insulation film 114 relative to the CMP process (film which can cause trouble by CMP process), if, for example, SiOC (silicon oxy carbide) organic content based insulating film such as, not shown on the insulating film 114 forming a protective film (insulating film), the upper surface is planarized this protective film was CMP process. このとき、絶縁膜114は露出させない。 At this time, the insulating film 114 is not exposed. この保護膜は、CMP処理時における絶縁膜114の機械的強度の確保、表面保護および耐湿性の確保などのような機能を有し、例えば酸化シリコン膜などから形成できる。 The protective film, ensuring the mechanical strength of the insulating film 114 during CMP processing, a function such as surface protection and moisture resistance of ensuring, for example, be formed of silicon oxide film. あるいは、保護膜として、窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜を用いても良い。 Alternatively, as the protective film, a silicon nitride film, it may be used silicon carbide film or a silicon carbonitride film. また、絶縁膜114が塗布法により形成されている場合は、絶縁膜114の上面はほぼ平坦化されているので、CMP法などによる絶縁膜114の平坦化は省略することもできる。 Also, when the insulating film 114 is formed by a coating method, the upper surface of the insulating film 114 because it is substantially planarized, planarization of the insulating film 114 by CMP or the like may be omitted. なお、上記実施の形態1においても、絶縁膜28をCVD法などで成膜してその上面に凹凸が生じている場合は、CMP法で平坦化した後に絶縁膜28上に絶縁膜29および絶縁膜30を成膜することができる。 Also in the first embodiment, if the irregularities on the upper surface thereof with an insulating film 28 by CVD or the like has occurred, the insulating film 29 and the insulation on the insulating film 28 after planarization by CMP it is possible to form a film 30.
【0136】 [0136]
次に、図40に示されるように、絶縁膜114上に上記実施の形態1と同様に、絶縁膜29および絶縁膜30をCVD法などを用いて順に形成する。 Next, as shown in FIG. 40, similar to the first embodiment on the insulating film 114, are formed sequentially by CVD or the like of the insulating film 29 and the insulating film 30. 絶縁膜29は、例えば窒化シリコン膜からなり、絶縁膜30は、例えば酸化シリコン膜からなる。 Insulating film 29, for example, a silicon nitride film, the insulating film 30 is, for example, a silicon oxide film. 必要に応じてCMP処理を行い、絶縁膜30の上面を平坦化する。 A CMP process is performed using, if necessary to flatten the upper surface of the insulating film 30. 絶縁膜29の他の材料として、例えば炭化シリコン膜またはSiCN膜を用いても良い。 Other materials of the insulating film 29 may be used, for example silicon carbide film or a SiCN film. また、絶縁膜30の他の材料として、酸窒化シリコン膜を用いることもができ、場合によっては、絶縁膜30は形成しなくともよい。 Further, as another material of the insulating film 30, the use of the silicon oxynitride film also can be, in some cases, the insulating film 30 is not necessarily formed.
【0137】 [0137]
次に、絶縁膜30上に、絶縁膜31を形成する。 Next, on the insulating film 30, the insulating film 31. 絶縁膜31は、還元性プラズマ処理によってエッチングされ得る材料からなることが好ましい。 Insulating film 31 is preferably made of a material that can be etched by reducing plasma treatment. そして、絶縁膜31上に、絶縁膜32および絶縁膜33を順に形成する。 Then, on the insulating film 31, the insulating film 32 and insulating film 33 in order. 絶縁膜32は、絶縁膜22と同様の材料から形成することができる。 Insulating film 32 can be formed of the same material as the insulating film 22. 絶縁膜33は、例えば窒化シリコン膜からなる。 Insulating film 33 is made of, for example, silicon nitride film. また、絶縁膜33の他の材料として、例えば炭化シリコン膜またはSiCN膜を用いても良い。 Further, as another material of the insulating film 33 may be used, for example silicon carbide film or a SiCN film.
【0138】 [0138]
それから、上記実施の形態1と同様の工程を行なうことにより、開口部(配線溝)35および開口部(ビア)37を形成して、上記実施の形態1の図16に対応する図41の構造を得る。 Then, by performing the same steps as the first embodiment, by forming the openings (wiring grooves) 35 and an opening (via) 37, in FIG. 41 corresponding to FIG. 16 of the first embodiment structure obtained. 開口部35および開口部37の形成工程は、上記実施の形態1(または上記実施の形態2)と同様であるので、ここではその説明は省略する。 Step of forming the opening 35 and the opening 37 is the same as the above embodiment 1 (or above Embodiment 2) and the description thereof will be omitted.
【0139】 [0139]
次に、上記実施の形態1と同様にして、半導体基板1の主面上の全面に、導電性バリア膜38aをスパッタリング法などで形成し、それから、導電性バリア膜38a上に、開口部37および開口部35を埋めるように、銅からなる主導体膜38bを形成する。 Next, in the same manner as in the first embodiment, on the entire surface of the main surface of the semiconductor substrate 1, a conductive barrier film 38a is formed by sputtering or the like, then, the conductive barrier film 38a, the openings 37 and to fill the openings 35 to form the main conductor film 38b made of copper.
【0140】 [0140]
次に、主導体膜38b、導電性バリア膜38aおよび絶縁膜32をCMP法によって、絶縁膜31の上面が露出するまで研磨する。 Next, the main conductor film 38b, conductive barrier film 38a and the insulating film 32 by CMP, the top surface of the insulating film 31 is polished to expose. これにより、図42に示されるように、開口部35および37からなる配線溝内に第3層配線(配線)38を形成する。 Thus, as shown in FIG. 42, a third layer wiring (wiring) 38 in the wiring trench consisting openings 35 and 37. 第3層配線38は、相対的に薄い導電性バリア膜38aと、相対的に厚い主導体膜38bとを有しており、開口部37に埋め込まれた導電性バリア膜38aおよび主導体膜38bからなるビア部を介して第2層配線25と電気的に接続されている。 The third layer wiring 38, a relatively thin conductive barrier film 38a, a relatively thick main conductive film has a 38b, conductive buried in the opening 37 barrier film 38a and the main conductive film 38b through the via portion consisting of connected second layer wiring 25 electrically.
【0141】 [0141]
次に、還元性プラズマ処理(例えばNH 3プラズマ処理やN 2 /H 2プラズマ処理)などによって絶縁膜31を除去する。 Then, to remove the insulating film 31, such as by reducing plasma treatment (e.g. NH 3 plasma treatment or N 2 / H 2 plasma treatment). 絶縁膜31の材料として、還元性プラズマ処理によって簡単にエッチングされ得る材料(例えば上記SiLK(米The Dow Chemical Co製)やFLARE(米Honeywell Electronic Materials製)などの有機系の低誘電率材料など)を用い、そのような処理(還元性プラズマ処理)で絶縁膜31を除去することにより、第3層配線38に悪影響を及ぼすことなく絶縁膜31を除去して第3層配線38を露出させることができる。 As the material of the insulating film 31 is briefly etched can material by reducing plasma treatment (for example, the aforementioned SiLK (manufactured by US The Dow Chemical Co) and FLARE (US Honeywell Ltd. Electronic Materials) such as organic low dielectric constant material such as) the use, by removing the insulating film 31 in such treatment (reducing plasma treatment), to expose the third layer wiring 38 by removing the insulating film 31 without adversely affecting the third layer wiring 38 can.
【0142】 [0142]
次に、第3層配線38のバリア絶縁膜としての絶縁膜115を、絶縁膜111と同様にして形成する。 Next, the insulating film 115 as a barrier insulating film of the third layer wiring 38, formed in the same manner as the insulating film 111. 絶縁膜115は絶縁膜111と同様の材料からなり、絶縁膜115と同様に膜厚を薄くすることができる。 Insulating film 115 is made of the same material as that of the insulating film 111, it is possible to reduce the film thickness in a similar manner to the insulating film 115. それから、絶縁膜116を、絶縁膜112と同様にして形成する。 Then, an insulating film 116, formed in the same manner as the insulating film 112. 絶縁膜116は絶縁膜112と同様の材料からなり、絶縁膜112と同様の手法(平坦化CVD法またはHDP−CVD法)を用いて形成することができる。 Insulating film 116 may be formed using a made of a material similar to that of the insulating film 112, similar to the insulating film 112 Method (flattened CVD or HDP-CVD method). これにより、図43に示されるように、くぼみ部分113aと同様のくぼみ部分117aが、第3層配線38の最近接配線間に生じる。 Thus, as shown in FIG. 43, like recess portion 117a and the recess portion 113a is generated between nearest lines of the third layer wiring 38.
【0143】 [0143]
次に、図44に示されるように、絶縁膜114と同様の材料からなる絶縁膜118を同様の手法を用いて絶縁膜116上に形成する。 Next, as shown in FIG. 44, it is formed on the insulating film 116 using the same technique the insulating film 118 made of the same material as the insulating film 114. 絶縁膜114の形成工程と同様、第3層配線38の最近接配線間の絶縁膜116のくぼみ部分117aの内部には絶縁膜118の材料が入り込まない。 Similarly the step of forming the insulating film 114, the interior of the third layer wiring 38 recessed portion 117a of the insulating film 116 between the nearest wiring does not enter the material of the insulating film 118 is. このため、絶縁膜118を形成した段階で、第3層配線38の最近接配線間には空隙またはボイド118が形成される。 Therefore, at the stage of forming the insulating film 118, between the nearest lines of the third layer wiring 38 voids or voids 118 are formed. 一方、第3層配線38の配線間距離が大きな領域では、絶縁膜118の材料が第2層配線38間に入り込み、ボイドが形成されないので、機械的強度を維持することが可能となる。 On the other hand, the wiring distance between large regions of the third layer wiring 38, the material of the insulating film 118 may enter between the second layer wiring 38, since the void is not formed, it is possible to maintain the mechanical strength.
【0144】 [0144]
絶縁膜118が塗布法で形成されている場合は、絶縁膜118の上面はほぼ平坦であるが、CVD法で形成されている場合は、その上面に凹凸が生じているので、CMP法などを用いて上面を平坦化する。 If the insulating film 118 is formed by a coating method, although the upper surface of the insulating film 118 is substantially flat, if it is formed by the CVD method, since irregularities in the upper surface has occurred, CMP method, or the like the upper surface is planarized using. また、絶縁膜118上に図示しない保護膜を形成した後、その保護膜をCMP処理してもよい。 Further, after forming a protective film (not shown) on the insulating film 118, the protective film may be CMP process. その後、絶縁膜118上に絶縁膜42をCVD法などを用いて形成する。 Thereafter, an insulating film 42 is formed by CVD or the like over the insulating film 118. 絶縁膜42は、例えば窒化シリコン膜などからなる。 Insulating film 42 is made of, for example, silicon nitride film. 必要に応じてCMP処理を行い、絶縁膜42の上面を平坦化する。 A CMP process is performed using, if necessary to flatten the upper surface of the insulating film 42. 絶縁膜42の他の材料として、例えば炭化シリコン膜、SiCN膜または酸窒化シリコン膜を用いることもできる。 Another material of the insulating film 42, for example, a silicon carbide film, it is also possible to use a SiCN film or a silicon oxynitride film. これより、図44に示される構造が得られる。 Than this, the structure shown in Figure 44 is obtained. 更に必要に応じて、同様の製造工程を繰り返し、第4層配線以降の上層配線を形成することもできる。 If necessary, repeat the same manufacturing process, it is also possible to form the upper layer wiring after the fourth layer wiring. また、第1層配線15を、第2層配線25と同様にして形成した銅配線とし、第2層配線25を第3層配線38と同様にして形成した銅配線とすることもできる。 Further, it first layer wiring 15, and the to form copper wiring similar to the second-layer wiring 25, also the second-layer wiring 25 and the copper wiring formed in the same manner as the third layer wiring 38.
【0145】 [0145]
本実施の形態では、最も容量低減が必要な同層配線における最近接配線間には、比較的薄いバリア絶縁膜111(バリア絶縁膜115)、誘電率が比較的低い絶縁膜112(絶縁膜116)および膜材料が存在しないボイド113(ボイド117)が存在するので、配線間容量を低減することができる。 In this embodiment, between the nearest wires in the most capacity reduction same layer wiring required, relatively thin barrier insulating film 111 (barrier insulating film 115), a relatively low dielectric film dielectric constant 112 (insulation film 116 ) and membrane because material voids 113 does not exist (void 117) exists, it is possible to reduce the inter-wiring capacitance.
【0146】 [0146]
また、最近接配線間でなくとも、隣接配線間隔が比較的小さく、その間の寄生容量を低減したい配線間にはボイド113(ボイド117)を形成してもよい。 Moreover, without a between nearest lines, adjacent wiring interval is relatively small, may be formed voids 113 (voids 117) in between the wires to be reduced between the parasitic capacitance. 配線間距離がどの程度の場合までボイドを形成するかは、絶縁膜111,112,114(絶縁膜115,116,118)の成膜条件などを調整することによって、制御することができる。 Or inter-wiring distance to form a void to the case of the degree by adjusting the like deposition conditions of the insulating film 111,112,114 (insulating film 115,116,118) can be controlled. これにより、配線パターン密度が密の領域では、隣接配線間にボイドを形成して配線間容量を低減し、配線パターンが疎な領域では、配線間をLow−K材料で埋めて、機械的強度を確保することができる。 Thus, the wiring pattern density is dense area, reduce the wiring capacitance to form voids between adjacent wires in the wiring pattern is sparse region, to fill the inter-wiring Low-K material, the mechanical strength it can be ensured.
【0147】 [0147]
図45は、本実施の形態に従って製造された半導体装置の第2層配線25近傍の部分拡大断面図である。 Figure 45 is a partially enlarged cross-sectional view of a second layer wiring 25 near the semiconductor device manufactured according to the present embodiment.
【0148】 [0148]
本実施の形態によれば、同層配線間にCMP面(CMPで研磨された面)がない。 According to this embodiment, (by surface polished by CMP) is not CMP surface between the layer wires. すなわち、第2層配線25を形成するためのCMP工程で研磨された絶縁膜21は除去されており、第2層配線25を覆うようにバリア絶縁膜111が形成されている。 That is, the insulating film 21 is polished by CMP process for forming the second layer wiring 25 is removed, the barrier insulating film 111 to cover the second-layer wiring 25 is formed. このため、第2層配線25の上面同士がCMP面を介して連結されることはない。 Therefore, there is no possibility that upper surfaces of the second layer wiring 25 is connected via a CMP surface. また、近接または隣接する第2層配線25(最近接配線)の対向する上端角部(上面端部、肩部)120近傍に電界が集中しやすい。 Also, proximity or opposite upper corners of the adjacent second layer wiring 25 (nearest wiring) (top end portion, a shoulder portion) 120 field tends to concentrate in the vicinity. このため、最近接配線の対向する上端角部120を結ぶ線(または面)121に沿って電界が集中し、絶縁破壊が生じ易い。 Therefore, nearest the electric field is concentrated interconnection along opposite line (or surface) 121 that connects the upper corners 120 of the dielectric breakdown is liable to occur. これは、後述するように、配線が逆テーパ形状(配線の上面の幅が下面の幅より大きい形状)の場合に、より顕著である。 This is because, as described later, when the wiring is inversely tapered shape (shape the width of the upper surface of the wiring is larger than the width of the lower surface) is more pronounced. 本実施の形態では、この最近接配線の対向する上端角部120を結ぶ線(または面)121が、膜材料が存在しないボイド113を横切るように、最近接配線間にボイド113を形成している。 In this embodiment, the line (or surface) 121 that connects the upper corners 120 facing the closest wiring, across the void 113 membrane material is not present, between nearest lines to form a void 113 there. すなわち、ボイド113の上端の高さ位置(半導体基板1の主面に垂直な方向の高さ位置)が第2層配線25の上面の高さ位置(半導体基板1の主面に垂直な方向の高さ位置)よりも高い。 That is, the upper end of the void 113 height position (the height position of the direction perpendicular to the main surface of the semiconductor substrate 1) is perpendicular to the height position (the main surface of the semiconductor substrate 1 of the upper surface of the second layer wiring 25 height position) higher than. このようなボイド113は、絶縁膜112を上記のような手法(平坦化CVD法またはHDP−CVD法)で成膜することで、より容易に形成することができる。 Such voids 113 may insulating film 112 by depositing a technique (flattening CVD or HDP-CVD method) as described above, formed more easily. 電界が集中する最近接配線の対向する上端角部120を結ぶ線(または面)121上に、バリア絶縁膜111および絶縁膜112だけでなくボイド113も存在(介在)するので、最近接配線間の絶縁耐性をより向上させることができる。 On line (or surface) 121 that connects the upper corners 120 facing the nearest wiring electric field is concentrated, because the void 113 as well barrier insulating film 111 and the insulating film 112 exists (inclusions), recently between tangent lines the dielectric strength can be further improved. また、電界が集中する上端角部120を結ぶ線(または面)121上にボイド113を形成して低誘電率化を図っているので、極めて効果的に配線間容量の低減が可能となる。 Moreover, since forming a void 113 on line (or surface) 121 connecting the upper corner portion 120 where the electric field is concentrated it is attained low dielectric constant, it is possible to very effectively reduce the inter-wiring capacitance. これにより、TDDB寿命をより向上し、配線間の絶縁破壊耐性をより向上させることができる。 Thus, more improved TDDB life, dielectric breakdown resistance between the wires can be further improved. また、半導体装置の信頼性をより高めることができる。 Further, it is possible to enhance the reliability of the semiconductor device. ここでは第2層配線25について説明したが、第3層配線38についても同様である。 Here has been described the second layer wiring 25, the same applies to the third layer wiring 38. また、上記実施の形態1などにおいても、図10に示されるように、ボイドの上端の高さ位置を第2層配線25の上面の高さ位置よりも高くすることができ、同様の効果が得られることは言うまでもない。 Also in such the first embodiment, as shown in FIG. 10, it can be made higher than the height position of the upper end of the void height position of the upper surface of the second layer wiring 25, the same effect it is it is needless to say that the obtained.
【0149】 [0149]
図46は、ビアを形成した際に目外れが生じた状態を説明するための部分拡大断面図である。 Figure 46 is a partially enlarged cross-sectional view for explaining a state in which Mehazure occurs at the time of forming the vias. 図46は、図41において、開口部(ビア)37の形成位置が第2層配線25からずれた(目外れが生じた)場合の、第2層配線25近傍の部分拡大断面図に対応する。 Figure 46 is, in FIG. 41, the opening (via) 37 formation position of deviates from the second-layer wiring 25 of the case (eyes off occurs) corresponds to a partially enlarged cross-sectional view of a second layer wiring 25 near . 図41の開口部37に対応し、目外れが生じている開口部37aが図46に示されている。 Corresponding to the opening 37 of FIG. 41, the opening 37a eyes off has occurred is shown in Figure 46.
【0150】 [0150]
図46に示されるように、開口部(ビア)37aの形成位置が第2層配線25からずれた場合、近接または隣接する第2層配線25(最近接配線)の対向する側面上に形成された絶縁膜(絶縁膜111,112)の厚みが薄いと、開口部37aがボイド113と重なり、開口部37aの底部でボイド113が露出する(開口部37aとボイド113をつなぐ孔が空く)恐れがある。 As shown in FIG. 46, if the formation position of the opening (via) 37a is shifted from the second-layer wiring 25, are formed on opposite sides of the second layer wire 25 proximate or adjacent (nearest wiring) and the thin thickness of the insulating film (an insulating film 111, 112), the overlapping opening 37a is a void 113, (hole is free connecting opening 37a and the void 113) voids 113 is exposed at the bottom of the opening 37a afraid there is. 本実施の形態では、最近接配線の対向する側面上に絶縁膜111および絶縁膜112を形成し、その膜厚を調節することによって、開口部37aのように目外れが生じたとしても、開口部37aの底部でボイド113が露出しないようにする。 In this embodiment, on opposite sides of the nearest wiring to form an insulating film 111 and the insulating film 112, by adjusting the film thickness, even Mehazure as opening 37a occurs, opening void 113 is not exposed at the bottom of the section 37a. すなわち、絶縁膜111および絶縁膜112の合計の厚みが薄すぎると、開口部37aの底部でボイド113が露出する恐れがあるが、絶縁膜111および絶縁膜112の合計の厚みをある程度確保(厚く)することにより、開口部37aの底部でボイド113が露出することを防止することができる。 That is, when the total thickness of the insulating film 111 and the insulating film 112 is too thin, there is a possibility that the exposed voids 113 at the bottom of the opening 37a, certain degree (increase the total thickness of the insulating film 111 and the insulating film 112 by) that can prevent a void 113 is exposed at the bottom of the opening 37a. また、バリア絶縁膜としての絶縁膜111の誘電率は比較的高いため、絶縁膜111の厚みを厚くしすぎると、配線間容量を増加させてしまう。 Further, since the dielectric constant of the insulating film 111 as a barrier insulating film is relatively high, when too thick a thickness of the insulating film 111, thereby increasing the capacitance between wirings. 本実施の形態では、最近接配線の対向する側面上に絶縁膜111および絶縁膜112を形成するので、絶縁膜111の厚みを薄くし、誘電率が比較的低い(絶縁膜111より低い)絶縁膜112の厚みで絶縁膜111および絶縁膜112の合計の厚みを調節することができる。 In this embodiment, since the insulating film 111 and the insulating film 112 on the side opposite to the nearest wiring, reducing the thickness of the insulating film 111, a relatively low dielectric constant (less than insulating film 111) insulating it is possible to adjust the total thickness of the insulating film 111 and the insulating film 112 at the thickness of the membrane 112. このため、上記のように、開口部(ビア)形成時のボイドの露出を防止するとともに、配線容量の低減も可能である。 Therefore, as described above, the opening as to prevent exposure of voids during (via) formed, it is possible reduce the wiring capacitance.
【0151】 [0151]
また、最近接配線間距離(近接する配線の間隔)が比較的大きい場合、配線間にボイドを形成するためには、最近接配線の対向する側面上に形成する絶縁膜を比較的厚くしなければならない。 Also, if the nearest inter-wire distance (spacing adjacent wires) is relatively large, in order to form the voids between the wires, be relatively thick opposing insulating film formed on the side surfaces of the nearest wiring shall. 最近接配線の対向する側面上に形成する絶縁膜の膜厚が薄すぎると、配線間のくぼみ部分113aの上方開口部113bの寸法が大きくなるので、くぼみ部分113a中に絶縁膜114の材料が入りやすくなり、ボイド113が形成されにくい。 When the thickness of the opposing insulating film formed on the side surfaces of the nearest wiring is too thin, the size of the upper opening 113b of the wiring between the recessed portion 113a is increased, the material of the insulating film 114 in the recessed portion 113a is tends to be, void 113 is not easily formed into. このような場合にも、最近接配線の対向する側面上にバリア絶縁膜111と絶縁膜112を形成し、絶縁膜112の膜厚により、最近接配線の対向する側面上に形成する絶縁膜の合計膜厚を調整する(ボイド形成可能な膜厚まで厚くする)ことで、配線間容量の増加を抑制しながら、配線間でのボイド113の形成を可能とすることができる。 In such a case, recently the barrier insulating film 111 on opposite sides of the contact wire insulating film 112 is formed by the thickness of the insulating film 112, an insulating film formed on the opposite sides of the nearest wiring by adjusting the total film thickness (thicker to void formable film thickness), while suppressing the increase of the wiring capacitance, it is possible to allow the formation of voids 113 between wirings.
【0152】 [0152]
(実施の形態11) (Embodiment 11)
図47〜図51は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 47 to FIG. 51 is a cross-sectional view of the essential part in the manufacturing process of the semiconductor device in another embodiment of the present invention. 図3までの製造工程は上記実施の形態1と同様であるので、ここではその説明は省略し、図3に続く製造工程について説明する。 Since the manufacturing process up to 3 is the same as in the first embodiment, here the description thereof is omitted, and description will be given of a manufacturing step following FIG. 3. なお、図47〜図51においても、図2の絶縁膜17より下の構造に対応する部分は図示を省略している。 Also in FIG. 47 to FIG. 51, portions corresponding to the structure below the insulating film 17 in FIG. 2 is omitted.
【0153】 [0153]
本実施の形態では、配線(第2層配線25、第3層配線38)を逆テーパ状に形成する。 In this embodiment, to form wiring (second layer wiring 25, the third layer wiring 38) in a reverse tapered shape.
【0154】 [0154]
まず、図3の構造が得られた後、上記実施の形態1と同様のエッチング工程などにより、図47に示されるように配線溝24aを形成する。 First, the structure of FIG. 3 is obtained, due to the same etching process as in the first embodiment, to form a wiring trench 24a as shown in FIG. 47. 本実施の形態では、配線溝24aの側面に傾斜を持たせている。 In this embodiment, by providing the inclination on the side surfaces of the wiring trench 24a. すなわち、配線溝24aの上部の幅(配線溝24aの延在方向(図47の紙面に垂直な方向)に垂直な方向の幅)W 1は、配線溝24aの底部の幅(配線溝24aの延在方向に垂直な方向の幅)W 2よりも大きい。 That, W 1 (vertical width in the perpendicular direction) to the plane of the extending direction (FIG. 47 of the wiring trench 24a) the upper part of the width of the wiring trench 24a is a wiring groove 24a bottom width (wiring trench 24a greater than the extending direction perpendicular width extension direction) W 2. これは、例えば配線溝24a形成のためのエッチング条件を調節し、テーパエッチングが行なわれるようにすることで、実現することができる。 This may for example adjust the etching conditions for the wiring grooves 24a formed, by such taper etching is performed can be realized. あるいは、配線溝24aを形成した後で、配線形成用の導電性バリア膜や主導体膜を形成する前の洗浄工程などにより、配線溝24aの側面に傾斜を形成することもできる。 Alternatively, after forming the wiring trench 24a, due the washing step prior to forming the conductive barrier layer and the main conductive film for wiring formation, it is also possible to form the inclined side surface of the wiring trench 24a.
【0155】 [0155]
次に、上記実施の形態1と同様にして、半導体基板1上に配線溝24aを埋めるように導電性バリア膜25aおよび主導体膜25bを形成し、CMP法により研磨することで、図48のように、配線溝24aに埋め込まれた第2層配線25cを形成する。 Next, in the same manner as in the first embodiment, to form a conductive barrier film 25a and the main conductor film 25b so as to fill the wiring grooves 24a on the semiconductor substrate 1, by polishing by CMP, in FIG. 48 as described above, to form a second layer wiring 25c embedded in the wiring trench 24a. それから、図49に示されるように、絶縁膜21を還元性プラズマ処理(例えばNH 3プラズマ処理やN 2 /H 2プラズマ処理)などによって除去して、第2層配線25cを露出する。 Then, as shown in Figure 49, the insulating film 21 is removed, such as by reducing plasma treatment (e.g. NH 3 plasma treatment or N 2 / H 2 plasma treatment), to expose the second layer wiring 25c.
【0156】 [0156]
本実施の形態では、第2層配線25cは逆テーパ形状を有しており、第2層配線25の側面に傾斜を持たせている。 In this embodiment, the second layer wiring 25c has a reverse tapered shape, and to have a tilt to the side surface of the second layer wiring 25. すなわち、第2層配線25cの上面(上部)の幅(第2層配線25cの延在方向(図49の紙面に垂直な方向)に垂直な方向の幅)W 3は、第2層配線25cの底面(底部)の幅(第2層配線25cの延在方向に垂直な方向の幅)W 4よりも大きい。 That is, the upper surface width (second layer wiring 25c in the extending direction (direction perpendicular width direction) perpendicular to the plane of FIG. 49) W 3 of (top) of the second layer wiring 25c, the second layer wiring 25c bottom width (second layer vertical width in the extending direction of the wiring 25c) of the (bottom) W greater than 4. また、第2層配線25cの側面の半導体基板1の主面に対する傾斜角度α 1は、90度(垂直に対応)よりも小さく、例えば83〜89度程度である。 The inclination angle alpha 1 relative to the main surface of the semiconductor substrate 1 side of the second layer wiring 25c is smaller than 90 degrees (corresponding to vertical), for example, about 83 to 89 degrees. これにより、配線間におけるボイドの形成が容易となる。 Thus, formation of voids is facilitated between the wires.
【0157】 [0157]
次に、上記実施の形態10と同様にして、絶縁膜111および絶縁膜112を順に形成する。 Next, in the same manner as in Embodiment 10, an insulating film 111 and the insulating film 112 in this order. 上記のように、第2層配線25を逆テーパ状にすることで、第2層配線25cの隣接配線の対向する側面上に形成される絶縁膜111,112のカバレージがオーバーハングしやすくなる。 As described above, by the second-layer wiring 25 on the inversely tapered, the coverage of the insulating films 111 and 112 formed on opposite sides of adjacent wires of the second layer wiring 25c is likely to overhang. このため、隣接配線の対向する側面上に形成された絶縁膜112表面の半導体基板1の主面に対する傾斜を急にすることができ、絶縁膜112のくぼみ部分113aの上方開口部113bの寸法を、くぼみ部分113aの内部の寸法に対してより小さくすることができる。 Therefore, it is possible to steep inclination with respect to the main surface of the semiconductor substrate 1 is formed on opposite sides of adjacent wire insulating film 112 surface, the size of the upper opening 113b of the recessed portion 113a of the insulating film 112 , it can be made smaller than for the internal dimension of the recessed portion 113a.
【0158】 [0158]
それから、上記実施の形態1と同様にして、絶縁膜114を形成する。 Then, in the same manner as in the first embodiment, an insulating film 114. 絶縁膜112のくぼみ部分113aが絶縁膜114で満たされないことにより、ボイド113が形成される。 By recessed portion 113a of the insulating film 112 is not filled with the insulating film 114, a void 113 is formed. 本実施の形態では、第2層配線25を逆テーパ状にすることで、絶縁膜112のくぼみ部分113aの上方開口部113bの寸法をくぼみ部分113aの内部の寸法に対してより小さくすることができるので、くぼみ部分113aに絶縁膜114の材料がより入りにくくなる。 In the present embodiment, by the second-layer wiring 25 on the inversely tapered, be less than for the internal dimensions of the portion 113a recess the size of the upper opening 113b of the recessed portion 113a of the insulating film 112 since it is less likely the material of the recessed portion 113a in the insulating film 114 enters more. このため、ボイドの形成が容易となり、配線間にボイドを制御性よく形成することが可能となる。 Therefore, formation of voids is facilitated, it is possible to form good controllability voids between the wires. また、絶縁膜111や絶縁膜112の膜厚をより薄くしてもボイドが形成できるので、絶縁膜111や絶縁膜112をより薄くすることができ、配線間容量をより低減することが可能である。 Further, since voids even thinner thickness of the insulating film 111 and the insulating film 112 can be formed, can be thinner insulating film 111 and the insulating film 112, it can be further reduced inter-wiring capacitance is there.
【0159】 [0159]
その後、上記実施の形態10と同様にして第3層配線を形成できるが、その際にも第2層配線25cと同様にして第3層配線も逆テーパ形状とすることができる。 Thereafter, to form a third layer wiring in the same manner as in Embodiment 10, even when the can as a third-layer wiring is also inversely tapered shape in the same manner as in the second layer wiring 25c. また、上記実施の形態1などにおいても、第2層配線25や第3層配線38を逆テーパ形状に形成できることは言うまでもない。 Also in such the first embodiment, it can of course be formed a second-layer wiring 25 and the third layer wiring 38 in the reverse tapered shape.
【0160】 [0160]
図52は、本実施の形態に従って製造された半導体装置の第2層配線25c近傍の部分拡大断面図であり、上記実施の形態10における図45に対応する。 Figure 52 is a partially enlarged cross-sectional view of a second layer wiring 25c vicinity of the semiconductor device manufactured in accordance with the present embodiment, corresponding to FIG. 45 in Embodiment 10.
【0161】 [0161]
本実施の形態では、第2層配線25cを逆テーパ形状に形成しているため、近接または隣接する第2層配線25c(最近接配線)の対向する上端角部(上面端部)120a近傍に電界がより集中しやすい。 In this embodiment, the second layer wiring 25c for forming the inversely tapered shape, proximity or opposite upper corner of (upper end portion) 120a near the adjacent second layer wiring 25c (nearest wiring) the electric field is more likely to be concentrated. このため、上端角部120を結ぶ線(または面)121aに沿って電界がより集中し、逆テーパ形状でない場合に比べて絶縁破壊が生じ易くなる。 Therefore, the electric field is more concentrated along a line (or surface) 121a connecting the upper corner portion 120, the dielectric breakdown is likely to occur as compared with the case not inversely tapered shape. 本実施の形態では、この最近接配線の対向する上端角部120aを結ぶ線(または面)121aが、膜材料が存在しないボイド113を横切るように、最近接配線間にボイド113を形成している。 In this embodiment, the recently connecting the upper corner portion 120a which faces the contact wiring line (or surface) 121a is, across the void 113 membrane material is not present, between nearest lines to form a void 113 there. すなわち、ボイド113の上端の高さ位置(半導体基板1の主面に垂直な方向の高さ位置)が第2層配線25cの上面の高さ位置(半導体基板1の主面に垂直な方向の高さ位置)よりも高い。 That is, the upper end of the void 113 height position (the height position of the direction perpendicular to the main surface of the semiconductor substrate 1) is perpendicular to the height position (the main surface of the semiconductor substrate 1 of the upper surface of the second layer wiring 25c height position) higher than. 電界が集中する上端角部120aを結ぶ線(または面)121a上に、バリア絶縁膜111および絶縁膜112とともにボイド113も存在(介在)するので、最近接配線間の絶縁耐性をより向上させることができる。 The upper corner portion 120a of the connecting line (or plane) on 121a which electric field is concentrated, with the barrier insulating film 111 and the insulating film 112 since the void 113 exists (inclusions), to improve the dielectric strength between nearest lines can. このため、第2層配線25cを逆テーパ形状にしても、TDDB寿命は劣化せず、配線間の絶縁破壊耐性を向上できる。 Therefore, even if the second layer wiring 25c in the inversely tapered shape, TDDB life is not deteriorated, it is possible to improve the dielectric breakdown resistance between the wires. また、第2層配線25cを逆テーパ形状とすることで、最近接配線間におけるボイドの形成が容易となり、配線間容量を確実に低減することができる。 Further, the second layer wiring 25c by a reverse tapered shape, recently been the formation of voids is facilitated between the contact wires, it is possible to reliably reduce the inter-wiring capacitance.
【0162】 [0162]
(実施の形態12) (Embodiment 12)
図53〜図56は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 FIGS. 53 56 are fragmentary cross-sectional views in the manufacturing process of the semiconductor device in another embodiment of the present invention. 図7までの製造工程は上記実施の形態1と同様であるので、ここではその説明は省略し、図7に続く製造工程について説明する。 Since the manufacturing process up to FIG. 7 is the same as in the first embodiment, here the description thereof is omitted, and description will be given of a manufacturing process subsequent to FIG. なお、図53〜図56においても、図2の絶縁膜17より下の構造に対応する部分は図示を省略している。 Also in FIGS. 53 to 56, portions corresponding to the structure below the insulating film 17 in FIG. 2 is omitted.
【0163】 [0163]
図7の構造が得られた後、図53に示されるように、図37に示されるように半導体基板(半導体ウエハ)1の主面の全面上に絶縁膜(バリア絶縁膜)131をプラズマCVD法などによって形成する。 After the structure of FIG. 7 is obtained, as shown in FIG. 53, the insulating film (barrier insulating film) on the semiconductor substrate (semiconductor wafer) 1 of the main surface of the entire surface as shown in FIG. 37 131 plasma CVD law formed by such. これにより、第2層配線25の上面および側面上には絶縁膜131が形成される。 Thus, the upper surface and the side surface of the second layer wiring 25 insulating film 131 is formed. 絶縁膜131は、上記実施の形態1における絶縁膜26(あるいは実施の形態10の絶縁膜111)と同様の材料(例えば窒化シリコン膜、炭化シリコン膜、炭窒化シリコン膜または酸窒化シリコン膜)からなり、銅配線のバリア絶縁膜として機能することができる。 Insulating film 131, the same material (e.g., silicon nitride film, silicon carbide film, silicon carbonitride film or a silicon oxynitride film) (the insulating film 111 or embodiment 10) insulating film 26 in the first embodiment from it can function as a barrier insulating film of the copper wiring. 従って、絶縁膜131は、第2層配線25の主導体膜25b中の銅が、後で形成される層間絶縁膜(絶縁膜132)中に拡散するのを抑制または防止する。 Therefore, the insulating film 131, the copper in the main conductive film 25b of the second layer wiring 25 is suppressed or prevented from diffusing into the interlayer insulating film (insulating film 132) to be formed later.
【0164】 [0164]
絶縁膜131の膜厚は、上記実施の形態10の絶縁膜111と同様に比較的薄くすることができ、例えば20〜50nmである。 The thickness of the insulating film 131, like the insulating film 111 of Embodiment 10 can be relatively thin, for example, 20 to 50 nm. それから、絶縁膜131上に比較的厚い絶縁膜(層間絶縁膜)132を形成する。 Then, a relatively thick insulating film (interlayer insulating film) is formed over the insulating film 131 132 to form. 本実施の形態では、絶縁膜132は、第2層配線25の最近接配線の対向する側面上の絶縁膜131上には形成されず、最近接配線間を埋めないように成膜される。 In this embodiment, the insulating film 132, on the insulating film 131 on opposite sides of the nearest wiring of the second layer wiring 25 is not formed, is formed so as not to fill the inter nearest wiring. ここで、絶縁膜132を通常のCVD法や塗布法で形成した場合には、第2層配線25の側面上の絶縁膜131の厚みが薄いと、第2層配線間25の最近接配線間が絶縁膜132の材料で満たされやすい。 Here, in the case of forming the insulating film 132 by ordinary CVD method or a coating method, the thickness of the insulating film 131 on the side of the second layer wiring 25 is thin, between nearest lines of the second-layer wiring between 25 There tends to be filled with the material of the insulating film 132. このため、本実施の形態では、例えば、絶縁膜132の堆積(デポジション)とエッチングとを同時に行いながら成膜する、いわゆる平坦化CVD、もしくは、HDP−CVD(High Density Plasma−CVD)の手法を用いて絶縁膜132を成膜する。 Therefore, in this embodiment, for example, the method of forming while deposition of the insulating film 132 and (deposition) and etching simultaneously, the so-called flattening CVD, or, HDP-CVD (High Density Plasma-CVD) forming an insulating film 132 by using a. 例えば、CVD法による堆積とアルゴンスパッタエッチングを同じ装置内で、繰り返しながら絶縁膜132を成膜する。 For example, the deposition and argon sputter etching by CVD in the same device, an insulating film 132 by repeating. このような手法で絶縁膜132を成膜し、その成膜条件を調節することで、第2層配線25の最近接配線の対向する側面上の絶縁膜131上には絶縁膜132が形成されず、かつ最近接配線間を埋めないように絶縁膜132を形成することが可能である。 Such an insulating film 132 by a technique, the film formation conditions by adjusting the, on the insulating film 131 on opposite sides of the nearest wiring of the second layer wiring 25 insulating film 132 is formed not, and it is possible to form the insulating film 132 so as not to fill the inter nearest wiring. これにより、第2層配線25の最近接配線間にはボイド133が形成される。 Thus, between nearest lines of the second-layer wiring 25 void 133 is formed. また、上記のような手法を用いて絶縁膜132を形成すれば、第2層配線25の最近接配線の対向する上端角部を結ぶ線または面を横切るような位置にボイド133が形成されるように絶縁膜132の堆積が進行する。 Further, by forming the insulating film 132 using techniques described above, the void 133 is formed at a position across the line or plane connecting the upper corner portion opposite the nearest wiring of the second layer wiring 25 deposition of the insulating film 132 progresses so. すなわち、ボイド133の上端の高さ位置(半導体基板1の主面に垂直な方向の高さ位置)は、第2層配線25の上面の高さ位置よりも高くなる。 That is, the height position (the height in a direction perpendicular to the main surface of the semiconductor substrate 1 position) of the upper end of the void 133 is higher than the height position of the upper surface of the second layer wiring 25. これにより、配線間容量を低減し、配線間の絶縁破壊耐性を向上させることが可能となる。 Thus, to reduce the wiring capacitance between, it is possible to improve the dielectric breakdown resistance between the wires.
【0165】 [0165]
絶縁膜132は、上記のような手法(平坦化CVD法またはHDP−CVD法)で成膜しやすい材料からなることが好ましく、例えば酸化シリコン膜からなる。 Insulating film 132 is preferably made of deposited material easily by the method (flattening CVD or HDP-CVD method) as described above, for example, a silicon oxide film. 絶縁膜132の他の材料として、フッ素を含んだ酸化シリコン(SiOF系材料、例えばFSG)膜を用いることもできる。 Other materials of the insulating film 132, silicon oxide (SiOF-based material, for example FSG) containing a fluorine can also be used film. 絶縁膜132として誘電率が低い(酸化シリコンよりも低誘電率膜である)SiOF膜を用いることで、上層配線と下層配線との間の配線間容量を低減することが可能であり、配線遅延を改善できる。 A low dielectric constant as an insulating film 132 (than that of silicon oxide is a low dielectric constant film) SiOF film by using, it is possible to reduce the wiring capacitance between the upper wiring and the lower wiring, wiring delay It can be improved. また、絶縁膜132の他の材料として、酸炭化シリコン(SiOC)膜を用いることもできる。 It is also possible to use other as the material, silicon oxide carbide (SiOC) film of the insulating film 132.
【0166】 [0166]
それから、絶縁膜132の上面をCMP法などを用いて平坦化する。 Then, the upper surface of the insulating film 132 is planarized by CMP or the like. これにより、図54の構造が得られる。 Thus, the structure of FIG. 54 is obtained. また、絶縁膜132がCMP処理に対して不具合を生じる膜の場合は、絶縁膜132の上面に酸化シリコン膜などからなる図示しない保護膜を形成し、その保護膜をCMP法により研磨(絶縁膜132は露出させない)して上面を平坦化する。 Also, if the insulating film 132 is film be problems with respect to CMP process, forming a protective film (not shown) made of a silicon oxide film on the upper surface of the insulating film 132, the polishing (insulating film by the protective film CMP method 132 to planarize the top surface and does) exposed.
【0167】 [0167]
また、絶縁膜132の成膜工程の他の形態として、図55に示されるように、第2層配線25の最近接配線の対向する側面上の絶縁膜131上にも絶縁膜132が(比較的薄く)堆積されるように絶縁膜132を成膜することもできる。 As another form of the step of forming the insulating film 132, as shown in FIG. 55, the insulating film 132 on the insulating film 131 on opposite sides of the nearest wiring of the second layer wiring 25 is (compare target thin) it may be an insulating film 132 so as to deposit.
【0168】 [0168]
図54の構造が得られた後、上記実施の形態1における絶縁膜29形成工程およびそれ以降の工程(図11〜図17の工程)と同様の工程を行なうことにより、図17に対応する図56の構造が得られる。 After the structure of FIG. 54 was obtained by performing the same process as the insulating film 29 forming step in the first embodiment and the subsequent steps (steps 11 to 17), corresponding to FIG. 17 structure of 56 is obtained.
【0169】 [0169]
それから、還元性プラズマ処理(例えばNH 3プラズマ処理やN 2 /H 2プラズマ処理)などによって絶縁膜31を除去する。 Then, to remove the insulating film 31, such as by reducing plasma treatment (e.g. NH 3 plasma treatment or N 2 / H 2 plasma treatment). これにより、第3層配線38に悪影響を及ぼすことなく絶縁膜31を除去して第3層配線38を露出させることができる。 Thus, it is possible to expose the third layer wiring 38 by removing the insulating film 31 without adversely affecting the third layer wiring 38.
【0170】 [0170]
次に、第3層配線38のバリア絶縁膜としての絶縁膜134を、絶縁膜131と同様にして形成する。 Next, the insulating film 134 as a barrier insulating film of the third layer wiring 38, formed in the same manner as the insulating film 131. 絶縁膜134は絶縁膜131と同様の材料からなり、絶縁膜131と同様に膜厚を薄くすることができる。 Insulating film 134 is made of the same material as that of the insulating film 131, it is possible to reduce the film thickness in a similar manner to the insulating film 131. それから、絶縁膜135を、絶縁膜132と同様にして形成する。 Then, an insulating film 135, formed in the same manner as the insulating film 132. 絶縁膜135は絶縁膜132と同様の材料からなり、絶縁膜132と同様の手法を用いて形成することができる。 Insulating film 135 is made of a material similar to that of the insulating film 132 can be formed by using the same method as the insulating film 132. これにより、図57に示されるように、絶縁膜135は、第3層配線38の最近接配線の対向する側面上の絶縁膜134上には形成されず、最近接配線間を埋めないように成膜され、それによって第3層配線38の最近接配線間にはボイド136が形成される。 Thus, as shown in FIG. 57, the insulating film 135 is not formed on the insulating film 134 on opposite sides of the nearest wiring of the third layer wiring 38, so as not recently filled between contact wires It is deposited, whereby the between the most adjacent wire of the third layer wiring 38 void 136 is formed.
【0171】 [0171]
それから、絶縁膜136の上面をCMP法などを用いて平坦化する。 Then, the upper surface of the insulating film 136 is planarized by CMP or the like. また、絶縁膜136がCMP処理に対して不具合を生じる膜の場合は、絶縁膜136の上面に酸化シリコン膜などからなる図示しない保護膜を形成し、その保護膜をCMP法により研磨(絶縁膜136は露出させない)して上面を平坦化する。 Also, if the insulating film 136 is film be problems with respect to CMP process, forming a protective film (not shown) made of a silicon oxide film on the upper surface of the insulating film 136, the polishing (insulating film by the protective film CMP method 136 to planarize the top surface and does) exposed. その後、絶縁膜136上に絶縁膜42をCVD法などを用いて形成することもできる。 Then, it is also possible to an insulating film 42 on the insulating film 136 is formed by CVD or the like. 絶縁膜42は、例えば窒化シリコン膜からなる。 Insulating film 42 is made of, for example, silicon nitride film. 必要に応じてCMP処理を行い、絶縁膜42の上面を平坦化する。 A CMP process is performed using, if necessary to flatten the upper surface of the insulating film 42. これにより、図57の構造が得られる。 Thus, the structure of FIG. 57 is obtained. 絶縁膜42の他の材料として、例えば炭化シリコン膜、SiCN膜または酸窒化シリコン膜を用いることもできる。 Another material of the insulating film 42, for example, a silicon carbide film, it is also possible to use a SiCN film or a silicon oxynitride film. 更に必要に応じて、同様の製造工程を繰り返し、第4層配線以降の上層配線を形成することもできる。 If necessary, repeat the same manufacturing process, it is also possible to form the upper layer wiring after the fourth layer wiring.
【0172】 [0172]
本実施の形態によれば、同層配線の最近接配線間には、薄いバリア絶縁膜(絶縁膜131,134)と膜材料が存在しないボイド(ボイド133,136)とが存在するので、配線間容量を極めて小さくすることができる。 According to the present embodiment, between nearest lines of the same layer wiring thin barrier insulating film is not present (insulating film 131, 134) and the film material because voids and (void 133 and 136) are present, wire it can be made extremely small between capacity. また、隣接配線間距離が比較的大きな領域でも、隣接配線間をその材料で埋めることなく層間絶縁膜(絶縁膜131,134)を形成でき、ボイドの制御(形成)が容易である。 The distance between adjacent wires in a relatively large area can be formed an interlayer insulating film without filling between adjacent wires in the material (insulating film 131, 134), the control of the void (formation) is easy. また、電界が集中する同層配線の最近接配線の対向する上端角部間にはバリア絶縁膜とボイドが存在(介在)する。 Further, between the upper corner portion where the electric field is opposite the nearest wiring in the same layer wiring to concentrate the barrier insulating film and the void exists (inclusions). このため、配線間容量を低減し、配線の絶縁破壊耐性を向上することができる。 Therefore, it is possible to reduce the inter-wiring capacitance, thereby improving the dielectric breakdown resistance of the wiring.
【0173】 [0173]
(実施の形態13) (Embodiment 13)
図58は、ビアを形成した際に目外れが生じた状態を説明するための部分拡大断面図である。 Figure 58 is a partially enlarged cross-sectional view for explaining a state in which Mehazure occurs at the time of forming the vias. 図58は、上記実施の形態12の構造において、第3層配線38と第2層配線25とを接続するための開口部(ビア)37の形成位置が第2層配線25からずれた(目外れが生じた)場合の、第2層配線25近傍の部分拡大断面図に対応する。 Figure 58, in the structure of the above embodiment 12, the opening portion for connection with the third layer wiring 38 and a second layer wiring 25 (via) 37 formation position of deviates from the second layer wiring 25 (the eye off has occurred) when, corresponding to the partial enlarged cross-sectional view of a second layer wiring 25 near. また、図58は、図56のように開口部35および開口部37を配線材料で埋める前の工程段階に対応する。 Further, FIG. 58 corresponds to the process step before filling the opening 35 and the opening 37 with a wiring material as in Figure 56. 図58においては、開口部37に対応し、目外れが生じている開口部(ビア)37bが示されている。 In Figure 58, corresponding to the opening 37, opening eyes off occurs (via) 37b is shown.
【0174】 [0174]
図58に示されるように、開口部(ビア)37bの形成位置が第2層配線25からずれた場合、開口部37bがボイド133と重なり、開口部37bの底部でボイド133が露出する(開口部37bとボイド133をつなぐ孔が空く)恐れがある。 As shown in FIG. 58, if the formation position of the opening (via) 37b is shifted from the second-layer wiring 25, openings 37b overlaps the void 133, the void 133 is exposed at the bottom of the opening 37b (opening connecting parts 37b and void 133 hole becomes empty) is likely.
【0175】 [0175]
本実施の形態では、開口部37b(開口部37)を形成して第2層配線25を露出した後で、かつ配線形成用の導電性バリア膜38aおよび主導体膜38bを形成する前に、選択タングステンCVD法(六フッ化タングステンおよび水素ガスを用いたCVD法)によるタングステン膜の選択的な堆積を行なう。 Before the present embodiment, after to expose the second layer wiring 25 is formed an opening 37b (opening 37), and forming a conductive barrier film 38a and the main conductor film 38b for wiring formation, selective tungsten CVD method performing selective deposition of a tungsten film by (CVD method using tungsten hexafluoride and hydrogen gas).
【0176】 [0176]
図59は、図58の状態において、選択タングステンCVD法によりタングステン膜141の堆積を行なってから第3層配線38を形成した状態を示す部分拡大断面図である。 Figure 59, in the state of FIG. 58 is a partially enlarged cross-sectional view showing a state of forming a third layer wiring 38 has to carry out deposition of the tungsten film 141 by selective tungsten CVD method.
【0177】 [0177]
開口部を形成して第2層配線25を露出した後に選択タングステンCVD法、例えば六フッ化タングステンおよび水素ガスを用いたCVD法によるタングステン膜の堆積を行なうと、図59に示されるように、開口部37bの底部で露出した第2層配線25の表面上に、タングステン膜141が選択的に堆積し、開口部37bの底部近傍がタングステン膜141によって満たされる。 Selective tungsten CVD method after exposing the second layer wiring 25 is formed an opening, for example, performs the deposition of the tungsten film by CVD using tungsten hexafluoride and hydrogen gas, as shown in FIG. 59, second-layer wiring 25 on the surface exposed at the bottom of the opening 37b, the tungsten film 141 is selectively deposited, the vicinity of the bottom of the opening 37b is filled with the tungsten film 141. このとき、もし図58に示されるように開口部37bに目外れが生じて、開口部37bがボイド133と重なっていたとしても、第2層配線25の表面上に堆積したタングステン膜141により、開口部37bとボイド133をつなぐ孔がふさがれる(閉じる)ことになる。 At this time, if Mehazure occurs in the opening portion 37b as shown in FIG. 58, as the opening 37b is not overlap with the void 133, the tungsten film 141 deposited on the surface of the second layer wiring 25, holes connecting the opening portion 37b and the void 133 is blocked (closed) will be.
【0178】 [0178]
タングステン膜141の堆積を行なった後、図59に示されるように第3層配線38形成用の導電性バリア膜38aおよび主導体膜38bを開口部37bを埋めるように形成する。 After performing the deposition of the tungsten film 141, the third layer wiring 38 conductive barrier film 38a for forming and main conductor film 38b is formed so as to fill the opening portion 37b as shown in FIG. 59. この際、開口部37bとボイド133をつなぐ孔はタングステン膜141によってふさがれているので、ボイド133内に導電性バリア膜38aおよび主導体膜38bの材料が入り込むのを防止できる。 At this time, holes connecting the opening portion 37b and the void 133 so obstructed by the tungsten film 141, it is possible to prevent the material of the conductive barrier film 38a and the main conductor film 38b enters into the void 133. これにより、配線の信頼性を向上できる。 Thus, it is possible to improve the reliability of the wiring.
【0179】 [0179]
他の形態として、選択タングステンCVD法によりタングステン膜141の堆積を行なう代わりに、埋込銅配線(第3層配線38)形成用の導電性バリア膜をイオン化スパッタリング法(バイアススパッタリング法またはイオン化メタルを用いたバイアススパッタリング法)によって形成することもできる。 As another form, instead of performing the deposition of the tungsten film 141 by selective tungsten CVD method, the embedded copper wiring (third layer wiring 38) conductive barrier film ionization sputtering for forming a (bias sputtering method or an ion of metal can also be formed by the bias sputtering method) used.
【0180】 [0180]
図60は、図58の状態において、イオン化スパッタリング法により導電性バリア膜142を成膜して第3層層配線を形成した状態を示す部分拡大断面図である。 Figure 60 is in the state of FIG. 58 is a partially enlarged cross-sectional view showing a state of forming a third layer layer wiring by forming a conductive barrier film 142 by ionization sputtering.
【0181】 [0181]
開口部を形成して第2層配線25を露出した後に、埋込銅配線の導電性バリア膜142をイオン化スパッタリング法を用いて成膜する。 After exposing the second layer wiring 25 is formed an opening, a conductive barrier layer 142 of the embedded copper wiring formed by using the ionization sputtering. ここで、イオン化スパッタリング法(バイアススパッタリング法またはイオン化メタルを用いたバイアススパッタリング法)とは、半導体基板(半導体ウエハ)1に高周波電源などによりバイアス電圧を印加しながらスパッタリングによって半導体基板1上に成膜する方法である。 Deposition Herein, the ionization sputtering (bias sputtering method or an ion of a bias sputtering method using a metal), by sputtering while applying a bias voltage by high-frequency power source on the semiconductor substrate 1 in the semiconductor substrate (semiconductor wafer) 1 it is a method of. 導電性バリア膜142としては、例えばタンタル膜と窒化タンタル膜の積層膜あるいはそれらの単体膜を用いることができる。 The conductive barrier layer 142, it is possible to use a laminated film or their single film, for example a tantalum film and tantalum nitride film.
【0182】 [0182]
イオン化スパッタリング法を用いて成膜すれば、開口部(ビア)の底部においてカバレッジがよい膜を比較的厚く形成できる。 Be deposited using an ionized sputtering method, a relatively thick coverage is good film at the bottom of the opening (via). これにより、開口部37bが目外れ(開口部37bの底部位置が第2層配線の上面からずれること)を生じ、開口部37bの底部の一部がボイド133に重なったとしても、開口部37bの底部で導電性バリア膜142が図60に示されるように比較的厚く成膜され、開口部37bとボイド133をつなぐ孔は導電性バリア膜142によってふさがれる(閉じられる)。 Thus, the opening 37b is caused to Mehazure (that bottom position of the opening 37b deviates from the upper surface of the second layer wiring), even if the part of the bottom portion of the opening portion 37b is overlapped with the void 133, the opening 37b conductive barrier film 142 is relatively thick deposited as shown in Figure 60 at the bottom, holes connecting the opening portion 37b and the void 133 is closed by the conductive barrier layer 142 (closed). このため、図60に示されるように、導電性バリア膜142上に主導体膜(銅膜)38bを形成して第3層配線38を形成したときに、主導体膜(銅膜)38bの材料がボイド133内に入り込むのを防止できる。 Therefore, as shown in Figure 60, at the time of forming the third layer wiring 38 by forming a main conductive film (copper film) 38b on the conductive barrier film 142, the main conductive layer (copper film) 38b of material is prevented from entering the void 133. これにより、配線の信頼性を向上できる。 Thus, it is possible to improve the reliability of the wiring.
【0183】 [0183]
また、選択タングステンCVD法によりタングステン膜141を堆積した後に、イオン化スパッタリング法(バイアススパッタリング法)により導電性バリア膜142を成膜して、主導体膜(銅膜)38bの材料がボイド133内に入り込むのをより確実に防止することもできる。 Further, after depositing the tungsten film 141 by selective tungsten CVD method, ionized sputtering a film of conductive barrier film 142 by (a bias sputtering method), the main conductive film (copper film) 38b material voids within 133 It can be prevented from entering more reliably.
【0184】 [0184]
本実施の形態では、最近接配線の対向する側面上に比較的薄いバリア絶縁膜だけが形成されている上記実施の形態13の構造を用いて説明したが、他の実施の形態においても、本実施の形態を適用すれば同様の効果を得られることは言うまでもない。 In the present embodiment it has been described with reference to the structure of the embodiment 13 only a relatively thin barrier insulating film on the side opposite to the nearest wiring is formed, in other embodiments, the present It goes without saying that to obtain a similar effect when applied to the embodiment. また、隣接配線間にボイドを設けた構造において、本実施の形態を適用すれば有効である。 Further, in providing the voids between adjacent wiring structure, it is effective when applied to the present embodiment.
【0185】 [0185]
(実施の形態14) (Embodiment 14)
図61〜図70は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 Figure 61 to Figure 70 is a fragmentary cross-sectional view in a manufacturing process of a semiconductor device in another embodiment of the present invention. 図4までの製造工程は上記実施の形態1と同様であるので、ここではその説明は省略し、図4に続く製造工程について説明する。 Since the manufacturing process up to FIG. 4 are the same as in the first embodiment, here the description thereof is omitted, and description will be given of a manufacturing process subsequent to FIG. なお、図61〜図70においても、図2の絶縁膜17より下の構造に対応する部分は図示を省略している。 Also in FIG. 61 to FIG. 70, portions corresponding to the structure below the insulating film 17 in FIG. 2 is omitted.
【0186】 [0186]
本実施の形態では、上記実施の形態1とは異なり、銅配線の導電性バリア膜を形成せずに銅または銅合金からなる主導体膜だけで配線を形成する。 In this embodiment, unlike the first embodiment, it is formed only in the wiring main conductor film made of copper or a copper alloy without forming a conductive barrier film of the copper wiring. 本実施の形態では、上記実施の形態1と同様に配線の側面および上面をバリア絶縁膜で覆っているので、銅配線の導電性バリア膜を形成せずとも、配線中の銅の層間絶縁膜中への拡散を抑制または防止することができる。 In this embodiment, since the covering side and top of the same wiring as in the first embodiment in the barrier insulating film, without forming a conductive barrier film of the copper wiring, an interlayer insulating film of copper in the wiring the diffusion into the medium can be suppressed or prevented.
【0187】 [0187]
まず、上記実施の形態1と同様にして、図4の構造が得られた後、本実施の形態では、図61に示されるように、導電性バリア膜を形成することなく、銅または銅合金からなる主導体膜25bを、半導体基板1の主面上の全面に配線溝24内を埋めるように形成する。 First, as in the first embodiment, after the structure of FIG. 4 were obtained, in the present embodiment, as shown in FIG. 61, without forming a conductive barrier film, copper or a copper alloy main conductor film 25b made of a formed so as to fill the entire surface in the wiring trench 24 on the main surface of the semiconductor substrate 1. 主導体膜25bは、例えばCVD法、スパッタリング法またはめっき法などを用いて形成することができる。 Main conductor film 25b can be formed by using a CVD method, a sputtering method or a plating method. その後、例えば475℃程度の非酸化性雰囲気(例えば水素雰囲気)中において半導体基板1に対して熱処理を施すことにより主導体膜25bをリフローさせ、銅を配線溝24の内部に隙間なく埋め込むこともできる。 Then, for example, in a non-oxidizing atmosphere at about 475 ° C. (e.g., a hydrogen atmosphere) to reflow the main conductive film 25b by heat treatment to the semiconductor substrate 1, also be embedded without gaps copper into interconnection trenches 24 it can. 主導体膜25bをめっき法で形成する場合などは、相対的に薄い銅などからなるシード膜を形成した後、シード膜上に主導体膜25bを形成することもできる。 Such as when forming the main conductor film 25b by plating, after forming a seed film made of relatively thin copper, it is also possible to form the main conductor film 25b on the seed film.
【0188】 [0188]
次に、主導体膜25bおよび絶縁膜22をCMP法によって、絶縁膜21の上面が露出するまで研磨する。 Next, the main conductor film 25b and the insulating film 22 by CMP, polished until the upper surface of the insulating film 21 is exposed. これにより、図61に示されるように、窒化チタンなどからなる導電性バリア膜を有さず、銅または銅合金からなる主導体膜25bからなる第2層配線(配線)151を配線溝24内に形成する。 Thus, as shown in FIG. 61 does not have a conductive barrier film made of titanium nitride, the second layer wiring made of a main conductor film 25b made of copper or copper alloy (wire) 151 a wiring groove 24 in the form to. 第2層配線151は、プラグ19を介して第1層配線15と電気的に接続されている。 The second-layer wiring 151 is electrically connected to the first layer wiring 15 via the plug 19.
【0189】 [0189]
次に、上記実施の形態1と同様にして、絶縁膜21を除去して第2層配線151を露出する。 Next, in the same manner as in the first embodiment, to expose the second layer wiring 151 by removing the insulating film 21. それから、上記実施の形態1と同様にして、絶縁膜(バリア絶縁膜)26を第2層配線151の上面および側面を覆うように形成する。 Then, in the same manner as in the first embodiment, an insulating film (barrier insulating film) 26 so as to cover the upper and side surfaces of the second layer wiring 151. これにより、図62に示されるような構造が得られる。 Thereby, the structure shown in Figure 62 is obtained. 本実施の形態では銅の拡散を抑制または防止する機能を有する絶縁膜26を、第2層配線151の上面および側面上に形成するので、第2層配線151を形成する際に導電性バリア膜の形成を省略しても、主導体膜25b(第2層配線151)中の銅の拡散を的確に抑制または防止することができる。 An insulating film 26 having a function of suppressing or preventing the diffusion of copper in the present embodiment, because it forms on the upper surface and the side surface of the second layer wiring 151, conductive barrier layer in forming the second-layer wiring 151 be omitted in formation, it is possible to accurately inhibit or prevent the diffusion of copper in the main conductive film 25b (second layer wiring 151). これにより、配線の信頼性を維持するとともに、製造工程数を低減できる。 Thus, while maintaining reliability of the wiring can be reduced the number of manufacturing steps. このため、半導体装置の製造時間を短縮し、製造コストも低減できる。 Therefore, to shorten the manufacturing time of the semiconductor device, the manufacturing cost can be reduced.
【0190】 [0190]
次に、上記実施の形態1と同様にして、絶縁膜28を絶縁膜26上に、絶縁膜26のくぼみ部分27aを埋めないように形成して、第2層配線151の最近接配線間にボイド27を形成する。 Next, in the same manner as in the first embodiment, the insulating film 28 on the insulating film 26, formed so as not to fill the recessed portion 27a of the insulating film 26, between nearest lines of the second layer wiring 151 to form a void 27. それから、絶縁膜28をCVD法などによって形成している場合は、絶縁膜28の上面に凹凸が生じていることがあるので、CMP法などによって絶縁膜28の上面を必要に応じて平坦化する。 Then, if the insulating film 28 is formed by a CVD method, because it may unevenness on the upper surface of the insulating film 28 is caused to flatten as necessary upper surface of the insulating film 28 by a CMP method . これにより、図63の構造が得られる。 Thus, the structure of FIG. 63 is obtained. 図63の構造は、上記実施の形態1における図10の構造に対応する。 Structure of Figure 63 corresponds to the structure of FIG. 10 in the first embodiment. もちろん、上記実施の形態10などの手法を適用してボイドを形成してもよい。 Of course, it is also possible to form the voids by applying techniques such as Embodiment 10.
【0191】 [0191]
次に、絶縁膜28上に例えば窒化シリコン膜からなる絶縁膜152を形成する。 Then formed on the insulating film 28 such as insulating film 152 made of a silicon nitride film. 絶縁膜152に対して必要に応じてCMP処理を行ってもよい。 It may be performed CMP treatment as required with respect to the insulating film 152. 絶縁膜152の他の材料として、炭化シリコン膜または炭窒化シリコン膜を用いることもできる。 Another material of the insulating film 152, it is also possible to use a silicon carbide film or a silicon carbonitride film. 絶縁膜152は、その下層の絶縁膜28をエッチングする際のハードマスク層として機能することができる。 Insulating film 152 can function the underlying insulating film 28 as a hard mask layer for etching. 場合によっては、絶縁膜152は形成しなくともよい。 Optionally, the insulating film 152 is not necessarily formed.
【0192】 [0192]
次に、本実施の形態では、第3層配線形成前に、第2層配線151を上層配線(第3層配線)に接続するためのビア(プラグ)を形成する。 Next, in this embodiment, before the third layer wiring formation, to form a second layer interconnection 151 upper wiring vias for connecting to a (third layer wiring) (plug). これは、配線自身はバリア絶縁膜で覆うが、ビア(プラグ)はバリア絶縁膜では覆わないためである。 This wiring itself is covered with the barrier insulating film, a via (plug) is for not covering the barrier insulating film.
【0193】 [0193]
まず、図64に示されるように、絶縁膜152上に反射防止膜153aおよびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン153bを形成する。 First, as shown in Figure 64, the anti-reflection film 153a and the photoresist film over the insulating film 152 are sequentially formed, by patterning the photoresist film by exposure to form a photoresist pattern 153b.
【0194】 [0194]
次に、図65に示されるように、フォトレジストパターン153bをエッチングマスクにしたドライエッチング法により、反射防止膜153aを選択的に除去した後、フォトレジストパターン153bをエッチングマスクにしたドライエッチング法により、絶縁膜152および絶縁膜28を選択的に除去して開口部(ビア)154を形成し、更に開口部(ビア)154の底部で絶縁膜26を除去して第2層配線151を露出させる。 Next, as shown in FIG. 65, by a dry etching method using the photoresist pattern 153b as an etching mask, after selectively removing the antireflection film 153a, by a dry etching method using the photoresist pattern 153b as an etching mask , by selectively removing the insulating film 152 and the insulating film 28 to form an opening (via) 154, thereby exposing the second layer wiring 151 and further removing the insulating film 26 at the bottom of the opening (via) 154 . この際、絶縁膜28をNH 3プラズマ処理またはN 2 /H 2プラズマ処理などによってエッチングして開口部154を形成しながら、フォトレジストパターン153bおよび反射防止膜153aをアッシングして除去することもできる。 At this time, the insulating film 28 while is etched to form an opening 154, such as by the NH 3 plasma treatment or N 2 / H 2 plasma treatment, it can be removed by ashing the photoresist pattern 153b and the antireflection film 153a . フォトレジストパターン153bおよび反射防止膜153aの除去は、開口部154の形成後に行うこともできる。 Removal of the photoresist pattern 153b and the antireflection film 153a can also be performed after formation of the opening 154.
【0195】 [0195]
次に、開口部154の底部および側面上を含む半導体基板1の主面上の全面に、上記実施の形態1における導電性バリア膜25aと同様の材料(例えば窒化チタン)からなる厚さ50nm程度の薄い導電性バリア膜155aをスパッタリング法などを用いて形成する。 Next, on the entire surface of the main surface of the semiconductor substrate 1 including on the bottom and side of the opening 154, the thickness of 50nm approximately made of the same material as the conductive barrier film 25a in the first embodiment (e.g., titanium nitride) a thin conductive barrier film 155a having formed using a sputtering method. 導電性バリア膜155aは、例えば後述の主導体膜形成用の銅の拡散を防止する機能などを有している。 Conductive barrier film 155a has, for example, including the ability to prevent the diffusion of copper for main conductor film formation will be described later.
【0196】 [0196]
続いて、導電性バリア膜155a上に、開口部154を埋めるように、銅または銅合金からなる相対的に厚い銅からなる主導体膜155bを形成する。 Then, on the conductive barrier film 155a, so as to fill the opening 154, to form a main conductive film 155b made of relatively thick copper made of copper or a copper alloy. 主導体膜155bは、例えばCVD法、スパッタリング法またはめっき法などを用いて形成することができる。 Main conductive film 155b can be formed using a CVD method, a sputtering method or a plating method.
【0197】 [0197]
次に、主導体膜155bおよび導電性バリア膜155aをCMP法によって、絶縁膜152の上面が露出するまで研磨する。 Next, the main conductive film 155b and the conductive barrier film 155a by CMP to polish until the top surface of the insulating film 152 is exposed. これにより、図66に示されるように、相対的に薄い導電性バリア膜155aと相対的に厚い主導体膜155bとからなるプラグ155を開口部154内に形成する。 Thus, as shown in FIG. 66, to form a plug 155 made of a relatively thin conductive barrier film 155a and the relatively thick main conductive film 155b in the opening 154. プラグ155は、第2層配線151と電気的に接続されている。 Plug 155 is electrically connected to the second-layer wiring 151.
【0198】 [0198]
次に、絶縁膜152上にプラグ155の上面を覆うように絶縁膜156を形成する。 Next, an insulating film 156 to cover the upper surface of the plug 155 on the insulating film 152. 絶縁膜156は、例えば窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜からなる。 Insulating film 156, for example, a silicon nitride film, a silicon carbide film or a silicon carbonitride film. それから、絶縁膜156上に絶縁膜157を形成する。 Then, an insulating film 157 is formed over the insulating film 156. 絶縁膜157は上記実施の形態1における絶縁膜21と同様の材料からなり、例えば還元性プラズマ処理などによって容易にエッチングされ得る材料(例えば上記SiLKやFLAREなどの有機系の材料など)からなる。 Insulating film 157 is made of the same material as the insulating film 21 in the first embodiment, for example, a reducing plasma treatment easily etched can material or the like (for example, organic materials such as the SiLK or FLARE). その後、絶縁膜157上に絶縁膜158を形成する。 Thereafter, an insulating film 158 on the insulating film 157. 絶縁膜158は、例えば窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜からなる。 Insulating film 158, for example, a silicon nitride film, a silicon carbide film or a silicon carbonitride film.
【0199】 [0199]
次に、絶縁膜158上に反射防止膜159aを形成する。 Then, an antireflection film 159a is formed on the insulating film 158. そして、反射防止膜159a上にフォトレジスト膜を形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン159bを形成する。 Then, a photoresist film is formed on the antireflection film 159a, patterning the photoresist film by exposure to form a photoresist pattern 159b. これにより、図67に示される構造が得られる。 Thereby, the structure shown in Figure 67 is obtained.
【0200】 [0200]
次に、フォトレジストパターン159bをエッチングマスクにしたドライエッチング法により、反射防止膜159aを選択的に除去する。 Next, by a dry etching method using the photoresist pattern 159b as an etching mask, to selectively remove the antireflective film 159a. それから、フォトレジストパターン159bをエッチングマスクにしたドライエッチング法により、絶縁膜158および絶縁膜157を選択的に除去して開口部(配線溝)160を形成する。 Then, by a dry etching method using the photoresist pattern 159b as an etching mask, to selectively remove the insulating film 158 and the insulating film 157 to form an opening (wiring grooves) 160. この際、絶縁膜157をNH 3プラズマ処理またはN 2 /H 2プラズマ処理などによってエッチングして開口部160を形成しながら、フォトレジストパターン159bおよび反射防止膜159aをアッシングして除去する。 At this time, while forming the opening 160 of the insulating film 157 is etched, such as by the NH 3 plasma treatment or N 2 / H 2 plasma treatment is removed by ashing the photoresist pattern 159b and the antireflection film 159a. このとき、絶縁膜156および絶縁膜158がエッチングストッパとして機能する。 At this time, the insulating film 156 and the insulating film 158 functions as an etching stopper. フォトレジストパターン159bおよび反射防止膜159aの除去は、絶縁膜157のエッチング工程の後に行うこともできる。 Removal of the photoresist pattern 159b and the antireflection film 159a can also be performed after the etching process of the insulating film 157.
【0201】 [0201]
次に、開口部160の底部で露出する絶縁膜156をドライエッチング法などによって除去し、開口部160の底部でプラグ155を露出させる。 Next, the insulating film 156 exposed at the bottom of the opening 160 is removed by dry etching or the like to expose the plug 155 at the bottom of the opening 160. このとき、絶縁膜158も除去され得る。 At this time, the insulating film 158 may also be removed. これにより、図68の構造が得られる。 Thus, the structure of FIG. 68 is obtained.
【0202】 [0202]
次に、半導体基板1の主面上の全面に、開口部160を埋めるように、銅または銅合金からなる主導体膜38bを、主導体膜25bと同様にして形成する。 Next, on the entire surface of the main surface of the semiconductor substrate 1, so as to fill the opening 160, the main conductor film 38b made of copper or a copper alloy, is formed in the same manner as the main conductor film 25b. 本実施の形態では、導電性バリア膜は形成せずに、主導体膜38bを形成する。 In this embodiment, the conductive barrier layer is not formed, to form the main conductor film 38b.
【0203】 [0203]
次に、主導体膜38bをCMP法によって、絶縁膜157の上面が露出するまで研磨する。 Next, the main conductor film 38b by CMP to polish until the top surface of the insulating film 157 is exposed. これにより、図69の構造が得られる。 Thus, the structure of FIG. 69 is obtained. 開口部(配線溝)160内には、窒化チタンなどからなる導電性バリア膜を有さず、銅または銅合金からなる主導体膜38bからなる第3層配線(配線)161が形成される。 The opening (wiring grooves) 160, does not have a conductive barrier film made of titanium nitride, a third layer wiring made main conductor film 38b made of copper or copper alloy (wiring) 161 is formed. 第3層配線161は、第2層配線151とプラグ155を介して電気的に接続されている。 Third layer wiring 161 is electrically connected via the second-layer wiring 151 and the plug 155.
【0204】 [0204]
それから、還元性プラズマ処理などにより絶縁膜157を除去した後、上記実施の形態1と同様にして絶縁膜39、絶縁膜41および絶縁膜42が形成されて図70の構造が得られる。 Then, after removing the insulating film 157 due reducing plasma treatment, the insulating film 39 in the same manner as in the first embodiment, the insulating film 41 and the insulating film 42 is formed the structure of Figure 70 is obtained. 第3層配線161の最近接配線間にはボイド40が形成されている。 Between nearest lines of the third-layer wiring 161 voids 40 are formed. 図70の構造は、上記実施の形態1における図19の構造に対応する。 Structure of Figure 70 corresponds to the structure of FIG. 19 in the first embodiment.
【0205】 [0205]
これ以降、必要に応じて同様の工程が繰り返されてプラグや上層配線が形成されるが、ここではその説明を省略する。 Thereafter, the plug and the upper wiring is repeated the same process as needed is formed, and a description thereof will be omitted.
【0206】 [0206]
本実施の形態では、導電性バリア膜を形成することなく銅配線(第2層配線151、第3層配線161)を形成する。 In this embodiment, to form a copper wiring without (second layer wiring 151, the third-layer wiring 161) forming a conductive barrier film. 銅配線はバリア絶縁膜(絶縁膜26,39)で覆い、このバリア絶縁膜により、銅配線中の銅の層間絶縁膜(絶縁膜28,41)中への拡散を抑制または防止する。 Copper wire is covered with the barrier insulating film (an insulating film 26, 39), this barrier insulating film is suppressed or prevented from diffusing into the interlayer insulating film of copper in the copper wiring (insulating film 28, 41) in. このため、配線の信頼性を維持すると共に、製造工程数を低減できる。 Therefore, while maintaining reliability of the wiring can be reduced the number of manufacturing steps. 従って、半導体装置の製造時間を短縮でき、製造コストも低減できる。 Therefore, it is possible to shorten the manufacturing time of the semiconductor device, the manufacturing cost can be reduced.
【0207】 [0207]
また、銅配線を、導電性バリア膜を用いることなく銅または銅合金からなる主導体膜により形成したので、配線の低抵抗化が可能である。 Further, a copper wire, so formed by main conductor film made without copper or copper alloy using a conductive barrier film, it is possible to reduce the resistance of the wiring.
【0208】 [0208]
また、プラグ(ビア)と配線を別に形成する、いわゆるシングルダマシンの手法を用いて銅配線を形成したので、プラグ(ビア)では導電性バリア膜を用いて銅の拡散を防止し、配線ではバリア絶縁膜を用いて銅の拡散を防止することができる。 Further, to form separately the wiring plug (via), since the copper wiring is formed by using the technique of the so-called single damascene, the plug (via) in using a conductive barrier film to prevent diffusion of copper, barrier wiring it is possible to prevent the diffusion of copper by using an insulating film.
【0209】 [0209]
(実施の形態15) (Embodiment 15)
図71は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 Figure 71 is a fragmentary cross-sectional view in a manufacturing process of a semiconductor device in another embodiment of the present invention. 本実施の形態の半導体装置は、上記実施の形態10のようにして隣接配線間にボイドを形成した配線層と、一般的な埋込配線技術を用いて形成された配線層とが組み合わされた多層配線構造を有している。 The semiconductor device of this embodiment, a wiring layer to form a void to between adjacent wires as Embodiment 10, a general embedded wiring technique wiring layer formed using the combined It has a multilayer wiring structure. 図71において、絶縁膜42の形成工程までは、上記実施の形態10の図44までの製造工程とほぼ同様であるので、その説明は省略し、ここではそれ以降の製造工程について説明する。 In Figure 71, until the step of forming the insulating film 42 is substantially the same as the manufacturing steps up to Fig. 44 of the Embodiment 10, the description thereof is omitted, will be described here subsequent manufacturing steps.
【0210】 [0210]
本実施の形態では、絶縁膜42上に酸化シリコンなどからなる絶縁膜171が形成され、第3層配線38と同様にして第4層配線172が形成される。 In this embodiment, an insulating film 171 made of silicon oxide or the like on the insulating film 42 is formed, the fourth layer wiring 172 is formed in the same manner as the third layer wiring 38. それから、絶縁膜112と同様にして、バリア絶縁膜として機能する絶縁膜173が形成され、その上に絶縁膜112と同様にして絶縁膜174を形成する。 Then, in the same manner as the insulating film 112 is formed an insulating film 173 serving as a barrier insulating film, an insulating film 174 in the same manner as the insulating film 112 thereon. そして、絶縁膜114と同様にして絶縁膜17を形成する。 Then, in the same manner as the insulating film 114 to form an insulating film 17. 第4層配線172においても、上記実施の形態10における第2層配線25および第3層配線36と同様、最近接配線間にボイド175が形成される。 In the fourth layer wiring 172, similar to the second-layer wiring 25 and the third layer wiring 36 in Embodiment 10, the void 175 is formed between nearest lines.
【0211】 [0211]
第5層以降の配線層は、一般的な埋込配線技術、例えば一般的なデュアルダマシン技術を用いて形成する。 Wiring layer of the fifth layer later are formed using common embedded wiring techniques, for example, a typical dual damascene technique. すなわち、絶縁膜176上に、窒化シリコン、炭化シリコン、炭窒化シリコンまたは酸窒化シリコン膜(例えばPE−TMS(Canon製))からなる絶縁膜177、酸化シリコンなどからなる絶縁膜178、Low−K材料などからなる絶縁膜179、絶縁膜177と同様の材料、例えば窒化シリコンなどからなる絶縁膜180および酸化シリコンなどからなる絶縁膜181を形成する。 That is, over the insulating film 176, silicon nitride, silicon carbide, silicon carbonitride or silicon oxynitride film (e.g. PE-TMS (Canon Ltd.)) made of an insulating film 177, made of silicon oxide or the like insulating film 178, Low-K insulating film 179 made of a material, the same material as that of the insulating film 177, an insulating film 181 for example made of an insulating film 180 and the silicon oxide composed of silicon nitride. そして、デュアルダマシン技術を用いて、絶縁膜173,174,176〜181に形成された開口部(配線溝)に埋め込まれた第5層配線182を形成する。 Then, using a dual damascene technique, to form a fifth layer wiring 182 embedded in an opening formed in the insulating film 173,174,176~181 (wiring grooves). それから、第5層配線182の上面を含む絶縁膜181上に、窒化シリコン、炭化シリコン、炭窒化シリコンまたは酸窒化シリコン膜などからなる絶縁膜183を、バリア絶縁膜として形成する。 Then, on the insulating film 181 including the upper surface of the fifth layer wiring 182, a silicon nitride, silicon carbide, an insulating film 183 made of silicon carbonitride or silicon oxynitride film is formed as the barrier insulating film. その後、絶縁膜183上に、Low−K材料などからなる絶縁膜184、絶縁膜177と同様の材料、例えば窒化シリコンなどからなる絶縁膜185、酸化シリコンなどからなる絶縁膜186、Low−K材料などからなる絶縁膜187、絶縁膜177と同様の材料、例えば窒化シリコンなどからなる絶縁膜188および酸化シリコンなどからなる絶縁膜189を形成する。 Then, over the insulating film 183, Low-K material insulating film 184 made of the same material as the insulating film 177, for example, an insulating film 185 made of silicon nitride, made of silicon oxide or the like insulating film 186, Low-K material insulating film 187 made of, for forming the same material as that of the insulating film 177, for example, an insulating film 188 and made of silicon oxide or the like insulating film 189 made of silicon nitride. そして、デュアルダマシン技術を用いて、絶縁膜183〜189に形成された開口部(配線溝)に埋め込まれた第6層配線190を形成する。 Then, using a dual damascene technique, to form the sixth layer wiring 190 embedded in an opening formed in the insulating film 183 to 189 (wiring grooves). それから、第6層配線190の上面を含む絶縁膜189上に、絶縁膜183と同様の材料、例えば窒化シリコンなどからなる絶縁膜191を、バリア絶縁膜として形成する。 Then, on the insulating film 189 including the upper surface of the sixth layer wiring 190, the same material as that of the insulating film 183, for example, an insulating film 191 made of silicon nitride is formed as the barrier insulating film.
【0212】 [0212]
なお、絶縁膜114,118,176,179,184,187としてCVD法を用いて形成した膜、例えば酸化シリコン膜、FSG(SiOF系材料)膜、SiOC膜またはポーラスシリコン(Polus−Si)系材料膜を用いることもでき、その場合、絶縁膜30,171,178,180,181,186,188,189などの形成を省略することもできる。 Incidentally, the film formed by a CVD method as the insulating film 114,118,176,179,184,187, for example, a silicon oxide film, FSG (SiOF-based material) film, SiOC film, or porous silicon (Polus-Si) material It can also be used a membrane, in which case, it is also possible to omit the formation of an insulating film 30,171,178,180,181,186,188,189.
【0213】 [0213]
多層配線構造において、隣接配線間隔が比較的小さい、すなわち配線ピッチが比較的小さい配線層では、配線間容量が増大しかつTDDB寿命が低減しやすい。 In the multilayer wiring structure, the adjacent wire spacing is relatively small, that is, the wiring pitch is relatively small wiring layer, wiring capacitance is easily reduced increase vital TDDB lifetime. 本実施の形態によれば、そのような配線間容量が増大しかつTDDB寿命が低減しやすい配線層において、同層配線間にCMP面をなくしてTDDB寿命を向上させ、かつ同層配線の最近接配線間にボイドを形成して配線間容量を低減することができる。 According to this embodiment, in such inter-wire capacitance increases vital TDDB lifetime decreased easily interconnect layer, to improve the TDDB life by eliminating CMP surface between the layer wires and recent same layer wirings it can form a void to reduce the wiring capacitance between the contact wire.
【0214】 [0214]
例えば、図71に示されるように、同層配線における最近接配線の隣接配線間隔(P 1 ,P 2 ,P 3 )が比較的小さい、すなわち配線ピッチが比較的小さい配線層である第2層配線25、第3層配線38および第4層配線172では最近接配線間にボイド(ボイド113,117,175)を形成し、隣接配線間隔(P 5 ,P 6 )が比較的大きい、すなわち配線ピッチが比較的大きい配線層である第5層配線182および第6層配線190ではボイドを形成せずに、配線間を絶縁膜材料(絶縁膜179〜181,187〜189)で完全に埋める。 For example, as shown in FIG. 71, the adjacent wire spacing of nearest wiring in the same layer wiring (P 1, P 2, P 3) is relatively small, i.e. the second layer wiring pitch is relatively small interconnection layer wires 25, forming a void (void 113,117,175) between the third layer wiring 38 and the fourth layer interconnect 172 in nearest wiring adjacent wire spacing (P 5, P 6) is relatively large, i.e. wire without forming the fifth layer wiring 182 and the void in the sixth layer wiring 190 pitch is relatively large wiring layer, completely fill the inter wiring insulating film material (insulating film 179~181,187~189). また、一般に、上層配線(図71では第5層配線182および第6層配線190)の配線ピッチ(隣接配線間隔)は下層配線(図71では第2層配線25、第3層配線38および第4層配線172)の配線ピッチ(隣接配線間隔)よりも大きい(P 5 ,P 6 >P 1 ,P 2 ,P 3 )。 In general, the wiring pitch (adjacent wiring interval) of the upper wiring (fifth layer wiring 182 and the sixth layer wiring 190 in FIG. 71) is the lower layer wiring (in Fig. 71 the second layer wiring 25, the third layer wiring 38 and the greater than 4-layer wiring 172) of the wiring pitch (adjacent wiring interval) (P 5, P 6> P 1, P 2, P 3). このため、図71に示されるように、下層配線(第2層配線25、第3層配線38および第4層配線172)では最近接配線間にボイドを形成し、上層配線(第5層配線182および第6層配線190)では配線間を絶縁膜材料で完全に埋め、ボイドは形成しない。 Therefore, as shown in FIG. 71, the lower layer wiring to form a void between the (second layer wiring 25, the third layer wiring 38 and the fourth layer interconnect 172), the nearest wiring, upper wiring (fifth layer wirings between 182 and sixth layer wirings 190) in the wiring completely filled with insulating material, voids do not form.
【0215】 [0215]
本実施の形態では、隣接配線間隔が比較的狭いために配線間容量が増大しやすく配線間の絶縁破壊耐性が低減しやすい下層配線において、配線間にボイドを形成することにより配線容量を低減し、配線の上面および側面をバリア絶縁膜で覆って絶縁破壊耐性を向上させる。 In this embodiment, the dielectric breakdown resistance reduced easily lower wiring between adjacent to wire spacing is relatively narrow easily interconnect capacitance increases wiring, wiring capacitance is reduced by forming the voids between the wires , to improve the dielectric breakdown resistance covering the upper and side surfaces of the wiring in the barrier insulating film. 更に、隣接配線間隔が比較的広い上層配線ではボイドを形成しないことで、半導体基板(半導体ウエハ)1全体の機械的強度あるいは半導体装置全体の機械的強度を向上させることができる。 Moreover, the relatively wide upper interconnect adjacent wire spacing by not forming voids, it is possible to improve the mechanical strength of the entire semiconductor substrate (semiconductor wafer) 1 overall mechanical strength or the semiconductor device. このため、半導体装置の信頼性を向上し、製造歩留まりを向上させることができる。 This improves the reliability of the semiconductor device, thereby improving the manufacturing yield. また、図71においては、第4層配線までボイドを形成しているが、どの配線層までボイドを形成するかは、各配線層の配線ピッチなどを勘案して、任意に設定することができる。 Further, in FIG. 71, but forms a void to the fourth layer wiring, will either form a void to which the wiring layer can be in consideration of such wiring pitch of the wiring layers, arbitrarily set .
【0216】 [0216]
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 Above, the invention made by the inventors has been concretely described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it goes without saying.
【0217】 [0217]
前記実施の形態では、CMISFETを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、銅を主成分とする主導体膜を含む配線を有する種々の半導体装置に適用することができる。 In the above embodiment has been described a semiconductor device having a CMISFET, the present invention is not limited thereto, be applied to various semiconductor device having a wiring which includes a main conductive film containing copper as a main component be able to.
【0218】 [0218]
【発明の効果】 【Effect of the invention】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in this application The following is a brief description of effects obtained by typical.
【0219】 [0219]
銅を主導体層とする配線間の絶縁破壊耐性を向上することができる。 Copper dielectric breakdown resistance between the wiring and the main conductor layer can be improved.
【0220】 [0220]
銅を主導体層とする配線間の容量を低減することができる。 It is possible to reduce the capacitance between the wiring and the main conductor layer of copper.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。 1 is a fragmentary plan view of the semiconductor device during the manufacturing process in an embodiment of the present invention.
【図2】図1のA−A線の断面図である。 2 is a cross-sectional view of line A-A of FIG.
【図3】図2に続く半導体装置の製造工程中における要部断面図である。 Figure 3 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG.
【図4】図3に続く半導体装置の製造工程中における要部断面図である。 Figure 4 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG.
【図5】図4に続く半導体装置の製造工程中における要部断面図である。 Figure 5 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG.
【図6】図5に続く半導体装置の製造工程中における要部平面図である。 6 is a fragmentary plan view of the semiconductor device during the manufacturing process subsequent to FIG.
【図7】図6のA−A線の断面図である。 7 is a cross-sectional view of line A-A of FIG.
【図8】図7に続く半導体装置の製造工程中における要部断面図である。 8 is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG.
【図9】図7に続く半導体装置の製造工程中における要部断面図である。 9 is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG.
【図10】図8に続く半導体装置の製造工程中における要部断面図である。 Figure 10 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG.
【図11】図10に続く半導体装置の製造工程中における要部断面図である。 11 is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device continued from FIG. 10.
【図12】図11に続く半導体装置の製造工程中における要部断面図である。 12 is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device continued from FIG. 11.
【図13】図12に続く半導体装置の製造工程中における要部断面図である。 13 is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 12.
【図14】図13に続く半導体装置の製造工程中における要部断面図である。 14 is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 13.
【図15】図14に続く半導体装置の製造工程中における要部断面図である。 Figure 15 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 14.
【図16】図15に続く半導体装置の製造工程中における要部断面図である。 Figure 16 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 15.
【図17】図16に続く半導体装置の製造工程中における要部断面図である。 17 is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 16.
【図18】図17に続く半導体装置の製造工程中における要部断面図である。 Figure 18 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 17.
【図19】図18に続く半導体装置の製造工程中における要部断面図である。 19 is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 18.
【図20】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 Figure 20 is a fragmentary cross-sectional view in a manufacturing process of a semiconductor device in another embodiment of the present invention.
【図21】図20に続く半導体装置の製造工程中における要部断面図である。 Figure 21 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 20.
【図22】図21に続く半導体装置の製造工程中における要部断面図である。 Figure 22 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 21.
【図23】図22に続く半導体装置の製造工程中における要部断面図である。 Figure 23 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 22.
【図24】図23に続く半導体装置の製造工程中における要部断面図である。 Figure 24 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 23.
【図25】図24に続く半導体装置の製造工程中における要部断面図である。 Figure 25 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 24.
【図26】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 Figure 26 is a fragmentary cross-sectional view of a manufacturing step of a semiconductor device in another embodiment of the present invention.
【図27】本発明の他の実施の形態である半導体装置の配線パターンを示す平面図である。 27 is a plan view showing a wiring pattern of a semiconductor device according to another embodiment of the present invention.
【図28】図27のB−B線の断面図である。 28 is a cross-sectional view of line B-B in FIG. 27.
【図29】本発明の他の実施の形態である半導体装置の配線パターンを示す平面図である。 Is a plan view showing a wiring pattern of a semiconductor device in another embodiment of FIG. 29 the present invention.
【図30】本発明の他の実施の形態である半導体装置の配線パターンを示す平面図である。 It is a plan view showing a wiring pattern of a semiconductor device in another embodiment of Figure 30 the present invention.
【図31】本発明の他の実施の形態である半導体装置の配線パターンを示す平面図である。 FIG. 31 is a plan view showing a wiring pattern of a semiconductor device according to another embodiment of the present invention.
【図32】本発明の他の実施の形態である半導体装置の配線パターンを示す平面図である。 32 is a plan view showing a wiring pattern of a semiconductor device according to another embodiment of the present invention.
【図33】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 33 is a cross-sectional view of essential parts in the manufacturing process of another semiconductor device according to the embodiment of the present invention.
【図34】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 FIG. 34 is a cross-sectional view of essential parts in the manufacturing process of another semiconductor device according to the embodiment of the present invention.
【図35】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 Figure 35 is a fragmentary cross-sectional view of a manufacturing step of a semiconductor device in another embodiment of the present invention.
【図36】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 36 is a cross-sectional view of essential parts in the manufacturing process of another semiconductor device according to the embodiment of the present invention.
【図37】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 Figure 37 is a fragmentary cross-sectional view of a manufacturing step of a semiconductor device in another embodiment of the present invention.
【図38】図37に続く半導体装置の製造工程中における要部断面図である。 Figure 38 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 37.
【図39】図38に続く半導体装置の製造工程中における要部断面図である。 Figure 39 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 38.
【図40】図39に続く半導体装置の製造工程中における要部断面図である。 Figure 40 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 39.
【図41】図40に続く半導体装置の製造工程中における要部断面図である。 Figure 41 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 40.
【図42】図41に続く半導体装置の製造工程中における要部断面図である。 Figure 42 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 41.
【図43】図42に続く半導体装置の製造工程中における要部断面図である。 Figure 43 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 42.
【図44】図43に続く半導体装置の製造工程中における要部断面図である。 Figure 44 is a fragmentary cross-sectional view of the semiconductor device in manufacturing process, following FIG. 43.
【図45】図44の半導体装置の第2層配線近傍の部分拡大断面図である。 FIG. 45 is a partially enlarged cross-sectional view of a second layer wiring vicinity of the semiconductor device in FIG 44.
【図46】ビアを形成した際に目外れが生じた状態を説明するための部分拡大断面図である。 46 is a partially enlarged cross-sectional view for explaining a state in which Mehazure occurs at the time of forming the vias.
【図47】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 Figure 47 is a fragmentary cross-sectional view of a manufacturing step of a semiconductor device in another embodiment of the present invention.
【図48】図47に続く半導体装置の製造工程中における要部断面図である。 Figure 48 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 47.
【図49】図48に続く半導体装置の製造工程中における要部断面図である。 Figure 49 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 48.
【図50】図49に続く半導体装置の製造工程中における要部断面図である。 Figure 50 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 49.
【図51】図50に続く半導体装置の製造工程中における要部断面図である。 Figure 51 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 50.
【図52】図51の半導体装置の第2層配線近傍の部分拡大断面図である。 FIG. 52 is a partially enlarged cross-sectional view of a second layer wiring vicinity of the semiconductor device in FIG 51.
【図53】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 Figure 53 is a fragmentary cross-sectional view in a manufacturing process of another semiconductor device according to the embodiment of the present invention.
【図54】図53に続く半導体装置の製造工程中における要部断面図である。 Figure 54 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 53.
【図55】図53に続く半導体装置の製造工程中における要部断面図である。 Figure 55 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 53.
【図56】図54に続く半導体装置の製造工程中における要部断面図である。 Figure 56 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 54.
【図57】図56に続く半導体装置の製造工程中における要部断面図である。 Figure 57 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 56.
【図58】ビアを形成した際に目外れが生じた状態を説明するための部分拡大断面図である。 FIG. 58 is a partially enlarged cross-sectional view for explaining a state in which Mehazure occurs at the time of forming the vias.
【図59】選択タングステンCVD法によりタングステン膜の堆積を行なってから配線を形成した状態を示す部分拡大断面図である。 FIG. 59 is a partially enlarged sectional view showing a state of forming a wiring after performing the deposition of the tungsten film by selective tungsten CVD method.
【図60】イオン化スパッタリング法により導電性バリア膜を成膜して配線を形成した状態を示す部分拡大断面図である。 FIG. 60 is a partially enlarged sectional view showing a state of forming a wiring by forming a conductive barrier film by ionization sputtering.
【図61】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 FIG. 61 is a cross-sectional view of essential parts in the manufacturing process of another semiconductor device according to the embodiment of the present invention.
【図62】図61に続く半導体装置の製造工程中における要部断面図である。 Figure 62 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 61.
【図63】図62に続く半導体装置の製造工程中における要部断面図である。 Figure 63 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 62.
【図64】図63に続く半導体装置の製造工程中における要部断面図である。 Figure 64 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 63.
【図65】図64に続く半導体装置の製造工程中における要部断面図である。 Figure 65 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 64.
【図66】図65に続く半導体装置の製造工程中における要部断面図である。 Figure 66 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 65.
【図67】図66に続く半導体装置の製造工程中における要部断面図である。 Figure 67 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 66.
【図68】図67に続く半導体装置の製造工程中における要部断面図である。 Figure 68 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 67.
【図69】図68に続く半導体装置の製造工程中における要部断面図である。 Figure 69 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 68.
【図70】図69に続く半導体装置の製造工程中における要部断面図である。 Figure 70 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 69.
【図71】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 Figure 71 is a fragmentary cross-sectional view in a manufacturing process of another semiconductor device according to the embodiment of the present invention.
【符号の説明】 DESCRIPTION OF SYMBOLS
1 半導体基板2 素子分離領域3 p型ウエル4 n型ウエル5 nチャネル型MISFET 1 semiconductor substrate 2 isolation region 3 p-type well 4 n-type well 5 n-channel type MISFET
6 pチャネル型MISFET 6 p-channel type MISFET
7 ゲート絶縁膜8 ゲート電極9 サイドウォール10a n -型半導体領域10b n +型半導体領域11a p -型半導体領域11b p +型半導体領域12 絶縁膜13 コンタクトホール14 プラグ14a 窒化チタン膜15 第1層配線16,17 絶縁膜18 スルーホール19 プラグ20〜22 絶縁膜23a 反射防止膜23b フォトレジストパターン24 配線溝25 第2層配線25a 導電性バリア膜25b 主導体膜25c 第2層配線26 絶縁膜27 ボイド27a くぼみ部分27b 開口部27c ボイド28〜33 絶縁膜34a 反射防止膜34b フォトレジストパターン35 開口部36a 反射防止膜36b フォトレジストパターン37 開口部37a 開口部37b 開口部38 第3層配線38a 導電性バリア膜38b 主導体膜39 絶縁 7 gate insulating film 8 the gate electrode 9 side wall 10a n - -type semiconductor region 10b n + -type semiconductor region 11a p - -type semiconductor regions 11b p + -type semiconductor region 12 insulating film 13 contact hole 14 plug 14a titanium nitride film 15 first layer wiring 16, 17 insulating film 18 through hole 19 plug 20 to 22 insulating film 23a antireflection film 23b photoresist pattern 24 wiring trench 25 second layer wiring 25a conductive barrier film 25b main conductive film 25c second layer wiring 26 insulating film 27 void 27a recess portion 27b opening 27c void 28-33 insulating film 34a antireflection film 34b photoresist pattern 35 opening 36a antireflection film 36b photoresist pattern 37 opening 37a opening 37b opening 38 the third layer wiring 38a electrically conductive barrier film 38b main conductor film 39 insulating 膜40 ボイド40a くぼみ部分41,42 絶縁膜50a 反射防止膜50b フォトレジストパターン51 開口部52a 反射防止膜52b フォトレジストパターン53 開口部60 絶縁膜61 第4層配線62 絶縁膜63 ボイド64〜69 絶縁膜70 第5層配線71〜77 絶縁膜78 第6層配線79 絶縁膜81 本体配線82 ダミー配線85 配線パターン86 スルーホール形成位置87 リザーバ部91,92 金属キャップ膜93,94 ボイド95 絶縁膜96 ボイド97 絶縁膜98 絶縁膜99 ボイド100 絶縁膜111 絶縁膜112 絶縁膜113 ボイド113a くぼみ部分113b 開口部114 絶縁膜115 絶縁膜116 絶縁膜117 ボイド117a くぼみ部分118 絶縁膜120 上端角部120a 上端角部121 線12 Film 40 void 40a recessed portions 41, 42 insulating film 50a antireflection film 50b photoresist pattern 51 opening 52a antireflection film 52b photoresist pattern 53 opening 60 insulating film 61 fourth layer wiring 62 insulating film 63 voids 64-69 insulation film 70 fifth layer interconnect 71 to 77 insulating film 78 sixth layer wiring 79 insulating film 81 body wiring 82 dummy wiring 85 wiring pattern 86 through-hole forming position 87 the reservoir 91 and 92 the metal cap film 93, 94 void 95 insulating film 96 void 97 insulating film 98 insulating film 99 void 100 insulating film 111 insulating film 112 insulating film 113 voids 113a recessed portion 113b opening 114 insulating film 115 insulating film 116 insulating film 117 voids 117a recessed section 118 insulating film 120 upper corner portion 120a upper corner part 121 line 12 a 線131 絶縁膜132 絶縁膜133 ボイド134 絶縁膜135絶縁膜141 タングステン膜142 導電性バリア膜151 第2層配線152 絶縁膜153a 反射防止膜153b フォトレジストパターン154 開口部155 プラグ155a 導電性バリア膜155b 主導体膜156〜158 絶縁膜159a 反射防止膜159b フォトレジストパターン160 開口部161 第3層配線171 絶縁膜172 第4層配線173,174 絶縁膜175 ボイド176〜181 絶縁膜182 第5層配線183〜189 絶縁膜190 第6層配線191 絶縁膜 a line 131 insulating film 132 insulating film 133 void 134 insulating film 135 insulating film 141 tungsten film 142 conductive barrier film 151 second layer wiring 152 insulating film 153a antireflection film 153b photoresist pattern 154 opening 155 plug 155a conductive barrier film 155b main conductor film 156-158 insulating film 159a antireflection film 159b photoresist pattern 160 opening 161 third layer wiring 171 insulating film 172 fourth layer wiring 173 insulating film 175 void 176-181 insulating film 182 fifth layer wiring 183-189 insulating film 190 sixth layer wiring 191 insulating film

Claims (38)

  1. 半導体基板、 A semiconductor substrate,
    前記半導体基板上に形成された第1の絶縁膜、 A first insulating film formed on said semiconductor substrate,
    前記第1の絶縁膜上に形成され、銅を主成分として含む配線、 Wherein formed on the first insulating film, a wiring containing copper as a main component,
    前記配線の上面および側面上と前記第1の絶縁膜上とに形成され、銅の拡散を抑制または防止する機能を有する第2の絶縁膜、および、 Formed on the upper surface and the side surface on the first insulating film of the wiring, the second insulating film having a function of suppressing or preventing the diffusion of copper and,
    前記第2の絶縁膜上に形成され、前記第2の絶縁膜の誘電率より低い誘電率を有する第3の絶縁膜、 Wherein formed on the second insulating film, a third insulating film having a lower dielectric constant than the second insulating film,
    を具備することを特徴とする半導体装置。 The semiconductor device characterized by comprising a.
  2. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    前記配線の隣接配線間にボイドが形成されていることを特徴とする半導体装置。 Wherein a void is formed between adjacent wires of the wiring.
  3. 請求項2記載の半導体装置において、 The semiconductor device according to claim 2,
    前記ボイドは前記配線の最近接配線間に形成されていることを特徴とする半導体装置。 The semiconductor device wherein the void, characterized in that formed between nearest lines of the wiring.
  4. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    前記配線の隣接配線間に、前記第2の絶縁膜と前記第3の絶縁膜とで囲まれたボイドが形成されていることを特徴とする半導体装置。 Between adjacent lines of the wiring, wherein a void surrounded by said second insulating film and the third insulating film is formed.
  5. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    前記配線の隣接配線間を埋める前記第2の絶縁膜中にボイドが形成されていることを特徴とする半導体装置。 Wherein a void is formed in said second insulating film to fill between the adjacent wires of the wiring.
  6. 請求項2記載の半導体装置において、 The semiconductor device according to claim 2,
    前記配線は、その上にスルーホールを形成すべき領域で、配線幅広部を有することを特徴とする半導体装置。 Wherein the wiring is a region for forming a through hole thereon, a semiconductor device characterized by having the wiring wide portion.
  7. 請求項2記載の半導体装置において、 The semiconductor device according to claim 2,
    前記配線の上面の高さ位置よりも前記ボイドの上端の高さ位置が高いことを特徴とする半導体装置。 Wherein a higher height position of the upper end of the void than the height position of the upper surface of the wiring.
  8. 請求項2記載の半導体装置において、 The semiconductor device according to claim 2,
    前記配線は逆テーパ形状を有することを特徴とする半導体装置。 Wherein a has a reverse tapered shape the wiring.
  9. 請求項2記載の半導体装置において、 The semiconductor device according to claim 2,
    前記配線の隣接配線の前記ボイドを介して対向する側面上には前記第2および第3の絶縁膜が形成されされていることを特徴とする半導体装置。 The semiconductor device characterized by the on opposing sides through the voids of adjacent wire of the wire are the second and third insulating film is formed.
  10. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    前記配線は銅または銅合金からなる導体膜からなり、銅の拡散を抑制または防止する機能を有する導体膜を有していないことを特徴とする半導体装置。 The wiring is made of a conductor film made of copper or a copper alloy, wherein a having no conductive film having a function of suppressing or preventing the diffusion of copper.
  11. 半導体基板、 A semiconductor substrate,
    前記半導体基板上に形成された第1の絶縁膜、 A first insulating film formed on said semiconductor substrate,
    前記第1の絶縁膜上に形成され、銅を主成分として含む配線、 Wherein formed on the first insulating film, a wiring containing copper as a main component,
    前記配線の上面および側面上と前記第1の絶縁膜上とに形成され、銅の拡散を抑制または防止する機能を有する第2の絶縁膜、 Wherein formed on the wiring of the upper surface and on the sides and on the first insulating film, a second insulating film having a function of suppressing or preventing the diffusion of copper,
    前記第2の絶縁膜上に形成され、前記第2の絶縁膜の誘電率より低い誘電率を有する第3の絶縁膜、および、 Wherein formed on the second insulating film, a third insulating film having a lower dielectric constant than the second insulating film and,
    前記第3の絶縁膜上に形成された第4の絶縁膜、 Said third fourth insulating film formed on the insulating film,
    を具備し、 Equipped with,
    前記配線の隣接配線間には前記第3の絶縁膜と前記第4の絶縁膜とで囲まれたボイドが形成されていることを特徴とする半導体装置。 Wherein a void is between adjacent wirings surrounded by the fourth insulating film and the third insulating layer of the wiring is formed.
  12. 請求項11記載の半導体装置において、 The semiconductor device according to claim 11,
    前記ボイドは前記配線の最近接配線間に形成されていることを特徴とする半導体装置。 The semiconductor device wherein the void, characterized in that formed between nearest lines of the wiring.
  13. 請求項11記載の半導体装置において、 The semiconductor device according to claim 11,
    前記配線の上面の高さ位置よりも前記ボイドの上端の高さ位置が高いことを特徴とする半導体装置。 Wherein a higher height position of the upper end of the void than the height position of the upper surface of the wiring.
  14. 請求項11記載の半導体装置において、 The semiconductor device according to claim 11,
    前記配線は逆テーパ形状を有することを特徴とする半導体装置。 Wherein a has a reverse tapered shape the wiring.
  15. 請求項11記載の半導体装置において、 The semiconductor device according to claim 11,
    前記配線の隣接配線の前記ボイドを介して対向する側面上には前記第2および第3の絶縁膜が形成され、前記対向する側面間には前記第4の絶縁膜の材料が存在しないことを特徴とする半導体装置。 On opposite sides via the voids adjacent wire of the wire is formed the second and third insulating films, the absence material of the fourth insulating film to between the side surfaces of the opposing the semiconductor device according to claim.
  16. 半導体基板、 A semiconductor substrate,
    前記半導体基板上に形成された第1の絶縁膜、 A first insulating film formed on said semiconductor substrate,
    前記第1の絶縁膜上に形成され、銅を主成分として含む配線、および、 Wherein formed on the first insulating film, a wiring containing copper as a main component, and,
    前記配線上に形成された第2の絶縁膜、 A second insulating film formed on the wiring,
    を具備し、 Equipped with,
    前記配線の隣接配線間にはボイドが形成され、前記ボイドの上端の高さ位置が前記配線の上面の高さ位置よりも高いことを特徴とする半導体装置。 The voids are formed between adjacent lines of the wiring, wherein a height position of the upper end of the void to be higher than the height position of the upper surface of the wiring.
  17. 半導体基板、 A semiconductor substrate,
    前記半導体基板上に形成された第1の絶縁膜、 A first insulating film formed on said semiconductor substrate,
    前記第1の絶縁膜上に形成され、銅を主成分として含む第1の導体膜と、前記第1の導体膜の側面および底面上に形成され、銅の拡散を抑制または防止する機能を有する第2の導体膜と、前記第1の導体膜の上面上に形成され、銅の拡散を抑制または防止する機能を有する第3の導体膜とを有する配線、および、 Formed on the first insulating film, a first conductive film containing copper as a main component, is formed on the side surface and the bottom surface of the first conductive film has a function of suppressing or preventing the diffusion of copper a second conductive film, is formed on the upper surface of the first conductive film, a wiring and a third conductive film having a function of suppressing or preventing the diffusion of copper, and,
    前記配線を覆うように、前記第1の絶縁膜上に形成された第2の絶縁膜、 The wiring so as to cover the second insulating film formed on said first insulating film,
    を具備することを特徴とする半導体装置。 The semiconductor device characterized by comprising a.
  18. 請求項17記載の半導体装置において、 The semiconductor device according to claim 17,
    前記配線の隣接配線間にボイドが形成されていることを特徴とする半導体装置。 Wherein a void is formed between adjacent wires of the wiring.
  19. 半導体基板上に形成された複数の配線層を有する半導体装置であって、前記複数の配線層のうちの少なくとも1つの配線層は、 A semiconductor device having a plurality of wiring layers formed on a semiconductor substrate, at least one of the wiring layers of the plurality of wiring layers,
    第1の絶縁膜上に形成され、銅を主成分として含む第1の配線、 Formed on the first insulating film, a first wiring including copper as a main component,
    前記第1の配線の上面および側面上と前記第1の絶縁膜上とに形成され、銅の拡散を抑制または防止する機能を有する第2の絶縁膜、および、 It said first said and top surface and the side surfaces of the wiring is formed and on the first insulating film, a second insulating film having a function of suppressing or preventing the diffusion of copper and,
    前記第2の絶縁膜上に形成され、前記第2の絶縁膜の誘電率より低い誘電率を有する第3の絶縁膜、 Wherein formed on the second insulating film, a third insulating film having a lower dielectric constant than the second insulating film,
    を有し、前記第1の配線の隣接配線間にボイドが形成されていることを特徴とする半導体装置。 Wherein a void is formed between the a, adjacent wirings of said first wirings.
  20. 請求項19記載の半導体装置において、 The semiconductor device according to claim 19,
    前記複数の配線層のうちの他の少なくとも1つの配線層は、 At least one other wiring layers of the plurality of wiring layers,
    開口部を有する第4の絶縁膜、 Fourth insulating film having an opening,
    前記開口部を埋め込むように形成され、銅を主成分として含む第2の配線、および、 The formed to fill the opening, the second wiring containing copper as a main component, and,
    前記第4の絶縁膜および前記配線上に形成され、銅の拡散を抑制または防止する機能を有する第5の絶縁膜、 The fourth insulating film and formed on the wire, the fifth insulating film having a function of suppressing or preventing the diffusion of copper,
    を有することを特徴とする半導体装置。 Wherein a has a.
  21. 半導体基板上に形成された複数の配線層を有する半導体装置であって、前記複数の配線層のうちの第1の配線層は、 A semiconductor device having a plurality of wiring layers formed on a semiconductor substrate, a first wiring layer of the plurality of wiring layers,
    第1の絶縁膜上に形成され、銅を主成分として含む第1の配線、 Formed on the first insulating film, a first wiring including copper as a main component,
    前記第1の配線の上面および側面上と前記第1の絶縁膜上とに形成され、銅の拡散を抑制または防止する機能を有する第2の絶縁膜、および、 It said first said and top surface and the side surfaces of the wiring is formed and on the first insulating film, a second insulating film having a function of suppressing or preventing the diffusion of copper and,
    前記第2の絶縁膜上に形成され、前記第2の絶縁膜の誘電率より低い誘電率を有する第3の絶縁膜、 Wherein formed on the second insulating film, a third insulating film having a lower dielectric constant than the second insulating film,
    を有し、前記第1の配線の隣接配線間にボイドが形成されており、 The a, are voids formed between adjacent wires of the first wire,
    前記複数の配線層のうちの第2の配線層は、 A second wiring layer of the plurality of wiring layers,
    開口部を有する第4の絶縁膜、 Fourth insulating film having an opening,
    前記開口部を埋め込むように形成され、銅を主成分として含む第2の配線、および、 The formed to fill the opening, the second wiring containing copper as a main component, and,
    前記第4の絶縁膜および前記配線上に形成され、銅の拡散を抑制または防止する機能を有する第5の絶縁膜、 The fourth insulating film and formed on the wire, the fifth insulating film having a function of suppressing or preventing the diffusion of copper,
    を有しており、 A has,
    前記第2の配線層は前記第1の配線層よりも上層の配線層であることを特徴とする半導体装置。 Wherein a second wiring layer is a wiring layer than the first wiring layer.
  22. 半導体基板、 A semiconductor substrate,
    前記半導体基板上に形成された第1の絶縁膜、 A first insulating film formed on said semiconductor substrate,
    前記第1の絶縁膜上に形成され、銅を主成分として含む配線、 Wherein formed on the first insulating film, a wiring containing copper as a main component,
    前記第1の絶縁膜上に、前記配線に隣接して設けられた導体部分、 Wherein on the first insulating film, a conductor portion provided adjacent to the wiring,
    前記配線の上面および側面上と、前記導体部分の上面および側面上と、前記第1の絶縁膜上とに形成され、銅の拡散を抑制または防止する機能を有する2の絶縁膜、および、 And on the upper surface and side surfaces of the wiring, and the top and side surfaces of the conductive portions, the first being formed and on the insulating film, a second insulating film having a function of suppressing or preventing the diffusion of copper and,
    前記第2の絶縁膜上に形成され、前記第2の絶縁膜の誘電率より低い誘電率を有する第3の絶縁膜、 Wherein formed on the second insulating film, a third insulating film having a lower dielectric constant than the second insulating film,
    を具備し、 Equipped with,
    前記配線と前記導体部分との間にボイドが形成されていることを特徴とする半導体装置。 Wherein a void is formed between the wiring and the conductive portion.
  23. 請求項22記載の半導体装置において、 The semiconductor device according to claim 22,
    前記導体部分が、前記配線と同時に形成され、かつ半導体装置の配線としては機能しない導体パターンであることを特徴とする半導体装置。 The conductor portion, the wiring is formed simultaneously, and wherein a is a conductor pattern which does not function as a wiring of a semiconductor device.
  24. 以下の工程を有することを特徴とする半導体装置の製造方法; The method of manufacturing a semiconductor device characterized by having the following steps;
    (a)半導体基板を準備する工程、 (A) preparing a semiconductor substrate,
    (b)前記半導体基板上に第1の絶縁膜を形成する工程、 (B) forming a first insulating film on the semiconductor substrate,
    (c)前記第1の絶縁膜上に銅を主成分として含む配線を形成する工程、 (C) forming a wiring comprising as a main component of copper on the first insulating film,
    (d)銅の拡散を抑制または防止する機能を有する第2の絶縁膜を、その材料で前記配線の隣接配線間が満たされないように、前記配線の上面および側面上と前記第1の絶縁膜上とに形成する工程、および、 (D) a second insulating film having a function of suppressing or preventing the diffusion of copper, so is not satisfied between the adjacent wires of the wiring in the material, wherein the upper surface and the side surface of the wiring first insulating film step formed on the upper and,
    (e)前記第2の絶縁膜の誘電率より低い誘電率を有する第3の絶縁膜を、前記第2の絶縁膜上に形成する工程。 (E) said third insulating film having a lower dielectric constant than the dielectric constant of the second insulating film, forming on said second insulating film.
  25. 請求項24記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 24, wherein,
    前記(e)工程では、前記配線の隣接配線間に前記第2の絶縁膜と前記第3の絶縁膜とで囲まれたボイドが形成されることを特徴とする半導体装置の製造方法。 Wherein in the step (e), a method of manufacturing a semiconductor device, wherein said second insulating film and the third void surrounded by the insulating film between adjacent wires of the wiring is formed.
  26. 請求項24記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 24, wherein,
    前記(e)工程では、前記配線の最近接配線間に前記第2の絶縁膜と前記第3の絶縁膜とで囲まれたボイドが形成されることを特徴とする半導体装置の製造方法。 Wherein in the step (e), a method of manufacturing a semiconductor device characterized by voids surrounded by the second insulating film between the nearest line and the third insulating film of the wiring is formed.
  27. 請求項24記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 24, wherein,
    前記(d)工程では、前記配線の隣接配線間を埋める前記第2の絶縁膜中にボイドが形成されることを特徴とする半導体装置の製造方法。 Wherein in the step (d), a method of manufacturing a semiconductor device characterized by voids is formed in said second insulating film to fill between the adjacent wires of the wiring.
  28. 請求項25記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 25,
    前記(d)工程では、前記配線の隣接配線間において、対向する配線側面の上方での前記第2の絶縁膜の堆積速度が下方での堆積速度より大きくなるように前記第2の絶縁膜が形成されることを特徴とする半導体装置の製造方法。 Wherein in the step (d) between adjacent wires of the wire, the deposition rate of the second insulating film above the opposing wiring side surface is the second insulating film so as to be larger than the deposition rate in the lower the method of manufacturing a semiconductor device characterized by being formed.
  29. 請求項24記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 24, wherein,
    前記(e)工程では、前記第2の絶縁膜で覆われた前記配線の隣接配線間が前記第3の絶縁膜で満たされないことによって、前記隣接配線間に前記第2の絶縁膜と前記第3の絶縁膜とで囲まれたボイドが形成されることを特徴とする半導体装置の製造方法。 Wherein in the step (e), by between the second insulating covered with a film said wire adjacent wire is not satisfied by the third insulating film, the said second insulating film between the adjacent wirings first the method of manufacturing a semiconductor device characterized by voids surrounded by the third insulation film is formed.
  30. 請求項24記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 24, wherein,
    前記(c)工程は、 Wherein step (c),
    前記第1の絶縁膜上に第4の絶縁膜を形成する工程、 Forming a fourth insulating film on the first insulating film,
    前記第4の絶縁膜に開口部を形成する工程、 Forming an opening in the fourth insulating film,
    前記第4の絶縁膜の前記開口部内に、銅を主成分として含む配線を形成する工程、および前記第4の絶縁膜を除去する工程、 The fourth in the opening of the insulating film, forming a wiring containing copper as a main component, and removing the fourth insulating film,
    を有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by having a.
  31. 請求項30記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 30, wherein,
    前記第4の絶縁膜は、還元性プラズマ処理によりエッチングされ得る材料を含み、 The fourth insulating film comprises a material capable of being etched by reducing plasma treatment,
    前記第4の絶縁膜を除去する工程では、還元性プラズマ処理により前記第4の絶縁膜が除去されることを特徴とする半導体装置の製造方法。 And in the fourth insulating film removing a method of manufacturing a semiconductor device, wherein the fourth insulating film is removed by reducing plasma treatment.
  32. 請求項24記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 24, wherein,
    前記(e)工程の後に、前記第3の絶縁膜上に第5絶縁膜を形成する工程を有し、 After said step (e) includes forming a fifth insulating film on the third insulating film,
    前記第5絶縁膜を形成する工程では、 In the step of forming the fifth insulating film,
    前記配線の隣接配線間は前記第3の絶縁膜と前記第5の絶縁膜とで囲まれたボイドが形成されることを特徴とする半導体装置の製造方法。 Manufacturing method between the wiring of the adjacent wiring semiconductor device, wherein the third void surrounded by the insulating film and the fifth insulating film is formed.
  33. 請求項32記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 32, wherein,
    前記(e)工程では、前記第3絶縁膜の堆積と前記第3絶縁膜のエッチングとを同時に行いながら前記第3絶縁膜を成膜することを特徴とする半導体装置の製造方法。 Wherein in the step (e), a method of manufacturing a semiconductor device characterized by forming the third insulating film while etching simultaneously said third insulating film is deposited and the third insulating film.
  34. 以下の工程を有することを特徴とする半導体装置の製造方法; The method of manufacturing a semiconductor device characterized by having the following steps;
    (a)半導体基板を準備する工程、 (A) preparing a semiconductor substrate,
    (b)前記半導体基板上に第1の絶縁膜を形成する工程、 (B) forming a first insulating film on the semiconductor substrate,
    (c)前記第1の絶縁膜上に第2の絶縁膜を形成する工程、 (C) forming a second insulating film on the first insulating film,
    (d)前記第2の絶縁膜に開口部を形成する工程、 (D) forming an opening in the second insulating film,
    (e)前記開口部の底部および側壁上を含む前記第2の絶縁膜上に、銅の拡散を抑制または防止する機能を有する第1の導体膜を形成する工程、 (E) on the second insulating film including a bottom and upper wall of the opening, forming a first conductive film having a function of suppressing or preventing the diffusion of copper,
    (f)前記開口部を埋めるように、前記第1の導体膜上に銅を主成分として含む第2の導体膜を形成する工程、 (F) so as to fill the opening, forming a second conductive film containing copper as a main component to said first conductor film,
    (g)前記開口部内の前記第1および第2の導体膜が残され、それ以外の前記第1および第2の導体膜が除去されるように、前記第1および第2の導体膜を研磨する工程、 (G) said first and second conductive film in the opening is left, it like other than the first and second conductive film are removed, polishing the first and second conductive films the step of,
    (h)前記開口部内に残された前記第1および第2の導体膜上に、銅の拡散を抑制または防止する機能を有する第3の導体膜を選択的に形成する工程、 (H) the opening in the remaining first and second conductive film, the step of selectively forming a third conductive film having a function of suppressing or preventing the diffusion of copper,
    (i)前記第2の絶縁膜を除去する工程、および(j)前記第1、第2および第3の導体膜からなる配線を覆うように、第3の絶縁膜を前記第1の絶縁膜上に形成する工程。 (I) step of removing the second insulating film and (j) the first, so as to cover the wiring composed of the second and third conductive film, wherein the third insulating film a first insulating film the step of forming the above.
  35. 請求項34記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 34, wherein,
    前記(j)工程では、前記配線の隣接配線間を埋める前記第3の絶縁膜中にボイドが形成されることを特徴とする半導体装置の製造方法。 Wherein in the step (j), a method of manufacturing a semiconductor device characterized by voids is formed in said third insulating film buried between adjacent wirings of the wiring.
  36. 請求項34記載の半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 34, wherein,
    前記(j)工程では、 In the step (j),
    前記第3の絶縁膜の材料で前記配線の隣接配線間が満たされないように、前記配線の上面および側面上と前記第1の絶縁膜上とに前記第3の絶縁膜が形成され、 The third, as between the wiring of the adjacent wire material of the insulating film is not satisfied, the third insulating film is formed and on the top and side surfaces of the wiring and on said first insulating film,
    前記(j)工程の後に、更に、 After said step (j), further,
    前記配線の隣接配線間に前記第3の絶縁膜と第4の絶縁膜とで囲まれたボイドが形成されるように、前記第3の絶縁膜上に第4の絶縁膜を形成する工程、 As the third insulating film and the void surrounded by the fourth insulating film between adjacent wires of the wiring is formed, forming a fourth insulating film on the third insulating film,
    を有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by having a.
  37. 以下の工程を有することを特徴とする半導体装置の製造方法; The method of manufacturing a semiconductor device characterized by having the following steps;
    (a)半導体基板を準備する工程、 (A) preparing a semiconductor substrate,
    (b)前記半導体基板上に第1の絶縁膜を形成する工程、 (B) forming a first insulating film on the semiconductor substrate,
    (c)前記第1の絶縁膜上に銅を主成分として含む配線を形成する工程、 (C) forming a wiring comprising as a main component of copper on the first insulating film,
    (d)銅の拡散を抑制または防止する機能を有する第2の絶縁膜を、その材料で前記配線の隣接配線間が満たされないように、前記配線の上面および側面上と前記第1の絶縁膜上とに形成する工程、および、 (D) a second insulating film having a function of suppressing or preventing the diffusion of copper, so is not satisfied between the adjacent wires of the wiring in the material, wherein the upper surface and the side surface of the wiring first insulating film step formed on the upper and,
    (e)前記第2の絶縁膜の誘電率より低い誘電率を有する第3の絶縁膜を、前記第2の絶縁膜上に形成し、前記配線の隣接配線間にボイドを形成する工程、 (E) said third insulating film having a lower dielectric constant than the dielectric constant of the second insulating film, is formed on the second insulating film, forming a void between adjacent lines of the wiring,
    (f)前記第3絶縁膜に開口部を形成して前記配線を露出させる工程、 (F) exposing the wiring to form an opening in the third insulating film,
    (g)前記開口部から露出する前記配線上にタングステン膜を選択的に形成する工程。 (G) selectively forming a tungsten film on the wiring exposed through the opening.
  38. 以下の工程を有することを特徴とする半導体装置の製造方法; The method of manufacturing a semiconductor device characterized by having the following steps;
    (a)半導体基板を準備する工程、 (A) preparing a semiconductor substrate,
    (b)前記半導体基板上に第1の絶縁膜を形成する工程、 (B) forming a first insulating film on the semiconductor substrate,
    (c)前記第1の絶縁膜上に銅を主成分として含む配線を形成する工程、 (C) forming a wiring comprising as a main component of copper on the first insulating film,
    (d)銅の拡散を抑制または防止する機能を有する第2の絶縁膜を、その材料で前記配線の隣接配線間が満たされないように、前記配線の上面および側面上と前記第1の絶縁膜上とに形成する工程、および、 (D) a second insulating film having a function of suppressing or preventing the diffusion of copper, so is not satisfied between the adjacent wires of the wiring in the material, wherein the upper surface and the side surface of the wiring first insulating film step formed on the upper and,
    (e)前記第2の絶縁膜の誘電率より低い誘電率を有する第3の絶縁膜を、前記第2の絶縁膜上に形成し、前記配線の隣接配線間にボイドを形成する工程、 (E) said third insulating film having a lower dielectric constant than the dielectric constant of the second insulating film, is formed on the second insulating film, forming a void between adjacent lines of the wiring,
    (f)前記第3絶縁膜に開口部を形成して前記配線を露出させる工程、 (F) exposing the wiring to form an opening in the third insulating film,
    (g)前記開口部の底部および側壁上に第1の導体膜をバイアススパッタリング法によって形成する工程、 (G) step of the first conductive film is formed by bias sputtering on the bottom and on the sidewalls of the opening,
    (h)前記開口部を埋めるように第2の導体膜を形成する工程。 Step (h) of forming a second conductive film to fill the opening.
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