JP2004193431A - Semiconductor device and its manufacturing method - Google Patents

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純司 野口
Takeshi Fujiwara
剛 藤原
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Abstract

<P>PROBLEM TO BE SOLVED: To enhance a dielectric breakdown resistance between copper wirings of a semiconductor device and to reduce a capacity between the copper wirings. <P>SOLUTION: A wiring 25 containing copper as a main component is formed on an insulating film 20(17) on a semiconductor substrate. Then, an insulating film 111 having a function of restricting or preventing a diffusion of copper is formed on an upper surface and a side surface of the wiring 25 and on the insulated film 20(17). An insulating film 112 and an insulating film 114 having a lower dielectric constant than the insulating film 111 are formed on the insulating film 111. At this point, a void 113 enclosed with the insulating film 112 and the insulating film 114 is formed between the closest wirings of the wiring 25. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、銅を主成分とする主導体膜を含む配線を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
埋込配線構造は、絶縁膜に形成された配線溝や孔などのような配線開口部内に、ダマシン（Damascene）技術（シングルダマシン（Single-Damascene）技術およびデュアルダマシン（Dual-Damascene）技術）と称する配線形成技術によって、配線材料を埋め込むことで形成される。しかし、主配線材料が銅（Ｃｕ）の場合、銅がアルミニウム（Ａｌ）などのような金属と比較して絶縁膜中に拡散されやすいことから、その銅からなる埋込配線が絶縁膜と直接接しないように、埋込配線の表面（底面および側面）を薄いバリア金属膜で覆うことにより、埋込配線中の銅が絶縁膜中に拡散するのを抑制または防止するようにしている。また、配線開口部が形成された絶縁膜の上面上に、例えば窒化シリコン膜などからなる配線キャップ用バリア絶縁膜を形成して埋込配線の上面を覆うことにより、埋込配線中の銅が埋込配線の上面から絶縁膜中に拡散するのを抑制または防止するようにしている。
【０００３】
近年、このような埋込配線の間隔は、半導体装置の高集積化に伴い、減少してきている。これにより、配線間の寄生容量が増大して信号遅延が生じ、隣接配線との間にクロストークが発生する。このため、配線間の寄生容量を低減することが望まれる。配線間の寄生容量を低減するために、配線間絶縁膜として低誘電率材料が使用される。また、特許文献１には、配線を逆テーパ形状に形成し、この配線間の空間にエアギャップが形成されるように層間絶縁膜を形成する技術が開示されている（特許文献１参照）。このエアギャップにより、配線間容量の低減を図っている。また、特許文献２〜６でも、配線間にエアギャップが形成されている（特許文献２〜６参照）。
【０００４】
【特許文献１】
特開２００１−８５５１９号公報
【０００５】
【特許文献２】
米国特許第６４０６９９２号明細書
【０００６】
【特許文献３】
米国特許第６２９７５５４号明細書
【０００７】
【特許文献４】
米国特許第６３４２７２２号明細書
【０００８】
【特許文献５】
米国特許第６４０３４６１号明細書
【０００９】
【特許文献６】
米国特許第６２１４７１９号明細書
【００１０】
【発明が解決しようとする課題】
ところが、本発明者の検討結果によれば、上記銅を主導体層とする埋込み配線技術においては、以下の課題があることを見い出した。
【００１１】
銅を配線材料に用いた場合、ＴＤＤＢ（Time Dependence on Dielectric Breakdown）寿命が、他の金属材料（例えばアルミニウムやタングステン）に比べて著しく短いという問題がある。その上、配線ピッチの微細化が進み、実効電界強度が増加する傾向にあることに加え、近年は配線容量を低減する観点などから酸化シリコンよりも誘電率の低い絶縁材料を配線間の絶縁膜として使用する方向にあるが、誘電率の低い絶縁膜は一般的に絶縁耐圧も低いことから、ＴＤＤＢ寿命の確保が益々困難になる状況にある。
【００１２】
ＴＤＤＢ寿命の劣化は、一般に配線材料に適用された銅が周辺に拡散し、これが配線間の絶縁破壊耐圧を低下させると考えられている。特許文献１では、バリア金属膜およびバリア絶縁膜については全く考慮されていない。このため、層間絶縁膜のエアギャップにより配線間容量は低減しても、配線材料として使用されている銅が層間絶縁膜中に拡散し、ＴＤＤＢ寿命が低減してしまう。また、配線に逆テーパを持たせることによりエアギャップを形成すれば、配線の上端部に電界が集中し、ＴＤＤＢ寿命が更に低減してしまう。
【００１３】
本発明の目的は、銅を主導体層とする配線間の絶縁破壊耐性を向上させることができる半導体装置およびその製造方法を提供することにある。
【００１４】
本発明の他の目的は、銅を主導体層とする配線間の容量を低減できる半導体装置およびその製造方法を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明の半導体装置は、半導体基板、半導体基板上に形成された第１の絶縁膜、第１の絶縁膜上に形成され銅を主成分として含む配線、配線の上面および側面上と第１の絶縁膜上とに形成され銅の拡散を抑制または防止する機能を有する第２の絶縁膜、および第２の絶縁膜上に形成され第２の絶縁膜の誘電率より低い誘電率を有する第３の絶縁膜を具備するものである。
【００１８】
本発明の半導体装置の製造方法は、半導体基板を準備する工程、半導体基板上に第１の絶縁膜を形成する工程、第１の絶縁膜上に銅を主成分として含む配線を形成する工程、銅の拡散を抑制または防止する機能を有する第２の絶縁膜をその材料で配線間が満たされないように配線の上面および側面上と第１の絶縁膜上とに形成する工程、第２の絶縁膜の誘電率より低い誘電率を有する第３の絶縁膜を第２の絶縁膜上に形成する工程を有するものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
（実施の形態１）
まず、本発明者らによって検討された上記銅を主導体層とした埋込み配線間におけるＴＤＤＢ寿命の劣化原因について説明する。なお、ＴＤＤＢ（Time Dependence on Dielectric Breakdown）寿命とは、絶縁破壊の時間的依存性を客観的に計る尺度であって、所定の温度（例えば１４０℃）の測定条件下で電極間に比較的高い電圧を加え、電圧印加から絶縁破壊までの時間を印加電界に対してプロットしたグラフを作成し、このグラフから実際の使用電界強度（例えば０．２ＭＶ／ｃｍ）に外挿して求めた時間（寿命）をいう。
【００２１】
ＴＤＤＢ寿命の劣化は、一般に配線材料に適用された銅が周辺に拡散し、これが配線間の絶縁破壊耐圧を低下させると考えられている。しかし、本発明者らによる検討結果によれば銅の拡散現象は、次のような要因が支配的である。すなわち、第１は、隣接配線間の絶縁膜中を拡散する銅は、原子状の銅よりも、酸化銅（ＣｕＯ）あるいは銅シリサイドから供給されるイオン化銅が配線間の電位でドリフトし拡散する要因が支配的である。第２は、銅の拡散経路は銅配線が形成された絶縁膜と配線キャップ膜との界面が支配的である。そして、これらのことから、ＴＤＤＢ寿命の劣化が、次のようなメカニズムによるものであることが分かった。
【００２２】
すなわち、銅を主導体膜とする埋込み配線の表面には、ＣＭＰ後の表面プロセスにより酸化銅（ＣｕＯ）が形成されたり、また、キャップ膜（窒化シリコン膜）の形成の際に銅シリサイド（Ｃｕ化合物）が形成されたりする。このような酸化銅あるいは銅シリサイドは、純粋な銅と比較してイオン化され易い。このようにしてイオン化された銅は配線間の電界によりドリフトされ、配線間の絶縁膜に拡散される。一方、上記埋込み配線を形成する絶縁膜（酸化シリコン膜）とキャップ膜（窒化シリコン膜）との界面は、ＣＭＰダメージ、有機物またはダングリングボンドが多く形成され、不連続であり、密着性にも乏しい。このようなダングリングボンドの存在は、上記銅イオンの拡散を助長する作用を有し、銅イオンは界面に沿ってドリフトされ拡散する。すなわち、配線間の前記界面にリークパスが形成される。リークパスを流れるリーク電流は、長時間のリーク作用と電流による熱ストレスも加わり、その後、加速度的に電流値が増加して絶縁破壊に至る（ＴＤＤＢ寿命の低下）。なお、このようなＴＤＤＢ寿命の劣化原因については、本願発明者による特願平１１−２２６８７６号、特願２０００−１０４０１５号または特願２０００−３００８５３号に開示がある。
【００２３】
そこで、本実施の形態においては、上記リークパスとして作用する界面であるＣＭＰ面（ＣＭＰで研磨された面）を同層配線間からなくして、ＴＤＤＢ特性を改善させることを検討した。更に、配線間の寄生容量を低減させることも検討した。
【００２４】
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図１は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）、の製造工程中の要部平面図であり、図２は図１のＡ−Ａ断面図である。
【００２５】
図１および図２に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなるウエハまたは半導体基板１は、その主面に素子分離領域２が形成されている。素子分離領域２は酸化シリコンなどからなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。
【００２６】
半導体基板１には、その主面から所定の深さに渡ってｐ型ウエル３およびｎ型ウエル４が形成されている。ｐ型ウエル３は、例えばホウ素などの不純物をイオン注入することなどによって形成され、ｎ型ウエル４は、例えばリンなどの不純物をイオン注入することなどによって形成される。
【００２７】
ｐ型ウエル３の領域では、素子分離領域２で囲まれた活性領域に、ｎチャネル型のＭＩＳＦＥＴ５が形成されている。また、ｎ型ウエル４の領域では、素子分離領域２で囲まれた活性領域に、ｐチャネル型のＭＩＳＦＥＴ６が形成されている。ｎ型ＭＩＳＦＥＴ５およびｐ型ＭＩＳＦＥＴ６のゲート絶縁膜７は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成される。
【００２８】
ｎ型ＭＩＳＦＥＴ５およびｐ型ＭＩＳＦＥＴ６のゲート電極８は、例えば、低抵抗の多結晶シリコン膜上にチタンシリサイド（ＴｉＳｉx）層またはコバルトシリサイド（ＣｏＳｉx）層を積層することにより形成されている。ゲート電極８の側壁上には、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール９が形成されている。
【００２９】
ｎ型ＭＩＳＦＥＴ５のソースおよびドレイン領域は、ｎ-型の半導体領域１０ａと、それより不純物濃度が高いｎ+型の半導体領域１０ｂとを有するＬＤＤ（Lightly Doped Drain）構造を備えている。ｎ-型の半導体領域１０ａは、例えば、サイドウォール９の形成前に、ｐ型ウエル３のゲート電極８の両側の領域にリンなどの不純物をイオン注入することにより形成される。ｎ+型の半導体領域１０ｂは、例えば、サイドウォール９の形成後に、ｐ型ウエル３のゲート電極８およびサイドウォール９の両側の領域にリンなどの不純物をイオン注入することにより形成される。
【００３０】
ｐ型ＭＩＳＦＥＴ６のソースおよびドレイン領域は、ｐ-型の半導体領域１１ａと、それより不純物濃度が高いｐ+型の半導体領域１１ｂとを有するＬＤＤ構造を備えている。ｐ-型の半導体領域１１ａは、例えば、サイドウォール９の形成前に、ｎ型ウエル４のゲート電極８の両側の領域にホウ素などの不純物をイオン注入することにより形成される。ｐ+型の半導体領域１１ｂは、例えば、サイドウォール９の形成後に、ｎ型ウエル４のゲート電極８およびサイドウォール９の両側の領域にホウ素などの不純物をイオン注入することにより形成される。また、ｎ+型半導体領域１０ｂおよびｐ+型の半導体領域１１ｂの上面の一部には、例えばチタンシリサイド層またはコバルトシリサイド層などのようなシリサイド層が形成されている。
【００３１】
このような半導体基板１上には、ゲート電極８およびサイドウォール９を覆うように、絶縁膜１２が形成されている。絶縁膜１２は、ゲート電極８間の狭いスペースを埋め込み可能なリフロー性の高い絶縁膜、例えばＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜などからなる。絶縁膜１２には、コンタクトホール１３が形成されている。コンタクトホール１３の底部では、半導体基板１の主面の一部、例えばｎ+型の半導体領域１０ｂおよびｐ+型の半導体領域１１ｂの一部、やゲート電極８の一部などが露出されている。
【００３２】
このコンタクトホール１３内には、タングステン（Ｗ）などからなるプラグ１４が形成されている。プラグ１４は、例えば、コンタクトホール１３の内部を含む絶縁膜１２上にバリア膜として例えば窒化チタン膜１４ａを形成した後、タングステン膜をＣＶＤ（Chemical Vapor Deposition）法によって窒化チタン膜１４ａ上にコンタクトホール１３を埋めるように形成し、絶縁膜１２上の不要なタングステン膜および窒化チタン膜１４ａをＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去することにより形成される。
【００３３】
プラグ１４が埋め込まれた絶縁膜１２上には、例えばタングステンなどからなる第１層配線１５が形成されている。第１層配線１５は、プラグ１４を介してｎ型ＭＩＳＦＥＴ５およびｐ型ＭＩＳＦＥＴ６のソース・ドレイン用の半導体領域１０ｂおよび１１ｂやゲート電極８と電気的に接続されている。第１層配線１５は、タングステンに限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にチタン（Ｔｉ）や窒化チタン（ＴｉＮ）などのような金属膜を形成した積層金属膜としても良い。
【００３４】
また、絶縁膜１２上には、第１層配線１５を覆うように、絶縁膜１６が形成されている。絶縁膜１６は、例えば有機ポリマーまたは有機シリカガラスなどのような低誘電率材料（いわゆるＬｏｗ−Ｋ絶縁膜、Ｌｏｗ−Ｋ材料）からなる。なお、低誘電率な絶縁膜（Ｌｏｗ−Ｋ絶縁膜）とは、パッシベーション膜に含まれる酸化シリコン膜（たとえばＴＥＯＳ（Tetraethoxysilane）酸化膜）の誘電率よりも低い誘電率を有する絶縁膜を例示できる。一般的には、ＴＥＯＳ酸化膜の比誘電率ε＝４．１〜４．２程度以下を低誘電率な絶縁膜と言う。
【００３５】
上記低誘電率材料としての有機ポリマーには、例えばＳｉＬＫ（米The Dow Chemical Co製、比誘電率＝２．７、耐熱温度＝４９０℃以上、絶縁破壊耐圧＝４．０〜５．０ＭＶ／Ｖｍ）またはポリアリルエーテル（ＰＡＥ）系材料のＦＬＡＲＥ（米Honeywell Electronic Materials製、比誘電率＝２．８、耐熱温度＝４００℃以上）がある。このＰＡＥ系材料は、基本性能が高く、機械的強度、熱的安定性および低コスト性に優れるという特徴を有している。上記低誘電率材料としての有機シリカガラス（ＳｉＯＣ系材料）には、例えばＨＳＧ−Ｒ７（日立化成工業製、比誘電率＝２．８、耐熱温度＝６５０℃）、Ｂｌａｃｋ Ｄｉａｍｏｎｄ（米Applied Materials，Inc製、比誘電率＝３．０〜２．４、耐熱温度＝４５０℃）またはｐ−ＭＴＥＳ（日立開発製、比誘電率＝３．２）がある。この他のＳｉＯＣ系材料には、例えばＣＯＲＡＬ（米Novellus Systems,Inc製、比誘電率＝２．７〜２．４、耐熱温度＝５００℃）、Ａｕｒｏｒａ２．７（日本エー・エス・エム社製、比誘電率＝２．７、耐熱温度＝４５０℃）がある。
【００３６】
また、絶縁膜１６の低誘電率材料には、例えばＦＳＧ（ＳｉＯＦ系材料）、ＨＳＱ（hydrogen silsesquioxane）系材料、ＭＳＱ（methyl silsesquioxane）系材料、ポーラスＨＳＱ系材料、ポーラスＭＳＱ材料またはポーラス有機系材料を用いることもできる。上記ＨＳＱ系材料には、例えばＯＣＤ Ｔ−１２（東京応化工業製、比誘電率＝３．４〜２．９、耐熱温度＝４５０℃）、ＦＯｘ（米Dow Corning Corp．製、比誘電率＝２．９）またはＯＣＬ Ｔ−３２（東京応化工業製、比誘電率＝２．５、耐熱温度＝４５０℃）などがある。上記ＭＳＱ系材料には、例えばＯＣＤ Ｔ−９（東京応化工業製、比誘電率＝２．７、耐熱温度＝６００℃）、ＬＫＤ−Ｔ２００（ＪＳＲ製、比誘電率＝２．７〜２．５、耐熱温度＝４５０℃）、ＨＯＳＰ（米Honeywell Electronic Materials製、比誘電率＝２．５、耐熱温度＝５５０℃）、ＨＳＧ−ＲＺ２５（日立化成工業製、比誘電率＝２．５、耐熱温度＝６５０℃）、ＯＣＬ Ｔ−３１（東京応化工業製、比誘電率＝２．３、耐熱温度＝５００℃）またはＬＫＤ−Ｔ４００（ＪＳＲ製、比誘電率＝２．２〜２、耐熱温度＝４５０℃）などがある。上記ポーラスＨＳＱ系材料には、例えばＸＬＫ（米Dow Corning Corp．製、比誘電率＝２．５〜２）、ＯＣＬＴ−７２（東京応化工業製、比誘電率＝２．２〜１．９、耐熱温度＝４５０℃）、Ｎａｎｏｇｌａｓｓ（米Honeywell Electronic Materials製、比誘電率＝２．２〜１．８、耐熱温度＝５００℃以上）またはＭｅｓｏＥＬＫ（米Air Productsand Chemicals,Inc、比誘電率＝２以下）がある。上記ポーラスＭＳＱ系材料には、例えばＨＳＧ−６２１１Ｘ（日立化成工業製、比誘電率＝２．４、耐熱温度＝６５０℃）、ＡＬＣＡＰ−Ｓ（旭化成工業製、比誘電率＝２．３〜１．８、耐熱温度＝４５０℃）、ＯＣＬ Ｔ−７７（東京応化工業製、比誘電率＝２．２〜１．９、耐熱温度＝６００℃）、ＨＳＧ−６２１０Ｘ（日立化成工業製、比誘電率＝２．１、耐熱温度＝６５０℃）またはｓｉｌｉｃａ ａｅｒｏｇｅｌ（神戸製鋼所製、比誘電率１．４〜１．１）などがある。上記ポーラス有機系材料には、例えばＰｏｌｙＥＬＫ（米Air Productsand Chemicals,Inc、比誘電率＝２以下、耐熱温度＝４９０℃）などがある。上記ＳｉＯＣ系材料、ＳｉＯＦ系材料は、例えばＣＶＤ法によって形成されている。例えば上記Ｂｌａｃｋ Ｄｉａｍｏｎｄは、トリメチルシランと酸素との混合ガスを用いたＣＶＤ法などによって形成される。また、上記ｐ−ＭＴＥＳは、例えばメチルトリエトキシシランとＮ2Ｏとの混合ガスを用いたＣＶＤ法などによって形成される。それ以外の上記低誘電率の絶縁材料は、例えば塗布法で形成されている。
【００３７】
このようなＬｏｗ−Ｋ材料からなる絶縁膜１６上には、Ｌｏｗ−Ｋキャップ用の絶縁膜１７が形成されている。この絶縁膜１７は、例えば二酸化シリコン（ＳｉＯ2）に代表される酸化シリコン（ＳｉＯx）膜からなり、例えばＣＭＰ処理時における絶縁膜１６の機械的強度の確保、表面保護および耐湿性の確保などのような機能を有している。絶縁膜１７の厚さは、絶縁膜１６よりも相対的に薄く、例えば２５ｎｍ〜１００ｎｍ程度である。ただし、絶縁膜１７は、酸化シリコン膜に限定されるものではなく種々変更可能である。絶縁膜１７として、例えば窒化シリコン（ＳｉxＮy）膜、炭化シリコン（ＳｉＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜を用いても良い。これら窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜は、例えばプラズマＣＶＤ法によって形成することができる。プラズマＣＶＤ法で形成された炭化シリコン膜としては、例えばＢＬＯｋ（ＡＭＡＴ社製、比誘電率＝４．３）がある。その形成に際しては、例えばトリメチルシランとヘリウム（またはＮ2、ＮＨ3）との混合ガスを用いる。このような絶縁膜１６および１７には、第１層配線１５の一部が露出するビアまたはスルーホール１８が形成されている。このスルーホール１８内には、例えばタングステンなどからなるプラグ１９が埋め込まれている。
【００３８】
図３〜５は、図２に続く半導体装置の製造工程中における要部断面図を示している。なお、理解を簡単にするために、図３〜５では、図２の絶縁膜１７より下の構造に対応する部分は図示を省略している。
【００３９】
まず、本実施の形態においては、図３に示されるように、プラグ１９が埋め込まれた絶縁膜１７上に絶縁膜２０をプラズマＣＶＤ法などによって形成する。絶縁膜２０は、例えばプラズマＣＶＤ法によって形成された窒化シリコン膜からなり、その厚さは、例えば２５ｎｍ〜５０ｎｍ程度である。絶縁膜２０の他の材料として、例えばプラズマＣＶＤ法で形成された炭化シリコン膜、プラズマＣＶＤ法で形成されたＳｉＣＮ膜またはプラズマＣＶＤ法で形成された酸窒化シリコン（ＳｉＯＮ）膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマＣＶＤ法で形成された炭化シリコン膜には、例えば上記ＢＬＯｋ（ＡＭＡＴ社製）がある。また、ＳｉＣＮ膜の成膜に際しては、例えばヘリウム（Ｈｅ）と、アンモニア（ＮＨ3）と、トリメチルシラン（３ＭＳ）との混合ガスが用いられる。また、プラズマＣＶＤ法で形成された酸窒化シリコン膜としては、例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）があり、その形成に際しては、例えばトリメトキシシラン（ＴＭＳ）ガスと酸化窒素（Ｎ2Ｏ）ガスとの混合ガスが用いられる。
【００４０】
次に、絶縁膜２０上に絶縁膜２１を形成する。絶縁膜２１は、後述するように、還元性プラズマ処理、例えばＮＨ3（アンモニア）プラズマ処理またはＮ2／Ｈ2プラズマ処理によってエッチングされ得る材料からなることが好ましい。このため、絶縁膜２１は、例えば上記Ｌｏｗ−Ｋ材料を用いることができる。しかしながら、絶縁膜２１は、最終的には除去されるので、誘電率が低い必要はなく、Ｌｏｗ−Ｋ材料以外の材料を用いることもできる。
【００４１】
次に、絶縁膜２１上に絶縁膜２２を形成する。絶縁膜２２は、例えば、窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜とその上の酸化シリコン膜との２層からなる積層膜である。理解を簡単にするために、図中では、絶縁膜２２は単層として示している。また、絶縁膜２２を上記材料のいずれかの単体膜とすることもできる。
【００４２】
次に、図３に示すように、絶縁膜２２上に反射防止膜２３ａおよびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン２３ｂを形成する。そして、フォトレジストパターン２３ｂをエッチングマスクにしたドライエッチング法により、反射防止膜２３ａを選択的に除去する。その後、フォトレジストパターン２３ｂをエッチングマスクにしたドライエッチング法により、絶縁膜２２を選択的に除去し、開口部を形成する。それから、絶縁膜２２の開口部から露出する絶縁膜２１をＮＨ3プラズマ処理またはＮ2／Ｈ2プラズマ処理などによってエッチングしながら、フォトレジストパターン２３ｂおよび反射防止膜２３ａをアッシングして除去する。そして、絶縁膜２１および２２の開口部から露出する絶縁膜２０をドライエッチングによって除去する。これにより、図４に示されように、開口部または配線溝２４が形成される。配線溝２４の底面からはプラグ１９の上面が露出される。なお、フォトレジストパターン２３ｂをエッチングマスクにしたドライエッチング法により、絶縁膜２０、２１および２２を選択的に除去し、開口部または配線溝２４を形成した後、フォトレジストパターン２３ｂおよび反射防止膜２３ａを除去することもできる。
【００４３】
次に、基板１の主面上の全面に、例えば窒化チタン（ＴｉＮ）などからなる厚さ５０ｎｍ程度の薄い導電性バリア膜（第１導体膜）２５ａをスパッタリング法などを用いて形成する。導電性バリア膜２５ａは、例えば後述の主導体膜形成用の銅の拡散を防止する機能および主導体膜のリフロー時に銅の濡れ性を向上させる機能などを有している。このような導電性バリア膜２５ａの材料としては、窒化チタンに代えて、銅と殆ど反応しない窒化タングステン（ＷＮ）または窒化タンタル（ＴａＮ）などのような高融点金属窒化物を用いることもできる。また、導電性バリア膜２５ａの材料として、高融点金属窒化物にシリコン（Ｓｉ）を添加した材料や、銅と反応し難いタンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）合金などのような高融点金属を用いることもできる。
【００４４】
続いて、導電性バリア膜２５ａ上に、例えば厚さ８００〜１６００ｎｍ程度の相対的に厚い銅からなる主導体膜（第２導体膜）２５ｂを形成する。主導体膜２５ｂは、例えばＣＶＤ法、スパッタリング法またはめっき法などを用いて形成することができる。その後、例えば４７５℃程度の非酸化性雰囲気（例えば水素雰囲気）中において基板１に対して熱処理を施すことにより主導体膜２５ｂをリフローさせ、銅を配線溝２４の内部に隙間なく埋め込む。
【００４５】
次に、主導体膜２５ｂ、導電性バリア膜２５ａおよび絶縁膜２２をＣＭＰ法によって、絶縁膜２１の上面が露出するまで研磨する。これにより、図５に示すように、相対的に薄い導電性バリア膜２５ａと相対的に厚い主導体膜２５ｂとからなる第２層配線（配線）２５を配線溝２４内に形成する。第２層配線２５は、プラグ１９を介して第１層配線１５と電気的に接続されている。
【００４６】
図６は、図５に続く半導体装置の製造工程中における図１に対応する領域の要部平面図を示し、図７は図６のＡ−Ａ断面図である。なお、図７においても、図２の絶縁膜１７より下の構造に対応する部分は図示を省略している。
【００４７】
配線溝２４内に第２層配線（配線）２５を形成した後、半導体基板１をプラズマＣＶＤ装置の処理室内に配置し、アンモニアガスを導入してプラズマ電源を印加することにより、基板１（特に第２層配線２５が露出するＣＭＰ面）に対して、アンモニア（ＮＨ3）プラズマ処理を施す。あるいは、Ｎ2ガスおよびＨ2ガスを導入して、Ｎ2／Ｈ2プラズマ処理を施す。このような還元性プラズマ処理により、ＣＭＰで酸化された銅配線表面の酸化銅（ＣｕＯ、ＣｕＯ2）を銅（Ｃｕ）に還元し、更に、窒化銅（ＣｕＮ）層が第２層配線２５の表面（ごく薄い領域）に形成される。また、このプラズマ処理によって、第２層配線２５間の絶縁膜２１がエッチングされ除去される。これにより、図６および図７に示される構造が得られる。従って、第２層配線２５を形成するために用いられた絶縁膜２１は、導電性バリア膜２５ａおよび銅からなる主導体膜２５ｂに悪影響を与えないような処理、例えば還元性プラズマ処理、によって簡単にエッチングされ得る材料を用いることが好ましい。酸素プラズマ処理によって絶縁膜２１を除去する場合は、第２層配線２５の上面の銅が酸化されてしまうので、第２層配線２５の上面上に導電性バリア膜を選択的に形成しておく必要がある。また、第２層配線２５は、その平面形状が、図６に示すように、例えば帯状に形成されている。
【００４８】
なお、プラズマ処理とは、プラズマ状態にある環境に、基板表面、あるいは、基板上に絶縁膜、金属膜等のような部材が形成されている時にはその部材表面を暴露し、プラズマの化学的、機械的（ボンバードメント）作用を表面に与えて処理することをいう。また、還元性雰囲気のプラズマとは、還元作用、すなわち、酸素を引き抜く作用を有するラジカル、イオン、原子、分子等の反応種が支配的に存在するプラズマ環境をいう。
【００４９】
図８は、図７に続く半導体装置の製造工程中における要部断面図を示している。なお、図８においても、図２の絶縁膜１７より下の構造に対応する部分は図示を省略している。
【００５０】
絶縁膜２１が除去された後、洗浄を行い、その後、図８に示すように、半導体基板１の主面の全面上に絶縁膜２６をプラズマＣＶＤ法などによって形成する。すなわち、第２層配線２５の上面および側面を覆うように、絶縁膜２６を絶縁膜２０上に形成する。絶縁膜２６は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜２６は、第２層配線２５の主導体膜２５ｂ中の銅が、後で形成される層間絶縁膜２８中に拡散するのを抑制または防止する。絶縁膜２６の他の材料として、例えば炭化シリコン（ＳｉＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマＣＶＤ法で形成された炭化シリコン膜には、例えばＢＬＯｋ（ＡＭＡＴ社製）がある。その成膜ガスは、上記した通りである。上記ＳｉＣＮ膜の成膜に際しては、例えばヘリウム（Ｈｅ）と、アンモニア（ＮＨ3）と、トリメチルシラン（３ＭＳ）との混合ガスを用いる。また、上記プラズマＣＶＤ法で形成された酸窒化シリコン膜としては、例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）がある。上記酸窒化シリコン膜の形成に際しては、例えばトリメトキシシラン（ＴＭＳ）ガスと酸化窒素（Ｎ2Ｏ）ガスとの混合ガスを用いる。
【００５１】
本実施の形態においては、最近接配線間（最小隣接配線間、最小ピッチ配線間）のカバレージがオーバーハングするような条件で、すなわち、最近接配線間では絶縁膜２６がコンフォーマルには成膜されない条件で、絶縁膜２６を成膜する。ここで、最近接配線とは、同層配線において隣接する配線同士の間隔（隣接配線間距離）が最小である配線に対応する。最近接配線間では、寄生容量の低減がより重要である。
【００５２】
隣接配線間では、絶縁膜２６の堆積が進行するに従って、対向する配線側面（配線対向面）の上部２５ｃ近傍での堆積物に遮られて徐々に反応種が下方に入り込みにくくなる。このため、対向する配線側面の下部２５ｄ近傍での堆積速度は上部２５ｃ近傍での堆積速度に比べて小さくなる。従って、対向する配線側面上に堆積された絶縁膜２６の厚みは、均一にはならず、上部２５ｃ近傍での厚みが下部２５ｄ近傍よりも厚くなる。このような現象は、第２層配線２５の最近接配線間、すなわち第２層配線２５のうちの最も近接した配線同士の間では、より顕著である。
【００５３】
このため、第２層配線２５の最近接配線間では、絶縁膜２６は第２層配線２５の形状を反映したコンフォーマルな形状にはならず、図８に示されるような溝またはくぼみ部分２７ａが生じる。絶縁膜２６のくぼみ部分２７ａの上方開口部２７ｂの寸法は、くぼみ部分２７ａの内部の寸法よりも小さい。すなわち、上方開口部２７ｂ近傍において、絶縁膜２６のくぼみ部分２７ａの対向する内壁（絶縁膜２６表面）は、上方開口部２７ｂに近づくにつれて徐々に狭まっている。なお、図８においては、くぼみ部分２７ａの断面形状は、模式的に示されているに過ぎず、くぼみ部分２７ａは、略楕円形など種々の断面形状を有することができる。また、くぼみ部分２７ａの上方開口部２７ｂが閉じるまで絶縁膜２６の成膜を行ってもよい。また、くぼみ部分２７ａの上方開口部２７ｂおよび図示しない側方（図８の紙面に垂直な方向）開口部が閉じるまで絶縁膜２６の成膜を行い、図９に示されるように、第２層配線２５の最近接配線間の絶縁膜２６中に絶縁膜２６の材料が存在しない空隙またはボイド（void）２７ｃを形成してもよい。従って、本実施の形態では、第２層配線２５の最近接配線間を絶縁膜２６の材料で完全に満たすことはない。
【００５４】
また、絶縁膜２６の成膜には、プラズマＣＶＤ法などを用いることができ、絶縁膜２６の成膜条件を調整することなどにより、上述のようなくぼみ部分２７ａを最近接配線間に容易に形成することができる。第２層配線２５を逆テーパ状に形成する必要はない。このため、第２層配線２５の上端部への電界集中を緩和することができる。
【００５５】
また、本実施の形態では、第２層配線２５の上面および側面をバリア絶縁膜としての絶縁膜２６で覆うので、第２層配線２５において導電性バリア膜２５ａを省略し、銅からなる主導体膜２５ｂだけで第２層配線２５を形成することもできる。
【００５６】
図１０〜１９は、図８に続く半導体装置の製造工程中における要部断面図を示している。なお、図１０〜１９においても、図２の絶縁膜１７より下の構造に対応する部分は図示を省略している。
【００５７】
絶縁膜２６を形成した後、絶縁膜２８を絶縁膜２６上に形成する。本実施の形態では、図１０に示すように、絶縁膜２８の材料が最近接配線間を完全には埋めないように、すなわちくぼみ部分２７ａを完全には埋めないように、絶縁膜２８を形成する。絶縁膜２８は、絶縁膜１６と同様の材料、すなわちＬｏｗ−Ｋ材料からなる。上述のように、絶縁膜２６のくぼみ部分２７ａの上方開口部２７ｂの寸法は、くぼみ部分２７ａの内部の寸法よりも小さい。このため、絶縁膜２８を例えば塗布法で形成するとき、第２層配線２５の最近接配線間のくぼみ部分２７ａの内部には絶縁膜２８の材料が、その表面張力などのために、ほとんど入り込まない。従って、絶縁膜２８が形成された段階で、第２層配線２５の最近接配線間には、絶縁膜２６および２８の材料が存在しない空隙またはボイド２７が形成される。ボイド２７は絶縁膜２６および２８の材料によって囲まれた空間であり、その内部は真空であっても、あるいは絶縁膜２８の成膜雰囲気の気体成分などが存在していても良い。一方、第２層配線２５の隣接配線間距離が大きな領域では、絶縁膜２８の材料が第２層配線２５間を容易に埋め、ボイド２７は形成されない。このため、機械的強度を維持することが可能となる。
【００５８】
また、絶縁膜２８をＣＶＤ法で形成する場合も、第２層配線２５の最近接配線間の絶縁膜２６のくぼみ部分２７ａの内部には反応種が入り込みにくい。このため、絶縁膜２６のくぼみ部分２７ａ内には絶縁膜２８の材料がほとんど堆積されず、第２層配線２５の最近接配線間にボイド２７が形成される。
【００５９】
なお、図１０は、図８のように第２層配線２５の最近接配線間の絶縁膜２６にくぼみ２７ａが形成されている状態で絶縁膜２８を絶縁膜２６上に形成した場合について図示している。図９のように第２層配線２５の最近接配線間の絶縁膜２６中にボイド２７ｃが形成されている場合は、絶縁膜２６中のボイド２７ｃに絶縁膜２８の材料が侵入することなく、絶縁膜２６上に絶縁膜２８が形成される。これにより、第２層配線２５の最近接配線間に、絶縁膜２６および２８の材料が存在しない空隙またはボイド２７が形成される。
【００６０】
また、上層配線（後述する第３層配線３８）と下層配線（第２層配線）との間の寄生容量を低減するために、絶縁膜２８を上記Ｌｏｗ−Ｋ材料を用いて形成することが好ましいが、例えばＣＶＤ法で形成した酸化シリコン膜などによって絶縁膜２８を形成することもできる。ただし、上層配線と下層配線との間の寄生容量を低減するために、絶縁膜２８の誘電率は絶縁膜２６の誘電率よりも低いことが好ましい。また、絶縁膜２８をＣＶＤ法などで成膜してその上面に凹凸が生じている場合などは、ＣＭＰ法などを用いて平坦化することもできる。
【００６１】
次に、図１１に示されるように、絶縁膜２８上に絶縁膜２９および３０をＣＶＤ法などを用いて順に形成する。絶縁膜２９は、例えば窒化シリコン膜からなり、絶縁膜３０は、例えば酸化シリコン膜からなる。必要に応じてＣＭＰ処理を行い、絶縁膜３０の上面を平坦化する。絶縁膜２９の他の材料として、例えば炭化シリコン膜またはＳｉＣＮ膜を用いても良い。また、絶縁膜３０の他の材料として、例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）などの酸窒化シリコン（ＳｉＯＮ）膜を用いることができ、場合によっては、絶縁膜３０は形成しなくともよい。
【００６２】
次に、絶縁膜３０上に、絶縁膜３１を形成する。絶縁膜３１は、絶縁膜２１と同様の材料、すなわち還元性プラズマ処理によってエッチングされ得る材料からなることが好ましい。
【００６３】
次に、絶縁膜３１上に、絶縁膜３２および３３を順に形成する。絶縁膜３２は、絶縁膜２２と同様の材料から形成することができる。絶縁膜３３は、例えば窒化シリコン膜からなる。また、絶縁膜３３の他の材料として、例えば炭化シリコン膜またはＳｉＣＮ膜を用いても良い。
【００６４】
次に、絶縁膜３３上に反射防止膜３４ａおよびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン３４ｂを形成する。これにより、図１１に示される構造が得られる。それから、フォトレジストパターン３４ｂをエッチングマスクにしたドライエッチング法により、反射防止膜３４ａを選択的に除去する。その後、フォトレジストパターン３４ｂをエッチングマスクにしたドライエッチング法により、絶縁膜３３を選択的に除去し、開口部３５を形成する。開口部３５の形成工程では、絶縁膜３２をエッチングストッパとして機能させる。
【００６５】
次に、残存するフォトレジストパターン３４ｂおよび反射防止膜３４ａを除去した後、開口部３５の内部を含む絶縁膜３３上に反射防止膜３６ａを形成する。そして、反射防止膜３６ａ上にフォトレジスト膜を形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン３６ｂを形成する。これにより、図１２に示される構造が得られる。
【００６６】
次に、フォトレジストパターン３６ｂをエッチングマスクにしたドライエッチング法により、反射防止膜３６ａを選択的に除去する。それから、フォトレジストパターン３６ｂをエッチングマスクにしたドライエッチング法により、絶縁膜３２を選択的に除去して開口部３７を形成し、開口部３７の底部で絶縁膜３１を露出する。そして、開口部３７から露出した絶縁膜３１をＮＨ3プラズマ処理またはＮ2／Ｈ2プラズマ処理などによってエッチングしながら、フォトレジストパターン３６ｂおよび反射防止膜３６ａをアッシングして除去する。これにより、図１３に示される構造が得られる。フォトレジストパターン３６ｂおよび反射防止膜３６ａの除去は、絶縁膜３１のエッチング工程の後に行うこともできる。
【００６７】
次に、図１４に示されるように、開口部３７の底部で露出する絶縁膜３０とその下層の絶縁膜２９と、開口部３５から露出する絶縁膜３２とを、ドライエッチング法などによって除去し、開口部３７の底部で絶縁膜２８を露出しかつ開口部３５から絶縁膜３１を露出する。このとき、エッチングマスクとして機能する絶縁膜３３は、上部がエッチングされて薄くなるが、絶縁膜３３の形成時に比較的厚く形成しておけば、絶縁膜３３が完全に除去されることはない。
【００６８】
次に、図１５に示されるように、開口部３７の底部で露出する絶縁膜２８と、開口部３５から露出する絶縁膜３１とを、ドライエッチング法などによって除去する。このとき、絶縁膜３３がエッチングマスクとして機能し、かつ絶縁膜２６および絶縁膜３０がエッチングストッパとして機能する。
【００６９】
次に、図１６に示されるように、開口部３７の底部で露出する絶縁膜２６をドライエッチング法などによって除去し、開口部３７の底部で第２層配線２５を露出させる。このとき、露出した絶縁膜３０および絶縁膜３３も除去される。
【００７０】
次に、基板１の主面上の全面に、導電性バリア膜２５ａと同様の材料、例えば窒化チタンからなる導電性バリア膜３８ａをスパッタリング法などで形成する。それから、導電性バリア膜３８ａ上に、開口部３７および開口部３５を埋めるように、銅からなる主導体膜３８ｂを、主導体膜２５ｂと同様にして形成する。
【００７１】
次に、主導体膜３８ｂ、導電性バリア膜３８ａおよび絶縁膜３２をＣＭＰ法によって、絶縁膜３１の上面が露出するまで研磨する。これにより、図１７に示されるように、開口部３５および３７からなる配線溝内に第３層配線（配線）３８を形成する。第３層配線３８は、相対的に薄い導電性バリア膜３８ａと、相対的に厚い主導体膜３８ｂとを有しており、第２層配線２５と電気的に接続されている。
【００７２】
次に、第２層配線２５間の絶縁膜２１を除去するプラズマ処理と同様の処理を施し、第３層配線３８間の絶縁膜３１を除去する。それから、第３層配線３８のバリア絶縁膜としての絶縁膜３９を、絶縁膜２６と同様にして形成する。これにより、図１８に示されるように、くぼみ部分２７ａと同様のくぼみ部分４０ａが、第３層配線３８の最近接配線間に生じる。
【００７３】
次に、図１９に示されるように、絶縁膜３９上に、絶縁膜２８と同様のＬｏｗ−Ｋ材料からなる絶縁膜４１を形成する。絶縁膜２８の形成工程と同様、第３層配線３８の最近接配線間の絶縁膜３９のくぼみ部分４０ａの内部には絶縁膜４１の材料が、その表面張力などのために入り込めない。このため、絶縁膜４１を形成した段階で、第３層配線３８の最近接配線間には空隙またはボイド４０が形成される。一方、第３層配線３８の隣接配線間距離が大きな領域では、絶縁膜４１の材料が第２層配線３８間に入り込み、ボイドが形成されないので、機械的強度を維持することが可能となる。また、絶縁膜４１をＣＶＤ法などで成膜してその上面に凹凸が生じている場合などは、ＣＭＰ法などを用いて平坦化することもできる。
【００７４】
次に、絶縁膜４１上に絶縁膜４２をＣＶＤ法などを用いて形成する。絶縁膜４２は、例えば窒化シリコン膜からなる。必要に応じてＣＭＰ処理を行い、絶縁膜４２の上面を平坦化する。絶縁膜４１をＣＭＰ法などにより平坦化している場合などは、この絶縁膜４２のＣＭＰ処理を省略することもできる。絶縁膜４２の他の材料として、例えば炭化シリコン膜、ＳｉＣＮ膜または酸窒化シリコン膜を用いることもできる。これより、図１９に示される構造が得られる。更に必要に応じて、同様の製造工程を繰り返し、第４層配線以降の上層配線を形成することもできる。また、第１層配線１５を、第２層配線２５と同様にして形成した銅配線とし、第２層配線２５を第３層配線３８と同様にして形成した銅配線とすることもできる。
【００７５】
本実施の形態によれば、同層配線間にＣＭＰ面（ＣＭＰで研磨された面）がない。すなわち、第２層配線２５および第３層配線３８を形成するためのＣＭＰ工程で研磨された絶縁膜２１および３１は除去されており、第２層配線２５および第３層配線３８を覆うようにバリア絶縁膜２６および３９が形成されている。このため、第２層配線２５および第３層配線３８において、同層配線の上面同士がＣＭＰ面を介して連結されることはない。これにより、ＴＤＤＢ寿命を向上し、配線間の絶縁破壊耐性を向上させることができる。また、半導体装置の信頼性を高めることができる。
【００７６】
また、最も容量低減が必要な同層配線における最近接配線間に膜材料が存在しないボイド２７および４０を形成するので、配線間容量を低減することができる。配線のバリア絶縁膜２６および３９に比較的誘電率の高い材料を用いたとしても、配線間容量の低減が可能である。
【００７７】
また、同層配線の隣接配線間距離が大きな領域では、配線間にボイドを形成せずＬｏｗ−Ｋ材料を成膜する。このため、全体の機械的強度を維持することが可能となる。
【００７８】
また、本実施の形態では、最近接配線間でなくとも、隣接配線間隔が比較的小さく、その間の寄生容量を低減したい配線間にはボイド２７または４０を形成してもよい。配線間距離がどの程度の場合までボイドを形成するかは、絶縁膜２６または３９の成膜条件や絶縁膜２８または４１の成膜条件などを調整することによって、制御することができる。これにより、配線パターン密度が疎の領域では、隣接配線間にボイドを形成して配線間容量を低減し、配線パターンが密な領域では、配線間をＬｏｗ−Ｋ材料で埋めて、機械的強度を確保することができる。
【００７９】
本発明者は、実験およびシミュレーションにより、本実施の形態の配線構造の容量低減効果について調べた。比較例として、配線を埋め込むための絶縁膜および層間絶縁膜をＬｏｗ−Ｋ材料で構成しかつ一般的なダマシン技術で形成された銅配線構造を用いた。
【００８０】
その結果、本実施の形態の配線構造は、上記比較例に対して、配線間容量を２０〜３０％程度低減することができた。また、上層配線と下層配線の間の容量はほとんど変わらず、同層の配線間容量のみが減少した。このため、配線のクロストークの影響を低減できる。また、実効誘電率εｒ（上記比較例の銅配線構造ではεｒは３．１程度）を２．３〜２．７程度へ大幅に低減することができた。従って、同世代のＬｏｗ−Ｋ材料を層間絶縁膜に用いて、１世代以上先の低容量配線構造を実現できる。
【００８１】
（実施の形態２）
図２０〜２５は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図１０までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図１０に続く製造工程について説明する。
【００８２】
図１０に示される構造が形成された後、図２０に示されるように、絶縁膜２８上に、例えば窒化シリコン膜からなる絶縁膜２９と例えば酸化シリコン膜からなる絶縁膜３０とをＣＶＤ法などを用いて順に形成する。必要に応じてＣＭＰ処理を行い、絶縁膜３０の上面を平坦化する。場合によっては、絶縁膜３０は形成しなくともよい。
【００８３】
次に、絶縁膜３３上に反射防止膜５０ａおよびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン５０ｂを形成する。
【００８４】
次に、図２１に示されるように、フォトレジストパターン５０ｂをエッチングマスクにしたドライエッチング法により、反射防止膜５０ａを選択的に除去した後、フォトレジストパターン５０ｂをエッチングマスクにしたドライエッチング法により、絶縁膜２９および３０を選択的に除去し、開口部５１を形成する。開口部５１の形成工程では、絶縁膜２８をエッチングストッパとして機能させる。その後、残存するフォトレジストパターン５０ｂおよび反射防止膜５０ａを除去する。
【００８５】
次に、開口部５１内を含む絶縁膜３０上に、絶縁膜３１を形成する。それから、絶縁膜３１上に、絶縁膜３２を形成する。上記実施の形態１とは異なり、本実施の形態では、絶縁膜３３は形成しなくともよい。
【００８６】
次に、絶縁膜３２上に反射防止膜５２ａを形成する。そして、反射防止膜５２ａ上にフォトレジスト膜を形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン５２ｂを形成する。これにより、図２２に示される構造が得られる。
【００８７】
次に、フォトレジストパターン５２ｂをエッチングマスクにしたドライエッチング法により、反射防止膜５２ａを選択的に除去する。それから、フォトレジストパターン５２ｂをエッチングマスクにしたドライエッチング法により、絶縁膜３２を選択的に除去して開口部５３を形成し、開口部５３の底部で絶縁膜３１を露出する。その後、ＮＨ3プラズマ処理またはＮ2／Ｈ2プラズマ処理などによって、開口部５３から露出した絶縁膜３１と開口部５１から露出する絶縁膜２８とをエッチングしながら、フォトレジストパターン５２ｂおよび反射防止膜５２ａをアッシングして除去する。このとき、かつ絶縁膜２６および絶縁膜３０がエッチングストッパとして機能する。これにより、図２３に示される構造が得られる。フォトレジストパターン５２ｂおよび反射防止膜５２ａの除去は、絶縁膜２８および３１のエッチング工程の後に行うこともできる。
【００８８】
次に、図２４に示されるように、開口部５１の底部で露出する絶縁膜２６をドライエッチング法などによって除去し、開口部５１の底部で第２層配線２５を露出させる。このとき、露出した絶縁膜３０および絶縁膜３２も除去され得る。
【００８９】
次に、基板１の主面上の全面に、例えば窒化チタンからなる導電性バリア膜３８ａをスパッタリング法などで形成する。それから、導電性バリア膜３８ａ上に、開口部５１および開口部５３を埋めるように、銅からなる主導体膜３８ｂを形成する。
【００９０】
次に、主導体膜３８ｂおよび導電性バリア膜３８ａをＣＭＰ法によって、絶縁膜３１の上面が露出するまで研磨する。これにより、図２５に示されるように、開口部５１および５３からなる配線溝内に第３層配線（配線）３８を形成する。第３層配線３８は、相対的に薄い導電性バリア膜３８ａと、相対的に厚い主導体膜３８ｂとを有しており、第２層配線２５と電気的に接続されている。
【００９１】
これ以降の製造工程は、上記実施の形態１の図１７以降の製造工程と同様であるので、その説明を省略する。
【００９２】
（実施の形態３）
図２６は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。本実施の形態の半導体装置は、上記実施の形態１の第２層配線２５および第３層配線３６のように隣接配線間にボイドを形成しかつ隣接配線間をＣＭＰ面で接続しない配線層と、一般的な埋込配線技術を用いて形成された配線層とが組み合わされた多層配線構造を有している。図２６において、絶縁膜４２の形成工程までは、上記実施の形態１の図１９までの製造工程とほぼ同様であるので、その説明は省略し、ここではそれ以降の製造工程について説明する。
【００９３】
本実施の形態では、絶縁膜４２上に酸化シリコンなどからなる絶縁膜６０が形成され、第３層配線３８と同様にして第４層配線６１が形成される。それから、絶縁膜２６と同様にして、バリア絶縁膜として機能する絶縁膜６２が形成され、その上に絶縁膜２８と同様にして絶縁膜６４を形成する。第４層配線６１においても、第２層配線２５および第３層配線３６と同様、最近接配線間にボイド６３が形成される。
【００９４】
第５層以降の配線層は、一般的な埋込配線技術、例えば一般的なデュアルダマシン技術を用いて形成する。すなわち、絶縁膜６４上に、窒化シリコン、炭化シリコン、炭窒化シリコンまたは酸窒化シリコン膜（例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製））からなる絶縁膜６５、酸化シリコンなどからなる絶縁膜６６、Ｌｏｗ−Ｋ材料などからなる絶縁膜６７、絶縁膜６５と同様の材料、例えば窒化シリコンなどからなる絶縁膜６８および酸化シリコンなどからなる絶縁膜６９を形成する。そして、デュアルダマシン技術を用いて、絶縁膜６２、６４〜６９に形成された配線溝に埋め込まれた第５層配線７０を形成する。それから、第５層配線７０の上面を含む絶縁膜６９上に、窒化シリコン、炭化シリコン、炭窒化シリコンまたは酸窒化シリコン膜などからなる絶縁膜７１を、バリア絶縁膜として形成する。その後、絶縁膜７１上に、Ｌｏｗ−Ｋ材料などからなる絶縁膜７２、絶縁膜６５と同様の材料、例えば窒化シリコンなどからなる絶縁膜７３、酸化シリコンなどからなる絶縁膜７４、Ｌｏｗ−Ｋ材料などからなる絶縁膜７５、絶縁膜６５と同様の材料、例えば窒化シリコンなどからなる絶縁膜７６および酸化シリコンなどからなる絶縁膜７７を形成する。そして、デュアルダマシン技術を用いて、絶縁膜７１〜７７に形成された配線溝に埋め込まれた第６層配線７８を形成する。それから、第６層配線７８の上面を含む絶縁膜７７上に、絶縁膜７１と同様の材料、例えば窒化シリコンなどからなる絶縁膜７９を、バリア絶縁膜として形成する。
【００９５】
なお、絶縁膜２８、４１、６４、６７、７２および７５としてＣＶＤ法を用いて形成した膜、例えば酸化シリコン膜、ＦＳＧ（ＳｉＯＦ系材料）膜、ＳｉＯＣ膜またはポーラスシリコン（Ｐｏｌｕｓ−Ｓｉ）系材料膜を用いることもでき、その場合、絶縁膜３０、６０、６６、６８、６９、７４、７６および７７の形成を省略することもできる。
【００９６】
多層配線構造において、隣接配線間隔が比較的小さい、すなわち配線ピッチが比較的小さい配線層では、配線間容量が増大しかつＴＤＤＢ寿命が低減しやすい。本実施の形態によれば、そのような配線間容量が増大しかつＴＤＤＢ寿命が低減しやすい配線層において、同層配線間にＣＭＰ面をなくしてＴＤＤＢ寿命を向上させ、かつ同層配線の最近接配線間にボイドを形成して配線間容量を低減することができる。
【００９７】
（実施の形態４）
図２７、２９〜３１は、本発明の他の実施の形態である半導体装置の配線パターンを示す概念的な平面図である。図２８は図２７のＢ−Ｂ断面図である。配線パターンの構造および形成工程は上記実施の形態１の第２層配線２５または第３層配線３６とほぼ同様であるので、ここではその説明は省略する。
【００９８】
本実施の形態においては、本体配線８１の周囲に、ダミー配線８２を設ける。本体配線８１は、半導体装置の電気回路として必要不可欠な配線パターンである。本体配線８１は、例えば上記第２層配線２５または第３層配線３８などに対応し、ＭＩＳＦＥＴのゲートやソース・ドレイン領域などに電気的に接続されている。ダミー配線８２は、本体配線８１と同時に形成されかつ同構造の導体パターンであるが、半導体装置の電気回路としては必要とされない、すなわち配線としては機能しない導体パターンである。ダミー配線８２は、例えば、ＭＩＳＦＥＴのゲートやソース・ドレイン領域などに電気的に接続されることなく、接地電位とされている。本実施の形態においては、隣接する本体配線８１間にボイド（図示せず）を形成するとともに、本体配線８１とダミー配線８２の間にもボイド（図示せず）を形成する。ボイドの形成工程は、上記実施の形態１と同様である。ダミー配線８２を設けたことにより、本体配線８１の両側にボイドを形成することができる。このため、本体配線８１の寄生容量をより低減することが可能になる。図２７〜３０は、本体配線８１とダミー配線８２の形成パターンの例を示しており、必要に応じて、図２７〜３０およびそれ以外の種々の配線パターンを形成することができる。
【００９９】
例えば、図２７および図２８に示されるように、孤立した一本の本体配線８１を囲むようにダミー配線８２を設けることができる。
【０１００】
また、図２９に示されるように、互いに平行に配列する複数の本体配線８１の全体を囲むようにダミー配線８２を設けることができる。
【０１０１】
また、図３０に示されるように、互いに平行に配列する複数の本体配線８１全体を囲むようにダミー配線８２を設けるとともに、複数の本体配線８１間にもダミー配線８２を設けることができる。
【０１０２】
また、ダミー配線８２パターンは連続して形成しなくともよく、例えば図３１に示されるように、不連続なダミー配線８２を設けることもできる。
【０１０３】
（実施の形態５）
図３２は、本発明の他の実施の形態である半導体装置の配線パターンを示す概念的な平面図である。図３２の配線パターン８５は、例えば上記第２層配線２５または第３層配線３６に対応し、その構造および形成工程は上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１０４】
本実施の形態では、配線パターン８５において、スルーホール形成領域８６の近傍で、配線幅広部またはリザーバ部８７を設けている。これにより、スルーホールが配線パターンからずれる、目外れを防止する。図３２では、その上に形成すべきスルーホールに対応する位置８６を点線で示してある。スルーホール形成のためのフォトリソグラフィ工程において、フォトマスクの位置ずれなどにより、実際に形成されたスルーホールの位置が所望の位置（図３２の点線の位置）からずれる場合がある。このような場合でも、配線幅が広いリザーバ部８７が設けられているので、スルーホールが配線パターン８５から外れることを防止できる。このため、配線８５に隣接して形成されるボイド（図示せず）が、スルーホールの形成工程で露出することをより的確に防止できる。
【０１０５】
（実施の形態６）
図３３は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、図１９の工程段階に対応する。
【０１０６】
本実施の形態では、上記実施の形態１とは異なり、銅配線のバリア絶縁膜として機能する絶縁膜２６および３９を形成しない。本実施の形態では、銅配線である第２層配線２５および第３層配線３８の上部に、銅の拡散を防止する導電性バリア膜として、例えばタングステンなどからなる金属キャップ膜９１および９２を形成する。従って、第２層配線２５は、導電性バリア膜２５ａ、主導体膜２５ｂおよび金属キャップ膜９１から構成され、第３層配線３８は、導電性バリア膜３８ａ、主導体膜３８ｂおよび金属キャップ膜９２から構成される。また、絶縁膜２６および３９を形成しないので、Ｌｏｗ−Ｋ材料からなる絶縁膜２８および３９が第２層配線２５および第３層配線３６の同層隣接配線間を完全に埋め、最近接配線間においてもボイド２７および４０は形成されない。
【０１０７】
金属キャップ膜９１は、選択タングステンＣＶＤ法などによって形成することができる。例えば、図５に示すように配線溝に埋め込まれた第２層配線２５を形成した後、六フッ化タングステン（ＷＦ6）および水素（Ｈ2）ガスを用いたＣＶＤ法により、絶縁膜２１から露出した第２層配線２５の上面上にタングステン膜を選択的に堆積することにより、金属キャップ膜９１を形成する。その後、絶縁膜２１を除去し、バリア絶縁膜２６を形成することなく、第２層配線２５を覆いかつ隣接配線間を埋めるように、絶縁膜２８を形成する。金属キャップ膜９２も金属キャップ膜９１と同様にして形成することができる。金属キャップ膜９１および９２の他の材料としては、バリア膜として機能する他の高融点金属または高融点金属窒化物、例えば窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）などを用いることができる。他の構造および製造工程は、上記実施の形態１とほぼ同様であるので、ここでは詳しい説明を省略する。
【０１０８】
本実施の形態によれば、銅配線としての第２層配線２５および第３層配線３８において、銅からなる主導体膜２５ｂおよび３８ｂの底面および側面を窒化チタンなどからなる導電性バリア膜２５ａおよび３８ａで覆い、かつ主導体膜２５ｂおよび３８ｂの上面をタングステンなどからなる金属キャップ膜９１および９２で覆う。このため、第２層配線２５および第３層配線３８に対してバリア絶縁膜を形成する必要がない。同層配線間にＣＭＰ面がないのでＴＤＤＢ寿命を向上し、配線間の絶縁破壊耐性を向上させることができる。これにより、半導体装置の信頼性を高めることができる。また、同層隣接配線間をＬｏｗ−Ｋ材料膜だけで埋めることができるので、配線間容量を低減することが可能となる。
【０１０９】
（実施の形態７）
図３４は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、図１９の工程段階に対応する。
【０１１０】
本実施の形態では、上記実施の形態１とは異なり、銅配線のバリア絶縁膜として機能する絶縁膜２６および３９は、第２層配線２５および第３層配線３８に対してコンフォーマルに形成されている。すなわち、絶縁膜２６および３９は、第２層配線２５および第３層配線３８の形状を反映した形状を有し、それぞれいずれの領域においてもほぼ均一な厚みを有している。このため、絶縁膜２６のくぼみ部分２７ｄの間口部の寸法は、くぼみ部分２７ｄの内部の寸法とほぼ同じである。従って、絶縁膜２８は、絶縁膜２８を構成するＬｏｗ−Ｋ材料が絶縁膜２６のくぼみ部分２７ｄを埋めるように形成される。すなわち、第２層配線２５の最近接配線間においても、ボイドは形成されず、Ｌｏｗ−Ｋ材料が埋め込まれる。第３層配線３８についても同様である。他の構造および製造工程は、上記実施の形態１と同様であるので、ここでは詳しい説明を省略する。
【０１１１】
本実施の形態によれば、同層配線間にＣＭＰ面がないのでＴＤＤＢ寿命を向上し、配線間の絶縁破壊耐性を向上させることができる。これにより、半導体装置の信頼性を高めることができる。また、同層隣接配線間をバリア絶縁膜とＬｏｗ−Ｋ材料膜だけで埋めるので、配線間容量を低減することができる。
【０１１２】
（実施の形態８）
図３５は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、図１９の工程段階に対応する。
【０１１３】
本実施の形態では、上記実施の形態６と同様に、銅配線のバリア絶縁膜として機能する絶縁膜２６および３９は形成せず、第２層配線２５および第３層配線３８の上部に、銅の拡散を防止する導電性バリア膜として、例えばタングステンなどからなる金属キャップ膜９１および９２を形成する。従って、第２層配線２５は、導電性バリア膜２５ａ、主導体膜２５ｂおよび金属キャップ膜９１から構成され、第３層配線３８は、導電性バリア膜３８ａ、主導体膜３８ｂおよび金属キャップ膜９２から構成される。
【０１１４】
しかしながら、本実施の形態では、上記実施の形態６とは異なり、第２層配線２５および第３層配線３６の同層隣接配線間、例えば最近接配線間に、ボイド９３および９４が形成される。ボイド９３は、例えば次のようにして形成することができる。第２層配線２５を覆うように絶縁膜２０上に絶縁膜２８を形成する際に、上記実施の形態１の絶縁膜２６の形成工程のように、最近接配線間のカバレージがオーバーハングするような条件で絶縁膜２８を成膜する。絶縁膜２８は所定の膜厚になるまで成膜される。これにより、最近接配線間の絶縁膜２８中にボイド９３が形成される。ボイド９４も、ボイド９３と同様にして形成することができる。従って、本実施の形態では、絶縁膜２８および４１は、ＣＶＤ法で形成され得るＬｏｗ−Ｋ材料からなることが好ましく、例えば、ＣＶＤ法で形成されたＦＳＧ（ＳｉＯＦ系材料）膜、ＳｉＯＣ膜またはポーラスシリコン（Ｐｏｌｕｓ−Ｓｉ）系材料膜を用いることができる。また、ＣＶＤ法を用いて形成した酸化シリコン膜を用いることも可能である。他の構造および製造工程は、上記実施の形態１とほぼ同様であるので、ここでは詳しい説明を省略する。
【０１１５】
本実施の形態によれば、銅配線としての第２層配線２５および第３層配線３８において、銅からなる主導体膜２５ｂおよび３８ｂの底面および側面を窒化チタンなどからなる導電性バリア膜２５ａおよび３８ａで覆い、かつ主導体膜２５ｂおよび３８ｂの上面をタングステンなどからなる金属キャップ膜９１および９２で覆う。このため、第２層配線２５および第３層配線３８に対してバリア絶縁膜を形成する必要がない。同層配線間にＣＭＰ面がないのでＴＤＤＢ寿命を向上し、配線間の絶縁破壊耐性を向上させることができる。これにより、半導体装置の信頼性を高めることができる。また、最も容量低減が必要な同層配線における最近接配線間にボイドを形成し、ボイド以外の領域はＬｏｗ−Ｋ材料膜だけで埋めることもできる。これにより、配線間容量を低減することが可能である。
【０１１６】
（実施の形態９）
図３６は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、図１９の工程段階に対応する。
【０１１７】
本実施の形態では、上記実施の形態６および８と同様に、銅配線のバリア絶縁膜として機能する絶縁膜２６および３９は形成せず、第２層配線２５および第３層配線３８の上部に、銅の拡散を防止する導電性バリア膜として、例えばタングステンなどからなる金属キャップ膜９１および９２を形成する。従って、第２層配線２５は、導電性バリア膜２５ａ、主導体膜２５ｂおよび金属キャップ膜９１から構成され、第３層配線３８は、導電性バリア膜３８ａ、主導体膜３８ｂおよび金属キャップ膜９２から構成される。
【０１１８】
しかしながら、本実施の形態では、上記実施の形態６とは異なり、第２層配線２５および第３層配線３６の同層隣接配線間、例えば最近接配線間に、ボイド９６および９９が形成される。ボイド９６は、例えば次のようにして形成することができる。
【０１１９】
第２層配線２５を覆うように絶縁膜２０上に絶縁膜９５をＣＶＤ法などによって形成する。絶縁膜９５は、ＣＶＤ法で形成され得るＬｏｗ−Ｋ材料からなることが好ましく、例えば、ＣＶＤ法で形成されたＦＳＧ（ＳｉＯＦ系材料）膜、ＳｉＯＣ膜またはポーラスシリコン（Ｐｏｌｕｓ−Ｓｉ）系材料膜を用いることができる。ＣＶＤ法を用いて形成した酸化シリコン膜を用いることも可能である。この際、上記実施の形態１の絶縁膜２６の形成工程のように、最近接配線間のカバレージがオーバーハングするような条件で絶縁膜９５を成膜する。これにより、第２層配線２５の最近接配線間の絶縁膜９５に、上記実施の形態１のくぼみ部分２７ａと同様のくぼみ部分が形成される。それから、絶縁膜９５上に絶縁膜９７を、塗布法などによって形成する。絶縁膜９７は、塗布法によって形成され得るＬｏｗ−Ｋ材料からなることが好ましいが、塗布法以外の方法によって形成されるＬｏｗ−Ｋ材料を用いることもできる。上記実施の形態１の絶縁膜２８の形成工程と同様、第２層配線２５の最近接配線間の絶縁膜９５のくぼみ部分に絶縁膜９７の材料が、その表面張力などのためにほとんど入り込まない。このため、本実施の形態においては、上記実施の形態１と同様、第２層配線２５の最近接配線間に、絶縁膜９５および９７によって囲まれたボイド９６が形成される。
【０１２０】
ボイド９９も、ボイド９６と同様にして形成することができる。すなわち、絶縁膜９５と同様の材料からなる絶縁膜９８と、絶縁膜９７と同様の材料からなる絶縁膜１００とが順に形成されて、第３層配線３６の最近接配線間に、絶縁膜９８および１００によって囲まれたボイド９９が形成される。他の構造および製造工程は、上記実施の形態１とほぼ同様であるので、ここでは詳しい説明を省略する。
【０１２１】
本実施の形態によれば、銅配線としての第２層配線２５および第３層配線３８において、銅からなる主導体膜２５ｂおよび３８ｂの底面および側面を窒化チタンなどからなる導電性バリア膜２５ａおよび３８ａで覆い、かつ主導体膜２５ｂおよび３８ｂの上面をタングステンなどからなる金属キャップ膜９１および９２で覆う。このため、第２層配線２５および第３層配線３８に対してバリア絶縁膜を形成する必要がない。同層配線間にＣＭＰ面がないのでＴＤＤＢ寿命を向上し、配線間の絶縁破壊耐性を向上させることができる。これにより、半導体装置の信頼性を高めることができる。また、最も容量低減が必要な同層配線における最近接配線間にボイドを形成し、ボイド以外の領域はＬｏｗ−Ｋ材料膜だけで埋めることもできる。これにより、配線間容量を低減することが可能である。
【０１２２】
（実施の形態１０）
図３７〜図４４は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図７までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図７に続く製造工程について説明する。なお、図３７〜図４４においても、図２の絶縁膜１７より下の構造に対応する部分は図示を省略している。
【０１２３】
上記実施の形態１のように、還元性プラズマ処理などによって簡単にエッチングされ得る材料（例えば上記ＳｉＬＫ（米The Dow Chemical Co製）やＦＬＡＲＥ（米Honeywell Electronic Materials製）などの有機系の材料膜（有機膜）など）からなる絶縁膜２１を、還元性プラズマ処理（例えばＮＨ3プラズマ処理やＮ2／Ｈ2プラズマ処理）によって除去して図７の構造を得た後、必要に応じて洗浄を行い、その後、図３７に示されるように半導体基板（半導体ウエハ）１の主面の全面上に絶縁膜（バリア絶縁膜）１１１をプラズマＣＶＤ法などによって形成する。すなわち、第２層配線２５の上面および側面を覆うように絶縁膜２０上に絶縁膜１１１を形成する。
【０１２４】
上記実施の形態１にも記載されているように、第２層配線２５（導電性バリア膜２５ａおよび主導体膜２５ｂ）に悪影響を与えないような処理、例えば還元性プラズマ処理、によって簡単にエッチングされ得る材料を絶縁膜２１の材料として用い、そのような処理（還元性プラズマ処理）で絶縁膜２１を除去することにより、第２層配線２５に悪影響を及ぼすことなく第２層配線２５を露出させることができる。また、絶縁膜１１１は、上記実施の形態１における絶縁膜２６と同様の材料（例えば窒化シリコン膜、炭化シリコン膜、炭窒化シリコン膜、酸窒化シリコン膜または酸炭化シリコン膜）からなり、銅配線のバリア絶縁膜として機能することができる。従って、絶縁膜１１１は、第２層配線２５の主導体膜２５ｂ中の銅が、後で形成される層間絶縁膜（絶縁膜１１２，１１４）中に拡散するのを抑制または防止する。
【０１２５】
本実施の形態では、絶縁膜１１１の膜厚は、上記実施の形態１における絶縁膜２６の膜厚と比べて相対的に薄くすることができ、例えば２０〜５０ｎｍである。また、絶縁膜１１１の成膜は、上記実施の形態１の絶縁膜２６のように最近接配線間のカバレージがオーバーハングするような条件で行ってもよいが、絶縁膜１１１がコンフォーマルに成膜される条件で行うこともできる。また、絶縁膜１１１に比較的誘電率の高い材料を用いたとしても、絶縁膜１１１の膜厚を薄くすることで、配線容量を低減することができる。
【０１２６】
絶縁膜１１１を形成した後、図３８に示されるように、絶縁膜１１２を絶縁膜１１１上に形成する。絶縁膜１１２は、第２層配線２５の最近接配線間が絶縁膜１１２の材料で完全には埋まらないように成膜されて、最近接配線間に上記実施の形態１のくぼみ部分２７ａとほぼ同様のくぼみ部分１１３ａが形成される。
【０１２７】
本実施の形態では、第２層配線２５の最近接配線間においても、絶縁膜１１１上に絶縁膜１１２を成膜する。このため、隣接または近接する２つの第２層配線２５（最近接配線）の対向する側面上には、絶縁膜１１１と絶縁膜１１２とが形成されていることになる。隣接または近接する２つの第２層配線２５（最近接配線）の対向する側面上の絶縁膜１１１上における絶縁膜１１２の膜厚は、例えば１０〜３０ｎｍ程度である。従って、くぼみ部分１１３ａの側面は絶縁膜１１２表面により構成される。
【０１２８】
絶縁膜１１２は、例えば、絶縁膜１１２の堆積（デポジション）とエッチングとを同時に行いながら成膜する、いわゆる平坦化ＣＶＤ、もしくは、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−ＣＶＤ）の手法を用いて成膜することができる。例えば、ＣＶＤ法による堆積とアルゴンスパッタエッチングを同じ装置内で、繰り返しながら絶縁膜１１２を成膜する。このような手法で成膜した場合、角部ではエッチングが優勢で成膜が進みにくく、平坦部上では堆積が優勢で成膜材料が堆積しやすい。このため、絶縁膜１１２は、図３８に示されるような形状となりやすい。また、上記のような手法（平坦化ＣＶＤ法またはＨＤＰ−ＣＶＤ法）により絶縁膜１１２を成膜すれば、第２層配線２５の最近接配線の対向する側面上の絶縁膜１１１上に絶縁膜１１２を形成することが容易となる。また、上記のような手法により形成された絶縁膜１１２のくぼみ部分１１３ａは、上記実施の形態１におけるくぼみ部分２７ａと同様、上方開口部１１３ｂの寸法をくぼみ部分１１３ａの内部の寸法よりも小さくすることもできる。
【０１２９】
絶縁膜１１２は、上記のような手法で成膜しやすい材料からなることが好ましく、例えば酸化シリコン膜からなる。絶縁膜１１２の他の材料として、フッ素を含んだ酸化シリコン膜（ＳｉＯＦ系材料）、例えばＦＳＧ（Fluorosilicate Glass）膜を用いることもできる。絶縁膜１１２として誘電率が低い（酸化シリコンよりも低誘電率膜である）ＳｉＯＦ膜を用いることで、配線間容量をより低減することが可能である。また、絶縁膜１２２の他の材料として、酸炭化シリコン（ＳｉＯＣ）膜を用いることもできる。
【０１３０】
絶縁膜１１２を形成した後、図３９に示されるように、絶縁膜１１４を絶縁膜１１２上に形成する。本実施の形態では、絶縁膜１１４の材料が最近接配線間を完全には埋めないように、すなわちくぼみ部分１１３ａを完全には埋めないように、絶縁膜１１４を形成する。絶縁膜１１４は、例えば上記実施の形態１における絶縁膜２８と同様の材料、すなわちＬｏｗ−Ｋ材料により構成することができ、例えば塗布法やＣＶＤ法などによって形成することができる。また、絶縁膜１１４の他の材料として、例えばＣＶＤ法で形成した酸化シリコン膜などを用いることもできる。絶縁膜１１４の材料としてＬｏｗ−Ｋ材料を用いれば、上層配線と下層配線との間の寄生容量を低減することができる。
【０１３１】
絶縁膜１１２は、上記のような手法（平坦化ＣＶＤ法またはＨＤＰ−ＣＶＤ法）により形成した場合、上述のように、絶縁膜１１２のくぼみ部分１１３ａの上方開口部１１３ｂの寸法は、くぼみ部分１１３ａの内部の寸法よりも小さくすることができる。このため、絶縁膜１１４の成膜工程では、上記実施の形態１における絶縁膜２８の成膜工程と同様、第２層配線２５の最近接配線間のくぼみ部分１１３ａの内部には絶縁膜１１４の材料が、ほとんど入り込まない。
【０１３２】
従って、上記実施の形態１におけるボイド２７と同様に、本実施の形態でも、絶縁膜１１４が形成された段階で、第２層配線２５の最近接配線間には、絶縁膜１１１、１１２および１１４の材料が存在しない空隙またはボイド１１３が形成される。ボイド１１３は絶縁膜１１２および１１４の材料によって囲まれた空間であり、その内部は真空であっても、あるいは絶縁膜１１４の成膜工程における雰囲気の気体成分などが存在していても良い。最も容量低減が必要な同層配線における最近接配線間に膜材料が存在しないボイド１１３を形成するので、配線間容量を低減することができる。一方、第２層配線２５の隣接配線間距離が比較的大きな領域では、絶縁膜１１４の材料が第２層配線２５間を容易に埋め、ボイド１１３は形成されない。このため、機械的強度を維持することが可能となる。
【０１３３】
最近接配線の対向する側面上に薄い絶縁膜１１１だけを形成した場合は、最近接配線間のくぼみ部分の上方開口部の寸法が比較的大きくなり、最近接配線間が絶縁膜１１４の材料で埋まりやすくなる。本実施の形態では、最近接配線の対向する側面上に薄い絶縁膜１１１だけでなく絶縁膜１１２も形成しているので、最近接配線間のくぼみ部分１１３ａの上方開口部１１３ｂの寸法を、絶縁膜１１２の膜厚分だけ小さくすることができ、最近接配線間が絶縁膜１１４の材料で埋まるのを容易に防止することができる。また、最近接配線間のくぼみ部分１１３ａの寸法や形状（例えばくぼみ部分１１３ａの上方開口部１１３ｂの寸法）を絶縁膜１１２の膜厚や成膜条件などにより調整できるので、絶縁膜１１１の膜厚を薄くすることも可能である。このため、（絶縁膜１１２よりも）誘電率が相対的に高い絶縁膜１１１の膜厚を薄くして、配線容量をより低減することが可能である。また、最近接配線間のくぼみ部分１１３ａの寸法や形状（例えばくぼみ部分１１３ａの上方開口部１１３ｂの寸法）を絶縁膜１１２の膜厚や成膜条件などにより調整できるので、ボイド１１３の形成が容易である。
【０１３４】
また、絶縁膜１１２の成膜を継続して絶縁膜１１２のくぼみ部分１１３ａの上方開口部１１３ｂを閉じて両側の絶縁膜１１２を一体化し、絶縁膜１１２中にボイドを形成することも可能であるが、絶縁膜１１２の成膜条件をうまく調整しないとくぼみ部分１１３ａの上方開口部１１３ｂが完全には閉じないため、ボイドの形成が制御しづらい。本実施の形態では、絶縁膜１１２のくぼみ部分１１３ａの上方開口部１１３ｂが開いた状態で絶縁膜１１４を形成し、絶縁膜１１２のくぼみ部分１１３ａに絶縁膜１１４で蓋をする。このため、最近接配線間に、絶縁膜１１２と絶縁膜１１４とで囲まれたボイド１１３を容易に形成することができる。また、絶縁膜１１４がボイドの蓋（保護膜）の役割を果たすので、半導体装置の信頼性も向上できる。従って、最近接配線間におけるボイド１１３形成の制御が容易であり、半導体装置の製造歩留まりも向上できる。
【０１３５】
成膜された絶縁膜１１４には、第２層配線２５の粗密などにより、絶縁膜１１４の上面に凹凸が生じ得る（例えば絶縁膜１１４をＣＶＤ法などで形成した場合）。このような場合は、絶縁膜１１４がＣＭＰ処理可能な膜（ＣＭＰ処理により不具合が生じない膜）、例えば酸化シリコン膜などであれば、絶縁膜１１４をＣＭＰ法などによって研磨して絶縁膜１１４の上面を平坦化させる。このとき、絶縁膜１１３がＣＭＰ処理に対する耐性を有していなければ、絶縁膜１１３が露出する前に絶縁膜１１４のＣＭＰ研磨を終了させる。また、絶縁膜１１４がＣＭＰ処理に対して弱い膜（ＣＭＰ処理により不具合を生じ得る膜）、例えばＳｉＯＣ（酸炭化シリコン）等の有機含有系絶縁膜などであれば、絶縁膜１１４上に図示しない保護膜（絶縁膜）を形成し、この保護膜をＣＭＰ処理して上面を平坦化する。このとき、絶縁膜１１４は露出させない。この保護膜は、ＣＭＰ処理時における絶縁膜１１４の機械的強度の確保、表面保護および耐湿性の確保などのような機能を有し、例えば酸化シリコン膜などから形成できる。あるいは、保護膜として、窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜を用いても良い。また、絶縁膜１１４が塗布法により形成されている場合は、絶縁膜１１４の上面はほぼ平坦化されているので、ＣＭＰ法などによる絶縁膜１１４の平坦化は省略することもできる。なお、上記実施の形態１においても、絶縁膜２８をＣＶＤ法などで成膜してその上面に凹凸が生じている場合は、ＣＭＰ法で平坦化した後に絶縁膜２８上に絶縁膜２９および絶縁膜３０を成膜することができる。
【０１３６】
次に、図４０に示されるように、絶縁膜１１４上に上記実施の形態１と同様に、絶縁膜２９および絶縁膜３０をＣＶＤ法などを用いて順に形成する。絶縁膜２９は、例えば窒化シリコン膜からなり、絶縁膜３０は、例えば酸化シリコン膜からなる。必要に応じてＣＭＰ処理を行い、絶縁膜３０の上面を平坦化する。絶縁膜２９の他の材料として、例えば炭化シリコン膜またはＳｉＣＮ膜を用いても良い。また、絶縁膜３０の他の材料として、酸窒化シリコン膜を用いることもができ、場合によっては、絶縁膜３０は形成しなくともよい。
【０１３７】
次に、絶縁膜３０上に、絶縁膜３１を形成する。絶縁膜３１は、還元性プラズマ処理によってエッチングされ得る材料からなることが好ましい。そして、絶縁膜３１上に、絶縁膜３２および絶縁膜３３を順に形成する。絶縁膜３２は、絶縁膜２２と同様の材料から形成することができる。絶縁膜３３は、例えば窒化シリコン膜からなる。また、絶縁膜３３の他の材料として、例えば炭化シリコン膜またはＳｉＣＮ膜を用いても良い。
【０１３８】
それから、上記実施の形態１と同様の工程を行なうことにより、開口部（配線溝）３５および開口部（ビア）３７を形成して、上記実施の形態１の図１６に対応する図４１の構造を得る。開口部３５および開口部３７の形成工程は、上記実施の形態１（または上記実施の形態２）と同様であるので、ここではその説明は省略する。
【０１３９】
次に、上記実施の形態１と同様にして、半導体基板１の主面上の全面に、導電性バリア膜３８ａをスパッタリング法などで形成し、それから、導電性バリア膜３８ａ上に、開口部３７および開口部３５を埋めるように、銅からなる主導体膜３８ｂを形成する。
【０１４０】
次に、主導体膜３８ｂ、導電性バリア膜３８ａおよび絶縁膜３２をＣＭＰ法によって、絶縁膜３１の上面が露出するまで研磨する。これにより、図４２に示されるように、開口部３５および３７からなる配線溝内に第３層配線（配線）３８を形成する。第３層配線３８は、相対的に薄い導電性バリア膜３８ａと、相対的に厚い主導体膜３８ｂとを有しており、開口部３７に埋め込まれた導電性バリア膜３８ａおよび主導体膜３８ｂからなるビア部を介して第２層配線２５と電気的に接続されている。
【０１４１】
次に、還元性プラズマ処理（例えばＮＨ3プラズマ処理やＮ2／Ｈ2プラズマ処理）などによって絶縁膜３１を除去する。絶縁膜３１の材料として、還元性プラズマ処理によって簡単にエッチングされ得る材料（例えば上記ＳｉＬＫ（米The Dow Chemical Co製）やＦＬＡＲＥ（米Honeywell Electronic Materials製）などの有機系の低誘電率材料など）を用い、そのような処理（還元性プラズマ処理）で絶縁膜３１を除去することにより、第３層配線３８に悪影響を及ぼすことなく絶縁膜３１を除去して第３層配線３８を露出させることができる。
【０１４２】
次に、第３層配線３８のバリア絶縁膜としての絶縁膜１１５を、絶縁膜１１１と同様にして形成する。絶縁膜１１５は絶縁膜１１１と同様の材料からなり、絶縁膜１１５と同様に膜厚を薄くすることができる。それから、絶縁膜１１６を、絶縁膜１１２と同様にして形成する。絶縁膜１１６は絶縁膜１１２と同様の材料からなり、絶縁膜１１２と同様の手法（平坦化ＣＶＤ法またはＨＤＰ−ＣＶＤ法）を用いて形成することができる。これにより、図４３に示されるように、くぼみ部分１１３ａと同様のくぼみ部分１１７ａが、第３層配線３８の最近接配線間に生じる。
【０１４３】
次に、図４４に示されるように、絶縁膜１１４と同様の材料からなる絶縁膜１１８を同様の手法を用いて絶縁膜１１６上に形成する。絶縁膜１１４の形成工程と同様、第３層配線３８の最近接配線間の絶縁膜１１６のくぼみ部分１１７ａの内部には絶縁膜１１８の材料が入り込まない。このため、絶縁膜１１８を形成した段階で、第３層配線３８の最近接配線間には空隙またはボイド１１８が形成される。一方、第３層配線３８の配線間距離が大きな領域では、絶縁膜１１８の材料が第２層配線３８間に入り込み、ボイドが形成されないので、機械的強度を維持することが可能となる。
【０１４４】
絶縁膜１１８が塗布法で形成されている場合は、絶縁膜１１８の上面はほぼ平坦であるが、ＣＶＤ法で形成されている場合は、その上面に凹凸が生じているので、ＣＭＰ法などを用いて上面を平坦化する。また、絶縁膜１１８上に図示しない保護膜を形成した後、その保護膜をＣＭＰ処理してもよい。その後、絶縁膜１１８上に絶縁膜４２をＣＶＤ法などを用いて形成する。絶縁膜４２は、例えば窒化シリコン膜などからなる。必要に応じてＣＭＰ処理を行い、絶縁膜４２の上面を平坦化する。絶縁膜４２の他の材料として、例えば炭化シリコン膜、ＳｉＣＮ膜または酸窒化シリコン膜を用いることもできる。これより、図４４に示される構造が得られる。更に必要に応じて、同様の製造工程を繰り返し、第４層配線以降の上層配線を形成することもできる。また、第１層配線１５を、第２層配線２５と同様にして形成した銅配線とし、第２層配線２５を第３層配線３８と同様にして形成した銅配線とすることもできる。
【０１４５】
本実施の形態では、最も容量低減が必要な同層配線における最近接配線間には、比較的薄いバリア絶縁膜１１１（バリア絶縁膜１１５）、誘電率が比較的低い絶縁膜１１２（絶縁膜１１６）および膜材料が存在しないボイド１１３（ボイド１１７）が存在するので、配線間容量を低減することができる。
【０１４６】
また、最近接配線間でなくとも、隣接配線間隔が比較的小さく、その間の寄生容量を低減したい配線間にはボイド１１３（ボイド１１７）を形成してもよい。配線間距離がどの程度の場合までボイドを形成するかは、絶縁膜１１１，１１２，１１４（絶縁膜１１５，１１６，１１８）の成膜条件などを調整することによって、制御することができる。これにより、配線パターン密度が密の領域では、隣接配線間にボイドを形成して配線間容量を低減し、配線パターンが疎な領域では、配線間をＬｏｗ−Ｋ材料で埋めて、機械的強度を確保することができる。
【０１４７】
図４５は、本実施の形態に従って製造された半導体装置の第２層配線２５近傍の部分拡大断面図である。
【０１４８】
本実施の形態によれば、同層配線間にＣＭＰ面（ＣＭＰで研磨された面）がない。すなわち、第２層配線２５を形成するためのＣＭＰ工程で研磨された絶縁膜２１は除去されており、第２層配線２５を覆うようにバリア絶縁膜１１１が形成されている。このため、第２層配線２５の上面同士がＣＭＰ面を介して連結されることはない。また、近接または隣接する第２層配線２５（最近接配線）の対向する上端角部（上面端部、肩部）１２０近傍に電界が集中しやすい。このため、最近接配線の対向する上端角部１２０を結ぶ線（または面）１２１に沿って電界が集中し、絶縁破壊が生じ易い。これは、後述するように、配線が逆テーパ形状（配線の上面の幅が下面の幅より大きい形状）の場合に、より顕著である。本実施の形態では、この最近接配線の対向する上端角部１２０を結ぶ線（または面）１２１が、膜材料が存在しないボイド１１３を横切るように、最近接配線間にボイド１１３を形成している。すなわち、ボイド１１３の上端の高さ位置（半導体基板１の主面に垂直な方向の高さ位置）が第２層配線２５の上面の高さ位置（半導体基板１の主面に垂直な方向の高さ位置）よりも高い。このようなボイド１１３は、絶縁膜１１２を上記のような手法（平坦化ＣＶＤ法またはＨＤＰ−ＣＶＤ法）で成膜することで、より容易に形成することができる。電界が集中する最近接配線の対向する上端角部１２０を結ぶ線（または面）１２１上に、バリア絶縁膜１１１および絶縁膜１１２だけでなくボイド１１３も存在（介在）するので、最近接配線間の絶縁耐性をより向上させることができる。また、電界が集中する上端角部１２０を結ぶ線（または面）１２１上にボイド１１３を形成して低誘電率化を図っているので、極めて効果的に配線間容量の低減が可能となる。これにより、ＴＤＤＢ寿命をより向上し、配線間の絶縁破壊耐性をより向上させることができる。また、半導体装置の信頼性をより高めることができる。ここでは第２層配線２５について説明したが、第３層配線３８についても同様である。また、上記実施の形態１などにおいても、図１０に示されるように、ボイドの上端の高さ位置を第２層配線２５の上面の高さ位置よりも高くすることができ、同様の効果が得られることは言うまでもない。
【０１４９】
図４６は、ビアを形成した際に目外れが生じた状態を説明するための部分拡大断面図である。図４６は、図４１において、開口部（ビア）３７の形成位置が第２層配線２５からずれた（目外れが生じた）場合の、第２層配線２５近傍の部分拡大断面図に対応する。図４１の開口部３７に対応し、目外れが生じている開口部３７ａが図４６に示されている。
【０１５０】
図４６に示されるように、開口部（ビア）３７ａの形成位置が第２層配線２５からずれた場合、近接または隣接する第２層配線２５（最近接配線）の対向する側面上に形成された絶縁膜（絶縁膜１１１，１１２）の厚みが薄いと、開口部３７ａがボイド１１３と重なり、開口部３７ａの底部でボイド１１３が露出する（開口部３７ａとボイド１１３をつなぐ孔が空く）恐れがある。本実施の形態では、最近接配線の対向する側面上に絶縁膜１１１および絶縁膜１１２を形成し、その膜厚を調節することによって、開口部３７ａのように目外れが生じたとしても、開口部３７ａの底部でボイド１１３が露出しないようにする。すなわち、絶縁膜１１１および絶縁膜１１２の合計の厚みが薄すぎると、開口部３７ａの底部でボイド１１３が露出する恐れがあるが、絶縁膜１１１および絶縁膜１１２の合計の厚みをある程度確保（厚く）することにより、開口部３７ａの底部でボイド１１３が露出することを防止することができる。また、バリア絶縁膜としての絶縁膜１１１の誘電率は比較的高いため、絶縁膜１１１の厚みを厚くしすぎると、配線間容量を増加させてしまう。本実施の形態では、最近接配線の対向する側面上に絶縁膜１１１および絶縁膜１１２を形成するので、絶縁膜１１１の厚みを薄くし、誘電率が比較的低い（絶縁膜１１１より低い）絶縁膜１１２の厚みで絶縁膜１１１および絶縁膜１１２の合計の厚みを調節することができる。このため、上記のように、開口部（ビア）形成時のボイドの露出を防止するとともに、配線容量の低減も可能である。
【０１５１】
また、最近接配線間距離（近接する配線の間隔）が比較的大きい場合、配線間にボイドを形成するためには、最近接配線の対向する側面上に形成する絶縁膜を比較的厚くしなければならない。最近接配線の対向する側面上に形成する絶縁膜の膜厚が薄すぎると、配線間のくぼみ部分１１３ａの上方開口部１１３ｂの寸法が大きくなるので、くぼみ部分１１３ａ中に絶縁膜１１４の材料が入りやすくなり、ボイド１１３が形成されにくい。このような場合にも、最近接配線の対向する側面上にバリア絶縁膜１１１と絶縁膜１１２を形成し、絶縁膜１１２の膜厚により、最近接配線の対向する側面上に形成する絶縁膜の合計膜厚を調整する（ボイド形成可能な膜厚まで厚くする）ことで、配線間容量の増加を抑制しながら、配線間でのボイド１１３の形成を可能とすることができる。
【０１５２】
（実施の形態１１）
図４７〜図５１は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図３までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図３に続く製造工程について説明する。なお、図４７〜図５１においても、図２の絶縁膜１７より下の構造に対応する部分は図示を省略している。
【０１５３】
本実施の形態では、配線（第２層配線２５、第３層配線３８）を逆テーパ状に形成する。
【０１５４】
まず、図３の構造が得られた後、上記実施の形態１と同様のエッチング工程などにより、図４７に示されるように配線溝２４ａを形成する。本実施の形態では、配線溝２４ａの側面に傾斜を持たせている。すなわち、配線溝２４ａの上部の幅（配線溝２４ａの延在方向（図４７の紙面に垂直な方向）に垂直な方向の幅）Ｗ1は、配線溝２４ａの底部の幅（配線溝２４ａの延在方向に垂直な方向の幅）Ｗ2よりも大きい。これは、例えば配線溝２４ａ形成のためのエッチング条件を調節し、テーパエッチングが行なわれるようにすることで、実現することができる。あるいは、配線溝２４ａを形成した後で、配線形成用の導電性バリア膜や主導体膜を形成する前の洗浄工程などにより、配線溝２４ａの側面に傾斜を形成することもできる。
【０１５５】
次に、上記実施の形態１と同様にして、半導体基板１上に配線溝２４ａを埋めるように導電性バリア膜２５ａおよび主導体膜２５ｂを形成し、ＣＭＰ法により研磨することで、図４８のように、配線溝２４ａに埋め込まれた第２層配線２５ｃを形成する。それから、図４９に示されるように、絶縁膜２１を還元性プラズマ処理（例えばＮＨ3プラズマ処理やＮ2／Ｈ2プラズマ処理）などによって除去して、第２層配線２５ｃを露出する。
【０１５６】
本実施の形態では、第２層配線２５ｃは逆テーパ形状を有しており、第２層配線２５の側面に傾斜を持たせている。すなわち、第２層配線２５ｃの上面（上部）の幅（第２層配線２５ｃの延在方向（図４９の紙面に垂直な方向）に垂直な方向の幅）Ｗ3は、第２層配線２５ｃの底面（底部）の幅（第２層配線２５ｃの延在方向に垂直な方向の幅）Ｗ4よりも大きい。また、第２層配線２５ｃの側面の半導体基板１の主面に対する傾斜角度α1は、９０度（垂直に対応）よりも小さく、例えば８３〜８９度程度である。これにより、配線間におけるボイドの形成が容易となる。
【０１５７】
次に、上記実施の形態１０と同様にして、絶縁膜１１１および絶縁膜１１２を順に形成する。上記のように、第２層配線２５を逆テーパ状にすることで、第２層配線２５ｃの隣接配線の対向する側面上に形成される絶縁膜１１１，１１２のカバレージがオーバーハングしやすくなる。このため、隣接配線の対向する側面上に形成された絶縁膜１１２表面の半導体基板１の主面に対する傾斜を急にすることができ、絶縁膜１１２のくぼみ部分１１３ａの上方開口部１１３ｂの寸法を、くぼみ部分１１３ａの内部の寸法に対してより小さくすることができる。
【０１５８】
それから、上記実施の形態１と同様にして、絶縁膜１１４を形成する。絶縁膜１１２のくぼみ部分１１３ａが絶縁膜１１４で満たされないことにより、ボイド１１３が形成される。本実施の形態では、第２層配線２５を逆テーパ状にすることで、絶縁膜１１２のくぼみ部分１１３ａの上方開口部１１３ｂの寸法をくぼみ部分１１３ａの内部の寸法に対してより小さくすることができるので、くぼみ部分１１３ａに絶縁膜１１４の材料がより入りにくくなる。このため、ボイドの形成が容易となり、配線間にボイドを制御性よく形成することが可能となる。また、絶縁膜１１１や絶縁膜１１２の膜厚をより薄くしてもボイドが形成できるので、絶縁膜１１１や絶縁膜１１２をより薄くすることができ、配線間容量をより低減することが可能である。
【０１５９】
その後、上記実施の形態１０と同様にして第３層配線を形成できるが、その際にも第２層配線２５ｃと同様にして第３層配線も逆テーパ形状とすることができる。また、上記実施の形態１などにおいても、第２層配線２５や第３層配線３８を逆テーパ形状に形成できることは言うまでもない。
【０１６０】
図５２は、本実施の形態に従って製造された半導体装置の第２層配線２５ｃ近傍の部分拡大断面図であり、上記実施の形態１０における図４５に対応する。
【０１６１】
本実施の形態では、第２層配線２５ｃを逆テーパ形状に形成しているため、近接または隣接する第２層配線２５ｃ（最近接配線）の対向する上端角部（上面端部）１２０ａ近傍に電界がより集中しやすい。このため、上端角部１２０を結ぶ線（または面）１２１ａに沿って電界がより集中し、逆テーパ形状でない場合に比べて絶縁破壊が生じ易くなる。本実施の形態では、この最近接配線の対向する上端角部１２０ａを結ぶ線（または面）１２１ａが、膜材料が存在しないボイド１１３を横切るように、最近接配線間にボイド１１３を形成している。すなわち、ボイド１１３の上端の高さ位置（半導体基板１の主面に垂直な方向の高さ位置）が第２層配線２５ｃの上面の高さ位置（半導体基板１の主面に垂直な方向の高さ位置）よりも高い。電界が集中する上端角部１２０ａを結ぶ線（または面）１２１ａ上に、バリア絶縁膜１１１および絶縁膜１１２とともにボイド１１３も存在（介在）するので、最近接配線間の絶縁耐性をより向上させることができる。このため、第２層配線２５ｃを逆テーパ形状にしても、ＴＤＤＢ寿命は劣化せず、配線間の絶縁破壊耐性を向上できる。また、第２層配線２５ｃを逆テーパ形状とすることで、最近接配線間におけるボイドの形成が容易となり、配線間容量を確実に低減することができる。
【０１６２】
（実施の形態１２）
図５３〜図５６は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図７までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図７に続く製造工程について説明する。なお、図５３〜図５６においても、図２の絶縁膜１７より下の構造に対応する部分は図示を省略している。
【０１６３】
図７の構造が得られた後、図５３に示されるように、図３７に示されるように半導体基板（半導体ウエハ）１の主面の全面上に絶縁膜（バリア絶縁膜）１３１をプラズマＣＶＤ法などによって形成する。これにより、第２層配線２５の上面および側面上には絶縁膜１３１が形成される。絶縁膜１３１は、上記実施の形態１における絶縁膜２６（あるいは実施の形態１０の絶縁膜１１１）と同様の材料（例えば窒化シリコン膜、炭化シリコン膜、炭窒化シリコン膜または酸窒化シリコン膜）からなり、銅配線のバリア絶縁膜として機能することができる。従って、絶縁膜１３１は、第２層配線２５の主導体膜２５ｂ中の銅が、後で形成される層間絶縁膜（絶縁膜１３２）中に拡散するのを抑制または防止する。
【０１６４】
絶縁膜１３１の膜厚は、上記実施の形態１０の絶縁膜１１１と同様に比較的薄くすることができ、例えば２０〜５０ｎｍである。それから、絶縁膜１３１上に比較的厚い絶縁膜（層間絶縁膜）１３２を形成する。本実施の形態では、絶縁膜１３２は、第２層配線２５の最近接配線の対向する側面上の絶縁膜１３１上には形成されず、最近接配線間を埋めないように成膜される。ここで、絶縁膜１３２を通常のＣＶＤ法や塗布法で形成した場合には、第２層配線２５の側面上の絶縁膜１３１の厚みが薄いと、第２層配線間２５の最近接配線間が絶縁膜１３２の材料で満たされやすい。このため、本実施の形態では、例えば、絶縁膜１３２の堆積（デポジション）とエッチングとを同時に行いながら成膜する、いわゆる平坦化ＣＶＤ、もしくは、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−ＣＶＤ）の手法を用いて絶縁膜１３２を成膜する。例えば、ＣＶＤ法による堆積とアルゴンスパッタエッチングを同じ装置内で、繰り返しながら絶縁膜１３２を成膜する。このような手法で絶縁膜１３２を成膜し、その成膜条件を調節することで、第２層配線２５の最近接配線の対向する側面上の絶縁膜１３１上には絶縁膜１３２が形成されず、かつ最近接配線間を埋めないように絶縁膜１３２を形成することが可能である。これにより、第２層配線２５の最近接配線間にはボイド１３３が形成される。また、上記のような手法を用いて絶縁膜１３２を形成すれば、第２層配線２５の最近接配線の対向する上端角部を結ぶ線または面を横切るような位置にボイド１３３が形成されるように絶縁膜１３２の堆積が進行する。すなわち、ボイド１３３の上端の高さ位置（半導体基板１の主面に垂直な方向の高さ位置）は、第２層配線２５の上面の高さ位置よりも高くなる。これにより、配線間容量を低減し、配線間の絶縁破壊耐性を向上させることが可能となる。
【０１６５】
絶縁膜１３２は、上記のような手法（平坦化ＣＶＤ法またはＨＤＰ−ＣＶＤ法）で成膜しやすい材料からなることが好ましく、例えば酸化シリコン膜からなる。絶縁膜１３２の他の材料として、フッ素を含んだ酸化シリコン（ＳｉＯＦ系材料、例えばＦＳＧ）膜を用いることもできる。絶縁膜１３２として誘電率が低い（酸化シリコンよりも低誘電率膜である）ＳｉＯＦ膜を用いることで、上層配線と下層配線との間の配線間容量を低減することが可能であり、配線遅延を改善できる。また、絶縁膜１３２の他の材料として、酸炭化シリコン（ＳｉＯＣ）膜を用いることもできる。
【０１６６】
それから、絶縁膜１３２の上面をＣＭＰ法などを用いて平坦化する。これにより、図５４の構造が得られる。また、絶縁膜１３２がＣＭＰ処理に対して不具合を生じる膜の場合は、絶縁膜１３２の上面に酸化シリコン膜などからなる図示しない保護膜を形成し、その保護膜をＣＭＰ法により研磨（絶縁膜１３２は露出させない）して上面を平坦化する。
【０１６７】
また、絶縁膜１３２の成膜工程の他の形態として、図５５に示されるように、第２層配線２５の最近接配線の対向する側面上の絶縁膜１３１上にも絶縁膜１３２が（比較的薄く）堆積されるように絶縁膜１３２を成膜することもできる。
【０１６８】
図５４の構造が得られた後、上記実施の形態１における絶縁膜２９形成工程およびそれ以降の工程（図１１〜図１７の工程）と同様の工程を行なうことにより、図１７に対応する図５６の構造が得られる。
【０１６９】
それから、還元性プラズマ処理（例えばＮＨ3プラズマ処理やＮ2／Ｈ2プラズマ処理）などによって絶縁膜３１を除去する。これにより、第３層配線３８に悪影響を及ぼすことなく絶縁膜３１を除去して第３層配線３８を露出させることができる。
【０１７０】
次に、第３層配線３８のバリア絶縁膜としての絶縁膜１３４を、絶縁膜１３１と同様にして形成する。絶縁膜１３４は絶縁膜１３１と同様の材料からなり、絶縁膜１３１と同様に膜厚を薄くすることができる。それから、絶縁膜１３５を、絶縁膜１３２と同様にして形成する。絶縁膜１３５は絶縁膜１３２と同様の材料からなり、絶縁膜１３２と同様の手法を用いて形成することができる。これにより、図５７に示されるように、絶縁膜１３５は、第３層配線３８の最近接配線の対向する側面上の絶縁膜１３４上には形成されず、最近接配線間を埋めないように成膜され、それによって第３層配線３８の最近接配線間にはボイド１３６が形成される。
【０１７１】
それから、絶縁膜１３６の上面をＣＭＰ法などを用いて平坦化する。また、絶縁膜１３６がＣＭＰ処理に対して不具合を生じる膜の場合は、絶縁膜１３６の上面に酸化シリコン膜などからなる図示しない保護膜を形成し、その保護膜をＣＭＰ法により研磨（絶縁膜１３６は露出させない）して上面を平坦化する。その後、絶縁膜１３６上に絶縁膜４２をＣＶＤ法などを用いて形成することもできる。絶縁膜４２は、例えば窒化シリコン膜からなる。必要に応じてＣＭＰ処理を行い、絶縁膜４２の上面を平坦化する。これにより、図５７の構造が得られる。絶縁膜４２の他の材料として、例えば炭化シリコン膜、ＳｉＣＮ膜または酸窒化シリコン膜を用いることもできる。更に必要に応じて、同様の製造工程を繰り返し、第４層配線以降の上層配線を形成することもできる。
【０１７２】
本実施の形態によれば、同層配線の最近接配線間には、薄いバリア絶縁膜（絶縁膜１３１，１３４）と膜材料が存在しないボイド（ボイド１３３，１３６）とが存在するので、配線間容量を極めて小さくすることができる。また、隣接配線間距離が比較的大きな領域でも、隣接配線間をその材料で埋めることなく層間絶縁膜（絶縁膜１３１，１３４）を形成でき、ボイドの制御（形成）が容易である。また、電界が集中する同層配線の最近接配線の対向する上端角部間にはバリア絶縁膜とボイドが存在（介在）する。このため、配線間容量を低減し、配線の絶縁破壊耐性を向上することができる。
【０１７３】
（実施の形態１３）
図５８は、ビアを形成した際に目外れが生じた状態を説明するための部分拡大断面図である。図５８は、上記実施の形態１２の構造において、第３層配線３８と第２層配線２５とを接続するための開口部（ビア）３７の形成位置が第２層配線２５からずれた（目外れが生じた）場合の、第２層配線２５近傍の部分拡大断面図に対応する。また、図５８は、図５６のように開口部３５および開口部３７を配線材料で埋める前の工程段階に対応する。図５８においては、開口部３７に対応し、目外れが生じている開口部（ビア）３７ｂが示されている。
【０１７４】
図５８に示されるように、開口部（ビア）３７ｂの形成位置が第２層配線２５からずれた場合、開口部３７ｂがボイド１３３と重なり、開口部３７ｂの底部でボイド１３３が露出する（開口部３７ｂとボイド１３３をつなぐ孔が空く）恐れがある。
【０１７５】
本実施の形態では、開口部３７ｂ（開口部３７）を形成して第２層配線２５を露出した後で、かつ配線形成用の導電性バリア膜３８ａおよび主導体膜３８ｂを形成する前に、選択タングステンＣＶＤ法（六フッ化タングステンおよび水素ガスを用いたＣＶＤ法）によるタングステン膜の選択的な堆積を行なう。
【０１７６】
図５９は、図５８の状態において、選択タングステンＣＶＤ法によりタングステン膜１４１の堆積を行なってから第３層配線３８を形成した状態を示す部分拡大断面図である。
【０１７７】
開口部を形成して第２層配線２５を露出した後に選択タングステンＣＶＤ法、例えば六フッ化タングステンおよび水素ガスを用いたＣＶＤ法によるタングステン膜の堆積を行なうと、図５９に示されるように、開口部３７ｂの底部で露出した第２層配線２５の表面上に、タングステン膜１４１が選択的に堆積し、開口部３７ｂの底部近傍がタングステン膜１４１によって満たされる。このとき、もし図５８に示されるように開口部３７ｂに目外れが生じて、開口部３７ｂがボイド１３３と重なっていたとしても、第２層配線２５の表面上に堆積したタングステン膜１４１により、開口部３７ｂとボイド１３３をつなぐ孔がふさがれる（閉じる）ことになる。
【０１７８】
タングステン膜１４１の堆積を行なった後、図５９に示されるように第３層配線３８形成用の導電性バリア膜３８ａおよび主導体膜３８ｂを開口部３７ｂを埋めるように形成する。この際、開口部３７ｂとボイド１３３をつなぐ孔はタングステン膜１４１によってふさがれているので、ボイド１３３内に導電性バリア膜３８ａおよび主導体膜３８ｂの材料が入り込むのを防止できる。これにより、配線の信頼性を向上できる。
【０１７９】
他の形態として、選択タングステンＣＶＤ法によりタングステン膜１４１の堆積を行なう代わりに、埋込銅配線（第３層配線３８）形成用の導電性バリア膜をイオン化スパッタリング法（バイアススパッタリング法またはイオン化メタルを用いたバイアススパッタリング法）によって形成することもできる。
【０１８０】
図６０は、図５８の状態において、イオン化スパッタリング法により導電性バリア膜１４２を成膜して第３層層配線を形成した状態を示す部分拡大断面図である。
【０１８１】
開口部を形成して第２層配線２５を露出した後に、埋込銅配線の導電性バリア膜１４２をイオン化スパッタリング法を用いて成膜する。ここで、イオン化スパッタリング法（バイアススパッタリング法またはイオン化メタルを用いたバイアススパッタリング法）とは、半導体基板（半導体ウエハ）１に高周波電源などによりバイアス電圧を印加しながらスパッタリングによって半導体基板１上に成膜する方法である。導電性バリア膜１４２としては、例えばタンタル膜と窒化タンタル膜の積層膜あるいはそれらの単体膜を用いることができる。
【０１８２】
イオン化スパッタリング法を用いて成膜すれば、開口部（ビア）の底部においてカバレッジがよい膜を比較的厚く形成できる。これにより、開口部３７ｂが目外れ（開口部３７ｂの底部位置が第２層配線の上面からずれること）を生じ、開口部３７ｂの底部の一部がボイド１３３に重なったとしても、開口部３７ｂの底部で導電性バリア膜１４２が図６０に示されるように比較的厚く成膜され、開口部３７ｂとボイド１３３をつなぐ孔は導電性バリア膜１４２によってふさがれる（閉じられる）。このため、図６０に示されるように、導電性バリア膜１４２上に主導体膜（銅膜）３８ｂを形成して第３層配線３８を形成したときに、主導体膜（銅膜）３８ｂの材料がボイド１３３内に入り込むのを防止できる。これにより、配線の信頼性を向上できる。
【０１８３】
また、選択タングステンＣＶＤ法によりタングステン膜１４１を堆積した後に、イオン化スパッタリング法（バイアススパッタリング法）により導電性バリア膜１４２を成膜して、主導体膜（銅膜）３８ｂの材料がボイド１３３内に入り込むのをより確実に防止することもできる。
【０１８４】
本実施の形態では、最近接配線の対向する側面上に比較的薄いバリア絶縁膜だけが形成されている上記実施の形態１３の構造を用いて説明したが、他の実施の形態においても、本実施の形態を適用すれば同様の効果を得られることは言うまでもない。また、隣接配線間にボイドを設けた構造において、本実施の形態を適用すれば有効である。
【０１８５】
（実施の形態１４）
図６１〜図７０は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図４までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図４に続く製造工程について説明する。なお、図６１〜図７０においても、図２の絶縁膜１７より下の構造に対応する部分は図示を省略している。
【０１８６】
本実施の形態では、上記実施の形態１とは異なり、銅配線の導電性バリア膜を形成せずに銅または銅合金からなる主導体膜だけで配線を形成する。本実施の形態では、上記実施の形態１と同様に配線の側面および上面をバリア絶縁膜で覆っているので、銅配線の導電性バリア膜を形成せずとも、配線中の銅の層間絶縁膜中への拡散を抑制または防止することができる。
【０１８７】
まず、上記実施の形態１と同様にして、図４の構造が得られた後、本実施の形態では、図６１に示されるように、導電性バリア膜を形成することなく、銅または銅合金からなる主導体膜２５ｂを、半導体基板１の主面上の全面に配線溝２４内を埋めるように形成する。主導体膜２５ｂは、例えばＣＶＤ法、スパッタリング法またはめっき法などを用いて形成することができる。その後、例えば４７５℃程度の非酸化性雰囲気（例えば水素雰囲気）中において半導体基板１に対して熱処理を施すことにより主導体膜２５ｂをリフローさせ、銅を配線溝２４の内部に隙間なく埋め込むこともできる。主導体膜２５ｂをめっき法で形成する場合などは、相対的に薄い銅などからなるシード膜を形成した後、シード膜上に主導体膜２５ｂを形成することもできる。
【０１８８】
次に、主導体膜２５ｂおよび絶縁膜２２をＣＭＰ法によって、絶縁膜２１の上面が露出するまで研磨する。これにより、図６１に示されるように、窒化チタンなどからなる導電性バリア膜を有さず、銅または銅合金からなる主導体膜２５ｂからなる第２層配線（配線）１５１を配線溝２４内に形成する。第２層配線１５１は、プラグ１９を介して第１層配線１５と電気的に接続されている。
【０１８９】
次に、上記実施の形態１と同様にして、絶縁膜２１を除去して第２層配線１５１を露出する。それから、上記実施の形態１と同様にして、絶縁膜（バリア絶縁膜）２６を第２層配線１５１の上面および側面を覆うように形成する。これにより、図６２に示されるような構造が得られる。本実施の形態では銅の拡散を抑制または防止する機能を有する絶縁膜２６を、第２層配線１５１の上面および側面上に形成するので、第２層配線１５１を形成する際に導電性バリア膜の形成を省略しても、主導体膜２５ｂ（第２層配線１５１）中の銅の拡散を的確に抑制または防止することができる。これにより、配線の信頼性を維持するとともに、製造工程数を低減できる。このため、半導体装置の製造時間を短縮し、製造コストも低減できる。
【０１９０】
次に、上記実施の形態１と同様にして、絶縁膜２８を絶縁膜２６上に、絶縁膜２６のくぼみ部分２７ａを埋めないように形成して、第２層配線１５１の最近接配線間にボイド２７を形成する。それから、絶縁膜２８をＣＶＤ法などによって形成している場合は、絶縁膜２８の上面に凹凸が生じていることがあるので、ＣＭＰ法などによって絶縁膜２８の上面を必要に応じて平坦化する。これにより、図６３の構造が得られる。図６３の構造は、上記実施の形態１における図１０の構造に対応する。もちろん、上記実施の形態１０などの手法を適用してボイドを形成してもよい。
【０１９１】
次に、絶縁膜２８上に例えば窒化シリコン膜からなる絶縁膜１５２を形成する。絶縁膜１５２に対して必要に応じてＣＭＰ処理を行ってもよい。絶縁膜１５２の他の材料として、炭化シリコン膜または炭窒化シリコン膜を用いることもできる。絶縁膜１５２は、その下層の絶縁膜２８をエッチングする際のハードマスク層として機能することができる。場合によっては、絶縁膜１５２は形成しなくともよい。
【０１９２】
次に、本実施の形態では、第３層配線形成前に、第２層配線１５１を上層配線（第３層配線）に接続するためのビア（プラグ）を形成する。これは、配線自身はバリア絶縁膜で覆うが、ビア（プラグ）はバリア絶縁膜では覆わないためである。
【０１９３】
まず、図６４に示されるように、絶縁膜１５２上に反射防止膜１５３ａおよびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン１５３ｂを形成する。
【０１９４】
次に、図６５に示されるように、フォトレジストパターン１５３ｂをエッチングマスクにしたドライエッチング法により、反射防止膜１５３ａを選択的に除去した後、フォトレジストパターン１５３ｂをエッチングマスクにしたドライエッチング法により、絶縁膜１５２および絶縁膜２８を選択的に除去して開口部（ビア）１５４を形成し、更に開口部（ビア）１５４の底部で絶縁膜２６を除去して第２層配線１５１を露出させる。この際、絶縁膜２８をＮＨ3プラズマ処理またはＮ2／Ｈ2プラズマ処理などによってエッチングして開口部１５４を形成しながら、フォトレジストパターン１５３ｂおよび反射防止膜１５３ａをアッシングして除去することもできる。フォトレジストパターン１５３ｂおよび反射防止膜１５３ａの除去は、開口部１５４の形成後に行うこともできる。
【０１９５】
次に、開口部１５４の底部および側面上を含む半導体基板１の主面上の全面に、上記実施の形態１における導電性バリア膜２５ａと同様の材料（例えば窒化チタン）からなる厚さ５０ｎｍ程度の薄い導電性バリア膜１５５ａをスパッタリング法などを用いて形成する。導電性バリア膜１５５ａは、例えば後述の主導体膜形成用の銅の拡散を防止する機能などを有している。
【０１９６】
続いて、導電性バリア膜１５５ａ上に、開口部１５４を埋めるように、銅または銅合金からなる相対的に厚い銅からなる主導体膜１５５ｂを形成する。主導体膜１５５ｂは、例えばＣＶＤ法、スパッタリング法またはめっき法などを用いて形成することができる。
【０１９７】
次に、主導体膜１５５ｂおよび導電性バリア膜１５５ａをＣＭＰ法によって、絶縁膜１５２の上面が露出するまで研磨する。これにより、図６６に示されるように、相対的に薄い導電性バリア膜１５５ａと相対的に厚い主導体膜１５５ｂとからなるプラグ１５５を開口部１５４内に形成する。プラグ１５５は、第２層配線１５１と電気的に接続されている。
【０１９８】
次に、絶縁膜１５２上にプラグ１５５の上面を覆うように絶縁膜１５６を形成する。絶縁膜１５６は、例えば窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜からなる。それから、絶縁膜１５６上に絶縁膜１５７を形成する。絶縁膜１５７は上記実施の形態１における絶縁膜２１と同様の材料からなり、例えば還元性プラズマ処理などによって容易にエッチングされ得る材料（例えば上記ＳｉＬＫやＦＬＡＲＥなどの有機系の材料など）からなる。その後、絶縁膜１５７上に絶縁膜１５８を形成する。絶縁膜１５８は、例えば窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜からなる。
【０１９９】
次に、絶縁膜１５８上に反射防止膜１５９ａを形成する。そして、反射防止膜１５９ａ上にフォトレジスト膜を形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン１５９ｂを形成する。これにより、図６７に示される構造が得られる。
【０２００】
次に、フォトレジストパターン１５９ｂをエッチングマスクにしたドライエッチング法により、反射防止膜１５９ａを選択的に除去する。それから、フォトレジストパターン１５９ｂをエッチングマスクにしたドライエッチング法により、絶縁膜１５８および絶縁膜１５７を選択的に除去して開口部（配線溝）１６０を形成する。この際、絶縁膜１５７をＮＨ3プラズマ処理またはＮ2／Ｈ2プラズマ処理などによってエッチングして開口部１６０を形成しながら、フォトレジストパターン１５９ｂおよび反射防止膜１５９ａをアッシングして除去する。このとき、絶縁膜１５６および絶縁膜１５８がエッチングストッパとして機能する。フォトレジストパターン１５９ｂおよび反射防止膜１５９ａの除去は、絶縁膜１５７のエッチング工程の後に行うこともできる。
【０２０１】
次に、開口部１６０の底部で露出する絶縁膜１５６をドライエッチング法などによって除去し、開口部１６０の底部でプラグ１５５を露出させる。このとき、絶縁膜１５８も除去され得る。これにより、図６８の構造が得られる。
【０２０２】
次に、半導体基板１の主面上の全面に、開口部１６０を埋めるように、銅または銅合金からなる主導体膜３８ｂを、主導体膜２５ｂと同様にして形成する。本実施の形態では、導電性バリア膜は形成せずに、主導体膜３８ｂを形成する。
【０２０３】
次に、主導体膜３８ｂをＣＭＰ法によって、絶縁膜１５７の上面が露出するまで研磨する。これにより、図６９の構造が得られる。開口部（配線溝）１６０内には、窒化チタンなどからなる導電性バリア膜を有さず、銅または銅合金からなる主導体膜３８ｂからなる第３層配線（配線）１６１が形成される。第３層配線１６１は、第２層配線１５１とプラグ１５５を介して電気的に接続されている。
【０２０４】
それから、還元性プラズマ処理などにより絶縁膜１５７を除去した後、上記実施の形態１と同様にして絶縁膜３９、絶縁膜４１および絶縁膜４２が形成されて図７０の構造が得られる。第３層配線１６１の最近接配線間にはボイド４０が形成されている。図７０の構造は、上記実施の形態１における図１９の構造に対応する。
【０２０５】
これ以降、必要に応じて同様の工程が繰り返されてプラグや上層配線が形成されるが、ここではその説明を省略する。
【０２０６】
本実施の形態では、導電性バリア膜を形成することなく銅配線（第２層配線１５１、第３層配線１６１）を形成する。銅配線はバリア絶縁膜（絶縁膜２６，３９）で覆い、このバリア絶縁膜により、銅配線中の銅の層間絶縁膜（絶縁膜２８，４１）中への拡散を抑制または防止する。このため、配線の信頼性を維持すると共に、製造工程数を低減できる。従って、半導体装置の製造時間を短縮でき、製造コストも低減できる。
【０２０７】
また、銅配線を、導電性バリア膜を用いることなく銅または銅合金からなる主導体膜により形成したので、配線の低抵抗化が可能である。
【０２０８】
また、プラグ（ビア）と配線を別に形成する、いわゆるシングルダマシンの手法を用いて銅配線を形成したので、プラグ（ビア）では導電性バリア膜を用いて銅の拡散を防止し、配線ではバリア絶縁膜を用いて銅の拡散を防止することができる。
【０２０９】
（実施の形態１５）
図７１は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。本実施の形態の半導体装置は、上記実施の形態１０のようにして隣接配線間にボイドを形成した配線層と、一般的な埋込配線技術を用いて形成された配線層とが組み合わされた多層配線構造を有している。図７１において、絶縁膜４２の形成工程までは、上記実施の形態１０の図４４までの製造工程とほぼ同様であるので、その説明は省略し、ここではそれ以降の製造工程について説明する。
【０２１０】
本実施の形態では、絶縁膜４２上に酸化シリコンなどからなる絶縁膜１７１が形成され、第３層配線３８と同様にして第４層配線１７２が形成される。それから、絶縁膜１１２と同様にして、バリア絶縁膜として機能する絶縁膜１７３が形成され、その上に絶縁膜１１２と同様にして絶縁膜１７４を形成する。そして、絶縁膜１１４と同様にして絶縁膜１７を形成する。第４層配線１７２においても、上記実施の形態１０における第２層配線２５および第３層配線３６と同様、最近接配線間にボイド１７５が形成される。
【０２１１】
第５層以降の配線層は、一般的な埋込配線技術、例えば一般的なデュアルダマシン技術を用いて形成する。すなわち、絶縁膜１７６上に、窒化シリコン、炭化シリコン、炭窒化シリコンまたは酸窒化シリコン膜（例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製））からなる絶縁膜１７７、酸化シリコンなどからなる絶縁膜１７８、Ｌｏｗ−Ｋ材料などからなる絶縁膜１７９、絶縁膜１７７と同様の材料、例えば窒化シリコンなどからなる絶縁膜１８０および酸化シリコンなどからなる絶縁膜１８１を形成する。そして、デュアルダマシン技術を用いて、絶縁膜１７３，１７４，１７６〜１８１に形成された開口部（配線溝）に埋め込まれた第５層配線１８２を形成する。それから、第５層配線１８２の上面を含む絶縁膜１８１上に、窒化シリコン、炭化シリコン、炭窒化シリコンまたは酸窒化シリコン膜などからなる絶縁膜１８３を、バリア絶縁膜として形成する。その後、絶縁膜１８３上に、Ｌｏｗ−Ｋ材料などからなる絶縁膜１８４、絶縁膜１７７と同様の材料、例えば窒化シリコンなどからなる絶縁膜１８５、酸化シリコンなどからなる絶縁膜１８６、Ｌｏｗ−Ｋ材料などからなる絶縁膜１８７、絶縁膜１７７と同様の材料、例えば窒化シリコンなどからなる絶縁膜１８８および酸化シリコンなどからなる絶縁膜１８９を形成する。そして、デュアルダマシン技術を用いて、絶縁膜１８３〜１８９に形成された開口部（配線溝）に埋め込まれた第６層配線１９０を形成する。それから、第６層配線１９０の上面を含む絶縁膜１８９上に、絶縁膜１８３と同様の材料、例えば窒化シリコンなどからなる絶縁膜１９１を、バリア絶縁膜として形成する。
【０２１２】
なお、絶縁膜１１４，１１８，１７６，１７９，１８４，１８７としてＣＶＤ法を用いて形成した膜、例えば酸化シリコン膜、ＦＳＧ（ＳｉＯＦ系材料）膜、ＳｉＯＣ膜またはポーラスシリコン（Ｐｏｌｕｓ−Ｓｉ）系材料膜を用いることもでき、その場合、絶縁膜３０，１７１，１７８，１８０，１８１，１８６，１８８，１８９などの形成を省略することもできる。
【０２１３】
多層配線構造において、隣接配線間隔が比較的小さい、すなわち配線ピッチが比較的小さい配線層では、配線間容量が増大しかつＴＤＤＢ寿命が低減しやすい。本実施の形態によれば、そのような配線間容量が増大しかつＴＤＤＢ寿命が低減しやすい配線層において、同層配線間にＣＭＰ面をなくしてＴＤＤＢ寿命を向上させ、かつ同層配線の最近接配線間にボイドを形成して配線間容量を低減することができる。
【０２１４】
例えば、図７１に示されるように、同層配線における最近接配線の隣接配線間隔（Ｐ1，Ｐ2，Ｐ3）が比較的小さい、すなわち配線ピッチが比較的小さい配線層である第２層配線２５、第３層配線３８および第４層配線１７２では最近接配線間にボイド（ボイド１１３，１１７，１７５）を形成し、隣接配線間隔（Ｐ5，Ｐ6）が比較的大きい、すなわち配線ピッチが比較的大きい配線層である第５層配線１８２および第６層配線１９０ではボイドを形成せずに、配線間を絶縁膜材料（絶縁膜１７９〜１８１，１８７〜１８９）で完全に埋める。また、一般に、上層配線（図７１では第５層配線１８２および第６層配線１９０）の配線ピッチ（隣接配線間隔）は下層配線（図７１では第２層配線２５、第３層配線３８および第４層配線１７２）の配線ピッチ（隣接配線間隔）よりも大きい（Ｐ5，Ｐ6＞Ｐ1，Ｐ2，Ｐ3）。このため、図７１に示されるように、下層配線（第２層配線２５、第３層配線３８および第４層配線１７２）では最近接配線間にボイドを形成し、上層配線（第５層配線１８２および第６層配線１９０）では配線間を絶縁膜材料で完全に埋め、ボイドは形成しない。
【０２１５】
本実施の形態では、隣接配線間隔が比較的狭いために配線間容量が増大しやすく配線間の絶縁破壊耐性が低減しやすい下層配線において、配線間にボイドを形成することにより配線容量を低減し、配線の上面および側面をバリア絶縁膜で覆って絶縁破壊耐性を向上させる。更に、隣接配線間隔が比較的広い上層配線ではボイドを形成しないことで、半導体基板（半導体ウエハ）１全体の機械的強度あるいは半導体装置全体の機械的強度を向上させることができる。このため、半導体装置の信頼性を向上し、製造歩留まりを向上させることができる。また、図７１においては、第４層配線までボイドを形成しているが、どの配線層までボイドを形成するかは、各配線層の配線ピッチなどを勘案して、任意に設定することができる。
【０２１６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２１７】
前記実施の形態では、ＣＭＩＳＦＥＴを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、銅を主成分とする主導体膜を含む配線を有する種々の半導体装置に適用することができる。
【０２１８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０２１９】
銅を主導体層とする配線間の絶縁破壊耐性を向上することができる。
【０２２０】
銅を主導体層とする配線間の容量を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図２】図１のＡ−Ａ線の断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部平面図である。
【図７】図６のＡ−Ａ線の断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図７に続く半導体装置の製造工程中における要部断面図である。
【図１０】図８に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２７】本発明の他の実施の形態である半導体装置の配線パターンを示す平面図である。
【図２８】図２７のＢ−Ｂ線の断面図である。
【図２９】本発明の他の実施の形態である半導体装置の配線パターンを示す平面図である。
【図３０】本発明の他の実施の形態である半導体装置の配線パターンを示す平面図である。
【図３１】本発明の他の実施の形態である半導体装置の配線パターンを示す平面図である。
【図３２】本発明の他の実施の形態である半導体装置の配線パターンを示す平面図である。
【図３３】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３４】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３５】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３６】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３７】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中における要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中における要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中における要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中における要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中における要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中における要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中における要部断面図である。
【図４５】図４４の半導体装置の第２層配線近傍の部分拡大断面図である。
【図４６】ビアを形成した際に目外れが生じた状態を説明するための部分拡大断面図である。
【図４７】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中における要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中における要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中における要部断面図である。
【図５１】図５０に続く半導体装置の製造工程中における要部断面図である。
【図５２】図５１の半導体装置の第２層配線近傍の部分拡大断面図である。
【図５３】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中における要部断面図である。
【図５５】図５３に続く半導体装置の製造工程中における要部断面図である。
【図５６】図５４に続く半導体装置の製造工程中における要部断面図である。
【図５７】図５６に続く半導体装置の製造工程中における要部断面図である。
【図５８】ビアを形成した際に目外れが生じた状態を説明するための部分拡大断面図である。
【図５９】選択タングステンＣＶＤ法によりタングステン膜の堆積を行なってから配線を形成した状態を示す部分拡大断面図である。
【図６０】イオン化スパッタリング法により導電性バリア膜を成膜して配線を形成した状態を示す部分拡大断面図である。
【図６１】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図６２】図６１に続く半導体装置の製造工程中における要部断面図である。
【図６３】図６２に続く半導体装置の製造工程中における要部断面図である。
【図６４】図６３に続く半導体装置の製造工程中における要部断面図である。
【図６５】図６４に続く半導体装置の製造工程中における要部断面図である。
【図６６】図６５に続く半導体装置の製造工程中における要部断面図である。
【図６７】図６６に続く半導体装置の製造工程中における要部断面図である。
【図６８】図６７に続く半導体装置の製造工程中における要部断面図である。
【図６９】図６８に続く半導体装置の製造工程中における要部断面図である。
【図７０】図６９に続く半導体装置の製造工程中における要部断面図である。
【図７１】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【符号の説明】
１ 半導体基板
２ 素子分離領域
３ ｐ型ウエル
４ ｎ型ウエル
５ ｎチャネル型ＭＩＳＦＥＴ
６ ｐチャネル型ＭＩＳＦＥＴ
７ ゲート絶縁膜
８ ゲート電極
９ サイドウォール
１０ａ ｎ-型半導体領域
１０ｂ ｎ+型半導体領域
１１ａ ｐ-型半導体領域
１１ｂ ｐ+型半導体領域
１２ 絶縁膜
１３ コンタクトホール
１４ プラグ
１４ａ 窒化チタン膜
１５ 第１層配線
１６，１７ 絶縁膜
１８ スルーホール
１９ プラグ
２０〜２２ 絶縁膜
２３ａ 反射防止膜
２３ｂ フォトレジストパターン
２４ 配線溝
２５ 第２層配線
２５ａ 導電性バリア膜
２５ｂ 主導体膜
２５ｃ 第２層配線
２６ 絶縁膜
２７ ボイド
２７ａ くぼみ部分
２７ｂ 開口部
２７ｃ ボイド
２８〜３３ 絶縁膜
３４ａ 反射防止膜
３４ｂ フォトレジストパターン
３５ 開口部
３６ａ 反射防止膜
３６ｂ フォトレジストパターン
３７ 開口部
３７ａ 開口部
３７ｂ 開口部
３８ 第３層配線
３８ａ 導電性バリア膜
３８ｂ 主導体膜
３９ 絶縁膜
４０ ボイド
４０ａ くぼみ部分
４１，４２ 絶縁膜
５０ａ 反射防止膜
５０ｂ フォトレジストパターン
５１ 開口部
５２ａ 反射防止膜
５２ｂ フォトレジストパターン
５３ 開口部
６０ 絶縁膜
６１ 第４層配線
６２ 絶縁膜
６３ ボイド
６４〜６９ 絶縁膜
７０ 第５層配線
７１〜７７ 絶縁膜
７８ 第６層配線
７９ 絶縁膜
８１ 本体配線
８２ ダミー配線
８５ 配線パターン
８６ スルーホール形成位置
８７ リザーバ部
９１，９２ 金属キャップ膜
９３，９４ ボイド
９５ 絶縁膜
９６ ボイド
９７ 絶縁膜
９８ 絶縁膜
９９ ボイド
１００ 絶縁膜
１１１ 絶縁膜
１１２ 絶縁膜
１１３ ボイド
１１３ａ くぼみ部分
１１３ｂ 開口部
１１４ 絶縁膜
１１５ 絶縁膜
１１６ 絶縁膜
１１７ ボイド
１１７ａ くぼみ部分
１１８ 絶縁膜
１２０ 上端角部
１２０ａ 上端角部
１２１ 線
１２１ａ 線
１３１ 絶縁膜
１３２ 絶縁膜
１３３ ボイド
１３４ 絶縁膜
１３５絶縁膜
１４１ タングステン膜
１４２ 導電性バリア膜
１５１ 第２層配線
１５２ 絶縁膜
１５３ａ 反射防止膜
１５３ｂ フォトレジストパターン
１５４ 開口部
１５５ プラグ
１５５ａ 導電性バリア膜
１５５ｂ 主導体膜
１５６〜１５８ 絶縁膜
１５９ａ 反射防止膜
１５９ｂ フォトレジストパターン
１６０ 開口部
１６１ 第３層配線
１７１ 絶縁膜
１７２ 第４層配線
１７３，１７４ 絶縁膜
１７５ ボイド
１７６〜１８１ 絶縁膜
１８２ 第５層配線
１８３〜１８９ 絶縁膜
１９０ 第６層配線
１９１ 絶縁膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a technique effective when applied to a semiconductor device having a wiring including a main conductor film containing copper as a main component.
[0002]
[Prior art]
The buried wiring structure uses damascene (Single-Damascene) technology and dual-damascene (Dual-Damascene) technology in wiring openings such as wiring grooves and holes formed in the insulating film. It is formed by embedding a wiring material by a wiring forming technique called. However, when the main wiring material is copper (Cu), copper is more easily diffused into the insulating film than a metal such as aluminum (Al), so that the buried wiring made of copper is directly in contact with the insulating film. By covering the surface (bottom and side surfaces) of the buried wiring with a thin barrier metal film so as not to make contact with the buried wiring, diffusion of copper in the buried wiring into the insulating film is suppressed or prevented. Further, by forming a barrier insulating film for a wiring cap made of, for example, a silicon nitride film on the upper surface of the insulating film in which the wiring opening is formed and covering the upper surface of the buried wiring, copper in the buried wiring is reduced. Diffusion from the upper surface of the buried wiring into the insulating film is suppressed or prevented.
[0003]
In recent years, such an interval between buried interconnects has been reduced in accordance with higher integration of semiconductor devices. As a result, the parasitic capacitance between the wirings increases to cause a signal delay, and crosstalk occurs with the adjacent wiring. For this reason, it is desired to reduce the parasitic capacitance between wirings. In order to reduce the parasitic capacitance between wirings, a low dielectric constant material is used as an insulating film between wirings. Further, Patent Literature 1 discloses a technique in which a wiring is formed in a reverse tapered shape and an interlayer insulating film is formed so that an air gap is formed in a space between the wirings (see Patent Literature 1). With this air gap, the capacitance between wirings is reduced. Also, in Patent Documents 2 to 6, an air gap is formed between wirings (see Patent Documents 2 to 6).
[0004]
[Patent Document 1]
JP 2001-85519 A
[0005]
[Patent Document 2]
U.S. Pat. No. 6,406,992
[0006]
[Patent Document 3]
U.S. Pat. No. 6,297,554
[0007]
[Patent Document 4]
U.S. Pat. No. 6,342,722
[0008]
[Patent Document 5]
US Patent No. 6,403,461
[0009]
[Patent Document 6]
U.S. Pat. No. 6,214,719
[0010]
[Problems to be solved by the invention]
However, according to the study results of the present inventors, it has been found that the following problems are encountered in the embedded wiring technology using copper as a main conductor layer.
[0011]
When copper is used for the wiring material, there is a problem that the TDDB (Time Dependence on Dielectric Breakdown) life is significantly shorter than other metal materials (for example, aluminum and tungsten). In addition, as the wiring pitch becomes finer, the effective electric field strength tends to increase, and in recent years, an insulating material having a dielectric constant lower than that of silicon oxide has been used as an insulating film between the wirings from the viewpoint of reducing the wiring capacitance. However, since an insulating film having a low dielectric constant generally has a low withstand voltage, it is increasingly difficult to secure the TDDB life.
[0012]
It is considered that the deterioration of the TDDB life generally causes copper applied to the wiring material to diffuse into the periphery, and this lowers the dielectric breakdown voltage between the wirings. In Patent Document 1, no consideration is given to the barrier metal film and the barrier insulating film. For this reason, even if the capacitance between wires is reduced due to the air gap of the interlayer insulating film, copper used as a wiring material diffuses into the interlayer insulating film, and the TDDB life is reduced. Further, if an air gap is formed by giving the wiring a reverse taper, the electric field is concentrated on the upper end of the wiring, and the TDDB life is further reduced.
[0013]
An object of the present invention is to provide a semiconductor device capable of improving the dielectric breakdown resistance between wirings using copper as a main conductor layer, and a method of manufacturing the same.
[0014]
Another object of the present invention is to provide a semiconductor device capable of reducing the capacitance between wirings using copper as a main conductor layer, and a method for manufacturing the same.
[0015]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0016]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0017]
The semiconductor device of the present invention includes a semiconductor substrate, a first insulating film formed on the semiconductor substrate, a wiring formed on the first insulating film and containing copper as a main component, an upper surface and a side surface of the wiring, and a first insulating film. A second insulating film formed on the insulating film and having a function of suppressing or preventing diffusion of copper, and a third insulating film formed on the second insulating film and having a dielectric constant lower than that of the second insulating film. Is provided.
[0018]
The method for manufacturing a semiconductor device according to the present invention includes a step of preparing a semiconductor substrate, a step of forming a first insulating film on the semiconductor substrate, a step of forming a wiring containing copper as a main component on the first insulating film, Forming a second insulating film having a function of suppressing or preventing the diffusion of copper on the upper and side surfaces of the wiring and on the first insulating film so that the space between the wirings is not filled with the material; Forming a third insulating film having a lower dielectric constant than the film on the second insulating film.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless it is particularly necessary.
[0020]
(Embodiment 1)
First, the cause of the deterioration of the TDDB life between the buried wirings using copper as the main conductor layer, studied by the present inventors, will be described. The TDDB (Time Dependence on Dielectric Breakdown) life is a measure for objectively measuring the time dependency of dielectric breakdown, and is relatively high between electrodes under a measurement condition of a predetermined temperature (for example, 140 ° C.). A graph in which a voltage is applied, and a time from voltage application to dielectric breakdown is plotted with respect to an applied electric field, and a time (lifetime) obtained by extrapolating from this graph to an actual used electric field strength (for example, 0.2 MV / cm) ).
[0021]
It is considered that the deterioration of the TDDB life generally causes copper applied to the wiring material to diffuse into the periphery, and this lowers the dielectric breakdown voltage between the wirings. However, according to the results of studies by the present inventors, the following factors are dominant in the copper diffusion phenomenon. That is, first, as for the copper diffused in the insulating film between the adjacent wirings, ionized copper supplied from copper oxide (CuO) or copper silicide drifts and diffuses at the potential between the wirings rather than the atomic copper. Factors are dominant. Second, the diffusion path of copper is dominated by the interface between the insulating film on which the copper wiring is formed and the wiring cap film. And from these things, it turned out that deterioration of TDDB life is due to the following mechanism.
[0022]
That is, copper oxide (CuO) is formed on the surface of the embedded wiring using copper as a main conductor film by a surface process after CMP, or copper silicide (Cu) is formed when a cap film (silicon nitride film) is formed. Compound) is formed. Such copper oxide or copper silicide is more easily ionized than pure copper. The copper ionized in this way is drifted by the electric field between the wirings and diffuses into the insulating film between the wirings. On the other hand, the interface between the insulating film (silicon oxide film) and the cap film (silicon nitride film) that form the buried wiring is discontinuous and has a large amount of CMP damage, organic substances, or dangling bonds. poor. The presence of such a dangling bond has an effect of promoting the diffusion of the copper ions, and the copper ions are drifted and diffused along the interface. That is, a leak path is formed at the interface between the wirings. The leak current flowing through the leak path is subjected to a long-term leak action and thermal stress due to the current, and thereafter, the current value increases at an accelerated rate, resulting in dielectric breakdown (decrease in TDDB life). The cause of the deterioration of the TDDB life is disclosed in Japanese Patent Application No. 11-226876, Japanese Patent Application No. 2000-104015, or Japanese Patent Application No. 2000-300853 by the present inventor.
[0023]
Therefore, in the present embodiment, it has been studied to improve the TDDB characteristic by eliminating the CMP surface (surface polished by CMP), which is the interface acting as the leak path, between the same-layer wirings. Furthermore, reduction of parasitic capacitance between wirings was also studied.
[0024]
A semiconductor device according to the present embodiment and a manufacturing process thereof will be described with reference to the drawings. FIG. 1 is a plan view of a main part of a semiconductor device according to an embodiment of the present invention, for example, a CMISFET (Complementary Metal Insulator Semiconductor Field Effect Transistor) during a manufacturing process. FIG. FIG.
[0025]
As shown in FIGS. 1 and 2, a wafer or semiconductor substrate 1 made of p-type single crystal silicon or the like having a specific resistance of, for example, about 1 to 10 Ωcm has an element isolation region 2 formed on a main surface thereof. The element isolation region 2 is made of silicon oxide or the like, and is formed by, for example, an STI (Shallow Trench Isolation) method or a LOCOS (Local Oxidization of Silicon) method.
[0026]
A p-type well 3 and an n-type well 4 are formed in the semiconductor substrate 1 over a predetermined depth from the main surface. The p-type well 3 is formed by, for example, ion-implanting an impurity such as boron, and the n-type well 4 is formed by, for example, ion-implanting an impurity such as phosphorus.
[0027]
In the region of the p-type well 3, an n-channel MISFET 5 is formed in an active region surrounded by the element isolation region 2. In the region of the n-type well 4, a p-channel MISFET 6 is formed in an active region surrounded by the element isolation region 2. The gate insulating films 7 of the n-type MISFET 5 and the p-type MISFET 6 are made of, for example, a thin silicon oxide film, and are formed by, for example, a thermal oxidation method.
[0028]
The gate electrodes 8 of the n-type MISFET 5 and the p-type MISFET 6 are made of titanium silicide (TiSi x ) Layer or cobalt silicide (CoSi) x ) The layers are formed by stacking layers. A side wall spacer or side wall 9 made of, for example, silicon oxide is formed on the side wall of the gate electrode 8.
[0029]
The source and drain regions of the n-type MISFET 5 have n - Semiconductor region 10a and n having a higher impurity concentration + (Lightly Doped Drain) structure having an LDD semiconductor region 10b. n - The semiconductor region 10a of the type is formed by, for example, ion-implanting an impurity such as phosphorus into regions on both sides of the gate electrode 8 of the p-type well 3 before forming the sidewalls 9. n + The semiconductor region 10 b is formed by, for example, ion-implanting impurities such as phosphorus into the gate electrode 8 of the p-type well 3 and regions on both sides of the sidewall 9 after the formation of the sidewall 9.
[0030]
The source and drain regions of the p-type MISFET 6 - Semiconductor region 11a and p with a higher impurity concentration + And an LDD structure having a semiconductor region 11b of a mold type. p - The semiconductor region 11a of the type is formed by, for example, ion-implanting an impurity such as boron into regions on both sides of the gate electrode 8 of the n-type well 4 before the formation of the sidewalls 9. p + The semiconductor region 11b is formed, for example, by ion-implanting impurities such as boron into the gate electrode 8 of the n-type well 4 and regions on both sides of the sidewall 9 after the formation of the sidewall 9. Also, n + Type semiconductor regions 10b and p + For example, a silicide layer such as a titanium silicide layer or a cobalt silicide layer is formed on a part of the upper surface of the semiconductor region 11b.
[0031]
An insulating film 12 is formed on such a semiconductor substrate 1 so as to cover the gate electrode 8 and the sidewall 9. The insulating film 12 is made of an insulating film having a high reflow property capable of filling a narrow space between the gate electrodes 8, for example, a BPSG (Boron-doped Phospho Silicate Glass) film. A contact hole 13 is formed in the insulating film 12. At the bottom of the contact hole 13, a part of the main surface of the semiconductor substrate 1, for example, n + Semiconductor regions 10b and p + A part of the semiconductor region 11b of the mold, a part of the gate electrode 8, and the like are exposed.
[0032]
A plug 14 made of tungsten (W) or the like is formed in the contact hole 13. The plug 14 is formed, for example, by forming a titanium nitride film 14a as a barrier film on the insulating film 12 including the inside of the contact hole 13 and then forming a tungsten film on the titanium nitride film 14a by a CVD (Chemical Vapor Deposition) method. 13, and is formed by removing unnecessary tungsten film and titanium nitride film 14a on the insulating film 12 by a CMP (Chemical Mechanical Polishing) method or an etch-back method.
[0033]
On the insulating film 12 in which the plug 14 is embedded, a first layer wiring 15 made of, for example, tungsten is formed. The first layer wiring 15 is electrically connected to the source / drain semiconductor regions 10 b and 11 b of the n-type MISFET 5 and the p-type MISFET 6 and the gate electrode 8 via the plug 14. The first layer wiring 15 is not limited to tungsten and can be variously changed. For example, a single film such as aluminum (Al) or an aluminum alloy, or at least one of upper and lower layers of these single films is formed of titanium (Ti) or titanium nitride ( It may be a laminated metal film on which a metal film such as TiN) is formed.
[0034]
An insulating film 16 is formed on the insulating film 12 so as to cover the first layer wiring 15. The insulating film 16 is made of a low dielectric constant material (a so-called Low-K insulating film, Low-K material) such as an organic polymer or an organic silica glass. Note that the low dielectric constant insulating film (Low-K insulating film) can be exemplified by an insulating film having a dielectric constant lower than that of a silicon oxide film (for example, TEOS (Tetraethoxysilane) oxide film) included in the passivation film. . Generally, a dielectric constant ε of about 4.1 to 4.2 or less of a TEOS oxide film is referred to as a low dielectric constant insulating film.
[0035]
Examples of the organic polymer as the low dielectric constant material include SiLK (manufactured by The Dow Chemical Co., USA, relative dielectric constant = 2.7, heat resistant temperature = 490 ° C. or higher, dielectric breakdown voltage = 4.0-5.0 MV / Vm). ) Or a polyallyl ether (PAE) -based material FLARE (available from Honeywell Electronic Materials, USA, relative permittivity = 2.8, heat-resistant temperature = 400 ° C or higher). This PAE-based material is characterized by high basic performance and excellent mechanical strength, thermal stability and low cost. Examples of the organic silica glass (SiOC-based material) as the low dielectric constant material include, for example, HSG-R7 (manufactured by Hitachi Chemical Co., Ltd., relative permittivity = 2.8, heat-resistant temperature = 650 ° C), Black Diamond (Applied Materials, USA). Inc., relative permittivity = 3.0-2.4, heat-resistant temperature = 450 ° C.) or p-MTES (Hitachi Development, relative permittivity = 3.2). Other SiOC-based materials include, for example, CORAL (manufactured by Novellus Systems, Inc. of the United States, dielectric constant = 2.7 to 2.4, heat-resistant temperature = 500 ° C.), Aurora 2.7 (manufactured by ASM Japan Co., Ltd.) , Relative permittivity = 2.7, heat-resistant temperature = 450 ° C.).
[0036]
Examples of the low dielectric constant material of the insulating film 16 include FSG (SiOF material), HSQ (hydrogen silsesquioxane) material, MSQ (methyl silsesquioxane) material, porous HSQ material, porous MSQ material, and porous organic material. Can also be used. The HSQ-based materials include, for example, OCD T-12 (manufactured by Tokyo Ohka Kogyo Co., Ltd., relative dielectric constant = 3.4-2.9, heat-resistant temperature = 450 ° C.), FOx (manufactured by Dow Corning Corp., US, relative dielectric constant = 2.9) or OCL T-32 (manufactured by Tokyo Ohka Kogyo Co., Ltd., relative dielectric constant = 2.5, heat-resistant temperature = 450 ° C.). The MSQ-based materials include, for example, OCD T-9 (manufactured by Tokyo Ohka Kogyo Co., Ltd., relative permittivity = 2.7, heat-resistant temperature = 600 ° C.) and LKD-T200 (manufactured by JSR, relative permittivity = 2.7 to 2. 5, heat resistant temperature = 450 ° C), HOSP (Honeywell Electronic Materials, USA, relative permittivity = 2.5, heat resistant temperature = 550 ° C), HSG-RZ25 (manufactured by Hitachi Chemical, relative permittivity = 2.5, heat resistant) Temperature = 650 ° C.), OCL T-31 (manufactured by Tokyo Ohka Kogyo Co., Ltd., relative permittivity = 2.3, heat-resistant temperature = 500 ° C.) or LKD-T400 (manufactured by JSR, relative permittivity = 2.2-2, heat-resistant temperature) = 450 ° C). The porous HSQ-based materials include, for example, XLK (manufactured by Dow Corning Corp., U.S.A., relative permittivity = 2.5 to 2), OCLT-72 (manufactured by Tokyo Ohka Kogyo, relative permittivity = 2.2 to 1.9). Heat resistant temperature = 450 ° C), Nanoglass (Honeywell Electronic Materials, USA, relative permittivity = 2.2 to 1.8, heat resistant temperature = 500 ° C or higher) or MesoELK (Air Products and Chemicals, Inc, US, relative permittivity = 2 or lower) ). Examples of the porous MSQ-based material include HSG-6221X (manufactured by Hitachi Chemical Co., Ltd., relative dielectric constant = 2.4, heat-resistant temperature = 650 ° C.), ALCAP-S (manufactured by Asahi Kasei Corporation, relative permittivity = 2.3 to 1). 0.8, heat-resistant temperature = 450 ° C), OCL T-77 (manufactured by Tokyo Ohka Kogyo Co., Ltd., relative dielectric constant = 2.2 to 1.9, heat-resistant temperature = 600 ° C), HSG-6210X (manufactured by Hitachi Chemical Co., Ltd., relative dielectric constant) Rate = 2.1, heat-resistant temperature = 650 ° C.) or silica aerogel (manufactured by Kobe Steel, relative dielectric constant: 1.4 to 1.1). The porous organic material includes, for example, PolyELK (U.S. Air Products and Chemicals, Inc., relative permittivity = 2 or less, heat-resistant temperature = 490 ° C). The SiOC-based material and the SiOF-based material are formed by, for example, a CVD method. For example, the Black Diamond is formed by a CVD method using a mixed gas of trimethylsilane and oxygen. Further, the p-MTES is, for example, methyltriethoxysilane and N Two It is formed by a CVD method using a mixed gas with O or the like. The other insulating materials having a low dielectric constant are formed by, for example, a coating method.
[0037]
On the insulating film 16 made of such a Low-K material, an insulating film 17 for a Low-K cap is formed. The insulating film 17 is made of, for example, silicon dioxide (SiO Two ) Represented by silicon oxide (SiO x ), And has functions such as securing mechanical strength, surface protection, and moisture resistance of the insulating film 16 during the CMP process, for example. The thickness of the insulating film 17 is relatively thinner than the insulating film 16, for example, about 25 nm to 100 nm. However, the insulating film 17 is not limited to the silicon oxide film, and can be variously changed. As the insulating film 17, for example, silicon nitride (Si x N y ) Film, silicon carbide (SiC) film or silicon carbonitride (SiCN) film. These silicon nitride film, silicon carbide film or silicon carbonitride film can be formed by, for example, a plasma CVD method. As the silicon carbide film formed by the plasma CVD method, for example, there is BLOk (manufactured by AMAT, relative permittivity = 4.3). In the formation, for example, trimethylsilane and helium (or N Two , NH Three ) Is used. In such insulating films 16 and 17, vias or through holes 18 that expose a part of the first layer wiring 15 are formed. In this through hole 18, a plug 19 made of, for example, tungsten is buried.
[0038]
3 to 5 are cross-sectional views of main parts in the manufacturing process of the semiconductor device following FIG. 3 to 5, illustration of portions corresponding to the structure below the insulating film 17 in FIG. 2 is omitted in FIGS.
[0039]
First, in the present embodiment, as shown in FIG. 3, an insulating film 20 is formed on the insulating film 17 in which the plug 19 is embedded by a plasma CVD method or the like. The insulating film 20 is made of, for example, a silicon nitride film formed by a plasma CVD method, and has a thickness of, for example, about 25 nm to 50 nm. As another material of the insulating film 20, for example, a single film of a silicon carbide film formed by a plasma CVD method, a SiCN film formed by a plasma CVD method, or a silicon oxynitride (SiON) film formed by a plasma CVD method is used. May be. When these films are used, the dielectric constant can be significantly reduced as compared with the silicon nitride film, so that the wiring capacitance can be reduced and the operation speed of the semiconductor device can be improved. Examples of the silicon carbide film formed by the plasma CVD method include BLOk (manufactured by AMAT). When forming the SiCN film, for example, helium (He) and ammonia (NH Three ) And trimethylsilane (3MS). Further, as a silicon oxynitride film formed by a plasma CVD method, for example, PE-TMS (manufactured by Canon, dielectric constant = 3.9) is used. In forming the film, for example, trimethoxysilane (TMS) gas and nitrogen oxide are used. (N Two A mixed gas with O) gas is used.
[0040]
Next, an insulating film 21 is formed on the insulating film 20. The insulating film 21 is formed of a reducing plasma treatment, for example, NH Three (Ammonia) plasma treatment or N Two / H Two It is preferably made of a material that can be etched by plasma treatment. Therefore, for example, the above-described Low-K material can be used for the insulating film 21. However, since the insulating film 21 is finally removed, the dielectric constant does not need to be low, and a material other than the Low-K material can be used.
[0041]
Next, an insulating film 22 is formed on the insulating film 21. The insulating film 22 is, for example, a stacked film including two layers of a silicon nitride film, a silicon carbide film, or a silicon carbonitride film and a silicon oxide film thereon. For easy understanding, the insulating film 22 is shown as a single layer in the figure. Further, the insulating film 22 may be a single film of any of the above materials.
[0042]
Next, as shown in FIG. 3, an antireflection film 23a and a photoresist film are sequentially formed on the insulating film 22, and the photoresist film is patterned by exposure to form a photoresist pattern 23b. Then, the antireflection film 23a is selectively removed by a dry etching method using the photoresist pattern 23b as an etching mask. After that, the insulating film 22 is selectively removed by a dry etching method using the photoresist pattern 23b as an etching mask to form an opening. Then, the insulating film 21 exposed from the opening of the insulating film 22 is Three Plasma treatment or N Two / H Two The photoresist pattern 23b and the antireflection film 23a are removed by ashing while etching by plasma processing or the like. Then, the insulating film 20 exposed from the openings of the insulating films 21 and 22 is removed by dry etching. As a result, as shown in FIG. 4, an opening or a wiring groove 24 is formed. The upper surface of the plug 19 is exposed from the bottom surface of the wiring groove 24. After the insulating films 20, 21 and 22 are selectively removed by a dry etching method using the photoresist pattern 23b as an etching mask to form openings or wiring grooves 24, the photoresist pattern 23b and the antireflection film 23a are formed. Can also be removed.
[0043]
Next, a thin conductive barrier film (first conductive film) 25a having a thickness of about 50 nm made of, for example, titanium nitride (TiN) is formed on the entire main surface of the substrate 1 by a sputtering method or the like. The conductive barrier film 25a has, for example, a function of preventing diffusion of copper for forming a main conductor film described later and a function of improving wettability of copper when the main conductor film is reflowed. As a material of such a conductive barrier film 25a, a high melting point metal nitride such as tungsten nitride (WN) or tantalum nitride (TaN) which hardly reacts with copper can be used instead of titanium nitride. As the material of the conductive barrier film 25a, a material obtained by adding silicon (Si) to a high melting point metal nitride, tantalum (Ta), titanium (Ti), tungsten (W), titanium tungsten (T Refractory metals such as TiW) alloys can also be used.
[0044]
Subsequently, a main conductor film (second conductor film) 25b made of copper and having a relatively large thickness of, for example, about 800 to 1600 nm is formed on the conductive barrier film 25a. The main conductor film 25b can be formed using, for example, a CVD method, a sputtering method, a plating method, or the like. Thereafter, the main conductor film 25b is reflowed by performing a heat treatment on the substrate 1 in a non-oxidizing atmosphere (for example, a hydrogen atmosphere) at, for example, about 475 ° C., and copper is buried in the wiring grooves 24 without gaps.
[0045]
Next, the main conductor film 25b, the conductive barrier film 25a, and the insulating film 22 are polished by the CMP method until the upper surface of the insulating film 21 is exposed. As a result, as shown in FIG. 5, a second layer wiring (wiring) 25 including the relatively thin conductive barrier film 25a and the relatively thick main conductor film 25b is formed in the wiring groove 24. The second layer wiring 25 is electrically connected to the first layer wiring 15 via the plug 19.
[0046]
FIG. 6 is a plan view of a main part of a region corresponding to FIG. 1 during a manufacturing step of the semiconductor device subsequent to FIG. 5, and FIG. 7 is a sectional view taken along line AA of FIG. Note that, also in FIG. 7, portions corresponding to the structure below the insulating film 17 in FIG. 2 are not shown.
[0047]
After forming the second layer wiring (wiring) 25 in the wiring groove 24, the semiconductor substrate 1 is placed in the processing chamber of the plasma CVD apparatus, and the substrate 1 (particularly, Ammonia (NH) is applied to the CMP surface where the second layer wiring 25 is exposed. Three ) Perform plasma treatment. Or N Two Gas and H Two Introduce gas and N Two / H Two Plasma treatment is performed. By such a reducing plasma treatment, copper oxide (CuO, CuO) on the surface of the copper wiring oxidized by CMP. Two ) Is reduced to copper (Cu), and a copper nitride (CuN) layer is formed on the surface (very thin region) of the second layer wiring 25. In addition, the insulating film 21 between the second layer wirings 25 is etched and removed by the plasma processing. Thereby, the structure shown in FIGS. 6 and 7 is obtained. Therefore, the insulating film 21 used to form the second layer wiring 25 is easily processed by a process that does not adversely affect the conductive barrier film 25a and the main conductor film 25b made of copper, for example, a reducing plasma process. It is preferable to use a material that can be etched to a predetermined temperature. When the insulating film 21 is removed by the oxygen plasma treatment, copper on the upper surface of the second layer wiring 25 is oxidized. Therefore, a conductive barrier film is selectively formed on the upper surface of the second layer wiring 25. There is a need. The second-layer wiring 25 has a planar shape, for example, a band shape as shown in FIG.
[0048]
In addition, the plasma treatment is a process of exposing the surface of a substrate or a member such as an insulating film or a metal film on the substrate to an environment in a plasma state when the member is formed on the substrate in a plasma state. This refers to treating a surface by applying a mechanical (bombardment) effect to the surface. The plasma in a reducing atmosphere refers to a plasma environment in which reactive species such as radicals, ions, atoms, and molecules having a reducing action, that is, an action of extracting oxygen, are predominantly present.
[0049]
FIG. 8 shows a cross-sectional view of a main part of another manufacturing step of the semiconductor device, following the step shown in FIG. In FIG. 8, the portions corresponding to the structure below the insulating film 17 in FIG. 2 are not shown.
[0050]
After the insulating film 21 is removed, cleaning is performed. Thereafter, as shown in FIG. 8, an insulating film 26 is formed over the entire main surface of the semiconductor substrate 1 by a plasma CVD method or the like. That is, the insulating film 26 is formed on the insulating film 20 so as to cover the upper surface and the side surfaces of the second layer wiring 25. The insulating film 26 is made of, for example, a silicon nitride film and functions as a barrier insulating film for copper wiring. Therefore, the insulating film 26 suppresses or prevents copper in the main conductor film 25b of the second layer wiring 25 from diffusing into the interlayer insulating film 28 to be formed later. As another material of the insulating film 26, for example, a single film of a silicon carbide (SiC) film, a silicon carbonitride (SiCN) film, or a silicon oxynitride (SiON) film may be used. When these films are used, the dielectric constant can be significantly reduced as compared with the silicon nitride film, so that the wiring capacitance can be reduced and the operation speed of the semiconductor device can be improved. Examples of the silicon carbide film formed by the plasma CVD method include BLOk (manufactured by AMAT). The film forming gas is as described above. When forming the SiCN film, for example, helium (He) and ammonia (NH) Three ) And trimethylsilane (3MS). As the silicon oxynitride film formed by the plasma CVD method, for example, there is PE-TMS (manufactured by Canon, dielectric constant = 3.9). In forming the silicon oxynitride film, for example, a trimethoxysilane (TMS) gas and a nitrogen oxide (N Two O) A mixed gas with a gas is used.
[0051]
In this embodiment, the insulating film 26 is conformally formed under the condition that the coverage between the closest wirings (between the minimum adjacent wiring and the minimum pitch wiring) is overhang, that is, between the closest wirings. Under the condition not performed, the insulating film 26 is formed. Here, the closest wiring corresponds to a wiring having a minimum distance between adjacent wirings (distance between adjacent wirings) in the same layer wiring. It is more important to reduce the parasitic capacitance between the closest wirings.
[0052]
As the deposition of the insulating film 26 progresses between the adjacent wirings, the reactive species gradually become less likely to enter the lower side by being blocked by deposits near the upper part 25c of the opposing wiring side surface (wiring-facing surface). For this reason, the deposition rate near the lower portion 25d of the opposing wiring side surface is lower than the deposition rate near the upper portion 25c. Therefore, the thickness of the insulating film 26 deposited on the opposing wiring side surface is not uniform, and the thickness near the upper portion 25c is larger than that near the lower portion 25d. Such a phenomenon is more remarkable between the closest wirings of the second-layer wiring 25, that is, between the closest wirings of the second-layer wiring 25.
[0053]
For this reason, between the closest wirings of the second layer wiring 25, the insulating film 26 does not have a conformal shape reflecting the shape of the second layer wiring 25, and has a groove or recessed portion 27a as shown in FIG. Occurs. The size of the upper opening 27b of the concave portion 27a of the insulating film 26 is smaller than the internal size of the concave portion 27a. That is, in the vicinity of the upper opening 27b, the opposing inner wall (the surface of the insulating film 26) of the concave portion 27a of the insulating film 26 gradually narrows as approaching the upper opening 27b. In FIG. 8, the cross-sectional shape of the concave portion 27a is only schematically shown, and the concave portion 27a can have various cross-sectional shapes such as a substantially elliptical shape. Further, the insulating film 26 may be formed until the upper opening 27b of the recess 27a is closed. Further, the insulating film 26 is formed until the upper opening 27b of the concave portion 27a and the opening (not shown) on the side (the direction perpendicular to the plane of FIG. 8) are closed, and as shown in FIG. A void or void 27c in which the material of the insulating film 26 does not exist may be formed in the insulating film 26 between the closest wirings of the wiring 25. Therefore, in the present embodiment, the space between the closest wirings of the second layer wiring 25 is not completely filled with the material of the insulating film 26.
[0054]
In addition, the insulating film 26 can be formed by a plasma CVD method or the like. By adjusting the film forming conditions of the insulating film 26, the recess 27a can be easily formed between the nearest wirings as described above. Can be formed. The second layer wiring 25 does not need to be formed in a reverse tapered shape. Therefore, the electric field concentration on the upper end of the second layer wiring 25 can be reduced.
[0055]
In the present embodiment, since the upper surface and the side surfaces of the second layer wiring 25 are covered with the insulating film 26 as a barrier insulating film, the conductive barrier film 25a is omitted in the second layer wiring 25, and the main conductor made of copper is used. The second layer wiring 25 can be formed only by the film 25b.
[0056]
10 to 19 are cross-sectional views of main parts in the manufacturing process of the semiconductor device following FIG. 10 to 19, the portions corresponding to the structure below the insulating film 17 in FIG. 2 are not shown.
[0057]
After forming the insulating film 26, an insulating film 28 is formed on the insulating film 26. In this embodiment, as shown in FIG. 10, the insulating film 28 is formed so that the material of the insulating film 28 does not completely fill the space between the closest wirings, that is, does not completely fill the recessed portion 27a. I do. The insulating film 28 is made of the same material as the insulating film 16, that is, a Low-K material. As described above, the size of the upper opening 27b of the concave portion 27a of the insulating film 26 is smaller than the internal size of the concave portion 27a. For this reason, when the insulating film 28 is formed by, for example, a coating method, the material of the insulating film 28 almost enters the inside of the concave portion 27a between the closest wirings of the second layer wiring 25 due to its surface tension and the like. Absent. Therefore, at the stage where the insulating film 28 is formed, a void or void 27 in which the material of the insulating films 26 and 28 does not exist is formed between the closest wirings of the second layer wiring 25. The void 27 is a space surrounded by the materials of the insulating films 26 and 28, and the inside thereof may be a vacuum or a gas component in the atmosphere for forming the insulating film 28 may be present. On the other hand, in a region where the distance between the adjacent wirings of the second layer wiring 25 is large, the material of the insulating film 28 easily fills the space between the second layer wirings 25, and the void 27 is not formed. For this reason, it is possible to maintain the mechanical strength.
[0058]
Also, when the insulating film 28 is formed by the CVD method, it is difficult for the reactive species to enter the recessed portion 27a of the insulating film 26 between the closest wirings of the second layer wiring 25. For this reason, the material of the insulating film 28 is hardly deposited in the concave portion 27a of the insulating film 26, and the void 27 is formed between the closest wirings of the second layer wiring 25.
[0059]
FIG. 10 illustrates a case where the insulating film 28 is formed on the insulating film 26 in a state where the recess 27a is formed in the insulating film 26 between the closest wirings of the second layer wiring 25 as shown in FIG. ing. When the void 27c is formed in the insulating film 26 between the closest wirings of the second layer wiring 25 as shown in FIG. 9, the material of the insulating film 28 does not enter the void 27c in the insulating film 26. An insulating film is formed on the insulating film. As a result, a void or void 27 in which the material of the insulating films 26 and 28 does not exist is formed between the closest wiring of the second layer wiring 25.
[0060]
In order to reduce the parasitic capacitance between the upper layer wiring (third layer wiring 38 described later) and the lower layer wiring (second layer wiring), the insulating film 28 may be formed using the above Low-K material. Although preferable, the insulating film 28 can be formed of, for example, a silicon oxide film formed by a CVD method. However, the dielectric constant of the insulating film 28 is preferably lower than the dielectric constant of the insulating film 26 in order to reduce the parasitic capacitance between the upper wiring and the lower wiring. In the case where the insulating film 28 is formed by a CVD method or the like and the upper surface thereof has irregularities, the surface can be planarized by a CMP method or the like.
[0061]
Next, as shown in FIG. 11, insulating films 29 and 30 are sequentially formed on the insulating film 28 by using a CVD method or the like. The insulating film 29 is made of, for example, a silicon nitride film, and the insulating film 30 is made of, for example, a silicon oxide film. A CMP process is performed as necessary to planarize the upper surface of the insulating film 30. As another material of the insulating film 29, for example, a silicon carbide film or a SiCN film may be used. Further, as another material of the insulating film 30, for example, a silicon oxynitride (SiON) film such as PE-TMS (manufactured by Canon, dielectric constant = 3.9) can be used, and in some cases, the insulating film 30 is formed. You don't have to.
[0062]
Next, an insulating film 31 is formed on the insulating film 30. The insulating film 31 is preferably made of the same material as the insulating film 21, that is, a material that can be etched by reducing plasma treatment.
[0063]
Next, insulating films 32 and 33 are sequentially formed on the insulating film 31. The insulating film 32 can be formed from the same material as the insulating film 22. The insulating film 33 is made of, for example, a silicon nitride film. Further, as another material of the insulating film 33, for example, a silicon carbide film or a SiCN film may be used.
[0064]
Next, an antireflection film 34a and a photoresist film are sequentially formed on the insulating film 33, and the photoresist film is patterned by exposure to form a photoresist pattern 34b. As a result, the structure shown in FIG. 11 is obtained. Then, the antireflection film 34a is selectively removed by a dry etching method using the photoresist pattern 34b as an etching mask. Thereafter, the insulating film 33 is selectively removed by a dry etching method using the photoresist pattern 34b as an etching mask, and an opening 35 is formed. In the step of forming the opening 35, the insulating film 32 functions as an etching stopper.
[0065]
Next, after removing the remaining photoresist pattern 34b and antireflection film 34a, an antireflection film 36a is formed on the insulating film 33 including the inside of the opening 35. Then, a photoresist film is formed on the antireflection film 36a, and the photoresist film is patterned by exposure to form a photoresist pattern 36b. Thereby, the structure shown in FIG. 12 is obtained.
[0066]
Next, the antireflection film 36a is selectively removed by a dry etching method using the photoresist pattern 36b as an etching mask. Then, the insulating film 32 is selectively removed by a dry etching method using the photoresist pattern 36b as an etching mask to form an opening 37, and the insulating film 31 is exposed at the bottom of the opening 37. Then, the insulating film 31 exposed from the opening 37 is made NH.sub.3. Three Plasma treatment or N Two / H Two The photoresist pattern 36b and the antireflection film 36a are removed by ashing while etching by plasma treatment or the like. Thus, the structure shown in FIG. 13 is obtained. The removal of the photoresist pattern 36b and the antireflection film 36a can be performed after the etching process of the insulating film 31.
[0067]
Next, as shown in FIG. 14, the insulating film 30 exposed at the bottom of the opening 37, the insulating film 29 thereunder, and the insulating film 32 exposed from the opening 35 are removed by dry etching or the like. The insulating film 28 is exposed at the bottom of the opening 37 and the insulating film 31 is exposed from the opening 35. At this time, the upper portion of the insulating film 33 functioning as an etching mask is etched and thinned. However, if the insulating film 33 is formed relatively thick when the insulating film 33 is formed, the insulating film 33 is not completely removed.
[0068]
Next, as shown in FIG. 15, the insulating film 28 exposed at the bottom of the opening 37 and the insulating film 31 exposed from the opening 35 are removed by a dry etching method or the like. At this time, the insulating film 33 functions as an etching mask, and the insulating films 26 and 30 function as an etching stopper.
[0069]
Next, as shown in FIG. 16, the insulating film 26 exposed at the bottom of the opening 37 is removed by a dry etching method or the like, and the second-layer wiring 25 is exposed at the bottom of the opening 37. At this time, the exposed insulating films 30 and 33 are also removed.
[0070]
Next, a conductive barrier film 38a made of the same material as the conductive barrier film 25a, for example, titanium nitride is formed on the entire main surface of the substrate 1 by a sputtering method or the like. Then, a main conductor film 38b made of copper is formed on the conductive barrier film 38a so as to fill the openings 37 and 35 in the same manner as the main conductor film 25b.
[0071]
Next, the main conductor film 38b, the conductive barrier film 38a, and the insulating film 32 are polished by a CMP method until the upper surface of the insulating film 31 is exposed. As a result, as shown in FIG. 17, a third layer wiring (wiring) 38 is formed in the wiring groove formed by the openings 35 and 37. The third layer wiring 38 has a relatively thin conductive barrier film 38a and a relatively thick main conductor film 38b, and is electrically connected to the second layer wiring 25.
[0072]
Next, a process similar to the plasma process for removing the insulating film 21 between the second-layer wirings 25 is performed to remove the insulating film 31 between the third-layer wirings 38. Then, an insulating film 39 as a barrier insulating film of the third layer wiring 38 is formed in the same manner as the insulating film 26. As a result, as shown in FIG. 18, a recess 40 a similar to the recess 27 a is formed between the closest wirings of the third layer wiring 38.
[0073]
Next, as shown in FIG. 19, an insulating film 41 made of the same Low-K material as the insulating film 28 is formed on the insulating film 39. As in the process of forming the insulating film 28, the material of the insulating film 41 cannot enter the recessed portion 40a of the insulating film 39 between the closest wirings of the third layer wiring 38 due to its surface tension and the like. Therefore, at the stage when the insulating film 41 is formed, a void or a void 40 is formed between the closest wirings of the third layer wiring 38. On the other hand, in a region where the distance between the adjacent wirings of the third-layer wiring 38 is large, the material of the insulating film 41 enters between the second-layer wirings 38 and no void is formed, so that the mechanical strength can be maintained. In the case where the insulating film 41 is formed by a CVD method or the like and the upper surface thereof has irregularities, the insulating film 41 can be planarized by a CMP method or the like.
[0074]
Next, an insulating film 42 is formed over the insulating film 41 by using a CVD method or the like. The insulating film 42 is made of, for example, a silicon nitride film. A CMP process is performed as necessary to planarize the upper surface of the insulating film 42. In the case where the insulating film 41 is planarized by a CMP method or the like, the CMP processing of the insulating film 42 can be omitted. As another material of the insulating film 42, for example, a silicon carbide film, a SiCN film, or a silicon oxynitride film can be used. Thus, the structure shown in FIG. 19 is obtained. Further, if necessary, the same manufacturing process can be repeated to form an upper layer wiring after the fourth layer wiring. Further, the first layer wiring 15 may be a copper wiring formed in the same manner as the second layer wiring 25, and the second layer wiring 25 may be a copper wiring formed in the same manner as the third layer wiring 38.
[0075]
According to the present embodiment, there is no CMP surface (surface polished by CMP) between the same-layer wirings. That is, the insulating films 21 and 31 polished in the CMP process for forming the second-layer wiring 25 and the third-layer wiring 38 are removed, and the insulating films 21 and 31 are covered so as to cover the second-layer wiring 25 and the third-layer wiring 38. Barrier insulating films 26 and 39 are formed. For this reason, in the second layer wiring 25 and the third layer wiring 38, the upper surfaces of the same layer wiring are not connected via the CMP surface. Thereby, the TDDB life can be improved, and the dielectric breakdown resistance between wirings can be improved. Further, the reliability of the semiconductor device can be improved.
[0076]
Further, since voids 27 and 40 in which no film material exists between the closest wirings in the same layer wiring requiring the most capacitance reduction are formed, the capacitance between wirings can be reduced. Even if a material having a relatively high dielectric constant is used for the barrier insulating films 26 and 39 of the wiring, the capacitance between the wirings can be reduced.
[0077]
In a region where the distance between adjacent wirings of the same layer wiring is large, a Low-K material is formed without forming a void between the wirings. For this reason, it is possible to maintain the overall mechanical strength.
[0078]
Further, in the present embodiment, the void 27 or 40 may be formed between the wirings where the interval between adjacent wirings is relatively small and the parasitic capacitance between them is desired to be reduced, even if not between the closest wirings. How long the voids are formed between the wirings can be controlled by adjusting the conditions for forming the insulating films 26 and 39 and the conditions for forming the insulating films 28 and 41. Thereby, in a region where the wiring pattern density is low, voids are formed between adjacent wirings to reduce the capacitance between wirings. In a region where the wiring pattern is dense, the spaces between the wirings are filled with a Low-K material, and the mechanical strength is reduced. Can be secured.
[0079]
The present inventor has examined the effect of reducing the capacitance of the wiring structure of the present embodiment through experiments and simulations. As a comparative example, a copper wiring structure in which an insulating film and an interlayer insulating film for embedding a wiring are made of a Low-K material and formed by a general damascene technique was used.
[0080]
As a result, the wiring structure of the present embodiment was able to reduce the capacitance between wirings by about 20 to 30% as compared with the comparative example. Further, the capacitance between the upper wiring and the lower wiring hardly changed, and only the capacitance between the wirings in the same layer decreased. For this reason, the influence of wiring crosstalk can be reduced. In addition, the effective dielectric constant εr (εr in the copper wiring structure of the comparative example is about 3.1) was significantly reduced to about 2.3 to 2.7. Therefore, a low-capacity wiring structure of one generation or more can be realized by using the same generation Low-K material for the interlayer insulating film.
[0081]
(Embodiment 2)
20 to 25 are main-portion cross-sectional views of a semiconductor device according to another embodiment of the present invention during the manufacturing process thereof. Since the manufacturing steps up to FIG. 10 are the same as those in the first embodiment, the description thereof is omitted here, and the manufacturing steps subsequent to FIG. 10 will be described.
[0082]
After the structure shown in FIG. 10 is formed, as shown in FIG. 20, an insulating film 29 made of, for example, a silicon nitride film and an insulating film 30 made of, for example, a silicon oxide film are formed on the insulating film 28 by a CVD method or the like. Are formed in order. A CMP process is performed as necessary to planarize the upper surface of the insulating film 30. In some cases, the insulating film 30 may not be formed.
[0083]
Next, an antireflection film 50a and a photoresist film are sequentially formed on the insulating film 33, and the photoresist film is patterned by exposure to form a photoresist pattern 50b.
[0084]
Next, as shown in FIG. 21, the antireflection film 50a is selectively removed by a dry etching method using the photoresist pattern 50b as an etching mask, and then, by a dry etching method using the photoresist pattern 50b as an etching mask. The openings 51 are formed by selectively removing the insulating films 29 and 30. In the step of forming the opening 51, the insulating film 28 functions as an etching stopper. After that, the remaining photoresist pattern 50b and antireflection film 50a are removed.
[0085]
Next, the insulating film 31 is formed on the insulating film 30 including the inside of the opening 51. Then, an insulating film 32 is formed on the insulating film 31. Unlike the first embodiment, the insulating film 33 need not be formed in this embodiment.
[0086]
Next, an antireflection film 52a is formed on the insulating film 32. Then, a photoresist film is formed on the antireflection film 52a, and the photoresist film is patterned by exposure to form a photoresist pattern 52b. Thereby, the structure shown in FIG. 22 is obtained.
[0087]
Next, the antireflection film 52a is selectively removed by a dry etching method using the photoresist pattern 52b as an etching mask. Then, the insulating film 32 is selectively removed by a dry etching method using the photoresist pattern 52b as an etching mask to form an opening 53, and the insulating film 31 is exposed at the bottom of the opening 53. Then, NH Three Plasma treatment or N Two / H Two The photoresist pattern 52b and the antireflection film 52a are removed by ashing while etching the insulating film 31 exposed from the opening 53 and the insulating film 28 exposed from the opening 51 by plasma treatment or the like. At this time, the insulating film 26 and the insulating film 30 function as an etching stopper. Thereby, the structure shown in FIG. 23 is obtained. The removal of the photoresist pattern 52b and the antireflection film 52a can also be performed after the etching process of the insulating films 28 and 31.
[0088]
Next, as shown in FIG. 24, the insulating film 26 exposed at the bottom of the opening 51 is removed by a dry etching method or the like, and the second layer wiring 25 is exposed at the bottom of the opening 51. At this time, the exposed insulating films 30 and 32 may also be removed.
[0089]
Next, a conductive barrier film 38a made of, for example, titanium nitride is formed on the entire main surface of the substrate 1 by a sputtering method or the like. Then, a main conductor film 38b made of copper is formed on the conductive barrier film 38a so as to fill the openings 51 and 53.
[0090]
Next, the main conductor film 38b and the conductive barrier film 38a are polished by the CMP method until the upper surface of the insulating film 31 is exposed. Thus, as shown in FIG. 25, the third layer wiring (wiring) 38 is formed in the wiring groove formed by the openings 51 and 53. The third layer wiring 38 has a relatively thin conductive barrier film 38a and a relatively thick main conductor film 38b, and is electrically connected to the second layer wiring 25.
[0091]
Subsequent manufacturing steps are the same as the manufacturing steps in FIG. 17 and subsequent figures in the first embodiment, and a description thereof will be omitted.
[0092]
(Embodiment 3)
FIG. 26 is a fragmentary cross-sectional view of a semiconductor device according to another embodiment of the present invention during a manufacturing step. The semiconductor device according to the present embodiment includes a wiring layer in which voids are formed between adjacent wirings and the adjacent wirings are not connected by a CMP plane, like the second layer wiring 25 and the third layer wiring 36 in the first embodiment. And a wiring layer formed by using a general embedded wiring technique. In FIG. 26, the steps up to the step of forming the insulating film 42 are almost the same as the steps up to FIG. 19 of the first embodiment, and thus the description thereof is omitted, and the subsequent steps are described here.
[0093]
In the present embodiment, an insulating film 60 made of silicon oxide or the like is formed on the insulating film 42, and a fourth-layer wiring 61 is formed in the same manner as the third-layer wiring 38. Then, an insulating film 62 functioning as a barrier insulating film is formed in the same manner as the insulating film 26, and an insulating film 64 is formed thereon in the same manner as the insulating film 28. In the fourth-layer wiring 61 as well, similarly to the second-layer wiring 25 and the third-layer wiring 36, a void 63 is formed between the closest wirings.
[0094]
The fifth and subsequent wiring layers are formed by using a general embedded wiring technology, for example, a general dual damascene technology. That is, an insulating film 65 made of silicon nitride, silicon carbide, silicon carbonitride, or silicon oxynitride film (for example, PE-TMS (manufactured by Canon)), an insulating film 66 made of silicon oxide or the like, and a low-K An insulating film 67 made of a material or the like and a material similar to the insulating film 65, for example, an insulating film 68 made of silicon nitride or the like and an insulating film 69 made of silicon oxide or the like are formed. Then, the fifth layer wiring 70 buried in the wiring grooves formed in the insulating films 62 and 64 to 69 is formed by using the dual damascene technique. Then, an insulating film 71 made of silicon nitride, silicon carbide, silicon carbonitride, silicon oxynitride, or the like is formed as a barrier insulating film on the insulating film 69 including the upper surface of the fifth layer wiring 70. Then, on the insulating film 71, an insulating film 72 made of a Low-K material or the like, a material similar to the insulating film 65, for example, an insulating film 73 made of silicon nitride or the like, an insulating film 74 made of silicon oxide or the like, a Low-K material An insulating film 75 made of, for example, the same material as the insulating film 65, for example, an insulating film 76 made of silicon nitride or the like and an insulating film 77 made of silicon oxide or the like are formed. Then, the sixth layer wiring 78 embedded in the wiring groove formed in the insulating films 71 to 77 is formed by using the dual damascene technique. Then, on the insulating film 77 including the upper surface of the sixth layer wiring 78, an insulating film 79 made of the same material as the insulating film 71, for example, silicon nitride or the like is formed as a barrier insulating film.
[0095]
The insulating films 28, 41, 64, 67, 72, and 75 are formed by a CVD method, for example, a silicon oxide film, an FSG (SiOF-based material) film, a SiOC film, or a porous silicon (Porus-Si) -based material. A film can be used, and in that case, the formation of the insulating films 30, 60, 66, 68, 69, 74, 76, and 77 can be omitted.
[0096]
In a multilayer wiring structure, in a wiring layer in which the distance between adjacent wirings is relatively small, that is, in a wiring layer having a relatively small wiring pitch, the capacitance between wirings increases and the TDDB life tends to decrease. According to the present embodiment, in a wiring layer in which the inter-wiring capacitance is increased and the TDDB life is apt to be reduced, the CMP surface is eliminated between the same-layer wirings to improve the TDDB life and to improve the TDDB life. By forming voids between the contact wirings, the capacitance between the wirings can be reduced.
[0097]
(Embodiment 4)
27 and 29 to 31 are conceptual plan views showing wiring patterns of a semiconductor device according to another embodiment of the present invention. FIG. 28 is a sectional view taken along line BB of FIG. Since the structure and the forming process of the wiring pattern are almost the same as those of the second layer wiring 25 or the third layer wiring 36 of the first embodiment, the description is omitted here.
[0098]
In the present embodiment, a dummy wiring 82 is provided around the main wiring 81. The main body wiring 81 is a wiring pattern indispensable as an electric circuit of the semiconductor device. The main wiring 81 corresponds to, for example, the second-layer wiring 25 or the third-layer wiring 38, and is electrically connected to a gate, a source / drain region, and the like of the MISFET. The dummy wiring 82 is a conductor pattern formed at the same time as the main body wiring 81 and having the same structure, but is not required as an electric circuit of the semiconductor device, that is, a conductor pattern which does not function as a wiring. The dummy wiring 82 is set to the ground potential without being electrically connected to, for example, the gate or the source / drain region of the MISFET. In the present embodiment, a void (not shown) is formed between adjacent main wirings 81, and a void (not shown) is also formed between main wiring 81 and dummy wiring 82. The void forming process is the same as in the first embodiment. By providing the dummy wiring 82, voids can be formed on both sides of the main wiring 81. Therefore, the parasitic capacitance of the main body wiring 81 can be further reduced. 27 to 30 show examples of formation patterns of the main wiring 81 and the dummy wiring 82. If necessary, FIGS. 27 to 30 and other various wiring patterns can be formed.
[0099]
For example, as shown in FIGS. 27 and 28, a dummy wiring 82 can be provided so as to surround one isolated main wiring 81.
[0100]
In addition, as shown in FIG. 29, a dummy wiring 82 can be provided so as to surround the plurality of main wirings 81 arranged in parallel with each other.
[0101]
Further, as shown in FIG. 30, a dummy wiring 82 may be provided so as to surround the plurality of main wirings 81 arranged in parallel with each other, and a dummy wiring 82 may be provided between the plurality of main wirings 81.
[0102]
Further, the dummy wiring pattern need not be formed continuously. For example, as shown in FIG. 31, a discontinuous dummy wiring can be provided.
[0103]
(Embodiment 5)
FIG. 32 is a conceptual plan view showing a wiring pattern of a semiconductor device according to another embodiment of the present invention. The wiring pattern 85 in FIG. 32 corresponds to, for example, the second-layer wiring 25 or the third-layer wiring 36, and the structure and the forming process are the same as those in the first embodiment, and the description is omitted here.
[0104]
In the present embodiment, in the wiring pattern 85, a wide wiring portion or a reservoir portion 87 is provided near the through hole formation region 86. This prevents the through-hole from being displaced from the wiring pattern and from being missed. In FIG. 32, a position 86 corresponding to a through hole to be formed thereon is indicated by a dotted line. In the photolithography process for forming the through-hole, the position of the actually formed through-hole may be deviated from a desired position (the position indicated by the dotted line in FIG. 32) due to a misalignment of the photomask. Even in such a case, since the reservoir portion 87 having a large wiring width is provided, it is possible to prevent the through hole from coming off the wiring pattern 85. Therefore, it is possible to more accurately prevent a void (not shown) formed adjacent to the wiring 85 from being exposed in the through hole forming step.
[0105]
(Embodiment 6)
FIG. 33 is a fragmentary cross-sectional view of the semiconductor device according to another embodiment of the present invention during the manufacturing process thereof, which corresponds to the process step of FIG.
[0106]
In the present embodiment, unlike the first embodiment, the insulating films 26 and 39 functioning as barrier insulating films for copper wiring are not formed. In the present embodiment, metal cap films 91 and 92 made of, for example, tungsten or the like are formed as conductive barrier films for preventing copper diffusion on the second layer wiring 25 and the third layer wiring 38 which are copper wirings. I do. Therefore, the second layer wiring 25 is composed of the conductive barrier film 25a, the main conductor film 25b and the metal cap film 91, and the third layer wiring 38 is composed of the conductive barrier film 38a, the main conductor film 38b and the metal cap film 92. Consists of Further, since the insulating films 26 and 39 are not formed, the insulating films 28 and 39 made of a Low-K material completely fill the second-layer wiring 25 and the third-layer wiring 36 between adjacent wirings in the same layer, and the wiring between the closest wirings is formed. No voids 27 and 40 are formed.
[0107]
The metal cap film 91 can be formed by a selective tungsten CVD method or the like. For example, as shown in FIG. 5, after forming the second layer wiring 25 embedded in the wiring groove, tungsten hexafluoride (WF) 6 ) And hydrogen (H Two A) A metal cap film 91 is formed by selectively depositing a tungsten film on the upper surface of the second layer wiring 25 exposed from the insulating film 21 by a CVD method using a gas. Then, the insulating film 21 is removed, and the insulating film 28 is formed so as to cover the second-layer wiring 25 and fill the space between adjacent wirings without forming the barrier insulating film 26. The metal cap film 92 can be formed in the same manner as the metal cap film 91. As another material of the metal cap films 91 and 92, another refractory metal or refractory metal nitride that functions as a barrier film, for example, titanium nitride (TiN) or tantalum nitride (TaN) can be used. Other structures and manufacturing steps are substantially the same as those in the first embodiment, and thus detailed description is omitted here.
[0108]
According to the present embodiment, in second layer wiring 25 and third layer wiring 38 as copper wiring, bottom surfaces and side surfaces of main conductor films 25b and 38b made of copper are formed of conductive barrier film 25a made of titanium nitride or the like. 38a, and upper surfaces of the main conductor films 25b and 38b are covered with metal cap films 91 and 92 made of tungsten or the like. Therefore, it is not necessary to form a barrier insulating film on the second layer wiring 25 and the third layer wiring 38. Since there is no CMP surface between the wirings in the same layer, the TDDB life can be improved, and the dielectric breakdown resistance between the wirings can be improved. Thus, the reliability of the semiconductor device can be improved. Further, since the space between adjacent wirings in the same layer can be filled with only the Low-K material film, the capacitance between wirings can be reduced.
[0109]
(Embodiment 7)
FIG. 34 is a fragmentary cross-sectional view of a semiconductor device according to another embodiment of the present invention during the manufacturing process thereof, which corresponds to the process step of FIG.
[0110]
In the present embodiment, unlike the first embodiment, insulating films 26 and 39 functioning as barrier insulating films for copper wiring are formed conformally with respect to second-layer wiring 25 and third-layer wiring 38. ing. That is, the insulating films 26 and 39 have shapes reflecting the shapes of the second-layer wiring 25 and the third-layer wiring 38, and have a substantially uniform thickness in each of the regions. For this reason, the size of the frontage of the concave portion 27d of the insulating film 26 is substantially the same as the internal size of the concave portion 27d. Therefore, the insulating film 28 is formed such that the Low-K material forming the insulating film 28 fills the recessed portion 27d of the insulating film 26. That is, no void is formed between the closest wirings of the second layer wiring 25, and the Low-K material is embedded. The same applies to the third layer wiring 38. Other structures and manufacturing steps are the same as those in the first embodiment, and a detailed description thereof will not be repeated.
[0111]
According to the present embodiment, since there is no CMP surface between the wirings in the same layer, the TDDB life can be improved, and the dielectric breakdown resistance between the wirings can be improved. Thus, the reliability of the semiconductor device can be improved. In addition, since the space between adjacent wirings in the same layer is filled with only the barrier insulating film and the Low-K material film, the capacitance between wirings can be reduced.
[0112]
(Embodiment 8)
FIG. 35 is a fragmentary cross-sectional view of a semiconductor device according to another embodiment of the present invention during the manufacturing process thereof, which corresponds to the process step of FIG.
[0113]
In the present embodiment, similarly to the above-described sixth embodiment, the insulating films 26 and 39 functioning as the barrier insulating films for the copper wiring are not formed, and the copper wiring is formed on the second layer wiring 25 and the third layer wiring 38. Metal cap films 91 and 92 made of, for example, tungsten or the like are formed as a conductive barrier film for preventing diffusion of GaN. Therefore, the second layer wiring 25 is composed of the conductive barrier film 25a, the main conductor film 25b and the metal cap film 91, and the third layer wiring 38 is composed of the conductive barrier film 38a, the main conductor film 38b and the metal cap film 92. Consists of
[0114]
However, in the present embodiment, unlike Embodiment 6, voids 93 and 94 are formed between adjacent wirings in the same layer of the second-layer wiring 25 and the third-layer wiring 36, for example, between the closest wirings. . The void 93 can be formed, for example, as follows. When the insulating film 28 is formed on the insulating film 20 so as to cover the second-layer wiring 25, the coverage between the closest wirings overhangs as in the step of forming the insulating film 26 of the first embodiment. The insulating film 28 is formed under various conditions. The insulating film 28 is formed to a predetermined thickness. As a result, a void 93 is formed in the insulating film 28 between the closest wirings. The void 94 can be formed in the same manner as the void 93. Therefore, in the present embodiment, the insulating films 28 and 41 are preferably made of a Low-K material that can be formed by the CVD method. For example, an FSG (SiOF-based material) film, a SiOC film, or the like formed by the CVD method A porous silicon (Porus-Si) material film can be used. Alternatively, a silicon oxide film formed by a CVD method can be used. Other structures and manufacturing steps are substantially the same as those in the first embodiment, and thus detailed description is omitted here.
[0115]
According to the present embodiment, in second layer wiring 25 and third layer wiring 38 as copper wiring, bottom surfaces and side surfaces of main conductor films 25b and 38b made of copper are formed of conductive barrier film 25a made of titanium nitride or the like. 38a, and upper surfaces of the main conductor films 25b and 38b are covered with metal cap films 91 and 92 made of tungsten or the like. Therefore, it is not necessary to form a barrier insulating film on the second layer wiring 25 and the third layer wiring 38. Since there is no CMP surface between the wirings in the same layer, the TDDB life can be improved, and the dielectric breakdown resistance between the wirings can be improved. Thus, the reliability of the semiconductor device can be improved. Alternatively, a void may be formed between the closest wirings in the same layer wiring requiring the most capacitance reduction, and a region other than the void may be filled with only the Low-K material film. This makes it possible to reduce the capacitance between wirings.
[0116]
(Embodiment 9)
FIG. 36 is a fragmentary cross-sectional view of the semiconductor device according to another embodiment of the present invention during the manufacturing process thereof, which corresponds to the process step of FIG.
[0117]
In the present embodiment, similarly to the above-described sixth and eighth embodiments, the insulating films 26 and 39 functioning as the barrier insulating films of the copper wiring are not formed, and the upper portions of the second-layer wiring 25 and the third-layer wiring 38 are formed. As a conductive barrier film for preventing copper diffusion, metal cap films 91 and 92 made of, for example, tungsten are formed. Therefore, the second layer wiring 25 is composed of the conductive barrier film 25a, the main conductor film 25b and the metal cap film 91, and the third layer wiring 38 is composed of the conductive barrier film 38a, the main conductor film 38b and the metal cap film 92. Consists of
[0118]
However, in the present embodiment, unlike the sixth embodiment, voids 96 and 99 are formed between adjacent wirings in the same layer of the second-layer wiring 25 and the third-layer wiring 36, for example, between the closest wirings. . The void 96 can be formed, for example, as follows.
[0119]
An insulating film 95 is formed on the insulating film 20 by a CVD method or the like so as to cover the second layer wiring 25. The insulating film 95 is preferably made of a Low-K material that can be formed by a CVD method. For example, an FSG (SiOF-based material) film, a SiOC film, or a porous silicon (Porus-Si) -based material film formed by a CVD method Can be used. It is also possible to use a silicon oxide film formed by a CVD method. At this time, as in the step of forming the insulating film 26 of the first embodiment, the insulating film 95 is formed under the condition that the coverage between the closest wirings overhangs. As a result, a recess similar to the recess 27a of the first embodiment is formed in the insulating film 95 between the closest wirings of the second layer wiring 25. Then, an insulating film 97 is formed over the insulating film 95 by a coating method or the like. The insulating film 97 is preferably made of a Low-K material that can be formed by a coating method, but a Low-K material that is formed by a method other than the coating method can also be used. As in the step of forming the insulating film 28 of the first embodiment, the material of the insulating film 97 hardly enters the recessed portion of the insulating film 95 between the closest wirings of the second layer wiring 25 due to its surface tension and the like. . Therefore, in the present embodiment, a void 96 surrounded by the insulating films 95 and 97 is formed between the closest wirings of the second layer wiring 25, as in the first embodiment.
[0120]
The void 99 can be formed in the same manner as the void 96. That is, an insulating film 98 made of the same material as the insulating film 95 and an insulating film 100 made of the same material as the insulating film 97 are sequentially formed, and the insulating film 98 is placed between the closest wirings of the third layer wiring 36. A void 99 is formed which is surrounded by and 100. Other structures and manufacturing steps are substantially the same as those in the first embodiment, and thus detailed description is omitted here.
[0121]
According to the present embodiment, in second layer wiring 25 and third layer wiring 38 as copper wiring, bottom surfaces and side surfaces of main conductor films 25b and 38b made of copper are formed of conductive barrier film 25a made of titanium nitride or the like. 38a, and upper surfaces of the main conductor films 25b and 38b are covered with metal cap films 91 and 92 made of tungsten or the like. Therefore, it is not necessary to form a barrier insulating film on the second layer wiring 25 and the third layer wiring 38. Since there is no CMP surface between the wirings in the same layer, the TDDB life can be improved, and the dielectric breakdown resistance between the wirings can be improved. Thus, the reliability of the semiconductor device can be improved. Alternatively, a void may be formed between the closest wirings in the same layer wiring requiring the most capacitance reduction, and a region other than the void may be filled with only the Low-K material film. This makes it possible to reduce the capacitance between wirings.
[0122]
(Embodiment 10)
37 to 44 are main-portion cross-sectional views of a semiconductor device according to another embodiment of the present invention during the manufacturing steps thereof. Since the manufacturing steps up to FIG. 7 are the same as those in the first embodiment, the description thereof is omitted here, and the manufacturing steps subsequent to FIG. 7 will be described. In FIGS. 37 to 44, the portions corresponding to the structure below the insulating film 17 in FIG. 2 are not shown.
[0123]
As in the first embodiment, an organic material film such as a material that can be easily etched by a reducing plasma treatment or the like (for example, the SiLK (manufactured by The Dow Chemical Co., USA) or FLARE (manufactured by Honeywell Electronic Materials, US)) The insulating film 21 made of an organic film) is subjected to a reducing plasma treatment (for example, NH 3 Three Plasma treatment or N Two / H Two After being removed by plasma treatment to obtain the structure of FIG. 7, cleaning is performed as necessary, and thereafter, as shown in FIG. 37, an insulating film (a semiconductor film) is formed on the entire main surface of the semiconductor substrate (semiconductor wafer) 1. A barrier insulating film) 111 is formed by a plasma CVD method or the like. That is, the insulating film 111 is formed on the insulating film 20 so as to cover the upper surface and the side surfaces of the second layer wiring 25.
[0124]
As described in the first embodiment, etching is easily performed by a process that does not adversely affect the second layer wiring 25 (the conductive barrier film 25a and the main conductor film 25b), for example, a reducing plasma process. By using a material that can be used as the material of the insulating film 21 and removing the insulating film 21 by such processing (reducing plasma processing), the second-layer wiring 25 is exposed without adversely affecting the second-layer wiring 25. Can be done. The insulating film 111 is made of the same material as the insulating film 26 in Embodiment 1 (for example, a silicon nitride film, a silicon carbide film, a silicon carbonitride film, a silicon oxynitride film, or a silicon oxycarbide film). Can function as a barrier insulating film. Therefore, the insulating film 111 suppresses or prevents copper in the main conductor film 25b of the second-layer wiring 25 from diffusing into an interlayer insulating film (insulating films 112 and 114) to be formed later.
[0125]
In this embodiment, the thickness of the insulating film 111 can be relatively thinner than the thickness of the insulating film 26 in the first embodiment, and is, for example, 20 to 50 nm. The insulating film 111 may be formed under the condition that the coverage between the closest wirings overhangs like the insulating film 26 of the first embodiment, but the insulating film 111 is formed conformally. It can also be carried out under conditions for film formation. Further, even when a material having a relatively high dielectric constant is used for the insulating film 111, the wiring capacitance can be reduced by reducing the thickness of the insulating film 111.
[0126]
After forming the insulating film 111, an insulating film 112 is formed on the insulating film 111, as shown in FIG. The insulating film 112 is formed so that the space between the nearest wirings of the second layer wiring 25 is not completely filled with the material of the insulating film 112, and the insulating film 112 is substantially formed between the nearest wiring and the recessed portion 27a of the first embodiment. A similar recess 113a is formed.
[0127]
In this embodiment, the insulating film 112 is formed over the insulating film 111 even between the closest wirings of the second layer wiring 25. Therefore, the insulating films 111 and 112 are formed on the opposing side surfaces of the two adjacent or adjacent second layer wirings 25 (nearest wirings). The film thickness of the insulating film 112 on the insulating film 111 on the opposing side surface of the two adjacent or adjacent second-layer wirings 25 (nearest wiring) is, for example, about 10 to 30 nm. Therefore, the side surface of the concave portion 113a is constituted by the surface of the insulating film 112.
[0128]
The insulating film 112 is formed by, for example, so-called planarization CVD or HDP-CVD (High Density Plasma-CVD), which is formed while simultaneously performing deposition (deposition) and etching of the insulating film 112. Can be membrane. For example, the insulating film 112 is formed while repeating deposition by the CVD method and argon sputter etching in the same apparatus. When a film is formed by such a method, the etching is dominant at the corners and the film hardly proceeds, and the deposition is dominant over the flat portion and the film forming material is easily deposited. For this reason, the insulating film 112 tends to have a shape as shown in FIG. Further, if the insulating film 112 is formed by the above-described method (planarization CVD method or HDP-CVD method), the insulating film 111 is formed on the insulating film 111 on the side surface of the second layer wiring 25 opposite to the closest wiring. 112 can be easily formed. In the recessed portion 113a of the insulating film 112 formed by the above-described method, the size of the upper opening 113b is smaller than the size of the inside of the recessed portion 113a, similarly to the recessed portion 27a in the first embodiment. You can also.
[0129]
The insulating film 112 is preferably made of a material that can be easily formed by the above-described method, for example, a silicon oxide film. As another material of the insulating film 112, a silicon oxide film containing fluorine (SiOF-based material), for example, an FSG (Fluorosilicate Glass) film can be used. By using an SiOF film having a low dielectric constant (a film having a lower dielectric constant than silicon oxide) as the insulating film 112, the capacitance between wirings can be further reduced. Further, as another material of the insulating film 122, a silicon oxycarbide (SiOC) film can be used.
[0130]
After the formation of the insulating film 112, an insulating film 114 is formed on the insulating film 112 as shown in FIG. In this embodiment mode, the insulating film 114 is formed so that the material of the insulating film 114 does not completely fill the space between the closest wirings, that is, does not completely fill the concave portion 113a. The insulating film 114 can be made of, for example, the same material as the insulating film 28 in Embodiment 1, that is, a Low-K material, and can be formed by, for example, a coating method or a CVD method. Further, as another material of the insulating film 114, for example, a silicon oxide film formed by a CVD method can be used. When a Low-K material is used as the material of the insulating film 114, the parasitic capacitance between the upper wiring and the lower wiring can be reduced.
[0131]
When the insulating film 112 is formed by the above-described method (planarization CVD method or HDP-CVD method), as described above, the size of the upper opening 113b of the concave portion 113a of the insulating film 112 is equal to the concave portion 113a. Can be smaller than the internal dimensions of the. For this reason, in the step of forming the insulating film 114, the insulating film 114 is formed inside the recess 113 a between the closest wirings of the second layer wiring 25, similarly to the step of forming the insulating film 28 in the first embodiment. Material hardly penetrates.
[0132]
Therefore, like the void 27 in the first embodiment, also in the present embodiment, at the stage when the insulating film 114 is formed, the insulating films 111, 112, and 114 are located between the closest wirings of the second layer wiring 25. A void or void 113 in which no material exists is formed. The void 113 is a space surrounded by the materials of the insulating films 112 and 114, and the inside thereof may be a vacuum or a gas component of the atmosphere in the process of forming the insulating film 114 may exist. Since the void 113 in which no film material exists between the closest wirings in the same-layer wiring requiring the most capacitance reduction, the capacitance between wirings can be reduced. On the other hand, in a region where the distance between the adjacent wirings of the second layer wiring 25 is relatively large, the material of the insulating film 114 easily fills the space between the second layer wirings 25, and the void 113 is not formed. For this reason, it is possible to maintain the mechanical strength.
[0133]
When only the thin insulating film 111 is formed on the opposite side surface of the closest wiring, the size of the upper opening of the concave portion between the closest wiring becomes relatively large, and the space between the closest wiring is made of the material of the insulating film 114. It becomes easy to be buried. In the present embodiment, not only the thin insulating film 111 but also the insulating film 112 is formed on the opposite side surface of the closest wiring, so that the size of the upper opening 113b of the concave portion 113a between the closest wirings is The thickness can be reduced by the thickness of the film 112, and the space between the closest wirings can be easily prevented from being filled with the material of the insulating film 114. In addition, the size and shape of the concave portion 113a between the closest wirings (for example, the size of the upper opening 113b of the concave portion 113a) can be adjusted by the film thickness of the insulating film 112, film forming conditions, and the like. Can also be reduced. For this reason, the thickness of the insulating film 111 having a relatively high dielectric constant (compared to the insulating film 112) can be reduced to further reduce the wiring capacitance. Further, since the size and shape of the concave portion 113a between the closest wirings (for example, the size of the upper opening 113b of the concave portion 113a) can be adjusted by the film thickness of the insulating film 112, film forming conditions, and the like, the formation of the void 113 is easy. It is.
[0134]
Further, it is also possible to form the void in the insulating film 112 by closing the upper opening 113b of the concave portion 113a of the insulating film 112 by continuously forming the insulating film 112 and integrating the insulating films 112 on both sides. However, unless the film forming conditions of the insulating film 112 are properly adjusted, the upper opening 113b of the concave portion 113a is not completely closed, so that it is difficult to control the formation of voids. In this embodiment mode, the insulating film 114 is formed in a state where the upper opening 113b of the concave portion 113a of the insulating film 112 is opened, and the concave portion 113a of the insulating film 112 is covered with the insulating film 114. Therefore, a void 113 surrounded by the insulating film 112 and the insulating film 114 can be easily formed between the closest wirings. Further, since the insulating film 114 serves as a lid (protective film) for voids, the reliability of the semiconductor device can be improved. Therefore, it is easy to control the formation of the voids 113 between the closest wirings, and the production yield of the semiconductor device can be improved.
[0135]
In the formed insulating film 114, unevenness may occur on the upper surface of the insulating film 114 due to the density of the second layer wiring 25 or the like (for example, when the insulating film 114 is formed by a CVD method or the like). In such a case, if the insulating film 114 is a film that can be subjected to CMP processing (a film that does not cause a problem by the CMP processing), for example, a silicon oxide film, the insulating film 114 is polished by a CMP method or the like to form the insulating film 114. Flatten the upper surface. At this time, if the insulating film 113 does not have resistance to the CMP treatment, the CMP polishing of the insulating film 114 is completed before the insulating film 113 is exposed. In addition, if the insulating film 114 is a film that is weak to the CMP process (a film that may cause a problem due to the CMP process), for example, an organic-containing insulating film such as SiOC (silicon oxycarbide), the insulating film 114 is not illustrated. A protective film (insulating film) is formed, and the upper surface of the protective film is planarized by CMP. At this time, the insulating film 114 is not exposed. This protective film has functions such as securing the mechanical strength of the insulating film 114 during the CMP process, protecting the surface, securing moisture resistance, and the like, and can be formed of, for example, a silicon oxide film. Alternatively, a silicon nitride film, a silicon carbide film, or a silicon carbonitride film may be used as the protective film. In the case where the insulating film 114 is formed by a coating method, the upper surface of the insulating film 114 is almost flattened, so that the flattening of the insulating film 114 by a CMP method or the like can be omitted. Note that also in the first embodiment, when the insulating film 28 is formed by a CVD method or the like and has irregularities on the upper surface, the insulating film 29 is formed on the insulating film 28 after planarization by the CMP method. The film 30 can be formed.
[0136]
Next, as shown in FIG. 40, an insulating film 29 and an insulating film 30 are sequentially formed on the insulating film 114 by using a CVD method or the like, as in Embodiment 1. The insulating film 29 is made of, for example, a silicon nitride film, and the insulating film 30 is made of, for example, a silicon oxide film. A CMP process is performed as necessary to planarize the upper surface of the insulating film 30. As another material of the insulating film 29, for example, a silicon carbide film or a SiCN film may be used. Alternatively, a silicon oxynitride film can be used as another material of the insulating film 30, and in some cases, the insulating film 30 may not be formed.
[0137]
Next, an insulating film 31 is formed on the insulating film 30. The insulating film 31 is preferably made of a material that can be etched by a reducing plasma treatment. Then, an insulating film 32 and an insulating film 33 are sequentially formed on the insulating film 31. The insulating film 32 can be formed from the same material as the insulating film 22. The insulating film 33 is made of, for example, a silicon nitride film. Further, as another material of the insulating film 33, for example, a silicon carbide film or a SiCN film may be used.
[0138]
Then, by performing the same steps as in the first embodiment, an opening (wiring groove) 35 and an opening (via) 37 are formed, and the structure of FIG. 41 corresponding to FIG. 16 of the first embodiment is formed. Get. The steps of forming the opening 35 and the opening 37 are the same as those in the first embodiment (or the second embodiment), and a description thereof will not be repeated.
[0139]
Next, in the same manner as in the first embodiment, a conductive barrier film 38a is formed on the entire main surface of the semiconductor substrate 1 by a sputtering method or the like, and then the opening 37 is formed on the conductive barrier film 38a. Then, a main conductor film 38b made of copper is formed so as to fill the opening 35.
[0140]
Next, the main conductor film 38b, the conductive barrier film 38a, and the insulating film 32 are polished by a CMP method until the upper surface of the insulating film 31 is exposed. Thereby, as shown in FIG. 42, a third layer wiring (wiring) 38 is formed in the wiring groove formed by the openings 35 and 37. The third layer wiring 38 has a relatively thin conductive barrier film 38a and a relatively thick main conductor film 38b, and the conductive barrier film 38a and the main conductor film 38b embedded in the opening 37. Is electrically connected to the second layer wiring 25 via a via portion made of.
[0141]
Next, a reducing plasma treatment (for example, NH Three Plasma treatment or N Two / H Two The insulating film 31 is removed by plasma treatment or the like. As a material of the insulating film 31, a material which can be easily etched by reducing plasma treatment (for example, an organic low dielectric constant material such as SiLK (manufactured by The Dow Chemical Co., USA) or FLARE (manufactured by Honeywell Electronic Materials, US)) By removing the insulating film 31 by such processing (reducing plasma processing), the insulating film 31 is removed without adversely affecting the third-layer wiring 38, and the third-layer wiring 38 is exposed. Can be.
[0142]
Next, an insulating film 115 as a barrier insulating film of the third-layer wiring 38 is formed in a manner similar to that of the insulating film 111. The insulating film 115 is made of a material similar to that of the insulating film 111, and can be thinner in the same manner as the insulating film 115. Then, an insulating film 116 is formed in a manner similar to that of the insulating film 112. The insulating film 116 is formed using a material similar to that of the insulating film 112 and can be formed by a method similar to that of the insulating film 112 (a planarization CVD method or an HDP-CVD method). As a result, as shown in FIG. 43, a recessed portion 117a similar to the recessed portion 113a is formed between the closest wirings of the third layer wiring 38.
[0143]
Next, as shown in FIG. 44, an insulating film 118 made of the same material as the insulating film 114 is formed over the insulating film 116 by using a similar method. As in the step of forming the insulating film 114, the material of the insulating film 118 does not enter the recess 117a of the insulating film 116 between the closest wirings of the third layer wiring 38. Therefore, at the stage when the insulating film 118 is formed, a void or a void 118 is formed between the closest wirings of the third layer wiring 38. On the other hand, in a region where the distance between the third-layer wirings 38 is large, the material of the insulating film 118 enters between the second-layer wirings 38 and no void is formed, so that the mechanical strength can be maintained.
[0144]
When the insulating film 118 is formed by a coating method, the upper surface of the insulating film 118 is substantially flat. However, when the insulating film 118 is formed by a CVD method, the upper surface has irregularities. To planarize the upper surface. After a protective film (not shown) is formed over the insulating film 118, the protective film may be subjected to a CMP process. After that, the insulating film 42 is formed over the insulating film 118 by using a CVD method or the like. The insulating film 42 is made of, for example, a silicon nitride film. A CMP process is performed as necessary to planarize the upper surface of the insulating film 42. As another material of the insulating film 42, for example, a silicon carbide film, a SiCN film, or a silicon oxynitride film can be used. Thus, the structure shown in FIG. 44 is obtained. Further, if necessary, the same manufacturing process can be repeated to form an upper layer wiring after the fourth layer wiring. Further, the first layer wiring 15 may be a copper wiring formed in the same manner as the second layer wiring 25, and the second layer wiring 25 may be a copper wiring formed in the same manner as the third layer wiring 38.
[0145]
In this embodiment, a relatively thin barrier insulating film 111 (barrier insulating film 115) and an insulating film 112 having a relatively low dielectric constant (insulating film 116) ) And the voids 113 (voids 117) in which no film material is present, the capacitance between wirings can be reduced.
[0146]
The void 113 (void 117) may be formed between wirings having a relatively small spacing between adjacent wirings, even if not between the closest wirings, and between which the parasitic capacitance is desired to be reduced. The extent to which the voids are formed between the wirings can be controlled by adjusting the conditions for forming the insulating films 111, 112, and 114 (the insulating films 115, 116, and 118). Accordingly, in a region where the wiring pattern density is high, a void is formed between adjacent wirings to reduce the capacitance between wirings. In a region where the wiring pattern is sparse, the space between wirings is filled with a Low-K material, and the mechanical strength is reduced. Can be secured.
[0147]
FIG. 45 is a partially enlarged cross-sectional view near the second layer wiring 25 of the semiconductor device manufactured according to the present embodiment.
[0148]
According to the present embodiment, there is no CMP surface (surface polished by CMP) between the same-layer wirings. That is, the insulating film 21 polished in the CMP process for forming the second layer wiring 25 is removed, and the barrier insulating film 111 is formed so as to cover the second layer wiring 25. Therefore, the upper surfaces of the second-layer wirings 25 are not connected via the CMP surface. Further, the electric field tends to concentrate near the upper end corner (upper end, shoulder) 120 of the adjacent or adjacent second layer wiring 25 (closest wiring). For this reason, the electric field concentrates along the line (or surface) 121 connecting the upper end corners 120 of the closest wiring, and dielectric breakdown easily occurs. This is more conspicuous when the wiring has a reverse tapered shape (a shape in which the width of the upper surface of the wiring is larger than the width of the lower surface), as described later. In the present embodiment, voids 113 are formed between the closest wires so that a line (or surface) 121 connecting the upper end corners 120 of the closest wires crosses voids 113 where no film material exists. I have. That is, the height position of the upper end of the void 113 (the height position in the direction perpendicular to the main surface of the semiconductor substrate 1) is the height position of the upper surface of the second layer wiring 25 (the height position in the direction perpendicular to the main surface of the semiconductor substrate 1). Height position). Such voids 113 can be formed more easily by forming the insulating film 112 by the above-described method (flattening CVD method or HDP-CVD method). Since not only the barrier insulating film 111 and the insulating film 112 but also the void 113 exist (intervene) on the line (or surface) 121 connecting the opposed upper corners 120 of the closest wiring where the electric field is concentrated, Can be further improved in insulation resistance. In addition, since the voids 113 are formed on the lines (or surfaces) 121 connecting the upper corner portions 120 where the electric field is concentrated to reduce the dielectric constant, the capacitance between wirings can be reduced extremely effectively. Thereby, the TDDB life can be further improved, and the dielectric breakdown resistance between wirings can be further improved. Further, the reliability of the semiconductor device can be further improved. Here, the second layer wiring 25 has been described, but the same applies to the third layer wiring 38. Also in Embodiment 1 and the like, as shown in FIG. 10, the height position of the upper end of the void can be made higher than the height position of the upper surface of second layer wiring 25, and the same effect can be obtained. Needless to say, it can be obtained.
[0149]
FIG. 46 is a partially enlarged cross-sectional view for explaining a state in which a gap occurs when a via is formed. FIG. 46 corresponds to a partially enlarged cross-sectional view in the vicinity of the second-layer wiring 25 when the formation position of the opening (via) 37 is shifted from the second-layer wiring 25 in FIG. . FIG. 46 shows an opening 37a corresponding to the opening 37 in FIG.
[0150]
As shown in FIG. 46, when the formation position of the opening (via) 37a is displaced from the second layer wiring 25, it is formed on the opposing side surface of the adjacent or adjacent second layer wiring 25 (closest wiring). When the thickness of the insulating film (insulating films 111 and 112) is small, the opening 37a overlaps with the void 113, and the void 113 is exposed at the bottom of the opening 37a (a hole connecting the opening 37a and the void 113 may be opened). There is. In this embodiment mode, the insulating film 111 and the insulating film 112 are formed over the side surface of the closest wiring, and the film thickness is adjusted. The void 113 is not exposed at the bottom of the portion 37a. That is, if the total thickness of the insulating film 111 and the insulating film 112 is too small, the void 113 may be exposed at the bottom of the opening 37a, but the total thickness of the insulating film 111 and the insulating film 112 is secured to some extent (thickness). By doing so, it is possible to prevent the void 113 from being exposed at the bottom of the opening 37a. In addition, since the dielectric constant of the insulating film 111 as a barrier insulating film is relatively high, if the thickness of the insulating film 111 is too large, the capacitance between wirings increases. In this embodiment mode, the insulating film 111 and the insulating film 112 are formed on the opposing side surfaces of the closest wiring, so that the thickness of the insulating film 111 is reduced and the dielectric constant is relatively low (lower than the insulating film 111). With the thickness of the film 112, the total thickness of the insulating films 111 and 112 can be adjusted. For this reason, as described above, it is possible to prevent the void from being exposed when the opening (via) is formed, and to reduce the wiring capacitance.
[0151]
In addition, when the distance between the closest wirings (interval between adjacent wirings) is relatively large, in order to form a void between the wirings, the insulating film formed on the opposite side surface of the closest wiring must be relatively thick. Must. If the thickness of the insulating film formed on the opposite side surface of the closest wiring is too small, the size of the upper opening 113b of the concave portion 113a between the wirings becomes large, so that the material of the insulating film 114 is formed in the concave portion 113a. The voids 113 are easily formed, and the voids 113 are not easily formed. In such a case as well, the barrier insulating film 111 and the insulating film 112 are formed on the opposing side surfaces of the closest wiring, and the thickness of the insulating film 112 depends on the thickness of the insulating film formed on the opposing side surface of the closest wiring. By adjusting the total film thickness (thickness is increased to a film thickness at which voids can be formed), it is possible to form the voids 113 between wires while suppressing an increase in capacitance between wires.
[0152]
(Embodiment 11)
47 to 51 are main-portion cross-sectional views of a semiconductor device according to another embodiment of the present invention during the manufacturing process thereof. Since the manufacturing steps up to FIG. 3 are the same as those in the first embodiment, the description thereof is omitted here, and the manufacturing steps subsequent to FIG. 3 will be described. 47 to 51, the portions corresponding to the structure below the insulating film 17 in FIG. 2 are not shown.
[0153]
In the present embodiment, the wiring (the second-layer wiring 25 and the third-layer wiring 38) is formed in an inversely tapered shape.
[0154]
First, after the structure shown in FIG. 3 is obtained, a wiring groove 24a is formed as shown in FIG. 47 by the same etching process as in the first embodiment. In the present embodiment, the side surface of the wiring groove 24a is inclined. That is, the width of the upper portion of the wiring groove 24a (the width in the direction perpendicular to the extending direction of the wiring groove 24a (the direction perpendicular to the paper surface of FIG. 47)) W 1 Is the width of the bottom of the wiring groove 24a (the width in the direction perpendicular to the extending direction of the wiring groove 24a) W Two Greater than. This can be realized, for example, by adjusting the etching conditions for forming the wiring groove 24a so that the taper etching is performed. Alternatively, after forming the wiring groove 24a, a slope can be formed on the side surface of the wiring groove 24a by a cleaning process or the like before forming a conductive barrier film or a main conductor film for forming a wiring.
[0155]
Next, a conductive barrier film 25a and a main conductor film 25b are formed on the semiconductor substrate 1 so as to fill the wiring groove 24a in the same manner as in the first embodiment, and are polished by the CMP method. Thus, the second layer wiring 25c buried in the wiring groove 24a is formed. Then, as shown in FIG. 49, the insulating film 21 is subjected to a reducing plasma treatment (for example, NH 3 Three Plasma treatment or N Two / H Two The second layer wiring 25c is exposed by removing it by plasma treatment or the like.
[0156]
In the present embodiment, the second layer wiring 25c has an inverted tapered shape, and the side surface of the second layer wiring 25 is inclined. That is, the width of the upper surface (upper portion) of the second layer wiring 25c (the width in the direction perpendicular to the extending direction of the second layer wiring 25c (the direction perpendicular to the paper surface of FIG. 49)) W Three Is the width of the bottom surface (bottom portion) of the second layer wiring 25c (the width in the direction perpendicular to the extending direction of the second layer wiring 25c) W Four Greater than. Further, the inclination angle α of the side surface of the second layer wiring 25c with respect to the main surface of the semiconductor substrate 1 1 Is smaller than 90 degrees (corresponding vertically), for example, about 83 to 89 degrees. This facilitates the formation of voids between wirings.
[0157]
Next, as in Embodiment 10, an insulating film 111 and an insulating film 112 are sequentially formed. As described above, by forming the second layer wiring 25 in an inversely tapered shape, the coverage of the insulating films 111 and 112 formed on the side surface of the wiring adjacent to the second layer wiring 25c is likely to overhang. Therefore, the inclination of the surface of the insulating film 112 formed on the opposite side surface of the adjacent wiring with respect to the main surface of the semiconductor substrate 1 can be made steep, and the size of the upper opening 113b of the concave portion 113a of the insulating film 112 can be reduced. , Can be made smaller with respect to the internal size of the concave portion 113a.
[0158]
Then, an insulating film 114 is formed in the same manner as in the first embodiment. The void 113 is formed because the concave portion 113a of the insulating film 112 is not filled with the insulating film 114. In the present embodiment, the size of the upper opening 113b of the recessed portion 113a of the insulating film 112 can be made smaller than the size of the inside of the recessed portion 113a by making the second layer wiring 25 have an inversely tapered shape. As a result, it becomes more difficult for the material of the insulating film 114 to enter the recessed portion 113a. For this reason, the formation of the voids becomes easy, and the voids can be formed between the wirings with good controllability. Further, since voids can be formed even when the thickness of the insulating films 111 and 112 is reduced, the thickness of the insulating films 111 and 112 can be reduced, and the capacitance between wirings can be further reduced. is there.
[0159]
Thereafter, the third layer wiring can be formed in the same manner as in the tenth embodiment, but in this case, the third layer wiring can also have an inverse tapered shape in the same manner as the second layer wiring 25c. Also in the above-described first embodiment and the like, it goes without saying that the second-layer wiring 25 and the third-layer wiring 38 can be formed in an inversely tapered shape.
[0160]
FIG. 52 is a partially enlarged cross-sectional view near the second layer wiring 25c of a semiconductor device manufactured according to the present embodiment, and corresponds to FIG. 45 in the tenth embodiment.
[0161]
In the present embodiment, since the second layer wiring 25c is formed in a reverse tapered shape, the second layer wiring 25c is located near the upper end corner (upper surface end) 120a of the adjacent or adjacent second layer wiring 25c (closest wiring). The electric field is easier to concentrate. For this reason, the electric field is more concentrated along the line (or surface) 121a connecting the upper end corners 120, and dielectric breakdown is more likely to occur than in the case where the tapered shape is not reversed. In the present embodiment, voids 113 are formed between the closest wires so that a line (or surface) 121a connecting the upper end corners 120a of the closest wires crosses the void 113 where no film material exists. I have. That is, the height position of the upper end of the void 113 (the height position in the direction perpendicular to the main surface of the semiconductor substrate 1) is the height position of the upper surface of the second layer wiring 25c (the height position in the direction perpendicular to the main surface of the semiconductor substrate 1). Height position). Since the void 113 exists (intervenes) together with the barrier insulating film 111 and the insulating film 112 on the line (or surface) 121a connecting the upper corner portion 120a where the electric field is concentrated, the insulation resistance between the nearest wirings is further improved. Can be. For this reason, even if the second layer wiring 25c is formed in a reverse tapered shape, the TDDB life is not deteriorated, and the dielectric breakdown resistance between the wirings can be improved. In addition, by forming the second layer wiring 25c in an inversely tapered shape, it is easy to form a void between the closest wirings, and the capacitance between wirings can be reliably reduced.
[0162]
(Embodiment 12)
53 to 56 are main-portion cross-sectional views of a semiconductor device according to another embodiment of the present invention during the manufacturing steps thereof. Since the manufacturing steps up to FIG. 7 are the same as those in the first embodiment, the description thereof is omitted here, and the manufacturing steps subsequent to FIG. 7 will be described. 53 to 56, the portions corresponding to the structure below the insulating film 17 in FIG. 2 are not shown.
[0163]
After the structure of FIG. 7 is obtained, as shown in FIG. 53, an insulating film (barrier insulating film) 131 is formed on the entire main surface of the semiconductor substrate (semiconductor wafer) 1 by plasma CVD as shown in FIG. It is formed by a method or the like. Thus, the insulating film 131 is formed on the upper surface and the side surfaces of the second layer wiring 25. The insulating film 131 is made of the same material (for example, a silicon nitride film, a silicon carbide film, a silicon carbonitride film, or a silicon oxynitride film) as the insulating film 26 in the first embodiment (or the insulating film 111 in the tenth embodiment). Thus, it can function as a barrier insulating film of the copper wiring. Therefore, the insulating film 131 suppresses or prevents copper in the main conductor film 25b of the second-layer wiring 25 from diffusing into an interlayer insulating film (insulating film 132) formed later.
[0164]
The thickness of the insulating film 131 can be made relatively thin similarly to the insulating film 111 of the tenth embodiment, and is, for example, 20 to 50 nm. Then, a relatively thick insulating film (interlayer insulating film) 132 is formed on the insulating film 131. In the present embodiment, the insulating film 132 is not formed on the insulating film 131 on the side surface of the second layer wiring 25 opposite to the closest wiring, and is formed so as not to fill the space between the closest wirings. Here, when the insulating film 132 is formed by a normal CVD method or a coating method, if the thickness of the insulating film 131 on the side surface of the second-layer wiring 25 is small, the distance between the closest wiring between the second-layer wirings 25 is reduced. Is easily filled with the material of the insulating film 132. For this reason, in this embodiment, for example, a method of so-called flattening CVD or HDP-CVD (High Density Plasma-CVD) in which the insulating film 132 is formed while simultaneously performing deposition (deposition) and etching. Is used to form an insulating film 132. For example, the insulating film 132 is formed while repeating deposition by the CVD method and argon sputter etching in the same apparatus. The insulating film 132 is formed on the insulating film 131 on the side surface of the second layer wiring 25 facing the closest wiring by forming the insulating film 132 by such a method and adjusting the film forming conditions. It is possible to form the insulating film 132 so as not to fill the space between the closest wirings. As a result, a void 133 is formed between the closest wirings of the second layer wiring 25. In addition, if the insulating film 132 is formed by using the above-described method, the void 133 is formed at a position crossing a line or a surface connecting the opposite upper corners of the closest wiring of the second layer wiring 25. Thus, the deposition of the insulating film 132 proceeds. That is, the height position of the upper end of the void 133 (the height position in the direction perpendicular to the main surface of the semiconductor substrate 1) is higher than the height position of the upper surface of the second layer wiring 25. This makes it possible to reduce the capacitance between wirings and improve the dielectric breakdown resistance between wirings.
[0165]
The insulating film 132 is preferably made of a material that can be easily formed by the above-described method (flattening CVD method or HDP-CVD method), for example, a silicon oxide film. As another material of the insulating film 132, a silicon oxide (SiOF-based material, for example, FSG) film containing fluorine can be used. By using a SiOF film having a low dielectric constant (a film having a lower dielectric constant than silicon oxide) as the insulating film 132, the capacitance between wirings between the upper wiring and the lower wiring can be reduced, and the wiring delay can be reduced. Can be improved. Further, as another material of the insulating film 132, a silicon oxycarbide (SiOC) film can be used.
[0166]
Then, the upper surface of the insulating film 132 is planarized by using a CMP method or the like. As a result, the structure shown in FIG. 54 is obtained. In the case where the insulating film 132 is a film that causes a defect in the CMP process, a protective film (not shown) made of a silicon oxide film or the like is formed on the upper surface of the insulating film 132, and the protective film is polished by the CMP method (the insulating film). 132 is not exposed) to flatten the upper surface.
[0167]
As another embodiment of the process of forming the insulating film 132, as shown in FIG. 55, the insulating film 132 is also formed on the insulating film 131 on the side surface of the second-layer wiring 25 opposite to the closest wiring. The insulating film 132 can be formed so as to be deposited (thinly).
[0168]
After the structure of FIG. 54 is obtained, the same steps as the step of forming insulating film 29 and the subsequent steps (steps of FIGS. 11 to 17) in the first embodiment are performed to obtain a diagram corresponding to FIG. 56 structures are obtained.
[0169]
Then, a reducing plasma treatment (eg, NH Three Plasma treatment or N Two / H Two The insulating film 31 is removed by plasma treatment or the like. Thereby, the third layer wiring 38 can be exposed by removing the insulating film 31 without adversely affecting the third layer wiring 38.
[0170]
Next, an insulating film 134 as a barrier insulating film of the third layer wiring 38 is formed in the same manner as the insulating film 131. The insulating film 134 is made of a material similar to that of the insulating film 131, and can be reduced in thickness similarly to the insulating film 131. Then, an insulating film 135 is formed in a manner similar to that of the insulating film 132. The insulating film 135 is formed using the same material as the insulating film 132 and can be formed using a method similar to that of the insulating film 132. Accordingly, as shown in FIG. 57, the insulating film 135 is not formed on the insulating film 134 on the side surface of the third layer wiring 38 opposite to the closest wiring, so that the space between the closest wirings is not filled. A film 136 is formed, thereby forming a void 136 between the closest wirings of the third wiring 38.
[0171]
Then, the upper surface of the insulating film 136 is planarized by using a CMP method or the like. When the insulating film 136 is a film that causes a problem in the CMP process, a protective film (not shown) made of a silicon oxide film or the like is formed on the upper surface of the insulating film 136, and the protective film is polished by the CMP method (insulating film). 136 is not exposed) to flatten the upper surface. After that, the insulating film 42 can be formed over the insulating film 136 by using a CVD method or the like. The insulating film 42 is made of, for example, a silicon nitride film. A CMP process is performed as necessary to planarize the upper surface of the insulating film 42. As a result, the structure shown in FIG. 57 is obtained. As another material of the insulating film 42, for example, a silicon carbide film, a SiCN film, or a silicon oxynitride film can be used. Further, if necessary, the same manufacturing process can be repeated to form an upper layer wiring after the fourth layer wiring.
[0172]
According to the present embodiment, a thin barrier insulating film (insulating films 131 and 134) and a void (voids 133 and 136) in which no film material exists exist between the closest wirings in the same layer wiring. The inter-capacity can be made extremely small. Further, even in a region where the distance between adjacent wirings is relatively large, the interlayer insulating film (the insulating films 131 and 134) can be formed without filling the space between the adjacent wirings with the material, and the control (formation) of voids is easy. Further, a barrier insulating film and a void exist (intervene) between opposing upper end corners of the closest wiring of the same wiring where the electric field is concentrated. For this reason, the capacity between wirings can be reduced, and the dielectric breakdown resistance of wirings can be improved.
[0173]
(Embodiment 13)
FIG. 58 is a partially enlarged cross-sectional view for explaining a state in which a gap occurs when a via is formed. FIG. 58 shows that, in the structure of the twelfth embodiment, the formation position of the opening (via) 37 for connecting the third-layer wiring 38 and the second-layer wiring 25 is shifted from the second-layer wiring 25. This corresponds to a partially enlarged cross-sectional view of the vicinity of the second-layer wiring 25 in the case where a disconnection has occurred. FIG. 58 corresponds to a process step before the openings 35 and 37 are filled with a wiring material as shown in FIG. In FIG. 58, an opening (via) 37b corresponding to the opening 37 and having a gap is shown.
[0174]
As shown in FIG. 58, when the formation position of the opening (via) 37b is shifted from the second layer wiring 25, the opening 37b overlaps with the void 133, and the void 133 is exposed at the bottom of the opening 37b (opening). There is a possibility that a hole connecting the portion 37b and the void 133 is opened).
[0175]
In the present embodiment, after forming the opening 37b (opening 37) and exposing the second layer wiring 25, and before forming the conductive barrier film 38a and the main conductor film 38b for forming the wiring, A tungsten film is selectively deposited by a selective tungsten CVD method (a CVD method using tungsten hexafluoride and hydrogen gas).
[0176]
FIG. 59 is a partially enlarged cross-sectional view showing a state in which the tungsten film 141 is deposited by the selective tungsten CVD method in the state of FIG. 58 and then the third layer wiring 38 is formed.
[0177]
After the opening is formed and the second layer wiring 25 is exposed, a tungsten film is deposited by a selective tungsten CVD method, for example, a CVD method using tungsten hexafluoride and hydrogen gas, as shown in FIG. The tungsten film 141 is selectively deposited on the surface of the second layer wiring 25 exposed at the bottom of the opening 37b, and the vicinity of the bottom of the opening 37b is filled with the tungsten film 141. At this time, as shown in FIG. 58, even if the opening 37b is missed and the opening 37b overlaps with the void 133, the tungsten film 141 deposited on the surface of the second layer wiring 25 causes A hole connecting the opening 37b and the void 133 is closed (closed).
[0178]
After the deposition of the tungsten film 141, a conductive barrier film 38a for forming the third layer wiring 38 and a main conductor film 38b are formed so as to fill the opening 37b, as shown in FIG. At this time, the hole connecting the opening 37 b and the void 133 is closed by the tungsten film 141, so that the material of the conductive barrier film 38 a and the main conductor film 38 b can be prevented from entering the void 133. Thereby, the reliability of the wiring can be improved.
[0179]
As another embodiment, instead of depositing the tungsten film 141 by the selective tungsten CVD method, a conductive barrier film for forming a buried copper wiring (third layer wiring 38) is formed by ionization sputtering (bias sputtering or ionization metal). Bias sputtering method used).
[0180]
FIG. 60 is a partially enlarged cross-sectional view showing a state in which the conductive barrier film 142 is formed by the ionization sputtering method to form the third layer wiring in the state of FIG. 58.
[0181]
After the opening is formed and the second layer wiring 25 is exposed, the conductive barrier film 142 of the buried copper wiring is formed by using the ionization sputtering method. Here, the ionized sputtering method (bias sputtering method or bias sputtering method using ionized metal) means that a film is formed on the semiconductor substrate (semiconductor wafer) 1 by sputtering while applying a bias voltage to the semiconductor substrate (semiconductor wafer) 1 using a high-frequency power supply or the like. How to As the conductive barrier film 142, for example, a stacked film of a tantalum film and a tantalum nitride film or a single film thereof can be used.
[0182]
If a film is formed by ionization sputtering, a film with good coverage can be formed relatively thick at the bottom of the opening (via). As a result, the opening 37b is missed (the bottom position of the opening 37b is shifted from the upper surface of the second layer wiring), and even if a part of the bottom of the opening 37b overlaps the void 133, the opening 37b A conductive barrier film 142 is formed relatively thick at the bottom of the hole as shown in FIG. 60, and a hole connecting the opening 37b and the void 133 is closed (closed) by the conductive barrier film 142. Therefore, as shown in FIG. 60, when the main conductor film (copper film) 38b is formed on the conductive barrier film 142 and the third layer wiring 38 is formed, the main conductor film (copper film) 38b The material can be prevented from entering the void 133. Thereby, the reliability of the wiring can be improved.
[0183]
After depositing a tungsten film 141 by selective tungsten CVD, a conductive barrier film 142 is formed by ionization sputtering (bias sputtering), and the material of the main conductor film (copper film) 38 b is placed It is also possible to more reliably prevent entry.
[0184]
Although the present embodiment has been described using the structure of the thirteenth embodiment in which only a relatively thin barrier insulating film is formed on the opposite side surface of the closest wiring, the present invention is also applicable to other embodiments. It goes without saying that a similar effect can be obtained by applying the embodiment. Further, it is effective to apply this embodiment to a structure in which a void is provided between adjacent wirings.
[0185]
(Embodiment 14)
FIG. 61 to FIG. 70 are cross-sectional views of main parts during a manufacturing process of a semiconductor device according to another embodiment of the present invention. Since the manufacturing steps up to FIG. 4 are the same as those in the first embodiment, the description is omitted here, and the manufacturing steps subsequent to FIG. 4 will be described. In FIGS. 61 to 70, the portions corresponding to the structure below the insulating film 17 in FIG. 2 are not shown.
[0186]
In the present embodiment, unlike the first embodiment, a wiring is formed only by a main conductor film made of copper or a copper alloy without forming a conductive barrier film of a copper wiring. In this embodiment, since the side and top surfaces of the wiring are covered with the barrier insulating film as in the first embodiment, the copper interlayer insulating film in the wiring can be formed without forming the conductive barrier film of the copper wiring. Diffusion into can be suppressed or prevented.
[0187]
First, after the structure of FIG. 4 is obtained in the same manner as in the first embodiment, in the present embodiment, as shown in FIG. 61, without forming a conductive barrier film, copper or copper alloy is formed. Is formed so as to fill the wiring groove 24 over the entire main surface of the semiconductor substrate 1. The main conductor film 25b can be formed using, for example, a CVD method, a sputtering method, a plating method, or the like. Thereafter, the main conductor film 25b is reflowed by subjecting the semiconductor substrate 1 to a heat treatment in a non-oxidizing atmosphere (for example, a hydrogen atmosphere) at about 475 ° C., and copper is buried in the wiring groove 24 without gaps. it can. When the main conductor film 25b is formed by plating, for example, a relatively thin seed film made of copper or the like may be formed, and then the main conductor film 25b may be formed on the seed film.
[0188]
Next, the main conductor film 25b and the insulating film 22 are polished by the CMP method until the upper surface of the insulating film 21 is exposed. As a result, as shown in FIG. 61, the second layer wiring (wiring) 151 made of the main conductor film 25b made of copper or a copper alloy without the conductive barrier film made of titanium nitride or the like is formed in the wiring groove 24. Formed. The second layer wiring 151 is electrically connected to the first layer wiring 15 via the plug 19.
[0189]
Next, as in the first embodiment, the insulating film 21 is removed to expose the second layer wiring 151. Then, as in the first embodiment, an insulating film (barrier insulating film) 26 is formed so as to cover the upper surface and the side surfaces of the second-layer wiring 151. As a result, a structure as shown in FIG. 62 is obtained. In this embodiment, the insulating film 26 having the function of suppressing or preventing the diffusion of copper is formed on the upper surface and the side surface of the second-layer wiring 151, so that the conductive barrier film is formed when the second-layer wiring 151 is formed. , The diffusion of copper in the main conductor film 25b (second layer wiring 151) can be accurately suppressed or prevented. This can maintain the reliability of the wiring and reduce the number of manufacturing steps. Therefore, the manufacturing time of the semiconductor device can be reduced, and the manufacturing cost can be reduced.
[0190]
Next, in the same manner as in the first embodiment, an insulating film 28 is formed on the insulating film 26 so as not to fill the recessed portions 27a of the insulating film 26, and between the closest wirings of the second layer wiring 151. The void 27 is formed. Then, when the insulating film 28 is formed by a CVD method or the like, since the upper surface of the insulating film 28 may have irregularities, the upper surface of the insulating film 28 is planarized as necessary by a CMP method or the like. . As a result, the structure shown in FIG. 63 is obtained. The structure in FIG. 63 corresponds to the structure in FIG. 10 in the first embodiment. Of course, voids may be formed by applying the method of the tenth embodiment or the like.
[0191]
Next, an insulating film 152 made of, for example, a silicon nitride film is formed on the insulating film 28. CMP treatment may be performed on the insulating film 152 as necessary. As another material of the insulating film 152, a silicon carbide film or a silicon carbonitride film can be used. The insulating film 152 can function as a hard mask layer when the underlying insulating film 28 is etched. In some cases, the insulating film 152 may not be formed.
[0192]
Next, in the present embodiment, a via (plug) for connecting the second layer wiring 151 to the upper layer wiring (third layer wiring) is formed before forming the third layer wiring. This is because the wiring itself is covered with the barrier insulating film, but the via (plug) is not covered with the barrier insulating film.
[0193]
First, as shown in FIG. 64, an antireflection film 153a and a photoresist film are sequentially formed on an insulating film 152, and the photoresist film is patterned by exposure to form a photoresist pattern 153b.
[0194]
Next, as shown in FIG. 65, after the antireflection film 153a is selectively removed by a dry etching method using the photoresist pattern 153b as an etching mask, the dry etching method using the photoresist pattern 153b as an etching mask. Then, the opening (via) 154 is formed by selectively removing the insulating film 152 and the insulating film 28, and the insulating film 26 is further removed at the bottom of the opening (via) 154 to expose the second layer wiring 151. . At this time, the insulating film 28 is changed to NH Three Plasma treatment or N Two / H Two The photoresist pattern 153b and the antireflection film 153a can be removed by ashing while the opening 154 is formed by etching by plasma treatment or the like. The removal of the photoresist pattern 153b and the antireflection film 153a can be performed after the formation of the opening 154.
[0195]
Next, on the entire surface of the main surface of the semiconductor substrate 1 including the bottom and side surfaces of the opening 154, a thickness of about 50 nm made of the same material (for example, titanium nitride) as the conductive barrier film 25a in the first embodiment is used. A thin conductive barrier film 155a is formed by a sputtering method or the like. The conductive barrier film 155a has, for example, a function of preventing diffusion of copper for forming a main conductor film described later.
[0196]
Subsequently, on the conductive barrier film 155a, a main conductor film 155b made of relatively thick copper made of copper or a copper alloy is formed so as to fill the opening 154. The main conductor film 155b can be formed using, for example, a CVD method, a sputtering method, a plating method, or the like.
[0197]
Next, the main conductor film 155b and the conductive barrier film 155a are polished by a CMP method until the upper surface of the insulating film 152 is exposed. As a result, as shown in FIG. 66, a plug 155 including a relatively thin conductive barrier film 155a and a relatively thick main conductor film 155b is formed in the opening 154. The plug 155 is electrically connected to the second layer wiring 151.
[0198]
Next, an insulating film 156 is formed over the insulating film 152 so as to cover the upper surface of the plug 155. The insulating film 156 is made of, for example, a silicon nitride film, a silicon carbide film, or a silicon carbonitride film. Then, an insulating film 157 is formed over the insulating film 156. The insulating film 157 is made of the same material as the insulating film 21 in the first embodiment, and is made of a material that can be easily etched by, for example, reducing plasma treatment (for example, an organic material such as SiLK or FLARE). After that, an insulating film 158 is formed over the insulating film 157. The insulating film 158 is made of, for example, a silicon nitride film, a silicon carbide film, or a silicon carbonitride film.
[0199]
Next, an antireflection film 159a is formed over the insulating film 158. Then, a photoresist film is formed on the antireflection film 159a, and the photoresist film is patterned by exposure to form a photoresist pattern 159b. Thus, the structure shown in FIG. 67 is obtained.
[0200]
Next, the antireflection film 159a is selectively removed by a dry etching method using the photoresist pattern 159b as an etching mask. Then, the insulating film 158 and the insulating film 157 are selectively removed by a dry etching method using the photoresist pattern 159b as an etching mask to form an opening (wiring groove) 160. At this time, the insulating film 157 is changed to NH Three Plasma treatment or N Two / H Two The photoresist pattern 159b and the antireflection film 159a are removed by ashing while the opening 160 is formed by etching by plasma treatment or the like. At this time, the insulating films 156 and 158 function as an etching stopper. The removal of the photoresist pattern 159b and the antireflection film 159a can also be performed after the etching step of the insulating film 157.
[0201]
Next, the insulating film 156 exposed at the bottom of the opening 160 is removed by a dry etching method or the like, and the plug 155 is exposed at the bottom of the opening 160. At this time, the insulating film 158 can also be removed. As a result, the structure shown in FIG. 68 is obtained.
[0202]
Next, a main conductor film 38b made of copper or a copper alloy is formed on the entire main surface of the semiconductor substrate 1 so as to fill the opening 160 in the same manner as the main conductor film 25b. In the present embodiment, the main conductor film 38b is formed without forming the conductive barrier film.
[0203]
Next, the main conductor film 38b is polished by the CMP method until the upper surface of the insulating film 157 is exposed. As a result, the structure shown in FIG. 69 is obtained. In the opening (wiring groove) 160, a third-layer wiring (wiring) 161 made of a main conductor film 38b made of copper or a copper alloy without a conductive barrier film made of titanium nitride or the like is formed. The third layer wiring 161 is electrically connected to the second layer wiring 151 via a plug 155.
[0204]
Then, after removing the insulating film 157 by reducing plasma treatment or the like, the insulating film 39, the insulating film 41, and the insulating film 42 are formed in the same manner as in the first embodiment, and the structure in FIG. 70 is obtained. Voids 40 are formed between the closest wirings of the third layer wiring 161. The structure in FIG. 70 corresponds to the structure in FIG. 19 in the first embodiment.
[0205]
Thereafter, similar steps are repeated as necessary to form plugs and upper-layer wirings, but the description thereof is omitted here.
[0206]
In this embodiment mode, copper wiring (the second-layer wiring 151 and the third-layer wiring 161) is formed without forming a conductive barrier film. The copper wiring is covered with a barrier insulating film (insulating films 26 and 39), and the barrier insulating film suppresses or prevents the diffusion of copper in the copper wiring into the interlayer insulating films (insulating films 28 and 41). Therefore, the reliability of the wiring can be maintained and the number of manufacturing steps can be reduced. Therefore, the manufacturing time of the semiconductor device can be reduced, and the manufacturing cost can be reduced.
[0207]
In addition, since the copper wiring is formed of the main conductor film made of copper or a copper alloy without using a conductive barrier film, the resistance of the wiring can be reduced.
[0208]
In addition, since the copper wiring is formed by using a so-called single damascene method in which a plug (via) and a wiring are formed separately, a conductive barrier film is used to prevent copper diffusion in the plug (via), and a barrier is formed in the wiring. The diffusion of copper can be prevented by using an insulating film.
[0209]
(Embodiment 15)
FIG. 71 is a fragmentary cross-sectional view of a semiconductor device according to another embodiment of the present invention during a manufacturing step thereof. In the semiconductor device of the present embodiment, a wiring layer in which voids are formed between adjacent wirings as in Embodiment 10 and a wiring layer formed by using a general embedded wiring technique are combined. It has a multilayer wiring structure. In FIG. 71, the steps up to the step of forming the insulating film 42 are substantially the same as the steps up to FIG. 44 in the tenth embodiment, and therefore the description thereof is omitted, and the subsequent steps are described here.
[0210]
In the present embodiment, an insulating film 171 made of silicon oxide or the like is formed on the insulating film 42, and a fourth-layer wiring 172 is formed in the same manner as the third-layer wiring 38. Then, an insulating film 173 functioning as a barrier insulating film is formed in a manner similar to that of the insulating film 112, and an insulating film 174 is formed thereon in a manner similar to that of the insulating film 112. Then, the insulating film 17 is formed in the same manner as the insulating film 114. In the fourth layer wiring 172 as well, similarly to the second layer wiring 25 and the third layer wiring 36 in the tenth embodiment, a void 175 is formed between the closest wirings.
[0211]
The fifth and subsequent wiring layers are formed by using a general embedded wiring technology, for example, a general dual damascene technology. That is, on the insulating film 176, an insulating film 177 made of a silicon nitride, silicon carbide, silicon carbonitride, or silicon oxynitride film (for example, PE-TMS (manufactured by Canon)), an insulating film 178 made of silicon oxide or the like, and a Low-K An insulating film 179 made of a material or the like, and a material similar to the insulating film 177, for example, an insulating film 180 made of silicon nitride or the like and an insulating film 181 made of silicon oxide or the like are formed. Then, the fifth layer wiring 182 buried in the openings (wiring grooves) formed in the insulating films 173, 174, 176 to 181 is formed by using the dual damascene technique. Then, an insulating film 183 made of silicon nitride, silicon carbide, silicon carbonitride, silicon oxynitride, or the like is formed as a barrier insulating film over the insulating film 181 including the upper surface of the fifth layer wiring 182. Then, on the insulating film 183, an insulating film 184 made of a Low-K material or the like, a material similar to the insulating film 177, for example, an insulating film 185 made of silicon nitride or the like, an insulating film 186 made of silicon oxide or the like, a Low-K material An insulating film 187 made of, for example, the same material as the insulating film 177, for example, an insulating film 188 made of silicon nitride or the like and an insulating film 189 made of silicon oxide or the like are formed. Then, the sixth layer wiring 190 buried in the openings (wiring grooves) formed in the insulating films 183 to 189 is formed by using the dual damascene technique. Then, on the insulating film 189 including the upper surface of the sixth-layer wiring 190, an insulating film 191 made of the same material as the insulating film 183, for example, silicon nitride or the like is formed as a barrier insulating film.
[0212]
Note that the insulating films 114, 118, 176, 179, 184, and 187 are films formed by a CVD method, for example, a silicon oxide film, an FSG (SiOF-based material) film, an SiOC film, or a porous silicon (Porus-Si) -based material. A film can also be used, and in that case, the formation of the insulating films 30, 171, 178, 180, 181, 186, 188, 189, and the like can be omitted.
[0213]
In a multilayer wiring structure, in a wiring layer in which the distance between adjacent wirings is relatively small, that is, in a wiring layer having a relatively small wiring pitch, the capacitance between wirings increases and the TDDB life tends to decrease. According to the present embodiment, in a wiring layer in which the inter-wiring capacitance is increased and the TDDB life is apt to be reduced, the CMP surface is eliminated between the same-layer wirings to improve the TDDB life and to improve the TDDB life. By forming voids between the contact wirings, the capacitance between the wirings can be reduced.
[0214]
For example, as shown in FIG. 71, the adjacent wiring interval (P 1 , P Two , P Three ), That is, in the second layer wiring 25, the third layer wiring 38, and the fourth layer wiring 172, which are wiring layers having a relatively small wiring pitch, voids (voids 113, 117, and 175) are formed between the closest wirings. Formed, and the distance between adjacent wirings (P Five , P 6 ) Are relatively large, that is, in the fifth-layer wiring 182 and the sixth-layer wiring 190 which are wiring layers having a relatively large wiring pitch, voids are not formed, and an insulating film material (insulating films 179 to 181 and 187) 189). Generally, the wiring pitch (interval between adjacent wirings) of the upper wiring (the fifth wiring 182 and the sixth wiring 190 in FIG. 71) is lower than the lower wiring (the second wiring 25, the third wiring 38 and the third wiring 38 in FIG. 71). The wiring pitch (P) is larger than the wiring pitch (the distance between adjacent wirings) of the four-layer wiring 172). Five , P 6 > P 1 , P Two , P Three ). For this reason, as shown in FIG. 71, voids are formed between the closest wirings in the lower wiring (the second wiring 25, the third wiring 38, and the fourth wiring 172), and the upper wiring (the fifth wiring) is formed. 182 and the sixth layer wiring 190), the space between the wirings is completely filled with the insulating film material, and no void is formed.
[0215]
In the present embodiment, the wiring capacity is reduced by forming voids between the wirings in the lower layer wiring in which the capacitance between the wirings is easily increased due to the relatively small distance between the adjacent wirings and the dielectric breakdown resistance between the wirings is easily reduced. In addition, the top and side surfaces of the wiring are covered with a barrier insulating film to improve the dielectric breakdown resistance. Furthermore, since no void is formed in the upper layer wiring having a relatively large interval between adjacent wirings, the mechanical strength of the entire semiconductor substrate (semiconductor wafer) 1 or the mechanical strength of the entire semiconductor device can be improved. Therefore, the reliability of the semiconductor device can be improved, and the production yield can be improved. In FIG. 71, voids are formed up to the fourth layer wiring, but it is possible to arbitrarily set which wiring layer the void is formed in consideration of the wiring pitch of each wiring layer and the like. .
[0216]
As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and can be variously modified without departing from the gist thereof. Needless to say.
[0219]
In the above embodiment, a semiconductor device having a CMISFET has been described. However, the present invention is not limited to this, and is applied to various semiconductor devices having a wiring including a main conductor film containing copper as a main component. be able to.
[0218]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
[0219]
It is possible to improve dielectric breakdown resistance between wirings having copper as a main conductor layer.
[0220]
It is possible to reduce the capacitance between wirings having copper as a main conductor layer.
[Brief description of the drawings]
FIG. 1 is a plan view of a main part during a manufacturing step of a semiconductor device according to an embodiment of the present invention;
FIG. 2 is a sectional view taken along line AA of FIG.
3 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 2;
FIG. 4 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 3;
5 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 4;
6 is a fragmentary plan view of the semiconductor device during a manufacturing step following that of FIG. 5;
FIG. 7 is a sectional view taken along line AA of FIG. 6;
8 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 7;
9 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 7;
10 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 8;
11 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 10;
12 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 11;
13 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 12;
14 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 13;
15 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 14;
16 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 15;
17 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 16;
18 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 17;
19 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 18;
20 is a fragmentary cross-sectional view of a semiconductor device according to another embodiment of the present invention during a manufacturing step thereof; FIG.
21 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 20;
FIG. 22 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 21;
23 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 22;
24 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 23;
25 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 24;
FIG. 26 is an essential part cross sectional view of the semiconductor device of another embodiment of the present invention during a manufacturing step;
FIG. 27 is a plan view showing a wiring pattern of a semiconductor device according to another embodiment of the present invention.
FIG. 28 is a sectional view taken along line BB of FIG. 27;
FIG. 29 is a plan view showing a wiring pattern of a semiconductor device according to another embodiment of the present invention.
FIG. 30 is a plan view showing a wiring pattern of a semiconductor device according to another embodiment of the present invention.
FIG. 31 is a plan view showing a wiring pattern of a semiconductor device according to another embodiment of the present invention.
FIG. 32 is a plan view showing a wiring pattern of a semiconductor device according to another embodiment of the present invention.
FIG. 33 is an essential part cross sectional view of the semiconductor device of another embodiment of the present invention during a manufacturing step;
FIG. 34 is an essential part cross sectional view of the semiconductor device of another embodiment of the present invention during a manufacturing step;
FIG. 35 is an essential part cross sectional view of the semiconductor device of another embodiment of the present invention during a manufacturing step;
FIG. 36 is an essential part cross sectional view of the semiconductor device of another embodiment of the present invention during a manufacturing step;
FIG. 37 is an essential part cross sectional view of the semiconductor device of another embodiment of the present invention during a manufacturing step;
38 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 37;
FIG. 39 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 38;
40 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 39;
41 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 40;
42 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 41;
FIG. 43 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 42;
44 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 43;
FIG. 45 is a partially enlarged cross-sectional view near the second layer wiring of the semiconductor device of FIG. 44;
FIG. 46 is a partially enlarged cross-sectional view for explaining a state in which a gap occurs when a via is formed.
FIG. 47 is an essential part cross sectional view of the semiconductor device of another embodiment of the present invention during a manufacturing step;
FIG. 48 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 47;
FIG. 49 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 48;
50 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 49;
FIG. 51 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 50;
FIG. 52 is a partially enlarged cross-sectional view of the vicinity of the second layer wiring of the semiconductor device of FIG. 51;
FIG. 53 is an essential part cross sectional view of the semiconductor device of another embodiment of the present invention during a manufacturing step;
54 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 53;
FIG. 55 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 53;
56 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 54;
FIG. 57 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 56;
FIG. 58 is a partially enlarged cross-sectional view for explaining a state in which a gap occurs when a via is formed.
FIG. 59 is a partially enlarged cross-sectional view showing a state where a wiring is formed after a tungsten film is deposited by a selective tungsten CVD method.
FIG. 60 is a partially enlarged cross-sectional view showing a state where a conductive barrier film is formed by an ionization sputtering method to form a wiring.
FIG. 61 is an essential part cross sectional view of the semiconductor device of another embodiment of the present invention during a manufacturing step;
62 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 61;
63 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 62;
64 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 63;
65 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 64;
FIG. 66 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 65;
67 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 66;
68 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 67;
69 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 68;
70 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 69;
FIG. 71 is an essential part cross sectional view of the semiconductor device of another embodiment of the present invention during a manufacturing step;
[Explanation of symbols]
1 semiconductor substrate
2 Device isolation area
3 p-type well
4 n-type well
5 n-channel type MISFET
6 p-channel type MISFET
7 Gate insulating film
8 Gate electrode
9 Side wall
10an - Semiconductor region
10b n + Semiconductor region
11a p - Semiconductor region
11bp + Semiconductor region
12 Insulating film
13 Contact hole
14 Plug
14a Titanium nitride film
15 First layer wiring
16, 17 insulating film
18 Through hole
19 plug
20-22 insulating film
23a Anti-reflective coating
23b photoresist pattern
24 Wiring groove
25 Second layer wiring
25a conductive barrier film
25b main conductor film
25c second layer wiring
26 Insulating film
27 void
27a hollow
27b opening
27c void
28-33 insulating film
34a Anti-reflective coating
34b photoresist pattern
35 opening
36a Anti-reflective coating
36b photoresist pattern
37 opening
37a opening
37b opening
38 Third layer wiring
38a conductive barrier film
38b Main conductor film
39 Insulation film
40 void
40a hollow
41, 42 insulating film
50a Anti-reflective coating
50b photoresist pattern
51 Opening
52a Anti-reflective coating
52b photoresist pattern
53 opening
60 Insulation film
61 4th layer wiring
62 insulating film
63 void
64-69 insulating film
70 Fifth layer wiring
71-77 insulating film
78 6th layer wiring
79 Insulation film
81 Main body wiring
82 Dummy wiring
85 Wiring pattern
86 Through-hole formation position
87 reservoir
91,92 Metal cap film
93,94 void
95 Insulation film
96 void
97 Insulating film
98 insulating film
99 void
100 insulating film
111 insulating film
112 insulating film
113 void
113a hollow
113b opening
114 Insulating film
115 Insulating film
116 Insulating film
117 void
117a hollow
118 Insulating film
120 Top corner
120a Top corner
121 lines
121a line
131 insulating film
132 insulation film
133 void
134 insulating film
135 insulating film
141 tungsten film
142 conductive barrier film
151 Second Layer Wiring
152 insulating film
153a Anti-reflective coating
153b photoresist pattern
154 opening
155 plug
155a conductive barrier film
155b Main conductor film
156-158 insulating film
159a Anti-reflective coating
159b Photoresist pattern
160 opening
161 third layer wiring
171 insulating film
172 4th layer wiring
173,174 insulating film
175 void
176-181 insulating film
182 5th layer wiring
183-189 insulating film
190 6th layer wiring
191 insulating film

Claims (38)

半導体基板、
前記半導体基板上に形成された第１の絶縁膜、
前記第１の絶縁膜上に形成され、銅を主成分として含む配線、
前記配線の上面および側面上と前記第１の絶縁膜上とに形成され、銅の拡散を抑制または防止する機能を有する第２の絶縁膜、および、
前記第２の絶縁膜上に形成され、前記第２の絶縁膜の誘電率より低い誘電率を有する第３の絶縁膜、
を具備することを特徴とする半導体装置。Semiconductor substrate,
A first insulating film formed on the semiconductor substrate,
A wiring formed on the first insulating film and containing copper as a main component;
A second insulating film formed on the top and side surfaces of the wiring and on the first insulating film and having a function of suppressing or preventing copper diffusion; and
A third insulating film formed on the second insulating film and having a dielectric constant lower than that of the second insulating film;
A semiconductor device comprising: 請求項１記載の半導体装置において、
前記配線の隣接配線間にボイドが形成されていることを特徴とする半導体装置。The semiconductor device according to claim 1,
A semiconductor device, wherein a void is formed between wirings adjacent to the wiring. 請求項２記載の半導体装置において、
前記ボイドは前記配線の最近接配線間に形成されていることを特徴とする半導体装置。The semiconductor device according to claim 2,
The semiconductor device according to claim 1, wherein the void is formed between the closest wiring of the wiring. 請求項１記載の半導体装置において、
前記配線の隣接配線間に、前記第２の絶縁膜と前記第３の絶縁膜とで囲まれたボイドが形成されていることを特徴とする半導体装置。The semiconductor device according to claim 1,
A semiconductor device, wherein a void surrounded by the second insulating film and the third insulating film is formed between adjacent wirings of the wiring. 請求項１記載の半導体装置において、
前記配線の隣接配線間を埋める前記第２の絶縁膜中にボイドが形成されていることを特徴とする半導体装置。The semiconductor device according to claim 1,
A semiconductor device, wherein a void is formed in the second insulating film that fills a space between wirings adjacent to the wiring. 請求項２記載の半導体装置において、
前記配線は、その上にスルーホールを形成すべき領域で、配線幅広部を有することを特徴とする半導体装置。The semiconductor device according to claim 2,
The semiconductor device according to claim 1, wherein the wiring has a wide wiring portion in a region where a through hole is to be formed thereon. 請求項２記載の半導体装置において、
前記配線の上面の高さ位置よりも前記ボイドの上端の高さ位置が高いことを特徴とする半導体装置。The semiconductor device according to claim 2,
A semiconductor device, wherein a height position of an upper end of the void is higher than a height position of an upper surface of the wiring. 請求項２記載の半導体装置において、
前記配線は逆テーパ形状を有することを特徴とする半導体装置。The semiconductor device according to claim 2,
The semiconductor device, wherein the wiring has an inverted tapered shape. 請求項２記載の半導体装置において、
前記配線の隣接配線の前記ボイドを介して対向する側面上には前記第２および第３の絶縁膜が形成されされていることを特徴とする半導体装置。The semiconductor device according to claim 2,
The semiconductor device according to claim 1, wherein the second and third insulating films are formed on a side surface of the wiring adjacent to the wiring and opposed to the wiring via the void. 請求項１記載の半導体装置において、
前記配線は銅または銅合金からなる導体膜からなり、銅の拡散を抑制または防止する機能を有する導体膜を有していないことを特徴とする半導体装置。The semiconductor device according to claim 1,
A semiconductor device, wherein the wiring is formed of a conductor film made of copper or a copper alloy, and does not have a conductor film having a function of suppressing or preventing the diffusion of copper. 半導体基板、
前記半導体基板上に形成された第１の絶縁膜、
前記第１の絶縁膜上に形成され、銅を主成分として含む配線、
前記配線の上面および側面上と前記第１の絶縁膜上とに形成され、銅の拡散を抑制または防止する機能を有する第２の絶縁膜、
前記第２の絶縁膜上に形成され、前記第２の絶縁膜の誘電率より低い誘電率を有する第３の絶縁膜、および、
前記第３の絶縁膜上に形成された第４の絶縁膜、
を具備し、
前記配線の隣接配線間には前記第３の絶縁膜と前記第４の絶縁膜とで囲まれたボイドが形成されていることを特徴とする半導体装置。Semiconductor substrate,
A first insulating film formed on the semiconductor substrate,
A wiring formed on the first insulating film and containing copper as a main component;
A second insulating film formed on the top and side surfaces of the wiring and on the first insulating film and having a function of suppressing or preventing copper diffusion;
A third insulating film formed on the second insulating film and having a dielectric constant lower than that of the second insulating film; and
A fourth insulating film formed on the third insulating film,
With
A semiconductor device, wherein a void surrounded by the third insulating film and the fourth insulating film is formed between adjacent wirings of the wiring. 請求項１１記載の半導体装置において、
前記ボイドは前記配線の最近接配線間に形成されていることを特徴とする半導体装置。The semiconductor device according to claim 11,
The semiconductor device according to claim 1, wherein the void is formed between the closest wiring of the wiring. 請求項１１記載の半導体装置において、
前記配線の上面の高さ位置よりも前記ボイドの上端の高さ位置が高いことを特徴とする半導体装置。The semiconductor device according to claim 11,
A semiconductor device, wherein a height position of an upper end of the void is higher than a height position of an upper surface of the wiring. 請求項１１記載の半導体装置において、
前記配線は逆テーパ形状を有することを特徴とする半導体装置。The semiconductor device according to claim 11,
The semiconductor device, wherein the wiring has an inverted tapered shape. 請求項１１記載の半導体装置において、
前記配線の隣接配線の前記ボイドを介して対向する側面上には前記第２および第３の絶縁膜が形成され、前記対向する側面間には前記第４の絶縁膜の材料が存在しないことを特徴とする半導体装置。The semiconductor device according to claim 11,
The second and third insulating films are formed on side surfaces of the wiring adjacent to the wiring via the voids, and the material of the fourth insulating film does not exist between the facing side surfaces. Characteristic semiconductor device. 半導体基板、
前記半導体基板上に形成された第１の絶縁膜、
前記第１の絶縁膜上に形成され、銅を主成分として含む配線、および、
前記配線上に形成された第２の絶縁膜、
を具備し、
前記配線の隣接配線間にはボイドが形成され、前記ボイドの上端の高さ位置が前記配線の上面の高さ位置よりも高いことを特徴とする半導体装置。Semiconductor substrate,
A first insulating film formed on the semiconductor substrate,
A wiring formed on the first insulating film and containing copper as a main component; and
A second insulating film formed on the wiring,
With
A semiconductor device, wherein a void is formed between adjacent wirings of the wiring, and a height position of an upper end of the void is higher than a height position of an upper surface of the wiring. 半導体基板、
前記半導体基板上に形成された第１の絶縁膜、
前記第１の絶縁膜上に形成され、銅を主成分として含む第１の導体膜と、前記第１の導体膜の側面および底面上に形成され、銅の拡散を抑制または防止する機能を有する第２の導体膜と、前記第１の導体膜の上面上に形成され、銅の拡散を抑制または防止する機能を有する第３の導体膜とを有する配線、および、
前記配線を覆うように、前記第１の絶縁膜上に形成された第２の絶縁膜、
を具備することを特徴とする半導体装置。Semiconductor substrate,
A first insulating film formed on the semiconductor substrate,
A first conductive film formed on the first insulating film and containing copper as a main component; and formed on side and bottom surfaces of the first conductive film and having a function of suppressing or preventing copper diffusion. A wiring having a second conductor film and a third conductor film formed on the upper surface of the first conductor film and having a function of suppressing or preventing the diffusion of copper; and
A second insulating film formed on the first insulating film so as to cover the wiring;
A semiconductor device comprising: 請求項１７記載の半導体装置において、
前記配線の隣接配線間にボイドが形成されていることを特徴とする半導体装置。The semiconductor device according to claim 17,
A semiconductor device, wherein a void is formed between wirings adjacent to the wiring. 半導体基板上に形成された複数の配線層を有する半導体装置であって、前記複数の配線層のうちの少なくとも１つの配線層は、
第１の絶縁膜上に形成され、銅を主成分として含む第１の配線、
前記第１の配線の上面および側面上と前記第１の絶縁膜上とに形成され、銅の拡散を抑制または防止する機能を有する第２の絶縁膜、および、
前記第２の絶縁膜上に形成され、前記第２の絶縁膜の誘電率より低い誘電率を有する第３の絶縁膜、
を有し、前記第１の配線の隣接配線間にボイドが形成されていることを特徴とする半導体装置。A semiconductor device having a plurality of wiring layers formed on a semiconductor substrate, wherein at least one of the plurality of wiring layers includes:
A first wiring formed on the first insulating film and containing copper as a main component;
A second insulating film formed on the top and side surfaces of the first wiring and on the first insulating film and having a function of suppressing or preventing copper diffusion; and
A third insulating film formed on the second insulating film and having a dielectric constant lower than that of the second insulating film;
And a void is formed between adjacent wirings of the first wiring. 請求項１９記載の半導体装置において、
前記複数の配線層のうちの他の少なくとも１つの配線層は、
開口部を有する第４の絶縁膜、
前記開口部を埋め込むように形成され、銅を主成分として含む第２の配線、および、
前記第４の絶縁膜および前記配線上に形成され、銅の拡散を抑制または防止する機能を有する第５の絶縁膜、
を有することを特徴とする半導体装置。20. The semiconductor device according to claim 19,
At least one other wiring layer of the plurality of wiring layers includes:
A fourth insulating film having an opening,
A second wiring formed to fill the opening and containing copper as a main component; and
A fifth insulating film formed on the fourth insulating film and the wiring and having a function of suppressing or preventing copper diffusion;
A semiconductor device comprising: 半導体基板上に形成された複数の配線層を有する半導体装置であって、前記複数の配線層のうちの第１の配線層は、
第１の絶縁膜上に形成され、銅を主成分として含む第１の配線、
前記第１の配線の上面および側面上と前記第１の絶縁膜上とに形成され、銅の拡散を抑制または防止する機能を有する第２の絶縁膜、および、
前記第２の絶縁膜上に形成され、前記第２の絶縁膜の誘電率より低い誘電率を有する第３の絶縁膜、
を有し、前記第１の配線の隣接配線間にボイドが形成されており、
前記複数の配線層のうちの第２の配線層は、
開口部を有する第４の絶縁膜、
前記開口部を埋め込むように形成され、銅を主成分として含む第２の配線、および、
前記第４の絶縁膜および前記配線上に形成され、銅の拡散を抑制または防止する機能を有する第５の絶縁膜、
を有しており、
前記第２の配線層は前記第１の配線層よりも上層の配線層であることを特徴とする半導体装置。A semiconductor device having a plurality of wiring layers formed on a semiconductor substrate, wherein a first wiring layer of the plurality of wiring layers includes:
A first wiring formed on the first insulating film and containing copper as a main component;
A second insulating film formed on the top and side surfaces of the first wiring and on the first insulating film and having a function of suppressing or preventing copper diffusion; and
A third insulating film formed on the second insulating film and having a dielectric constant lower than that of the second insulating film;
Wherein a void is formed between adjacent wirings of the first wiring,
A second wiring layer of the plurality of wiring layers includes:
A fourth insulating film having an opening,
A second wiring formed to fill the opening and containing copper as a main component; and
A fifth insulating film formed on the fourth insulating film and the wiring and having a function of suppressing or preventing copper diffusion;
Has,
The semiconductor device according to claim 1, wherein the second wiring layer is a wiring layer above the first wiring layer. 半導体基板、
前記半導体基板上に形成された第１の絶縁膜、
前記第１の絶縁膜上に形成され、銅を主成分として含む配線、
前記第１の絶縁膜上に、前記配線に隣接して設けられた導体部分、
前記配線の上面および側面上と、前記導体部分の上面および側面上と、前記第１の絶縁膜上とに形成され、銅の拡散を抑制または防止する機能を有する２の絶縁膜、および、
前記第２の絶縁膜上に形成され、前記第２の絶縁膜の誘電率より低い誘電率を有する第３の絶縁膜、
を具備し、
前記配線と前記導体部分との間にボイドが形成されていることを特徴とする半導体装置。Semiconductor substrate,
A first insulating film formed on the semiconductor substrate,
A wiring formed on the first insulating film and containing copper as a main component;
A conductor portion provided on the first insulating film adjacent to the wiring;
Two insulating films formed on the upper surface and side surfaces of the wiring, on the upper surface and side surfaces of the conductor portion, and on the first insulating film, and having a function of suppressing or preventing copper diffusion; and
A third insulating film formed on the second insulating film and having a dielectric constant lower than that of the second insulating film;
With
A semiconductor device, wherein a void is formed between the wiring and the conductor portion. 請求項２２記載の半導体装置において、
前記導体部分が、前記配線と同時に形成され、かつ半導体装置の配線としては機能しない導体パターンであることを特徴とする半導体装置。The semiconductor device according to claim 22,
The semiconductor device, wherein the conductor portion is a conductor pattern formed simultaneously with the wiring and not functioning as a wiring of the semiconductor device. 以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に第１の絶縁膜を形成する工程、
（ｃ）前記第１の絶縁膜上に銅を主成分として含む配線を形成する工程、
（ｄ）銅の拡散を抑制または防止する機能を有する第２の絶縁膜を、その材料で前記配線の隣接配線間が満たされないように、前記配線の上面および側面上と前記第１の絶縁膜上とに形成する工程、および、
（ｅ）前記第２の絶縁膜の誘電率より低い誘電率を有する第３の絶縁膜を、前記第２の絶縁膜上に形成する工程。A method for manufacturing a semiconductor device, comprising:
(A) preparing a semiconductor substrate;
(B) forming a first insulating film on the semiconductor substrate;
(C) forming a wiring mainly containing copper on the first insulating film;
(D) forming a second insulating film having a function of suppressing or preventing copper diffusion on the upper surface and side surfaces of the wiring and the first insulating film so that a material between adjacent wirings is not filled with the material; Forming on the top, and
(E) forming a third insulating film having a dielectric constant lower than that of the second insulating film on the second insulating film; 請求項２４記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記配線の隣接配線間に前記第２の絶縁膜と前記第３の絶縁膜とで囲まれたボイドが形成されることを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 24,
In the method (e), a void surrounded by the second insulating film and the third insulating film is formed between adjacent wirings of the wiring. 請求項２４記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記配線の最近接配線間に前記第２の絶縁膜と前記第３の絶縁膜とで囲まれたボイドが形成されることを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 24,
In the method (e), a void surrounded by the second insulating film and the third insulating film is formed between the closest wirings of the wirings. 請求項２４記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記配線の隣接配線間を埋める前記第２の絶縁膜中にボイドが形成されることを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 24,
In the method (d), a void is formed in the second insulating film that fills a space between adjacent wirings of the wiring. 請求項２５記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記配線の隣接配線間において、対向する配線側面の上方での前記第２の絶縁膜の堆積速度が下方での堆積速度より大きくなるように前記第２の絶縁膜が形成されることを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 25,
In the step (d), the second insulating film is formed so that the deposition rate of the second insulating film above the side face of the opposing wiring is higher than the deposition rate below the wiring between adjacent wirings. A method for manufacturing a semiconductor device, characterized by being formed. 請求項２４記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第２の絶縁膜で覆われた前記配線の隣接配線間が前記第３の絶縁膜で満たされないことによって、前記隣接配線間に前記第２の絶縁膜と前記第３の絶縁膜とで囲まれたボイドが形成されることを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 24,
In the step (e), the space between adjacent wirings of the wiring covered with the second insulating film is not filled with the third insulating film, so that the second insulating film and the third wiring between the adjacent wirings are not filled. 3. A method of manufacturing a semiconductor device, wherein a void surrounded by the insulating film is formed. 請求項２４記載の半導体装置の製造方法において、
前記（ｃ）工程は、
前記第１の絶縁膜上に第４の絶縁膜を形成する工程、
前記第４の絶縁膜に開口部を形成する工程、
前記第４の絶縁膜の前記開口部内に、銅を主成分として含む配線を形成する工程、および
前記第４の絶縁膜を除去する工程、
を有することを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 24,
The step (c) comprises:
Forming a fourth insulating film on the first insulating film;
Forming an opening in the fourth insulating film;
Forming a wiring containing copper as a main component in the opening of the fourth insulating film, and removing the fourth insulating film;
A method for manufacturing a semiconductor device, comprising: 請求項３０記載の半導体装置の製造方法において、
前記第４の絶縁膜は、還元性プラズマ処理によりエッチングされ得る材料を含み、
前記第４の絶縁膜を除去する工程では、還元性プラズマ処理により前記第４の絶縁膜が除去されることを特徴とする半導体装置の製造方法。31. The method of manufacturing a semiconductor device according to claim 30,
The fourth insulating film includes a material that can be etched by a reducing plasma treatment,
The method of manufacturing a semiconductor device, wherein in the step of removing the fourth insulating film, the fourth insulating film is removed by a reducing plasma treatment. 請求項２４記載の半導体装置の製造方法において、
前記（ｅ）工程の後に、前記第３の絶縁膜上に第５絶縁膜を形成する工程を有し、
前記第５絶縁膜を形成する工程では、
前記配線の隣接配線間は前記第３の絶縁膜と前記第５の絶縁膜とで囲まれたボイドが形成されることを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 24,
Forming a fifth insulating film on the third insulating film after the step (e);
In the step of forming the fifth insulating film,
A method of manufacturing a semiconductor device, wherein a void surrounded by the third insulating film and the fifth insulating film is formed between adjacent wirings of the wiring. 請求項３２記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第３絶縁膜の堆積と前記第３絶縁膜のエッチングとを同時に行いながら前記第３絶縁膜を成膜することを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 32,
In the method (e), the third insulating film is formed while simultaneously depositing the third insulating film and etching the third insulating film. 以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に第１の絶縁膜を形成する工程、
（ｃ）前記第１の絶縁膜上に第２の絶縁膜を形成する工程、
（ｄ）前記第２の絶縁膜に開口部を形成する工程、
（ｅ）前記開口部の底部および側壁上を含む前記第２の絶縁膜上に、銅の拡散を抑制または防止する機能を有する第１の導体膜を形成する工程、
（ｆ）前記開口部を埋めるように、前記第１の導体膜上に銅を主成分として含む第２の導体膜を形成する工程、
（ｇ）前記開口部内の前記第１および第２の導体膜が残され、それ以外の前記第１および第２の導体膜が除去されるように、前記第１および第２の導体膜を研磨する工程、
（ｈ）前記開口部内に残された前記第１および第２の導体膜上に、銅の拡散を抑制または防止する機能を有する第３の導体膜を選択的に形成する工程、
（ｉ）前記第２の絶縁膜を除去する工程、および
（ｊ）前記第１、第２および第３の導体膜からなる配線を覆うように、第３の絶縁膜を前記第１の絶縁膜上に形成する工程。A method for manufacturing a semiconductor device, comprising:
(A) preparing a semiconductor substrate;
(B) forming a first insulating film on the semiconductor substrate;
(C) forming a second insulating film on the first insulating film;
(D) forming an opening in the second insulating film;
(E) forming a first conductor film having a function of suppressing or preventing copper diffusion on the second insulating film including the bottom and side walls of the opening;
(F) forming a second conductor film containing copper as a main component on the first conductor film so as to fill the opening;
(G) polishing the first and second conductor films so that the first and second conductor films in the opening are left and the other first and second conductor films are removed; The process of
(H) selectively forming a third conductor film having a function of suppressing or preventing copper diffusion on the first and second conductor films left in the opening;
(I) removing the second insulating film; and (j) applying the third insulating film to the first insulating film so as to cover the wiring made of the first, second, and third conductive films. Forming on top. 請求項３４記載の半導体装置の製造方法において、
前記（ｊ）工程では、前記配線の隣接配線間を埋める前記第３の絶縁膜中にボイドが形成されることを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 34,
In the method (j), a void is formed in the third insulating film that fills a space between adjacent wirings of the wiring. 請求項３４記載の半導体装置の製造方法において、
前記（ｊ）工程では、
前記第３の絶縁膜の材料で前記配線の隣接配線間が満たされないように、前記配線の上面および側面上と前記第１の絶縁膜上とに前記第３の絶縁膜が形成され、
前記（ｊ）工程の後に、更に、
前記配線の隣接配線間に前記第３の絶縁膜と第４の絶縁膜とで囲まれたボイドが形成されるように、前記第３の絶縁膜上に第４の絶縁膜を形成する工程、
を有することを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 34,
In the step (j),
The third insulating film is formed on the upper surface and the side surface of the wiring and on the first insulating film so that a space between adjacent wirings of the wiring is not filled with the material of the third insulating film;
After the step (j),
Forming a fourth insulating film on the third insulating film such that a void surrounded by the third insulating film and the fourth insulating film is formed between adjacent wirings of the wiring;
A method for manufacturing a semiconductor device, comprising: 以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に第１の絶縁膜を形成する工程、
（ｃ）前記第１の絶縁膜上に銅を主成分として含む配線を形成する工程、
（ｄ）銅の拡散を抑制または防止する機能を有する第２の絶縁膜を、その材料で前記配線の隣接配線間が満たされないように、前記配線の上面および側面上と前記第１の絶縁膜上とに形成する工程、および、
（ｅ）前記第２の絶縁膜の誘電率より低い誘電率を有する第３の絶縁膜を、前記第２の絶縁膜上に形成し、前記配線の隣接配線間にボイドを形成する工程、
（ｆ）前記第３絶縁膜に開口部を形成して前記配線を露出させる工程、
（ｇ）前記開口部から露出する前記配線上にタングステン膜を選択的に形成する工程。A method for manufacturing a semiconductor device, comprising:
(A) preparing a semiconductor substrate;
(B) forming a first insulating film on the semiconductor substrate;
(C) forming a wiring mainly containing copper on the first insulating film;
(D) forming a second insulating film having a function of suppressing or preventing copper diffusion on the upper surface and side surfaces of the wiring and the first insulating film so that a material between adjacent wirings is not filled with the material; Forming on the top, and
(E) forming a third insulating film having a dielectric constant lower than that of the second insulating film on the second insulating film, and forming a void between adjacent wirings of the wiring;
(F) forming an opening in the third insulating film to expose the wiring;
(G) a step of selectively forming a tungsten film on the wiring exposed from the opening. 以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に第１の絶縁膜を形成する工程、
（ｃ）前記第１の絶縁膜上に銅を主成分として含む配線を形成する工程、
（ｄ）銅の拡散を抑制または防止する機能を有する第２の絶縁膜を、その材料で前記配線の隣接配線間が満たされないように、前記配線の上面および側面上と前記第１の絶縁膜上とに形成する工程、および、
（ｅ）前記第２の絶縁膜の誘電率より低い誘電率を有する第３の絶縁膜を、前記第２の絶縁膜上に形成し、前記配線の隣接配線間にボイドを形成する工程、
（ｆ）前記第３絶縁膜に開口部を形成して前記配線を露出させる工程、
（ｇ）前記開口部の底部および側壁上に第１の導体膜をバイアススパッタリング法によって形成する工程、
（ｈ）前記開口部を埋めるように第２の導体膜を形成する工程。A method for manufacturing a semiconductor device, comprising:
(A) preparing a semiconductor substrate;
(B) forming a first insulating film on the semiconductor substrate;
(C) forming a wiring mainly containing copper on the first insulating film;
(D) forming a second insulating film having a function of suppressing or preventing copper diffusion on the upper surface and side surfaces of the wiring and the first insulating film so that a material between adjacent wirings is not filled with the material; Forming on the top, and
(E) forming a third insulating film having a dielectric constant lower than that of the second insulating film on the second insulating film, and forming a void between adjacent wirings of the wiring;
(F) forming an opening in the third insulating film to expose the wiring;
(G) forming a first conductive film on the bottom and side walls of the opening by a bias sputtering method;
(H) forming a second conductor film so as to fill the opening.
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