JP5290794B2

JP5290794B2 - 論理回路および論理集積回路

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Publication number: JP5290794B2
Application number: JP2009024742A
Authority: JP
Inventors: 秀明木村; 英祐土屋; 義宏柿沼
Original assignee: NTT Electronics Corp; Nippon Telegraph and Telephone Corp
Current assignee: NTT Electronics Corp; Nippon Telegraph and Telephone Corp
Priority date: 2009-02-05
Filing date: 2009-02-05
Publication date: 2013-09-18
Anticipated expiration: 2029-02-05
Also published as: JP2010183333A

Description

本発明は、論理回路および論理集積回路に関する。

複数の論理信号を入力として処理する論理回路を電子回路で集積化する場合、カスタムで論理ゲートを構成して実現する方法がある。しかし、そのようなカスタムの論理ゲートは、回路規模および消費電力の増大を招いてしまう。

一方、ブール関数を構成する一方法として、論理積の後段に論理和を設置する方法がある。これを電子回路で実現する場合には、一般的に論理積はダイオード・アンド回路で、論理和はエミッタフォロワ・オア回路で構成でき、個々に論理ゲートを構成するよりも大幅に回路規模および消費電力を削減できる（例えば非特許文献１、２参照）。

図６は、関連技術を説明する図であり、ダイオード・アンド回路とエミッタフォロワ・オア回路によりブール関数を実現する論理回路の構成例を示す。ここでは、３つの論理信号Ｘ０、Ｘ１、Ｘ２の入力に対し、２つの論理信号

を得る場合の構成例を示す。

この論理回路は、３つの論理信号Ｘ０、Ｘ１およびＸ２を入力とし、各々の論理信号またはその論理信号の否定信号との組み合わせについて論理積を生成する論理積回路群１０と、その後段に配置された論理和回路群２０とを有する。論理積回路群１０は、一端にそれぞれ論理信号またはその否定信号が入力され他端を共通出力とする複数のダイオードからなるダイオード・アンド回路１１〜１８により構成される。論理和回路群２０は、ダイオード・アンド回路１１〜１８の出力である複数の論理積信号からそれぞれあらかじめ選択されたいくつかの論理積信号の論理和を生成するエミッタフォロワ・オア回路２１、２２を有する。エミッタフォロワ・オア回路２１、２２の出力する論理和信号Ｚ０、Ｚ１はそれぞれ、参照信号ＲＥＦと共に差動回路３１、３２に入力される。差動回路３１、３２はそれぞれ、論理信号Ｑ０、Ｑ１およびその否定、あるいはその一方を出力する。

ダイオード・アンド回路１１〜１８の個々のダイオードとして、ここでは、特に動作の高速化を意図し、論理積を形成する抵抗の中点にダイオードとなるべきトランジスタのベースを接続した構成を示す（特許文献１参照）。すなわち、個々のダイオードは、トランジスタのベースとコレクタ間に抵抗が接続されて形成され、そのトランジスタのエミッタに論理信号またはその否定信号が入力され、コレクタが、同じダイオード・アンド回路内の他のトランジスタのコレクタと接続されて出力端子となる。

なお、このような論理積回路群１０と論理和回路群２０とを半導体基板上の集積回路で構成する場合には、ブール関数に対応する回路素子のみを半導体基板上に形成するのではなく、入力される論理信号の数と出力しようとする論理信号の数とのすべての組み合わせに対応できる数の回路素子を形成し、配線により必要なブール関数を実現する。すなわち、入力される論理信号Ｘ０、Ｘ１、Ｘ２およびその否定信号のすべての組み合わせについてダイオード・アンド回路１１〜１８を設け、この論理回路が出力しようとする論理和信号Ｚ０、Ｚ１に対してそれぞれ、ダイオード・アンド回路１１〜１８の論理積出力に対してそれぞれエミッタフォロワ型のトランジスタを設ける。そして、製造プロセスの最終段階で配線の書き込みあるいは切断を行って、必要なブール関数を実現する。

図７は図６に示す論理回路の等価回路を示し、図８は真理値表を示す。なお、図６では、論理回路の入力が差動入力、すなわち論理信号Ｘ０、Ｘ１、Ｘ２とそれぞれの否定信号とが入力されるものとして示しているが、図７に示すように、論理信号Ｘ０、Ｘ１、Ｘ２のみを入力とし、その否定を求めて論理積を演算することもできる。

論理積回路群１０と論理和回路群２０とからなる論理集積回路で論理動作を実行させる場合に、論理和信号を後段に接続された電子回路で受信するためには、一般的に、論理振幅および消費電力の低減を図るために、論理和信号を処理する回路として、差動回路３１、３２のような差動型回路が用いられる。ここで問題となるのは、近年のトランジスタデバイスの高性能化により、図６に示す論理回路では適用が考えられていなかった論理動作領域での使用の可能性が高くなってきていることである。

図９および図１０は、図６に示す論理回路をデータ速度１０Ｇｂ／ｓで動作させた場合の回路シミュレーション結果を示す。回路シミュレーションに用いたデバイスモデルは、遮断周波ｆｔ＝９０ＧＨｚ相当のＳｉＧｅＨＢＴを想定している。図９は、エミッタフォロワ・オア回路２１、２２から出力される論理和信号Ｚ０、Ｚ１の電圧波形と、後段の差動回路３１、３２の参照電位ＲＥＦの電圧波形とを示す。図１０は、差動回路３１、３２の出力信号Ｑ０、Ｑ１のそれぞれ正相および逆相の電圧波形を示す。

図９に示すように、１データ周期（１００ｐｓｅｃ）に対して出力信号Ｑ０、Ｑ１で見ると、論理が正の場合と論理が負の場合とで、デューティ比が約６０％、４０％と変動していることがわかる。これは、回路における容量をはじめとする寄生成分の影響や、トランジスタの論理反転時の動作によるもので、トランジスタの立ち上がり時間Ｔｒよりも立下り時間Ｔｆが遅いために生じたものである。すなわち、エミッタフォロワ・オア回路２１、２２の出力する論理和信号Ｚ０、Ｚ１を差動回路３１、３２に入力すると、論理が反転するときに、ＴｒとＴｆの時間差分だけ反転時間に差が生じ、それによりデューティ変動が生じてしまう。このようなデューティ変動は、従来の適用動作領域では想定できなかったものである。

さらに、雑音や電源電圧変動、あるいは温度変動に由来する論理和信号電圧の揺らぎによって、論理和回路群２０の後段に接続される電子回路が、論理和信号を誤って判定する確率が高くなる可能性もある。電圧変動によって生じるデューティ変動を抑える技術が特許文献２、３に示されているが、これらは、論理積の後段に論理和を設置する構成の論理回路に用いられるものではなく、そのような論理回路での利用を示唆するものでもない。

特開昭５４−１５８８５２号公報特開２００７−３０６２１９号公報特開平１０−２５６８９０号公報

Tetsushi Sakai, YousukeYamamoto, Yoshiji Kobayashi, KuniyasuKawarada, Yasunobu Inabe, "A 3ns 1Kb RAM using Super Self-Aligned ProcessTechnology", 1981 IEEE International Solid State Circuits Conference (Feb.20, 1981), Digest of Technical Papers Volume XXIV, pp216-217 David W.Still, "A 4ns Laser Customized PLA with Pre-Program Test Capability",1983 IEEE International Solid State Circuits Conference (Feb. 24, 1983), Digestof Technical Papers Volume XXVI, pp154-155

上述したように、論理和回路群２０から出力される論理和信号を後段の差動回路３１、３２に参照信号ＲＥＦと共に入力する構成では、動作が高速化されるにつれ、差動回路３１、３２以降の電子回路において、論理信号時間のデューティが変動するという課題があった。また、論理和信号電圧の揺らぎによって、後段の電子回路が論理和信号を誤って判定する確率が高くなる可能性があった。

本発明は、このような課題を解決し、論理和回路の後段に接続される電子回路でのデューティ比の変動を抑制でき、雑音や電源電圧変動あるいは温度変動に由来する論理和信号電圧の揺らぎに対しても、後段に接続される電子回路を安定に動作させることのできる論理回路および論理集積回路を提供することを目的とする。

本発明は、上記課題を解決するために、論理和回路群の求める論理和に対して否定の論理和を求め、論理和信号とその否定の論理和信号とを差動回路の差動入力に入力することを最も主要な特徴とする。

すなわち、本発明の第１の観点によると、複数Ｎ個の論理信号入力に対し、すべての論理信号およびそれぞれの否定の組み合わせについての２ ^N 個の論理積を求める論理積回路群と、この論理積回路群の出力する２ ^N 個の論理積信号のうち、１個以上２ ^N 個未満のあらかじめ設定された組み合わせで論理和を求める第１の論理和回路とを有する論理回路において、論理積回路群の出力する２ ^N 個の論理積信号のうち、第１の論理和回路が論理和を求める対象としていないすべての論理積信号について、その論理和を求める第２の論理和回路を有し、第１の論理和回路の出力する論理和信号と第２の論理和回路の出力する論理和信号とが差動回路の差動入力とされることを特徴とする論理回路が提供される。

本発明の第２の観点によると、半導体基板上に、複数のダイオードの一端にそれぞれ論理信号またはその否定信号が入力され他端を共通出力とする論理積回路が、複数Ｎ個の論理信号入力に対し、その論理信号とその論理信号の否定信号とのすべての組み合わせに対応して２^N個形成され、半導体基板上にはさらに、２^N個の論理積回路のそれぞれの出力がベースに接続されたエミッタフォロワ構成の２^N個のトランジスタからなるトランジスタ群が形成され、このトランジスタ群のうち、１個以上２ ^N 個未満の一部のトランジスタのエミッタが共通に接続されて第１の論理和回路を構成する論理集積回路において、トランジスタ群の一部以外のすべてのトランジスタのエミッタが共通に接続されて第２の論理和回路を構成し、第１の論理和回路の出力する論理和信号と第２の論理和回路の出力する論理和信号とが差動回路の差動入力とされることを特徴とする論理集積回路が提供される。

本発明によれば、論理和信号とその否定の論理和信号とを差動回路に入力することにより、差動回路におけるトランジスタの立ち上がり時間と立下り時間の差異を相殺でき、デューティ変動を抑制することができる。また、雑音や電源電圧変動あるいは温度変動に由来する論理和信号電圧の揺らぎに対しても、それらの影響を相殺することができる。

図１は、本発明の実施の形態に係る論理回路の回路図を示す図である。図２は、図１に示す論理回路の等価回路を示す図である。図３は、図１および図２に示す論理回路の真理値表を示す図である。図４は、図１に示す論理回路を高速に動作させた場合の回路シミュレーション結果を示す図であり、論理和信号Ｚ０、Ｚ１およびその否定信号の電圧波形を示す。図５は、図１に示す論理回路を高速に動作させた場合の回路シミュレーション結果を示す図であり、差動回路の出力信号Ｑ０、Ｑ１およびそれらの否定信号の電圧波形を示す。図６は、関連技術を説明する図であり、ダイオード・アンド回路とエミッタフォロワ・オア回路によりブール関数を実現する論理回路の構成例を示す図である。図７は、図６に示す論理回路の等価回路を示す図である。図８は、図６および図７に示す論理回路の真理値表を示す図である。図９は、図６に示す論理回路を高速に動作させた場合の回路シミュレーション結果を示す図であり、論理和信号Ｚ０、Ｚ１の電圧波形と、差動回路の参照電位ＲＥＦの電圧波形とを示す。図１０は、図６に示す論理回路を高速に動作させた場合の回路シミュレーション結果を示す図であり、差動回路の出力信号Ｑ０、Ｑ１の正相および逆相の電圧波形を示す。

図１は、本発明の実施の形態に係る論理回路の回路図を示す図である。ここでは、図６に示す論理回路と同様に、３つの論理信号Ｘ０、Ｘ１、Ｘ２の入力に対し、図１に示す２つの論理信号Ｚ０、Ｚ１を得る場合の構成例を示す。

この論理回路は、３つの論理信号Ｘ２、Ｘ１およびＸ０の入力に対し、すべての論理信号およびそれぞれの否定の組み合わせについての論理積を求める論理積回路群１０と、その後段に配置された論理和回路群２０とを有する。論理和回路群２０には、論理積回路群１０の出力する論理積信号からあらかじめ設定された組み合わせで論理和を求める第１の論理和回路として、エミッタフォロワ・オア回路２１、２２を有する。また、論理積回路群１０の出力する論理積信号のうち、エミッタフォロワ・オア回路２１、２２が論理和を求める対象としていない論理積信号について、その論理和を求める第２の論理和回路として、エミッタフォロワ・オア回路２３、２４を備える。エミッタフォロワ・オア回路２１、２３がそれぞれ出力する論理和信号は、差動回路３１の差動入力とされる。また、エミッタフォロワ・オア回路２２、２４がそれぞれ出力する論理和信号は、差動回路３２の差動入力とされる。

論理積回路群１０は、半導体基板上に形成された、複数のダイオードの一端にそれぞれ論理信号またはその否定信号が入力され他端を共通出力とする論理積回路としてのダイオード・アンド回路１１〜１８により構成される。ダイオード・アンド回路１１〜１８は、複数Ｎ個の論理信号入力に対し、その論理値とその論理値の否定とのすべての組み合わせに対応して２^N個形成される。ここではＮ＝３とし、ダイオード・アンド回路１１〜１８の個数は８である。

論理積回路群１０が形成された半導体基板上にはさらに、ダイオード・アンド回路１１〜１８のそれぞれの出力がベースに接続されたエミッタフォロワ構成の２^N個のトランジスタからなるトランジスタ群が形成される。ここでは、このようなトランジスタ群を２組有する例を示し、これらが論理和回路群２０を構成する。各トランジスタ群において、一部のトランジスタのエミッタが共通に接続されて、第１の論理和回路としてのエミッタフォロワ・オア回路２１、２２が形成される。また、各トランジスタ群の他のトランジスタのエミッタが共通に接続されて、第２の論理和回路としてのエミッタフォロワ・オア回路２３、２４が形成される。エミッタフォロワ・オア回路２１の出力する論理和信号と、エミッタフォロワ・オア回路２３の出力する論理和信号とが、差動回路３１の差動入力とされる。また、エミッタフォロワ・オア回路２２の出力する論理和信号と、エミッタフォロワ・オア回路２４の出力する論理和信号とが、差動回路３２の差動入力とされる。

ダイオード・アンド回路１１〜１８を構成するダイオードとしては、トランジスタのベースとコレクタ間に抵抗が接続されて形成され、トランジスタのエミッタに論理信号またはその否定信号が入力され、コレクタが同じダイオード・アンド回路内の他のトランジスタのコレクタと接続されて出力端子となるものを用いる。

図２は図１に示す論理回路の等価回路を示し、図３は真理値表を示す。図３の真理値表からわかるように、図１に示す論理回路は、図６に示す論理回路と同じ論理構成を実現するものである。論理積回路群１０においてすべての組み合わせについて論理積を求め、エミッタフォロワ・オア回路２１、２３が互いに別々の論理積信号の論理和を求めることから、エミッタフォロワ・オア回路２３の出力する論理和信号は、エミッタフォロワ・オア回路２１の出力する論理和信号Ｚ０の否定信号となる。また、エミッタフォロワ・オア回路２２、２４も同様であり、エミッタフォロワ・オア回路２４の出力する論理和信号は、エミッタフォロワ・オア回路２２の出力する論理和信号Ｚ１の否定信号となる。差動回路３１、３２には、このような互いに反対の論理の信号が差動入力される。

なお、図１では、論理回路の入力が差動入力、すなわち論理信号Ｘ０、Ｘ１、Ｘ２とそれぞれの否定信号とが入力されるものとして示しているが、図３に示すように、論理信号Ｘ０、Ｘ１、Ｘ２のみを入力とし、その否定を求めて論理積を演算することもできる。

図１および図６にそれぞれ示す論理回路を半導体基板上の集積回路で構成する場合、汎用性および製造プロセスの観点から、ブール関数に対応する回路素子のみを半導体基板上に形成するのではなく、入力される論理信号の数と出力しようとする論理信号の数とのすべての組み合わせに対応できる数の回路素子を形成し、配線により必要なブール関数を実現する。このため、例えば図７に示す等価回路からわかるように、図６に示す論理回路におけるダイオード・アンド回路１１、１３、１６、１７、１８は利用されていない。また、論理和回路群２０内のいくつかのトランジスタも、図６に示す論理回路では利用されていない。しかし、利用されていないとはいえ、半導体基板上には形成されている。図１に示す論理回路は、この図６に示す論理回路では利用されていなかった部分を利用する。配線が異なるだけで、回路素子を追加するものではない。

図４および図５は、図１に示す論理回路をデータ速度１０Ｇｂ／ｓで動作させた場合の回路シミュレーション結果を示す。回路シミュレーションに用いたデバイスモデルは、図９および図１０に示したものと同様に、遮断周波数ｆｔ＝９０ＧＨｚ相当のＳｉＧｅＨＢＴを想定している。図４は、エミッタフォロワ・オア回路２１、２２から出力される論理和信号Ｚ０、Ｚ１の電圧波形と、エミッタフォロワ・オア回路２３、２４から出力される論理和信号Ｚ０、Ｚ１の否定信号の電圧波形とを示す。図５は、差動回路３１、３２の出力信号Ｑ０、Ｑ１およびそれらの否定信号の電圧波形を示す。

図５からわかるように、差動回路３１、３２の出力は、論理が正の場合と負の場合の両者とも、デューティ比は約５０％程度である。すなわち、図６に示す論理回路で生じていたデューティ変動が抑制されている。これは、論理和とその否定の論理和を差動回路３１、３２に入力することで、トランジスタの立ち上がり時間と立下り時間の差異を相殺できる効果によるものである。

また、同様に、雑音や電源電圧変動あるいは温度変動に起因する論理和信号電圧の揺らぎに対しても、論理和とその否定の論理和を差動回路３１、３２に入力することで、それらの影響を相殺することができる。

以上の説明では、論理信号入力数Ｎが３、出力数が２の場合を例に説明した。これらの数は、入力数Ｎが２以上、出力数が１以上であれば、任意に選択することができる。一般に、入力数Ｎに対しては、各論理信号とその否定信号との全ての組み合わせを求めるために、２^N個の論理積回路が必要であり、その出力から論理和およびその否定の論理和を求めるためには、論理積回路と同数のエミッタフォロワが用いることで、本発明を実施することができる。

１０論理積回路群
１１〜１８ダイオード・アンド回路
２０論理和回路群
２１、２２エミッタフォロワ・オア回路（第１の論理和回路）
２３、２４エミッタフォロワ・オア回路（第２の論理和回路）
３１、３２差動回路

Claims

複数Ｎ個の論理信号入力に対し、すべての論理信号およびそれぞれの否定の組み合わせについての２ ^N 個の論理積を求める論理積回路群と、
この論理積回路群の出力する２ ^N 個の論理積信号のうち、１個以上２ ^N 個未満のあらかじめ設定された組み合わせで論理和を求める第１の論理和回路と
を有する論理回路において、
上記論理積回路群の出力する２ ^N 個の論理積信号のうち、上記第１の論理和回路が論理和を求める対象としていないすべての論理積信号について、その論理和を求める第２の論理和回路を有し、
上記第１の論理和回路の出力する論理和信号と上記第２の論理和回路の出力する論理和信号とが差動回路の差動入力とされる
ことを特徴とする論理回路。
半導体基板上に、複数のダイオードの一端にそれぞれ論理信号またはその否定信号が入力され他端を共通出力とする論理積回路が、複数Ｎ個の論理信号入力に対し、その論理信号とその論理信号の否定信号とのすべての組み合わせに対応して２^N個形成され、
上記半導体基板上にはさらに、上記２^N個の論理積回路のそれぞれの出力がベースに接続されたエミッタフォロワ構成の２^N個のトランジスタからなるトランジスタ群が形成され、
このトランジスタ群のうち、１個以上２ ^N 個未満の一部のトランジスタのエミッタが共通に接続されて第１の論理和回路を構成する
論理集積回路において、
上記トランジスタ群の上記一部以外のすべてのトランジスタのエミッタが共通に接続されて第２の論理和回路を構成し、
上記第１の論理和回路の出力する論理和信号と上記第２の論理和回路の出力する論理和信号とが差動回路の差動入力とされる
ことを特徴とする論理集積回路。
請求項２記載の論理集積回路において、
前記半導体基板上には、前記トランジスタ群が複数形成され、
前記トランジスタ群のそれぞれについて、そのトランジスタ群のうち、１個以上２ ^N 個未満の一部のトランジスタのエミッタが共通に接続されて第１の論理和回路を構成し、
他のすべてのトランジスタのエミッタが共通に接続されて第２の論理和回路を構成し、
前記トランジタ群のそれぞれについて、そのトランジスタ群の第１の論理和回路の出力する論理和信号と第２の論理和回路の出力する論理和信号とが、前記トランジスタ群毎に設けられた差動回路の差動入力とされる
ことを特徴とする論理集積回路。
請求項３記載の論理集積回路において、前記複数のダイオードはそれぞれ、トランジスタのベースとコレクタ間に抵抗が接続されて形成され、当該トランジスタのエミッタに論理信号またはその否定信号が入力され、上記コレクタが同じ論理積回路内の他のトランジスタのコレクタと接続されて出力端子となることを特徴とする論理集積回路。