JP5272221B2 - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and its production method capable of restraining dispersions of the wiring resistance and the via resistance by the entire wiring layer. <P>SOLUTION: The resistance of a contact part of a conductive layer (wiring layer IL2), in a first via hole VH with a deep via depth BDE and a wiring layer IL1, is set smaller than the resistance of a contact part of the conductive layer (wiring layer IL2) in a second via hole VH with a shallow via depth BDE and the wiring layer IL1. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、半導体装置に関するものである。 The present invention relates to semiconductor equipment.

LSI(Large Scale Integrated circuit)の微細化、高速化に伴ない、LSIの配線材料として従来用いられてきたアルミニウムに代わり、電気抵抗の低いCu(銅)が用いられている。LSIの配線材料としてCuを用いることにより、電気抵抗を低く抑えながら配線を微細化することができ、また、LSIの動作速度を向上することができる。しかしながら、Cuは絶縁膜中に拡散しやすい性質を有している。Cuが絶縁膜中に拡散すれば配線の信頼性が低くなってしまう。またCuはプラズマイオンとの反応速度が非常に遅いという性質を有している。このため、エッチングにより配線を形成しようとすると十分な生産性が得られない。そこで、これらの問題を解決することができるCu配線の形成方法として、近年、ダマシン法が採用されている。   With the miniaturization and speeding up of LSI (Large Scale Integrated circuit), Cu (copper) having a low electrical resistance is used instead of aluminum which has been conventionally used as a wiring material for LSI. By using Cu as the wiring material of the LSI, the wiring can be miniaturized while keeping the electrical resistance low, and the operation speed of the LSI can be improved. However, Cu has a property of easily diffusing into the insulating film. If Cu diffuses into the insulating film, the reliability of the wiring is lowered. Cu has the property that the reaction rate with plasma ions is very slow. For this reason, sufficient productivity cannot be obtained if wiring is formed by etching. Therefore, in recent years, a damascene method has been adopted as a method for forming a Cu wiring that can solve these problems.

このようなダマシン法を採用した技術は、たとえば特開2006−24905号公報に開示されている。   A technique that employs such a damascene method is disclosed in, for example, Japanese Patent Application Laid-Open No. 2006-24905.

また近年、素子の微細化が進み、配線寸法およびビア寸法も縮小化されてきている。素子の高速化のため、多層配線においても、低抵抗で低容量な膜がますます要求されてきている。また、その抵抗や容量のばらつき抑制もますます重要になってきている。
特開2006−24905号公報
In recent years, miniaturization of elements has progressed, and wiring dimensions and via dimensions have also been reduced. In order to increase the speed of the device, a low resistance and low capacity film is increasingly required even in multilayer wiring. In addition, suppression of variations in resistance and capacitance has become increasingly important.
JP 2006-24905 A

しかし実際のウエハプロセスでは、同一ウエハ内においても、各工程のプロセスがばらつくことにより、たとえばウエハ面内の中心部とエッジ部とで層間膜厚、バリアメタル膜厚、配線寸法、ビア径などにばらつきが生じる。その結果、配線抵抗およびビア抵抗がばらつくという問題がある。さらに、配線抵抗およびビア抵抗がばらつくことにより回路のタイミングにマージンがなくなる、または歩留まり劣化、さらには信頼性劣化という問題があった。   However, in an actual wafer process, the process of each process varies even within the same wafer. For example, the interlayer film thickness, barrier metal film thickness, wiring dimension, via diameter, etc. at the center and edge of the wafer surface Variation occurs. As a result, there is a problem that wiring resistance and via resistance vary. Furthermore, there is a problem that the circuit timing does not have a margin due to variations in wiring resistance and via resistance, or yield deterioration and reliability deterioration occur.

本発明は、上記の課題を鑑みてなされたものであり、その目的は、配線抵抗およびビア抵抗のばらつきを配線層全体として抑制できる半導体装置を提供することである。 The present invention has been made in view of the above problems, its object is to provide a semiconductor equipment which can suppress variations in wiring resistance and via resistance as a whole wiring layer.

本実施の形態の半導体装置は、下層導電層と、第1および第2の配線層と、層間絶縁膜と、第1および第2のビア内導電層とを備えている。第1および第2の配線層は、それぞれが下層導電層上に形成されている。層間絶縁膜は、下層導電層と第1および第2の配線層との間に形成され、かつ下層導電層と第1の配線層とを電気的に接続するための第1のビアホールおよび下層導電層と第2の配線層とを電気的に接続するための第2のビアホールを有している。第1および第2のビア内導電層は、第1および第2のビアホールのそれぞれの内部を埋め込んでいる。第1の配線層は第2の配線層よりも細い線幅を有している。第1のビア内導電層と下層導電層との接触部の抵抗が、第2のビア内導電層と下層導電層との接触部の抵抗よりも小さい。 The semiconductor device of the present embodiment includes a lower conductive layer, first and second wiring layers, an interlayer insulating film, and first and second via conductive layers. Each of the first and second wiring layers is formed on the lower conductive layer. The interlayer insulating film is formed between the lower conductive layer and the first and second wiring layers, and has a first via hole and a lower conductive layer for electrically connecting the lower conductive layer and the first wiring layer. There is a second via hole for electrically connecting the layer and the second wiring layer. The first and second via the conductive layer is embedded each of the interior of the first and second via holes. The first wiring layer has a narrower line width than the second wiring layer. The resistance of the contact portion between the first in-via conductive layer and the lower conductive layer is smaller than the resistance of the contact portion between the second in-via conductive layer and the lower conductive layer.

本実施の形態の半導体装置によれば、第1のビア内導電層と下層導電層との接触部の抵抗が、第2のビア内導電層と下層導電層との接触部の抵抗よりも小さくなっている。これにより配線層全体としての抵抗値のばらつきを抑制することができる。よって、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。 According to the semiconductor device of this embodiment, the resistance of the contact portion between the first via the conductive layer and the lower conductive layer is smaller than the contact portion of the resistance between the second via the conductive layer and the lower conductive layer It has become. Thereby, the dispersion | variation in resistance value as the whole wiring layer can be suppressed. Therefore, a margin in circuit timing is increased, and yield deterioration and reliability deterioration can be suppressed.

以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の構成を概略的に示す断面図である。図1を参照して、たとえばシリコンよりなる半導体基板SUBの表面には、たとえばMOS(Metal Oxide Semiconductor)トランジスタなどの半導体素子(図示せず)が形成されている。これらの半導体素子の表面を覆うように、たとえば400nmの厚みのUSG(Un-doped Silicon Glass)膜よりなるコンタクト層間絶縁膜CIが形成されている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 is a cross-sectional view schematically showing a configuration of a semiconductor device according to the first embodiment of the present invention. Referring to FIG. 1, a semiconductor element (not shown) such as a MOS (Metal Oxide Semiconductor) transistor is formed on the surface of a semiconductor substrate SUB made of, for example, silicon. A contact interlayer insulating film CI made of, for example, a USG (Un-doped Silicon Glass) film having a thickness of 400 nm is formed so as to cover the surfaces of these semiconductor elements.

このコンタクト層間絶縁膜CIには、図示されていないがコンタクトホールが形成されている。このコンタクトホールは、上側の配線層IL1と下側の導電領域(たとえばMOSトランジスタのソース/ドレイン領域など)とを電気的に接続するためのものである。このコンタクトホール内において、たとえばTiN(窒化チタン)とTi(チタン)との積層膜がコンタクトホールの壁面に沿って形成されており、たとえばW(タングステン)よりなるプラグ層がコンタクトホール内を埋め込まれている。   Although not shown, a contact hole is formed in the contact interlayer insulating film CI. This contact hole is for electrically connecting the upper wiring layer IL1 and the lower conductive region (for example, the source / drain region of a MOS transistor). In this contact hole, for example, a laminated film of TiN (titanium nitride) and Ti (titanium) is formed along the wall surface of the contact hole. For example, a plug layer made of W (tungsten) is embedded in the contact hole. ing.

コンタクト層間絶縁膜CI上には、層間絶縁膜II1が形成されている。この層間絶縁膜II1は、たとえば100nmの厚みのSiOC膜(誘電率k:2.8以下)よりなっている。この層間絶縁膜II1の表面は平坦化されている。この層間絶縁膜II1には、コンタクト層間絶縁膜CIに達する配線溝IT1が形成されている。この配線溝IT1内には配線層IL1が形成されている。この配線層IL1は、たとえば15nmの厚みのTa(タンタル)よりなるバリアメタル層BM1と、たとえばCuよりなる導電層CL1により形成されている。バリアメタル層BM1は配線溝IT1の壁面に沿って形成されており、導電層CL1は配線溝IT1内を埋め込むように形成されている。   On the contact interlayer insulating film CI, an interlayer insulating film II1 is formed. This interlayer insulating film II1 is made of, for example, a 100 nm thick SiOC film (dielectric constant k: 2.8 or less). The surface of the interlayer insulating film II1 is planarized. In the interlayer insulating film II1, a wiring trench IT1 reaching the contact interlayer insulating film CI is formed. A wiring layer IL1 is formed in the wiring groove IT1. The wiring layer IL1 is formed of a barrier metal layer BM1 made of Ta (tantalum) having a thickness of 15 nm, for example, and a conductive layer CL1 made of Cu, for example. The barrier metal layer BM1 is formed along the wall surface of the wiring trench IT1, and the conductive layer CL1 is formed so as to be embedded in the wiring trench IT1.

層間絶縁膜II1上には配線層IL1を覆うように、たとえば40nmの厚みのSiC膜(誘電率k:4.8以下)よりなるライナー絶縁膜LFが形成されている。このライナー絶縁膜LF上には、たとえば200nmの厚みのSiOC膜(誘電率k:2.8以下)よりなる層間絶縁膜II2が形成されている。この層間絶縁膜II2の表面は平坦化されている。   Over the interlayer insulating film II1, a liner insulating film LF made of, for example, a SiC film (dielectric constant k: 4.8 or less) having a thickness of 40 nm is formed so as to cover the wiring layer IL1. On this liner insulating film LF, an interlayer insulating film II2 made of, for example, a 200 nm thick SiOC film (dielectric constant k: 2.8 or less) is formed. The surface of this interlayer insulating film II2 is planarized.

層間絶縁膜II2の表面には配線溝IT2が形成されている。この配線溝IT2の底部から配線層IL1に達するように層間絶縁膜II2およびライナー絶縁膜LFにはビアホールVHが形成されている。   A wiring trench IT2 is formed on the surface of the interlayer insulating film II2. A via hole VH is formed in the interlayer insulating film II2 and the liner insulating film LF so as to reach the wiring layer IL1 from the bottom of the wiring trench IT2.

このビアホールVHおよび配線溝IT2には、配線層IL2が形成されている。この配線層IL2は、バリアメタル層BM2と、たとえばCuよりなる導電層CL2により形成されている。バリアメタル層BM2は、第1のバリアメタル層BM2aと第2のバリアメタル層BM2bとを有している。第1のバリアメタル層BM2aは、たとえば5nmの厚みのTa層と5nmの厚みのTaN層との2層構造よりなっている。第2のバリアメタル層BM2bは、たとえば5nmの厚みのTa層よりなっている。   A wiring layer IL2 is formed in the via hole VH and the wiring groove IT2. This wiring layer IL2 is formed of a barrier metal layer BM2 and a conductive layer CL2 made of Cu, for example. The barrier metal layer BM2 has a first barrier metal layer BM2a and a second barrier metal layer BM2b. The first barrier metal layer BM2a has a two-layer structure of, for example, a Ta layer having a thickness of 5 nm and a TaN layer having a thickness of 5 nm. Second barrier metal layer BM2b is formed of a Ta layer having a thickness of 5 nm, for example.

ビアホールVHの直下における配線層IL1の表面には、凹部(掘り込み部)COが形成されている。この凹部COにおいて第2のバリアメタル層BM2bは配線層IL1と接している。   A recess (digging portion) CO is formed on the surface of the wiring layer IL1 immediately below the via hole VH. In the recess CO, the second barrier metal layer BM2b is in contact with the wiring layer IL1.

本実施の形態においては、層間絶縁膜II2の厚みにばらつきが生じることにより、ウエハ面内においてビア深さBDEの深い第1のビアホールVHと、ビア深さBDEの浅い第2のビアホールVHとが形成されている。ここで、ビア深さBDEの深い第1のビアホールVHと、浅い第2のビアホールVHとの各々は同じ径BDIを有している。このため、ビア深さBDEの深い第1のビアホールVHは、ビア深さBDEの浅い第2のビアホールVHよりも大きなアスペクト比(深さ/径)を有している。   In the present embodiment, variation in the thickness of the interlayer insulating film II2 causes a first via hole VH having a deep via depth BDE and a second via hole VH having a shallow via depth BDE in the wafer surface. Is formed. Here, each of the first via hole VH having the deep via depth BDE and the shallow second via hole VH have the same diameter BDI. For this reason, the first via hole VH having a deep via depth BDE has a larger aspect ratio (depth / diameter) than the second via hole VH having a shallow via depth BDE.

ビア深さBDEの深い第1のビアホールVHの直下における凹部COの掘り込み量CDEは、ビア深さBDEの浅い第2のビアホールVHの直下における凹部COの掘り込み量CDEよりも大きくなっている。ここで掘り込み量とは、配線層IL1の上面から凹部COの最下端部までの距離を意味している。   The digging amount CDE of the concave portion CO immediately below the first via hole VH having the deep via depth BDE is larger than the digging amount CDE of the concave portion CO immediately below the second via hole VH having the shallow via depth BDE. . Here, the digging amount means a distance from the upper surface of the wiring layer IL1 to the lowermost end portion of the concave portion CO.

また第2のバリアメタル層BM2bの配線層IL1に接する部分の厚みは、ビア深さBDEの浅い第2のビアホールVHにおけるよりも、ビア深さBDEの深い第1のビアホールVHの直下において薄くなっている。   In addition, the thickness of the portion of the second barrier metal layer BM2b that is in contact with the wiring layer IL1 is thinner immediately below the first via hole VH having a deep via depth BDE than in the second via hole VH having a shallow via depth BDE. ing.

このように、ビア深さBDEの深い第1のビアホールVHの直下における凹部COの掘り込み量が大きいため配線層IL1と配線層IL2との接触面積が大きくなって抵抗が低くなっている。またビア深さBDEの深い第1のビアホールVHの底部における第2のバリアメタル層BM2bの厚みが薄いことによって抵抗が低くなっている。このため、ビア深さBDEの深い第1のビアホールVH内のビア内導電層(配線層IL2)と配線層IL1との接触部の抵抗は、ビア深さBDEの浅い第2のビアホールVH内のビア内導電層(配線層IL2)と配線層IL1との接触部の抵抗よりも小さくなっている。   As described above, since the digging amount of the concave portion CO immediately below the first via hole VH having the deep via depth BDE is large, the contact area between the wiring layer IL1 and the wiring layer IL2 is increased, and the resistance is lowered. Further, the resistance is lowered by the thin thickness of the second barrier metal layer BM2b at the bottom of the first via hole VH having the deep via depth BDE. For this reason, the resistance of the contact portion between the in-via conductive layer (wiring layer IL2) and the wiring layer IL1 in the first via hole VH having the deep via depth BDE is in the second via hole VH having the shallow via depth BDE. The resistance of the contact portion between the in-via conductive layer (wiring layer IL2) and the wiring layer IL1 is smaller.

なお本実施の形態においては、配線溝IT2の幅IW同士は実質的に同じ寸法であり、また配線溝IT2の深さTD同士もビアホールVHの径BDI同士も実質的に同じ寸法である。   In the present embodiment, the widths IW of the wiring grooves IT2 have substantially the same dimensions, and the depths TD of the wiring grooves IT2 and the diameters BDI of the via holes VH have substantially the same dimensions.

次に、本実施の形態の半導体装置の製造方法について説明する。
図2〜図10は、本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。図2を参照して、たとえばシリコンよりなる半導体基板SUB上に、たとえばSTI(Shallow Trench Isolation)よりなるトレンチ分離構造(図示せず)が形成される。このトレンチ分離構造により電気的に分離された半導体基板SUBの表面に、たとえばMOSトランジスタよりなる半導体素子(図示せず)が形成される。
Next, a method for manufacturing the semiconductor device of the present embodiment will be described.
2 to 10 are schematic cross-sectional views illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps. Referring to FIG. 2, a trench isolation structure (not shown) made of, for example, STI (Shallow Trench Isolation) is formed on a semiconductor substrate SUB made of, for example, silicon. A semiconductor element (not shown) made of, for example, a MOS transistor is formed on the surface of the semiconductor substrate SUB electrically isolated by the trench isolation structure.

次に、半導体基板SUBの表面を覆うようにコンタクト層間絶縁膜CIが形成される。このコンタクト層間絶縁膜CIは、たとえばUSG膜を500nmの厚みで堆積した後に100nmの厚み分をCMP(Chemical Mechanical Polishing)法により研磨除去することにより形成される。   Next, a contact interlayer insulating film CI is formed so as to cover the surface of the semiconductor substrate SUB. The contact interlayer insulating film CI is formed, for example, by depositing a USG film with a thickness of 500 nm and then polishing and removing the thickness of 100 nm by a CMP (Chemical Mechanical Polishing) method.

このコンタクト層間絶縁膜CIに、通常の写真製版技術およびドライエッチング技術を用いて、たとえば70nmの径のコンタクトホール(図示せず)が形成される。このコンタクトホールの壁面に沿うようにコンタクト層間絶縁膜CI上に、バリアメタル層(図示せず)が形成される。このバリアメタル層はたとえば20nmの厚みのTiNと20nmの厚みのTiとの積層構造により形成される。次にコンタクトホール内を埋め込むようにバリアメタル層上に、たとえば200nmの厚みでW層が形成される。   A contact hole (not shown) having a diameter of, for example, 70 nm is formed in the contact interlayer insulating film CI by using a normal photolithography technique and a dry etching technique. A barrier metal layer (not shown) is formed on the contact interlayer insulating film CI along the wall surface of the contact hole. This barrier metal layer is formed by a laminated structure of, for example, 20 nm thick TiN and 20 nm thick Ti. Next, a W layer having a thickness of, for example, 200 nm is formed on the barrier metal layer so as to fill the contact hole.

この後、コンタクト層間絶縁膜の表面が露出するまでW層とバリアメタル層とにCMP法が施される。これにより、コンタクトホール内にW層よりなるWプラグ層とバリアメタル層とが残存される。   Thereafter, CMP is performed on the W layer and the barrier metal layer until the surface of the contact interlayer insulating film is exposed. As a result, the W plug layer made of the W layer and the barrier metal layer remain in the contact hole.

コンタクト層間絶縁膜CI上に、たとえば150nmの厚みのSiOC膜よりなる層間絶縁膜II1が形成される。この層間絶縁膜II1上にフォトレジストPR1が塗布され、通常の写真製版技術によりパターニングされる。パターニングされたフォトレジストPR1をマスクとして層間絶縁膜II1に異方性のエッチングが施される。これにより、層間絶縁膜II1にコンタクト層間絶縁膜CIに達する配線溝IT1が形成される。この後、フォトレジストPR1は、たとえばアッシングなどにより除去される。   On the contact interlayer insulating film CI, an interlayer insulating film II1 made of, for example, a 150 nm thick SiOC film is formed. A photoresist PR1 is applied on the interlayer insulating film II1 and patterned by a normal photolithography technique. The interlayer insulating film II1 is subjected to anisotropic etching using the patterned photoresist PR1 as a mask. As a result, a wiring trench IT1 reaching the contact interlayer insulating film CI is formed in the interlayer insulating film II1. Thereafter, photoresist PR1 is removed by, for example, ashing.

図3を参照して、この配線溝IT1の壁面に沿うように層間絶縁膜II1上に、バリアメタル層BM1が形成される。このバリアメタル層BM1は、たとえば15nmの厚みのTaにより形成される。層間絶縁膜II1およびバリアメタル層BM1上に、たとえばスパッタ法でCuシード層が50nmの厚みで形成される。この後、メッキ法により配線溝IT1を埋め込むようにバリアメタル層BM1上にCu層CL1が形成される。   Referring to FIG. 3, barrier metal layer BM1 is formed on interlayer insulating film II1 along the wall surface of wiring trench IT1. This barrier metal layer BM1 is formed of Ta having a thickness of 15 nm, for example. A Cu seed layer having a thickness of 50 nm is formed on interlayer insulating film II1 and barrier metal layer BM1 by, for example, sputtering. Thereafter, a Cu layer CL1 is formed on the barrier metal layer BM1 so as to fill the wiring trench IT1 by plating.

この後、層間絶縁膜II1の表面が露出するまでCu層CL1とバリアメタル層BM1とにCMP法が施される。これにより、配線溝IT1内にCu層よりなる導電層CL1とバリアメタル層BM1とが残存されて、導電層CL1とバリアメタル層BM1とからなる配線層IL1が形成される。   Thereafter, CMP is performed on the Cu layer CL1 and the barrier metal layer BM1 until the surface of the interlayer insulating film II1 is exposed. Thereby, the conductive layer CL1 made of the Cu layer and the barrier metal layer BM1 remain in the wiring trench IT1, and the wiring layer IL1 made of the conductive layer CL1 and the barrier metal layer BM1 is formed.

図4を参照して、配線層IL1を覆うように層間絶縁膜II1上に、たとえば40nmの厚みのSiC膜よりなるライナー絶縁膜LFがCVD(Chemical Vapor Deposition)法により形成される。このライナー絶縁膜LF上に、たとえば250nmの厚みのSiOCよりなる層間絶縁膜II2がCVD法により形成される。   Referring to FIG. 4, a liner insulating film LF made of, for example, a 40 nm-thick SiC film is formed on interlayer insulating film II1 so as to cover wiring layer IL1 by a CVD (Chemical Vapor Deposition) method. On this liner insulating film LF, for example, an interlayer insulating film II2 made of SiOC having a thickness of 250 nm is formed by a CVD method.

この層間絶縁膜II2上に、通常の写真製版技術によりレジストパターンPR2が形成される。このレジストパターンPR2をマスクとして層間絶縁膜II2にドライエッチングが施される。これにより層間絶縁膜II2にビアホールVHが形成され、ビアホールの底部においてライナー絶縁膜LFが露出する。   A resist pattern PR2 is formed on the interlayer insulating film II2 by a normal photolithography technique. Using this resist pattern PR2 as a mask, dry etching is performed on interlayer insulating film II2. As a result, a via hole VH is formed in the interlayer insulating film II2, and the liner insulating film LF is exposed at the bottom of the via hole.

この際、層間絶縁膜II2の厚みにばらつきが生じている場合には、ビアホールVHの深さにもばらつきが生じ、深さの深い第1のビアホールVHと深さの浅い第2のビアホールVHとが形成される。   At this time, when the thickness of the interlayer insulating film II2 varies, the depth of the via hole VH also varies, and the first via hole VH having a deep depth and the second via hole VH having a small depth Is formed.

この後、レジストパターンPR2が、たとえばアッシングなどにより除去される。
図5を参照して、第1および第2のビアホールVHの各々の内部を埋め込むようにレジストプラグPR3が形成される。
Thereafter, resist pattern PR2 is removed by, for example, ashing.
Referring to FIG. 5, a resist plug PR3 is formed so as to fill the inside of each of first and second via holes VH.

図6を参照して、通常の写真製版技術を用いて層間絶縁膜II2上にレジストパターンPR4が形成される。このレジストパターンPR4をマスクとして層間絶縁膜II2にドライエッチングが施される。これにより、層間絶縁膜II2に第1および第2のビアホールVHのそれぞれに通じる配線溝IT2が形成される。この後、レジストパターンPR3、PR4が、たとえばアッシングなどにより除去される。   Referring to FIG. 6, resist pattern PR4 is formed on interlayer insulating film II2 using a normal photolithography technique. Using this resist pattern PR4 as a mask, dry etching is performed on interlayer insulating film II2. As a result, a wiring trench IT2 communicating with each of the first and second via holes VH is formed in the interlayer insulating film II2. Thereafter, resist patterns PR3 and PR4 are removed by, for example, ashing.

図7を参照して、第1および第2のビアホールVHの各々から露出したライナー絶縁膜LFがドライエッチングにより除去される。これにより第1および第2のビアホールVHのそれぞれの底部において配線層IL1の一部表面が露出する。   Referring to FIG. 7, liner insulating film LF exposed from each of first and second via holes VH is removed by dry etching. As a result, a part of the surface of the wiring layer IL1 is exposed at the bottom of each of the first and second via holes VH.

図8を参照して、露出した配線層の表面を覆うように、かつビアホールVHおよび配線溝ITの壁面に沿うように第1のバリアメタル層BM2aが形成される。この第1のバリアメタル層BM2aは、たとえば5nmの厚みのTa膜と5nmの厚みのTaN膜との積層構造により形成される。   Referring to FIG. 8, first barrier metal layer BM2a is formed so as to cover the exposed surface of the wiring layer and along the wall surface of via hole VH and wiring groove IT. The first barrier metal layer BM2a is formed by a laminated structure of a Ta film having a thickness of 5 nm and a TaN film having a thickness of 5 nm, for example.

図9を参照して、パンチスルー処理によりリスパッタプロセスが行なわれる。これにより、ビアホールVH底部の第1のバリアメタル層BM2aが除去されて配線層IL1の表面が露出するとともに、露出した配線層IL1の表面が掘り込まれて凹部COが形成される。   Referring to FIG. 9, a resputtering process is performed by punch-through processing. As a result, the first barrier metal layer BM2a at the bottom of the via hole VH is removed to expose the surface of the wiring layer IL1, and the exposed surface of the wiring layer IL1 is dug to form a recess CO.

このリスパッタプロセスは、図11に示すスパッタ装置を用いて行なわれる。このスパッタ装置のチャンバーCMBでは、Ta、TaNの成膜とリスパッタプロセスとが行なわれる。リスパッタプロセスの制御パラメータには、基板ACバイアス(AC Bias)と、コイルのDCパワー(DC Coil)と、ターゲットのDCパワー(Target DC)と、コイルに印加する高周波パワー(RF Coil)との4種類がある。これらのパラメータを制御すれば、ビアホールVHの底部におけるエッチング量の調整が可能である。また、これらのパラメータは、ビアホールVHの径、アスペクト比(深さ/径)などに依存性がある。   This resputtering process is performed using a sputtering apparatus shown in FIG. In the chamber CMB of this sputtering apparatus, film formation of Ta and TaN and a resputtering process are performed. Control parameters for the resputtering process include substrate AC bias (AC Bias), coil DC power (DC Coil), target DC power (Target DC), and high frequency power (RF Coil) applied to the coil. There are four types. By controlling these parameters, the etching amount at the bottom of the via hole VH can be adjusted. These parameters are dependent on the diameter of the via hole VH, the aspect ratio (depth / diameter), and the like.

本実施の形態におけるスパッタ条件は、たとえばターゲットのDCパワーが500W、基板ACバイアスが300W、コイルに印加する高周波パワーが1200W、コイルのDCパワーが0Wである。   The sputtering conditions in the present embodiment are, for example, a target DC power of 500 W, a substrate AC bias of 300 W, a high frequency power applied to the coil of 1200 W, and a DC power of the coil of 0 W.

上記の条件でリスパッタをすることにより、深さの深い第1のビアホールVHの直下における凹部COの掘り込み量が大きくなり、深さの浅い第2のビアホールVHの直下における凹部COの掘り込み量が小さくなる。   By performing resputtering under the above conditions, the amount of digging of the concave portion CO immediately below the first via hole VH having a deep depth increases, and the amount of digging of the concave portion CO immediately below the second via hole VH having a shallow depth. Becomes smaller.

図10を参照して、凹部COにおいて露出した配線層IL1の表面を覆うように、かつビアホールVHおよび配線溝IT2の壁面に沿うように第2のバリアメタル層BM2bがたとえばスパッタ法により形成される。このバリアメタル層BM2bは、たとえば5nmの厚みのフラッシュTa膜により形成される。   Referring to FIG. 10, second barrier metal layer BM2b is formed by, for example, sputtering so as to cover the surface of wiring layer IL1 exposed in recess CO and along the wall surface of via hole VH and wiring groove IT2. . This barrier metal layer BM2b is formed of a flash Ta film having a thickness of 5 nm, for example.

このスパッタ法はステップカバレッジがコンフォーマルでない成膜手法である。このため、ビア深さBDEの深い第1のビアホールVHの底部におけるバリアメタル層BM2bの厚みは、ビア深さBDEの浅い第2のビアホールVHの底部におけるバリアメタル層BM2bの厚みよりも薄くなる。   This sputtering method is a film forming method in which step coverage is not conformal. For this reason, the thickness of the barrier metal layer BM2b at the bottom of the first via hole VH having a deep via depth BDE is thinner than the thickness of the barrier metal layer BM2b at the bottom of the second via hole VH having a shallow via depth BDE.

図1を参照して、バリアメタル層BM2上に、たとえばスパッタ法でCuシード層が50nmの厚みで形成される。この後、メッキ法により配線溝IT2を埋め込むようにバリアメタル層BM2上にCu層CL2が形成される。   Referring to FIG. 1, a Cu seed layer having a thickness of 50 nm is formed on barrier metal layer BM2 by, eg, sputtering. Thereafter, a Cu layer CL2 is formed on the barrier metal layer BM2 so as to fill the wiring trench IT2 by plating.

この後、層間絶縁膜II2の表面が露出するまでCu層CL2とバリアメタル層BM2とにCMP法が施される。これにより、配線溝IT2内にCu層よりなる導電層CL2とバリアメタル層BM2とが残存されて、配線溝IT2内に、導電層CL2とバリアメタル層BM2とからなる配線層IL2が形成される。このようにして図1に示す本実施の形態の半導体装置が製造される。   Thereafter, CMP is performed on the Cu layer CL2 and the barrier metal layer BM2 until the surface of the interlayer insulating film II2 is exposed. As a result, the conductive layer CL2 made of the Cu layer and the barrier metal layer BM2 remain in the wiring trench IT2, and the wiring layer IL2 made of the conductive layer CL2 and the barrier metal layer BM2 is formed in the wiring trench IT2. . Thus, the semiconductor device of the present embodiment shown in FIG. 1 is manufactured.

次に、本実施の形態の作用効果について説明する。
たとえば層間絶縁膜II2の厚みのばらつきにより、一部のビアホールVHの深さBDEが設計値の120nmから180nmに厚くなる場合がある。この場合、ビアホールVHのボトムの径BDIが60nmであるとすると、ビアホールVHのアスペクト比が2.0から3.0に高くなることになる。アスペクト比の高い(ビア深さの深い)ビアホールVHの導電層では、アスペクト比の低い(ビア深さの浅い)ビアホールVH内の導電層よりも抵抗が大きくなるため、アスペクト比の異なるビアホールが存在すると、抵抗にばらつきが生じることになる。
Next, the effect of this Embodiment is demonstrated.
For example, due to variations in the thickness of the interlayer insulating film II2, the depth BDE of some via holes VH may increase from the designed value of 120 nm to 180 nm. In this case, if the diameter BDI of the bottom of the via hole VH is 60 nm, the aspect ratio of the via hole VH increases from 2.0 to 3.0. In the conductive layer of the via hole VH having a high aspect ratio (deep via depth), the resistance is larger than that of the conductive layer in the via hole VH having a low aspect ratio (shallow via depth), so there are via holes having different aspect ratios. As a result, the resistance varies.

これに対して本実施の形態によれば、図1に示すように、ビア深さBDEの深い第1のビアホールVHの直下における凹部COの掘り込み量CDEが、ビア深さBDEの浅い第2のビアホールVHの直下における凹部COの掘り込み量CDEよりも大きくなっている。これにより、ビア深さBDEの深い第1のビアホールVH内のビア内導電層(配線層IL2)と配線層IL1との接触部の抵抗は、接触面積の増大により、ビア深さBDEの浅い第2のビアホールVH内のビア内導電層(配線層IL2)と配線層IL1との接触部の抵抗よりも小さくなっている。   On the other hand, according to the present embodiment, as shown in FIG. 1, the digging amount CDE of the concave portion CO immediately below the first via hole VH having a deep via depth BDE is a second depth having a shallow via depth BDE. This is larger than the digging amount CDE of the concave portion CO immediately below the via hole VH. As a result, the resistance of the contact portion between the in-via conductive layer (wiring layer IL2) and the wiring layer IL1 in the first via hole VH having the deep via depth BDE is reduced due to the increase in the contact area. This is smaller than the resistance of the contact portion between the in-via conductive layer (wiring layer IL2) and the wiring layer IL1 in the second via hole VH.

またビア深さBDEの深い第1のビアホールVHの底部におけるバリアメタル層BM2bの厚みは、ビア深さBDEの浅い第2のビアホールVHの底部におけるバリアメタル層BM2bの厚みよりも薄い。このことからも、ビア深さBDEの深い第1のビアホールVH内のビア内導電層(配線層IL2)と配線層IL1との接触部の抵抗は、ビア深さBDEの浅い第2のビアホールVH内のビア内導電層(配線層IL2)と配線層IL1との接触部の抵抗よりも小さくなっている。   Further, the thickness of the barrier metal layer BM2b at the bottom of the first via hole VH having a deep via depth BDE is thinner than the thickness of the barrier metal layer BM2b at the bottom of the second via hole VH having a shallow via depth BDE. Also from this, the resistance of the contact portion between the in-via conductive layer (wiring layer IL2) and the wiring layer IL1 in the first via hole VH having the deep via depth BDE is the second via hole VH having the shallow via depth BDE. It is smaller than the resistance of the contact portion between the conductive layer in the via (wiring layer IL2) and the wiring layer IL1.

以上により、第1のビアホールVHにおいては、第2のビアホールVHと比較して、ビアホールVH内の導電層の抵抗は高くなるものの、配線層IL2と配線層IL1との接触部の抵抗を小さくすることができる。このため、第1のビアホールVHで接続される配線層全体で見たときの抵抗値を、第2のビアホールVHで接続される配線層全体で見たときの抵抗値に近付けることができる。これにより配線層全体としてのばらつきを抑制することができる。よって、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。   As described above, in the first via hole VH, the resistance of the conductive layer in the via hole VH is higher than that in the second via hole VH, but the resistance of the contact portion between the wiring layer IL2 and the wiring layer IL1 is reduced. be able to. For this reason, the resistance value when viewed in the entire wiring layer connected by the first via hole VH can be brought close to the resistance value when viewed by the entire wiring layer connected by the second via hole VH. Thereby, the dispersion | variation as the whole wiring layer can be suppressed. Therefore, a margin in circuit timing is increased, and yield deterioration and reliability deterioration can be suppressed.

また図9に示すリスパッタプロセスにおいて、上述した条件を用いることにより、自己整合的に、ビア深さBDEの深いビアホールVHの掘り込み量CDEを、ビア深さBDEの浅いビアホールVHの掘り込み量CDEよりも大きくすることができる。このため、プロセスのばらつき低減を図ることができる。   Further, in the resputtering process shown in FIG. 9, by using the above-described conditions, the digging amount CDE of the deep via hole VH having the via depth BDE and the digging amount of the via hole VH having the shallow via depth BDE are self-aligned. It can be larger than CDE. For this reason, process variation can be reduced.

(実施の形態2)
図12は、本発明の実施の形態2における半導体装置の構成を概略的に示す断面図である。図12を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、層間絶縁膜II2の厚みと、配線溝の深さとにおいて異なっている。
(Embodiment 2)
FIG. 12 is a cross sectional view schematically showing a configuration of the semiconductor device in the second embodiment of the present invention. Referring to FIG. 12, the configuration of the present embodiment differs from the configuration of the first embodiment in the thickness of interlayer insulating film II2 and the depth of the wiring trench.

本実施の形態においては、層間絶縁膜II2の厚みにばらつきは生じていないか、もしくは極めて小さい。しかし、配線溝IT2の深さTDにばらつきが生じている。これにより、深さTDが深い配線溝IT2と浅い配線溝IT2とが存在している。深さTDが浅い配線溝IT2に接続される第1のビアホールVHの深さBDEは、深さTDが深い配線溝IT2に接続される第2のビアホールVHの深さBDEよりも深くなっている。   In the present embodiment, the thickness of the interlayer insulating film II2 does not vary or is extremely small. However, variation occurs in the depth TD of the wiring trench IT2. As a result, a wiring trench IT2 having a deep depth TD and a shallow wiring trench IT2 exist. The depth BDE of the first via hole VH connected to the wiring trench IT2 having a shallow depth TD is deeper than the depth BDE of the second via hole VH connected to the wiring trench IT2 having a deep depth TD. .

ビア深さBDEの深い第1のビアホールVHの直下における配線層IL1の凹部COの掘り込み量CDEは、ビア深さBDEの浅い第2のビアホールVHの直下における配線層IL1の凹部COの掘り込み量CDEよりも大きくなっている。また第2のバリアメタル層BM2bの配線層IL1に接する部分の厚みは、ビア深さBDEの浅い第2のビアホールVHの底部におけるよりも、ビア深さBDEの深い第1のビアホールVHの低部において薄くなっている。   The digging amount CDE of the recess CO in the wiring layer IL1 immediately below the first via hole VH having a deep via depth BDE is the digging of the recess CO in the wiring layer IL1 immediately below the second via hole VH having a shallow via depth BDE. It is larger than the quantity CDE. The thickness of the portion of the second barrier metal layer BM2b that is in contact with the wiring layer IL1 is lower in the first via hole VH having a deep via depth BDE than in the bottom portion of the second via hole VH having a shallow via depth BDE. Is thinning.

以上により、ビア深さBDEの深い第1のビアホールVH内のビア内導電層(配線層IL2)と配線層IL1との接触部の抵抗は、ビア深さBDEの浅い第2のビアホールVH内のビア内導電層(配線層IL2)と配線層IL1との接触部の抵抗よりも小さくなっている。   As described above, the resistance of the contact portion between the conductive layer in the via (wiring layer IL2) in the first via hole VH having the deep via depth BDE and the wiring layer IL1 is in the second via hole VH having the shallow via depth BDE. The resistance of the contact portion between the in-via conductive layer (wiring layer IL2) and the wiring layer IL1 is smaller.

なおこれ以外の本実施の形態の構成およびその製造方法は、上述した実施の形態1の構成および製造方法とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。   In addition, since the structure of this Embodiment other than this and its manufacturing method are substantially the same as the structure and manufacturing method of Embodiment 1 mentioned above, the same code | symbol is attached | subjected about the same element and the description is repeated. Absent.

次に、本実施の形態の作用効果について説明する。
たとえば配線溝IT2の深さTDのばらつきにより、配線溝IT2の深さTDが設計値の120nmから90nmに浅くなり、それに伴ない一部のビアホールVHの深さBDEが設計値の120nmから150nmに厚くなる場合がある。この場合、ビアホールVHのボトムの径BDIが60nmであるとすると、ビアホールVHのアスペクト比が2.0から2.5に高くなることになる。この場合、アスペクト比の高い(ビア深さの深い)ビアホールVH内の導電層では、アスペクト比の低い(ビア深さの浅い)ビアホールVH内の導電層よりも抵抗が大きくなり、抵抗にばらつきが生じる。
Next, the effect of this Embodiment is demonstrated.
For example, due to variations in the depth TD of the wiring trench IT2, the depth TD of the wiring trench IT2 becomes shallow from the designed value of 120 nm to 90 nm, and the depth BDE of a part of the via holes VH is accordingly reduced from the designed value of 120 nm to 150 nm. May be thicker. In this case, if the diameter BDI of the bottom of the via hole VH is 60 nm, the aspect ratio of the via hole VH increases from 2.0 to 2.5. In this case, the conductive layer in the via hole VH having a high aspect ratio (deep via depth) has a larger resistance and the resistance varies than the conductive layer in the via hole VH having a low aspect ratio (shallow via depth). Arise.

これに対して本実施の形態では、ビア深さBDEの深い第1のビアホールVH内の導電層と配線層IL1との接触部の抵抗は、ビア深さBDEの浅い第2のビアホールVH内の導電層と配線層IL1との接触部の抵抗よりも小さくなっている。このため、実施の形態1と同様、配線層全体で見たときの抵抗値のばらつきを抑制することができ、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。   On the other hand, in the present embodiment, the resistance of the contact portion between the conductive layer in the first via hole VH having the deep via depth BDE and the wiring layer IL1 has the resistance in the second via hole VH having the shallow via depth BDE. It is smaller than the resistance of the contact portion between the conductive layer and the wiring layer IL1. For this reason, as in the first embodiment, it is possible to suppress variations in resistance values when viewed in the entire wiring layer, increase a margin in circuit timing, and suppress deterioration in yield and reliability. .

(実施の形態3)
図13は、本発明の実施の形態3における半導体装置の構成を概略的に示す断面図である。図13を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、層間絶縁膜II2の厚みと、ビアホールの径とにおいて異なっている。
(Embodiment 3)
FIG. 13 is a cross sectional view schematically showing a configuration of the semiconductor device in the third embodiment of the present invention. Referring to FIG. 13, the configuration of the present embodiment differs from the configuration of the first embodiment in the thickness of interlayer insulating film II2 and the diameter of the via hole.

本実施の形態においては、層間絶縁膜II2の厚みにばらつきは生じていないか、もしくは極めて小さい。また複数の配線溝IT2の各々の深さ同士は実質的に同じであり、複数のビアホールVHの各々の深さ同士も実質的に同じである。しかし、ビアホールVHの径BDIにばらつきが生じている。これにより、径BDIの小さい第1のビアホールVHと径BDIの大きい第2のビアホールVHとが存在している。   In the present embodiment, the thickness of the interlayer insulating film II2 does not vary or is extremely small. The depths of the plurality of wiring trenches IT2 are substantially the same, and the depths of the plurality of via holes VH are also substantially the same. However, the diameter BDI of the via hole VH varies. As a result, a first via hole VH having a small diameter BDI and a second via hole VH having a large diameter BDI exist.

径BDIの小さい第1のビアホールVHの直下における配線層IL1の凹部COの掘り込み量CDEは、径BDIの大きい第2のビアホールVHの直下における配線層IL1の凹部COの掘り込み量CDEよりも大きくなっている。また第2のバリアメタル層BM2bの配線層IL1に接する部分の厚みは、径BDIの大きい第2のビアホールVHの底部におけるよりも、径BDIの小さい第1のビアホールVHの底部において薄くなっている。   The amount CDE of the recess CO in the wiring layer IL1 immediately below the first via hole VH having a small diameter BDI is larger than the amount CDE of the recess CO in the wiring layer IL1 immediately below the second via hole VH having a large diameter BDI. It is getting bigger. The thickness of the portion of the second barrier metal layer BM2b that contacts the wiring layer IL1 is thinner at the bottom of the first via hole VH having a smaller diameter BDI than at the bottom of the second via hole VH having a larger diameter BDI. .

以上により、径BDIの小さい第1のビアホールVH内の導電層(配線層IL2)と配線層IL1との接触部の抵抗は、径BDIの大きい第2のビアホールVH内の導電層(配線層IL2)と配線層IL1との接触部の抵抗よりも小さくなっている。   As described above, the resistance of the contact portion between the conductive layer (wiring layer IL2) in the first via hole VH having a small diameter BDI and the wiring layer IL1 is reduced in the conductive layer (wiring layer IL2 in the second via hole VH having a large diameter BDI). ) And the wiring layer IL1 is smaller than the resistance of the contact portion.

なおこれ以外の本実施の形態の構成およびその製造方法は、上述した実施の形態1の構成および製造方法とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。   In addition, since the structure of this Embodiment other than this and its manufacturing method are substantially the same as the structure and manufacturing method of Embodiment 1 mentioned above, the same code | symbol is attached | subjected about the same element and the description is repeated. Absent.

次に、本実施の形態の作用効果について説明する。
たとえばビアホールVHの径BDIのばらつきにより、ビアホールVHの径BDIが設計値の60nmから45nmに小さくなる場合がある。この場合、ビアホールVHの深さBDEが120nmであるとすると、ビアホールVHのアスペクト比が2.0から2.67に高くなることになる。この場合、アスペクト比の高い(径の小さい)ビアホールVHの導電層では、アスペクト比の低い(径の大きい)ビアホールVH内の導電層よりも抵抗が大きくなり、抵抗にばらつきが生じる。
Next, the effect of this Embodiment is demonstrated.
For example, due to variations in the diameter BDI of the via hole VH, the diameter BDI of the via hole VH may be reduced from the designed value of 60 nm to 45 nm. In this case, if the depth BDE of the via hole VH is 120 nm, the aspect ratio of the via hole VH increases from 2.0 to 2.67. In this case, the conductive layer of the via hole VH having a high aspect ratio (small diameter) has a larger resistance than the conductive layer in the via hole VH having a low aspect ratio (large diameter), and the resistance varies.

これに対して本実施の形態では、径BDIの小さい第1のビアホールVH内の導電層と配線層IL1との接触部の抵抗は、径BDIの大きい第2のビアホールVH内の導電層と配線層IL1との接触部の抵抗よりも小さくなっている。このため、実施の形態1と同様、配線層全体で見たときの抵抗値のばらつきを抑制することができ、回路のタイミングにおけるマージンが大きくなる。   On the other hand, in the present embodiment, the resistance of the contact portion between the conductive layer in the first via hole VH having a small diameter BDI and the wiring layer IL1 is equal to the conductive layer and the wiring in the second via hole VH having a large diameter BDI. It is smaller than the resistance of the contact portion with the layer IL1. For this reason, as in the first embodiment, it is possible to suppress variations in resistance values when viewed in the entire wiring layer, and a margin in circuit timing is increased.

また上記とは逆に、たとえばビアホールVHの径BDIのばらつきにより、ビアホールVHの径BDIが設計値の60nmから80nmに大きくなる場合がある。この場合、ビアホールVHの深さBDEが120nmであるとすると、ビアホールVHのアスペクト比が2.0から1.5に低くなることになる。この場合、アスペクト比の低い(径の大きい)ビアホールVHの導電層では、アスペクト比の高い(径の小さい)ビアホールVH内の導電層よりも抵抗が小さくなり、抵抗にばらつきが生じる。   On the contrary, the diameter BDI of the via hole VH may increase from the designed value of 60 nm to 80 nm due to, for example, variations in the diameter BDI of the via hole VH. In this case, if the depth BDE of the via hole VH is 120 nm, the aspect ratio of the via hole VH is lowered from 2.0 to 1.5. In this case, the conductive layer in the via hole VH having a low aspect ratio (large diameter) has a smaller resistance than the conductive layer in the via hole VH having a high aspect ratio (small diameter), and the resistance varies.

しかし、本実施の形態では、径BDIの大きいビアホールVH内の導電層と配線層IL1との接触部の抵抗は、径BDIの小さいビアホールVH内の導電層と配線層IL1との接触部の抵抗よりも大きくなっている。このため、実施の形態1と同様、配線層全体で見たときの抵抗値のばらつきを抑制することができ、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。   However, in the present embodiment, the resistance of the contact portion between the conductive layer in the via hole VH with a large diameter BDI and the wiring layer IL1 is the resistance of the contact portion between the conductive layer in the via hole VH with a small diameter BDI and the wiring layer IL1. Is bigger than. For this reason, as in the first embodiment, it is possible to suppress variations in resistance values when viewed in the entire wiring layer, increase a margin in circuit timing, and suppress deterioration in yield and reliability. .

これにより、たとえばSRAM(Static Random Access Memory)セルをはじめとするスタンダードセルなどで、たとえばフォトリソグラフィーのマージンが十分得られず開口不良などの問題が懸念される特定ビアで、そのビア径を大きくすることで歩留まり劣化を抑えることができる。また積層化した場合、その下地段差でフォトリソグラフィーのマージンが十分得られず開口不良などの問題が懸念される特定ビアでも、同様の効果が得られる。   Accordingly, for example, a standard cell such as an SRAM (Static Random Access Memory) cell is used, and for example, the via diameter is increased in a specific via in which a sufficient margin for photolithography is not obtained and a problem such as a defective opening is concerned. Thus, yield deterioration can be suppressed. Further, when stacked, the same effect can be obtained even in a specific via in which a sufficient margin of photolithography cannot be obtained at the base step and there is a concern about problems such as an opening defect.

(実施の形態4)
図14は、本発明の実施の形態4における半導体装置の構成を概略的に示す平面図(A)および断面図(B)である。図14(A)、(B)を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、層間絶縁膜II2の厚みと、配線溝IT2の幅IW(配線層の線幅)とにおいて異なっている。
(Embodiment 4)
FIG. 14 is a plan view (A) and a cross-sectional view (B) schematically showing the configuration of the semiconductor device according to the fourth embodiment of the present invention. Referring to FIGS. 14A and 14B, the configuration of the present embodiment is different from that of the first embodiment in the thickness of interlayer insulating film II2 and width IW (wiring layer) of wiring trench IT2. Line width).

本実施の形態においては層間絶縁膜II2の厚みにばらつきは生じていないか、もしくは極めて小さい。しかし、幅IWの異なる配線溝IT2(線幅の異なる配線層)が存在している。つまり、幅IWの小さい配線溝IT2と幅IWの大きい配線溝IT2とが存在している。   In the present embodiment, the thickness of the interlayer insulating film II2 does not vary or is extremely small. However, there are wiring trenches IT2 (wiring layers having different line widths) having different widths IW. That is, the wiring groove IT2 having a small width IW and the wiring groove IT2 having a large width IW exist.

幅IWの小さい配線溝IT2に接続される第1のビアホールVHの直下における配線層IL1の凹部COの掘り込み量CDEは、幅IWの大きい配線溝IT2に接続される第2のビアホールVHの直下における配線層IL1の凹部COの掘り込み量CDEよりも大きくなっている。また第2のバリアメタル層BM2bの配線層IL1に接する部分の厚みは、ビア深さBDEの浅い第2のビアホールVHの底部におけるよりも、ビア深さBDEの深い第1のビアホールVHの底部において薄くなっている。   The digging amount CDE of the concave portion CO of the wiring layer IL1 immediately below the first via hole VH connected to the wiring groove IT2 having a small width IW is directly below the second via hole VH connected to the wiring groove IT2 having a large width IW. Is larger than the amount CDE of the recess CO in the wiring layer IL1. The thickness of the portion of the second barrier metal layer BM2b that is in contact with the wiring layer IL1 is lower at the bottom of the first via hole VH having a deep via depth BDE than at the bottom of the second via hole VH having a shallow via depth BDE. It is getting thinner.

以上により、幅IWの小さい配線溝IT2に接続される第1のビアホールVH内のビア内導電層(配線層IL2)と配線層IL1との接触部の抵抗は、幅IWの大きい配線溝IT2に接続される第2のビアホールVH内のビア内導電層(配線層IL2)と配線層IL1との接触部の抵抗よりも小さくなっている。   As described above, the resistance of the contact portion between the conductive layer in the via (wiring layer IL2) and the wiring layer IL1 in the first via hole VH connected to the wiring groove IT2 having the small width IW is reduced in the wiring groove IT2 having the large width IW. It is smaller than the resistance of the contact portion between the in-via conductive layer (wiring layer IL2) and the wiring layer IL1 in the second via hole VH to be connected.

なおこれ以外の本実施の形態の構成およびその製造方法は、上述した実施の形態1の構成および製造方法とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。   In addition, since the structure of this Embodiment other than this and its manufacturing method are substantially the same as the structure and manufacturing method of Embodiment 1 mentioned above, the same code | symbol is attached | subjected about the same element and the description is repeated. Absent.

次に、本実施の形態の作用効果について説明する。
たとえば図14の左側に示された構成において、ビアホールVHの径BDIが60nm、ビアホールの深さBDEが120nm、配線溝IT2の深さTDが120nmで、かつDM(デザインマニュアル)記載の最小寸法で配線層IL2の線幅IW(配線溝IT2の幅)がレイアウトされている場合がある。この場合、ビアホールVHの径BDIに対する配線層IL2の線幅IWが小さいため、ビアホールVHのアスペクト比が実効的に高く見える。つまり、ビアホールVHのアスペクト比は、本来であれば120nm/60nm=2.0であるが、配線溝IT2の深さTD分だけビアホールの深さが深くなったとみなされて、(120nm+120nm)/60nm=4.0と高く見える。この場合、実効的にアスペクト比の高いビアホールVHの導電層では、アスペクト比の低いビアホールVH内の導電層よりも抵抗が大きくなり、抵抗にばらつきが生じる。
Next, the effect of this Embodiment is demonstrated.
For example, in the configuration shown on the left side of FIG. 14, the diameter BDI of the via hole VH is 60 nm, the depth BDE of the via hole is 120 nm, the depth TD of the wiring trench IT2 is 120 nm, and the minimum dimensions described in the DM (design manual) The line width IW (width of the wiring trench IT2) of the wiring layer IL2 may be laid out. In this case, since the line width IW of the wiring layer IL2 with respect to the diameter BDI of the via hole VH is small, the aspect ratio of the via hole VH appears to be effectively high. In other words, the aspect ratio of the via hole VH is originally 120 nm / 60 nm = 2.0, but it is considered that the depth of the via hole is increased by the depth TD of the wiring trench IT2, and (120 nm + 120 nm) / 60 nm. = 4.0 looks high. In this case, the conductive layer of the via hole VH having an effectively high aspect ratio has a larger resistance than the conductive layer in the via hole VH having a low aspect ratio, and the resistance varies.

これに対して本実施の形態では、幅IWの小さい配線溝IT2に接続される第1のビアホールVH内の導電層と配線層IL1との接触部の抵抗は、幅IWの大きい配線溝IT2に接続される第2のビアホールVH内の導電層と配線層IL1との接触部の抵抗よりも小さくなっている。このため、実施の形態1と同様、配線層全体で見たときの抵抗値のばらつきを抑制することができ、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。   On the other hand, in the present embodiment, the resistance of the contact portion between the conductive layer in the first via hole VH connected to the wiring groove IT2 having the small width IW and the wiring layer IL1 is reduced to the wiring groove IT2 having the large width IW. The resistance is smaller than the resistance of the contact portion between the conductive layer in the second via hole VH to be connected and the wiring layer IL1. For this reason, as in the first embodiment, it is possible to suppress variations in resistance values when viewed in the entire wiring layer, increase a margin in circuit timing, and suppress deterioration in yield and reliability. .

(実施の形態5)
本実施の形態においては、MIMキャパシタの下部電極と上部電極との各々に配線層を接続する場合の構成について説明する。
(Embodiment 5)
In the present embodiment, a configuration in which a wiring layer is connected to each of the lower electrode and the upper electrode of the MIM capacitor will be described.

図15は、本発明の実施の形態5における半導体装置の構成を概略的に示す断面図である。図15を参照して、半導体基板SUBの表面上に、コンタクト層間絶縁膜CIが形成されている。このコンタクト層間絶縁膜CI上に、層間絶縁膜II1が形成されている。   FIG. 15 is a cross sectional view schematically showing a configuration of the semiconductor device in the fifth embodiment of the present invention. Referring to FIG. 15, contact interlayer insulating film CI is formed on the surface of semiconductor substrate SUB. An interlayer insulating film II1 is formed on the contact interlayer insulating film CI.

層間絶縁膜II1には溝が形成されており、溝内にMIM(Metal Insulator Metal)キャパシタの下部電極SNが形成されている。この下部電極SNは、溝の側壁に沿って形成されたバリアメタル層BM3と、溝内を埋め込む導電層CL3とを有している。バリアメタル層BM3はたとえばTaよりなっており、導電層CL3はたとえばCuよりなっている。   A groove is formed in the interlayer insulating film II1, and a lower electrode SN of an MIM (Metal Insulator Metal) capacitor is formed in the groove. The lower electrode SN has a barrier metal layer BM3 formed along the side wall of the groove and a conductive layer CL3 filling the groove. Barrier metal layer BM3 is made of Ta, for example, and conductive layer CL3 is made of Cu, for example.

この下部電極SN上にキャパシタ誘電体膜CDを介して、MIMキャパシタの上部電極CPが形成されている。キャパシタ誘電体膜CDはたとえばSiN(窒化シリコン)よりなっており、上部電極CPはたとえばTiNよりなっている。なお上部電極CPの側壁は、側壁絶縁膜SWにより覆われている。   An upper electrode CP of the MIM capacitor is formed on the lower electrode SN via a capacitor dielectric film CD. The capacitor dielectric film CD is made of, for example, SiN (silicon nitride), and the upper electrode CP is made of, for example, TiN. The side wall of the upper electrode CP is covered with the side wall insulating film SW.

このMIMキャパシタ上を覆うように、絶縁膜INと層間絶縁膜II2とが形成されている。   An insulating film IN and an interlayer insulating film II2 are formed so as to cover the MIM capacitor.

層間絶縁膜II2の表面には複数の配線溝IT2が形成されている。これら複数の配線溝IT2には、MIMキャパシタの下部電極SNに電気的に接続される配線層IL2を引き回すための配線溝IT2と、上部電極CPに電気的に接続される配線層IL2を引き回すための配線溝IT2とが含まれている。   A plurality of wiring trenches IT2 are formed on the surface of the interlayer insulating film II2. In the plurality of wiring trenches IT2, a wiring trench IT2 for routing the wiring layer IL2 electrically connected to the lower electrode SN of the MIM capacitor and a wiring layer IL2 electrically connected to the upper electrode CP are routed. Wiring trench IT2.

配線層IL2を下部電極SNに電気的に接続するための第1のビアホールVHの深さBDEは、配線層IL2を上部電極CPに電気的に接続するための第2のビアホールVHの深さBDEよりも深くなっている。下部電極SNに達する第1のビアホールVHの直下における下部電極SNの凹部COの掘り込み量CDEは、上部電極CPに達する第2のビアホールVHの直下における上部電極CPの凹部COの掘り込み量CDEよりも大きくなっている。   The depth BDE of the first via hole VH for electrically connecting the wiring layer IL2 to the lower electrode SN is the depth BDE of the second via hole VH for electrically connecting the wiring layer IL2 to the upper electrode CP. It is deeper than. The amount CDE of the recess CO in the lower electrode SN immediately below the first via hole VH reaching the lower electrode SN is the amount CDE of the recess CO in the upper electrode CP immediately below the second via hole VH reaching the upper electrode CP. Is bigger than.

また第2のバリアメタル層BM2bの配線層IL1に接する部分の厚みは、ビア深さBDEの浅い第2のビアホールVHの底部におけるよりも、ビア深さBDEの深い第1のビアホールVHの底部において薄くなっている。   The thickness of the portion of the second barrier metal layer BM2b that is in contact with the wiring layer IL1 is lower at the bottom of the first via hole VH having a deep via depth BDE than at the bottom of the second via hole VH having a shallow via depth BDE. It is getting thinner.

以上により、下部電極SNに達する第1のビアホールVH内の導電層(配線層IL2)と下部電極SNとの接触部の抵抗は、上部電極CPに達する第2のビアホールVH内の導電層(配線層IL2)と上部電極CPとの接触部の抵抗よりも小さくなっている。   As described above, the resistance of the contact portion between the conductive layer (wiring layer IL2) in the first via hole VH reaching the lower electrode SN and the lower electrode SN is reduced to the conductive layer (wiring in the second via hole VH reaching the upper electrode CP. The resistance of the contact portion between the layer IL2) and the upper electrode CP is smaller.

なお本実施の形態においては、下部電極SNに電気的に接続される配線層IL2が形成される配線溝IT2の幅IWおよび深さTDの各々は、上部電極CPに電気的に接続される配線層IL2が形成される配線溝IT2の幅IWおよび深さTDと実質的に同じ寸法である。また下部電極SNに達する第1のビアホールVH内の導電層(配線層IL2)の径と上部電極CPに達する第2のビアホールVH内の導電層(配線層IL2)の径とは実質的に同じ寸法である。   In the present embodiment, each of the width IW and the depth TD of the wiring trench IT2 in which the wiring layer IL2 electrically connected to the lower electrode SN is formed is a wiring electrically connected to the upper electrode CP. The dimensions are substantially the same as the width IW and the depth TD of the wiring trench IT2 in which the layer IL2 is formed. The diameter of the conductive layer (wiring layer IL2) in the first via hole VH reaching the lower electrode SN and the diameter of the conductive layer (wiring layer IL2) in the second via hole VH reaching the upper electrode CP are substantially the same. Dimensions.

次に、本実施の形態の作用効果について説明する。
MIMキャパシタを形成する場合、上部電極CPに達するビアホールVHの深さBDEに比べ、下部電極SNに達するビアホールVHの深さBDEは深くなる。このため、双方のビアホールVHの径が同じ場合には、下部電極SNに達するビアホールVHのアスペクト比は、上部電極CPに達するビアホールVHのアスペクト比よりも大きくなる。
Next, the effect of this Embodiment is demonstrated.
When the MIM capacitor is formed, the depth BDE of the via hole VH reaching the lower electrode SN is deeper than the depth BDE of the via hole VH reaching the upper electrode CP. Therefore, when both via holes VH have the same diameter, the aspect ratio of the via hole VH reaching the lower electrode SN is larger than the aspect ratio of the via hole VH reaching the upper electrode CP.

たとえばビアホールVHの径BDIが60nmのとき、上部電極CPに達するビアホールVHの深さBDEが120nm、下部電極SNに達するビアホールVHの深さBDEが270nmの場合、上部電極CPに達するビアホールVHのアスペクト比は2.0であるのに対して、下部電極SNに達するビアホールVHのアスペクト比は4.5と高くなる。   For example, when the diameter BDI of the via hole VH is 60 nm, the aspect of the via hole VH reaching the upper electrode CP when the depth BDE of the via hole VH reaching the upper electrode CP is 120 nm and the depth BDE of the via hole VH reaching the lower electrode SN is 270 nm. While the ratio is 2.0, the aspect ratio of the via hole VH reaching the lower electrode SN is as high as 4.5.

これに対して本実施の形態では、下部電極SNに達する第1のビアホールVH内のビア内導電層と下部電極SNとの接触部の抵抗が、上部電極CPに達する第2のビアホールVH内のビア内導電層と上部電極CPとの接触部の抵抗よりも小さくなっている。このため、実施の形態1と同様、配線層全体で見たときの抵抗値のばらつきを抑制することができ、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。   On the other hand, in the present embodiment, the resistance of the contact portion between the conductive layer in the via in the first via hole VH reaching the lower electrode SN and the lower electrode SN becomes smaller in the second via hole VH reaching the upper electrode CP. It is smaller than the resistance at the contact portion between the conductive layer in the via and the upper electrode CP. For this reason, as in the first embodiment, it is possible to suppress variations in resistance values when viewed in the entire wiring layer, increase a margin in circuit timing, and suppress deterioration in yield and reliability. .

(実施の形態6)
本実施の形態においては、MOSトランジスタのソース/ドレイン領域とゲート電極層との各々に配線層を接続する場合の構成について説明する。
(Embodiment 6)
In the present embodiment, a structure in the case where a wiring layer is connected to each of a source / drain region and a gate electrode layer of a MOS transistor will be described.

図16は、本発明の実施の形態6における半導体装置の構成を概略的に示す断面図である。図16を参照して、半導体基板SUBの表面に、MOSトランジスタTRが形成されている。このMOSトランジスタTRは、1対のソース/ドレイン領域SDと、ゲート絶縁膜GIと、ゲート電極層GEとを主に有している。   FIG. 16 is a cross sectional view schematically showing a configuration of the semiconductor device in the sixth embodiment of the present invention. Referring to FIG. 16, MOS transistor TR is formed on the surface of semiconductor substrate SUB. This MOS transistor TR mainly has a pair of source / drain regions SD, a gate insulating film GI, and a gate electrode layer GE.

1対のソース/ドレイン領域SDの各々は、半導体基板SUBの表面に互いに距離をおいて形成されている。ゲート電極層GEは、1対のソース/ドレイン領域SDに挟まれる半導体基板SUBの領域上にゲート絶縁膜GIを介して形成されている。   Each of the pair of source / drain regions SD is formed at a distance from the surface of the semiconductor substrate SUB. The gate electrode layer GE is formed on the region of the semiconductor substrate SUB sandwiched between the pair of source / drain regions SD via the gate insulating film GI.

このMOSトランジスタTRを覆うように、半導体基板SUBの表面上に絶縁膜INと層間絶縁膜IIとが順に積層して形成されている。   An insulating film IN and an interlayer insulating film II are sequentially stacked on the surface of the semiconductor substrate SUB so as to cover the MOS transistor TR.

層間絶縁膜IIの表面には複数の配線溝IT2が形成されている。これら複数の配線溝IT2には、MOSトランジスタTRのソース/ドレイン領域SDに電気的に接続される配線層IL2を引き回すための配線溝IT2と、ゲート電極層GEに電気的に接続される配線層IL2を引き回すための配線溝IT2とが含まれている。   A plurality of wiring trenches IT2 are formed on the surface of the interlayer insulating film II. The plurality of wiring trenches IT2 include a wiring trench IT2 for routing a wiring layer IL2 electrically connected to the source / drain region SD of the MOS transistor TR, and a wiring layer electrically connected to the gate electrode layer GE. A wiring trench IT2 for routing IL2 is included.

配線層IL2をソース/ドレイン領域SDに電気的に接続するための第1のビアホールVHの深さBDEは、配線層IL2をゲート電極層GEに電気的に接続するための第2のビアホールVHの深さBDEよりも深くなっている。ソース/ドレイン領域SDに達する第1のビアホールVHの直下におけるソース/ドレイン領域SDの凹部COの掘り込み量CDEは、ゲート電極層GEに達する第2のビアホールVHの直下におけるゲート電極層GEの凹部COの掘り込み量CDEよりも大きくなっている。   The depth BDE of the first via hole VH for electrically connecting the wiring layer IL2 to the source / drain region SD is that of the second via hole VH for electrically connecting the wiring layer IL2 to the gate electrode layer GE. It is deeper than the depth BDE. The digging amount CDE of the concave portion CO of the source / drain region SD immediately below the first via hole VH reaching the source / drain region SD is equal to the concave portion of the gate electrode layer GE immediately below the second via hole VH reaching the gate electrode layer GE. CO digging amount is larger than CDE.

また第2のバリアメタル層BM2bの配線層IL1に接する部分の厚みは、ビア深さBDEの浅い第2のビアホールVHの底部におけるよりも、ビア深さBDEの深い第1のビアホールVHの底部において薄くなっている。   The thickness of the portion of the second barrier metal layer BM2b that is in contact with the wiring layer IL1 is lower at the bottom of the first via hole VH having a deep via depth BDE than at the bottom of the second via hole VH having a shallow via depth BDE. It is getting thinner.

以上により、ソース/ドレイン領域SDに達する第1のビアホールVH内の導電層(配線層IL2)とソース/ドレイン領域SDとの接触部の抵抗は、ゲート電極層GEに達する第2のビアホールVH内の導電層(配線層IL2)とゲート電極層GEとの接触部の抵抗よりも小さくなっている。   As described above, the resistance of the contact portion between the conductive layer (wiring layer IL2) in the first via hole VH reaching the source / drain region SD and the source / drain region SD is in the second via hole VH reaching the gate electrode layer GE. This is smaller than the resistance of the contact portion between the conductive layer (wiring layer IL2) and the gate electrode layer GE.

なお本実施の形態においては、ソース/ドレイン領域SDに電気的に接続される配線層IL2が形成される配線溝IT2の幅IWおよび深さTDの各々は、ゲート電極層GEに電気的に接続される配線層IL2が形成される配線溝IT2の幅IWおよび深さTDと実質的に同じ寸法である。またソース/ドレイン領域SDに達する第1のビアホールVH内の導電層(配線層IL2)の径とゲート電極層GEに達する第2のビアホールVH内の導電層(配線層IL2)の径とは実質的に同じ寸法である。   In the present embodiment, each of the width IW and the depth TD of the wiring trench IT2 in which the wiring layer IL2 electrically connected to the source / drain region SD is formed is electrically connected to the gate electrode layer GE. The size is substantially the same as the width IW and the depth TD of the wiring trench IT2 in which the wiring layer IL2 to be formed is formed. The diameter of the conductive layer (wiring layer IL2) in the first via hole VH reaching the source / drain region SD and the diameter of the conductive layer (wiring layer IL2) in the second via hole VH reaching the gate electrode layer GE are substantially the same. Are the same dimensions.

次に、本実施の形態の作用効果について説明する。
MOSトランジスタTRを形成する場合、ゲート電極層GEに達するビアホールVHの深さBDEに比べ、ソース/ドレイン領域SDに達するビアホールVHの深さBDEは深くなる。このため、双方のビアホールVHの径が同じ場合には、ソース/ドレイン領域SDに達するビアホールVHのアスペクト比は、ゲート電極層GEに達するビアホールVHのアスペクト比よりも大きくなる。
Next, the effect of this Embodiment is demonstrated.
When forming the MOS transistor TR, the depth BDE of the via hole VH reaching the source / drain region SD is deeper than the depth BDE of the via hole VH reaching the gate electrode layer GE. Therefore, when both via holes VH have the same diameter, the aspect ratio of via hole VH reaching source / drain region SD is larger than the aspect ratio of via hole VH reaching gate electrode layer GE.

たとえばビアホールVHの径BDIが60nmのとき、ゲート電極層GEに達するビアホールVHの深さBDEが120nm、ソース/ドレイン領域SDに達するビアホールVHの深さBDEが240nmの場合、ゲート電極層GEに達するビアホールVHのアスペクト比は2.0であるのに対して、ソース/ドレイン領域SDに達するビアホールVHのアスペクト比は4.0と高くなる。   For example, when the diameter BDI of the via hole VH is 60 nm, the depth BDE of the via hole VH reaching the gate electrode layer GE is 120 nm, and the depth BDE of the via hole VH reaching the source / drain region SD is 240 nm, the gate electrode layer GE is reached. The aspect ratio of the via hole VH is 2.0, whereas the aspect ratio of the via hole VH reaching the source / drain region SD is as high as 4.0.

これに対して本実施の形態では、ソース/ドレイン領域SDに達する第1のビアホールVH内のビア内導電層とソース/ドレイン領域SDとの接触部の抵抗が、ゲート電極層GEに達する第2のビアホールVH内のビア内導電層とゲート電極層GEとの接触部の抵抗よりも小さくなっている。このため、実施の形態1と同様、配線層全体で見たときの抵抗値のばらつきを抑制することができ、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。   On the other hand, in the present embodiment, the resistance of the contact portion between the conductive layer in the via in the first via hole VH reaching the source / drain region SD and the source / drain region SD reaches the second gate electrode layer GE. The resistance of the contact portion between the conductive layer in the via in the via hole VH and the gate electrode layer GE is smaller. For this reason, as in the first embodiment, it is possible to suppress variations in resistance values when viewed in the entire wiring layer, increase a margin in circuit timing, and suppress deterioration in yield and reliability. .

この場合、活性領域部は、持ち上げソース/ドレイン構造でも同様のことがいえる。
また上記においてはMOSトランジスタを例に挙げて説明したが、本発明は広くMIS(Metal Insulator Semiconductor)トランジスタ全般に適用することができる。
In this case, the same can be said for the lifted source / drain structure of the active region portion.
In the above description, the MOS transistor has been described as an example. However, the present invention can be widely applied to all MIS (Metal Insulator Semiconductor) transistors.

(実施の形態7)
本実施の形態においては、SOI基板の支持基板と半導体層との各々に配線層を接続する場合の構成について説明する。
(Embodiment 7)
In this embodiment, a structure in the case where a wiring layer is connected to each of a support substrate and a semiconductor layer of an SOI substrate will be described.

図17は、本発明の実施の形態7における半導体装置の構成を概略的に示す断面図である。図17を参照して、SOI基板は、支持基板SSと、埋め込み絶縁膜BIと、半導体層(SOI層)TFとを有している。支持基板SSの表面にはボトム注入層BTが形成されている。この支持基板SSの表面上に、埋め込み絶縁膜BIを介して、メサ分離された半導体層(SOI層)TFが形成されている。なお半導体層TFの側壁を覆うように側壁絶縁膜SWが形成されている。   FIG. 17 is a cross sectional view schematically showing a configuration of the semiconductor device according to the seventh embodiment of the present invention. Referring to FIG. 17, the SOI substrate includes a support substrate SS, a buried insulating film BI, and a semiconductor layer (SOI layer) TF. A bottom injection layer BT is formed on the surface of the support substrate SS. A mesa-isolated semiconductor layer (SOI layer) TF is formed on the surface of the support substrate SS via a buried insulating film BI. A sidewall insulating film SW is formed so as to cover the sidewall of the semiconductor layer TF.

このSOI基板上に層間絶縁膜IIが形成されている。
層間絶縁膜IIの表面には複数の配線溝IT2が形成されている。これら複数の配線溝IT2には、ボトム注入層BTに電気的に接続される配線層IL2を引き回すための配線溝IT2と、半導体層TFに電気的に接続される配線層IL2を引き回すための配線溝IT2とが含まれている。
An interlayer insulating film II is formed on the SOI substrate.
A plurality of wiring trenches IT2 are formed on the surface of the interlayer insulating film II. The plurality of wiring trenches IT2 include a wiring trench IT2 for routing the wiring layer IL2 electrically connected to the bottom injection layer BT and a wiring for routing the wiring layer IL2 electrically connected to the semiconductor layer TF. A groove IT2 is included.

配線層IL2をボトム注入層BTに電気的に接続するための第1のビアホールVHの深さBDEは、配線層IL2を半導体層TFに電気的に接続するための第2のビアホールVHの深さBDEよりも深くなっている。ボトム注入層BTに達する第1のビアホールVHの直下におけるボトム注入層BTの凹部COの掘り込み量CDEは、半導体層TFに達する第2のビアホールVHの直下における半導体層TFの凹部COの掘り込み量CDEよりも大きくなっている。   The depth BDE of the first via hole VH for electrically connecting the wiring layer IL2 to the bottom injection layer BT is the depth of the second via hole VH for electrically connecting the wiring layer IL2 to the semiconductor layer TF. It is deeper than BDE. The digging amount CDE of the recess CO in the bottom injection layer BT directly under the first via hole VH reaching the bottom injection layer BT is the digging of the recess CO in the semiconductor layer TF directly under the second via hole VH reaching the semiconductor layer TF. It is larger than the quantity CDE.

また第2のバリアメタル層BM2bの配線層IL1に接する部分の厚みは、ビア深さBDEの浅い第2のビアホールVHの底部におけるよりも、ビア深さBDEの深い第1のビアホールVHの底部において薄くなっている。   The thickness of the portion of the second barrier metal layer BM2b that is in contact with the wiring layer IL1 is lower at the bottom of the first via hole VH having a deep via depth BDE than at the bottom of the second via hole VH having a shallow via depth BDE. It is getting thinner.

以上により、ボトム注入層BTに達する第1のビアホールVH内の導電層(配線層IL2)とボトム注入層BTとの接触部の抵抗は、半導体層TFに達する第2のビアホールVH内の導電層(配線層IL2)と半導体層TFとの接触部の抵抗よりも小さくなっている。   As described above, the resistance of the contact portion between the conductive layer (wiring layer IL2) in the first via hole VH reaching the bottom injection layer BT and the bottom injection layer BT is equal to the conductive layer in the second via hole VH reaching the semiconductor layer TF. It is smaller than the resistance of the contact portion between (wiring layer IL2) and semiconductor layer TF.

なお本実施の形態においては、ボトム注入層BTに電気的に接続される配線層IL2が形成される配線溝IT2の幅IWおよび深さTDの各々は、半導体層TFに電気的に接続される配線層IL2が形成される配線溝IT2の幅IWおよび深さTDと実質的に同じ寸法である。またボトム注入層BTに達する第1のビアホールVH内の導電層(配線層IL2)の径と半導体層TFに達する第2のビアホールVH内の導電層(配線層IL2)の径とは実質的に同じ寸法である。   In the present embodiment, each of the width IW and the depth TD of the wiring trench IT2 in which the wiring layer IL2 electrically connected to the bottom injection layer BT is formed is electrically connected to the semiconductor layer TF. The wiring groove IL2 in which the wiring layer IL2 is formed has substantially the same dimensions as the width IW and the depth TD. The diameter of the conductive layer (wiring layer IL2) in the first via hole VH reaching the bottom injection layer BT and the diameter of the conductive layer (wiring layer IL2) in the second via hole VH reaching the semiconductor layer TF are substantially equal. Same dimensions.

次に、本実施の形態の作用効果について説明する。
SOI基板を用いる場合、半導体層TFに達するビアホールVHの深さBDEに比べ、ボトム注入層BTに達するビアホールVHの深さBDEは深くなる。このため、双方のビアホールVHの径が同じ場合には、ボトム注入層BTに達するビアホールVHのアスペクト比は、半導体層TFに達するビアホールVHのアスペクト比よりも大きくなる。
Next, the effect of this Embodiment is demonstrated.
When the SOI substrate is used, the depth BDE of the via hole VH reaching the bottom injection layer BT becomes deeper than the depth BDE of the via hole VH reaching the semiconductor layer TF. For this reason, when both via holes VH have the same diameter, the aspect ratio of the via hole VH reaching the bottom injection layer BT is larger than the aspect ratio of the via hole VH reaching the semiconductor layer TF.

たとえばビアホールVHの径BDIが60nmのとき、半導体層TFに達するビアホールVHの深さBDEが180nm、ボトム注入層BTに達するビアホールVHの深さBDEが330nmの場合、半導体層TFに達するビアホールVHのアスペクト比は3.0であるのに対して、ボトム注入層BTに達するビアホールVHのアスペクト比は5.5と高くなる。   For example, when the diameter BDI of the via hole VH is 60 nm, when the depth BDE of the via hole VH reaching the semiconductor layer TF is 180 nm and the depth BDE of the via hole VH reaching the bottom injection layer BT is 330 nm, the via hole VH reaching the semiconductor layer TF While the aspect ratio is 3.0, the aspect ratio of the via hole VH reaching the bottom injection layer BT is as high as 5.5.

これに対して本実施の形態では、ボトム注入層BTに達する第1のビアホールVH内の導電層とボトム注入層BTとの接触部の抵抗が、半導体層TFに達する第2のビアホールVH内の導電層と半導体層TFとの接触部の抵抗よりも小さくなっている。このため、実施の形態1と同様、配線層全体で見たときの抵抗値のばらつきを抑制することができ、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。   On the other hand, in the present embodiment, the resistance of the contact portion between the conductive layer in the first via hole VH reaching the bottom injection layer BT and the bottom injection layer BT has a resistance in the second via hole VH reaching the semiconductor layer TF. It is smaller than the resistance of the contact portion between the conductive layer and the semiconductor layer TF. For this reason, as in the first embodiment, it is possible to suppress variations in resistance values when viewed in the entire wiring layer, increase a margin in circuit timing, and suppress deterioration in yield and reliability. .

上述した実施の形態1〜7においては、層間絶縁膜II、II1、II2の各々がSiOC膜の場合について述べたが、これに限定されるものではない。層間絶縁膜II、II1、II2の各々は、ULK(Ultra Low-k SiOC)膜(誘電率k:2.5以下)、ELK(Extremely Low-k SiOC)膜(誘電率k:2.2以下)、スピン塗布された多孔質MSQ(Methyl Silses Quioxane)膜(誘電率k:2.2以下)、それらの積層膜、またはFSG(Fluorinated Silicate Glass)膜やTEOS(Tetra Ethyl Ortho Silicate)膜との積層膜であっても本発明を同様に適用することができる。   In the first to seventh embodiments described above, the case where each of the interlayer insulating films II, II1, and II2 is a SiOC film has been described. However, the present invention is not limited to this. Each of the interlayer insulating films II, II1, and II2 includes a ULK (Ultra Low-k SiOC) film (dielectric constant k: 2.5 or less) and an ELK (Extremely Low-k SiOC) film (dielectric constant k: 2.2 or less). ), Spin-coated porous MSQ (Methyl Silses Quioxane) film (dielectric constant k: 2.2 or less), laminated film thereof, FSG (Fluorinated Silicate Glass) film or TEOS (Tetra Ethyl Ortho Silicate) film The present invention can be similarly applied even to a laminated film.

また、ライナー絶縁膜LFがp−SiC膜の場合について説明したが、ライナー絶縁膜LFはp−SiCO膜やp−SiCN膜やその積層膜であってもよい。またライナー絶縁膜LFが省略されてもよい。   Further, although the case where the liner insulating film LF is a p-SiC film has been described, the liner insulating film LF may be a p-SiCO film, a p-SiCN film, or a laminated film thereof. Further, the liner insulating film LF may be omitted.

また実施の形態1〜7においては、バリアメタル層BM1、BM2a、BM2bの各々は、TaN、TiN、Ta、Ti、RuおよびMnよりなる群から選ばれた1または2以上の材料、それらの材料の酸化物、またそれらの窒化物、それら材料の積層膜よりなっていてもよい。   In the first to seventh embodiments, each of the barrier metal layers BM1, BM2a, and BM2b is one or more materials selected from the group consisting of TaN, TiN, Ta, Ti, Ru, and Mn, and those materials. These oxides, nitrides thereof, and laminated films of these materials may also be used.

以下、本発明の実施例について図に基づいて説明する。
(実施例1)
本発明者は、ビアホールVH直下の凹部COの掘り込み量に関して検討を行なった。その検討内容および検討結果を以下に記す。
Embodiments of the present invention will be described below with reference to the drawings.
Example 1
The present inventor has examined the amount of digging of the concave portion CO immediately below the via hole VH. The contents and results of the study are described below.

回路設計においては、抵抗のばらつきを10%以下に抑えるように要求がある。たとえば、図18および図19に示すような配線層の線幅IWが異なるパターンが混在している場合においても、(1)配線層IL1と配線層IL2との接合界面の抵抗、(2)ビアホールVH内の導電層の抵抗、(3)配線溝IT2内の配線層IL2の抵抗との合計を、想定の抵抗(たとえば3Ω)の±10%(2.7〜3.3Ω)内に抑えることが好ましい。   In circuit design, there is a demand to suppress resistance variation to 10% or less. For example, even when patterns having different line widths IW as shown in FIGS. 18 and 19 are mixed, (1) resistance at the junction interface between the wiring layers IL1 and IL2, and (2) via holes. The total of the resistance of the conductive layer in VH and (3) the resistance of the wiring layer IL2 in the wiring groove IT2 should be kept within ± 10% (2.7 to 3.3Ω) of the assumed resistance (for example, 3Ω). Is preferred.

なお図18の構成は配線層の最小の線幅IWが70nmの構成を示しており、図19は配線層の最大の線幅IWが1μmの構成を示している。   18 shows a configuration in which the minimum line width IW of the wiring layer is 70 nm, and FIG. 19 shows a configuration in which the maximum line width IW of the wiring layer is 1 μm.

そこで、配線層の線幅IWを70nmから1μmまで変化させたときに、上記(1)〜(3)の抵抗の合計値を想定の抵抗(たとえば3Ω)の±10%(2.7〜3.3Ω)に抑えることができる凹部COの掘り込み量について調べた。その結果を図20および図21に示す。   Therefore, when the line width IW of the wiring layer is changed from 70 nm to 1 μm, the total value of the resistances (1) to (3) is ± 10% (2.7 to 3) of the assumed resistance (for example, 3Ω). .3Ω) was investigated for the amount of recess CO digging. The results are shown in FIG. 20 and FIG.

図20に示すように、線幅IWが70nmのときの掘り込み量を50nm程度とし、線幅IWが1μmのときの掘り込み量を40nm程度とし、線幅IWが70nmから1μmまで徐々に掘り込み量を減少させることにより、図21に示すように、トータルの抵抗値を2.7〜3.3Ωに抑えられることがわかった。   As shown in FIG. 20, the digging amount when the line width IW is 70 nm is about 50 nm, the digging amount when the line width IW is 1 μm is about 40 nm, and the line width IW is gradually dug from 70 nm to 1 μm. It has been found that the total resistance value can be suppressed to 2.7 to 3.3Ω as shown in FIG.

このことから、最小線幅IW(70nm)の掘り込み量を、最大線幅IW(1μm)の掘り込み量の1.2倍以上とすることが好ましいことがわかった。   From this, it was found that the digging amount of the minimum line width IW (70 nm) is preferably 1.2 times or more of the digging amount of the maximum line width IW (1 μm).

(実施例2)
また本発明者は、ビアホールVHのアスペクト比に関して検討を行なった。その検討内容および検討結果を以下に記す。
(Example 2)
The inventor has also studied the aspect ratio of the via hole VH. The contents and results of the study are described below.

図11に示すスパッタ装置を用いて、種々のアスペクト比において基板ACバイアスまたはターゲットのDCパワーを変化させたときの凹部COの掘り込み量の変化を調べた。その結果を図22に示す。   Using the sputtering apparatus shown in FIG. 11, the change in the amount of digging of the recess CO when the substrate AC bias or the DC power of the target was changed at various aspect ratios was examined. The result is shown in FIG.

図22の結果から、アスペクト比が高いと掘り込み量が大きくなることがわかる。特にアスペクト比が2.5以上の場合には、凹部COの掘り込み量が30nm以上となることがわかる。またアスペクト比が2.0以下の場合には、凹部COの掘り込み量が30nm未満となり、エレクトロマイグレーション寿命の劣化が見られた。   From the results of FIG. 22, it can be seen that the digging amount increases when the aspect ratio is high. In particular, it can be seen that when the aspect ratio is 2.5 or more, the digging amount of the recess CO is 30 nm or more. When the aspect ratio was 2.0 or less, the digging amount of the recess CO was less than 30 nm, and the electromigration lifetime was deteriorated.

このことから、ビアホールVHのアスペクト比を2.5以上とすることが好ましいことがわかった。   From this, it was found that the aspect ratio of the via hole VH is preferably 2.5 or more.

(実施例3)
また本発明者は、ビアホールVHの半径と凹部COの掘り込み量との関係に関して検討を行なった。その検討内容および検討結果を以下に記す。
(Example 3)
The inventor has also studied the relationship between the radius of the via hole VH and the amount of digging of the concave portion CO. The contents and results of the study are described below.

ビアホールVHの径が70nmの世代で許される、配線層IL1と配線層IL2との接合界面における抵抗値の許容量は1.0Ω未満である。そこで、配線層IL1と配線層IL2との接合界面における抵抗値が1.0Ω未満となる、凹部COの掘り込み量について調べた。その結果を図23に示す。   The allowable amount of resistance at the junction interface between the wiring layer IL1 and the wiring layer IL2 allowed in the generation of the via hole VH having a diameter of 70 nm is less than 1.0Ω. Therefore, the amount of digging of the recess CO where the resistance value at the junction interface between the wiring layer IL1 and the wiring layer IL2 is less than 1.0Ω was examined. The result is shown in FIG.

図23の結果から、配線層IL1と配線層IL2との接合界面における抵抗値を1.0Ω未満にするためには、凹部COの掘り込み量を30nmより大きくする必要があることがわかった。ここで、ビアホールVHの径は70nmである。このため、凹部COの掘り込み量がビアホールVHの半径以上であれば、配線層IL1と配線層IL2との接合界面における抵抗値が1.0Ω未満となることがわかった。   From the results shown in FIG. 23, it was found that the digging amount of the concave portion CO needs to be larger than 30 nm in order to make the resistance value at the junction interface between the wiring layer IL1 and the wiring layer IL2 less than 1.0Ω. Here, the diameter of the via hole VH is 70 nm. For this reason, it was found that when the amount of digging of the concave portion CO is equal to or larger than the radius of the via hole VH, the resistance value at the junction interface between the wiring layer IL1 and the wiring layer IL2 is less than 1.0Ω.

なお凹部COの掘り込み量は、図24に示すように図11に示すスパッタ装置を用いたリスパッタの時間により制御することができる。リスパッタの時間を10.5秒より長くすれば、凹部COの掘り込み量を30nmより大きくすることができる。   It should be noted that the digging amount of the recess CO can be controlled by the resputtering time using the sputtering apparatus shown in FIG. 11 as shown in FIG. If the resputtering time is longer than 10.5 seconds, the digging amount of the recess CO can be made larger than 30 nm.

上記の実施例1〜3の結果から、実施の形態1〜7における第1のビアホールVH直下における凹部COの掘り込み量が、第2のビアホールVH直下における凹部COの掘り込み量の1.2倍以上であることが好ましい。また実施の形態1〜7における第1のビアホールVH直下における凹部COの掘り込み量は、第1のビアホールVHの半径よりも大きいことが好ましい。また実施の形態1〜7における第1および第2のビアホールVHの各々のアスペクト比は2.5以上であることが好ましい。   From the results of Examples 1 to 3, the digging amount of the concave portion CO immediately below the first via hole VH in Embodiments 1 to 7 is 1.2 of the digging amount of the concave portion CO immediately below the second via hole VH. It is preferable that it is twice or more. In the first to seventh embodiments, it is preferable that the digging amount of the concave portion CO immediately below the first via hole VH is larger than the radius of the first via hole VH. The aspect ratio of each of first and second via holes VH in the first to seventh embodiments is preferably 2.5 or more.

今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   It should be understood that the embodiments and examples disclosed herein are illustrative and non-restrictive in every respect. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

本発明の実施の形態1における半導体装置の構成を概略的に示す断面図である。1 is a cross sectional view schematically showing a configuration of a semiconductor device in a first embodiment of the present invention. 本発明の実施の形態1における半導体装置の製造方法の第1工程を示す概略断面図である。It is a schematic sectional drawing which shows the 1st process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態1における半導体装置の製造方法の第2工程を示す概略断面図である。It is a schematic sectional drawing which shows the 2nd process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態1における半導体装置の製造方法の第3工程を示す概略断面図である。It is a schematic sectional drawing which shows the 3rd process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態1における半導体装置の製造方法の第4工程を示す概略断面図である。It is a schematic sectional drawing which shows the 4th process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態1における半導体装置の製造方法の第5工程を示す概略断面図である。It is a schematic sectional drawing which shows the 5th process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態1における半導体装置の製造方法の第6工程を示す概略断面図である。It is a schematic sectional drawing which shows the 6th process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態1における半導体装置の製造方法の第7工程を示す概略断面図である。It is a schematic sectional drawing which shows the 7th process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態1における半導体装置の製造方法の第8工程を示す概略断面図である。It is a schematic sectional drawing which shows the 8th process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態1における半導体装置の製造方法の第9工程を示す概略断面図である。It is a schematic sectional drawing which shows the 9th process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. リスパッタプロセスに用いられるスパッタ装置の構成を示す模式図である。It is a schematic diagram which shows the structure of the sputtering device used for a resputtering process. 本発明の実施の形態2における半導体装置の構成を概略的に示す断面図である。It is sectional drawing which shows schematically the structure of the semiconductor device in Embodiment 2 of this invention. 本発明の実施の形態3における半導体装置の構成を概略的に示す断面図である。It is sectional drawing which shows schematically the structure of the semiconductor device in Embodiment 3 of this invention. 本発明の実施の形態4における半導体装置の構成を概略的に示す平面図(A)および断面図(B)である。FIG. 6 is a plan view (A) and a cross-sectional view (B) schematically showing a configuration of a semiconductor device in a fourth embodiment of the present invention. 本発明の実施の形態5における半導体装置の構成を概略的に示す断面図である。It is sectional drawing which shows schematically the structure of the semiconductor device in Embodiment 5 of this invention. 本発明の実施の形態6における半導体装置の構成を概略的に示す断面図である。It is sectional drawing which shows schematically the structure of the semiconductor device in Embodiment 6 of this invention. 本発明の実施の形態7における半導体装置の構成を概略的に示す断面図である。It is sectional drawing which shows schematically the structure of the semiconductor device in Embodiment 7 of this invention. 配線層の最小の線幅IWが70nmの構成を示す平面図(A)および断面図(B)である。2A and 2B are a plan view and a cross-sectional view showing a configuration in which the minimum line width IW of the wiring layer is 70 nm. 配線層の最大の線幅IWが1μmの構成を示す平面図(A)および断面図(B)である。2A and 2B are a plan view and a cross-sectional view showing a configuration in which the maximum line width IW of the wiring layer is 1 μm. 配線層の線幅と凹部の掘り込み量との関係を示す図である。It is a figure which shows the relationship between the line width of a wiring layer, and the amount of digging of a recessed part. 配線層の線幅と各部の抵抗との関係を示す図である。It is a figure which shows the relationship between the line | wire width of a wiring layer, and the resistance of each part. ビアホールのアスペクト比を変えたときのリスパッタにおけるスパッタ条件と凹部の掘り込み量との関係を示す図である。It is a figure which shows the relationship between the sputter | spatter conditions in resputtering when the aspect ratio of a via hole is changed, and the digging amount of a recessed part. 凹部の掘り込み量と配線層間の接合界面の抵抗との関係を示す図である。It is a figure which shows the relationship between the digging amount of a recessed part, and the resistance of the junction interface between wiring layers. リスパッタ時間と凹部の掘り込み量との関係を示す図である。It is a figure which shows the relationship between resputtering time and the amount of digging of a recessed part.

符号の説明Explanation of symbols

BI 埋め込み絶縁膜、BM1,BM2,BM2a,BM2b,BM3 バリアメタル層、BT ボトム注入層、CD キャパシタ誘電体膜、CI コンタクト層間絶縁膜、CL1,CL2,CL3 導電層、CO 凹部、CP 上部電極、GE ゲート電極層、GI ゲート絶縁膜、II,II1,II2 層間絶縁膜、IL1,IL2 配線層、IN 絶縁膜、IT,IT1,IT2 配線溝、LF ライナー絶縁膜、PR1,PR2,PR3,PR4 フォトレジスト、SD ドレイン領域、SN 下部電極、SS 支持基板、SUB 半導体基板、SW 側壁絶縁膜、TF 半導体層、TR MOSトランジスタ、VH ビアホール。   BI buried insulating film, BM1, BM2, BM2a, BM2b, BM3 barrier metal layer, BT bottom injection layer, CD capacitor dielectric film, CI contact interlayer insulating film, CL1, CL2, CL3 conductive layer, CO recess, CP upper electrode, GE gate electrode layer, GI gate insulating film, II, II1, II2 interlayer insulating film, IL1, IL2 wiring layer, IN insulating film, IT, IT1, IT2 wiring groove, LF liner insulating film, PR1, PR2, PR3, PR4 photo Resist, SD drain region, SN lower electrode, SS support substrate, SUB semiconductor substrate, SW sidewall insulating film, TF semiconductor layer, TR MOS transistor, VH via hole.

Claims (6)

下層導電層と、
それぞれが前記下層導電層上に形成された第1および第2の配線層と、
前記下層導電層と前記第1および第2の配線層との間に形成され、かつ前記下層導電層と前記第1の配線層とを電気的に接続するための第1のビアホールおよび前記下層導電層と前記第2の配線層とを電気的に接続するための第2のビアホールを有する層間絶縁膜と、
前記第1および第2のビアホールのそれぞれの内部を埋め込む第1および第2のビア内導電層とを備え、
前記第1の配線層は前記第2の配線層よりも細い線幅を有し、
前記第1のビア内導電層と前記下層導電層との接触部の抵抗が、前記第2のビア内導電層と前記下層導電層との接触部の抵抗よりも小さい、半導体装置。
A lower conductive layer;
First and second wiring layers each formed on the lower conductive layer;
A first via hole formed between the lower conductive layer and the first and second wiring layers and electrically connecting the lower conductive layer and the first wiring layer and the lower conductive layer An interlayer insulating film having a second via hole for electrically connecting the layer and the second wiring layer;
First and second via conductive layers that embed each of the first and second via holes,
The first wiring layer has a narrower line width than the second wiring layer,
A semiconductor device, wherein a resistance of a contact portion between the first conductive layer in the via and the lower conductive layer is smaller than a resistance of a contact portion between the second conductive layer in the via and the lower conductive layer.
前記第1のビアホールの直下および前記第2のビアホールの直下の各々における前記下層導電層の表面には凹部が形成されており、前記第1のビアホールの直下における前記凹部の掘り込み量が、前記第2のビアホール直下における前記凹部の掘り込み量よりも大きい、請求項1に記載の半導体装置。 A recess is formed on the surface of the lower conductive layer immediately below the first via hole and immediately below the second via hole, and the amount of digging of the recess immediately below the first via hole is The semiconductor device according to claim 1, wherein the semiconductor device is larger than a digging amount of the concave portion immediately below the second via hole. 前記第1のビアホール直下における前記凹部の掘り込み量が、前記第2のビアホール直下における前記凹部の掘り込み量の1.2倍以上である、請求項に記載の半導体装置。 3. The semiconductor device according to claim 2, wherein an amount of digging of the concave portion immediately below the first via hole is 1.2 times or more of an amount of digging of the concave portion immediately below the second via hole. 前記第1のビアホール直下における前記凹部の掘り込み量は、前記第1のビアホールの半径よりも大きい、請求項またはに記載の半導体装置。 Wherein the amount of engraving of the recess directly below the first via hole is larger than the radius of said first via hole, the semiconductor device according to claim 2 or 3. 前記第1および第2のビア内導電層のそれぞれは第1および第2のバリアメタル層を含み、
前記第1のビアホールの底部における前記第1のバリアメタル層の膜厚は、前記第2のビアホールの底部における前記第2のバリアメタル層の膜厚よりも薄い、請求項1〜のいずれかに記載の半導体装置。
Each of the first and second in-via conductive layers includes first and second barrier metal layers;
The thickness of the first barrier metal layer in the bottom of the first via hole is thinner than the thickness of the second barrier metal layer at the bottom of the second via hole, claim 1-4 A semiconductor device according to 1.
前記第1および第2のビアホールの各々のアスペクト比は2.5以上である、請求項1〜のいずれかに記載の半導体装置。 Wherein each aspect ratio of the first and second via holes is 2.5 or more, the semiconductor device according to any one of claims 1-5.
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