JP5267420B2

JP5267420B2 - スイッチングハブ及びｆｄｂの同期方法

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Publication number: JP5267420B2
Application number: JP2009241151A
Authority: JP
Inventors: 和俊苅谷
Original assignee: Hitachi Cable Ltd
Current assignee: Hitachi Cable Ltd
Priority date: 2009-10-20
Filing date: 2009-10-20
Publication date: 2013-08-21
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Also published as: JP2011091477A

Description

本発明は、スイッチングハブ及びフォワーディングデータベース（ＦＤＢ）の同期方法に関する。特に、本発明は、複数のＦＤＢを備えるスイッチングハブ及びＦＤＢの同期方法に関する。

従来、複数のラインカードを備えるスイッチングハブであって、複数のラインカードのいずれかが有するポートに対応づけて登録されている送信元アドレスを含むパケットが、当該ラインカードが有する他のポートで受信された場合には、当該パケットに学習用情報を付加することにより学習用情報付きパケットを生成し、当該学習用情報付きパケットをスイッチ機構経由ですべてのラインカードへ転送するスイッチングハブが知られている（例えば、特許文献１参照。）。

特許文献１に記載のスイッチングハブによれば、上記構成を備えるので、ステーションムーブに対応することができる。

特開２００６−５０４９３号公報

しかし、特許文献１に記載されているようなスイッチングハブが複数のフォワーディングデータベース（ＦｏｒｗａｒｄｉｎｇＤａｔａｂｓｅ：ＦＤＢ）を有している場合に、例えば、装置内部の帯域制限機能によりＦＤＢ間で同期するためのフレームが破棄される場合があり、斯かる場合、一のＦＤＢに格納されている情報と、他のＦＤＢに格納されている情報との間で同期が取れない場合がある。

したがって、本発明の目的は、複数のＦＤＢ間で確実に同期が取れるスイッチングハブ及びＦＤＢの同期方法を提供することにある。

本発明は、上記目的を達成するため、複数のポートを有する複数のラインカードと、複数のラインカード間でフレームを中継するフレーム中継経路とを備えるスイッチングハブであって、複数のラインカードはそれぞれ、少なくともフレームに含まれるＭＡＣアドレスを登録内容として格納するフォワーディングデータベース（ＦＤＢ）と、ＦＤＢに格納されている登録内容が変更された場合に、フレームに含まれる情報の一部を含む学習用フレームを生成する学習用フレーム生成部と、学習用フレームのフレーム中継経路への送信レートを制御して学習用フレームを他のラインカードに送信する送信レート制御部と、フレーム中継経路を介して他のラインカードから受け取った学習用フレームに基づいて、ＦＤＢの登録内容を変更する学習用フレーム学習部とを備えるスイッチングハブが提供される。

また、上記スイッチングハブは、ＦＤＢにアクセスするＦＤＢアクセス部を更に備え、送信レート制御部は、学習用フレーム生成部が生成した学習用フレームを予め定められた期間、格納するバッファと、バッファに格納されている学習用フレームの格納量を監視するバッファ監視部とを有し、バッファ監視部は、バッファに格納されている学習フレームの格納量が予め定められた格納量を超えた場合、ＦＤＢアクセス部にＦＤＢの登録内容の変更を停止させるレート制御情報を供給し、ＦＤＢアクセス部は、ＦＤＢの登録内容の変更を停止させることもできる。

また、上記スイッチングハブは、学習用フレーム生成部は、生成する学習用フレームにフレームより優先的に中継することを指示する優先情報を付加することもできる。

また、上記スイッチングハブは、送信レート制御部は、バッファから学習用フレームを読み出してフレーム中継経路に供給するバッファ読み出し部と、バッファ読み出し部がバッファから学習用フレームを読み出す間隔を格納するカウンタとを有することもできる。

また、本発明は、上記目的を達成するため、フレームに含まれる情報を登録内容として格納するフォワーディングデータベース（ＦＤＢ）と、複数のポートとを有する複数のラインカードと、複数のラインカード間でフレームを中継するフレーム中継経路とを備えるスイッチングハブでのＦＤＢの同期方法であって、ＦＤＢに格納されている登録内容が変更された場合に、フレームに含まれる情報の一部を含む学習用フレームを生成する学習用フレーム生成段階と、学習用フレームのフレーム中継経路への送信レートを制御して学習用フレームを他のラインカードに送信する送信レート制御段階と、フレーム中継経路を介して他のラインカードから受け取った学習用フレームに基づいて、ＦＤＢの登録内容を変更する学習用フレーム学習段階とを備えるＦＤＢの同期方法が提供される。

また、上記ＦＤＢの同期方法は、複数のラインカードのそれぞれは、学習用フレームを予め定められた期間、格納するバッファと、ＦＤＢにアクセスするＦＤＢアクセス部とを有しており、ＦＤＢの登録内容の変更を停止する変更停止段階を更に備え、送信レート制御段階は、バッファに格納されている学習用フレームの格納量を監視し、バッファに格納されている学習フレームの格納量が予め定められた格納量を超えた場合、ＦＤＢの登録内容の変更を停止させるレート制御情報をＦＤＢアクセス部に供給するバッファ監視段階を有し、変更停止段階は、レート制御情報に基づいてＦＤＢアクセス部がＦＤＢの登録内容を変更することを停止させることもできる。

また、上記ＦＤＢの同期方法は、学習用フレーム生成段階は、生成する学習用フレームにフレームより優先的に中継することを指示する優先情報を付加することもできる。

また、上記ＦＤＢの同期方法は、送信レート制御段階は、バッファから学習用フレームを読み出してフレーム中継経路に供給するバッファ読み出し段階と、バッファ読み出し段階において、バッファから学習用フレームを読み出す間隔を格納するカウンタ段階とを有することもできる。

本発明に係るスイッチングハブによれば、複数のＦＤＢ間で確実に同期が取れるスイッチングハブ及びＦＤＢの同期方法を提供できる。

本発明の第１の実施の形態に係るスイッチングハブの構成を示す図である。本発明の第１の実施の形態に係るスイッチングハブが備えるラインカードの構成を示す図である。本発明の第１の実施の形態に係るスイッチングハブが備えるＦＤＢのデータベースの形式を示す図である。（ａ）は、イーサネット（登録商標）のフレームに装置内部ヘッダを付加した装置内部におけるフレームの構成を示す図であり、（ｂ）は、学習用フレーム生成回路が生成する学習用フレームの構成を示す図である。（ａ）及び（ｂ）は、ＩＥＥＥ８０２．１ａｈにより示されるＭＡＣアドレスをカプセル化したフレームから学習用フレームを生成する例を示す図である。本発明の第１の実施の形態に係る送信レート制御回路の機能構成ブロック図である。本発明の第１の実施の形態に係る送信レート制御回路において送信レートが制御される概要を示す図である。比較例に係るスイッチングハブの概要を示す図である。本発明の第２の実施の形態に係るスイッチングハブの構成を示す図である。

［実施の形態の概要］
フレームを送受信する複数のポートを有する複数のラインカードと、前記複数のラインカード間で前記フレームを中継するフレーム中継経路とを備えるスイッチングハブにおいて、前記複数のラインカードはそれぞれ、少なくとも前記フレームに含まれるＭＡＣアドレスを登録内容として格納するフォワーディングデータベース（ＦＤＢ）と、前記ＦＤＢに格納されている前記登録内容が変更された場合に、前記フレームに含まれる情報の一部を含む学習用フレームを生成する学習用フレーム生成部と、前記学習用フレームの前記フレーム中継経路への送信レートを制御して前記学習用フレームを他のラインカードに送信する送信レート制御部と、前記フレーム中継経路を介して前記他のラインカードから受け取った学習用フレームに基づいて、前記ＦＤＢの前記登録内容を変更する学習用フレーム学習部とを備えるスイッチングハブが提供される。

［実施の形態］
図１は、本発明の第１の実施の形態に係るスイッチングハブの構成の概要を示し、図２は、本発明の第１の実施の形態に係るスイッチングハブが備えるラインカードの構成の概要を示す。

（スイッチングハブ１の構成の概要）
本発明の第１の実施の形態に係るスイッチングハブ１は、複数のラインカード（例えば、ラインカード１０、ラインカード２０、及びラインカード３０）と、複数のラインカード間でのフレーム等の情報を中継する通信経路としてのフレーム中継経路４０とを備える。各ラインカードはそれぞれ、フレーム中継経路４０に接続している複数のポート（例えば、ラインカード１０が有するポート１００及びポート１０２、ラインカード２０が有するポート２００及びポート２０２、並びにラインカード３０が有するポート３００及びポート３０２）と、伝送路（例えば、伝送路５０ａ、伝送路５０ｂ、及び伝送路５０ｃ）に接続するポート（例えば、ラインカード１０が有するポート１０４は伝送路５０ａに接続し、ラインカード２０が有するポート２０４は伝送路５０ｂに接続し、ラインカード３０が有するポート３０４は伝送路５０ｃに接続する）とを有する。本実施の形態において複数のラインカードはそれぞれ同一の構成及び機能を有するので、以下、ラインカード１０についてのみ説明する。

（ラインカード１０の構成）
ラインカード１０は、フレーム中継経路４０との間でフレームを送受信するポート１００及びポート１０２と、伝送路５０ａに接続され、外部との間でフレームを送受信するポート１０４とを有する。また、ラインカード１０は、フレームに含まれるＭＡＣアドレスと、ラインカード１０を一意に識別するラインカード識別子としてのラインカードＩＤと、フレームを受け取ったポートを一意に識別するポート識別子としてのポートＩＤとを登録内容として少なくとも格納するフォワーディングデータベース（ＦｏｒｗａｒｄｉｎｇＤａｔａｂａｓｅ：ＦＤＢ）１１０と、ＦＤＢ１１０にアクセスしてＦＤＢ１１０の登録内容の変更を制御するＦＤＢアクセス部としてのＦＤＢアクセス回路１２０とを有する。

更に、ラインカード１０は、ＦＤＢ１１０に格納されている登録内容が変更された場合に、フレームに含まれる情報の一部を含む学習用フレームを生成する学習用フレーム生成部としての学習用フレーム生成回路１３０と、学習用フレームのフレーム中継経路４０への送信レートを制御した上で他のラインカードへ学習用フレームを送信する送信レート制御部としての送信レート制御回路１４０と、フレーム中継経路４０を介してポート１０２が他のラインカードから受け取った学習用フレームに基づいて、ＦＤＢ１１０に格納されている登録内容を変更する学習用フレーム学習部としての学習用フレーム学習回路１５０とを有する。

（ポート１００、ポート１０２）
ポート１００は、ＦＤＢアクセス回路１２０とフレーム中継経路４０との間でフレーム（例えば、ユーザーフレーム）を中継する。また、ポート１０２は、送信レート制御回路１４０とフレーム中継経路４０との間、及び学習用フレーム学習回路１５０とフレーム中継経路４０との間で学習用フレームを中継する。

（ポート１０４）
ポート１０４は、外部との間でフレームを送受信する。ポート１０４は外部からフレームを受信した場合に、受信したフレームの先頭に装置内部用ヘッダを付加すると共に、受信したラインカード１０のラインカードＩＤと受信したポート１０４のポートＩＤとを当該装置内部用ヘッダに格納する。ポート１０４は、ラインカードＩＤ及びポートＩＤを格納している装置内部用ヘッダが付加されたフレームを、ＦＤＢアクセス回路１２０に供給する。

なお、ラインカード１０はスイッチングハブ１の外部に接続するポートを、ポート１０４以外に有していてもよい。また、ラインカード１０が外部に接続するポートとしてポート１０４のみを有する場合、ポート１０４は、装置内部用ヘッダにポートＩＤを格納しなくてもよい。

（ＦＤＢ１１０）
図３は、本発明の第１の実施の形態に係るスイッチングハブが備えるＦＤＢのデータベースの形式の概要を示す。

ＦＤＢ１１０は、スイッチングハブ１が受信したフレームに含まれるＭＡＣアドレスに対応づけて、当該ＭＡＣアドレスを受信したラインカードのラインカードＩＤ、及びポートのポートＩＤを格納する。すなわち、ＦＤＢ１１０は、図３に示すように、ＭＡＣアドレスに、ラインカードＩＤと、ポートＩＤと、状態とを関連付けたデータベース形式で登録内容を格納する。なお、「状態」のうち「有効」とは、送信元ＭＡＣアドレスを学習して、ＦＤＢ１１０にエントリを登録した状態を指す。また、「状態」のうち「無効」とは、所定の時間、当該送信元ＭＡＣアドレスを含むフレームを受信しなかった場合（すなわち、当該送信元ＭＡＣアドレスの学習がなかった場合）の状態を指す。すなわち、「無効」は、ＦＤＢ１１０にエントリがない（未登録）の状態と同一である。

また、ＦＤＢ１１０は、ＦＤＢアクセス回路１２０からフレームの宛先検索の指示を受け取った場合、検索結果をＦＤＢアクセス回路１２０に返す機能を有する。すなわち、ＦＤＢ１１０は、ＦＤＢアクセス回路１２０から宛先検索の指示を受け取ったことを契機として、フレームに含まれる宛先ＭＡＣアドレスを用いてデータベース（すなわち、ＦＤＢ１１０に格納されている登録内容）を検索する。そして、ＦＤＢ１１０は、検索結果、すなわち、ＦＤＢ１１０が宛先ＭＡＣアドレスに関連付けて格納しているラインカードＩＤ及びポートＩＤをＦＤＢアクセス回路１２０に供給する。

また、ＦＤＢ１１０は、ＦＤＢアクセス回路１２０又は学習用フレーム学習回路１５０からラインカードＩＤ、ポートＩＤ、及びＭＡＣアドレス（すなわち、フレームの送信元のＭＡＣアドレス）を受け取り、当該ラインカードＩＤと、当該ポートＩＤと、当該ＭＡＣアドレスとを相互に関連付けてＦＤＢ１１０に格納する機能を有する。

（ＦＤＢアクセス回路１２０）
（送信元ＭＡＣアドレス学習）
ＦＤＢアクセス回路１２０は、ポート１０４から受け取ったフレームに含まれる送信元ＭＡＣアドレスを用いてＦＤＢ１１０を検索する機能、及びＦＤＢ１１０の登録内容を変更する機能を有する。また、ＦＤＢアクセス回路１２０は、ポート１０４から受け取ったフレームを学習用フレーム生成回路１３０に供給する機能を有する。

具体的に、ＦＤＢアクセス回路１２０は、ポート１０４から受け取ったフレームに含まれる送信元ＭＡＣアドレスと、ＦＤＢ１１０に格納されているＭＡＣアドレスとを比較する。そして、ＦＤＢアクセス回路１２０は、当該送信元ＭＡＣアドレスと同一のＭＡＣアドレスがＦＤＢ１１０に格納されていないと判断した場合、及び当該送信元ＭＡＣアドレスと同一のＭＡＣアドレスがＦＤＢ１１０に格納されているもののエントリの内容が異なっていると判断した場合、当該フレームを受け取ったラインカード１０のラインカードＩＤと、ポート１０４のポートＩＤと、当該フレームに含まれる送信元ＭＡＣアドレスとを関連付けて登録内容としてＦＤＢ１１０に格納する。

なお、本実施の形態において「エントリ」とは、ＦＤＢ１１０に格納されている登録内容をいう。また、本実施の形態において「エントリの内容が異なっている場合」とは、ＭＡＣアドレスに関連付けてＦＤＢ１１０が格納しているラインカードＩＤ及びポートＩＤと、フレームを受け取ったラインカードのラインカードＩＤ及びポートのポートＩＤとが異なっている場合をいう。

更に、ＦＤＢアクセス回路１２０は、ＦＤＢ１１０に格納したエントリを有効にして、学習用フレーム生成回路１３０に学習用フレームを生成する命令を供給する機能を有する。

また、ＦＤＢアクセス回路１２０は、ポート１０４から受け取ったフレームに含まれる送信元ＭＡＣアドレスと、ＦＤＢ１１０に格納されているＭＡＣアドレスとを比較した結果、当該送信元ＭＡＣアドレスと同一のＭＡＣアドレスがＦＤＢ１１０に格納されていると判断した場合であって、ＦＤＢ１１０のエントリの内容と、フレームを受信したラインカードのラインカードＩＤ、ポートのポートＩＤ、及びフレームに含まれる送信元ＭＡＣアドレスとが同一である場合には、エントリを変更しない。

（宛先検索）
ＦＤＢアクセス回路１２０は、ポート１０４から受け取ったフレームの宛先ＭＡＣアドレスを用いてＦＤＢ１１０を検索する機能を有する。

具体的に、ＦＤＢアクセス回路１２０は、ポート１０４から受け取ったフレームに含まれる宛先ＭＡＣアドレスと、ＦＤＢ１１０に格納されているＭＡＣアドレスとを比較する。そして、ＦＤＢアクセス回路１２０は、当該宛先ＭＡＣアドレスと同一のＭＡＣアドレスがＦＤＢ１１０に格納されていないと判断した場合、当該フレームをフラッディング中継としてポート１００に供給する。ＦＤＢアクセス回路１２０は、当該フレームをフラッディング中継としてポート１００に供給する場合に、当該フレームの装置内部ヘッダにフラッディングであることを識別する識別子を格納する。

また、ＦＤＢアクセス回路１２０は、ポート１０４から受け取ったフレームに含まれる宛先ＭＡＣアドレスと、ＦＤＢ１１０に格納されているＭＡＣアドレスとを比較した結果、当該宛先ＭＡＣアドレスと同一のＭＡＣアドレスがＦＤＢ１１０に格納されていると判断した場合、ＦＤＢ１１０に当該ＭＡＣアドレスに関連付けて格納されているラインカードＩＤ及びポートＩＤを当該フレームの装置内ヘッダに格納する。そして、ＦＤＢアクセス回路１２０は、ラインカードＩＤ及びポートＩＤを装置内ヘッダに含むフレームをフォワーディング中継としてポート１００に供給する。

（ＦＤＢアクセス回路１２０の送信元ＭＡＣアドレス学習の停止）
また、ＦＤＢアクセス回路１２０は、送信レート制御回路１４０から送信レートのレート制御命令を受けている間、フレームの送信元ＭＡＣアドレスのＦＤＢ１１０への登録を停止する機能を有する。

（学習用フレーム生成回路１３０）
学習用フレーム生成回路１３０は、ＦＤＢアクセス回路１２０から学習用フレームを生成する命令を受け取った場合に、学習用フレームを生成する。学習用フレーム生成回路１３０は、生成する学習用フレームに、受け取ったフレームより優先的に他のラインカードに中継することを指示する優先情報（以下、「中継優先度」という場合がある）を付加する。具体的に、学習用フレーム生成回路１３０は、ＦＤＢアクセス回路１２０から受け取ったフレームに含まれるラインカードＩＤ、ポートＩＤ、及びＭＡＣアドレスを用いて、ユーザーフレームより高い中継優先度が設定された学習用フレームを生成する。

図４（ａ）は、イーサネット（登録商標）のフレームに装置内部ヘッダを付加した装置内部におけるフレームの構成を示し、図４（ｂ）は、学習用フレーム生成回路が生成する学習用フレームの構成を示す。すなわち、図４は、イーサネット（登録商標）のフレームから学習用フレームを生成する例を示す。

図４（ａ）のフレーム６０は、装置内部用一般ヘッダ６０ａと、ラインカード１０が受信したフレームの宛先ＭＡＣアドレス（ＤｅｓｔｉｎａｔｉｏｎＡｄｄｒｅｓｓ：ＤＡ）と、送信元ＭＡＣアドレス（ＳｏｕｒｃｅＡｄｄｒｅｓｓ：ＳＡ）と、タグの情報とを含む領域６０ｂと、ユーザーフレームのデータ及びＦｒａｍｅＣｈｅｃｋＳｅｑｕｅｎｃｅ（ＦＣＳ）を含む領域６０ｃとを有する。ここで、装置内部用一般ヘッダ６０ａは、フレームを受信したラインカード１０のラインカードＩＤとポート１０４のポートＩＤとを含む。また、装置内部用一般ヘッダ６０ａは、装置内部における中継の優先度を示す情報を格納する領域を含む。

学習用フレーム生成回路１３０は、ＦＤＢアクセス回路１２０からフレーム６０を受け取り、学習に要するヘッダ部分である装置内部用一般ヘッダ６０ａと領域６０ｂとをフレーム６０から取り出す。そして、学習用フレーム生成回路１３０は、取り出した装置内部用一般ヘッダ６０ａと領域６０ｂとを用いて学習用フレーム６２を生成する。例えば、学習用フレーム生成回路１３０は、装置内部用一般ヘッダ６０ａに含まれる情報に加工を施して、装置内部における中継の優先度をユーザーフレームよりも高くした情報を含む装置内部用高優先ヘッダ６２ａを有する学習用フレーム６２を生成する。

また、学習用フレーム生成回路１３０は、学習に用いないフレーム６０の領域６０ｃに含まれるユーザーフレームのデータに加工を施す。例えば、学習用フレーム生成回路１３０は、ユーザーフレームのデータに加工を施すことにより、装置内部における中継の健全性をチェックすることのできるチェックパターンを含む領域６２ｃを有する学習用フレーム６２を生成する。なお、学習用フレーム６２の領域６２ｂは、フレーム６０の領域６０ｂと同一のままでもよい。

図５（ａ）及び（ｂ）は、ＩＥＥＥ８０２．１ａｈにより示されるＭＡＣアドレスをカプセル化したフレームから学習用フレームを生成する例を示す。

学習用フレーム生成回路１３０は、図５（ａ）に示すように、装置内部用一般ヘッダ７０ａ、領域７０ｂ、及び領域７０ｃを有するカプセル化フレーム７０から学習用フレーム７２を生成することもできる。例えば、学習用フレーム生成回路１３０は、ＦＤＢアクセス回路１２０からカプセル化フレーム７０を受け取り、学習に要するヘッダ部分である装置内部用一般ヘッダ７０ａと領域７０ｂとをカプセル化フレーム７０から取り出す。そして、学習用フレーム生成回路１３０は、取り出した装置内部用一般ヘッダ７０ａと領域７０ｂとを用いて学習用フレーム７２を生成する。例えば、学習用フレーム生成回路１３０は、装置内部用一般ヘッダ７０ａに含まれる情報に加工を施して、装置内部における中継の優先度をユーザーフレームよりも高くした情報を含む装置内部用高優先ヘッダ７２ａを有する学習用フレーム７２を生成する。

また、学習用フレーム生成回路１３０は、学習に用いないカプセル化フレーム７０の領域７０ｃに含まれるユーザーフレームのデータに加工を施す。例えば、学習用フレーム生成回路１３０は、ユーザーフレームのデータに加工を施すことにより、装置内部（すなわち、スイッチングハブ１内部）における中継の健全性をチェックすることのできるチェックパターンを含む領域７２ｃを有する学習用フレーム７２を生成する。なお、学習用フレーム７２の領域７２ｂは、カプセル化フレーム７０の領域７０ｂと同一のままでもよい。

以上より、第１の実施の形態に係るラインカード１０を備えるスイッチングハブ１は、ＩＥＥＥ８０２．１ａｈに規定されたカプセル化フレームを中継することもできる。

また、学習用フレーム生成回路１３０は、送信レート制御回路１４０からレート制御命令を受け取っている場合に、学習用フレームの生成を停止する機能を有する。

（送信レート制御回路１４０）
送信レート制御回路１４０は、学習用フレーム生成回路１３０が生成した学習用フレームを学習用フレーム生成回路１３０から受け取る。そして、送信レート制御回路１４０は、受け取った学習用フレームを、ポート１０２を介してフレーム中継経路４０に所定の送信レートで送信する。また、送信レート制御回路１４０は、レート制御命令をＦＤＢアクセス回路１２０に供給することによりＦＤＢアクセス回路１２０がフレームの送信元ＭＡＣアドレスを登録する動作を停止させる機能と、レート制御命令を学習用フレーム生成回路１３０に供給することにより学習用フレーム生成回路１３０が学習用フレームを生成する動作を停止させる機能とを有する。

図６は、本発明の第１の実施の形態に係る送信レート制御回路の機能構成ブロック図の一例を示す。

送信レート制御回路１４０は、学習用フレーム生成回路１３０が生成した学習用フレームを予め定められた期間（例えば、一時的に）格納するバッファ１４２と、バッファ１４２に格納されている学習用フレームの格納量を監視するバッファ監視部としてのバッファ監視回路１４４と、バッファ１４２から学習用フレームを読み出してフレーム中継経路４０に供給するバッファ読み出し部としてのバッファ読み出し回路１４６と、バッファ読み出し回路１４６がバッファ１４２から学習用フレームを読み出す時間間隔を格納するカウンタ１４８とを有する。

バッファ監視回路１４４は、バッファ１４２に格納されている学習用フレームの格納量が予め定められた格納量を超えた場合、ＦＤＢアクセス回路１２０と学習用フレーム生成回路１３０とのそれぞれにレート制御情報としてのレート制御命令を供給する。すなわち、バッファ監視回路１４４は、バッファ１４２に格納されている学習用フレームの情報量が規定値（若しくは閾値）を超える場合に、ＦＤＢアクセス回路１２０と学習用フレーム生成回路１３０とにレート制御命令を供給する。ＦＤＢアクセス回路１２０は、レート制御命令を受け取った場合に、フレームの送信元ＭＡＣアドレスのＦＤＢ１１０への登録を停止する。また、学習用フレーム生成回路１３０は、レート制御命令を受け取った場合に、学習用フレームの生成を停止する。

バッファ読み出し回路１４６は、カウンタ１４８に格納されている間隔に従ってバッファ１４２から学習用フレームを読み出す。そして、カウンタ１４８は、送信レート調整の基準になる学習用フレームを読み出す間隔を格納する。

図７は、本発明の第１の実施の形態に係る送信レート制御回路において送信レートが制御される概要を示す。

送信レート制御回路１４０は、例えば、図７に示す方法で送信レートの制御を実現する。なお、学習用フレーム６２は、図４の上記説明と同一の構成を有する。そして、送信レート制御回路１４０は、学習用フレーム６２の先頭８０から末尾８２までをポート１０２を介してフレーム中継回路４０に送信した後、次の学習用フレーム６２の先頭８４を送信する前に、カウンタ１４８に設定された時間だけ強制的に学習用フレーム６２を送信しない時間（レート制限区間８６）を設ける。このように、送信レート制御回路１４０は、レート制限区間８６を設けることにより、学習用フレーム６２の送信レートを制御する。

図７に示す例においては、カウンタ１４８に設定された時間が学習用フレーム６２を送信する場合に要する時間と同一である。したがって、学習用フレーム６２と学習用フレーム６２を送信しない時間であるレート制限区間８６とが同一の長さになっており、最大送信レートを５０％に抑制することができる。なお、カウンタ１４８において設定する時間間隔を変更することにより、最大送信レートを任意に調整することができる。

バッファ監視回路１４４は、バッファ１４２が格納している学習用フレームの格納量（すなわち、保存量）を監視する。バッファ監視回路１４４は、予め設定された格納量の閾値を有しており、閾値とバッファ１４２に格納されている学習用フレームの格納量とを比較する。そして、バッファ監視回路１４４は、バッファ１４２に格納されている学習用フレームの格納量が閾値を超えたときに、ＦＤＢアクセス回路１２０と学習用フレーム生成回路１３０とにレート制御命令を供給する。

ＦＤＢアクセス回路１２０がレート制御命令を受け取った場合、ＦＤＢアクセス回路１２０は、送信元ＭＡＣアドレスの学習を停止する。また、学習用フレーム生成回路１３０がレート制御命令を受け取った場合、学習用フレーム生成回路１３０は、学習用フレームの生成を停止する。

これにより、バッファ１４２において学習用フレームのバッファ溢れ（すなわち、バッファ１４２にバッファ１４２の最大の格納量を超えた情報量の学習用フレームが供給されることにより、学習用フレームが失われること）を防止できる。特に、送信レートを超えてＦＤＢ１１０の更新が実行される場合（すなわち、学習用フレームが生成される場合）に有効である。

また、本実施の形態に係るラインカード１０においては、学習用フレームの生成を停止すると共に、ＦＤＢアクセス回路１２０の送信元ＭＡＣアドレスの学習を停止するので、ラインカード１０が有するＦＤＢ１１０を更新しないことにより、ラインカード１０が有するＦＤＢ１１０と、他のラインカード２０等が有するＦＤＢ１１０との間における同期がずれることも防止できる。

（学習用フレーム学習回路１５０）
学習用フレーム学習回路１５０は、フレーム中継経路４０からポート１０２を経由して学習用フレームを受け取り、当該学習用フレームに含まれるラインカードＩＤ、ポートＩＤ、及びＭＡＣアドレスをＦＤＢ１１０に登録する機能を有する。

学習用フレーム学習回路１５０は、学習用フレーム生成回路１３０が学習用フレーム６２の領域６２ｃ又は学習用フレーム７２の領域７２ｃに埋め込んで格納した、装置内部における中継の健全性をチェックすることのできるチェックパターンをチェックする。そして、学習用フレーム学習回路１５０は、チェックに失敗した場合にはＦＤＢ１１０への登録を実行せずに、スイッチングハブ１に異常が発生した旨を表示する機能を有することもできる。この場合、スイッチングハブ１は、学習用フレーム学習回路１５０からの異常が発生した旨の情報を受け取った場合に異常を外部に通知する異常通知部を更に備えることができる。異常通知部は、例えば、文字情報、若しくは画像情報、又は音声、光等により異常を外部に通知する。なお、異常通知部は、スイッチングハブ１の外部に設けてもよい。

（フレーム中継経路４０）
フレーム中継経路４０は、ポート１００から供給されたフレームを、ラインカード２０のポート２００及びラインカード３０のポート３００にフラッディング中継又はフォワーディング中継する。また、ポート１０２から供給された学習用フレームを、ラインカード２０のポート２０２及びラインカード３０のポート３０２にフラッディング中継する。

また、フレーム中継経路４０は、フレーム等の情報を一時的に格納する中継用バッファを有することができる。すなわち、フレーム中継経路４０は、ポート１００から供給されたフレームと、ポート１０２から供給された学習用フレームとを中継用バッファに格納することができる。そして、フレーム中継経路４０は、中継用バッファに格納されているフレームと学習用フレームとを順次、中継先のポートへ中継することができる。

なお、通常のフレームと学習用フレームとはそれぞれフレーム中継経路４０において同一の経路を共有して中継先に中継されるので、フレーム中継経路４０は、それぞれ別々にフレーム中継経路４０に供給されたポート１００からのフレームとポート１０２からの学習用フレームとを順番にフレーム中継経路４０内を中継させる。

フレーム中継経路４０は、フレームに含まれる中継優先度に基づいて、中継優先度がフレームよりも高く設定されている学習用フレームを優先して複数のラインカードのそれぞれのポート（例えば、ラインカード２０のポート２０２、及びラインカード３０のポート３０２）にフラッディング中継する。

図１に示すように、本実施形態に係るスイッチングハブ１は、３枚のラインカード１０、ラインカード２０、及びラインカード３０を備える。そして、図７の例によって示される最大送信レート５０％で、学習用フレームを互いにフラッディング中継した場合において、ラインカード１０は、ラインカード２０及びラインカード３０から５０％ずつ、合計１００％のレートで学習用フレームをポート１０２で受け取ってＦＤＢ１１０に格納する。また、ラインカード２０は、ラインカード１０及びラインカード３０から５０％ずつ、合計１００％のレートで学習用フレームをポート２０２で受け取ってＦＤＢ１１０に格納する。同様に、ラインカード３０は、ラインカード１０及びラインカード２０から５０％ずつ、合計１００％のレートで学習用フレームをポート３０２で受け取ってＦＤＢ１１０に格納することができる。

以上の動作により、スイッチングハブ１が備えるラインカード１０のＦＤＢ１１０、ラインカード２０のＦＤＢ１１０、及びラインカード３０のＦＤＢ１１０において、スイッチングハブ１の内部を中継されるフレームに依存せずに、ラインカード１０のＦＤＢ１１０、ラインカード２０のＦＤＢ１１０、及びラインカード３０のＦＤＢ１１０の更新を同期させて実行できる。

なお、本実施の形態においては、フレーム中継経路４０に３枚のラインカード１０、ラインカード２０、及びラインカード３０が接続されているが、ラインカードの枚数は本実施の形態の枚数に限られず、フレーム中継経路４０にＮ枚（ただし、Ｎは正の整数）のラインカードを接続することもできる。Ｎ枚のラインカードを備えるスイッチングハブにおいては、送信レート制御回路１４０が送信レートを（１／（Ｎ−１））×１００％以下に制御することにより、当該スイッチングハブが備えるフレーム中継経路４０の範囲内において学習用フレームを受信することができ、各ラインカード間でＦＤＢ１１０の学習を同期させることができる。

（第１の実施の形態の効果）
第１の実施の形態に係るスイッチングハブ１は、学習用フレーム生成回路１３０から送られてきた学習用フレームをフレーム中継経路４０に送信レートを制御して供給する送信レート制御回路１４０を備えているので、学習用フレームが装置内部のフレーム中継経路４０の帯域を超過して失われることのないように、学習用フレームの送信レートを制御することができる。これにより、本実施の形態に係るスイッチングハブ１によれば、学習用フレームが失われることを防止できる。

また、第１の実施の形態に係るスイッチングハブ１は、バッファ１４２とバッファ監視回路１４４とを含む送信レート制御回路１４０を有するラインカードを備えており、バッファ監視回路１４４は、バッファ１４２に格納されている学習用フレームの格納量が所定の閾値を超えた場合、学習用フレーム生成回路１３０にレート制御命令を供給する。これにより、本実施形態に係るスイッチングハブ１は、学習用フレーム生成回路１３０における学習用フレームの生成を停止させることができるので、バッファ１４２において学習用フレームのバッファ溢れを防止でき、学習用フレームが失われることを防止できる。

更に、バッファ監視回路１４４は、バッファ１４２に格納されている学習用フレームの格納量が所定の閾値を超えた場合、ＦＤＢアクセス回路１２０にレート制御命令を供給する。これにより、本実施の形態に係るスイッチングハブ１は、ＦＤＢアクセス回路１２０におけるＦＤＢ１１０の登録内容の変更を停止させることができるので、ＦＤＢアクセス回路１２０の送信元ＭＡＣアドレス学習が停止されることにより所定のラインカードのＦＤＢ１１０のみが更新され、他のラインカードのＦＤＢ１１０が更新されないというような同期が取れないということを防止できる。

また、本実施の形態において、学習用フレーム生成回路１３０は、生成する学習用フレームにユーザーフレームより高い優先度を付加する。これにより、学習用フレームは装置内部（すなわち、スイッチングハブ１内）において優先的に中継されるので、学習用フレームが失われることを防止できる。

以上より、本実施の形態に係るスイッチングハブ１によれば、アドレス学習により一つのＦＤＢ１１０の更新が実行されるとき、当該一つのＦＤＢ１１０を有するラインカードが他のＦＤＢ１１０を有するラインカードに対して学習用フレームを送信すると共に、他のラインカードは中継されたすべての学習用フレームを受信したことを契機としてそれぞれのＦＤＢ１１０を更新するので、スイッチングハブ１が備える複数のラインカードがそれぞれ有するＦＤＢ１１０において、アドレス学習によるＦＤＢ１１０の更新を確実に同期させることができる。

（比較例）
図８は、比較例に係るスイッチングハブの概要を示す。

なお、ラインカード２２のＦＤＢ回路２２５及びラインカード３２のＦＤＢ回路３２５はそれぞれ、ＦＤＢ回路１２５と同一の構成及び機能を有するが、図８においては説明の便宜上、ＦＤＢ回路２２５及びＦＤＢ回路３２５がそれぞれ有するＦＤＢアクセス回路及びＦＤＢの図示は省略する。

比較例に係るスイッチングハブ２は、ラインカード１２、ラインカード２２、及びラインカード３２と、ラインカード間の通信経路であるフレーム中継経路４０とを備える。ラインカード１２、ラインカード２２、及びラインカード３２はそれぞれ、ＦＤＢ回路１２５、ＦＤＢ回路２２５、及びＦＤＢ回路３２５を有する。各ラインカードは、ＦＤＢ回路とフレーム中継経路４０との間に設けられるフレーム中継経路制御機能とフレームの帯域制限機能とを含む回路１７０、回路２３０、及び回路３３０を更に有する。

ラインカード１２は、スイッチングハブ２の外部に接続するポート１６０（なお、ラインカード２２においてはポート２１０、ラインカード３２においてはポート３１０）と、フレーム中継経路４０に接続するポート１６２（なお、ラインカード２２においてはポート２１２、ラインカード３２においてはポート３１２）とを有する。なお、ポート１６０は伝送路５５ａに接続されており、ポート２１０は伝送路５５ｂに接続されており、ポート３１０は伝送路５５ｃに接続されている。

また、ラインカード１２が有するＦＤＢ回路１２５は、ＦＤＢアクセス回路１２５ａとＦＤＢ１２５ｂとを含む。ＦＤＢアクセス回路１２５ａ及びＦＤＢ１２５ｂは、第１の実施の形態に係るＦＤＢアクセス回路１２０及びＦＤＢ１１０と同一の機能を有する。更に、ＦＤＢ１２５ｂのデータベース形式についても、第１の実施の形態に係るＦＤＢ１１０のデータベース形式と同一である（例えば、図３及び図３に関する上記説明参照）。なお、ラインカード２２及びラインカード３２は、ラインカード１２と同一の構成及び機能を有するので、詳細な説明は省略する。

図８に示す比較例に係るスイッチングハブ２において、ＦＤＢ回路１２５、ＦＤＢ回路２２５、及びＦＤＢ回路３２５のすべてが未学習状態の送信元ＭＡＣアドレスを有するフレームをポート１６０において受信した場合のＦＤＢ１２５ｂ、ＦＤＢ回路２２５のＦＤＢ、及びＦＤＢ回路３２５のＦＤＢの更新作業が同期して実行される流れは以下のとおりである。

まず、ポート１６０がフレームを受信した場合、ポート１６０は当該フレームの先頭に装置内部用ヘッダを付加すると共に、当該装置内部用ヘッダに受信したラインカード１２を識別するラインカードＩＤと、当該フレームを受信したポート１６０のポートＩＤとを格納して、ＦＤＢ回路１２５のＦＤＢアクセス回路１２５ａに供給する。

ＦＤＢアクセス回路１２５ａは、フレームの送信元ＭＡＣアドレスを用いてＦＤＢ１２５ｂを検索する。そして、送信元ＭＡＣアドレスがＦＤＢ１２５ｂに格納されていない、すなわち、未学習状態であることを把握する。

次に、ＦＤＢアクセス回路１２５ａは、フレームに含まれるラインカードＩＤ、ポートＩＤ、及び送信元ＭＡＣアドレスを関連付けてＦＤＢ１２５ｂに格納する。また、ＦＤＢアクセス回路１２５ａは、当該フレームの送信元ＭＡＣアドレスが未学習状態であることを示す学習マークをフレームに付加し、ＦＤＢ回路を有する他のすべてのラインカードに転送するように、フレームを回路１７０にフラッディングとして供給する。

回路１７０は、ポート１６２を介して受け取ったフレームをフレーム中継経路４０に供給する。これにより、当該フレームは、フレーム中継経路４０を介してラインカード２２及びラインカード３２に供給される。

ラインカード２２が有するＦＤＢ回路２２５、及びラインカード３２が有するＦＤＢ回路３２５は、送信元ＭＡＣアドレスが未学習状態であることを示す学習マークが付加されたフレームを受信すると、ＦＤＢ回路２２５及びＦＤＢ回路３２５に含まれるＦＤＢにフレームに含まれるラインカードＩＤ、ポートＩＤ、及び送信元ＭＡＣアドレスを関連付けて格納する。

このように、ラインカード１２、ラインカード２２、及びラインカード３２の間で同期の取れたＦＤＢの更新作業が実行される。

なお、ＦＤＢが送信元ＭＡＣアドレスを学習している状態であるものの、登録されている情報、すなわち、登録情報に変化が生じた場合（例えば、送信元ＭＡＣアドレスと、ラインカードＩＤ、ポートＩＤとの関連が異なる場合）においても、同様にして、学習マークの付加されたフレームをフラッディングし、他のラインカードが当該フレームを受信して各ラインカードに含まれるＦＤＢを更新することで、同期の取れたＦＤＢの更新作業が実行される。

しかしながら、比較例に係るスイッチングハブ２においては、以下の場合にラインカード１２に含まれるＦＤＢ１２５ｂと、ラインカード２２に含まれるＦＤＢと、ラインカード３２に含まれるＦＤＢとの間の同期が取れない場合がある。

まず、回路１７０、回路２３０、及び回路３３０のそれぞれが有するフレームの帯域制限機能が、学習マークが付加されたフレームを帯域超過のフレームであるとして破棄してしまい、その結果として、ＦＤＢがフレームの情報を学習できない場合がある。この場合、複数のＦＤＢ間で同期をとることができない。

また、フレーム中継経路４０に接続されたラインカード２２のポート２１２とラインカード３２のポート３１２とに学習マークが付加されたフレームより優先度の高いフレームが供給されており、ラインカード２２及びラインカード３２に学習マークが付加されたフレームが到達しない場合、ＦＤＢがフレームの情報を学習できない場合がある。この場合、複数のＦＤＢ間で同期をとることができない。

このように、比較例に係るスイッチングハブ２においては、ＦＤＢの同期が取れない場合があり、斯かる場合データベースが不整合な状態になり、スイッチングハブとしての中継動作に支障をきたす場合がある。

［第２の実施の形態］
図９は、本発明の第２の実施の形態に係るスイッチングハブの構成の概要を示す。

第２の実施の形態に係るスイッチングハブは、ラインカード１１とフレーム中継経路４０との間にポート集約回路９０を更に備える点を除き、第１の実施の形態に係るスイッチングハブ１と同一の構成及び機能を備える。したがって、相違点を除き詳細な説明は省略する。

ポート集約回路９０は、フレーム中継経路４０に接続するポート１０６と、ラインカード１１に接続するポート１００及びポート１０２を有する。ポート集約回路９０は、他のラインカードのポート１００（すなわち、フレームを送受信するポート）から送信され、フレーム中継経路４０を経由してポート１０６において受信したフレーム（すなわち、通常のユーザーフレーム）については、ポート１００にフォワーディング中継する。一方、他のラインカードのポート１０２（すなわち、学習用フレームを送受信するポート）から送信され、フレーム中継経路４０を経由してポート１０６において受信した学習用フレームについては、ポート１０２にフォワーディング中継する。

第２の実施の形態に係るスイッチングハブにおいても、送信レート制御回路１４０は、ポート１０２から送信される学習用フレームの送信レートを５０％に制御することにより、第２の実施の形態に係るスイッチングハブが備える複数の（例えば、３枚の）ラインカードのそれぞれが有するＦＤＢ１１０間で同期をとる学習を実現できる。

更に、例えば、ポート１０６における通信速度が「１０」であり、ポート１００及びポート１０２における通信速度が「８」であると仮定した場合、ポート１０２から送信される学習用フレームの通信速度が「２」を超えないように送信レートを調整することにより通信速度に制限を加えることで、ポート１００から送信されるフレームに影響を与えずに、各ラインカードのＦＤＢ１１０間において同期をとった更新を実現することができる。

ここで、例えば、図７の説明においては学習用フレーム６２の送信に要する時間と同一の時間を有するレート制限区間８６を設けたが、元の通信速度が「８」の時に通信速度を「２」にするためには、レート制限区間の長さを３倍にすることにより、通信速度を「２」を超えないように制限することができる。

以上、本発明の実施の形態を説明したが、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。

１スイッチングハブ
２スイッチングハブ
１０、２０、３０ラインカード
１１ラインカード
１２、２２、３２ラインカード
４０フレーム中継経路
５０ａ、５０ｂ、５０ｃ伝送路
５５ａ、５５ｂ、５５ｃ伝送路
６０フレーム
６０ａ装置内部用一般ヘッダ
６０ｂ領域
６０ｃ領域
６２学習用フレーム
６２ａ装置内部用高優先ヘッダ
６２ｂ領域
６２ｃ領域
７０カプセル化フレーム
７０ａ装置内部用一般ヘッダ
７０ｂ領域
７０ｃ領域
７２学習用フレーム
７２ａ装置内部用高優先ヘッダ
７２ｂ領域
７２ｃ領域
８０先頭
８２末尾
８４先頭
８６フレーム非送信時間
９０ポート集約回路
１００、１０２、１０４、１０６ポート
１１０ＦＤＢ
１２０ＦＤＢアクセス回路
１２５、２２５、３２５ＦＤＢ回路
１２５ａＦＤＢアクセス回路
１２５ｂＦＤＢ
１３０学習用フレーム生成回路
１４０送信レート制御回路
１４２バッファ
１４４バッファ監視回路
１４６バッファ読み出し回路
１４８カウンタ
１５０学習用フレーム学習回路
１６０、１６２、２１０、２１２、３１０、３１２ポート
１７０、２３０、３３０回路
２００、２０２、２０４、３００、３０２、３０４ポート

Claims

複数のポートを有する複数のラインカードと、前記複数のラインカード間でフレームを中継するフレーム中継経路とを備えるスイッチングハブであって、
前記複数のラインカードはそれぞれ、
少なくとも前記フレームに含まれるＭＡＣアドレスを登録内容として格納するフォワーディングデータベース（ＦＤＢ）と、
前記ＦＤＢに格納されている前記登録内容が変更された場合に、前記フレームに含まれる情報の一部を含む学習用フレームを生成する学習用フレーム生成部と、
前記学習用フレームの前記フレーム中継経路への送信レートを制御して前記学習用フレームを他のラインカードに送信する送信レート制御部と、
前記フレーム中継経路を介して前記他のラインカードから受け取った学習用フレームに基づいて、前記ＦＤＢの前記登録内容を変更する学習用フレーム学習部と
を備えるスイッチングハブ。
前記ＦＤＢにアクセスするＦＤＢアクセス部
を更に備え、
前記送信レート制御部は、
前記学習用フレーム生成部が生成した前記学習用フレームを予め定められた期間、格納するバッファと、
前記バッファに格納されている前記学習用フレームの格納量を監視するバッファ監視部とを有し、
前記バッファ監視部は、前記バッファに格納されている前記学習フレームの前記格納量が予め定められた格納量を超えた場合、前記ＦＤＢアクセス部に前記ＦＤＢの前記登録内容の変更を停止させるレート制御情報を供給し、
前記ＦＤＢアクセス部は、前記ＦＤＢの前記登録内容の変更を停止させる請求項１に記載のスイッチングハブ。
前記学習用フレーム生成部は、生成する前記学習用フレームに前記フレームより優先的に中継することを指示する優先情報を付加する請求項２に記載のスイッチングハブ。
前記送信レート制御部は、
前記バッファから前記学習用フレームを読み出して前記フレーム中継経路に供給するバッファ読み出し部と、
前記バッファ読み出し部が前記バッファから前記学習用フレームを読み出す間隔を格納するカウンタとを有する請求項３に記載のスイッチングハブ。
フレームに含まれる情報を登録内容として格納するフォワーディングデータベース（ＦＤＢ）と、複数のポートとを有する複数のラインカードと、前記複数のラインカード間でフレームを中継するフレーム中継経路とを備えるスイッチングハブでのＦＤＢの同期方法であって、
前記ＦＤＢに格納されている前記登録内容が変更された場合に、前記フレームに含まれる情報の一部を含む学習用フレームを生成する学習用フレーム生成段階と、
前記学習用フレームの前記フレーム中継経路への送信レートを制御して前記学習用フレームを他のラインカードに送信する送信レート制御段階と、
前記フレーム中継経路を介して前記他のラインカードから受け取った学習用フレームに基づいて、前記ＦＤＢの前記登録内容を変更する学習用フレーム学習段階と
を備えるＦＤＢの同期方法。
前記複数のラインカードのそれぞれは、前記学習用フレームを予め定められた期間、格納するバッファと、前記ＦＤＢにアクセスするＦＤＢアクセス部とを有しており、
前記ＦＤＢの前記登録内容の変更を停止する変更停止段階
を更に備え、
前記送信レート制御段階は、
前記バッファに格納されている前記学習用フレームの格納量を監視し、前記バッファに格納されている前記学習フレームの前記格納量が予め定められた格納量を超えた場合、前記ＦＤＢの前記登録内容の変更を停止させるレート制御情報を前記ＦＤＢアクセス部に供給するバッファ監視段階を有し、
前記変更停止段階は、前記レート制御情報に基づいて前記ＦＤＢアクセス部が前記ＦＤＢの前記登録内容を変更することを停止させる請求項５に記載のＦＤＢの同期方法。
前記学習用フレーム生成段階は、生成する前記学習用フレームに前記フレームより優先的に中継することを指示する優先情報を付加する請求項６に記載のＦＤＢの同期方法。
前記送信レート制御段階は、
前記バッファから前記学習用フレームを読み出して前記フレーム中継経路に供給するバッファ読み出し段階と、
前記バッファ読み出し段階において、前記バッファから前記学習用フレームを読み出す間隔を格納するカウンタ段階とを有する請求項７に記載のＦＤＢの同期方法。