JP5267223B2

JP5267223B2 - サンプルホールド回路

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Inventors: 泰天宮
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Description

本発明は、サンプルホールド回路に関し、更に詳しくは、サンプリングクロック信号に基づいて、サンプル動作とホールド動作とを行うソースフォロア（エミッタフォロア）型のサンプルホールド回路に関する。

サンプル動作とホールド動作とを行うサンプルホールド回路がある。高速な信号を扱うアナログデジタル変換器（ＡＤ変換器）などには、電流切替ソースフォロア型のサンプルホールド回路がしばしば用いられる。サンプルホールド回路は、例えば特許文献１に記載されている。

図４に、特許文献１に記載のサンプルホールド回路を示す。サンプルホールド回路は、入力段差動増幅回路（入力段差動対）２０１、ホールド回路２０２、及び、出力回路（出力バッファ）２０３を有する。なお、特許文献１では、トランジスタにバイポーラトランジスタを使用しているが、図４ではトランジスタに電界効果トランジスタを用いている。

入力段差動増幅回路２０１は、抵抗Ｒ２１〜Ｒ２４と、トランジスタＴｒ２１、Ｔｒ２２とを有する。トランジスタＴｒ２１のゲートには入力信号ＩＮが入力され、トランジスタＴｒ２２のゲートには入力信号ＩＮＢが入力される。入力段差動増幅回路２０１は、入力信号ＩＮと入力信号ＩＮＢとの差電圧を所定の増幅率で増幅する。

ホールド回路２０２は、トランジスタＴｒ２３、Ｔｒ２４、Ｔｒ２５と、電圧保持用コンデンサＣＨ２１とを有する。トランジスタＴｒ２３のゲートは、入力段差動増幅回路２０１の出力ノードＰＲＥＯＵＴに接続される。トランジスタＴｒ２４のゲートにはサンプリングクロック信号ＣＬＫＢが入力され、トランジスタＴｒ２５のゲートにはサンプリングクロック信号ＣＬＫが入力される。電圧保持用コンデンサＣＨ２１は、トランジスタＴｒ２３のソースに接続される。

出力回路２０３は、トランジスタＴｒ２６と、抵抗Ｒ２５とを有する。トランジスタＴｒ２６のゲートは、ホールド回路２０２の出力ノードＶＨＯＬＤに接続される。出力回路２０３は、ホールド回路２０２の出力をバッファリングする。

図５に、動作波形を示す。サンプリングクロック信号ＣＬＫ（ｂ）と、サンプリングクロック信号ＣＬＫＢ（ｃ）とは、互いに反転した信号である。つまり、サンプリングクロック信号ＣＬＫがハイ（Ｈｉｇｈ）のとき、サンプリングクロック信号ＣＬＫＢはロー（Ｌｏｗ）であり、サンプリングクロック信号ＣＬＫがローのとき、サンプリングクロック信号ＣＬＫＢはハイである。サンプルホールド回路は、サンプリングクロック信号ＣＬＫがハイのときサンプル動作を行い、ＣＬＫがローのときホールド動作を行う。

サンプル動作について説明する。入力段差動増幅回路２０１は、単なる線形の増幅回路として動作し、入力信号ＩＮ（ａ）とＩＮＢの差電圧に比例した電圧をノードＰＲＥＯＵＴに出力する（ｄ）。ホールド回路２０２では、トランジスタＴｒ２５がオンし、トランジスタＴｒ２４はオフしている。従って、電流源Ｉ２２の電流はトランジスタＴｒ２５側を流れ、トランジスタＴｒ２３は単なるソースフォロアとして動作する。トランジスタＴｒ２３は、電圧保持用コンデンサＣＨ２１を充電しつつ、ＰＲＥＯＵＴ電圧に応じた電圧ＶＨＯＬＤを出力する（ｅ）。

出力バッファ２０３は、ホールド回路２０２の出力ノードの電圧ＶＨＯＬＤをハイインピーダンスで受け、出力端子ＯＵＴに、ＶＨＯＬＤ電圧に応じた電圧を出力する（ｆ）。このように、サンプルホールド回路は、サンプル動作時は、単なる増幅器として動作し、入力信号に追随した電圧を出力する。

次いで、ホールド動作について説明する。サンプリングクロック信号ＣＬＫがロー、サンプリングクロック信号ＣＬＫＢがハイになると、ホールド回路２０２のトランジスタＴｒ２５はオフし、トランジスタＴｒ２４がオンする。トランジスタＴｒ２４がオンすることで、電流源Ｉ２２の電流は、トランジスタＴｒ２４を介して、前段の入力段差動増幅回路２０１を構成する抵抗Ｒ２２を流れることになる。このため、ノードＰＲＥＯＵＴにはＲ２２×Ｉ２２分の電圧降下が発生し、トランジスタＴｒ２３がオフする。

トランジスタＴｒ２３がオフすることで、電圧保持用コンデンサＣＨ２１は、ホールド回路２０２から切り離される。電圧保持用コンデンサＣＨ２１は、サンプリングクロック信号ＣＬＫがローからハイに切り替わる瞬間の電荷を保持している。従って、ホールド回路２０２の出力ノードの電圧ＶＨＯＬＤは、電圧保持用コンデンサＣＨ２１により保持され、出力バッファ２０３の出力も、ホールド動作に切り替わる瞬間の電圧に保持される。このように、サンプルホールド回路は、ホールド動作時は、出力電圧を動作切替時の電圧に保持する。

ここで、サンプルホールド回路では、ホールド期間中も入力段差動増幅回路２０１は動作している。このため、ホールド回路２０２のトランジスタＴｒ２３のゲート電圧（ＰＲＥＯＵＴ）は、入力段差動増幅回路２０１の出力電圧変動に伴って変動する。トランジスタＴｒ２３のゲート電圧が変動すると、トランジスタのゲート・ソース間の寄生容量などの影響で、ゲート電圧（ＰＲＥＯＵＴの電圧）がホールド回路２０２の出力ノードＶＨＯＬＤへと漏れこみ、ＶＨＯＬＤ電圧を変動させる。つまり、入力信号が出力に漏れ込むフィードスルーの問題が発生する。フィードスルーは、ホールド期間中の出力電圧に、入力信号ＩＮのＲＦ（Radio Frequency）周波数に等しい微小な振動として現れる。仮に、サンプルホールド回路を差動出力で使用したとしても、フィードスルーは、差動間で逆相のノイズになるため除去できない。

フィードスルー対策として、逆相のデータ信号を入力するトランジスタＴｒ２１のドレイン端と、トランジスタＴｒ２３の出力ノードＶＨＯＬＤとを、フィードフォワード容量で接続する手法がある。フィードフォワード容量を挿入することで、フィードスルーを、逆相のＡＣ成分でキャンセルアウトすることができる。しかしながら、ホールド期間中のトランジスタＴｒ２３の動作で発生するフィードスルー量を、フィードフォワード容量で同様に生じさせることは、実際には困難であり、フィードスルーを完全にキャンセルアウトすることはできない。

上記フィードスルーの問題に対し、特許文献１では、プルアップ回路として、トランジスタＴｒ２７を用いる。トランジスタＴｒ２７のソース・ドレインは、電源ＶＤＤと、入力段差動増幅回路２０１の抵抗Ｒ２３と抵抗Ｒ２４の接続ノードとの間に挿入される。トランジスタＴｒ２７のゲートには、制御信号ＶＢＨｃｋが入力される。制御信号ＶＢＨｃｋは、サンプル動作時はローで、ホールド動作時はハイに制御される。

制御信号ＶＢＨｃｋのハイの電圧は、入力信号ＩＮ、ＩＮＢの最大電圧をＶｍａｘとし、トランジスタＴｒ２１、２２のソース・ドレイン間の抵抗をＲ_ＳＤ、その抵抗Ｒ_ＳＤを流れる電流をＩｏとして、
ＶＢＨｃｋ（Ｈｉｇｈ）＞Ｖｍａｘ−Ｉｏ・Ｒ_ＳＤ
で表される。トランジスタＴｒ２７のゲートに入力される制御信号ＶＢＨｃｋがハイになると、入力段差動増幅回路２０１のトランジスタＴｒ２１、Ｔｒ２２はオフになる。トランジスタＴｒ２１、Ｔｒ２２がオフすることで、ホールド動作時、入力信号ＩＮ、ＩＮＢが変動しても、トランジスタＴｒ２３のゲート電圧は変動しない。従って、フィードスルーが抑制される。

特開平９−１３０１６８号公報（段落０００４、００１２、００１３、図２、図２４）特開平４−１００３２１号公報

特許文献１では、プルアップ回路を構成するトランジスタＴｒ２７は、入力段差動増幅回路２０１をオフにできる程度の強制力を持つ必要がある。このため、トランジスタＴｒ２７には、サイズの大きなトランジスタを用いる必要があり、トランジスタＴｒ２７を設けることで、クロック信号（ＣＬＫＢ）の駆動負荷は大きくなる。理論的には、入力段差動増幅回路２０１を停止することでフィードスルーは解消できる。しかしながら、入力段差動増幅回路２０１の動作、停止を高速で繰り返し変化させることは現実的でない。

本発明は、入力段差動増幅回路を停止することなく、フィードスルーを解消できるサンプルホールド回路を提供することを目的とする。

上記目的を達成するために、本発明のサンプルホールド回路は、差動信号を所定の増幅率で増幅し出力する入力段差動増幅回路と、前記入力段差動増幅回路の一方の出力端に接続され、サンプリングクロック信号に基づいて、前記差動信号のうちの一方を出力するサンプル動作と、出力電圧を保持するホールド動作とを行うホールド回路と、前記ホールド回路の出力をバッファリングする出力バッファと、前記ホールド動作時に、前記ホールド回路で生じるフィードスルーと逆相のフィードスルーを生じ、該生じたフィードスルーを前記出力バッファの出力に加える補正回路と、前記入力段差動増幅回路の他方の出力端に接続され、サンプリングクロック信号に基づいて、前記差動信号の他方を出力するサンプル動作と、出力電圧を保持するホールド動作とを行う逆相側ホールド回路と、前記逆相側ホールド回路の出力をバッファリングする逆相側出力バッファと、前記ホールド動作時に、前記逆相側ホールド回路で生じるフィードスルーと逆相のフィードスルーを生じ、該生じたフィードスルーを前記逆相側出力バッファの出力に加える逆相側補正回路と、前記出力バッファの出力と前記逆相側出力バッファの出力とを差動増幅する差動アンプと、を備えることを特徴とする。

本発明のサンプルホールド回路は、入力段の差動増幅回路を停止させることなく、フィードスルーの抑制が可能である。

本発明の第１実施形態のサンプルホールド回路を示すブロック図。本発明の第２実施形態のサンプルホールド回路を示すブロック図。差動アンプを有するサンプルホールド回路を示すブロック図。特許文献１に記載のサンプルホールド回路を示すブロック図。図４のサンプルホールド回路の動作波形を示す図。

以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の第１実施形態のサンプルホールド回路を示している。サンプルホールド回路は、入力差動対（入力段差動増幅回路）１０、ホールド回路２０、及び、出力バッファ３０を有する。ここまでは、通常のソースフォロア（エミッタフォロア）型サンプルホールド回路と同じである。本実施形態のサンプルホールド回路は、通常のソースフォロア型サンプルホールド回路に加えて、補正回路４０を有する。

入力差動対１０は、抵抗Ｒ１〜Ｒ４と、トランジスタＴｒ１、Ｔｒ２と、電流源Ｉ１とを有する。入力差動対１０には、差動信号である入力信号ＩＮと入力信号ＩＮＢとが入力される。ホールド回路２０は、トランジスタＴｒ３〜Ｔｒ５と、ホールド容量Ｃｈと、電流源Ｉ２とを有する。ホールド回路２０には、入力差動対１０の出力と、クロック信号ＣＬＫ、ＣＬＫＢとが入力される。出力バッファ３０は、抵抗Ｒ５と、トランジスタＴｒ６とを有する。出力バッファ３０には、ホールド回路２０の出力が入力される。

入力差動対１０、ホールド回路２０、及び、出力バッファ３０の構成及び動作は、通常のサンプルホールド回路と同様である。すなわち、入力差動対１０は、入力信号ＩＮと入力信号ＩＮＢとの差電圧を所定の増幅率で増幅し出力する。ホールド回路２０は、入力差動対１０の一方の出力端に接続される。ホールド回路２０は、サンプリングクロックＣＬＫ、ＣＬＫＢに基づいて、サンプル動作とホールド動作とを行う。ホールド回路２０は、サンプル動作時は入力差動対１０が出力するアナログ電圧を出力し、ホールド動作時はアナログ電圧を保持する。出力バッファ３０は、ホールド回路２０の出力をバッファリングする。

補正回路４０は、トランジスタＴｒ７〜Ｔｒ１０と、ホールド容量Ｃｈ２とを有する。トランジスタＴｒ７のゲートは、入力差動対１０のトランジスタＴｒ１のドレイン端に接続される。トランジスタＴｒ７のドレイン端子はＶＤＤ電源に接続され、ソース端子は、ホールド容量Ｃｈ２及びトランジスタＴｒ８のドレインに接続される。ホールド回路２０のトランジスタＴｒ３は、入力差動対１０のトランジスタＴｒ２のドレイン端に接続されている。これに対し、トランジスタＴｒ７は、逆相側のトランジスタＴｒ１のドレイン端に接続されているので、トランジスタＴｒ３とは逆相の信号で制御されることになる。

トランジスタＴｒ８のソース端子は、ホールド回路２０の電流源Ｉ２に接続される。トランジスタＴｒ８のゲートには、固定のＬｏｗ信号が入力され、トランジスタＴｒ８は、オフ状態を維持する。トランジスタＴｒ１０のドレイン端子はトランジスタＴｒ７のゲートに接続され、ソース端子はホールド回路２０の電流源Ｉ２に接続される。トランジスタＴｒ１０のゲートには、クロック信号ＣＬＫＢが入力される。トランジスタＴｒ１０は、クロック信号ＣＬＫＢがＨｉｇｈでオンし、Ｌｏｗでオフする。トランジスタＴｒ９のドレイン端子はＶＤＤ電源に接続され、ソース端子は出力端子ＯＵＴ（出力バッファ３０の抵抗Ｒ５）に接続される。トランジスタＴｒ９は、ソースフォロア回路として機能する。

補正回路４０は、ホールド回路２０及び出力バッファ３０と同様な回路構成である、トランジスタＴｒ７、Ｔｒ８、及び、Ｔｒ１０は、それぞれ、ホールド回路２０のトランジスタＴｒ３、Ｔｒ５、及び、Ｔｒ４に対応する。ホールド容量Ｃｈ２は、ホールド回路２０のホールド容量Ｃｈに対応する。トランジスタＴｒ９は、出力バッファ３０のトランジスタＴｒ６に対応する。補正回路４０のトランジスタＴｒ７〜Ｔｒ１０のサイズは、対応するトランジスタのサイズと同等である。

サンプルホールド回路の動作について説明する。サンプルホールド回路に入力されるサンプリングクロック信号ＣＬＫ、ＣＬＫＢは、互いに反転した信号である。つまり、サンプリングクロック信号ＣＬＫがＨｉｇｈのとき、サンプリングクロック信号はＬｏｗであり、サンプリングクロック信号ＣＬＫがＬｏｗのとき、サンプリングクロック信号ＣＬＫＢはＨｉｇｈである。ホールド回路２０は、サンプリングクロック信号ＣＬＫがＨｉｇｈでＣＬＫＢがＬｏｗのときサンプル動作を行い、ＣＬＫがＬｏｗでＣＬＫＢがＨｉｇｈのときホールド動作を行う。

サンプル動作、すなわち、サンプリングクロック信号ＣＬＫがＨｉｇｈのときの動作について説明する。入力差動対１０は、線形の増幅回路として動作し、入力信号ＩＮとＩＮＢの差電圧に比例した電圧をノードＰＲＥＯＵＴに出力する。ホールド回路２０では、トランジスタＴｒ５がオンし、トランジスタＴｒ４はオフしている。従って、電流源Ｉ２の電流はトランジスタＴｒ５側を流れ、トランジスタＴｒ３はソースフォロアとして動作する。トランジスタＴｒ３は、ホールド容量Ｃｈを充電しつつ、ＰＲＥＯＵＴ電圧に応じた電圧ＶＨＯＬＤを出力する。

ホールド回路２０が出力する電圧ＶＨＯＬＤは、入力信号ＩＮの変化に追随して変化する。出力バッファ３０は、ホールド回路２０の出力ノードの電圧ＶＨＯＬＤをハイインピーダンスで受け、出力端子ＯＵＴに、ＶＨＯＬＤ電圧に応じた電圧を出力する。つまり、出力バッファ３０は、入力信号ＩＮに追随した信号を出力端子ＯＵＴに出力する。

一方、補正回路４０のトランジスタＴｒ７のゲートには、入力差動対１０の逆相側の信号が入力される。サンプル動作時、補正回路４０のトランジスタＴｒ１０はオフしており、トランジスタＴｒ７はソースフォロア回路として動作する。トランジスタＴｒ７は、ホールド容量Ｃｈ２充電しつつ、ゲートに入力される信号に応じた電圧を出力する。しかし、トランジスタＴｒ７のソース端子に接続されたトランジスタＴｒ８はオフに維持されているので、トランジスタＴｒ７を流れる電流はほとんどない。補正回路４０のトランジスタＴｒ９は、トランジスタＴｒ７の出力をハイインピーダンスで受け、出力端子ＯＵＴに、トランジスタＴｒ７の出力に応じた電圧を出力する。

出力端子ＯＵＴから出力される信号は、ホールド回路２０の出力信号と補正回路４０の出力信号とを合わせた信号である。しかし、上記したように、補正回路４０のトランジスタＴｒ７はソース側で電流が遮断されているため、トランジスタＴｒ７の出力レベルは、ホールド回路２０のトランジスタＴｒ３の出力レベルに比して無視できるほど低い、つまり、補正回路４０の出力信号レベルは、出力バッファ３０の出力信号のレベルに比べて、無視できる程低い。従って、サンプル動作時に出力端子ＯＵＴから出力される信号は、入力信号ＩＮに追随した信号となる。

次いで、ホールド動作、すなわち、サンプリングクロック信号ＣＬＫＢがＨｉｇｈのときの動作について説明する。サンプリングクロック信号ＣＬＫがＬｏｗで、サンプリングクロック信号ＣＬＫＢがＨｉｇｈになると、ホールド回路２０のトランジスタＴｒ５はオフし、トランジスタＴｒ４がオンする。トランジスタＴｒ４がオンすることで、電流源Ｉ２の電流は、トランジスタＴｒ４を介して、前段の入力差動対１０を構成する抵抗Ｒ２を流れる。これに伴い、ノードＰＲＥＯＵＴに、電圧降下が発生し、トランジスタＴｒ３がオフする。

トランジスタＴｒ３がオフすることで、ホールド容量Ｃｈは、ホールド回路２０から切り離される。ホールド容量Ｃｈは、サンプリングクロック信号ＣＬＫがＬｏｗからＨｉｇｈに切り替わる瞬間の電荷を保持している。ホールド容量Ｃｈは、ホールド回路２０の出力ノードの電圧ＶＨＬＯＤを保持する。出力バッファ３０は、ホールド容量Ｃｈが保持する電圧に応じた信号を、出力端子ＯＵＴに出力する。

一方、補正回路４０では、サンプリングクロック信号ＣＬＫＢがＨｉｇｈになることで、トランジスタＴｒ１０がオンする。トランジスタＴｒ１０がオンすると、電流源Ｉ２の電流がトランジスタＴｒ１０を介して、前段の入力差動対１０を構成する抵抗Ｒ１を流れる。これに伴い、トランジスタＴｒ７のゲート電圧に電圧降下が生じ、トランジスタＴｒ７がオフする。この動作は、ホールド回路２０で、トランジスタＴｒ４がオンしてトランジスタＴｒ３がオフする動作と同様である。つまり、トランジスタＴｒは、トランジスタＴｒ３と同様な条件下でオフ状態になる。

トランジスタＴｒ７がオフすることで、ホールド容量Ｃｈ２への充電が停止する。ホールド容量Ｃｈ２は、サンプリングクロック信号ＣＬＫＢがＬｏｗからＨｉｇｈに変化する瞬間の電荷を保持している。ホールド容量Ｃｈ２は、トランジスタＴｒ９の電圧を保持する。トランジスタＴｒ９は、ホールド容量Ｃｈ２が保持する電圧に応じた信号を、出力端子ＯＵＴに出力する。

入力差動対１０は、ホールド期間中も差動増幅を続ける。これに起因して、ホールド回路２０のトランジスタＴｒ３のゲート電圧は入力信号の変動に応じて変動し、ＲＦ信号の漏れ（フィードスルー）が発生する。補正回路４０でも、同様に、トランジスタＴｒ７のゲート電圧が入力信号の変動に応じて変動し、フィードスルーが発生する。トランジスタＴｒ３とトランジスタＴｒ７とは、同様な条件下でオフ状態となっており、トランジスタＴｒ３を介したフィードスルーとトランジスタＴｒ７を介したフィードスルーは、同様な程度になる。

トランジスタＴｒ７のゲートは、入力差動対１０の抵抗Ｒ１側に接続されており、トランジスタＴｒ３とは逆相の信号で制御されている。このため、トランジスタＴｒ７を介して生じるフィードスルーは、トランジスタＴｒ３を介して生じるフィードスルーとは逆相になる。従って、補正回路４０では、ホールド動作時に、ホールド回路２０で生じるフィードスルーと逆相のフィードスルーを生じる。トランジスタＴｒ３を介したフィードスルーとトランジスタＴｒ７を介したフィードスルーは同程度であり、かつ、両者のフィードスルーは逆相の関係にあるので、両者の出力を出力端子ＯＵＴで加算すると、フィードスルーをキャンセルアウトすることができる。すなわち、出力端子ＯＵＴから、フィードスルーがない信号を出力することができる。

本実施形態のサンプルホールド回路は、入力差動対１０と、ホールド回路２０と、出力バッファ３０と、補正回路４０とを有する。入力差動対１０は、差動信号である入力信号ＩＮ、ＩＮＢを所定の増幅率で増幅し出力する。ホールド回路２０は、入力差動対１０の一方の出力端に接続され、サンプリングクロック信号ＣＬＫ、ＣＬＫＢに基づいて、入力信号ＩＮに応じた信号を出力するサンプル動作と、出力電圧を保持するホールド動作を行う。出力バッファ３０は、ホールド回路の出力をバッファリングする。補正回路４０は、ホールド動作時に、ホールド回路２０で生じるフィードスルーとは逆相のフィードスルーを生じる。補正回路４０は、発生させた逆相のフィードスルーを、出力バッファ３０の出力端子ＯＵＴに加える。

本実施形態では、補正回路４０で、ホールド動作時にホールド回路２０で生じるフィードスルーと逆相のフィードスルーを発生させ、これを、出力バッファ３０の出力に加える。逆相のフィードスルーを加えることで、フィードスルーの影響を低減できる。本実施形態では、ホールド動作時も入力差動対１０は動作しており、特許文献１とは異なり、プルアップ回路を用いて入力差動対１０を停止させる必要がない。つまり、本実施形態では、入力差動対１０を停止させずに、フィードスルーの抑制が可能である。

本実施形態では、ホールド回路２０内のソースフォロア回路を構成するトランジスタＴｒ３に、入力信号ＩＮに追随する信号を入力する。トランジスタＴｒ３は、サンプル動作時は入力信号ＩＮに追随した信号を出力する。また、トランジスタＴｒ３は、ホールド動作時はオフに制御される。補正回路４０内のソースフォロア回路を構成するトランジスタＴｒ７には、入力信号ＩＮとは逆相の入力信号ＩＮＢが入力される。トランジスタＴｒ７のソース側は、常時オフに制御されるトランジスタＴｒ８で電流が遮断されている。トランジスタＴｒ７は、ホールド動作時は、オフに制御される。

ホールド回路２０では、ホールド動作時に、オフ状態のトランジスタＴｒ３を介して入力信号ＩＮが出力側に漏れ込むフィードスルーが発生する。また、補正回路４０では、ホールド動作時に、オフ状態のトランジスタＴｒ７を介して入力信号ＩＮＢが出力側に漏れ込むフィードスルーが発生する。入力信号ＩＮと入力信号ＩＮＢとは逆相の関係にあるので、トランジスタＴｒ３とトランジスタＴｒ７とでは、互いに逆相の入力信号に起因するフィードスルーが発生することになる。双方のトランジスタで生じたフィードスルーを加えることで、フィードスルーのキャンセルが可能である。

サンプル動作については、トランジスタＴｒ７のソース側の電流が遮断されているため、サンプル動作時の補正回路４０の出力は、ホールド回路２０の出力に比して無視できるほどに小さい。従って、補正回路４０は、サンプル動作に影響を与えない。

ホールド回路２０のトランジスタＴｒ３と、補正回路４０のトランジスタＴｒ７とは、同じサイズで構成することが好ましい。また、ホールド動作時に、トランジスタＴｒ３とトランジスタＴｒ７とを、同等な条件でオフにすることが好ましい。双方のトランジスタを同じサイズで構成し、かつ、双方のトランジスタを同じ条件でオフにすることで、発生するフィードスルーの量を同等にすることができる。この場合、フィードスルーを、より効果的にキャンセルアウトすることができる。

本実施形態では、フィードスルーの抑制に補正回路４０が必要である。しかし、補正回路４０内のトランジスタＴｒ７はソース側で電流が遮断され、トランジスタＴｒ８は常時オフで用いられる。このため、補正回路４０を追加することで消費電力が大きく増加することはない。

図２は、本発明の第２実施形態のサンプルホールド回路を示している。本実施形態のサンプルホールド回路の構成は、図１に示す第１実施形態のサンプルホールドに対して、逆相側にもホールド回路５０、出力バッファ６０、及び、補正回路７０を追加した構成である。ホールド回路５０、出力バッファ６０、及び、補正回路７０の構成は、入力信号が逆相になることを除けば、図１のホールド回路２０、出力バッファ３０、及び、補正回路４０と同様である。

ホールド回路５０、出力バッファ６０、及び、補正回路７０内の各要素は、ホールド回路２０、出力バッファ３０、及び、補正回路４０内の対応する各要素に添え字ｂを付けたもので表す。なお、図１の補正回路４０におけるトランジスタＴｒ１０は、逆相側のホールド回路５０におけるトランジスタＴｒ４ｂで代用できるので、本実施形態では不要である。

ホールド回路（逆相側ホールド回路）５０は、入力差動対１０の他方の出力端に接続される。ホールド回路５０は、サンプリングクロックＣＬＫ、ＣＬＫＢに基づいて、サンプル動作とホールド動作とを行う。ホールド回路５０は、サンプル動作時は、入力差動対が出力する逆相側の信号、つまり、入力信号ＩＮＢに応じたアナログ電圧を出力し、ホールド動作時は出力電圧を保持する。出力バッファ（逆相側出力バッファ）６０は、ホールド回路５０の出力をバッファリングする。補正回路（逆相側補正回路）７０は、ホールド回路５０で生じるフィードスルーと逆相のフィードスルーを生じ、生じたフィードスルーを、出力バッファ６０の出力に加える。

サンプル動作について説明する。ホールド回路２０、出力バッファ３０、及び、補正回路４０の動作は、第１実施形態と同様である。すなわち、ホールド回路２０では、トランジスタＴｒ５がオンし、トランジスタＴｒ４はオフする。トランジスタＴｒ３のゲートには、入力信号ＩＮに応じた電圧（ＰＲＥＯＵＴ）が入力され、トランジスタＴｒ３は、ＰＲＥＯＵＴに応じたアナログ電圧を出力すると共に、ホールド容量Ｃｈを充電する。出力バッファ３０は、ホールド回路２０の出力をバッファリングする。

補正回路４０では、トランジスタＴｒ７のゲートに入力信号ＩＮＢに応じた電圧（ＰＲＥＯＵＴＢ）が入力される。しかし、トランジスタＴｒ７のソース側で電流が遮断されているため、補正回路４０の出力は、ホールド回路２０の出力に比して、無視できるほど小さい。従って、補正回路４０の出力は出力バッファ３０の出力に影響を与えず、出力バッファ３０は、出力端子ＯＵＴから、入力信号ＩＮに追随した信号を出力する。

逆相側についても、動作は上記と同じである。すなわち、ホールド回路５０では、トランジスタＴｒ５ｂがオンし、トランジスタＴｒ４ｂがオフする。トランジスタＴｒ３ｂのゲートには、入力信号ＩＮＢに応じた電圧（ＰＲＥＯＵＴＢ）が入力され、トランジスタＴｒ３ｂは、ＰＲＥＯＵＴＢに応じたアナログ電圧を出力すると共に、ホールド容量Ｃｈｂを充電する。出力バッファ６０は、ホールド回路５０の出力をバッファリングする。

補正回路７０では、トランジスタＴｒ７ｂのゲートに入力信号ＩＮに応じた電圧（ＰＲＥＯＵＴＢ）が入力される。しかし、トランジスタＴｒ７ｂのソース側で電流が遮断されているため、補正回路７０の出力は、ホールド回路５０の出力に比して、無視できるほど小さい。従って、補正回路７０の出力は出力バッファ６０の出力に影響を与えず、出力バッファ６０は、出力端子ＯＵＴＢから、入力信号ＩＮＢに追随した信号を出力する。

ホールド動作について説明する。ホールド回路２０、出力バッファ３０、及び、補正回路４０の動作は、第１実施形態と同様である。すなわち、ホールド回路２０では、トランジスタＴｒ４がオンし、トランジスタＴｒ５がオフする。トランジスタＴｒ３のゲート電圧は、Ｒ２×Ｉ２分の電圧降下が生じ、トランジスタＴｒ３がオフになる。トランジスタＴｒ３がオフになることで、ホールド回路２０の出力は、ホールド容量Ｃｈが保持する電圧ＶＨＯＬＤに保持される。

補正回路４０では、逆相側のホールド回路５０でトランジスタＴｒ４ｂがオンすることで、トランジスタＴｒ７のゲート電圧にＲ１×Ｉ２ｂ分の電圧降下が生じ、トランジスタＴｒ７がオフになる。トランジスタＴｒ７がオフになることで、補正回路４０の出力は、ホールド容量Ｃｈ２が保持する電圧に保持される。

ホールド回路２０では、オフになったトランジスタＴｒ３を介して入力信号ＩＮが漏れ込むフィードスルーが発生する。また、補正回路４０では、オフになったトランジスタＴｒ７を介して入力信号ＩＮＢが漏れ込むフィードスルーが発生する。トランジスタＴｒ３とトランジスタＴｒ７とは、同等な条件でオフになっているので、発生するフィードスルーの量は同じである。ホールド回路２０で生じるフィードスルーと、補正回路４０で生じるフィードスルーとは、互いに逆相の関係にあるので、これらを出力バッファ３０の出力端子ＯＵＴで加算することで、フィードスルーをキャンセルアウトすることができる。

逆相側についても、動作は上記と同様である。すなわち、ホールド回路５０では、トランジスタＴｒ４ｂがオンし、トランジスタＴｒ５ｂがオフする。トランジスタＴｒ３ｂのゲート電圧は、Ｒ１×Ｉ２ｂ分の電圧降下が生じ、トランジスタＴｒ３ｂがオフになる。トランジスタＴｒ３ｂがオフになることで、ホールド回路５０の出力は、ホールド容量Ｃｈｂが保持する電圧ＶＨＯＬＤＢに保持される。

補正回路７０では、逆相側のホールド回路２０でトランジスタＴｒ４がオンすることで、トランジスタＴｒ７ｂのゲート電圧にＲ２×Ｉ２分の電圧降下が生じ、トランジスタＴｒ７ｂがオフになる。トランジスタＴｒ７ｂがオフになることで、補正回路７０の出力は、ホールド容量Ｃｈ２ｂが保持する電圧に保持される。

ホールド回路５０では、オフになったトランジスタＴｒ３ｂを介して入力信号ＩＮＢが漏れ込むフィードスルーが発生する。また、補正回路７０では、オフになったトランジスタＴｒ７ｂを介して入力信号ＩＮが漏れ込むフィードスルーが発生する。トランジスタＴｒ３ｂとトランジスタＴｒ７ｂとは、同様な条件でオフになっているため、発生するフィードスルーの量は同じである。ホールド回路５０で生じるフィードスルーと、補正回路７０で生じるフィードスルーとは、互いに逆相の関係にあるので、これらを出力バッファ６０の出力端子ＯＵＴＢで加算することで、フィードスルーをキャンセルアウトすることができる。

ここで、ホールド回路２０にて、トランジスタＴｒ３の入力電圧が大きくなるとリーク電流が生じ、ホールド電圧に影響をもたらすドループの問題が発生する。ドループは、ホールド期間中の出力電圧低下として現れる。電圧低下の程度は、ホールド開始時の電圧に依存し、ホールド電圧が高いほど、ドループ量（電圧低下量）は増大する。ドループ量は、ホールド開始時の電圧に依存するため、単に図４のサンプルホールド回路を差動出力で用いるだけでは、ドループの問題は解消できない。

本実施形態では、サンプルホールド回路の出力ＯＵＴとＯＵＴＢ間の差動出力を使用することで、ドループの抑制が可能である。以下、ドループの抑制について説明する。出力端子ＯＵＴでは、トランジスタＴｒ３経由、トランジスタＴｒ７経由の互いに逆相の入力信号を起源に持つドループ量が加算される。逆相側出力である出力端子ＯＵＴＢでも、同様に、トランジスタＴｒ３ｂ経由、トランジスタＴｒ７ｂ経由の互いに逆相の入力信号を期限に持つドループ量が加算される。従って、差動の正補で、同程度のドループが出力されることになる。

図４に示すサンプルホールド回路を差動出力で用いる場合、差動の正補でドループ量が異なっていた。このため、差動出力をとっても、ドループのキャンセルはできなかった。本実施形態では、出力端子ＯＵＴと出力端子ＯＵＴＢとで同程度のドループ量が出力されるので、差動出力をとると、コモンノイズとしてキャンセルすることができる。例えば、サンプルホールド回路の後段の回路で、ＯＵＴとＯＵＴＢとの差動出力をとることで、コモンノイズのキャンセルが可能である。

或いは、サンプルホールド回路に差動アンプを追加し、サンプルホールド回路でコモンノイズをキャンセルしてもよい。図３に、差動アンプを有するサンプルホールド回路を示す。差動アンプ（出力差動対）８０の構成は、入力差動対１０と同様である。差動アンプ８０の一方の入力にＯＵＴを接続し、他方にＯＵＴＢを接続する。差動アンプ８０の出力端子ＯＵＴと出力端子ＯＵＴＢとの間を出力とすることで、ドループの影響を排除した出力を得ることができる。

ドループの問題に関して、特許文献２に記載のＡ／Ｄ変換器では、以下のようにしてドループの問題を解決している。すなわち、第１のサンプルホールド（ＳＨ）回路と同一の特性を有し、かつ、同じクロック信号に同期する第２のＳＨ回路に所定の固定電圧を入力する。第１のＳＨ回路の出力をＡ／Ｄ変換する第１のＡ／Ｄ変換回路に加えて、第２のＳＨ回路の出力をＡ／Ｄ変換する第２のＡ／Ｄ変換回路を用いる。第１、第２のＡ／Ｄ変換回路の出力をデジタル演算回路で処理し、ドループによる誤差をキャンセルする。

しかしながら、特許文献２では、ドループを解決するために、余分に１組のＳＨ回路とＡ／Ｄ変換回路とを用意しなくてはならず、更に、ドループキャンセル用にデジタル演算回路を設け、演算処理を行う必要がある。このため、ドループ処理のためにＬＳＩに必要なオーバーヘッドがきわめて高くなる。また、特許文献２では、ドループで生じる電圧降下は常に一定であることを前提としている。しかし、前述の通り、実際にはドループで生じる電圧降下の量は、ホールド開始時の電圧に依存するため、特許文献２で誤差がキャンセルされることは難しい。

本実施形態では、サンプルホールド回路を差動出力で用いる。本実施形態では、フィードスルーの抑制が可能であると共に、差動出力間の差動出力をとることで、ドループの影響を抑制可能である。本実施形態では、余分なサンプルホールド回路やＡ／Ｄ変換器が不要であると共に、ドループ処理のためのデジタル演算器が別途必要ない。従って、回路規模や消費電力の増大を招くことなく、ドループの問題の解消が可能である。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明のサンプルホールド回路及びフィードスルー抑制方法は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

１０：入力差動対（入力段差動増幅回路）
２０、５０：ホールド回路
３０、６０：出力バッファ
４０、７０：補正回路
８０：差動アンプ（出力差動対）
Ｒ１〜Ｒ５：抵抗
Ｃｈ、Ｃｈ２：ホールド容量
Ｔｒ１〜Ｔｒ１０：トランジスタ
Ｉ１、Ｉ２：電流源

Claims

差動信号を所定の増幅率で増幅し出力する入力段差動増幅回路と、
前記入力段差動増幅回路の一方の出力端に接続され、サンプリングクロック信号に基づいて、前記差動信号のうちの一方を出力するサンプル動作と、出力電圧を保持するホールド動作とを行うホールド回路と、
前記ホールド回路の出力をバッファリングする出力バッファと、
前記ホールド動作時に、前記ホールド回路で生じるフィードスルーと逆相のフィードスルーを生じ、該生じたフィードスルーを前記出力バッファの出力に加える補正回路と、
前記入力段差動増幅回路の他方の出力端に接続され、サンプリングクロック信号に基づいて、前記差動信号の他方を出力するサンプル動作と、出力電圧を保持するホールド動作とを行う逆相側ホールド回路と、
前記逆相側ホールド回路の出力をバッファリングする逆相側出力バッファと、
前記ホールド動作時に、前記逆相側ホールド回路で生じるフィードスルーと逆相のフィードスルーを生じ、該生じたフィードスルーを前記逆相側出力バッファの出力に加える逆相側補正回路と、
前記出力バッファの出力と前記逆相側出力バッファの出力とを差動増幅する差動アンプと、
を備えるサンプルホールド回路。
前記逆相側ホールド回路は、前記差動信号の他方の信号を入力し、前記サンプル動作時は入力信号を出力し、前記ホールド動作時はトランジスタがオフに制御されるエミッタフォロア回路又はソースフォロア回路を含み、前記逆相側補正回路は、前記差動信号の一方を入力し、エミッタ又はソース側で電流が遮断されると共に、前記ホールド動作時にトランジスタがオフに制御される前記エミッタフォロア回路又はソースフォロア回路を含む、請求項１に記載のサンプルホールド回路。
前記逆相側ホールド回路のエミッタフォロア回路又はソースフォロア回路のトランジスタと、前記逆相側補正回路のエミッタフォロア回路又はソースフォロア回路のトランジスタとが同じサイズで構成され、前記ホールド動作時に、双方のトランジスタが同等な条件でオフになる、請求項２に記載のサンプルホールド回路。