JP5262212B2

JP5262212B2 - Photo sensor array substrate

Info

Publication number: JP5262212B2
Application number: JP2008072664A
Authority: JP
Inventors: 浩正森田; 正美林; 祐介内田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2008-03-20
Filing date: 2008-03-20
Publication date: 2013-08-14
Anticipated expiration: 2028-03-20
Also published as: JP2009231399A

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that a photo-sensor used in an X-ray imaging and display device or the like is formed on a base electrode, however, an amorphous silicon film constituting the photo-sensor is likely peeled off depending on the surface state of the base electrode, particularly, effects of contamination or the like by dry etching when opening contact holes in an insulating film are serious. <P>SOLUTION: A drain electrode 7 is composed of a lower layer 7a and an upper layer 7b. The upper layer 7b is removed after opening a contact hole CH1. Namely, a photodiode 100 is formed on the lower layer 7a. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、可視光を電荷へ変換するフォトダイオードとスイッチング素子に用いる薄膜トランジスタ（以後、ＴＦＴとも呼ぶ）をマトリクス状に配置したフォトセンサーアレイ基板（以後、ＦＰＤアレイ基板とも呼ぶ）に関するものであり、当該ＦＰＤアレイ基板は主にフォトセンサーに用いられる。 The present invention relates to a photosensor array substrate (hereinafter also referred to as an FPD array substrate) in which photodiodes that convert visible light into electric charges and thin film transistors (hereinafter also referred to as TFTs) used as switching elements are arranged in a matrix. The FPD array substrate is mainly used for a photo sensor.

可視光を光電変換するフォトダイオードとＴＦＴとを配置したＦＰＤアレイ基板を備えたフラットパネルであるフォトセンサーは、密着イメージセンサーやＸ線撮像表示装置などに適用され広く用いられている。特に、ＦＰＤアレイ基板上にＸ線を可視光に変換するシンチレーターを設けることにより構成されるフラットパネルＸ線撮像表示装置（以後、ＦＰＤとも呼ぶ）は医療産業等への適用が有望な装置である。 A photosensor which is a flat panel including an FPD array substrate on which a photodiode for photoelectric conversion of visible light and a TFT is arranged is widely used by being applied to a contact image sensor, an X-ray imaging display device, and the like. In particular, a flat panel X-ray imaging display device (hereinafter also referred to as FPD) configured by providing a scintillator that converts X-rays into visible light on an FPD array substrate is a promising device for application to the medical industry and the like. .

Ｘ線画像診断の分野では精密画像（静止画）とリアルタイム画像観察（動画）が使い分けられている。静止画の撮影には主にＸ線フィルムが今尚使用されている。一方、動画の撮影には光電子増倍管とＣＣＤを組み合わせた撮像管（イメージインテンシファイア）が使用されている。Ｘ線フィルムは空間分解能が高い反面、感度が低く静止画しか撮影できない、撮影後に現像処理を必要とし、即時性に欠けるといった欠点がある。一方、撮像管は感度が高く動画の撮影が可能である反面、空間分解能が低い、真空デバイスであるため大型化に限界があるといった欠点がある。 In the field of X-ray image diagnosis, precision images (still images) and real-time image observation (moving images) are properly used. X-ray film is still used mainly for still image shooting. On the other hand, an imaging tube (image intensifier) in which a photomultiplier tube and a CCD are combined is used for shooting a moving image. X-ray film has high spatial resolution, but it has low sensitivity and can only shoot a still image, and requires development processing after shooting, and lacks immediacy. On the other hand, the imaging tube has high sensitivity and can shoot a moving image, but has a drawback that it has a low spatial resolution and is limited in size because it is a vacuum device.

ＦＰＤにはＣｓＩなどのシンチレーターによってＸ線を光に変換後、フォトダイオードにより電荷へ変換する間接変換方式と、Ｓｅを代表とするＸ線検出素子によりＸ線を直接電荷へ変換する直接変換方式がある。間接変換方式の方が量子効率が高く、シグナル／ノイズ比に優れ、少ない被爆線量で透視、撮影が可能である。間接変換方式のＦＰＤアレイ基板に関する構造や製造方法については従来から開示がなされている。（例えば、特許文献１〜３参照） FPD has an indirect conversion method in which X-rays are converted into light by a scintillator such as CsI and then converted into charges by a photodiode, and a direct conversion method in which X-rays are directly converted into charges by an X-ray detection element typified by Se. is there. The indirect conversion method has higher quantum efficiency, better signal / noise ratio, and enables fluoroscopy and imaging with a small exposure dose. Conventionally, a structure and a manufacturing method related to an indirect conversion type FPD array substrate have been disclosed. (For example, see Patent Documents 1 to 3)

ＦＰＤアレイ基板においては、フォトセンサーの感度やノイズ等に影響を与えるフォトダイオードの形成は重要である。フォトダイオードの形成は、下部電極上にアモルファスシリコン層を成膜した後にパターニングすることによりなされる。このフォトダイオードのアモルファスシリコン層の厚みは１．５μｍ程度あり、パターニング時のエッチングには長時間を要する。薄膜トランジスタにもアモルファスシリコン層が形成されるが、バックチャネル型の場合、その厚みは０．１〜０．３μｍ程度しかない。したがって、フォトダイオードの形成は、薄膜トランジスタの形成工程とは分離して行われることが多い。すなわち、薄膜トランジスタのチャネルとなるアモルファスシリコン層やドレイン電極やソース電極を形成した後に、薄膜トランジスタを覆うための絶縁膜を成膜した後に、フォトダイオードを形成することが多い。（例えば、特許文献４参照） In the FPD array substrate, it is important to form a photodiode that affects the sensitivity and noise of the photosensor. The photodiode is formed by patterning after forming an amorphous silicon layer on the lower electrode. The thickness of the amorphous silicon layer of this photodiode is about 1.5 μm, and etching for patterning takes a long time. An amorphous silicon layer is also formed on the thin film transistor, but in the case of the back channel type, the thickness is only about 0.1 to 0.3 μm. Therefore, the formation of the photodiode is often performed separately from the formation process of the thin film transistor. That is, in many cases, a photodiode is formed after an amorphous silicon layer, a drain electrode, and a source electrode that form a channel of a thin film transistor are formed, and then an insulating film for covering the thin film transistor is formed. (For example, see Patent Document 4)

ここで、フォトダイオードの下部電極は電気的に薄膜トランジスタのドレイン電極かソース電極と電気的に接続させる必要があるので、薄膜トランジスタを覆う絶縁膜には接続用のコンタクトホールを開口させておく必要がある。コンタクトホールの開口は、薄膜トランジスタを覆うための絶縁膜を成膜した後であって、フォトダイオードのアモルファスシリコン層を成膜する前に行う。さらに、この開口の際には薄膜トランジスタを覆う絶縁膜に適したエッチング法を用いる。通常、絶縁膜にはＳｉＯ２やＳｉＮが用いられ、そのエッチング方法としてはドライエッチング法が用いられることが多い。 Here, since the lower electrode of the photodiode needs to be electrically connected to the drain electrode or the source electrode of the thin film transistor, a connection contact hole needs to be opened in the insulating film covering the thin film transistor. . The contact hole is opened after an insulating film for covering the thin film transistor is formed and before the amorphous silicon layer of the photodiode is formed. Further, an etching method suitable for an insulating film covering the thin film transistor is used for the opening. Usually, SiO 2 or SiN is used for the insulating film, and a dry etching method is often used as the etching method.

特開２００４−６３６６０号公報（図９）Japanese Patent Laying-Open No. 2004-63660 (FIG. 9) 特開２００４−４８０００号公報（図４）Japanese Unexamined Patent Publication No. 2004-48000 (FIG. 4) 特開２００３−１５８２５３号公報（図１）Japanese Patent Laying-Open No. 2003-158253 (FIG. 1) 特開２００５−１２９８９２号公報（図１、図２）Japanese Patent Laying-Open No. 2005-129892 (FIGS. 1 and 2)

コンタクトホールを形成する際にドライエッチング法を用いた場合、エッチング条件によってはエッチングガスの成分がポリマーを形成し、コンタクトホールを開口した後の下部電極上に再付着する場合がある。このような状態下で下部電極上にフォトダイオードを構成するアモルファスシリコン層を成膜すると、フォトダイオードの下部電極との密着性が悪く、アモルファスシリコン膜の膜はがれが発生することがある。 When the dry etching method is used when forming the contact hole, depending on the etching conditions, a component of the etching gas may form a polymer, and may be reattached on the lower electrode after the contact hole is opened. If an amorphous silicon layer constituting a photodiode is formed on the lower electrode under such a condition, the adhesion of the photodiode with the lower electrode may be poor, and the amorphous silicon film may be peeled off.

この発明にかかるフォトセンサーアレイ基板は、フォトダイオードの下部電極の形成に２層以上の異種の層からなる積層膜が用いられ、コンタクトホール開口部において前記積層膜の少なくとも最上の１層が除去されていることを特徴とするものである。 In the photo sensor array substrate according to the present invention, a laminated film composed of two or more different layers is used for forming the lower electrode of the photodiode, and at least the uppermost layer of the laminated film is removed at the contact hole opening. It is characterized by that.

コンタクトホールの開口部において、フォトダイオードの下部電極の少なくとも最上の１層が除去されているので、フォトダイオードを構成するアモルファスシリコン層の剥れを抑制できる。 Since at least the uppermost layer of the lower electrode of the photodiode is removed at the opening of the contact hole, peeling of the amorphous silicon layer constituting the photodiode can be suppressed.

実施の形態１．
以下、本発明の実施の形態を示す図面に基づき具体的に説明する。図１は、本実施の形態にかかるフォトセンサーアレイ基板の平面図を示したものである。図２は、図１においてＡ−Ａで示された個所における断面図である。 Embodiment 1 FIG.
Hereinafter, the present invention will be specifically described with reference to the drawings illustrating embodiments of the present invention. FIG. 1 is a plan view of a photosensor array substrate according to the present embodiment. FIG. 2 is a cross-sectional view taken along the line AA in FIG.

絶縁性基板であるガラス基板１上に、アルミを主成分とする金属を含むゲート電極２が形成されている。アルミを主成分とする金属としてはＡｌＮｉＮｄ、ＡｌＮｉＳｉ、ＡｌＮｉＭｇ等のＮｉを含むＡｌ合金、すなわちＡｌ−Ｎｉ合金を用いたが他のアルミ合金でもよい。また、Ａｌ以外にも低抵抗金属材料としては、Ｃｕを用いてもよい。さらにゲート電極２は金属膜を積層されて構成されてもよい。ゲート電極２を覆うように形成されるゲート絶縁膜３上に、ゲート電極２と対向するように半導体層４が形成されている。この半導体層は、例えばアモルファスシリコンからなるが、ＩＧＺＯ（Indium Gallium Zinc Oxide）等の透明導電材料であってもよい。この半導体層４上に形成されるｎ＋ａ−Ｓｉ：Ｈのオーミックコンタクト層５を介して半導体層４と接続するソース電極６とドレイン電極７とがある。 A gate electrode 2 containing a metal whose main component is aluminum is formed on a glass substrate 1 which is an insulating substrate. As the metal mainly composed of aluminum, an Al alloy containing Ni, such as AlNiNd, AlNiSi, AlNiMg, or the like, that is, an Al—Ni alloy is used, but other aluminum alloys may be used. In addition to Al, Cu may be used as a low resistance metal material. Furthermore, the gate electrode 2 may be configured by laminating metal films. A semiconductor layer 4 is formed on the gate insulating film 3 formed so as to cover the gate electrode 2 so as to face the gate electrode 2. The semiconductor layer is made of, for example, amorphous silicon, but may be a transparent conductive material such as IGZO (Indium Gallium Zinc Oxide). There are a source electrode 6 and a drain electrode 7 connected to the semiconductor layer 4 through an n + a-Si: H ohmic contact layer 5 formed on the semiconductor layer 4.

ソース電極６は下層６ａと上層６ｂとの積層構造からなる。また、ドレイン電極７は下層７ａと上層７ｂとの積層構造からなる。これらを覆うようにして第一のパッシベーション膜８が形成されている。そして、第一のパッシベーション膜８には、ドレイン電極７に達するようにコンタクトホールＣＨ１が形成されている。ここで、コンタクトホールＣＨ１の底部においては、ドレイン電極７の上層７ｂは除去されている。なお、本実施の形態におけるドレイン電極は２層だが、それ以上の多層構造でもよく、さらに、コンタクトホールＣＨ１の底部においては、少なくとも最上の１層が除去されていればよい。 The source electrode 6 has a laminated structure of a lower layer 6a and an upper layer 6b. The drain electrode 7 has a laminated structure of a lower layer 7a and an upper layer 7b. A first passivation film 8 is formed so as to cover them. A contact hole CH 1 is formed in the first passivation film 8 so as to reach the drain electrode 7. Here, the upper layer 7b of the drain electrode 7 is removed at the bottom of the contact hole CH1. Although the drain electrode in this embodiment has two layers, it may have a multilayer structure of more layers, and at least the uppermost layer may be removed at the bottom of the contact hole CH1.

第一のパッシベーション膜８に開口したコンタクトホールＣＨ１を介してドレイン電極７の下層７ａと接続するように、Ｐドープしたアモルファスシリコン膜９とその上層のイントリンシックのアモルファスシリコン膜１０とＢドープしたアモルファスシリコン膜１１との３層積層構造からなるフォトダイオード１００が形成されており、さらにその上層にはＩＴＯ、ＩＺＯ、ＩＴＺＯ、ＩＴＳＯ、ＩＧＺＯ等からなる透明電極１２が形成されている。本発明においては、フォトダイオード１００の下部電極に相当するのはドレイン電極７の下層７ａということになる。つまり、積層からなるドレイン電極７の少なくとも１層を除去した後の層である下層７ａ上に、フォトダイオードが形成されていることを特徴としている。また、フォトダイオード１００の下部電極としては、図２のようにドレイン電極７を延在させたものでもよいし、ドレイン電極７と接続する導電層でもよい。ドレイン電極７と電気的に一体の導電層であればよい。 A P-doped amorphous silicon film 9, an upper-layer intrinsic amorphous silicon film 10, and a B-doped amorphous film are connected to the lower layer 7 a of the drain electrode 7 through a contact hole CH 1 opened in the first passivation film 8. A photodiode 100 having a three-layer laminated structure with the silicon film 11 is formed, and a transparent electrode 12 made of ITO, IZO, ITZO, ITSO, IGZO, or the like is further formed thereon. In the present invention, the lower electrode 7a of the drain electrode 7 corresponds to the lower electrode of the photodiode 100. In other words, a photodiode is formed on the lower layer 7a, which is a layer after removing at least one layer of the drain electrode 7 made of a laminate. Further, as the lower electrode of the photodiode 100, the drain electrode 7 may be extended as shown in FIG. 2 or a conductive layer connected to the drain electrode 7 may be used. Any conductive layer that is electrically integrated with the drain electrode 7 may be used.

コンタクトホールＣＨ１はフォトダイオード１００のエッジを内包するような形状に開口されている。言い換えれば、コンタクトホールＣＨ１の開口エッヂの内部にフォトダイオード１００が形成されていることになり、フォトダイオード１００はコンタクトホールＣＨ１の開口エッヂをまたがないようにして配置されている。さらに、フォトダイオード１００はドレイン電極７のパターン内にも内包されている。したがって、フォトダイオード１００を構成するアモルファスシリコン積層膜には、コンタクトホールＣＨ１の開口エッヂ部やドレイン電極７における段差を乗り越える領域が無いため、リーク電流の少ない良好なフォトダイオードを形成することができる。なお、ここで開口エッヂとは図１でほぼ四角形で表示されているコンタクトホールＣＨ１の開口周囲における線状の領域であり、コンタクトホールＣＨ１がテーパー形状をなしている場合は特にそのボトム部を指す。 The contact hole CH1 is opened in a shape that encloses the edge of the photodiode 100. In other words, the photodiode 100 is formed inside the opening edge of the contact hole CH1, and the photodiode 100 is arranged so as not to straddle the opening edge of the contact hole CH1. Furthermore, the photodiode 100 is also included in the pattern of the drain electrode 7. Therefore, since the amorphous silicon laminated film constituting the photodiode 100 does not have a region over the opening edge portion of the contact hole CH1 or the step in the drain electrode 7, a favorable photodiode with little leakage current can be formed. Here, the opening edge is a linear region around the opening of the contact hole CH1 displayed in a substantially square shape in FIG. 1, and particularly indicates the bottom portion when the contact hole CH1 has a tapered shape. .

これらを覆うように形成される第二のパッシベーション膜１３はコンタクトホールＣＨ２、ＣＨ３を有し、第二のパッシベーション膜１３上のデータ線１４はコンタクトホールＣＨ２を介してソース電極６と接続され、第二のパッシベーション膜１３上のバイアス線１５はコンタクトホールＣＨ３を介して透明電極１２と接続するように形成されている。なお、ここでデータ線１４とバイアス線１５は、少なくともその最上層もしくは最下層にＡｌ−Ｎｉ合金膜を有している。Ａｌ−Ｎｉ合金膜の単層でもよい。最上層にＡｌ−Ｎｉ合金膜がある場合、さらに表面を窒化層としてもよい。また、図示しないが、データ線１４は３層積層構造からなるフォトダイオード１００において変換された電荷を読み出すための配線であり、バイアス線１５は光が当たらないときにｏｆｆ状態を作るために３層積層構造からなるフォトダイオードに逆バイアスをかけるための配線である。 The second passivation film 13 formed so as to cover these has contact holes CH2 and CH3, and the data line 14 on the second passivation film 13 is connected to the source electrode 6 through the contact hole CH2, The bias line 15 on the second passivation film 13 is formed so as to be connected to the transparent electrode 12 through the contact hole CH3. Here, the data line 14 and the bias line 15 have an Al—Ni alloy film at least in the uppermost layer or the lowermost layer. A single layer of an Al—Ni alloy film may be used. When the uppermost layer has an Al—Ni alloy film, the surface may be a nitride layer. Although not shown, the data line 14 is a wiring for reading out the electric charge converted in the photodiode 100 having a three-layer structure, and the bias line 15 has a three-layer structure for creating an off state when no light is applied. This is a wiring for applying a reverse bias to the photodiode having the laminated structure.

さらに、第二のパッシベーション膜１３上には遮光層１６も形成されている。そして、これらを覆うようにして第三のパッシベーション膜１７、第四のパッシベーション膜１８が形成されている。ここで、第四のパッシベーション膜１８は表面が平坦な膜であり、例えば有機樹脂などからなる。 Further, a light shielding layer 16 is also formed on the second passivation film 13. A third passivation film 17 and a fourth passivation film 18 are formed so as to cover them. Here, the fourth passivation film 18 is a film having a flat surface, and is made of, for example, an organic resin.

次に、図３、図４を参照して端子部に関する説明を以下に行う。図３は、ゲート電極２から延在してなるゲート配線の端部に形成される端子部の断面図である。図４は、データ線１４もしくはバイアス線１５から延在されてなる配線の端部に形成される端子部の断面図である。 Next, the terminal part will be described below with reference to FIGS. FIG. 3 is a cross-sectional view of the terminal portion formed at the end portion of the gate wiring extending from the gate electrode 2. FIG. 4 is a cross-sectional view of the terminal portion formed at the end of the wiring extending from the data line 14 or the bias line 15.

図３において、ガラス基板１上にゲート電極２と同時に形成されるゲート配線の端部２０が形成されている。その上層には、ゲート絶縁膜３と第一のパッシベーション膜８と第二のパッシベーション膜１３とが積層されており、さらにその上層には、データ線１４と同時に形成された導電パターン２１が形成されている。導電パターン２１はコンタクトホールＣＨ４を介してゲート配線の端部２０と接続されている。ここで、ＣＨ４はＣＨ２やＣＨ３と同じエッチング工程において形成してもよい。また、ＣＨ４をテーパー形状とすることにより導電パターン２１の被覆性が向上するので断線を防止できる。 In FIG. 3, an end 20 of the gate wiring formed simultaneously with the gate electrode 2 is formed on the glass substrate 1. A gate insulating film 3, a first passivation film 8, and a second passivation film 13 are laminated on the upper layer, and a conductive pattern 21 formed simultaneously with the data line 14 is formed on the upper layer. ing. The conductive pattern 21 is connected to the end portion 20 of the gate wiring through the contact hole CH4. Here, CH4 may be formed in the same etching process as CH2 and CH3. Moreover, since the coverage of the conductive pattern 21 is improved by making CH4 into a tapered shape, disconnection can be prevented.

また、導電パターン２１の上層には第三のパッシベーション膜１７、第四のパッシベーション膜１８が形成されている。第三のパッシベーション膜１７、第四のパッシベーション膜１８上に形成される端子引き出し電極２２と、導電パターン２１とは第三のパッシベーション膜１７、第四のパッシベーション膜１８に開口されたコンタクトホールＣＨ５を介して接続されている。なお、端子引き出し電極２２は透明な導電性酸化物からなるが、下層に高融点金属膜が形成された積層膜でもよい。 A third passivation film 17 and a fourth passivation film 18 are formed on the conductive pattern 21. The terminal lead electrode 22 formed on the third passivation film 17 and the fourth passivation film 18, and the conductive pattern 21 form a contact hole CH 5 opened in the third passivation film 17 and the fourth passivation film 18. Connected through. The terminal lead electrode 22 is made of a transparent conductive oxide, but may be a laminated film having a refractory metal film formed in the lower layer.

図４において、ガラス基板１上にゲート電極２と同時に形成されるショートリング配線２３が形成されている。その上層には、ゲート絶縁膜３と第一のパッシベーション膜８と第二のパッシベーション膜１３とが積層されており、さらにその上層には、データ線１４もしくはバイアス線１５から延在されてなる配線の端部２４が形成されている。配線の端部２４はコンタクトホールＣＨ６を介してショートリング配線２３と接続されている。ここで、ＣＨ６はＣＨ２やＣＨ３と同じエッチング工程において形成してもよい。また、ＣＨ６をテーパー形状とすることにより配線の端部２４の被覆性が向上するので断線を防止できる。 In FIG. 4, a short ring wiring 23 formed simultaneously with the gate electrode 2 is formed on the glass substrate 1. A gate insulating film 3, a first passivation film 8, and a second passivation film 13 are stacked on the upper layer, and a wiring extending from the data line 14 or the bias line 15 is further formed on the upper layer. The end 24 is formed. The end 24 of the wiring is connected to the short ring wiring 23 through the contact hole CH6. Here, CH6 may be formed in the same etching step as CH2 and CH3. In addition, since CH6 is tapered, the coverage of the end 24 of the wiring is improved, so that disconnection can be prevented.

また、配線の端部２４の上層には第三のパッシベーション膜１７、第四のパッシベーション膜１８が形成されている。第三のパッシベーション膜１７、第四のパッシベーション膜１８上に形成される端子引き出し電極２２と、配線の端部２４とは第三のパッシベーション膜１７、第四のパッシベーション膜１８に開口されたコンタクトホールＣＨ７を介して接続されている。なお、端子引き出し電極２２は例えば透明な導電性酸化物からなる上層と高融点金属からなる下層との積層であってもよい。 Further, a third passivation film 17 and a fourth passivation film 18 are formed on the upper layer 24 of the wiring. The terminal lead electrode 22 formed on the third passivation film 17 and the fourth passivation film 18 and the end 24 of the wiring are contact holes opened in the third passivation film 17 and the fourth passivation film 18. Connected via CH7. The terminal lead electrode 22 may be a laminate of an upper layer made of a transparent conductive oxide and a lower layer made of a refractory metal, for example.

図１、図２に示すフォトセンサーアレイ基板を用いて、公知の方法によりＸ線撮像装置などのようなフォトセンサーを製造することも可能である。図示しないが、図1に示す第四のパッシベーション膜１８の上に例えばＣｓＩからなるＸ線を可視光に変換するシンチレーターを蒸着し、低ノイズアンプとＡ／Ｄコンバーターなどを有するデジタルボード、ＴＦＴを駆動するドライバーボード、および電荷を読み出す読み出しボードを接続することにより、Ｘ線撮像装置を作成することが出来る。 A photosensor such as an X-ray imaging apparatus can be manufactured by a known method using the photosensor array substrate shown in FIGS. Although not shown, a scintillator for converting, for example, CsI X-rays into visible light is deposited on the fourth passivation film 18 shown in FIG. 1, and a digital board and TFT having a low noise amplifier and an A / D converter, etc. An X-ray imaging apparatus can be created by connecting a driver board to be driven and a readout board for reading out electric charges.

本実施の形態にかかるフォトセンサーアレイ基板では、コンタクトホールＣＨ１を介してドレイン電極７の下層７ａと接続するようにフォトダイオード１００が形成されている。すなわち、コンタクトホールＣＨ１を開口する際にエッチングの汚染やダメージを受けた上層７ｂが除去されている。したがって、フォトダイオード１００を構成するアモルファスシリコン膜との密着力の低下という問題は生じないという効果を奏する。なお、上層７ｂの表面の汚染層さえ除去できれば、同様の効果を奏するので、たとえば、コンタクトホールＣＨ１内の上層７ｂの表面層のみを除去してもいい。すなわち、コンタクトホールＣＨ１内における上層７ｂの厚みが、第一のパッシベーション膜８で覆われた上層７ｂの厚みより少なくても同様の効果を奏することができる。 In the photosensor array substrate according to the present exemplary embodiment, the photodiode 100 is formed so as to be connected to the lower layer 7a of the drain electrode 7 through the contact hole CH1. That is, the upper layer 7b that has been damaged or damaged by etching when the contact hole CH1 is opened is removed. Therefore, there is an effect that the problem of a decrease in adhesion with the amorphous silicon film constituting the photodiode 100 does not occur. Note that the same effect can be obtained as long as even the contaminated layer on the surface of the upper layer 7b can be removed. For example, only the surface layer of the upper layer 7b in the contact hole CH1 may be removed. That is, even if the thickness of the upper layer 7b in the contact hole CH1 is smaller than the thickness of the upper layer 7b covered with the first passivation film 8, the same effect can be obtained.

次に、図５（ａ）〜（ｃ）、図６（ａ）（ｂ）を用いて本実施の形態にかかるフォトセンサーアレイ基板の製造方法について説明する。なお、図５、図６とも、図２に対応する個所における工程ごとの断面図である。 Next, a method for manufacturing a photosensor array substrate according to the present embodiment will be described with reference to FIGS. 5 (a) to 5 (c) and FIGS. 6 (a) and 6 (b). 5 and FIG. 6 are cross-sectional views for each process at a location corresponding to FIG.

最初にガラス基板１上に第一の導電性薄膜として、アルミを主成分とする金属、たとえばＮｉを含むＡｌ合金、例えばＡｌＮｉＮｄをスパッタリング法により形成する。成膜条件は、圧力０．２〜０．５Ｐａ、ＤＣパワー１．０〜２．５ｋＷパワー密度で言うなれば０．１７〜０．４３Ｗ／ｃｍ^２、成膜温度は室温〜１８０℃ぐらいまでの範囲を適用する。膜厚は１５０〜３００ｎｍ形成する。現像液との反応を抑えるためにＡｌＮｉＮｄの上に、ＡｌＮｉＮｄを窒化したＡｌＮｉＮｄＮ層を形成しても良い。ＡｌＮｉＮｄの代わりにＡｌＮｉＳｉやＡｌＮｉＭｇなどを使用しても良い。さらに、データ線１４やバイアス線１５に同じ材料を用いてもよく、その場合は生産効率が向上する。また、Ａｌ以外にも低抵抗金属材料としてＣｕもしくはＣｕ合金を用いることができ、この場合もＡｌと同様にスパッタリング法で成膜することができる。さらに、金属膜は積層を形成してもよい。 First, a metal mainly composed of aluminum, for example, an Al alloy containing Ni, such as AlNiNd, is formed as a first conductive thin film on the glass substrate 1 by a sputtering method. Deposition conditions are pressure 0.2 to 0.5 Pa, DC power 1.0 to 2.5 kW, power density is 0.17 to 0.43 W / cm ² , and deposition temperature is from room temperature to about 180 ° C. Apply the range. The film thickness is 150 to 300 nm. In order to suppress reaction with the developer, an AlNiNdN layer obtained by nitriding AlNiNd may be formed on AlNiNd. AlNiSi, AlNiMg, or the like may be used instead of AlNiNd. Further, the same material may be used for the data line 14 and the bias line 15, and in this case, the production efficiency is improved. In addition to Al, Cu or a Cu alloy can be used as a low-resistance metal material, and in this case as well, Al can be formed by sputtering. Furthermore, the metal film may form a laminate.

次に第一のフォトリソ工程でゲート電極形状のレジストを形成し、エッチング工程で例えば燐酸・硝酸・酢酸の混酸を用いて第一の導電性薄膜をパターニングしてゲート電極２を形成する。尚、ゲート電極の断面形状をテーパー形状にすると、後続の膜形成における断線などの不良を低減できる。さらに、エッチングは燐酸と硝酸と酢酸との混酸を挙げたがエッチング液の種類はこの限りではない。また、ドライエッチを用いても良い。本実施の形態においては、フォトダイオードの形成の際にゲート電極２が露出しない構造となっているので、ゲート電極２としてダメージにそれほど強くないアルミや銅を主成分とする金属を用いることができる。そのため、低抵抗な配線を形成できるので、大型のフォトセンサーを形成することが可能となる。 Next, a gate electrode-shaped resist is formed in the first photolithography process, and the gate electrode 2 is formed by patterning the first conductive thin film using, for example, a mixed acid of phosphoric acid, nitric acid, and acetic acid in the etching process. If the cross-sectional shape of the gate electrode is tapered, defects such as disconnection in subsequent film formation can be reduced. Furthermore, although the etching mentioned the mixed acid of phosphoric acid, nitric acid, and acetic acid, the kind of etching liquid is not this limitation. Also, dry etching may be used. In the present embodiment, since the gate electrode 2 is not exposed when the photodiode is formed, the gate electrode 2 can be made of a metal mainly composed of aluminum or copper which is not very resistant to damage. . Therefore, a low resistance wiring can be formed, so that a large photosensor can be formed.

次にゲート絶縁膜３を２００〜４００ｎｍ、ａ−Ｓｉ：Ｈ（水素原子が添加されたアモルファスシリコン）半導体層４を１００〜２００ｎｍ、ｎ＋ａ−Ｓｉ：Ｈのオーミックコンタクト層５を２０〜５０ｎｍの膜厚でプラズマＣＶＤ法で積層する。なお、フォトセンサーは高い電荷読み出し効率が求められ駆動能力の高いトランジスタが求められる為、ａ−Ｓｉ：Ｈ半導体層４を２ステップに分割して成膜してトランジスタの高性能化を図っても良い。その場合の成膜条件として、1層目はデポレート（成膜速度）が５〜２０ｎｍ／分の低速のデポレートで良質な膜を形成し、その後の残りを３０ｎｍ／分以上のデポレートで成膜する。また、ゲート絶縁膜３、ａ−Ｓｉ：Ｈ（水素原子が添加されたアモルファスシリコン）半導体層４、ｎ＋ａ−Ｓｉ：Ｈのオーミックコンタクト層５を成膜温度が２５０〜３５０℃で成膜する。 Next, the gate insulating film 3 is 200 to 400 nm, the a-Si: H (amorphous silicon to which hydrogen atoms are added) semiconductor layer 4 is 100 to 200 nm, and the n + a-Si: H ohmic contact layer 5 is 20 to 50 nm. Thickness is laminated by plasma CVD. Since a photosensor requires a high charge reading efficiency and a transistor with high driving capability, even if the a-Si: H semiconductor layer 4 is divided into two steps to form a film, the performance of the transistor can be improved. good. As film formation conditions in that case, the first layer is formed with a high-quality film with a low deposition rate (deposition rate) of 5 to 20 nm / min, and the rest is formed with a deposition rate of 30 nm / min or more. . Further, the gate insulating film 3, the a-Si: H (amorphous silicon to which hydrogen atoms are added) semiconductor layer 4, and the n + a-Si: H ohmic contact layer 5 are formed at a film formation temperature of 250 to 350.degree.

次に第二のフォトリソ工程でチャネル形状のレジストを形成しエッチング工程で半導体層４とオーミックコンタクト層５を、チャネルを形成する部分を残すようにアイランド状にパターニングする。エッチングでは例えばＳＦ_６とＨＣｌの混合ガスを用いたプラズマを用いて行う。尚、チャネルの断面形状をテーパー形状にすると、後続の膜形成における断線などの不良を低減できる。さらに、エッチングガスとしてＳＦ_６とＨＣｌの混合ガスを挙げたがガス種はこの限りではない。 Next, a channel-shaped resist is formed in the second photolithography process, and the semiconductor layer 4 and the ohmic contact layer 5 are patterned in an island shape so as to leave a portion where the channel is formed in the etching process. In the etching, for example, plasma using a mixed gas of SF ₆ and HCl is used. If the cross-sectional shape of the channel is tapered, defects such as disconnection in subsequent film formation can be reduced. Furthermore, although mentioned a mixed gas of SF ₆ and HCl as the etching gas gas species is not limited to this.

次に第二の導電性薄膜を成膜する。第二の導電性薄膜は、例えばスパッタリング法を用いて、異種の導電膜が積層するように連続して成膜を行うことにより形成される。たとえば、Ｃｒなどの高融点金属膜である下層と、Ｍｏ膜、あるいはＭｏ合金膜たとえばＭｏ−Ｎｂ膜である上層とを連続で成膜することにより行う。膜厚はおのおの５０〜３００ｎｍ形成する。Ｍｏ合金膜としては、Ｍｏ−Ｃｒ膜等でもよい。 Next, a second conductive thin film is formed. The second conductive thin film is formed by continuously forming a film so that different kinds of conductive films are stacked by using, for example, a sputtering method. For example, a lower layer that is a refractory metal film such as Cr and an upper layer that is a Mo film or a Mo alloy film such as a Mo—Nb film are continuously formed. Each film thickness is 50 to 300 nm. The Mo alloy film may be a Mo—Cr film or the like.

次に第三のフォトリソ工程でソース電極とドレイン電極に対応するレジスト（図示せず）を形成し、エッチング工程にて第二の導電性薄膜をパターニングしてソース電極６、ドレイン電極７を形成する。ここで、ドレイン電極７は、下層７ａと上層７ｂとからなる。エッチング工程は第二の導電性薄膜の材料に適した公知のエッチング方法を用いる。例えば、下層７ａがＣｒ膜で上層７ｂがＭｏ膜の場合を説明すると、まず硝酸、燐酸、酢酸の混酸を用いて、上層７ｂのＭｏ膜を除去し、その後、硝酸セリウムアンモニウムと硝酸の混酸を用いて下層７ａのＣｒ膜を除去する。その後、形成した電極をマスクにして、例えばＳＦ_６とＨＣｌの混合ガスを用いたプラズマを用いてオーミックコンタクト層５をエッチングして薄膜トランジスタを形成する。この状態の断面図を図５（ａ）に示す。 Next, a resist (not shown) corresponding to the source electrode and the drain electrode is formed in the third photolithography process, and the second conductive thin film is patterned in the etching process to form the source electrode 6 and the drain electrode 7. . Here, the drain electrode 7 includes a lower layer 7a and an upper layer 7b. The etching step uses a known etching method suitable for the material of the second conductive thin film. For example, when the lower layer 7a is a Cr film and the upper layer 7b is a Mo film, first, the Mo film of the upper layer 7b is removed using a mixed acid of nitric acid, phosphoric acid and acetic acid, and then a mixed acid of cerium ammonium nitrate and nitric acid is removed. Then, the Cr film of the lower layer 7a is removed. Thereafter, using the formed electrode as a mask, the ohmic contact layer 5 is etched using, for example, plasma using a mixed gas of SF ₆ and HCl to form a thin film transistor. A cross-sectional view of this state is shown in FIG.

ここまでの工程で３枚のマスクを使用しているが、シリコンアイランド化とソース電極６、ドレイン電極７およびオーミックコンタクト層５の形成という第二、第三のフォトリソ工程における形成には、グレートーンマスク等を利用した処理工程を行う１枚のマスク工程で形成する方法を用いても良い。また、ソース電極６とドレイン電極７の形成のエッチング液として燐酸と硝酸と酢酸の混酸や、硝酸セリウムアンモニウムと硝酸の混酸を挙げ、オーミックコンタクト層５のエッチングガスとしてＳＦ_６とＨＣｌの混合ガスを挙げたがこの限りではない。さらに、本実施の形態においては下層７ａにＭｏを用いる形態について説明したが、Ｍｏの他にもＳｉとのオーミックコンタクトが取れる金属であってもよい。Ｍｏ−Ｃｒ等のＭｏ合金を用いてもよい。また、下層７ａと上層７とは互いにエッチング選択性を有することが望ましい。 Three masks have been used so far, but the formation of the silicon island and the formation of the source electrode 6, the drain electrode 7 and the ohmic contact layer 5 in the second and third photolithography processes are performed in gray tone. You may use the method of forming by the mask process of 1 sheet which performs the process process using a mask etc. FIG. Further, as an etching solution for forming the source electrode 6 and the drain electrode 7, a mixed acid of phosphoric acid, nitric acid and acetic acid, a mixed acid of cerium ammonium nitrate and nitric acid is cited, and a mixed gas of SF ₆ and HCl is used as an etching gas for the ohmic contact layer 5. This is not the case. Further, in the present embodiment, the mode in which Mo is used for the lower layer 7a has been described. However, in addition to Mo, a metal capable of making ohmic contact with Si may be used. You may use Mo alloys, such as Mo-Cr. Further, it is desirable that the lower layer 7a and the upper layer 7 have etching selectivity with each other.

次にプラズマＣＶＤ等の方法で第一のパッシベーション膜８を形成する。なお、この形成の前に、薄膜トランジスタの特性を向上させるために、水素ガスを用いたプラズマ処理を行い、バックチャネル側、すなわち半導体層４の表面を荒らしてもよい。さらに、第四のフォトリソ工程において、ドレイン電極７とＰドープしたアモルファスシリコン膜９とのコンタクトをとるためのコンタクトホールＣＨ１をレジスト（図示せず）にて形成する。その後、例えばＣＦ_４とＯ_２の混合ガスのプラズマを用いて第一のパッシベーション膜８をエッチングすることによりコンタクトホールＣＨ１を開口する。この状態の断面図を図５（ｂ）に示す。 Next, a first passivation film 8 is formed by a method such as plasma CVD. Before this formation, in order to improve the characteristics of the thin film transistor, plasma processing using hydrogen gas may be performed to roughen the back channel side, that is, the surface of the semiconductor layer 4. Further, in the fourth photolithography process, a contact hole CH1 for making contact between the drain electrode 7 and the P-doped amorphous silicon film 9 is formed with a resist (not shown). Thereafter, the contact hole CH1 is opened by etching the first passivation film 8 using, for example, plasma of a mixed gas of CF ₄ and O ₂ . A cross-sectional view of this state is shown in FIG.

第一のパッシベーション膜８としては、誘電率の低い酸化珪素（ＳｉＯ_２）膜を膜厚２００〜４００ｎｍで形成する。酸化珪素膜の成膜条件はＳｉＨ_４流量が１０〜５０ｓｃｃｍ、Ｎ_２Ｏ流量が２００〜５００ｓｃｃｍ、成膜圧力は５０Ｐａ、ＲＦパワーが５０〜２００Ｗ、パワー密度で言うなれば０．０１５〜０．６７Ｗ／ｃｍ^２、成膜温度は２００〜３００℃とした。尚、エッチングガスにＣＦ_４とＯ_２の混合ガスを挙げたがこの限りでは無い。さらには、第一のパッシベーション膜８として酸化珪素を挙げたがこの限りでは無い。ＳｉＮやＳｉＯＮでもよく、この場合は、上記ガスに水素、窒素、ＮＨ_３を加えて形成する。また、第四のフォトリソ工程において、コンタクトホールＣＨ１の開口エッジは、ドレイン電極７とフォトダイオード１００とが接続する領域のエッジより外側に配置されるマスクにより形成する。 As the first passivation film 8, a silicon oxide (SiO ₂ ) film having a low dielectric constant is formed with a film thickness of 200 to 400 nm. The deposition conditions of the silicon oxide film are as follows: SiH ₄ flow rate is 10-50 sccm, N ₂ O flow rate is 200-500 sccm, deposition pressure is 50 Pa, RF power is 50-200 W, and power density is 0.015-0. 67 W / cm < ² > and the film-forming temperature were 200-300 degreeC. Although mentioned mixed gas of CF ₄ and O ₂ as etching gas not limited to this. Furthermore, although silicon oxide is mentioned as the first passivation film 8, this is not restrictive. SiN or SiON may be used, and in this case, hydrogen, nitrogen, and NH ₃ are added to the gas. In the fourth photolithography process, the opening edge of the contact hole CH1 is formed by a mask disposed outside the edge of the region where the drain electrode 7 and the photodiode 100 are connected.

コンタクトホールＣＨ１を開口した後に、露出するドレイン電極７の上層７ｂのエッチングを行う。この状態の断面図を図５（ｃ）に示す。ここでのエッチングには、プラズマにより強固なポリマーが生じ得るドライエッチングよりも、ウエットエッチングを用いるほうがよい。また、コンタクトホールＣＨ１を開口した後に引き続いて、コンタクトホールＣＨ１を開口する際のエッチングよりも低い電力でドライエッチングを行った後に、薬液を用いたウエットエッチングを行ってもよい。これは、コンタクトホールＣＨ１を開口した際に生じたポリマーの除去が、ウエットエッチングのみによっては困難な場合に有効な製造方法である。さらに、ドレイン電極７は２層以上の多層構造でもよく、この場合、コンタクトホールＣＨ１内部においては、ドレイン電極７は少なくとも最上の１層が除去されていればよい。また、ドレイン電極の下層７ａは電気的に接続するのに十分な５０ｎｍ以上の膜厚が残存していれば、一部除去されてもよい。さらに、上層７ｂの表面の汚染層を除去するために、コンタクトホールＣＨ１内部における上層７ｂの膜厚を減じて上層７ｂを残してもよい。 After opening the contact hole CH1, the exposed upper layer 7b of the drain electrode 7 is etched. A cross-sectional view of this state is shown in FIG. In this etching, wet etching is preferably used rather than dry etching in which a strong polymer can be generated by plasma. Alternatively, after the contact hole CH1 is opened, dry etching may be performed with lower power than the etching for opening the contact hole CH1, and then wet etching using a chemical solution may be performed. This is an effective manufacturing method when removal of the polymer generated when the contact hole CH1 is opened is difficult only by wet etching. Further, the drain electrode 7 may have a multilayer structure of two or more layers. In this case, at least the uppermost layer of the drain electrode 7 only needs to be removed inside the contact hole CH1. Further, the lower layer 7a of the drain electrode may be partially removed if a film thickness of 50 nm or more sufficient for electrical connection remains. Furthermore, in order to remove the contamination layer on the surface of the upper layer 7b, the film thickness of the upper layer 7b in the contact hole CH1 may be reduced to leave the upper layer 7b.

次にプラズマＣＶＤ法でフォトダイオード１００を形成する為のＰドープしたアモルファスシリコン膜９、イントリンシックのアモルファスシリコン膜１０、Ｂドープしたアモルファスシリコン膜１１を一度も真空を破らずに同一成膜室で順番に成膜する。この時に得られるシリコン積層膜の各膜厚はＰドープしたアモルファスシリコン膜９の膜厚が３０〜８０ｎｍ、イントリンシックのアモルファスシリコン膜１０の膜厚が０．５〜２．０μｍ、Ｂドープしたアモルファスシリコン膜１１の膜厚が１０〜８０ｎｍである。イントリンシックのアモルファスシリコン膜１０は例えばＳｉＨ_４流量が１００〜２００ｓｃｃｍ、Ｈ_２流量が１００〜３００ｓｃｃｍ、成膜圧力は１００〜３００Ｐａ、ＲＦパワーが３０〜１５０Ｗ、パワー密度で言うなれば０．０１〜０．０５Ｗ／ｃｍ^２、成膜温度は２００〜３００℃で成膜する。ＰあるいはＢのドープトシリコンはそれぞれ０．２〜１．０％のＰＨ_３あるいはＢ_２Ｈ_６を上記成膜条件のガスに混合した成膜ガスで成膜する。 Next, the P-doped amorphous silicon film 9, the intrinsic amorphous silicon film 10, and the B-doped amorphous silicon film 11 for forming the photodiode 100 by plasma CVD are formed in the same film formation chamber without breaking the vacuum. Films are formed in order. Each film thickness of the silicon laminated film obtained at this time is 30 to 80 nm for the P-doped amorphous silicon film 9, 0.5 to 2.0 μm for the intrinsic amorphous silicon film 10, and B-doped amorphous film. The film thickness of the silicon film 11 is 10 to 80 nm. The intrinsic amorphous silicon film 10 has, for example, a SiH ₄ flow rate of 100 to 200 sccm, a H ₂ flow rate of 100 to 300 sccm, a deposition pressure of 100 to 300 Pa, an RF power of 30 to 150 W, and a power density of 0.01 to The film is formed at 0.05 W / cm ² and a film formation temperature of 200 to 300 ° C. The P or B doped silicon is formed with a film forming gas in which 0.2 to 1.0% of PH ₃ or B ₂ H ₆ is mixed with the gas under the above film forming conditions.

Ｂドープしたアモルファスシリコン膜１１は、イオンシャワードーピング方法またはイオン注入方法により、イントリンシックのアモルファスシリコン膜１０の上層部にＢを注入して形成しても良い。尚、イオン注入を用いてＢドープしたアモルファスシリコン膜１１を形成する場合、それに先立ってイントリンシックのアモルファスシリコン膜１０の表面に膜厚５〜４０ｎｍのＳｉＯ_２膜を形成してもよい。これは、Ｂを注入する際のダメージを軽減させるためである。その場合、イオン注入後にＳｉＯ_２膜をＢＨＦ等により除去してもよい。 The B-doped amorphous silicon film 11 may be formed by implanting B into the upper layer portion of the intrinsic amorphous silicon film 10 by an ion shower doping method or an ion implantation method. In the case where the B-doped amorphous silicon film 11 is formed by ion implantation, an SiO ₂ film having a film thickness of 5 to 40 nm may be formed on the surface of the intrinsic amorphous silicon film 10 prior to the formation. This is to reduce damage when B is injected. In that case, the SiO ₂ film may be removed by BHF or the like after ion implantation.

次に例えばＩＴＯ、ＩＺＯ、ＩＴＺＯ、ＩＴＳＯ、ＩＧＺＯのいずれかのターゲットを用いたスパッタ法により非結晶透明導電膜を成膜する。成膜条件は０．３〜０．６Ｐａ、ＤＣパワーは３〜１０ｋＷ、パワー密度で言うなれば０．６５〜２．３Ｗ／ｃｍ^２、Ａｒ流量５０〜１５０ｓｃｃｍ、酸素流量１〜２ｓｃｃｍ、成膜温度は室温から１８０℃くらいまでで成膜する。非結晶透明導電膜の成膜後、第五のフォトリソ工程でレジスト（図示せず）を形成し例えばシュウ酸を用いてエッチングを行い、パターニングし、透明電極１２を形成する。この状態の断面図を図５（ｄ）に示す。 Next, for example, an amorphous transparent conductive film is formed by sputtering using a target of any one of ITO, IZO, ITZO, ITSO, and IGZO. Deposition conditions are 0.3 to 0.6 Pa, DC power is 3 to 10 kW, power density is 0.65 to 2.3 W / cm ² , Ar flow rate is 50 to 150 sccm, oxygen flow rate is 1 to ² sccm, film formation The film is formed at a temperature from room temperature to about 180 ° C. After the formation of the amorphous transparent conductive film, a resist (not shown) is formed in a fifth photolithography process, and etching is performed using, for example, oxalic acid, patterning is performed, and the transparent electrode 12 is formed. A sectional view of this state is shown in FIG.

尚、エッチング液としてシュウ酸を挙げたがこの限りではない。本実施の形態においては、透明電極１２としてＩＺＯ、ＩＴＺＯ、ＩＴＳＯのいずれかを含む膜を用いたので、下層のＢドープシリコンしたアモルファスシリコン膜１１上に微小な結晶粒をほとんど含まない非結晶状態で成膜を行うことができる。したがってエッチング残渣を生じないという効果を奏する。さらに、透明電極１２は上記材料を混合した膜を用いてもよいし、それぞれの材料からなる膜を積層させた構造でもよいし、混合させた膜を積層させてもよい。 In addition, although oxalic acid was mentioned as an etching liquid, it is not this limitation. In the present embodiment, since a film containing any one of IZO, ITZO, ITSO is used as the transparent electrode 12, an amorphous state containing almost no fine crystal grains on the lower B-doped silicon amorphous silicon film 11 is used. The film formation can be performed with this. Therefore, there is an effect that no etching residue is generated. Further, the transparent electrode 12 may be a film in which the above materials are mixed, a structure in which films made of the respective materials are stacked, or a mixed film may be stacked.

次に第六のフォトリソ工程で透明電極１２のパターンより一回り大きく、かつ、コンタクトホールＣＨ１の開口エッヂより内側になるようなレジストパターンを形成し、次に例えばＳＦ_６とＨＣｌの混合ガスのプラズマを用いてアモルファスシリコン層すなわち、Ｐドープしたアモルファスシリコン膜９、イントリンシックのアモルファスシリコン膜１０、Ｂドープしたアモルファスシリコン膜１１の３層をパターニングする。尚、エッチングガスとしてＳＦ_６とＨＣｌの混合ガスを挙げたがこの限りではない。これにより、３層積層構造からなるフォトダイオードが形成される。この状態の断面図を図６（ａ）に示す。 Next, in the sixth photolithography process, a resist pattern is formed which is slightly larger than the pattern of the transparent electrode 12 and inside the opening edge of the contact hole CH1, and then, for example, plasma of a mixed gas of SF ₆ and HCl. The amorphous silicon layer, that is, three layers of the P-doped amorphous silicon film 9, the intrinsic amorphous silicon film 10, and the B-doped amorphous silicon film 11 are patterned. Although it mentioned a mixed gas of SF ₆ and HCl is not limited thereto as the etching gas. As a result, a photodiode having a three-layer structure is formed. A sectional view of this state is shown in FIG.

Ｐドープしたアモルファスシリコン膜９、イントリンシックのアモルファスシリコン膜１０、Ｂドープしたアモルファスシリコン膜１１の３層から構成されるフォトダイオードは、コンタクトホールＣＨ１の開口エッヂよりも内側に形成されている。したがってドレイン電極７のパターン端よりも内側にも形成されていることになる。このため、フォトダイオードがコンタクトホールＣＨ１の開口エッヂやドレイン電極７のパターン端をまたがることは無いので、段差に起因するリーク電流の増大を抑制できる。すなわち、段差部でのＳｉ成膜の不均一な成長を無くすと共に、段差による膜応力の発生を防止でき、フォトダイオードを構成するＳｉ層は均質な膜質となり、開口エッヂの段差に起因するリーク電流の増大を抑制することができる。なお、本発明の実施例においては、フォトダイオード１００の下部電極として、ドレイン電極７の下層７ａを用いたので、アモルファスシリコン膜の剥れを抑制することができることを特徴としている。 A photodiode composed of three layers of a P-doped amorphous silicon film 9, an intrinsic amorphous silicon film 10, and a B-doped amorphous silicon film 11 is formed inside the opening edge of the contact hole CH1. Therefore, the drain electrode 7 is also formed inside the pattern end. For this reason, since the photodiode does not straddle the opening edge of the contact hole CH1 or the pattern end of the drain electrode 7, an increase in leakage current due to the step can be suppressed. In other words, non-uniform growth of the Si film formation at the step portion can be eliminated, and the generation of film stress due to the step can be prevented, the Si layer constituting the photodiode has a uniform film quality, and the leakage current due to the step of the opening edge Can be suppressed. In the embodiment of the present invention, since the lower layer 7a of the drain electrode 7 is used as the lower electrode of the photodiode 100, the amorphous silicon film can be prevented from peeling off.

次に、フォトダイオードを保護する為の第二のパッシベーション膜１３を成膜した後、第七のフォトリソ工程でソース電極６とデータ配線１４とを接続するコンタクトホールＣＨ２、およびフォトダイオードの透明電極１２とバイアス線１５とを接続するコンタクトホールＣＨ３に対応するレジストパターン（図示せず）を形成し、ＣＦ_４とＡｒの混合ガスを用いたプラズマを用いてコンタクトホールをパターニングする。この時、ゲート配線の端部２０と導電パターン２１とを接続するコンタクトホールＣＨ４やコンタクトホールＣＨ６を開口してもよい。 Next, after forming a second passivation film 13 for protecting the photodiode, a contact hole CH2 for connecting the source electrode 6 and the data wiring 14 in the seventh photolithography process, and a transparent electrode 12 of the photodiode. A resist pattern (not shown) corresponding to the contact hole CH3 connecting the bias line 15 and the bias line 15 is formed, and the contact hole is patterned using plasma using a mixed gas of CF ₄ and Ar. At this time, a contact hole CH4 or a contact hole CH6 that connects the end 20 of the gate wiring and the conductive pattern 21 may be opened.

第二のパッシベーション膜１３はデータ配線１４とバイアス線１５にかかる付加容量を小さくする為に誘電率の低い酸化珪素膜を０．５〜１．５μｍの厚膜で成膜する。酸化珪素膜の成膜条件はＳｉＨ_４流量が１０〜５０ｓｃｃｍ、Ｎ_２Ｏ流量が２００〜５００ｓｃｃｍ、成膜圧力は５０Ｐａ、ＲＦパワーが５０〜２００Ｗ、パワー密度で言うなれば０．０１５〜０．６７Ｗ／ｃｍ^２、成膜温度は２００〜３００℃とした。尚、第二のパッシベーション膜１３の材料として酸化珪素膜を挙げたがこの限りではない。ＳｉＮ等でもよい。また、コンタクトホールの開口の際には、その断面がテーパー形状となるように加工すると上層の被覆性が向上し、断線等を低減できる。 As the second passivation film 13, a silicon oxide film having a low dielectric constant is formed to a thickness of 0.5 to 1.5 μm in order to reduce the additional capacitance applied to the data wiring 14 and the bias line 15. The deposition conditions of the silicon oxide film are as follows: SiH ₄ flow rate is 10-50 sccm, N ₂ O flow rate is 200-500 sccm, deposition pressure is 50 Pa, RF power is 50-200 W, and power density is 0.015-0. 67 W / cm < ² > and the film-forming temperature were 200-300 degreeC. In addition, although the silicon oxide film was mentioned as a material of the 2nd passivation film 13, it is not this limitation. SiN or the like may be used. Further, when the contact hole is opened, if the cross section is processed into a tapered shape, the covering property of the upper layer is improved, and disconnection or the like can be reduced.

また、本実施の形態では、第二のパッシベーション膜１３を成膜した後にコンタクトホールＣＨ２、ＣＨ３を開口する製造方法について記載したが、必ずしもこれに限定されるものではない。たとえば、あらかじめコンタクトホールＣＨ１を開口する際に同時に、コンタクトホールＣＨ２やコンタクトホールＣＨ４、ＣＨ６に相当する個所に開口しておいてもよい。この場合、第一のパッシベーション膜８が除去できるので、第二のパッシベーション膜１３を成膜した後の開口のエッチング時間を短縮できる効果を奏する。 In the present embodiment, the manufacturing method in which the contact holes CH2 and CH3 are opened after the second passivation film 13 is formed has been described. However, the present invention is not necessarily limited thereto. For example, when the contact hole CH1 is opened in advance, it may be opened at a location corresponding to the contact hole CH2, the contact holes CH4, and CH6 at the same time. In this case, since the first passivation film 8 can be removed, there is an effect that the etching time of the opening after the second passivation film 13 is formed can be shortened.

次に、データ線１４、バイアス線１５、および遮光層１６を形成する為に、第三の導電性薄膜を成膜する。第三の導電性薄膜としては、抵抗が低く、かつ耐熱性に優れ、かつ透明導電膜とのコンタクト特性に優れたＮｉを含むＡｌ合金で例えばＡｌＮｉＮｄを膜厚０．５〜１．５μｍで成膜する。データ線１４、およびバイアス線１５はＡｌＮｉＮｄ単層でも良く、ＡｌＮｉＮｄとＭｏやＭｏ合金、あるいはＣｒなどの高融点金属との積層でも良く、また、現像液との反応を抑えるためにＡｌＮｉＮｄの上に窒化したＡｌＮｉＮｄＮを形成しても良い。例えばスパッタリング法により下地をＭｏ合金、その上にＡｌＮｉＮｄを連続成膜する。成膜条件は圧力０．２〜０．５Ｐａ、ＤＣパワー１．０〜２．５ｋＷ、パワー密度で言うなれば０．１７〜０．４３Ｗ／ｃｍ^２、成膜温度は室温から１８０℃ぐらいまでの範囲で行う。 Next, in order to form the data line 14, the bias line 15, and the light shielding layer 16, a third conductive thin film is formed. The third conductive thin film is an Al alloy containing Ni having a low resistance, excellent heat resistance, and excellent contact characteristics with a transparent conductive film. For example, AlNiNd is formed to a thickness of 0.5 to 1.5 μm. Film. The data line 14 and the bias line 15 may be an AlNiNd single layer, or may be a laminate of AlNiNd and a refractory metal such as Mo, Mo alloy, or Cr, and may be formed on the AlNiNd to suppress reaction with the developer. Nitrided AlNiNdN may be formed. For example, a Mo alloy is formed as a base by sputtering and AlNiNd is continuously formed thereon. The film formation conditions are pressure 0.2 to 0.5 Pa, DC power 1.0 to 2.5 kW, power density 0.17 to 0.43 W / cm ² , film formation temperature from room temperature to about 180 ° C. Perform in the range.

次に、第八のフォトリソ工程でデータ線１４、バイアス線１５、および遮光層１６に対応するレジストを形成し、ＡｌＮｉＮｄとＭｏの積層膜の場合は例えば燐酸、硝酸、酢酸の混酸を用いてパターニングする。この状態の断面図を図６（ｂ）に示す。なお、エッチング液としては燐酸と硝酸と酢酸の混酸を挙げたがエッチング液の種類はこの限りではない。ここで、データ線１４はＣＨ２を介してソース電極６と接続し、バイアス線１５はＣＨ３を介して透明電極１２と接続している。バイアス線１５としては先の通り、Ｎｉを含むＡｌ合金、もしくは高融点金属を最下層に用いているので下層の透明電極１２との間のコンタクト抵抗は低く、良好な接続を得ることができる。 Next, a resist corresponding to the data line 14, the bias line 15, and the light shielding layer 16 is formed in the eighth photolithography process, and in the case of a laminated film of AlNiNd and Mo, patterning is performed using, for example, a mixed acid of phosphoric acid, nitric acid, and acetic acid. To do. A cross-sectional view of this state is shown in FIG. In addition, although the mixed acid of phosphoric acid, nitric acid, and acetic acid was mentioned as an etching liquid, the kind of etching liquid is not this limitation. Here, the data line 14 is connected to the source electrode 6 via CH2, and the bias line 15 is connected to the transparent electrode 12 via CH3. As described above, since an Al alloy containing Ni or a refractory metal is used for the lowermost layer as the bias line 15, the contact resistance with the lower transparent electrode 12 is low, and a good connection can be obtained.

次に、データ線１４、およびバイアス線１５を保護する為に第三のパッシベーション膜１７、第四のパッシベーション膜１８を形成する。例えば、第三のパッシベーション膜１７にＳｉＮを用い、第四のパッシベーション膜１８に平坦化膜を用いる。 Next, a third passivation film 17 and a fourth passivation film 18 are formed to protect the data line 14 and the bias line 15. For example, SiN is used for the third passivation film 17 and a planarizing film is used for the fourth passivation film 18.

第九のフォトリソ工程で、端子との接続を取る為のコンタクトホールＣＨ５やＣＨ７をレジストにて形成し、ＣＦ_４とＯ_２の混合ガスのプラズマを用いてパターニングする。エッチングガスとしてＣＦ_４とＯ_２の混合ガスを挙げたがこの限りでは無い。なお、第四のパッシベーション膜１８として感光性を持つ平坦化膜を用いることにより、第九のフォトリソ工程における第四のパッシベーション膜１８のパターニングは、露光と現像処理によって行ってもよい。 In the ninth photolithography process, contact holes CH5 and CH7 for connection with the terminals are formed of resist, and patterned using plasma of a mixed gas of CF ₄ and O ₂ . Although a mixed gas of CF ₄ and O ₂ is mentioned as an etching gas, this is not restrictive. Note that by using a photosensitive planarizing film as the fourth passivation film 18, the patterning of the fourth passivation film 18 in the ninth photolithography process may be performed by exposure and development processing.

次に端子引き出し電極２２となる導電膜を成膜する。電極材料は信頼性を確保する為に例えばアモルファスＩＴＯなどの透明導電膜を成膜する。次に第１０のフォトリソ工程にて端子形状のレジストを形成し、例えばシュウ酸を用いてエッチングして端子引き出し電極２２を形成する。その後、アニールによりＩＴＯを結晶化する。ここで、端子引き出し電極２２は、図３、４に示すように、コンタクトホールＣＨ５やＣＨ７を介して、導電パターン２１や配線の端部２４と接続される。 Next, a conductive film to be the terminal lead electrode 22 is formed. For the electrode material, a transparent conductive film such as amorphous ITO is deposited to ensure reliability. Next, a terminal-shaped resist is formed by a tenth photolithography process, and etching is performed using, for example, oxalic acid to form the terminal lead electrode 22. Thereafter, the ITO is crystallized by annealing. Here, as shown in FIGS. 3 and 4, the terminal lead electrode 22 is connected to the conductive pattern 21 and the end 24 of the wiring through the contact holes CH5 and CH7.

実施の形態２
本実施の形態１に示したように、バイアス線１５はフォトダイオード１００上を横断するが、この構造においては、ドレイン電極７のパターン端部でバイアス線１５の被覆性が低下するという問題がある。被覆性の低下に起因して、バイアス線１５が断線する可能性もある。以下、この理由について図７を用いて説明する。図７は、図１においてＢ−Ｂで示した箇所の断面図である。 Embodiment 2
As shown in the first embodiment, the bias line 15 crosses over the photodiode 100. However, in this structure, there is a problem that the coverage of the bias line 15 is lowered at the pattern end portion of the drain electrode 7. . There is a possibility that the bias line 15 is disconnected due to a decrease in coverage. Hereinafter, this reason will be described with reference to FIG. FIG. 7 is a cross-sectional view taken along the line BB in FIG.

図７において示すように、コンタクトホールＣＨ１の開口後にドレイン上層７ｂをウエットエッチングによって除去する際に、サイドエッチングが入ってしまい、第一のパッシベーション膜８がドレイン電極７の上層７ｂよりも庇状に突き出してしまうことがある。そのため、この庇の上層を横切る配線であるバイアス配線１５の被覆性が劣化する可能性がある。ここで、バイアス線１５は、この庇の上層に形成された第二のパッシベーション膜１３の上層に形成されている。そのため、第二のパッシベーション膜１３の膜厚やカバレッヂによっては、バイアス線１５の被覆性低下は緩和されることもあるが、完全に解消されるわけではない。 As shown in FIG. 7, when the drain upper layer 7 b is removed by wet etching after the contact hole CH <b> 1 is opened, side etching occurs, and the first passivation film 8 has a bowl shape more than the upper layer 7 b of the drain electrode 7. It may stick out. For this reason, there is a possibility that the coverage of the bias wiring 15 which is a wiring crossing the upper layer of the bag may deteriorate. Here, the bias line 15 is formed in the upper layer of the second passivation film 13 formed in the upper layer of the ridge. Therefore, depending on the thickness of the second passivation film 13 and the coverage, a decrease in the coverage of the bias line 15 may be alleviated, but it is not completely eliminated.

本実施の形態２においては以下、上記のような被覆性の劣化を改善するための構造を図８、図９に基づき説明する。図８は、本実施の形態２にかかるフォトセンサーアレイ基板の平面図を示したものである。図９は、図８においてＡ−Ａで示された個所における断面図である。また、後述するように本実施の形態２は、コンタクトホールＣＨ１とドレイン電極７のパターン形状以外は実施の形態１と同様であり、対応する付番も同様であるので、それらの点についての詳細な説明や、製造方法についての説明は省略する。 In the second embodiment, a structure for improving the above-described deterioration in coverage will be described below with reference to FIGS. FIG. 8 is a plan view of the photosensor array substrate according to the second embodiment. FIG. 9 is a cross-sectional view taken along the line AA in FIG. As will be described later, the second embodiment is the same as the first embodiment except for the pattern shape of the contact hole CH1 and the drain electrode 7, and the corresponding numbering is also the same. Detailed explanation and explanation of the manufacturing method are omitted.

本実施の形態２においては、コンタクトホールＣＨ１の開口エッヂは、フォトダイオード１００が形成される領域近辺のドレイン電極７を内包することを特徴としている。本実施の形態２に係る構造により、図７で示した課題がいかに改善されるかについて、図１０（ａ）を用いて説明する。図１０（ａ）は、図８において、Ｂ−Ｂで示した箇所の断面図である。 The second embodiment is characterized in that the opening edge of the contact hole CH1 includes the drain electrode 7 near the region where the photodiode 100 is formed. How the problem shown in FIG. 7 is improved by the structure according to the second embodiment will be described with reference to FIG. FIG. 10A is a cross-sectional view taken along the line BB in FIG.

図１０（ａ）においては、図７にあるような第一のパッシベーション膜８の庇は生じない。これは、本実施の形態２の場合、コンタクトホールＣＨ１を開口した後においてはドレイン電極７の上層７ｂ、下層７ａともコンタクトホールＣＨ１の開口部近辺で露出していないため、引き続き行われるウエットエッチングによってもサイドエッチングが生じないことによる。そして、これが実施の形態１との相違点による効果である。 In FIG. 10A, wrinkles of the first passivation film 8 as shown in FIG. 7 do not occur. In the case of the second embodiment, after the contact hole CH1 is opened, the upper layer 7b and the lower layer 7a of the drain electrode 7 are not exposed in the vicinity of the opening of the contact hole CH1. This is because side etching does not occur. This is the effect due to the difference from the first embodiment.

本実施の形態２において、コンタクトホールＣＨ１を開口する際には、ドレイン電極７が形成されていない領域も開口することになるため、ゲート絶縁膜３との選択性を持ったエッチング条件で行うと、ゲート絶縁膜３が削れない点で良い。エッチングの選択比が低いと、コンタクトホールＣＨ１内において、下地であるゲート絶縁膜３も若干エッチング除去されてしまうこともある。しかし、バイアス線１５の被覆性の観点からみると、実施の形態１で生じ得る庇よりは、はるかに影響が少ない。 In the second embodiment, when the contact hole CH1 is opened, a region where the drain electrode 7 is not formed is also opened. Therefore, when the etching is performed under the etching conditions having selectivity with the gate insulating film 3. The gate insulating film 3 can be removed. If the etching selectivity is low, the underlying gate insulating film 3 may be slightly etched away in the contact hole CH1. However, from the viewpoint of the coverage of the bias line 15, the influence is much less than the soot that can occur in the first embodiment.

また、コンタクトホールＣＨ１内のゲート絶縁膜３は完全に除去されて、ガラス基板１が露出してもよい。このように、ゲート絶縁膜３を完全に除去した場合の断面図を図１０（ｂ）に示す。特に、ゲート絶縁膜３が窒化シリコンからなる場合、コンタクトホールＣＨ１内にゲート絶縁膜３を残存させないように除去しておくと、後のフォトダイオード１００のアモルファスシリコン膜を成膜する際に、ドレイン電極７の上層７ｂとの密着性が向上するため、アモルファスシリコン膜の剥離をさらに抑制できる。 Further, the gate insulating film 3 in the contact hole CH1 may be completely removed and the glass substrate 1 may be exposed. FIG. 10B shows a cross-sectional view when the gate insulating film 3 is completely removed as described above. In particular, when the gate insulating film 3 is made of silicon nitride, if the gate insulating film 3 is removed so as not to remain in the contact hole CH1, the drain when the amorphous silicon film of the subsequent photodiode 100 is formed. Since the adhesion with the upper layer 7b of the electrode 7 is improved, the peeling of the amorphous silicon film can be further suppressed.

さらに、本実施の形態２においては、コンタクトホールＣＨ１はドレイン電極７をほぼ内包する形態につき説明したが、必ずしもそれに限定される必要はない。たとえば、バイアス線１５がコンタクトホールＣＨ１を横切る箇所、すなわち、バイアス線１５とコンタクトホールＣＨ１の開口部とが交叉する箇所さえ、コンタクトホールＣＨ１がドレイン電極７を内包していてもよい。このような形態でも、バイアス線１５の被覆を改善し、歩留まりが向上するという本発明の効果を得ることができる。 Furthermore, in the second embodiment, the contact hole CH1 has been described with respect to the form in which the drain electrode 7 is substantially included. However, the present invention is not necessarily limited thereto. For example, the contact hole CH1 may contain the drain electrode 7 even at a location where the bias line 15 crosses the contact hole CH1, that is, a location where the bias line 15 and the opening of the contact hole CH1 intersect. Even in such a form, the effect of the present invention that the covering of the bias line 15 is improved and the yield is improved can be obtained.

尚、本実施例のＴＦＴはアモルファスシリコンを用いた逆スタガ型のチャネルエッチタイプについて記述したが、ポリシリコンＴＦＴやクリスタルシリコンを用いたＭＯＳを用いても良く、さらにはスイッチング機能をもつ素子とフォトダイオードを組み合わせても良い。 Although the TFT of this embodiment has been described with respect to an inverted staggered channel etch type using amorphous silicon, a polysilicon TFT or a MOS using crystal silicon may be used. A diode may be combined.

上記の様に得られるフォトセンサーアレイ基板を用いて、公知の方法によりＸ線撮像装置などのようなフォトセンサーを製造することも可能である。図示しないが、図２に示す第四のパッシベーション膜１８上、もしくはそれよりも上層に例えばＣｓＩからなるＸ線を可視光に変換するシンチレーターを蒸着により形成し、低ノイズアンプとＡ／Ｄコンバーターなどを有するデジタルボード、ＴＦＴを駆動するドライバーボード、および電荷を読み出す読み出しボードを接続し、Ｘ線撮像装置を作成することが出来る。 Using the photosensor array substrate obtained as described above, a photosensor such as an X-ray imaging apparatus can be manufactured by a known method. Although not shown, a scintillator that converts, for example, CsI X-rays into visible light is formed on the fourth passivation film 18 shown in FIG. 2 or above by vapor deposition, and a low noise amplifier, an A / D converter, etc. An X-ray imaging apparatus can be produced by connecting a digital board having a driver board, a driver board for driving TFTs, and a readout board for reading out electric charges.

実施の形態１に係るフォトセンサーアレイ基板の平面図Plan view of photosensor array substrate according to Embodiment 1 実施の形態１に係るフォトセンサーアレイ基板の断面図Sectional view of the photosensor array substrate according to the first embodiment 実施の形態１に係る端子部の断面図Sectional drawing of the terminal part which concerns on Embodiment 1. FIG. 実施の形態１に係る端子部の断面図Sectional drawing of the terminal part which concerns on Embodiment 1. FIG. 実施の形態１に係るフォトセンサーアレイ基板の断面図Sectional view of the photosensor array substrate according to the first embodiment 実施の形態１に係るフォトセンサーアレイ基板の断面図Sectional view of the photosensor array substrate according to the first embodiment 実施の形態１における被覆状態の断面図Sectional drawing of the covering state in Embodiment 1 実施の形態２に係るフォトセンサーアレイ基板の平面図Plan view of a photosensor array substrate according to the second embodiment 実施の形態２に係るフォトセンサーアレイ基板の断面図Sectional view of a photosensor array substrate according to the second embodiment 実施の形態２における被覆状態の断面図Sectional drawing of the covering state in Embodiment 2

Explanation of symbols

１ガラス基板
２ゲート電極
３ゲート絶縁膜
４半導体層
５オーミックコンタクト層
６ソース電極
７ドレイン電極
７ａ上層、７ｂ下層
７ａ接続部分
８第一のパッシベーション膜
９Ｐドープしたアモルファスシリコン膜
１０アモルファスシリコン膜
１１Ｂドープしたアモルファスシリコン膜
１２透明電極
１３第二のパッシベーション膜
１４データ線
１５バイアス線
１６遮光層
１７第三のパッシベーション膜
１８第四のパッシベーション膜
２０配線の端部、２１導電パターン
２２端子引き出し電極、２３ショートリング配線
２４配線の端部
２６、２７領域
ＣＨ１〜ＣＨ７コンタクトホール DESCRIPTION OF SYMBOLS 1 Glass substrate 2 Gate electrode 3 Gate insulating film 4 Semiconductor layer 5 Ohmic contact layer 6 Source electrode 7 Drain electrode 7a Upper layer, 7b Lower layer 7a Connection part 8 First passivation film 9 P doped amorphous silicon film 10 Amorphous silicon film 11 B Doped amorphous silicon film 12 Transparent electrode 13 Second passivation film 14 Data line 15 Bias line 16 Light shielding layer 17 Third passivation film 18 Fourth passivation film 20 End of wiring, 21 Conductive pattern 22 Terminal lead electrode, 23 Short ring wiring 24 End of wiring 26, 27 area CH1-CH7 contact hole

Claims

A photosensor array substrate having a photodiode and a thin film transistor active matrix type arranged in a matrix TFT array, said thin film transistor, a plurality of gate lines having a gate electrode, a gate insulating film on the gate electrode semiconductor layer provided over, provided with a source electrode and a drain electrode connected to said semiconductor layer, further, the TFT array includes a lower electrode electrically integral with the drain electrode, wherein said thin film transistor A passivation film provided on top of the lower electrode, a contact hole opened in the passivation film, and a photodiode made of amorphous silicon connected to the lower electrode through the contact hole, and Lower electrode is two or more different layers Rannahli, the photo sensor array substrate, characterized in that at least uppermost one layer has been removed in the contact hole.

2. The photosensor array substrate according to claim 1, further comprising a bias line crossing over the contact hole, wherein the contact hole includes the lower electrode in a region where the bias line crosses the contact hole. .

A scintillator is formed above the passivation film, and a digital board having at least a low noise amplifier and an A / D converter, a driver board for driving the thin film transistor, and a readout board for reading out charges are connected. The photosensor array substrate according to claim 1.

4. The photosensor array substrate according to claim 3, wherein the photosensor array substrate has a function of performing X-ray imaging display by converting X-rays into visible light by the scintillator.