KR20190028195A - Array substrate for x-ray detector, x-ray detector including the same and the manufacturing method thereof - Google Patents

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KR20190028195A
KR20190028195A KR1020170115346A KR20170115346A KR20190028195A KR 20190028195 A KR20190028195 A KR 20190028195A KR 1020170115346 A KR1020170115346 A KR 1020170115346A KR 20170115346 A KR20170115346 A KR 20170115346A KR 20190028195 A KR20190028195 A KR 20190028195A
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김정준
이한석
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정승용
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Abstract

An objective of the present invention is to provide an array substrate for an X-ray detector to simplify processes by decreasing the total number of mask processes, reduce the entire thickness of the array substrate, and particularly minimize bonding defects through reduction in a thickness of a pad unit, an X-ray detector, and a manufacturing of the array substrate. According to the present invention, the array substrate for an X-ray detector forms a gate electrode of a thin film transistor and a lower electrode of a pin diode by the same patterning process and forms first and second electrodes of the thin film transistor and a bias electrode of the pin diode by the same patterning process.

Description

엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법 {ARRAY SUBSTRATE FOR X-RAY DETECTOR, X-RAY DETECTOR INCLUDING THE SAME AND THE MANUFACTURING METHOD THEREOF}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an array substrate for an X-ray detector, an X-ray detector including the same, and an X-

본 발명은 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법에 대한 것이다.The present invention relates to an array substrate for an X-ray detector, an X-ray detector including the same, and a manufacturing method thereof.

최근 기술의 발전에 따라 박막 트랜지스터(Thin Film Transistor)를 이용한 엑스레이 검출기(Digital X-ray Detector)가 개발되어 주로 의학용으로 많이 사용되고 있다. 엑스레이 검출기는 물체에 투과된 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해서 외부로 표시하는 장치를 말한다. Recently, according to the development of the technology, a digital X-ray detector using a thin film transistor (Thin Film Transistor) has been developed and mainly used for medicine. An X-ray detector is a device that detects the amount of X-rays transmitted through an object and displays the internal state of the object through the display.

일반적으로 엑스레이 검출기는 직접(direct) 방식과 간접(indirect) 방식으로 나뉘게 되며, 크기나 해상도에 따라서 보통 수 천, 수 만개 이상의 화소를 갖도록 형성된다. 도 1은 간접 방식을 취하는 종래의 엑스레이 검출기에 있어서 박막 트랜지스터(TFT)와 핀 다이오드(PIN Diode)를 포함하는 하나의 화소부(PXL_A)와 패드부(PAD_A)에 대한 개략적인 단면도이다.In general, an X-ray detector is divided into a direct method and an indirect method, and is formed to have thousands or tens of thousands of pixels depending on the size and resolution. 1 is a schematic cross-sectional view of a pixel portion PXL_A and a pad portion PAD_A including a thin film transistor (TFT) and a pin diode in a conventional x-ray detector taking an indirect method.

일반적으로 간접 방식의 엑스레이 검출기(1)는 기판(10) 상에 배치된 박막 트랜지스터(20)와 박막 트랜지스터(20)와 연결된 핀 다이오드(60) 및 핀 다이오드(60) 상부에 배치된 신틸레이터(90, Scintillator)를 포함한다.An indirect x-ray detector 1 includes a thin film transistor 20 disposed on a substrate 10, a pin diode 60 connected to the thin film transistor 20, and a scintillator (not shown) disposed on the pin diode 60 90, Scintillator).

엑스레이 검출기(1)에 엑스레이가 조사되면 신틸레이터(90)에서는 조사된 엑스레이를 가시광선 영역의 광으로 변환하여 하부 전극(63, 화소 전극), 핀층(65) 및 상부 전극(67)을 포함하는 핀 다이오드(60)로 전달하게 된다.When the X-ray is irradiated to the X-ray detector 1, the scintillator 90 converts the irradiated X-ray into light in the visible light region and includes the lower electrode 63, the pixel electrode 65, To the pin diode (60).

핀 다이오드(60)로 전달된 가시광선 영역의 광은 핀층(65)에서 다시 전자 신호로 변환된다. 변환된 전자 신호는 핀 다이오드(60)의 하부 전극(63)과 연결된 박막 트랜지스터(20)를 거쳐서 영상 신호로 표시 장치에 표시 된다.The light in the visible light region transmitted to the pin diode 60 is again converted into an electronic signal in the pinned layer 65. [ The converted electronic signal is displayed on the display device as a video signal through the thin film transistor 20 connected to the lower electrode 63 of the pin diode 60.

종래의 엑스레이 검출기용 어레이 기판의 경우 박막 트랜지스터(20)와 핀 다이오드(60)를 모두 별도의 공정으로 형성해야 하기 때문에 많은 수의 마스크 공정이 필요하고, 박막 트랜지스터(20)의 상부에 핀 다이오드(60)가 위치하여 어레이 기판의 전체 두께 또한 두꺼워지는 문제점이 있었다.In the case of the conventional array substrate for an X-ray detector, since the thin film transistor 20 and the pin diode 60 must be formed in separate processes, a large number of mask processes are required, and a pin diode 60 are positioned, and the total thickness of the array substrate also becomes thick.

구체적으로 종래의 엑스레이 검출기용 어레이 기판의 제조 방법은 도 2에 도시된 바와 같이 총 10개의 마스크 공정으로 진행된다.Specifically, a conventional method for manufacturing an array substrate for an X-ray detector is performed in a total of ten mask processes as shown in FIG.

먼저 화소부(PXL_A)와 패드부(PAD_A)에 대응되는 베이스 기판(10) 상에 제1 마스크 공정(도 2a)를 이용하여 각각 게이트 전극(21)과 게이트 패드 전극(23)을 형성한다. 게이트 전극(21)과 게이트 패드 전극(23)을 덮도록 층간 절연막(31)을 형성한다.The gate electrode 21 and the gate pad electrode 23 are first formed on the base substrate 10 corresponding to the pixel portion PXL_A and the pad portion PAD_A using the first mask process (Fig. 2A). The interlayer insulating film 31 is formed so as to cover the gate electrode 21 and the gate pad electrode 23.

제2 마스크 공정(도 2b)을 이용하여 화소부(PXL_A)의 게이트 전극(21)과 대응되는 층간 절연막(31) 상에 반도체층(41)을 형성한다.The semiconductor layer 41 is formed on the interlayer insulating film 31 corresponding to the gate electrode 21 of the pixel portion PXL_A using the second mask process (Fig. 2B).

제3 마스크 공정(도 2c)을 이용하여 패드부(PAD_A)의 게이트 패드 전극(23)을 덮고 있는 층간 절연막(31)에 제1 컨택홀(35)을 형성한다.The first contact hole 35 is formed in the interlayer insulating film 31 covering the gate pad electrode 23 of the pad portion PAD_A using the third mask process (Fig. 2C).

소스/드레인 금속막(미도시)을 증착한 후에 제4 마스크 공정(도 2d)를 이용하여 화소부(PXL_A)의 반도체층(41)의 일부 영역을 덮도록 연결된 제1 전극(43)과 제2 전극(45)을 형성한다. 또한 패드부(PAD_A)에서는 제1 컨택홀(35)을 통해 게이트 패드 전극(23)과 연결되는 제1 패드 전극(37)을 형성한다. 상기 전극들을 형성한 후에는 화소부(PXL_A)와 패드부(PAD_A)를 덮는 제1 보호층(53)을 형성한다.A first electrode 43 connected to cover a part of the semiconductor layer 41 of the pixel portion PXL_A using a fourth mask process (Fig. 2D) after depositing a source / drain metal film (not shown) Two electrodes 45 are formed. In the pad portion PAD_A, a first pad electrode 37 connected to the gate pad electrode 23 through the first contact hole 35 is formed. After the electrodes are formed, a first passivation layer 53 is formed to cover the pixel portion PXL_A and the pad portion PAD_A.

제5 마스크 공정(도 2e)을 이용하여 제2 전극(45)에 대응되는 제1 보호층(53)에는 제2 컨택홀(55)을, 제1 패드 전극(37)과 대응되는 제1 보호층(53)에는 제3 컨택홀(57)을 형성한다.The second contact hole 55 is formed in the first passivation layer 53 corresponding to the second electrode 45 using the fifth mask process (FIG. 2E) And a third contact hole 57 is formed in the layer 53. [

제6 마스크 공정(도 2f)을 이용하여 반도체층(41)에 대응되는 제1 보호층(53)의 상부에 광차단층(61)을 형성하고, 제2 컨택홀(55)을 통해 제2 전극(45)과 연결된 하부 전극(63, 화소 전극)을 형성하며, 패드부(PAD_A)에서는 제3 컨택홀(57)을 통해 제1 패드 전극(37)과 연결되는 제2 패드 전극(69)을 형성한다. 그리고 화소부(PXL_A)와 패드부(PAD_A)를 덮도록 핀층막(64)과 상부 전극막(66)을 형성한다.A light blocking layer 61 is formed on the first passivation layer 53 corresponding to the semiconductor layer 41 using the sixth mask process (FIG. 2F) A second pad electrode 69 connected to the first pad electrode 37 through a third contact hole 57 is formed in the pad portion PAD_A, . The pin layer film 64 and the upper electrode film 66 are formed so as to cover the pixel portion PXL_A and the pad portion PAD_A.

제7 마스크 공정(도 2g)을 이용하여 상부 전극막(66)과 핀층막(64)을 패터닝하여 각각 상부 전극(67)과 핀층(65)을 형성하여 핀 다이오드(60)를 형성한다. 그리고 다시 화소부(PXL_A)와 패드부(PAD_A)를 덮도록 제2 보호층(73)을 형성한다.The upper electrode film 66 and the pin layer film 64 are patterned using the seventh mask process (FIG. 2G) to form the upper electrode 67 and the pinned layer 65, respectively, to form the pin diode 60. The second passivation layer 73 is formed to cover the pixel portion PXL_A and the pad portion PAD_A.

제8 마스크 공정(도 2h)을 이용하여 상부 전극(67)에 대응되는 제2 보호층(73)에 제4 컨택홀(75)을 형성하고, 패드부(PAD_A)의 제2 패드 전극(69)과 대응되는 제2 보호층(73)에 제5 컨택홀(77)을 형성한다.A fourth contact hole 75 is formed in the second passivation layer 73 corresponding to the upper electrode 67 using the eighth mask process (Fig. 2H), and the second pad electrode 69 A fifth contact hole 77 is formed in the second protective layer 73 corresponding to the second contact hole 73. [

화소부(PXL_A)와 패드부(PAD_A)에 바이어스 금속막(미도시)을 증착한 후에 제9 마스크 공정(도 2i)을 이용하여 제4 컨택홀(75)을 통해 핀 다이오드(60)의 상부 전극(67)과 연결되는 바이어스 전극(81), 패드부(PAD_A)의 제5 컨택홀(77)을 통해 제2 패드 전극(69)과 연결되는 바이어스 패드 전극(83)을 형성한다. 그리고 다시 화소부(PXL_A)와 패드부(PAD_A)를 덮도록 제3 보호층(85)을 형성한다.After a bias metal film (not shown) is deposited on the pixel portion PXL_A and the pad portion PAD_A, the upper portion of the pin diode 60 is exposed through the fourth contact hole 75 using the ninth mask process A bias pad electrode 83 connected to the second pad electrode 69 is formed through the bias electrode 81 connected to the electrode 67 and the fifth contact hole 77 of the pad portion PAD_A. Then, the third passivation layer 85 is formed to cover the pixel portion PXL_A and the pad portion PAD_A.

제3 보호층(85)을 패터닝하는 제10 마스크 공정(도 2j)을 이용하여, 패드부(PAD_A)의 바이어스 패드 전극(83)에 대응되는 제3 보호층(85)에 제6 컨택홀(87)을 형성한다.The third passivation layer 85 corresponding to the bias pad electrode 83 of the pad portion PAD_A is formed in the sixth contact hole 85 by using the tenth mask process (Fig. 2J) for patterning the third passivation layer 85 87 are formed.

이처럼 종래의 엑스레이 검출기용 어레이 기판의 경우 박막 트랜지스터(20)의 상부에 핀 다이오드(60)를 형성하는 구조로, 베이스 기판(10)부터 핀 다이오드(60)의 바이어스 전극(81)을 덮는 보호층을 형성하기까지 총 10개의 마스크 공정이 필요하기 때문에 제조 비용의 증가와 함께 공정이 복잡해지는 문제점이 있었다.In the conventional array substrate for an X-ray detector, a pin diode 60 is formed on the thin film transistor 20, and a protective layer covering the bias electrode 81 of the pin diode 60 from the base substrate 10 is formed. A total of ten mask processes are required until the formation of the mask, thereby increasing the manufacturing cost and complicating the process.

특히 화소부(PXL_A)의 경우 박막 트랜지스터(20)와 핀 다이오드(60)가 별개의 마스크 공정으로 형성이 되기 때문에 마스크 공정이 증가하고, 다수의 보호층을 필요로 하는 만큼 전체 엑스레이 검출기의 전체 두께를 증가시키는 문제점이 있었다.In particular, in the case of the pixel portion PXL_A, since the thin film transistor 20 and the pin diode 60 are formed by separate mask processes, the mask process is increased, and the total thickness of the entire X- .

아울러 패드부의 경우에도 다수의 보호층이 형성되어 엑스레이 검출기의 전체 두께를 증가시킬 뿐만 아니라, 패드부에 인쇄회로기판을 연결하기 위하여 COF(Chip On Film)나 FPC(Flexible Printed Circuit)를 이용하여 본딩(Bonding)하는 경우 패드부의 두꺼운 두께로 인한 단차로 인해 본딩 불량이 발생하는 문제점이 있었다.In addition, in the case of the pad portion, a plurality of protective layers are formed to increase the entire thickness of the X-ray detector. In addition, bonding is performed using COF (Chip On Film) or FPC (Flexible Printed Circuit) There is a problem that the bonding failure occurs due to the step difference due to the thick thickness of the pad portion.

본 발명은 전술한 문제점을 해결하기 위한 것으로, 전체 마스크 공정수를 감소시켜 공정을 단순화할 수 있는 엑스레이 검출기용 어레이 기판 및 엑스레이 검출기를 제공하는 것을 목적으로 한다.An object of the present invention is to provide an array substrate for an X-ray detector and an X-ray detector which can simplify the process by reducing the total number of mask processes.

또한 본 발명은 엑스레이 검출기의 전체 두께를 감소시킬 수 있는 엑스레이 검출기용 어레이 기판 및 엑스레이 검출기를 제공하는 것을 또 다른 목적으로 한다.It is another object of the present invention to provide an array substrate for an X-ray detector and an X-ray detector capable of reducing the overall thickness of the X-ray detector.

아울러 본 발명은 엑스레이 검출기용 어레이 기판의 패드부 두께를 감소시켜 두꺼운 두께로 인해 발생하는 본딩 불량을 감소시킬 수 있는 엑스레이 검출기용 어레이 기판과 엑스레이 검출기 및 그 제조 방법을 제공하는 것을 또 다른 목적으로 한다.It is another object of the present invention to provide an array substrate for an X-ray detector, an X-ray detector, and a method of manufacturing the same, which can reduce the thickness of a pad portion of an array substrate for an X- .

본 발명은 상기의 목적을 달성하기 위하여 다음과 같은 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법을 제공한다.In order to achieve the above object, the present invention provides an array substrate for an X-ray detector, an X-ray detector including the array substrate, and a method of manufacturing the same.

본 발명에 따른 엑스레이 검출기용 어레이 기판은, 박막 트랜지스터부에 배치된 게이트 전극, 핀 다이오드부에 배치된 하부전극, 핀층 및 상부 전극을 포함하는 핀 다이오드, 하부 전극에 대응되는 제1 컨택홀 및 상부 전극에 대응되는 제2 컨택홀을 구비하는 제1 보호층, 게이트 전극에 대응되도록 배치된 반도체층, 일단이 반도체층에 연결된 제1 전극, 제1 전극과 이격되도록 배치되되, 일단이 반도체층에 연결되고 타단은 제1 컨택홀을 통해 하부 전극과 연결된 제2 전극, 제2 컨택홀을 통해 상기 상부 전극과 연결된 바이어스 전극 및 제1 전극, 반도체층, 제2 전극 및 바이어스 전극을 덮도록 배치된 제2 보호층을 포한한다. 또한 본 발명에 따른 엑스레이 검출기는 상기 어레이 기판과 어레이 기판 상에 배치된 신틸레이터를 포함한다.An array substrate for an X-ray detector according to the present invention includes a gate electrode disposed in a thin film transistor portion, a lower electrode disposed in a pin diode portion, a pin diode including a pin layer and an upper electrode, a first contact hole corresponding to the lower electrode, A semiconductor layer arranged to correspond to the gate electrode, a first electrode connected at one end to the semiconductor layer, and a second electrode connected at one end to the semiconductor layer, the first electrode having a first contact hole corresponding to the electrode, A second electrode connected to the lower electrode through the first contact hole, a bias electrode connected to the upper electrode through a second contact hole, and a first electrode, a semiconductor layer, a second electrode, and a bias electrode And a second protective layer. The x-ray detector according to the present invention also includes the array substrate and a scintillator disposed on the array substrate.

또한 본 발명에 따른 엑스레이 검출기용 어레이 기판의 제조 방법은 박막 트랜지스터부에 게이트 전극을 형성하고, 핀 다이오드부에 하부 전극, 핀층, 상부 전극을 포함하는 핀 다이오드를 형성하되, 게이트 전극과 하부 전극은 동일한 패터닝 공정으로 형성하는 단계, 게이트 전극과 핀 다이오드를 덮도록 제1 보호층을 형성하는 단계, 게이트 전극과 대응되는 제1 보호층 상에 반도체층을 형성하는 단계, 제1 보호층에 하부 전극과 대응되는 제1 컨택홀과 상부 전극과 대응되는 제2 컨택홀을 동일한 패터닝 공정으로 형성하는 단계, 제1 보호층 상에, 일단이 반도체층과 연결되는 제1 전극, 제1 전극과 이격되고, 일단이 반도체층과 연결되고 타단은 제1 컨택홀을 통해 하부 전극과 연결되는 제2 전극 및 제2 컨택홀을 통해 상부 전극과 연결되는 바이어스 전극을 동일한 패터닝 공정으로 형성하는 단계, 제1 전극, 제2 전극 및 바이어스 전극을 덮도록 제2 보호층을 형성하는 단계를 포함한다.A method of manufacturing an array substrate for an X-ray detector according to the present invention includes forming a gate electrode in a thin film transistor portion, forming a pin diode including a lower electrode, a pin layer, and an upper electrode in a pin diode portion, Forming a first protective layer so as to cover the gate electrode and the pin diode, forming a semiconductor layer on the first protective layer corresponding to the gate electrode, forming a semiconductor layer on the first protective layer, Forming a first contact hole corresponding to the upper electrode and a second contact hole corresponding to the upper electrode through the same patterning process; forming a first electrode connected to the semiconductor layer at one end and a first electrode connected to the first electrode, A second electrode having one end connected to the semiconductor layer and the other end connected to the lower electrode through the first contact hole and a bias electrode connected to the upper electrode through the second contact hole, And the first and forming a second protective layer to form in the same patterning step, so as to cover the first electrode, a second electrode and the bias electrode.

본 발명에 따르면 엑스레이 검출기용 어레이 기판 제조 공정에 대한 전체 마스크 수를 감소시켜 제조 비용의 감소와 함께 공정을 단순화할 수 있는 효과가 있다.According to the present invention, the total number of masks for the array substrate fabrication process for the X-ray detector can be reduced, thereby reducing manufacturing costs and simplifying the process.

또한 본 발명에 따르면 어레이 기판의 전체 두께를 감소시켜 엑스레이 검출기의 두께를 감소시킬 수 있는 또 다른 효과가 있다.According to the present invention, there is another effect of reducing the thickness of the X-ray detector by reducing the total thickness of the array substrate.

아울러 본 발명에 따르면 어레이 기판의 패드부의 두께를 감소시켜 두꺼운 두께로 인해 COF(Chip On Film)나 FPC(Flexible Printed Circuit)를 이용하여 본딩(Bonding)하는 경우 발생하는 본딩 불량을 감소시킬 수 있는 또 다른 효과가 있다.Further, according to the present invention, it is possible to reduce the thickness of the pad portion of the array substrate to reduce the bonding defects that occur when bonding is performed using COF (Chip On Film) or FPC (Flexible Printed Circuit) There are other effects.

도 1은 종래의 엑스레이 검출기 및 어레이 기판의 단면도이다.
도 2는 종래의 엑스레이 검출기용 어레이 기판의 제조 공정에 대한 도면이다.
도 3은 엑스레이 검출기의 개략적인 평면도이다.
도 4은 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 엑스레이 검출기 및 어레이 기판의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판의 제조 공정에 대한 도면이다.
도 7은 종래와 본 발명에 따른 엑스레이 검출기용 어레이 기판의 패드부 부분에 대한 본딩 불량 여부를 비교한 사진이다.1 is a cross-sectional view of a conventional x-ray detector and array substrate.
2 is a view showing a manufacturing process of a conventional array substrate for an X-ray detector.
3 is a schematic top view of an x-ray detector.
4 is a plan view of an array substrate for an X-ray detector according to an embodiment of the present invention.
5 is a cross-sectional view of an X-ray detector and an array substrate according to an embodiment of the present invention.
6 is a view illustrating a manufacturing process of an array substrate for an X-ray detector according to an embodiment of the present invention.
FIG. 7 is a photograph showing a comparison of bonding defects with respect to pad portions of an array substrate for an X-ray detector according to the prior art and the present invention.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예들을 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used to denote the same or similar elements.

이하에서 기재의 "상부 (또는 하부)" 또는 기재의 "상 (또는 하)"에 임의의 구성이 구비 또는 배치된다는 것은, 임의의 구성이 상기 기재의 상면 (또는 하면)에 접하여 구비 또는 배치되는 것을 의미할 뿐만 아니라, 상기 기재와 기재 상에 (또는 하에) 구비 또는 배치된 임의의 구성 사이에 다른 구성을 포함하지 않는 것으로 한정하는 것은 아니다. Hereinafter, the term "an upper (or lower)" or a "top (or lower)" of the substrate means that any structure is disposed or arranged in any manner, as long as any structure is provided or disposed in contact with the upper surface But is not limited to not including other configurations between the substrate and any structure provided or disposed on (or under) the substrate.

어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.When a component is described as being "connected", "coupled", or "connected" to another component, the component may be directly connected or connected to the other component, Quot; intervening "or that each component may be" connected, "" coupled, "or " connected" through other components.

도 3은 엑스레이 검출기(100)의 개략적인 평면도이다. 엑스레이 검출기는 박막 트랜지스터 어레이(110), 게이트 구동부(120), 바이어스 구동부(130), 리드아웃(read-out) 회로부(140)가 포함하도록 구성될 수 있다. 3 is a schematic plan view of an x-ray detector 100. Fig. The X-ray detector may be configured to include a thin film transistor array 110, a gate driver 120, a bias driver 130, and a read-out circuit 140.

박막 트랜지스터 어레이(110)는 일 방향으로 배열된 게이트 라인들(GL)과 게이트 라인들(GL)과 수직 방향으로 교차되어 일 방향으로 배열된 데이터 라인들(DL)에 의해 셀 영역이 정의되는 다수의 광 감지 화소들(SP)을 포함한다.The thin film transistor array 110 includes a plurality of gate lines GL arranged in one direction and a plurality of cell regions GL defined by data lines DL arranged in one direction crossing the gate lines GL in the vertical direction Of light-sensing pixels SP.

게이트 구동부(120)는 게이트 라인(GL)들을 통해 박막 트랜지스터들을 턴 온(turn on)할 수 있는 전압 레벨을 갖는 게이트 신호들을 순차적으로 출력하고, 박막 트랜지스터들은 이 게이트 신호에 응답하여 동작하게 된다. 바이어스 구동부는 바이어스 라인들(VL)을 통해 광 감지 화소들(SP)에 전원전압을 공급한다. 리드아웃 회로부는 게이트 신호에 응답하여 턴 온된 박막 트랜지스터로부터 출력되는 검출 신호를 리드아웃하며, 리드아웃 회로부는 신호 검출부와 멀티플렉서 등을 포함할 수 있다.The gate driver 120 sequentially outputs gate signals having voltage levels capable of turning on the thin film transistors through the gate lines GL, and the thin film transistors operate in response to the gate signals. The bias driver supplies the power supply voltage to the photo-sensing pixels SP through the bias lines VL. The lead-out circuit portion reads out a detection signal output from the thin film transistor turned on in response to the gate signal, and the lead-out circuit portion may include a signal detecting portion, a multiplexer and the like.

도 4는 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판에 있어서 하나의 화소에 대응되는 부분에 대한 평면도이다. 도 5는 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판에 있어서 하나의 화소에 대응되는 부분에 대한 단면도이다. 이하에서는 도 4와 도 5를 참조하여 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판 및 엑스레이 검출기에 대해서 자세히 설명하도록 한다.4 is a plan view of a portion corresponding to one pixel in an array substrate for an X-ray detector according to an embodiment of the present invention. 5 is a cross-sectional view of a portion corresponding to one pixel in an array substrate for an X-ray detector according to an embodiment of the present invention. Hereinafter, an array substrate for an X-ray detector and an X-ray detector according to an embodiment of the present invention will be described in detail with reference to FIGS.

본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판은 박막 트랜지스터부(TFT_A)와 핀 다이오드부(PIN_A)가 정의된 베이스 기판(210), 박막 트랜지스터부(TFT_A)의 베이스 기판(210) 상에 배치된 게이트 전극(213), 핀 다이오드부(PIN_A)의 베이스 기판(210) 상에 배치되며, 하부 전극(215), 하부 전극(215) 상에 배치된 핀층(223), 핀층(223) 상에 배치된 상부 전극(225)을 포함하는 핀 다이오드(220), 게이트 전극(213)과 핀 다이오드(220)를 덮도록 배치되며, 하부 전극(215)에 대응되는 제1 컨택홀(235) 및 상부 전극(225)에 대응되는 제2 컨택홀(237)을 구비하는 제1 보호층(233)을 포함한다.An array substrate for an X-ray detector according to an embodiment of the present invention includes a base substrate 210 on which a thin film transistor portion TFT_A and a pin diode portion PIN_A are defined, The pinned layer 223 disposed on the lower electrode 215 and the lower electrode 215 and the pinned layer 223 disposed on the base substrate 210 of the pinned diode PIN_A A first contact hole 235 disposed to cover the gate electrode 213 and the pin diode 220 and corresponding to the lower electrode 215, And a first protective layer 233 having a second contact hole 237 corresponding to the upper electrode 225.

또한 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판은 제1 보호층(233) 상에, 게이트 전극(213)에 대응되도록 배치된 반도체층(241), 제1 보호층(233) 상에 배치되며, 일단이 반도체층(241)에 연결된 제1 전극(243), 제1 보호층(233) 상에 배치되며, 제1 전극(243)과 이격되도록 배치되되, 일단이 반도체층(241)에 연결되고 타단은 제1 컨택홀(235)을 통해 하부 전극(215)과 연결된 제2 전극(245), 제1 보호층(233) 상에 배치되며, 제2 컨택홀(237)을 통해 상부 전극(225)과 연결된 바이어스 전극(247) 및 제1 전극(243), 반도체층(241), 제2 전극(245) 및 바이어스 전극(247)을 덮도록 배치된 제2 보호층(253)을 더 포함한다.An array substrate for an X-ray detector according to an embodiment of the present invention includes a semiconductor layer 241 disposed on the first passivation layer 233 so as to correspond to the gate electrode 213, And is disposed on the first electrode 243 connected to the semiconductor layer 241 and the first passivation layer 233 so as to be spaced apart from the first electrode 243 and has one end connected to the semiconductor layer 241, A second electrode 245 connected to the lower electrode 215 through the first contact hole 235 and a second protection layer 233 via the second contact hole 237, A second protective layer 253 disposed to cover the bias electrode 247 and the first electrode 243, the semiconductor layer 241, the second electrode 245, and the bias electrode 247 connected to the electrode 225, .

아울러 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판은 베이스 기판(210)에 패드부(PAD_A)가 추가로 정의되고, 패드부(PAD_A)의 베이스 기판(210) 상에 배치된 게이트 패드 전극(217), 게이트 패드 전극(217)을 덮도록 배치되며, 게이트 패드 전극(217)에 대응되는 제3 컨택홀(239)을 구비하는 제1 보호층(233), 제1 보호층(233) 상에 배치되며, 제3 컨택홀(239)을 통해 게이트 패드 전극(217)과 연결된 바이어스 패드 전극(249) 및 바이어스 패드 전극(249)을 덮도록 배치되며, 바이어스 패드 전극(249) 상에 대응되는 제4 컨택홀(255)을 구비하는 제2 보호층(253)을 추가적으로 더 포함한다.The array substrate for an X-ray detector according to an embodiment of the present invention further includes a pad portion PAD_A on the base substrate 210 and a gate pad electrode PAD_A disposed on the base substrate 210 of the pad portion PAD_A. A first passivation layer 233 and a first passivation layer 233 which are disposed to cover the gate pad electrode 217 and the gate pad electrode 217 and have a third contact hole 239 corresponding to the gate pad electrode 217, And is disposed on the bias pad electrode 249 so as to cover the bias pad electrode 249 and the bias pad electrode 249 connected to the gate pad electrode 217 through the third contact hole 239, And a second protective layer 253 having a fourth contact hole 255 formed thereon.

일 방향으로 배열된 게이트 라인(211)들과 게이트 라인(211)에 직교하는 일 방향으로 배열된 데이터 라인(212)들에 의해서 교차되는 영역에 의해서 화소 영역이 정의되며, 하나의 화소당 박막 트랜지스와 핀 다이오드(220)가 배치되게 된다.A pixel region is defined by the gate lines 211 arranged in one direction and the data lines 212 arranged in one direction orthogonal to the gate lines 211, And a pin and a diode 220 are disposed.

베이스 기판(210)은 박막 트랜지스터부(TFT_A), 핀 다이오드부(PIN_A) 및 패드부(PAD_A)와 같이 각 영역이 정의되며, 상기 영역들은 나란하게 옆으로 배치된다. 상기 정의된 영역은 물리적으로 나뉜 영역이 아니라 관념적으로 나뉜 영역으로, 각 영역들은 중복되는 영역이 존재하도록 배치될 수도 있다.The base substrate 210 is defined as each region such as a thin film transistor portion TFT_A, a pin diode portion PIN_A and a pad portion PAD_A, and the regions are arranged side by side. The defined region is not a physically divided region but an ideally divided region, and each region may be arranged so that overlapping regions exist.

먼저 박막 트랜지스터부(TFT_A)의 베이스 기판(210) 상에는 게이트 라인(211)으로부터 연장된 게이트 전극(213)이 배치된다. 게이트 전극(213)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.First, on the base substrate 210 of the thin film transistor section TFT_A, a gate electrode 213 extending from the gate line 211 is disposed. The gate electrode 213 is formed of one or an alloy selected from the group consisting of Mo, Al, Cr, Au, Ti, Ni, And may be a single layer or a multilayer.

핀 다이오드부(PIN_A)의 베이스 기판(210)상에는 핀 다이오드(220)의 하부 전극(215)이 배치된다. 하부 전극(215)은 박막 트랜지스터부(TFT_A)의 게이트 전극(213)과 동일한 패터닝 공정으로 동시에 형성되는 것으로 동일한 층 상에 동일한 물질로 구성된다.A lower electrode 215 of the pin diode 220 is disposed on the base substrate 210 of the pin diode part PIN_A. The lower electrode 215 is formed simultaneously with the same patterning process as the gate electrode 213 of the thin film transistor section TFT_A, and is formed of the same material on the same layer.

하부 전극(215) 상에는 N형의 불순물이 포함된 N(Negative)형 반도체층(미도시), 불순물이 포함되지 않은 진성(Intrinsic) 반도체층(미도시), P형의 불순물이 포함된 P(Positive)형 반도체층(미도시)이 차례대로 적층된 핀(PIN)층이 배치되고, 핀층(223) 상에는 상부 전극(225)이 배치되어 핀 다이오드(220)가 구성된다.An N-type semiconductor layer (not shown) containing an N-type impurity, an intrinsic semiconductor layer (not shown) containing no impurity, a P-type impurity containing a P- And a pin diode 220 is formed on the pinned layer 223 by disposing an upper electrode 225 on the pinned layer 223.

진성 반도체층(241)은 N형 반도체층 및 P형 반도체층보다 상대적으로 두껍게 형성될 수 있다. 핀층(223)은 에너지원으로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어지며, 예를 들어 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.The intrinsic semiconductor layer 241 may be formed to be relatively thicker than the N-type semiconductor layer and the P-type semiconductor layer. The pinned layer 223 is formed to include a material capable of converting an X-ray emitted from an energy source into an electrical signal. For example, the pinned layer 223 may include a material such as a-Se, HgI 2 , CdTe, PbO, PbI 2 , BiI 3 , ≪ / RTI >

상부 전극(225)은 엑스레이를 조사 받아 파장을 변환시키는 신틸레이터(270)로부터의 광 전달 효율을 증가시키기 위하여 ITO나 IZO와 같은 투명의 도전성 물질로 형성되는 것이 바람직하다. The upper electrode 225 is preferably formed of a transparent conductive material such as ITO or IZO in order to increase light transmission efficiency from the scintillator 270 which receives the X-ray and converts the wavelength.

이 때 핀층(223)은 하부 전극(215)의 내측에 위치하도록 배치된다. 구체적으로는 핀층(223)의 길이는 하부 전극(215)의 길이보다 짧게 설정되어, 하부 전극(215) 상에 배치된 핀층(223)에 의해서 하부 전극(215)이 완전히 가려지는 것이 아니라 일부 하부 전극(215)의 영역이 외부로 노출되도록 한다. 핀층(223)의 양쪽 끝단 모두 하부 전극(215)의 내측에 위치할 수도 있고 핀층(223)의 한쪽 끝단만 하부 전극(215)의 내측에 위치할 수도 있다. 단, 핀층(223)의 한쪽 끝단만 하부 전극(215)의 내측에 위치하는 경우 박막 트랜지스터(240)에 가까운 하부 전극(215)의 영역이 외부로 노출되도록 한다.At this time, the pinned layer 223 is disposed inside the lower electrode 215. More specifically, the length of the pinned layer 223 is set to be shorter than the length of the lower electrode 215, so that the lower electrode 215 is not completely covered by the pinned layer 223 disposed on the lower electrode 215, So that the area of the electrode 215 is exposed to the outside. Both ends of the pinned layer 223 may be located inside the lower electrode 215 or only one end of the pinned layer 223 may be located inside the lower electrode 215. However, when only one end of the pinned layer 223 is located inside the lower electrode 215, the region of the lower electrode 215 close to the TFT 240 is exposed to the outside.

이는 후술할 하부 전극(215)에 대응되는 컨택홀의 형성을 위한 것으로 이렇게 노출된 하부 전극(215)의 영역을 통해서 박막 트랜지스터(240)와 전기적으로 연결되게 된다.This is for forming a contact hole corresponding to the lower electrode 215 to be described later, and is electrically connected to the thin film transistor 240 through the exposed region of the lower electrode 215.

박막 트랜지스터부(TFT_A)와 핀 다이오드부(PIN_A) 상에는 게이트 전극(213)과 핀 다이오드(220)를 덮도록 제1 보호층(233)이 배치된다. 이 때 제1 보호층(233)은 핀 다이오드(220)의 하부 전극(215)에 대응되는 제1 컨택홀(235) 및 핀 다이오드(220)의 상부 전극(225)에 대응되는 제2 컨택홀(237)을 포함하도록 구비된다. 이 때 제1 컨택홀(235)은 전술한 바와 같이 핀 다이오드(220)의 핀층(223)이 배치되지 않은 하부 전극(215)의 영역에 대응되도록 구비된다.A first passivation layer 233 is disposed on the thin film transistor section TFT_A and the pin diode section PIN_A to cover the gate electrode 213 and the pin diode 220. [ The first passivation layer 233 may include a first contact hole 235 corresponding to the lower electrode 215 of the pin diode 220 and a second contact hole 235 corresponding to the upper electrode 225 of the pin diode 220. [ (237). The first contact hole 235 is formed so as to correspond to the region of the lower electrode 215 where the pinned layer 223 of the pin diode 220 is not disposed, as described above.

제1 보호층(233)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다.The first passivation layer 233 may be a single layer or multiple layers of a silicon oxide (SiOx) or silicon nitride (SiNx) layer.

게이트 전극(213)에 대응되도록 배치된 제1 보호층(233) 상에는 반도체층(241)이 배치된다. 본 발명에 따른 박막 트랜지스터(240)는 IGZO(indium gallium zinc oxide) 물질로 이루어진 산화물 박막 트랜지스터(Oxide TFT)를 일례로 설명하고 있지만, 이에 한정되는 것은 아니며 LTPS(Low Temperature Polycrystalline Silicon)나 비정질 실리콘 박막 트랜지스터(a-Si TFT)가 사용될 수도 있다.A semiconductor layer 241 is disposed on the first passivation layer 233 disposed to correspond to the gate electrode 213. The thin film transistor 240 according to the present invention is an oxide thin film transistor formed of an indium gallium zinc oxide (IGZO) material. However, the present invention is not limited thereto, and may be a low temperature polycrystalline silicon (LTPS) A transistor (a-Si TFT) may be used.

반도체층(241) 상에는 반도체층(241)의 일부 영역을 덮도록 배치된 제1 전극(243)과, 제1 전극(243)과 이격된 제2 전극(245)이 배치된다. 구체적으로는 제1 전극(243)의 일단은 반도체층(241)의 일단의 일부 영역을 덮도록 배치되어 반도체층(241)에 연결될 수 있다. 제2 전극(245)의 일단은 반도체층(241)의 일단의 일부 영역을 덮도록 배치되어 반도체층(241)에 연결될 수 있으며, 제2 전극(245)의 타단은 제1 보호층(233)의 제1 컨택홀(235)을 통해 핀 다이오드(220)의 하부 전극(215)과 연결된다.A first electrode 243 disposed to cover a part of the semiconductor layer 241 and a second electrode 245 spaced apart from the first electrode 243 are disposed on the semiconductor layer 241. [ Specifically, one end of the first electrode 243 may be disposed to cover a part of one end of the semiconductor layer 241 and may be connected to the semiconductor layer 241. One end of the second electrode 245 may be disposed so as to cover a part of one end of the semiconductor layer 241 and may be connected to the semiconductor layer 241. The other end of the second electrode 245 may be connected to the first passivation layer 233, And is connected to the lower electrode 215 of the pin diode 220 through the first contact hole 235 of the pin diode 220.

이 때 제1/제2 전극(243, 245)과 반도체층(241)의 사이에는 접촉 저항 감소를 위한 오믹 컨택층이 형성될 수도 있다. 다만, 반도체층(241)이 IGZO로 이루어지는 경우 전기적 접촉 특성이 우수하기 때문에 오믹 컨택층의 형성이 생략될 수도 있다.At this time, an ohmic contact layer may be formed between the first and second electrodes 243 and 245 and the semiconductor layer 241 to reduce contact resistance. However, when the semiconductor layer 241 is made of IGZO, the formation of the ohmic contact layer may be omitted since the electrical contact property is excellent.

아울러 핀 다이오드부(PIN_A)의 제1 보호층(233) 상에는 핀 다이오드(220)의 제2 컨택홀(237)을 통해 상부 전극(225)과 연결된 바이어스 전극(247)이 배치된다. 이 때 제1 전극(243), 제2 전극(245) 및 바이어스 전극(247)은 동일한 패터닝 공정으로 동시에 형성되는 것으로 동일한 층 상에 동일한 물질로 구성된다.A bias electrode 247 connected to the upper electrode 225 is disposed on the first passivation layer 233 of the PIN diode PIN_A via the second contact hole 237 of the pin diode 220. In this case, the first electrode 243, the second electrode 245, and the bias electrode 247 are simultaneously formed by the same patterning process, and are formed of the same material on the same layer.

제1 전극(243), 제2 전극(245) 및 바이어스 전극(247)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있지만 이에 한정되는 것은 아니며, 단일층 또는 다중층으로 이루어질 수 있다. The first electrode 243, the second electrode 245 and the bias electrode 247 may be formed of a metal such as molybdenum (Mo), aluminum (Al), chrome (Cr), gold (Au), titanium (Ti) Copper (Cu), or an alloy thereof, but is not limited thereto, and may be a single layer or a multilayer.

제1 전극(243)은 데이터 라인(212)으로부터 연장되며, 바이어스 전극(247)은 바이어스 라인(214)으로부터 연장된다. 바이어스 전극(247)은 핀 다이오드(220)의 상부 전극(225)과 연결되어 핀 다이오드(220)의 전자 또는 정공을 제어할 수 있는 바이어스 전압을 인가한다. 이 때 제1 전극(243)은 소스 전극, 제2 전극(245)은 드레인 전극이 될 수 있으며, 반대로 제1 전극(243)이 드레인 전극, 제2 전극(245)이 소스 전극이 될 수도 있다. The first electrode 243 extends from the data line 212 and the bias electrode 247 extends from the bias line 214. The bias electrode 247 is connected to the upper electrode 225 of the pin diode 220 to apply a bias voltage capable of controlling electrons or holes of the pin diode 220. In this case, the first electrode 243 may be a source electrode and the second electrode 245 may be a drain electrode. Alternatively, the first electrode 243 may be a drain electrode and the second electrode 245 may be a source electrode .

그리고 제2 보호층(253) 상에는, 반도체층(241)에 대응되도록 광차단층(260)(Light Shield)이 배치되어 하부의 반도체층(241)에 광이 직접 조사되는 것을 차단해주는 역할을 해주어 반도체층(241)의 손상을 감소시킨다.A light shield 260 is disposed on the second passivation layer 253 so as to correspond to the semiconductor layer 241 to prevent direct light from being irradiated to the semiconductor layer 241, Thereby reducing damage to layer 241.

제2 보호층(253) 상에는 신틸레이터(270)가 구비되어 엑스레이 검출기(200)를 구성할 수 있다. 이 때 제2 보호층(253)상에는 유기 절연층이 형성되어 신틸레이터(270)는 유기 절연층 상에 구비될 수 있다. 신틸레이터(270)는 필름과 같은 형태로 부착될 수도 있으며, 별도의 성장 공정을 통해서 제2 보호층(253) 상에 형성될 수도 있다. 신틸레이터(270)는 세슘 요오드화합물(cesium iodide)로 이루어질 수 있다.A scintillator 270 is provided on the second protective layer 253 to configure the x-ray detector 200. At this time, an organic insulating layer may be formed on the second passivation layer 253, and the scintillator 270 may be provided on the organic insulating layer. The scintillator 270 may be attached in the form of a film or may be formed on the second protective layer 253 through a separate growth process. The scintillator 270 may be made of a cesium iodide.

상기의 구성을 갖는 엑스레이 검출기(200)는 다음과 같이 작동한다.The X-ray detector 200 having the above-described configuration operates as follows.

엑스레이 검출기(200)에 조사된 엑스레이는 신틸레이터(270)에서 가시광선 영역의 광으로 변환된다. 가시광선 영역의 광은 핀 다이오드(220)의 핀층(223)에서 전자 신호로 변환이 된다. 구체적으로는 핀층(223)에 가시광선 영역의 광이 조사되면 진성 반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공과 전자가 전기장에 의해 드리프트(Drift)되어 각각 P형 반도체층과 N형 반도체층에서 수집된다. The x-rays irradiated to the x-ray detector 200 are converted into light in the visible light region in the scintillator 270. The light in the visible light region is converted into an electronic signal in the pinned layer 223 of the pin diode 220. Specifically, when the light in the visible light region is irradiated to the pinned layer 223, the intrinsic semiconductor layer is depleted by the P-type semiconductor layer and the N-type semiconductor layer to generate an electric field therein, Holes and electrons are drifted by an electric field to be collected in the P-type semiconductor layer and the N-type semiconductor layer, respectively.

핀 다이오드(220)는 가시광선 영역의 광을 전자 신호로 변환하여 박막 트랜지스터(240)와 전기적으로 연결된 제2 전극(245)을 통해서 박막 트랜지스터(240)에 전달하게 된다. 이렇게 전달된 전자 신호는 박막 트랜지스터(240)의 제1 전극(243)과 연결된 데이터 라인(212)을 거쳐서 영상 신호로 표시되게 된다.The pin diode 220 converts light in the visible light region into an electric signal and transmits the light to the thin film transistor 240 through the second electrode 245 electrically connected to the thin film transistor 240. The transmitted electron signal is displayed as a video signal through a data line 212 connected to the first electrode 243 of the thin film transistor 240.

한편, 패드부(PAD_A)로 정의된 베이스 기판(210)상에는 게이트 패드 전극(217)이 배치된다. 게이트 패드 전극(217)은 박막 트랜지스터부(TFT_A)의 게이트 전극(213) 및 핀 다이오드부(PIN_A)의 하부 전극(215)과 동일한 패터닝 공정으로 동시에 형성되는 것으로 동일한 층 상에 동일한 물질로 구성된다.On the other hand, a gate pad electrode 217 is disposed on the base substrate 210 defined by the pad portion PAD_A. The gate pad electrode 217 is formed simultaneously with the gate electrode 213 of the thin film transistor section TFT_A and the lower electrode 215 of the pin diode section PIN_A by the same patterning process and is formed of the same material on the same layer .

게이트 패드 전극(217)상에는 게이트 패드 전극(217)을 덮도록 배치되며, 게이트 패드 전극(217)에 대응되는 제3 컨택홀(239)을 구비하는 제1 보호층(233)이 배치된다. 이 때 패드부(PAD_A)의 제1 보호층(233)은 박막 트랜지스터부(TFT_A)와 핀 다이오드부(PIN_A)의 제1 보호층(233)으로부터 연장된 동일한 보호층을 의미한다.A first passivation layer 233 is disposed on the gate pad electrode 217 and covers the gate pad electrode 217 and has a third contact hole 239 corresponding to the gate pad electrode 217. The first protective layer 233 of the pad portion PAD_A means the same protective layer extending from the first protective layer 233 of the thin film transistor portion TFT_A and the PIN diode portion PIN_A.

제1 보호층(233)상에는 제3 컨택홀(239)을 통해 게이트 패드 전극(217)과 연결된 바이어스 패드 전극(249)이 배치된다. 이 때 바이어스 패드 전극(249)은 박막 트랜지스터부(TFT_A)의 제1 전극(243), 제2 전극(245) 및 핀 다이오드부(PIN_A)의 바이어스 전극(247)과 동일한 패터닝 공정으로 동시에 형성되는 것으로 동일한 층 상에 동일한 물질로 구성된다.A bias pad electrode 249 connected to the gate pad electrode 217 through the third contact hole 239 is disposed on the first passivation layer 233. At this time, the bias pad electrode 249 is simultaneously formed in the same patterning process as the first electrode 243, the second electrode 245, and the bias electrode 247 of the PIN diode portion PIN_A of the thin film transistor portion TFT_A On the same layer.

바이어스 패드 전극(249) 상에는 바이어스 패드 전극(249)을 덮도록 배치되며, 바이어스 패드 전극(249)에 대응되는 제4 컨택홀(255)을 구비하는 제2 보호층(253)이 배치된다. 이 때 패드부(PAD_A)의 제2 보호층(253) 또한 박막 트랜지스터부(TFT_A)와 핀 다이오드부(PIN_A)의 제2 보호층(253)으로부터 연장된 동일한 보호층을 의미한다.A second passivation layer 253 is disposed on the bias pad electrode 249 so as to cover the bias pad electrode 249 and has a fourth contact hole 255 corresponding to the bias pad electrode 249. The second protective layer 253 of the pad portion PAD_A also means the same protective layer extending from the second protective layer 253 of the thin film transistor portion TFT_A and the pin diode portion PIN_A.

이하에서는 도 6에 도시된 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판의 제조 공정을 참조하여 설명하도록 한다.Hereinafter, a manufacturing process of an array substrate for an X-ray detector according to an embodiment of the present invention shown in FIG. 6 will be described.

본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판의 제조 방법은, A method of manufacturing an array substrate for an X-ray detector according to an embodiment of the present invention includes:

i) 베이스 기판(210)에 박막 트랜지스터부(TFT_A)와 핀 다이오드부(PIN_A)를 정의하는 단계, i) defining a thin film transistor section TFT_A and a pin diode section PIN_A on the base substrate 210,

ii) 박막 트랜지스터부(TFT_A)로 정의된 베이스 기판(210) 상에 게이트 전극(213)을 형성하고, 핀 다이오드(220)로 정의된 베이스 기판(210) 상에 하부 전극(215), 핀층(223), 상부 전극(225)을 포함하는 핀 다이오드(220)를 형성하되, 게이트 전극(213)과 상기 하부 전극(215)은 동일한 패터닝 공정으로 형성하는 단계, ii) A gate electrode 213 is formed on a base substrate 210 defined as a thin film transistor section TFT_A and a lower electrode 215 and a pinned layer are formed on a base substrate 210 defined as a pin diode 220. [ 223 and an upper electrode 225. The gate electrode 213 and the lower electrode 215 are formed by the same patterning process,

iii) 게이트 전극(213)과 핀 다이오드(220)를 덮도록 제1 보호층(233)을 형성하는 단계, iii) forming a first passivation layer 233 to cover the gate electrode 213 and the pin diode 220,

iv) 게이트 전극(213)과 대응되는 제1 보호층(233) 상에 반도체층(241)을 형성하는 단계,iv) forming a semiconductor layer 241 on the first passivation layer 233 corresponding to the gate electrode 213,

v) 제1 보호층(233)에 하부 전극(215)과 대응되는 제1 컨택홀(235)과 상부 전극(225)과 대응되는 제2 컨택홀(237)을 동일한 패터닝 공정으로 형성하는 단계,v) forming a first contact hole 235 corresponding to the lower electrode 215 and a second contact hole 237 corresponding to the upper electrode 225 in the first protective layer 233 by the same patterning process;

vi) 제1 보호층(233) 상에, 일단이 반도체층(241)과 연결되는 제1 전극(243), 제1 전극(243)과 이격되고, 일단이 반도체층(241)과 연결되고 타단은 제1 컨택홀(235)을 통해 하부 전극(215)과 연결되는 제2 전극(245) 및 제2 컨택홀(237)을 통해 상부 전극(225)과 연결되는 바이어스 전극(247)을 동일한 패터닝 공정으로 형성하는 단계,vi) The first electrode 243 and the first electrode 243, one end of which is connected to the semiconductor layer 241, the other end of which is connected to the semiconductor layer 241, The second electrode 245 connected to the lower electrode 215 through the first contact hole 235 and the bias electrode 247 connected to the upper electrode 225 through the second contact hole 237 are patterned Forming,

vii) 제1 전극(243), 제2 전극(245) 및 바이어스 전극(247)을 덮도록 제2 보호층(253)을 형성하는 단계를 포함한다.vii) forming a second passivation layer 253 to cover the first electrode 243, the second electrode 245, and the bias electrode 247.

또한, 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판의 제조 방법은,According to another aspect of the present invention, there is provided a method of manufacturing an array substrate for an X-

i) 베이스 기판(210)에 패드부(PAD_A)를 추가로 정의하는 단계,i) further defining a pad portion (PAD_A) on the base substrate (210)

ii) 패드부(PAD_A)로 정의된 베이스 기판(210) 상에 게이트 패드 전극(217)을 형성하는 단계,ii) forming a gate pad electrode 217 on the base substrate 210 defined as the pad portion PAD_A,

iii) 게이트 패드 전극(217)을 덮되, 게이트 패드 전극(217)에 대응되는 제3 컨택홀(239)을 포함하도록 제1 보호층(233)을 형성하는 단계,iii) forming a first passivation layer 233 covering the gate pad electrode 217 and including a third contact hole 239 corresponding to the gate pad electrode 217,

iv) 제1 보호층(233) 상에, 제3 컨택홀(239)을 통해 게이트 패드 전극(217)과 연결되도록 바이어스 패드 전극(249)을 형성하는 단계 및iv) forming a bias pad electrode 249 on the first passivation layer 233 to be connected to the gate pad electrode 217 through the third contact hole 239 and

v) 바이어스 패드 전극(249)을 덮되, 바이어스 패드 전극(249)에 대응되는 제4 컨택홀(255)을 포함하도록 제2 보호층(253)을 형성하는 단계를 더 포함하며,v) forming a second passivation layer 253 covering the bias pad electrode 249 and including a fourth contact hole 255 corresponding to the bias pad electrode 249,

vi) 게이트 패드 전극(217)은 게이트 전극(213) 및 하부 전극(215)과 동일한 패터닝 공정으로 형성하고, 바이어스 패드 전극(249)은 제1 전극(243), 제2 전극(245), 바이어스 전극(247)과 동일한 패터닝 공정으로 형성하는 단계를 포함한다.vi) The gate pad electrode 217 is formed by the same patterning process as the gate electrode 213 and the lower electrode 215. The bias pad electrode 249 is formed by a first electrode 243, a second electrode 245, Electrode 247 in the same patterning process.

이하에서는 마스크 공정을 기준으로 도 6에 따른 본 발명의 일 실시예에 따른 제조 공정에 대해서 설명하도록 한다.Hereinafter, a manufacturing process according to an embodiment of the present invention as shown in FIG. 6 will be described with reference to a mask process.

이하에서 설명하는 각 층에 대한 패턴 형성 방법은 당업계에서 통상의 기술자가 실시하는 기술인, 증착(Deposition), 포토레지스트 도포(PR Coating), 노광(Exposure), 현상(Develop), 식각(Etch), 포토레지스트 박리(PR Strip)를 포함하는 포토리소그래피(Photoliyhography) 공정을 이용하는 바 이에 대한 자세한 설명은 생략한다. 예를 들어 증착의 경우 금속 재료일 경우에는 스퍼터링(Sputtering), 반도체나 절연막인 경우에는 플라즈마 화학증착(Plasma Enhanced Vapor Deposition; PECVD)와 같은 방법을 나누어서 사용할 수 있으며, 식각의 경우에도 재료에 따라 건식 식각 및 습식 식각을 선택하여 사용할 수 있는 것으로 당업계에서 통상의 기술자가 실시하는 기술을 적절히 적용한다.The pattern formation method for each layer described below may be performed by a conventional technique in the art such as deposition, photoresist coating (PR coating), exposure (exposure), development (development), etching (etch) , Photoresist stripping (PR strip) is used as a photolithography process, and a detailed description thereof will be omitted. For example, in the case of deposition, a method such as sputtering in the case of a metal material and plasma enhanced plating (PECVD) in the case of a semiconductor or an insulating film can be used. In the case of etching, Etching and wet etching can be selected and used, and the techniques practiced by the ordinary artisan in the art are suitably applied.

먼저 박막 트랜지스터부(TFT_A), 핀 다이오드부(PIN_A) 및 패드부(PAD_A)로 정의된 베이스 기판(210)상에 게이트 전극막(미도시)을 형성한다. 그리고 제1 마스크 공정(도 6a)을 이용하여 박막 트랜지스터부(TFT_A)에는 게이트 전극(213), 핀 다이오드부(PIN_A)에는 하부 전극(215), 패드부(PAD_A)에는 게이트 패드 전극(217)을 동일한 패터닝 공정으로 동시에 형성한다.A gate electrode film (not shown) is first formed on a base substrate 210 defined by a thin film transistor portion TFT_A, a pin diode portion PIN_A, and a pad portion PAD_A. 6A), a gate electrode 213 is formed on the thin film transistor portion TFT_A, a lower electrode 215 is formed on the PIN diode portion PIN_A, a gate pad electrode 217 is formed on the pad portion PAD_A, Are simultaneously formed by the same patterning process.

그리고 게이트 전극(213), 하부 전극(215) 및 게이트 패드 전극(217)을 포함하여 박막 트랜지스터부(TFT_A), 핀 다이오드부(PIN_A) 및 화소부를 덮도록 핀막(222)과 상부 전극막(224)을 형성한다.The pin film 222 and the upper electrode film 224 are formed to cover the thin film transistor part TFT_A, the pin diode part PIN_A and the pixel part including the gate electrode 213, the lower electrode 215 and the gate pad electrode 217. [ ).

다음으로는 상부 전극막(224)과 핀막(222)에 제2 마스크 공정(도 6b)을 실시하여, 하부 전극(215)에 대응되는 상부 전극(225)과 핀층(223)을 형성한다. 핀층(223)은 상부 전극(225)과 동일한 패턴으로 형성하는 것이 바람직하다. 이 때 상부 전극(225)과 핀층(223)은 하부 전극(215)의 내측에 위치하도록 형성한다.Next, a second mask process (FIG. 6B) is performed on the upper electrode film 224 and the pin film 222 to form the upper electrode 225 and the pinned layer 223 corresponding to the lower electrode 215. The pinned layer 223 is preferably formed in the same pattern as the upper electrode 225. At this time, the upper electrode 225 and the pinned layer 223 are formed to be located inside the lower electrode 215.

구체적으로는 핀층(223)은 하부 전극(215)보다 내측으로 위치하도록 길이를 더 짧게 형성한다. 핀층(223)의 양쪽 끝단이 하부 전극(215)보다 내측에 위치할 수도 있고, 핀층(223)의 한쪽 끝단이 하부 전극(215)보다 내측에 위치할 수도 있다. 단 핀층(223)의 한쪽 끝단이 하부 전극(215)보다 내측에 위치하는 경우 인접한 박막 트랜지스터(240)와 가까운 핀층(223)의 끝단이 하부 전극(215)보다 내측에 위치하도록 한다. 이는 추후 형성할 박막 트랜지스터(240)의 게이트 전극(213)과 핀 다이오드(220)의 하부 전극(215)을 연결하는 제2 전극(245)과의 접속을 위한 것으로, 핀 다이오드(220)의 하부 전극(215)과 제2 전극(245)이 접속 가능하도록 충분한 공간을 확보하는 것이 바람직하다.Specifically, the pinned layer 223 is formed to have a shorter length so as to be located inward of the lower electrode 215. Both ends of the pinned layer 223 may be located on the inner side of the lower electrode 215 and one end of the pinned layer 223 may be located on the inner side of the lower electrode 215. When one end of the fin layer 223 is located inside the lower electrode 215, the end of the pin layer 223 close to the adjacent thin film transistor 240 is located inside the lower electrode 215. This is for connecting the gate electrode 213 of the thin film transistor 240 to be formed later with the second electrode 245 connecting the lower electrode 215 of the pin diode 220, It is desirable to secure a sufficient space so that the electrode 215 and the second electrode 245 can be connected.

그리고 게이트 전극(213), 핀 다이오드(220) 및 게이트 패드 전극(217)을 덮도록 박막 트랜지스터부(TFT_A), 핀 다이오드부(PIN_A) 및 패드부(PAD_A)에 제1 보호층(233)을 형성한다.A first passivation layer 233 is formed on the thin film transistor section TFT_A, the pin diode section PIN_A and the pad section PAD_A so as to cover the gate electrode 213, the pin diode 220 and the gate pad electrode 217 .

다음으로는 제3 마스크 공정(도 6c)을 이용하여 게이트 전극(213)과 대응되는 제1 보호층(233) 상에 반도체층(241)을 형성한다. 반도체층(241)을 형성하는 공정은 앞서 설명한 핀층(223)을 형성하여 핀 다이오드(220)를 형성하는 공정 이후에 진행되는 것이 바람직하다. 이는 핀층(223)의 형성 과정에서 진행되는 수소(H) 도핑에 의해서 반도체층(241)이 손상되는 것을 막아주는 효과가 있다. Next, the semiconductor layer 241 is formed on the first passivation layer 233 corresponding to the gate electrode 213 using the third mask process (FIG. 6C). The process of forming the semiconductor layer 241 may be performed after the pinned layer 220 is formed by forming the pinned layer 223 described above. This has the effect of preventing the semiconductor layer 241 from being damaged by the hydrogen (H) doping which proceeds in the process of forming the pinned layer 223.

다음으로는 제1 보호층(233)에 제4 마스크 공정(도 6d)을 사용하여 하부 전극(215)에 대응되는 제1 컨택홀(235), 상부 전극(225)에 대응되는 제2 컨택홀(237) 및 게이트 패드 전극(217)에 대응되는 제3 컨택홀(239)을 동일한 패터닝 공정으로 동시에 형성한다.Next, a first contact hole 235 corresponding to the lower electrode 215 is formed on the first passivation layer 233 using a fourth mask process (FIG. 6D), a second contact hole 235 corresponding to the upper electrode 225, The second contact hole 237 and the third contact hole 239 corresponding to the gate pad electrode 217 are simultaneously formed by the same patterning process.

다음으로는 박막 트랜지스터부(TFT_A), 핀 다이오드부(PIN_A) 및 패드부(PAD_A)를 덮도록 금속막(미도시)을 형성한다. 그리고 소스/드레인 전극막(미도시)에 제5 마스크 공정(도 6e)을 이용하여, 일단이 반도체층(241)과 연결되는 제1 전극(243), 제1 전극(243)과 이격되고, 일단이 반도체층(241)과 연결되고 타단은 제1 컨택홀(235)을 통해 하부 전극(215)과 연결되는 제2 전극(245), 제2 컨택홀(237)을 통해 상부 전극(225)과 연결되는 바이어스 전극(247) 및 제3 컨택홀(239)을 통해 게이트 패드 전극(217)과 연결되는 바이어스 패드 전극(249)을 동일한 패터닝 공정으로 동시에 형성한다.Next, a metal film (not shown) is formed to cover the thin film transistor section TFT_A, the pin diode section PIN_A, and the pad section PAD_A. The first electrode 243 and the first electrode 243 connected to the semiconductor layer 241 at one end are spaced apart from each other by a fifth mask process (FIG. 6E) on a source / drain electrode film (not shown) A second electrode 245 having one end connected to the semiconductor layer 241 and the other end connected to the lower electrode 215 through the first contact hole 235 and the upper electrode 225 through the second contact hole 237, And the bias pad electrode 249 connected to the gate pad electrode 217 via the third contact hole 239 are simultaneously formed in the same patterning process.

이 때 제1 전극(243)은 반도체층(241) 일단의 일부 영역을 덮도록 형성하고, 제2 전극(245)은 반도체층(241) 타단의 일부 영역을 덮도록 형성하는 것이 바람직하다.It is preferable that the first electrode 243 is formed so as to cover a part of one end of the semiconductor layer 241 and the second electrode 245 is formed to cover a part of the other end of the semiconductor layer 241.

다음으로는 박막 트랜지스터부(TFT_A), 핀 다이오드부(PIN_A) 및 패드부(PAD_A)를 덮도록 제2 보호층(253)을 형성한다. 이 때 제2 보호층(253)에 제6 마스크 공정(도 6f)을 이용하여 바이어스 패드 전극(249)에 대응되는 제4 컨택홀(255)을 형성한다.Next, the second passivation layer 253 is formed to cover the thin film transistor portion TFT_A, the pin diode portion PIN_A, and the pad portion PAD_A. At this time, a fourth contact hole 255 corresponding to the bias pad electrode 249 is formed in the second passivation layer 253 using the sixth mask process (FIG. 6F).

다음으로는 제7 마스크 공정(도 6g)을 이용하여 박막 트랜지스터부(TFT_A)의 반도체층(241)에 대응되는 제2 보호층(253) 상에 광차단층(260)을 형성한다.Next, a light blocking layer 260 is formed on the second passivation layer 253 corresponding to the semiconductor layer 241 of the thin film transistor section TFT_A using the seventh mask process (Fig. 6G).

이와 같이 본 발명에 따른 엑스레이 검출기용 어레이 기판의 제조 공정은 10 마스크 공정을 사용하였던 종래 기술 대비 최소 3 마스크 이상을 감소시킬 수 있어 제조 비용의 절감 및 공정의 단순화에 대한 효과를 얻을 수 있다. As described above, the manufacturing process of the array substrate for the X-ray detector according to the present invention can reduce at least 3 masks compared to the conventional technique using the 10 mask process, thereby reducing manufacturing cost and simplifying the process.

또한 엑스레이 검출기용 어레이 기판의 전체적인 두께의 감소를 통해서 엑스레이 검출기(200)의 전체 두께 감소 효과도 얻을 수 있다. 특히 어레이 기판의 두께 감소는 패드부(PAD_A)에서의 단차 발생으로 인한 불량을 감소시켜주는 효과가 있는데 이는 도 7을 통해서 자세히 설명하도록 한다.Also, by reducing the overall thickness of the array substrate for the X-ray detector, the entire thickness of the X-ray detector 200 can be reduced. Particularly, the decrease in the thickness of the array substrate has the effect of reducing the defect caused by the step difference in the pad portion PAD_A, which will be described in detail with reference to FIG.

종래의 엑스레이 검출기용 어레이 기판은 전체적으로 두께가 두껍게 형성이 되어 패드부(PAD_A)의 두께 또한 두껍게 형성될 수 밖에 없었으며 패드부(PAD_A)와 패드부 주변부의 단차가 매우 컸다. 따라서 어레이 기판의 패드부(PAD_A)에 인쇄회로기판을 연결하기 위하여 COF(Chip On Film)나 FPC(Flexible Printed Circuit)를 이용하여 본딩(Bonding)하는 경우 패드부(PAD_A)의 상기 단차로 인하여 도 7a와 같이 본딩시 불량이 발생하였다.The conventional array substrate for X-ray detector has a large thickness as a whole, and the thickness of the pad portion PAD_A has to be made thick. The stepped portion between the pad portion PAD_A and the periphery of the pad portion is very large. Therefore, when bonding is performed using COF (Chip On Film) or FPC (Flexible Printed Circuit) in order to connect the printed circuit board to the pad portion PAD_A of the array substrate, due to the step difference of the pad portion PAD_A 7a, defects occurred during bonding.

하지만 본 발명에 따른 엑스레이 검출기용 어레이 기판은 전체적으로 두께가 감소되고 패드부(PAD_A)의 두께 또한 얇게 형성이 되면서, 패드부(PAD_A)와 패드부 주변부의 단차가 많이 감소하였다. 이에 따라 본 발명의 경우 패드부(PAD_A)에 인쇄회로기판을 연결하기 위하여 COF(Chip On Film)나 FPC(Flexible Printed Circuit)를 이용하여 본딩(Bonding)하는 경우 단차가 거의 없기 때문에 도 7b와 같이 본딩시 불량이 거의 발생하지 않는 것을 확인할 수 있었다.However, the array substrate for an X-ray detector according to the present invention has a reduced thickness as a whole and a thickness of the pad portion PAD_A is also thinner, and a step between the pad portion PAD_A and the periphery of the pad portion is greatly reduced. Accordingly, in the present invention, when bonding is performed using a COF (Chip On Film) or an FPC (Flexible Printed Circuit) in order to connect a printed circuit board to the pad portion PAD_A, It was confirmed that there was hardly any defect in bonding.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해될 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It is therefore to be understood that such changes and modifications are intended to be included within the scope of the present invention unless they depart from the scope of the present invention.

100 : 엑스레이 검출기 110 : 박막 트랜지스터 어레이
120 : 게이트 구동부 130 : 바이어스 구동부
140 : 리드아웃 회로부 200 : 엑스레이 검출기
210 : 베이스 기판 211 : 게이트 라인
212 : 데이터 라인 213 : 게이트 전극
214 : 바이어스 라인 215 : 하부 전극
217 : 게이트 패드 전극 220 : 핀 다이오드
222 : 핀막 223 : 핀층
224 : 상부 전극막 225 : 상부 전극
233 : 제1 보호층 235 : 제1 컨택홀
237 : 제2 컨택홀 239 : 제3 컨택홀
240 : 박막 트랜지스터 241 : 반도체층
243 : 제1 전극 245 : 제2 전극
247 : 바이어스 전극 249 : 바이어스 패드 전극
253 : 제2 보호층 255 : 제4 컨택홀
260 : 광차단층 270 : 신틸레이터100: X-ray detector 110: thin film transistor array
120: Gate driver 130: Bias driver
140: lead-out circuit unit 200: X-ray detector
210: base substrate 211: gate line
212: Data line 213: Gate electrode
214: bias line 215: lower electrode
217: gate pad electrode 220: pin diode
222: pin film 223:
224: upper electrode film 225: upper electrode
233: first protective layer 235: first contact hole
237: second contact hole 239: third contact hole
240: thin film transistor 241: semiconductor layer
243: first electrode 245: second electrode
247: Bias electrode 249: Bias pad electrode
253: second protection layer 255: fourth contact hole
260: light blocking layer 270: scintillator

Claims (13)

박막 트랜지스터부와 핀 다이오드부가 정의된 베이스 기판;
상기 박막 트랜지스터부의 베이스 기판 상에 배치된 게이트 전극;
상기 핀 다이오드부의 베이스 기판 상에 배치되며, 하부 전극, 상기 하부 전극 상에 배치된 핀층, 상기 핀층 상에 배치된 상부 전극을 포함하는 핀 다이오드;
상기 게이트 전극과 상기 핀 다이오드를 덮도록 배치되며, 상기 하부 전극에 대응되는 제1 컨택홀 및 상기 상부 전극에 대응되는 제2 컨택홀을 구비하는 제1 보호층;
상기 제1 보호층 상에, 상기 게이트 전극에 대응되도록 배치된 반도체층;
상기 제1 보호층 상에 배치되며, 일단이 상기 반도체층에 연결된 제1 전극;
상기 제1 보호층 상에 배치되며, 상기 제1 전극과 이격되도록 배치되되, 일단이 상기 반도체층에 연결되고 타단은 상기 제1 컨택홀을 통해 상기 하부 전극과 연결된 제2 전극;
상기 제1 보호층 상에 배치되며, 상기 제2 컨택홀을 통해 상기 상부 전극과 연결된 바이어스 전극 및
상기 제1 전극, 반도체층, 상기 제2 전극 및 상기 바이어스 전극을 덮도록 배치된 제2 보호층을 포함하는 엑스레이 검출기용 어레이 기판.
A base substrate on which a thin film transistor section and a pin diode section are defined;
A gate electrode disposed on a base substrate of the thin film transistor portion;
A pin diode disposed on the base substrate of the pin diode portion, the pin diode including a lower electrode, a pinned layer disposed on the lower electrode, and an upper electrode disposed on the pinned layer;
A first passivation layer disposed to cover the gate electrode and the pin diode, the first passivation layer including a first contact hole corresponding to the lower electrode and a second contact hole corresponding to the upper electrode;
A semiconductor layer disposed on the first passivation layer so as to correspond to the gate electrode;
A first electrode disposed on the first passivation layer and having one end connected to the semiconductor layer;
A second electrode disposed on the first passivation layer and spaced apart from the first electrode, the second electrode having one end connected to the semiconductor layer and the other end connected to the lower electrode through the first contact hole;
A bias electrode disposed on the first passivation layer and connected to the upper electrode through the second contact hole,
And a second protective layer disposed to cover the first electrode, the semiconductor layer, the second electrode, and the bias electrode.
제1항에 있어서,
상기 게이트 전극과 상기 하부 전극은 동일한 물질로 구성된 엑스레이 검출기용 어레이 기판.
The method according to claim 1,
And the gate electrode and the lower electrode are made of the same material.
제1항에 있어서,
상기 제1 전극, 상기 제2 전극 및 상기 바이어스 전극은 동일한 물질로 구성된 엑스레이 검출기용 어레이 기판.
The method according to claim 1,
Wherein the first electrode, the second electrode, and the bias electrode are made of the same material.
제1항에 있어서,
상기 제2 보호층 상에, 상기 반도체층에 대응되도록 배치된 광차단층을 포함하는 엑스레이 검출기용 어레이 기판.
The method according to claim 1,
And a light blocking layer disposed on the second protective layer so as to correspond to the semiconductor layer.
제1항에 있어서,
상기 핀층은 상기 하부 전극의 내측에 위치하도록 배치된 엑스레이 검출기용 어레이 기판.
The method according to claim 1,
And the pinned layer is disposed inside the lower electrode.
제1항에 있어서,
상기 베이스 기판에 패드부가 추가로 정의되고,
상기 패드부의 베이스 기판 상에 배치된 게이트 패드 전극;
상기 게이트 패드 전극을 덮도록 배치되며, 상기 게이트 패드 전극에 대응되는 제3 컨택홀을 구비하는 상기 제1 보호층;
상기 제1 보호층 상에 배치되며, 상기 제3 컨택홀을 통해 상기 게이트 패드 전극과 연결된 바이어스 패드 전극 및
상기 바이어스 패드 전극을 덮도록 배치되며, 상기 바이어스 패드 전극 상에 대응되는 제4 컨택홀을 구비하는 상기 제2 보호층을 포함하는 엑스레이 검출기용 어레이 기판.
The method according to claim 1,
A pad portion is further defined on the base substrate,
A gate pad electrode disposed on the base substrate of the pad portion;
A first passivation layer disposed to cover the gate pad electrode and having a third contact hole corresponding to the gate pad electrode;
A bias pad electrode disposed on the first passivation layer and connected to the gate pad electrode through the third contact hole,
And the second protective layer disposed to cover the bias pad electrode and having a fourth contact hole corresponding to the bias pad electrode.
제6항에 있어서,
상기 게이트 전극, 상기 하부 전극 및 상기 게이트 패드 전극은 동일한 물질로 구성된 엑스레이 검출기용 어레이 기판.
The method according to claim 6,
Wherein the gate electrode, the lower electrode, and the gate pad electrode are made of the same material.
제6항에 있어서,
상기 제1 전극, 상기 제2 전극, 상기 바이어스 전극 및 상기 바이어스 패드 전극은 동일한 물질로 구성된 엑스레이 검출기용 어레이 기판.
The method according to claim 6,
Wherein the first electrode, the second electrode, the bias electrode, and the bias pad electrode are made of the same material.
제1항 내지 제8항 중 어느 한 항에 따른 엑스레이 검출기용 어레이 기판; 및
상기 어레이 기판 상에 배치된 신틸레이터(Scintillator)를 포함하는 엑스레이 검출기.
An array substrate for an X-ray detector according to any one of claims 1 to 8; And
And an X-ray detector including a scintillator disposed on the array substrate.
베이스 기판에 박막 트랜지스터부와 핀 다이오드부를 정의하는 단계;
상기 박막 트랜지스터부로 정의된 베이스 기판 상에 게이트 전극을 형성하고, 상기 핀 다이오드부로 정의된 베이스 기판 상에 하부 전극, 핀층, 상부 전극을 포함하는 핀 다이오드를 형성하되, 상기 게이트 전극과 상기 하부 전극은 동일한 패터닝 공정으로 형성하는 단계;
상기 게이트 전극과 상기 핀 다이오드를 덮도록 제1 보호층을 형성하는 단계;
상기 게이트 전극과 대응되는 상기 제1 보호층 상에 반도체층을 형성하는 단계;
상기 제1 보호층에 상기 하부 전극과 대응되는 제1 컨택홀과 상기 상부 전극과 대응되는 제2 컨택홀을 동일한 패터닝 공정으로 형성하는 단계;
상기 제1 보호층 상에, 일단이 상기 반도체층과 연결되는 제1 전극, 상기 제1 전극과 이격되고, 일단이 상기 반도체층과 연결되고 타단은 상기 제1 컨택홀을 통해 상기 하부 전극과 연결되는 제2 전극 및 상기 제2 컨택홀을 통해 상기 상부 전극과 연결되는 바이어스 전극을 동일한 패터닝 공정으로 형성하는 단계;
상기 제1 전극, 상기 제2 전극 및 상기 바이어스 전극을 덮도록 제2 보호층을 형성하는 단계를 포함하는 엑스레이 검출기용 어레이 기판의 제조 방법.
Defining a thin film transistor portion and a pin diode portion on a base substrate;
Forming a gate electrode on a base substrate defined by the thin film transistor portion, forming a pin diode including a lower electrode, a pin layer, and an upper electrode on a base substrate defined as the pin diode portion, Forming by the same patterning process;
Forming a first passivation layer to cover the gate electrode and the pin diode;
Forming a semiconductor layer on the first passivation layer corresponding to the gate electrode;
Forming a first contact hole corresponding to the lower electrode in the first protective layer and a second contact hole corresponding to the upper electrode in the same patterning process;
A first electrode connected to the semiconductor layer at one end of the first passivation layer, the first electrode being separated from the first electrode, one end connected to the semiconductor layer and the other end connected to the lower electrode through the first contact hole, Forming a second electrode through the first contact hole and a bias electrode connected to the upper electrode through the second contact hole by a same patterning process;
And forming a second protective layer to cover the first electrode, the second electrode, and the bias electrode.
제10항에 있어서,
상기 반도체층과 대응되는 상기 제2 보호층 상에 광차단층을 형성하는 단계를 포함하는 엑스레이 검출기용 기판의 제조 방법.
11. The method of claim 10,
And forming a light blocking layer on the second protective layer corresponding to the semiconductor layer.
제10항에 있어서,
상기 베이스 기판에 패드부를 추가로 정의하는 단계;
상기 패드부로 정의된 베이스 기판 상에 게이트 패드 전극을 형성하는 단계;
상기 게이트 패드 전극을 덮되, 상기 게이트 패드 전극에 대응되는 제3 컨택홀을 포함하도록 상기 제1 보호층을 형성하는 단계;
상기 제1 보호층 상에, 상기 제3 컨택홀을 통해 상기 게이트 패드 전극과 연결되도록 바이어스 패드 전극을 형성하는 단계 및
상기 바이어스 패드 전극을 덮되, 상기 바이어스 패드 전극에 대응되는 제4 컨택홀을 포함하도록 상기 제2 보호층을 형성하는 단계를 더 포함하며,
상기 게이트 패드 전극은 상기 게이트 전극 및 상기 하부 전극과 동일한 패터닝 공정으로 형성하고,
상기 바이어스 패드 전극은 상기 제1 전극, 상기 제2 전극, 상기 바이어스 전극과 동일한 패터닝 공정으로 형성하는 엑스레이 검출기용 어레이 기판의 제조 방법.
11. The method of claim 10,
Further defining a pad portion on the base substrate;
Forming a gate pad electrode on the base substrate defined by the pad portion;
Forming the first passivation layer to cover the gate pad electrode and including a third contact hole corresponding to the gate pad electrode;
Forming a bias pad electrode on the first passivation layer so as to be connected to the gate pad electrode through the third contact hole and
Further comprising forming the second passivation layer to cover the bias pad electrode and including a fourth contact hole corresponding to the bias pad electrode,
Wherein the gate pad electrode is formed by the same patterning process as the gate electrode and the lower electrode,
Wherein the bias pad electrode is formed by the same patterning process as the first electrode, the second electrode, and the bias electrode.
제12항에 있어서,
상기 제3 컨택홀은 상기 제1 컨택홀 및 상기 제2 컨택홀과 동일한 패터닝 공정으로 형성하는 엑스레이 검출기용 어레이 기판의 제조 방법.13. The method of claim 12,
And the third contact hole is formed by the same patterning process as the first contact hole and the second contact hole.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200137306A (en) * 2019-05-29 2020-12-09 엘지디스플레이 주식회사 The digital x-ray detector and the manufacturing method thereof

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