JP2002368229A - Semiconductor device and manufacturing method therefor and radiation detector - Google Patents

Semiconductor device and manufacturing method therefor and radiation detector

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JP2002368229A
JP2002368229A JP2002101511A JP2002101511A JP2002368229A JP 2002368229 A JP2002368229 A JP 2002368229A JP 2002101511 A JP2002101511 A JP 2002101511A JP 2002101511 A JP2002101511 A JP 2002101511A JP 2002368229 A JP2002368229 A JP 2002368229A
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JP
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semiconductor
semiconductor layer
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thin film
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Withdrawn
Application number
JP2002101511A
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Japanese (ja)
Inventor
Chiori Mochizuki
Minoru Watanabe
千織 望月
実 渡邉
Original Assignee
Canon Inc
キヤノン株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device, having a thin-film transistor which has superior transfer efficiency without increasing an off current, and to provide a method for manufacturing the same and a radiation detector using the same. SOLUTION: The semiconductor device, having a bottom gate type thin film transistor, comprises a semiconductor layer 4 disposed at a lower part of a source/drain electrode 6 and having a thickness t2 smaller than a thickness t1 of the layer 4, at a gap between the source and drain electrodes 6.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、スイッチング素子として用いられる薄膜トランジスタを有する半導体装置、及びその製造方法、並びに放射線検出装置に関し、 BACKGROUND OF THE INVENTION The present invention relates to a semiconductor device having a thin film transistor used as a switching element, and a method for manufacturing the same, and relates to a radiation detector,
特に、光電変換素子と薄膜トランジスタとを含む画素を有する光電変換用の半導体装置、及びその製造方法、並びに放射線検出装置に関するものである。 In particular, the semiconductor device for photoelectric conversion having a pixel including a photoelectric conversion element and a thin film transistor, and a manufacturing method thereof, and to a radiation detector.

【0002】 [0002]

【従来の技術】近年、薄膜トランジスタを使用したモジュールは様々な分野に渡って使用されている。 Recently, modules using thin-film transistors are used throughout the various fields. 例えば、 For example,
基板の絶縁性表面上に薄膜トランジスタをスイッチング素子として使用する液晶表示素子や有機ELディスプレイ、あるいは基板の絶縁性表面上に薄膜トランジスタをスイッチング素子として使用する大画面フラットパネルセンサ等に用いられている。 It has been used in large-screen flat panel sensor for use liquid crystal display element and an organic EL display using a thin film transistor substrate of insulating surface as a switching element, or a thin film transistor on an insulating surface of a substrate as a switching element. 大画面フラットパネルセンサはセンサ上部に、シンチレータや蛍光体と呼ばれる層を形成する事によりX線のような放射線の検出装置として使用されている。 Large screen flat panel sensor to sensor top and is used as a radiation detector, such as an X-ray by forming a layer called a scintillator or fluorescent member.

【0003】これらの薄膜トランジスタを用いた半導体装置のモジュールは、現在基板の大判化が進む一方で、 [0003] Modules of a semiconductor device using these thin film transistors, while the current large-format of the substrate is advanced,
逆に、携帯端末・携帯電話等に表示装置として使用するため小型且つ高精細化という動きも活発化している。 Conversely, movement to compact and higher definition for use as a display device in a portable terminal, a cellular phone or the like is also activated. このような中で、薄膜トランジスタの性能を向上させるべく、薄膜トランジスタの転送効率を向上させるとともに、薄膜トランジスタを小さくすることにより画素の開口率を向上させることが望まれている。 In this situation, in order to improve the performance of thin film transistors, improves the transfer efficiency of the thin film transistor, it is desirable to improve the aperture ratio of a pixel by reducing the thin film transistor. これは、フラットパネルセンサについても同様であり、フラットパネルセンサにおいては更に、高速駆動化を達成しつつセンサの感度を維持する必要がある。 This is the same for a flat panel sensor, further in a flat panel sensor, it is necessary to maintain the sensitivity of the sensor while achieving high-speed driving.

【0004】現在、薄膜トランジスタとしては、絶縁基板上にゲート電極が形成され、その上方に半導体層が形成されたボトムゲート型薄膜トランジスタが多く使われている。 [0004] Currently, as a thin film transistor, a gate electrode is formed on an insulating substrate, a bottom gate type thin film transistor in which a semiconductor layer is formed is often used thereabove. ボトムゲート型薄膜トランジスタとしては、大別して以下に示す2つが挙げられる。 The bottom-gate thin film transistor, the two mentioned below roughly.

【0005】1つは、図9に示すギャップエッチ型、チャンネルエッチ型などと呼ばれる型式の薄膜トランジスタであり、絶縁基板1上にゲート電極2を形成した後、 [0005] One is a thin film transistor of the type called gap-etch type shown in FIG. 9, and like channel etch type, after forming the gate electrode 2 on the insulating substrate 1,
絶縁膜3、半導体層4、半導体ドーピング層5をCVD Insulating film 3, the semiconductor layer 4, the semiconductor doped layer 5 CVD
により連続成膜し、薄膜トランジスタのギャップ部の半導体ドーピング層5をエッチングして形成するものである。 By continuously formed, in which a semiconductor doping layer 5 of the gap portion of the thin film transistor is formed by etching. このギャップエッチ型の薄膜トランジスタにおいては、半導体層4を薄く作る為に、ギャップエッチング時のエッチング分布の改良や半導体層成膜時の層厚の均一化が必要となってくる。 The gap in the etch thin film transistor is to make thinner the semiconductor layer 4, uniformity of the layer thickness at the time of improvements and semiconductor layer formation of the etching distribution during gap etching is necessary.

【0006】もう1つは、図10に示すような、エッチストッパー型、或いはチャンネルパシベーション型などと呼ばれる型式の薄膜トランジスタである。 [0006] another one, such as shown in FIG. 10, the etch-stopper, or a thin film transistor of the type called a channel passivation type. これは、絶縁基板1上にゲート電極2を形成した後、絶縁膜3、半導体層4、絶縁膜などのチャンネル保護膜8をCVDにより連続成膜した後、薄膜トランジスタのギャップ部に当たるチャンネル保護膜8のみを残してエッチングし、 This, after forming the gate electrode 2 on the insulating substrate 1, the insulating film 3, the semiconductor layer 4, after the channel protective film 8 such as an insulating film was continuously deposited by CVD, the channel protection film 8 which corresponds to the gap portion of the thin film transistor leaving only the etching,
半導体ドーピング層5の成膜を行うものである。 It is intended for forming a film of semiconductor doping layer 5.

【0007】その後、薄膜トランジスタのギャップ部の半導体ドーピング層5をエッチングして、薄膜トランジスタを形成している。 [0007] Thereafter, the semiconductor doping layer 5 of the gap portion of the thin film transistor is etched to form a thin film transistor. このエッチングストッパー型の薄膜トランジスタにおいてはギャップエッチング時のエッチング分布に依存せずに半導体層を形成できるが、絶縁膜8をエッチングする際のコントロールが重要となっており、このエッチングレートの安定化やエッチング分布の改善等により薄膜トランジスタの高速化を達成している。 Although in this etching stopper type TFT can be formed a semiconductor layer without depending on the etching distribution during gap etching, control of etching the insulating film 8 has become important, stabilizing and etching of the etching rate It has achieved a thin film transistor faster by improvement of distribution.

【0008】ところで、窒化シリコン膜等の絶縁膜によるエッチストッパー型薄膜トランジスタにおいては、半導体層の層厚を薄くし、高性能な薄膜トランジスタを作る事は可能であるが、反面プロセスが多工程化し、タクトタイムが長くなることが、指摘されている。 By the way, in the etch-stopper TFT according insulating film such as a silicon nitride film, thinning the layer thickness of the semiconductor layer, but is it is possible to make a high-performance thin film transistors, on the other hand the process is a multi-step reduction, tact that the time is long, it has been pointed out.

【0009】一方、ギャップエッチ型薄膜トランジスタにおいては、製造プロセスは比較的シンプルであるが、 On the other hand, in the gap etched thin film transistor, although the fabrication process is relatively simple,
半導体ドーピング層の成膜により、ドーパントが半導体層表面から所定の深さまで、意図せずに注入されてしまうために、半導体層の層厚を薄くすることが難しいことが指摘されている。 The deposition of the semiconductor doping layer, dopant from the surface of the semiconductor layer to a predetermined depth, in order to become injected unintentionally, it has been pointed out is difficult to reduce the thickness of the semiconductor layer. また、半導体層の層厚が厚いと動作が遅くなる。 In addition, the operation is slow layer thickness of the semiconductor layer is thick.

【0010】そして、いずれの型式の薄膜トランジスタにおいても、チャンネルとなる半導体層として極めて薄い半導体薄膜では、製造上、膜質を十分に向上させることが難しいと考えられている。 [0010] Then, in the thin film transistor of any type, in the extremely thin semiconductor film as a semiconductor layer to be a channel, production, are believed to be difficult to sufficiently improve the film quality.

【0011】 [0011]

【発明が解決しようとする課題】いずれにしても、チャンネルとなる半導体層として質の良い薄膜を用いて、高速動作が可能な薄膜トランジスタが望まれている。 In any INVENTION Problems to be Solved], using a good quality thin film as a semiconductor layer to be a channel, a high speed operation is possible TFTs is desired.

【0012】本発明の目的は、高速動作が可能な薄膜トランジスタを有する半導体装置及びその製造方法、並びにそれを用いた放射線検出装置を提供することにある。 An object of the present invention, a semiconductor device and a manufacturing method thereof having a high-speed operation is possible TFT, and to provide a radiation detecting apparatus using the same.

【0013】本発明の別の目的は、オフ電流の増加がなく、転送効率の優れた薄膜トランジスタを有する半導体装置及びその製造方法、並びにそれを用いた放射線検出装置を提供することにある。 Another object of the present invention, no increase in the off current, a semiconductor device and a manufacturing method thereof having excellent thin film transistor of the transfer efficiency, and to provide a radiation detecting apparatus using the same.

【0014】本発明の更に別の目的は、光電変換素子とともに集積化した際に、光電変換素子の感度の低下を防ぐことができる、安価な薄膜トランジスタを有する半導体装置及びその製造方法、並びにそれを用いた放射線検出装置を提供することにある。 Still another object of the present invention, together with the photoelectric conversion element when integrated, it is possible to prevent a decrease in sensitivity of the photoelectric conversion element, a semiconductor device and a manufacturing method thereof having an inexpensive thin film transistor, and it It is to provide a radiation detecting apparatus used.

【0015】 [0015]

【課題を解決するための手段】本発明の骨子は、基板の絶縁性表面上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁層を介して設けられた半導体層と、前記半導体層に隣接する一対の半導体ドーピング層と、該半導体ドーピング層に隣接する一対の導電体からなるソース・ドレイン電極とを有するボトムゲート型の薄膜トランジスタを備えた半導体装置において、前記ソース・ Gist of the present invention SUMMARY OF THE INVENTION includes a gate electrode provided on the insulating surface of the substrate, a semiconductor layer formed via a gate insulating layer on the gate electrode, the semiconductor layer in the semiconductor device having a bottom-gate thin film transistor having a pair of semiconductor doping layer adjacent the source and drain electrodes comprising a pair of conductors adjacent to the semiconductor doping layer, said source
ドレイン電極の下部にある前記半導体層の層厚が、前記ソース・ドレイン電極間のギャップ部にある前記半導体層の層厚よりも薄いことを特徴とする。 The layer thickness of the semiconductor layer at the bottom of the drain electrode, and wherein the thinner than the thickness of the semiconductor layer at the gap portion between the source and drain electrodes.

【0016】本発明においては、前記ソース・ドレイン電極の下部にある前記半導体層の層厚は30nm〜30 In the present invention, the layer thickness of the semiconductor layer at the bottom of the source and drain electrodes 30nm~30
0nmの範囲から選択されたものであり、前記ギャップ部にある前記半導体層の層厚は60nm〜1500nm It has been selected from the range of 0 nm, the layer thickness of the semiconductor layer in said gap portion 60nm~1500nm
の範囲から選択されたものであるとよい。 It may be those selected from the range.

【0017】また、前記ソース・ドレイン電極の下部にある前記半導体層の層厚は0nmであってもよい。 [0017] The layer thickness of the semiconductor layer at the bottom of the source and drain electrodes may be 0 nm.

【0018】前記ギャップ部の表面は、そのパシベーションのために、前記ソース・ドレイン電極を覆う保護膜により覆われているとよい。 [0018] surface of the gap portion, due to their passivation, may have been covered with a protective film covering the source and drain electrodes. また、前記ギャップ部の表面は、チャンネル保護膜によって覆われ、該チャネル保護膜の端部が前記ソース・ドレイン電極によって覆われているとよい。 The surface of the gap portion is covered by the channel protective layer, it may end of the channel protection film is covered with the source and drain electrodes.

【0019】前記半導体ドーピング層は、エッチングにより薄層化された前記半導体層上に形成されているとよい。 [0019] The semiconductor doping layer may be formed on the semiconductor layer which is thinned by etching.

【0020】そして、本発明においては、前記基板の絶縁性表面上に、更に、光電変換素子が設けられているとよい。 [0020] In the present invention, the insulating substrate on the surface, further, may photoelectric conversion element is provided.

【0021】前記光電変換素子は、前記薄膜トランジスタの前記ギャップ部にある前記半導体層と同じ材料で且つ同じ層厚の半導体層を有しているとよい。 [0021] The photoelectric conversion element may have a semiconductor layer of and the same thickness of the same material as the semiconductor layer in said gap portion of the thin film transistor. 更に、前記光電変換素子は、前記薄膜トランジスタの前記ギャップ部にある前記半導体層と同じ材料で且つ同じ層厚の半導体層と、前記半導体ドーピング層と同じ材料で且つ同じ層厚の半導体ドーピング層と、前記ゲート絶縁層と同じ材料で且つ同じ層厚の絶縁層と、を有しているとよい。 Furthermore, the photoelectric conversion element includes a semiconductor layer of the and the same thickness of the same material as the semiconductor layer in said gap portion of the thin film transistor, and a and semiconductor doping layer having the same thickness of the same material as the semiconductor doping layer, an insulating layer of and the same thickness of the same material as the gate insulating layer, may a have.

【0022】本発明の別の骨子は、基板の絶縁性表面上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁層を介して設けられた半導体層と、前記半導体層に隣接する一対の半導体ドーピング層と、該半導体ドーピング層に隣接する一対の導電体からなるソース・ドレイン電極とを有するボトムゲート型の薄膜トランジスタを備えた半導体装置の製造方法において、 前記半導体層を形成する工程、 前記ソース・ドレイン電極間のギャップ部となる前記半導体層の表面をエッチングマスクで覆った状態で、前記ソース・ドレイン電極を形成すべき部分となる前記半導体層の一部もしくは全てをエッチングして除去する除去工程、 前記エッチングして除去された部分に前記半導体ドーピング層を形成する工程、 前記半導体ドーピング層 [0022] Another gist of the present invention, a gate electrode provided on the insulating surface of the substrate, a semiconductor layer formed via a gate insulating layer on the gate electrode, a pair adjacent to the semiconductor layer of a semiconductor doping layer, in the manufacturing method of a semiconductor device having a bottom-gate thin film transistor having a source-drain electrode consisting of a pair of conductors adjacent to the semiconductor doping layer, forming the semiconductor layer, wherein the surface of the semiconductor layer serving as a gap portion between the source and drain electrodes in a state covered with the etching mask is removed by etching part or all of the semiconductor layer serving as the portion to be formed the source and drain electrodes removing step, the step of forming the semiconductor doping layer in the etched away portion by, the semiconductor doped layer の上に、前記ソース・ドレイン電極を形成する工程、を含むことを特徴とする。 Over, characterized in that it comprises a step, to form the source and drain electrodes.

【0023】上記製造方法において、前記除去工程の後に、エッチングマスクを除去し、その後、前記半導体ドーピング層を形成する前に、前記エッチングして除去された部分に、(a)アンモニアまたは塩化水素と過酸化水素とを含む溶液による表面処理、(b)キレート剤による表面処理、(c)酸素プラズマを利用した表面処理、から選択される少なくともいずれか一種を行うとよい。 [0023] In the above manufacturing method, after the removing step, the etching mask is removed, then the before forming the semiconductor doping layer, the etching removes portions by a (a) ammonia or hydrogen chloride surface treatment with a solution containing hydrogen peroxide, (b) a surface treatment with a chelating agent, preferably performed at least any one selected from surface treatment, using (c) an oxygen plasma.

【0024】又、前記除去工程の後に、エッチングマスクを除去し、その後、前記半導体ドーピング層を形成する前に、前記エッチングして除去された部分を有機物を除去するための表面処理を行い、そして、弗化水素を含む溶液にて表面処理を行うことも好ましいものである。 [0024] Further, after the removing step, the etching mask is removed, then the before forming the semiconductor doping layer, surface treatment was performed to remove organics said etched away portions to and , it is also preferable to perform the surface treatment with a solution containing hydrogen fluoride.

【0025】また、前記除去工程の後に、エッチングマスクを除去し、その後、前記半導体ドーピング層を形成する前に、前記半導体ドーピング層を成膜する装置の中で水素プラズマを利用した表面処理を行うとよい。 Further, after the removing step, the etching mask is removed, then, before forming the semiconductor doping layer, the surface treatment using hydrogen plasma in the apparatus for forming the semiconductor doping layer When may. これらは、ソース・ドレイン電極のオーミック接触を向上させるために役立つ。 These serve to improve the ohmic contact of the source and drain electrodes.

【0026】上記製造方法においては、前記水素プラズマを利用した表面処理時のプラズマの放電電力が前記半導体層を形成する時のそれと同じか又はそれより小さいとよい。 [0026] In the above manufacturing method, it and may the same or less than that when the plasma discharge power during surface treatment using the hydrogen plasma to form the semiconductor layer. 更には、前記水素プラズマを利用した表面処理時のプラズマの放電電力が前記半導体ドーピング層を形成する時のそれと同じか又はそれより小さいとよい。 Furthermore, it a good equal to or less than when the plasma discharge power during surface treatment using the hydrogen plasma to form the semiconductor doping layer. これらは、半導体層の変質を防止するために有効である。 These are effective for preventing deterioration of the semiconductor layer.

【0027】上記製造方法においては、光電変換素子と薄膜トランジスタとなる部分の半導体層の表面を保護膜で覆った状態で、ソース・ドレイン電極を形成すべき部分となる半導体層の表面をエッチングし、更に、光電変換素子の半導体層の表面を覆う保護膜をエッチングするとともに、ソース・ドレイン電極を形成すべき部分となる半導体層の表面を更に深くエッチングするとよい。 [0027] In the above production method, in a state where the surface of the semiconductor layer in a portion serving as a photoelectric conversion element and the thin film transistor is covered with a protective film, the surface of the semiconductor layer serving as a part for forming the source and drain electrodes by etching, Furthermore, with etching the protective film covering the surface of the semiconductor layer of the photoelectric conversion element, it may be more deeply etching the surface of the semiconductor layer serving as a part for forming the source and drain electrodes.

【0028】本発明の放射線検出装置は、上述した半導体装置と、その半導体装置からの画像信号を処理して外部に送信するための制御装置と、を具備することを特徴とする。 The radiation detecting apparatus of the present invention is characterized by comprising the semiconductor device described above, a control device to be sent to the external processes image signals from the semiconductor device.

【0029】放射線検出装置は、さらに画像を表示する表示装置を具備するとよい。 The radiation detecting device may comprise a display device further displays an image.

【0030】(作用)上述した目的を達成するための、 [0030] (action) in order to achieve the above object,
高性能な薄膜トランジスタとして要求される事は以下の二点であることが判明した。 It required a high-performance thin film transistor was found to be the following two points. (1)ソース・ドレイン下部の半導体層を薄くする。 (1) to thin the semiconductor layer of the lower source-drain. (2)ソース・ドレイン間のギャップ部における半導体層の層厚を厚くする。 (2) increasing the layer thickness of the semiconductor layer at the gap portion between the source and drain.

【0031】例えば、ギャップエッチ型の薄膜トランジスタの場合、ギャップ部の半導体ドーピング層のエッチング時に、下地の半導体層のドーパントが注入された表層部をエッチングしても、やはり20nm〜100n [0031] For example, if the gap etched thin film transistor, during the etching of the semiconductor doping layer of the gap portion, be etched to a surface layer part of the dopant of the underlying semiconductor layer is injected again 20nm~100n
m、時には20nm〜150nm程度のダメージ層が半導体層に形成されてしまい、薄膜トランジスタの閾値電圧Vthのシフト等によると考えられるオフ電流の増加やダメージ層によるオン抵抗の増加を引き起こすことがあった。 m, sometimes 20nm~150nm about the damaged layer had to cause an increase in on-resistance due to causes formed in the semiconductor layer, growth and damaged layer off current is believed to be due to shift or the like of the threshold voltage Vth of the thin film transistor. このため、半導体層の膜厚を小さくしようとすればするほどオフ電流の増加につながり、転送効率の優れた薄膜トランジスタを作製する事が困難になる。 Therefore, lead to an increase in off current more you try to reduce the thickness of the semiconductor layer, it becomes difficult to prepare a thin film transistor having excellent transfer efficiency.

【0032】また、エッチストッパー型の場合、比較的、半導体層を薄くすることができるが、例えば半導体層が薄くなるほど、チャンネルとなる半導体層としての特性が十分なものとなり難い。 Further, when the etch stopper type, relatively, it is possible to reduce the thickness of the semiconductor layer, for example, as the semiconductor layer is thinner, properties as a semiconductor layer serving as a channel is not easily become sufficient.

【0033】ここで、ギャップエッチ型の薄膜トランジスタの場合にはソース・ドレイン間のギャップ部における半導体層の層厚を厚くした時に、半導体層のバルク抵抗の減少による薄膜トランジスタのオフ電流の増加が懸念される。 [0033] Here, when increasing the thickness of the semiconductor layer at the gap portion between the source and drain in case the gap etch thin film transistor, increase in off current of the thin film transistor due to a decrease in the bulk resistance of the semiconductor layer is concerned that. しかし、薄膜トランジスタのオフ電流は、ギャップエッチングの時の、エッチング部界面のリークで決まっていることが確認できたので、ソース・ドレイン間のギャップ部における半導体層の層厚を厚くしても、 However, the off current of the thin film transistor, when the gap etching, so it was confirmed that determined by the leakage of the etching portion interface, even when the thickness of the layer thickness of the semiconductor layer at the gap portion between the source and drain,
オフ電流を不本意に増加させることはない。 It does not increase the off current inadvertently.

【0034】又、エッチストッパー型の場合には、こうしたリーク電流はより抑制される。 [0034] Further, in the case of the etching stopper type, such leakage current is further suppressed.

【0035】更に、薄膜トランジスタ自体を光電変換素子として用いる場合や、光電変換素子とともに集積化される場合には、製造プロセス上、光を十分に受容できる厚さの半導体膜を、一旦、成膜することが望まれる。 Furthermore, and when using the thin film transistor itself as a photoelectric conversion element, when together with the photoelectric conversion element is integrated, the manufacturing process, a sufficiently acceptable thickness of the semiconductor film with light, once deposited it is desired.

【0036】以上の理由によって、本発明においては、 [0036] By the above reason, in the present invention,
上記(2)の構成を採用する。 Employing the configuration of the above (2).

【0037】一方、ソース・ドレイン電極の近傍では、 [0037] On the other hand, in the vicinity of the source and drain electrodes,
相対的に、半導体層を薄くすることによって、ソース・ Relatively, by reducing the semiconductor layer, the source
ドレイン近傍の半導体層の抵抗を下げ、オン抵抗を小さくすることができる。 Lowering the resistance in the vicinity of the drain of the semiconductor layer, it is possible to reduce the on-resistance.

【0038】これにより、本発明においては、上記(1)の構成を採用する。 [0038] Thus, in the present invention, employing the configuration of the above (1).

【0039】 [0039]

【発明の実施の形態】以下、本発明の実施の形態について図面を参照して詳細に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described in detail with reference to the drawings, embodiments of the present invention.

【0040】(実施形態1)図1は本発明の薄膜トランジスタの一実施形態の構成を示す断面図である。 [0040] (Embodiment 1) FIG. 1 is a sectional view showing a configuration of an embodiment of a thin film transistor of the present invention. 図1において、1は絶縁基板であり、この絶縁基板1上にゲート電極2、絶縁膜3、半導体層4、半導体ドーピング層5、ソース・ドレイン電極6、保護膜7を形成している。 In Figure 1, 1 is an insulating substrate, a gate electrode 2 on the insulating substrate 1, the insulating film 3, the semiconductor layer 4, the semiconductor doping layer 5 to form a source and drain electrode 6, a protective film 7. 半導体層のギャップ部の表面は、ソース・ドレイン電極6を覆う保護膜7により覆われ、不動態化されている。 Surface of the gap portion of the semiconductor layer is covered with a protective film 7 which covers the source and drain electrodes 6, are passivated.

【0041】本実施形態においては、ソース・ドレイン間のギャップ部のみ半導体層の層厚を厚くする事によりギャップ部のエッチング時のダメージ層の影響を下げ、 [0041] In the present embodiment, reduce the influence of the damaged layer during etching of the gap portion by increasing the thickness of the gap portion only semiconductor layer between the source and drain,
且つ、オーミックコンタクト層からのドーパントの拡散層の影響を除去し、Vthシフトあるいはオフ電流の増加を防止している。 And to remove the influence of the diffusion layer of the dopant from the ohmic contact layer, thereby preventing an increase in Vth shift or off current. また、接合を取るソース・ドレイン電極の下の半導体層を薄くすることにより、ソース・ドレイン抵抗を下げ、オン抵抗の小さい、高性能の薄膜トランジスタを実現する。 Moreover, by reducing the semiconductor layer below the source and drain electrodes take the junction, lowering the source-drain resistance, low on-resistance, high performance thin film transistors.

【0042】本発明に用いられる絶縁基板1としては、 [0042] As the insulating substrate 1 used in the present invention,
薄膜トランジスタが形成される絶縁性表面を提供する基板が用いられ、具体的には、ガラス、石英、アルミナなどの絶縁体や、半導体や導電体の表面に酸化シリコンなどの絶縁膜を形成したものを含む。 Thin film transistor is a substrate to provide an insulating surface formed used, specifically, glass, quartz, insulator or such as alumina, a material obtained by forming an insulating film such as silicon oxide on the surface of the semiconductor or conductor including.

【0043】本発明に用いられるゲート電極2は、A The gate electrode 2 used in the present invention, A
l、Cr、W、Mo、Ti、Ta、Cu、Ni 、などの金属、或いはAlCr、AlTi、AlPd、AlC l, Cr, W, Mo, Ti, Ta, Cu, metal of Ni, etc., or AlCr, AlTi, AlPd, AlC
u、AlNd等の前記金属の合金、酸化錫、酸化インジウム、酸化インジウム錫、不純物がドープされた多結晶シリコン、などの導電性材料にて構成できる。 u, the metal alloy of AlNd like, tin oxide, can be constituted by indium oxide, indium tin oxide, polysilicon doped with impurities, a conductive material such as. 又、複数種の導電性材料を積層したものでもよい。 Further, it may be a stack of a plurality of kinds of conductive materials.

【0044】本発明に用いられる絶縁膜3は、ゲート絶縁膜として機能するものであればよく、酸化シリコン、 The insulating film 3 used in the present invention is not particularly limited as long as it functions as a gate insulating film, silicon oxide,
窒化シリコン、酸化窒化シリコン、酸化アルミニウム、 Silicon nitride, silicon oxynitride, aluminum oxide,
酸化タンタルなどの絶縁性酸化物や絶縁性窒化物にて構成できる。 It can be configured with an insulating oxide or insulating nitride such as tantalum oxide. 又、複数種の絶縁膜を積層したものでもよい。 Further, it may be a stack of a plurality of kinds of insulating films.

【0045】本発明に用いられる半導体層4としては、 [0045] As the semiconductor layer 4 used in the present invention,
ゲート電圧の印加による電界効果によって、キャリアを流すチャンネルを提供できるものであればよく、非晶質シリコン、微結晶シリコン、微結晶を含む非晶質シリコン、多結晶シリコンなどの非単結晶半導体材料が好ましく用いられる。 An electric field effect by applying a gate voltage, as long as it can provide a channel for flowing a carrier, amorphous silicon, microcrystalline silicon, amorphous silicon containing microcrystals, non-single crystal semiconductor material such as polycrystalline silicon It is preferably used. とりわけ、非晶質シリコン、微結晶シリコン、微結晶を含む非晶質シリコンが望ましいものである。 Especially, those amorphous silicon, microcrystalline silicon, amorphous silicon containing microcrystals is desirable.

【0046】本発明に用いられる半導体ドーピング層5 Semiconductor doping layer 5 to be used in the [0046] present invention
としては、薄膜半導体の導電型を決めるドーパントが添加された半導体層が好ましく用いられ、ボロンのようなIII族元素又はリンのようなV族元素が添加された非晶質シリコン、微結晶シリコン、微結晶を含む非晶質シリコン、多結晶シリコンなどの非単結晶半導体材料が好ましく用いられる。 The semiconductor layer to which a dopant is added to determine the conductivity type of the thin film semiconductor is preferably used, amorphous silicon group V element is added, such as the group III element or phosphorus, such as boron, microcrystalline silicon, amorphous silicon containing microcrystals, non-single crystal semiconductor material such as polycrystalline silicon is preferably used. とりわけ、リンがドープされた非晶質シリコン、微結晶シリコン、微結晶を含む非晶質シリコンが望ましいものである。 Especially, those amorphous silicon doped with phosphorus, microcrystalline silicon, amorphous silicon containing microcrystals is desirable.

【0047】本発明に用いられるソース・ドレイン電極6は、前述したゲート電極の材料と同じ材料から適宜選択される材料にて構成できる。 The source and drain electrode 6 to be used in the present invention may be constructed of a material is appropriately selected from the same material as the gate electrode described above.

【0048】必要に応じて用いられる保護膜7としては、前述した絶縁膜3の材料と同じ材料から適宜選択される材料にて構成でき、更には、ポリイミド樹脂、エポキシ樹脂などの有機絶縁体を用いることもできる。 [0048] As the protective layer 7 used optionally may be configured of a material is appropriately selected from the same material as the material of the insulating film 3 described above, further, polyimide resins, an organic insulating material such as epoxy resin It can also be used.

【0049】このように絶縁基板1上にゲート電極2、 The gate electrode 2 is formed on this insulating substrate 1,
絶縁膜3、半導体層4、半導体ドーピング層5、ソース・ドレイン電極6が積層されたボトムゲート型の薄膜トランジスタにおいて、ソース・ドレイン電極6の下部の半導体層4の層厚t2がソース・ドレイン間のギャップ部の半導体層4の層厚t1よりも薄くなっている。 Insulating film 3, the semiconductor layer 4, the semiconductor doped layer 5, the thin film transistor with a bottom gate type in which the source and drain electrode 6 are laminated, the source layer thickness t2 of the lower portion of the semiconductor layer 4 of the drain electrode 6 is between the source and drain It is thinner than the thickness t1 of the semiconductor layer 4 of the gap portion.

【0050】以上説明したように本発明の実施形態によれば、ボトムゲート型の薄膜トランジスタにおいて、ソース・ドレイン間のギャップ部の半導体層の層厚を厚くすることにより半導体ドーピング層の成膜後にドーパントが半導体層へ注入されても、ギャップ部の薄膜トランジスタのオフ時の空乏層を確保でき、その結果、薄膜トランジスタのオフ電流の増加を防止することができる。 According to an embodiment of the present invention as described [0050] above, in a bottom-gate thin film transistor, a dopant after formation of the semiconductor doped layer by increasing the thickness of the semiconductor layer of the gap portion between the source and drain There also be injected into the semiconductor layer, it can be secured depletion layer at the time of off of the thin film transistor of the gap portion, so that it is possible to prevent an increase in off-current of the thin film transistor.
また、ソース・ドレイン間の下部の半導体層を薄く作る事により、転送効率の優れた薄膜トランジスタを実現する事ができる。 Further, by making thinner the semiconductor layer of the bottom between the source and the drain, it can be realized an excellent thin film transistor of the transfer efficiency.

【0051】以下に、この薄膜トランジスタの製造方法について説明する。 [0051] In the following, a description will be given of a manufacturing method of the thin film transistor. ガラスや酸化シリコン膜が被覆されたシリコン基板等、絶縁性表面を有する絶縁基板1を用意する。 Silicon substrate glass or a silicon oxide film is coated or the like, is prepared an insulating substrate 1 having an insulating surface.

【0052】この絶縁基板1の絶縁性表面上にゲート電極2としてAl、Cr、W、Mo、Ti、Ta、AlT [0052] Al as the gate electrode 2 on the insulating surface of the insulating substrate 1, Cr, W, Mo, Ti, Ta, AlT
i、AlNd等の導電性材料の少なくとも1層で形成された膜をスパッタリング法によりゲート電極2の層厚が70nm〜500nm、より好ましくは70nm〜20 i, the layer thickness of the gate electrode 2 by sputtering a film formed of at least one layer of conductive material such as AlNd is 70Nm~500nm, more preferably 70nm~20
0nmとなるように成膜する。 It is formed in such a way that 0nm. ゲート電極2のパターニングにはフォトリソグラフィー法を用いる。 The patterning of the gate electrode 2 using the photolithography method. 具体的には、フォトレジストを塗布し、ゲート電極のパターンに露光し、現像した後、それをマスクとして導電性材料の膜をウェットエッチングする。 Specifically, a photoresist is applied, exposed to a pattern of the gate electrode, after developing, wet etching the film of conductive material as a mask.

【0053】絶縁膜3として、酸化シリコン膜もしくは窒化シリコン膜をCVD法により成膜し、その上部に半導体層4としてノンドープの水素化非晶質シリコン等の非単結晶半導体層(i層)を形成する。 [0053] As the insulating film 3, a silicon oxide film or a silicon nitride film formed by a CVD method, non-single-crystal semiconductor layer such as non-doped hydrogenated amorphous silicon as a semiconductor layer 4 on the upper part (i layer) Form. この時、絶縁膜3と半導体層4とは、真空を破らずに連続して成膜する。 At this time, the insulating film 3 and the semiconductor layer 4 is deposited continuously without breaking the vacuum. この時の絶縁膜3の膜厚は150nm〜400n The thickness of the insulating film 3 at this time 150nm~400n
m、より好ましくは200nm〜350nmで、半導体層4の層厚は100nm〜150nmである。 m, more preferably 200 nm to 350 nm, the thickness of the semiconductor layer 4 is 100 nm to 150 nm.

【0054】ここで、i層のソース・ドレインの下部をギャップ部より薄くするために、ソース・ドレインの下部のみエッチングを行う。 [0054] Here, the lower portion of the source and drain of the i layer to be thinner than the gap portion is etched only under the source and drain. 詳しくは、ソース・ドレインのギャップ部にレジストを形成し、ソース・ドレインの下部はレジストを除去するように露光装置によりレジストのパターニングを行う。 Specifically, a resist is formed on the gap portion of the source and drain, under the source and drain to pattern the resist by exposure apparatus to remove the resist. レジストのパターニング後、 After the patterning of the resist,
ドライエッチング装置によりi層のレジストの形成されてない箇所をエッチングする。 Etching the resist portion is not formed in the i layer by a dry etching apparatus.

【0055】この時のエッチング方法としては、アノードカップリングのプラズマエッチング装置、又は、基板側にRFバイアス電圧を印加する装置等を用いて行うリアクティブイオンエッチング、もしくは反応室とは離れたところでガスの活性腫を生成する装置等を用いたケミカルドライエッチングを用いることができる。 [0055] As the etching method at this time, the plasma etching apparatus of the anode coupling, or, a gas at a distance from the reactive ion etching, or reactive chamber carried out using an apparatus like that applies an RF bias voltage to the substrate side it can be used chemical dry etching using a device such as for generating active tumor. このエッチング後、ソース・ドレイン電極の下部の半導体層4の層厚が30nm〜70nmとなるようにコントロールしており、ソース・ドレイン間のギャップ部の半導体層4 After this etching, the layer thickness of the semiconductor layer 4 at the bottom of the source and drain electrodes are controlled so that the 30 nm to 70 nm, the semiconductor layer of the gap portion between the source and drain 4
の層厚は最初の成膜時の層厚である100nm〜150 The layer thickness is the layer thickness at the time of the first deposition 100nm~150
nmである。 It is nm.

【0056】また、エッチング後にレジスト剥離を行った後、絶縁基板に対しアンモニアと過酸化水素水の混合溶液もしくは塩酸と過酸化水素水の混合溶液で処理を行い、表面に付着した有機膜を除去する。 [0056] Further, after the resist stripping after etching, performs processing with a mixed solution of the mixed solution or hydrochloric acid and hydrogen peroxide of ammonia and hydrogen peroxide to the insulating substrate, removing the organic film deposited on the surface to. また、キレート剤を含有した溶液で表面処理を行ってもよい。 Further, it may be subjected to a surface treatment with a solution containing a chelating agent. 更に、これらの薬液処理の代わりに少なくとも酸素を含む雰囲気中で行うプラズマ処理を用いても同等の効果が得られる事が確認できている。 Further confirmed that the same effect can be obtained by using plasma treatment performed in an atmosphere containing at least oxygen in place of these chemical processes. この処理の後、弗化水素酸約1体積%と水約99体積%で構成される薬液処理を行い、過酸化水素により酸化したi層の表面酸化膜の除去を行う。 After this process, performs chemical treatment consists of about 1 volume percent hydrofluoric acid and about 99 volume percent water, to remove the surface oxide film of the i layer was oxidized by hydrogen peroxide. この際に、弗化水素酸に酢酸を添加しても良い。 At this time, it may be added acetic hydrofluoric acid. また、弗化水素と弗化アンモニウムの水溶液を用いてもよい。 It may also be used an aqueous solution of hydrogen fluoride and ammonium fluoride.

【0057】半導体ドーピング層5を絶縁膜3、半導体層4と同じくCVD法により成膜する。 [0057] The semiconductor doping layer 5 of the insulating film 3, also formed by a CVD method and the semiconductor layer 4. 具体的には、シランガスに水素を希釈したホスフィンを入れたガスを用いたプラズマCVD法により、リンをドーピングした非晶質シリコン或いは微結晶シリコンのような非単結晶半導体のドーピング層を形成する。 Specifically, by a plasma CVD method using a gas containing the phosphine diluted with hydrogen silane gas to form a doped layer of non-single-crystal semiconductor such as amorphous silicon or microcrystalline silicon doped with phosphorus. また、成膜前に成膜室の中で水素プラズマ処理を、ドーピング半導体層5の成膜時と同じ圧力、同じか又はそれより小さい成膜電力で、 Further, the hydrogen plasma treatment in a deposition chamber before the deposition, the same pressure as during the formation of the doped semiconductor layer 5, the same or less deposition power than,
行う事により、半導体層4の表面を水素化し、半導体ドーピング層5と半導体層4の界面のコンタクトをより良好なものとしている。 By performing, hydrogenated surface of the semiconductor layer 4, and a contact interface between the semiconductor doping layer 5 and the semiconductor layer 4 and the better ones.

【0058】半導体ドーピング層5の層厚は20nm〜 [0058] The thickness of the semiconductor doping layer 5 is 20nm~
70nmである。 It is 70nm. 半導体ドーピング層の成膜後に、半導体ドーピング層5より低抵抗の導電材料からなるソース・ドレイン電極6及び配線となる導電材料の膜を形成する。 After forming the semiconductor doping layer, forming a film of conductive material serving as a source and drain electrode 6 and the wiring made of a conductive material having a low resistivity than the semiconductor doping layer 5. この導電材料としては、Al、Cr、W、Mo、T As the conductive material, Al, Cr, W, Mo, T
i、Ta、AlTi、AlNd、SnO,ITO等の金属や導電性金属酸化物等が用いられるが、ここではAl i, Ta, AlTi, AlNd, SnO, a metal or a conductive ITO and metal oxide or the like is used, where the Al
のスパッタリング法により層厚が1000nm程度のA A layer thickness by a sputtering method is about 1000nm of
l膜を用いるとよい。 l membrane may be used to.

【0059】ゲート電極と同様に、ソース・ドレイン電極6及び配線のパターニングはフォトリソグラフィー法により行い、エッチングはウェットエッチングで行う。 [0059] Similar to the gate electrode, the patterning of the source and drain electrodes 6 and the wiring is performed by photolithography, etching is performed by wet etching.
そして、ソース・ドレイン電極6及び配線形成後、同一のレジストを用いてドーピング半導体層5のエッチングを行う。 After the source and drain electrodes 6 and the wiring formation, etching the doped semiconductor layer 5 by using the same resist. エッチングにはアノードカップリングプラズマエッチングもしくはケミカルドライエッチングがエッチング部のプラズマダメージが少なく適しているが、リアクティブエッチングでも良い。 Although the anode coupling plasma etching or chemical dry etching is suitable less plasma damage etching unit for etching may be a reactive etching. また、薄膜トランジスタを形成できた段階で、保護膜7をCVD法により成膜する。 Further, at the stage that could form a thin film transistor, a protective film 7 is deposited by CVD. 保護膜7には窒化シリコン膜を用いている。 And a silicon nitride film on the protective film 7. 層厚は薄膜トランジスタが形成されたパターンの段差によるが、およそ500nm〜2000nmの範囲とする。 The layer thickness depends on the step of the pattern which thin film transistors are formed, in the range of approximately 500Nm~2000nm.

【0060】このように本実施形態では、ソース・ドレイン電極6の下部の半導体層4の膜厚を30nm〜70 [0060] As described above, in this embodiment, the thickness of the lower semiconductor layer 4 of the source and drain electrode 6 30Nm~70
nmと薄く形成することにより、薄膜トランジスタの半導体層の層厚成分による直列抵抗を低減でき、オン抵抗を大きく下げ、転送効率を向上させることが可能である。 By nm and thin, can reduce the series resistance due to the layer thickness component of the semiconductor layer of the thin film transistor, reducing the on-resistance increases, it is possible to improve the transfer efficiency. 同時に、ソース・ドレイン間のギャップ部に関しては、半導体層4の層厚を100nm〜150nmと厚くすることによりドーピング半導体層5の成膜後にドーパントが半導体層に注入されても、層厚が厚くなっているために、空乏層を確保でき、確保された空乏層によりオフ電流を防止することができる。 At the same time, with respect to the gap portion between the source and the drain, even dopant after forming the doped semiconductor layer 5 by increasing the 100nm~150nm the thickness of the semiconductor layer 4 is injected into the semiconductor layer, the layer thickness becomes thick for that, it is possible to ensure a depletion layer, it is possible to prevent the off current by a depletion layer is ensured.

【0061】その結果、転送効率に優れ、特性の良い薄膜トランジスタを実現する事が出来る。 [0061] As a result, excellent transfer efficiency, it is possible to achieve a good characteristic thin film transistor. また、ギャップエッチング時に形成される表面ダメージによるオフ電流の増加を防止することができる。 Further, it is possible to prevent an increase in off current due to surface damage, which is formed at the gap etching. 更に、窒化シリコン膜もしくは酸化シリコン膜によるエッチングストッパー型の薄膜トランジスタと比較すると、エッチングストッパーとなる膜を別途成膜する必要が無いため、タクトタイムの向上が期待できる。 Moreover, when compared with an etching stopper type TFT according to the silicon film or silicon oxide nitride film, there is no need to separately forming a film serving as an etching stopper, it increased tact time can be expected.

【0062】(実施形態2)本発明の別の実施形態による半導体装置について説明する。 [0062] (Embodiment 2) will be described a semiconductor device according to another embodiment of the present invention.

【0063】図2は図1に示したものと同様構成を有する薄膜トランジスタを用いた場合のフラットパネルセンサ(光電変換装置)の一実施形態の構成を示す断面図である。 [0063] FIG. 2 is a sectional view showing a configuration of an embodiment of a flat panel sensor (photoelectric conversion unit) in the case of using a thin film transistor having the same structure as that shown in FIG. 図2において、センサ部(光電変換素子)11と薄膜トランジスタ部12は絶縁基板1上に並んで配置されており、少なくともこの対で一つの画素を構成している。 2, the sensor unit (photoelectric conversion element) 11 and the TFT section 12 are arranged side by side on an insulating substrate 1, constitute one pixel at least this pair.

【0064】センサ部11はPIN型センサでも構成はできるが、図2では薄膜トランジスタ部12と同じ膜で形成できるMIS型センサで構成することにより、プロセスの簡略化を達成している。 [0064] Sensor unit 11 can the configuration be a PIN type sensor, by configuring in MIS type sensor which can be formed by the same film as the thin film transistor section 12 in FIG. 2, it has achieved simplification of the process.

【0065】薄膜トランジスタ部12としては絶縁基板1上にゲート電極2、絶縁膜3、半導体層4、半導体ドーピング層5、ソース・ドレイン電極6、保護膜7を形成することで構成しており、図1に示した薄膜トランジスタと同じように構成できる。 [0065] The gate electrode 2 on the insulating substrate 1 as the thin film transistor section 12, the insulating film 3, the semiconductor layer 4, the semiconductor doped layer 5 constitutes by forming the source and drain electrodes 6, protective layer 7, FIG. It can be configured similarly to the thin film transistor shown in 1. 同じ符号を付したところは、同じ材料で且つ同じ工程で形成される。 It was given the same reference numerals are formed of the same material and in the same step. 半導体層4 Semiconductor layer 4
は、センサ部11、薄膜トランジスタ部12ともに同じ成膜工程で成膜された半導体膜を用いて形成され、このうち薄膜トランジスタ部のソース・ドレイン電極6の下部のみが、エッチングなどにより薄層化されている。 The sensor unit 11 is formed using the formed semiconductor film of a thin film transistor section 12 both the same deposition step, only the lower of the source and drain electrodes 6 of these thin-film transistor portion, such as by being thinned etched there.

【0066】更に、下部のセンサ電極9は、ゲート電極2と同じ材料で且つ同じ工程で形成でき、上部の電極配線10はソース・ドレイン電極6と同じ材料で且つ同じ工程で形成できる。 [0066] Further, the lower portion of the sensor electrode 9, and the same material as the gate electrode 2 can be formed in the same step, the upper electrode wiring 10 can be formed in and the same process with the same material as the source and drain electrode 6.

【0067】薄膜トランジスタのギャップ部における半導体層4の層厚と、センサ部における半導体層4の層厚とは、等しいか、半導体ドーピング層のエッチング除去の際のオーバーエッチング分程度異なる。 [0067] and the layer thickness of the semiconductor layer 4 at the gap portion of the thin film transistor, the thickness of the semiconductor layer 4 in the sensor unit, equal to, different over-etching amount of about during etching removal of the semiconductor doping layer.

【0068】符号18は、必要に応じて設けられる層であり、ここではX線のような放射線を受容して、可視光などの波長の異なる光を発生する、蛍光体或いはシンチレータと呼ばれる材料からなる。 [0068] reference numeral 18 is a layer provided if necessary, where by receiving radiation such as X-ray, to generate light of different wavelengths, such as visible light, a material called a phosphor or scintillator Become. このような層18を用いるとフラットパネルセンサを放射線検出装置として利用することができる。 The use of such a layer 18 can be used flat panel sensor as a radiation detector.

【0069】図3は図2のフラットパネルセンサ(光電変換装置)及びその駆動回路を含む回路構成を示す図である。 [0069] FIG. 3 is a diagram showing a circuit configuration including a flat panel sensor (a photoelectric conversion device) and a driving circuit of FIG. 図中のセンサ部11、薄膜トランジスタ部12は図2と対応している。 Sensor unit 11 in the drawing, the thin film transistor section 12 corresponds to FIG 2. 図3において、まず、センサ部1 3, first, the sensor unit 1
1と薄膜トランジスタ部12は対として2次元に配置されている。 1 and the thin film transistor section 12 is arranged in a two-dimensional as pairs. 発生した光はMIS型のセンサ部11に取り込まれ、エレクトロンもしくはホールが蓄積される。 Light generated is taken into the sensor unit 11 of the MIS type, electrons or holes are accumulated. その後、薄膜トランジスタ部12をゲートドライバー回路部17で駆動することで、ゲート線13を通じて制御し、蓄積されたエレクトロンもしくはホールは信号線1 Then, by driving the thin film transistor section 12 in the gate driver circuit unit 17 controls through the gate line 13, accumulated electrons or holes signal line 1
4を通じて信号処理回路部15へ転送される。 4 is transferred to the signal processing circuit unit 15 through. その後、 after that,
共通電極ドライバー回路部16の駆動によりMIS型のセンサ部11に蓄積されたエレクトロンもしくはホールを共通電極配線10を介して除去する構成を採っている。 It adopts a configuration to remove through the common electrode wiring 10 of the accumulated electrons or holes in the sensor section 11 of the MIS by driving the common electrode driver circuit unit 16.

【0070】符号21は、信号処理回路部15、共通電極ドライバー回路部16、ゲートドライバー回路部17 [0070] Reference numeral 21 is a signal processing circuit unit 15, the common electrode driver circuit unit 16, the gate driver circuit unit 17
の駆動を制御し、得られた画像信号を処理して、外部に送信するための制御装置(CONTROLLER)である。 It controls the drive, and processes the image signal obtained is a control device for transmitting to the outside (CONTROLLER). 22は制御装置21から送信された画像信号などのデータを受けて、表示装置(DP)23に画像信号を再生して表示するためのコンピュータ(PC)である。 22 is a control device 21 receives data, such as transmission image signal from the display device (DP) for displaying the picture signals in 23 computer (PC).

【0071】本実施形態では、薄膜トランジスタ部12 [0071] In this embodiment, the thin film transistor section 12
のソース・ドレインの下部の半導体層のみ層厚を薄くすることにより、転送効率に優れ、オフ電流の小さな高性能の薄膜トランジスタを作る事が出来る。 By reducing the thickness of the layer thickness of only the lower source-drain of the semiconductor layer, excellent transfer efficiency, it is possible to make a small high-performance thin-film transistors of the off-state current. この結果、薄膜トランジスタ部12を小さく作り、センサ部11の開口率を向上させ、高感度なフラットパネルセンサを実現できる。 As a result, making smaller a thin film transistor portion 12, the aperture ratio of the sensor portion 11 is improved, it can be realized with high sensitivity flat panel sensor. また、光蓄積を行うセンサ部11の半導体層の厚さを薄膜トランジスタのソース・ドレイン間のギャップ部と同じ、或いは、これより厚く成膜することにより、光吸収率を向上でき、高感度の放射線センサを実現出来る。 Further, the thickness of the semiconductor layer of the sensor unit 11 for performing optical storage same as the gap portion between the source and the drain of the thin film transistor, or by increasing the film formation than this, it can increase the light absorption rate, a high-sensitivity radiation It can be realized sensor.

【0072】次に、図4A〜図4Eを参照してフラットパネルセンサの製造工程について説明する。 Next, description will be given of a manufacturing process of the flat panel sensor with reference to FIGS 4A~ Figure 4E.

【0073】ガラスや酸化シリコン膜が被覆されたシリコン基板等、絶縁性表面を有する絶縁基板1を用意する。 [0073] Silicon substrate glass or a silicon oxide film is coated or the like, is prepared an insulating substrate 1 having an insulating surface.

【0074】この絶縁基板1の絶縁性表面上にゲート電極2としてAl、Cr、W、Mo、Ti、Ta、AlT [0074] Al as the gate electrode 2 on the insulating surface of the insulating substrate 1, Cr, W, Mo, Ti, Ta, AlT
i、AlNd等の導電性材料の少なくとも1層で形成された膜をスパッタリング法によりゲート電極2の層厚が70nm〜500nm、より好ましくは70nm〜20 i, the layer thickness of the gate electrode 2 by sputtering a film formed of at least one layer of conductive material such as AlNd is 70Nm~500nm, more preferably 70nm~20
0nmとなるように形成する。 It formed so as to 0nm.

【0075】また、エッチングにはウェットエッチングを用いている。 [0075] Also, using a wet etch to etch. この際に、薄膜トランジスタ部12と対になるセンサ部11のセンサ電極9も同時に成膜しパターニングしている。 When this has been patterned simultaneously formed sensor electrodes 9 of the sensor unit 11 paired with TFT section 12 also.

【0076】絶縁膜3は酸化シリコン膜もしくは窒化シリコン膜をCVD法により成膜しており、その上部に成膜される半導体層4はノンドープの水素化非晶質シリコンからなるi層で、絶縁膜3の成膜に続いて、真空を破らずに、連続的に成膜を行っている。 [0076] insulating film 3 is formed a silicon oxide film or a silicon nitride film by CVD, the semiconductor layer 4 to be formed thereon in the i layer of non-doped hydrogenated amorphous silicon, an insulating Following formation of the film 3, without breaking the vacuum, it is carried out continuously formed. 絶縁膜3の層厚は150nm〜400nm、より好ましくは200nm〜 The thickness of the insulating film 3 is 150 nm to 400 nm, more preferably 200nm~
350nm、半導体層4の層厚は300nm〜1500 350nm, the thickness of the semiconductor layer 4 is 300nm~1500
nm、より好ましくは600nm〜1500nmである。 nm, more preferably 600nm~1500nm. なお、この場合、薄膜トランジスタ部12と対となるMIS型センサ部11の絶縁膜3、半導体層4も同時に成膜している(図4A参照)。 In this case, the insulating film 3 of the MIS type sensor unit 11 serving as a thin film transistor section 12 pairs, are formed at the same time the semiconductor layer 4 is also (see Figure 4A).

【0077】このように非常に層厚を厚く形成するのは、薄膜トランジスタ部12と対になるセンサ部11の半導体層4の光吸収率を向上するためである。 [0077] to form such an extremely thick layer thickness, in order to improve the light absorption index of the semiconductor layer 4 of the sensor unit 11 paired with TFT section 12. また、ソース・ドレインの下部のi層をギャップ部より薄くするために、ソース・ドレインとなる部分S,Dのみエッチングを行っている。 Further, in order to reduce than the gap portion i layer of the bottom of the source and drain, portions serving as source and drain S, etching is performed only D. この時、ギャップ部Cを覆うようにレジスト(不図示)を形成し、ソース・ドレイン部S,Dはレジストを除去するように露光装置によりレジストのパターニングを行っている。 At this time, a resist (not shown) so as to cover the gap station C, a source and drain portions S, D are performed to pattern the resist by exposure apparatus to remove the resist.

【0078】次に、レジストのパターニング後、ドライエッチング装置によりレジストで覆われていないi層表面をエッチングする。 [0078] Next, after the patterning of the resist, etching the i layer surface not covered with the resist by dry etching apparatus. エッチングはアノードカップリングプラズマエッチング装置を用いたドライエッチングでも、リアクティブイオンエッチングもしくはケミカルドライエッチングでも良い。 Etching or dry etching using an anode coupling plasma etching apparatus, or may be a reactive ion etching or chemical dry etching. このエッチング後にソース・ Source After the etching
ドレイン電極6の下部となる半導体層4の層厚t2は、 The thickness t2 of the semiconductor layer 4 which is a lower portion of the drain electrode 6,
プロセスマージンを含め50nm〜300nmとなるようにコントロールしており、ギャップ部Cの半導体層4 Is controlled so that 50nm~300nm including process margin, the semiconductor layer 4 of the gap portion C
の層厚t1は最初の成膜時の層厚である300nm〜1 The layer thickness t1 is a layer thickness at the time of the first deposition 300nm~1
500nm、より好ましくは600nm〜1500nm 500nm, more preferably 600nm~1500nm
である。 It is. また、センサ部11の半導体層はギャップ部C Further, the semiconductor layer of the sensor unit 11 the gap portion C
と同様に,レジストで覆い、エッチングしないので、その層厚は、最初の成膜時の層厚t1である300nm〜 Similar to, covered with a resist, since no etching, the layer thickness is a thickness t1 at the initial deposition 300nm~
1500nm、より好ましくは600nm〜1500n 1500nm, more preferably 600nm~1500n
mである(図4B参照)。 Is m (see FIG. 4B).

【0079】次いで、不図示のレジストを剥離し、その後、絶縁基板にキレート剤を含む溶液で処理を行い、表面の金属パーティクルを除去する。 [0079] Then, the resist was removed (not shown), then subjected to solution treatment including a chelating agent to the insulating substrate, removing the metal particles on the surface. また、表面についた有機膜も有機膜内部に含まれた金属パーティクルをキレート剤により除去する事により同時に剥がれ落ちる。 Further, the metal particles contained organic film also inside the organic film with the surface fall off simultaneously by removing the chelating agent. なお、キレート剤を含む溶液に限ることなく、前述の薄膜トランジスタの実施形態の場合と同様にアンモニアと過酸化水素水の混合溶液、塩酸と過酸化水素水の混合溶液等を用いてもよい。 Incidentally, not limited to a solution containing a chelating agent, a mixed solution of the case as well as ammonia and hydrogen peroxide in the previous embodiments of the thin film transistor may be used a mixed solution or the like in hydrochloric acid and hydrogen peroxide. この処理の後、弗化水素酸約1体積%と弗化アンモニウム約40体積%からなる水溶液により表面処理を行い、表面の自然酸化膜の除去を行う。 After this treatment, surface treatment was performed with an aqueous solution comprising about 1 vol% hydrofluoric acid and about 40% by volume of ammonium fluoride, to remove the natural oxide film on the surface.

【0080】この際に、弗化水素酸と弗化アンモニウムからなる水溶液に酢酸を添加しても良い。 [0080] At this time, it may be added to acetic acid aqueous solution of hydrofluoric acid and ammonium fluoride. また、前述の実施形態の場合と同様に弗化水素酸と水の溶液を用いてもよいし、酢酸を添加してもよい。 Further, it may be a solution of hydrofluoric acid and water in the same manner as the embodiment described above, it may be added acetic acid. 更に、この薬液処理の代わりに少なくとも酸素を含む雰囲気中でプラズマ処理を行ってもよい。 Furthermore, plasma treatment may be performed in an atmosphere containing at least oxygen in place of the chemical treatment.

【0081】半導体ドーピング層5の成膜は絶縁膜3、 [0081] the formation of the semiconductor doping layer 5 is an insulating film 3,
半導体層4と同じくCVD法により行う。 Also carried out by CVD a semiconductor layer 4. 成膜はシランガスに水素を希釈したホスフィンを入れることによりリンをドーピングしている。 Deposition is doped with phosphorus by placing phosphine diluted with hydrogen gas. また、成膜前に、半導体層4 In addition, before the deposition, semiconductor layer 4
の成膜時と同じ成膜圧力で且つ同じかそれよりも小さい電力で水素プラズマ処理を行う。 Performing a hydrogen plasma treatment and the same or less power than the same film deposition pressure as during the formation of. より好ましくは、半導体ドーピング層5の成膜時の成膜圧力及び、成膜電力よりも小さい電力(又は同じ電力)で約5〜15分行い、 More preferably, and the deposition pressure during the deposition of semiconductor doping layer 5, for about 5-15 minutes at less power than the deposition power (or the same power),
表面を水素化することが好ましい。 It is preferable to hydrogenate the surface. こうした後、ホスフィンを含むプラズマ処理を30秒行うことにより、界面のオーミックコンタクトを良好なものとしている。 After this, by performing plasma treatment including a phosphine 30 seconds, an ohmic contact at the interface are good. 半導体ドーピング層5の層厚は20nm〜100nm、より好ましくは35nm〜100nmである。 The layer thickness of the semiconductor doping layer 5 is 20 nm to 100 nm, more preferably 35Nm~100nm.

【0082】半導体ドーピング層5は、薄膜トランジスタのソース・ドレイン電極のオーミックコンタクト層として使用しているだけでなく、MIS型センサ部11の透明電極としても使用しているため、層厚を厚くし抵抗を下げることが望ましい。 [0082] The semiconductor doping layer 5 is not only used as an ohmic contact layer of the source and drain electrodes of the thin film transistor, because it is also used as a transparent electrode of the MIS type sensor unit 11, by increasing the thickness resistance that it is desirable to reduce. 半導体ドーピング層5の成膜後にソース・ドレイン電極6及び配線となるAlをスパッタリング法により形成する。 The Al of the source and drain electrodes 6 and the wiring after the formation of the semiconductor doping layer 5 is formed by sputtering. Alの層厚は、例えば1 The thickness of Al is, for example, 1
000nm程度である(図4C参照)。 It is about 000Nm (see FIG. 4C).

【0083】ソース・ドレイン電極6及び配線のパターニングはフォトリソグラフィー法により行い、エッチングはウェットエッチングで行っている(図4D参照)。 [0083] Patterning of the source and drain electrodes 6 and the wiring is performed by photolithography, etching is performed by wet etching (see FIG. 4D).

【0084】ソース・ドレイン電極6間のギャップ部にある半導体ドーピング層5をソース・ドレイン電極6及び配線形成後、同一のレジストを用いてエッチング除去する。 [0084] After the source and drain electrodes 6 and the wiring formation of the semiconductor doping layer 5 at the gap portion between the source and drain electrodes 6, is etched and removed by using the same resist.

【0085】このエッチングにはアノードカップリングプラズマエッチングもしくはドライエッチングがエッチング部のプラズマダメージが少なく適しているが、リアクティブエッチングでも良い。 [0085] While the anode coupling plasma etching or dry etching is suitable less plasma damage etching unit for etching may be a reactive etching. 次いで、センサ部11の共通電極配線10をフォトリソグラフィー法によりパターニングする(図4E参照)。 Then, a common electrode wiring 10 of the sensor unit 11 is patterned by photolithography (see FIG. 4E).

【0086】こうして、薄膜トランジスタと光電変換素子とをフォトリソグラフィー用のマスクが一枚増えるだけの略同一の工程で、製造することができる。 [0086] Thus, a thin film transistor and the photoelectric conversion elements under substantially the same process only mask for photolithography is increased one, can be produced.

【0087】薄膜トランジスタが形成できた段階で、必要に応じて、図2に示したような保護膜7をCVD法により成膜する。 [0087] In step TFTs could be formed, if necessary, a protective film 7 as shown in FIG. 2 by a CVD method. 保護膜7には窒化シリコン膜を用いるとよい。 It may be used a silicon nitride film on the protective film 7. 層厚は薄膜トランジスタが形成されたパターンの段差によるが、およそ500nm〜2000nmの範囲にするとよい。 The layer thickness depends on the step of the pattern which thin film transistors are formed, it may be in the range of approximately 500Nm~2000nm.

【0088】また、放射線検出装置を製造する場合には、図2に示したように、保護膜7上に蛍光体層18を形成し、放射線(X線、α線、β線、γ線等)が爆射された際に、この蛍光体層18により光変換を行い、下部に配置されたMIS型センサ部11により検知するように構成するとよい。 [0088] When manufacturing a radiation detecting apparatus, as shown in FIG. 2, the phosphor layer 18 is formed on the protective film 7, a radiation (X-rays, alpha rays, beta rays, gamma rays, etc. ) When is bombardment performs light converted by the phosphor layer 18, it may be configured to detect the MIS type sensor 11 disposed below. 蛍光体層18にはGOS(Gado GOS has the phosphor layer 18 (Gado
linium Oxysulphide Phosph linium Oxysulphide Phosph
or Screen)や沃化セシウムを用いるとよい。 or Screen) and cesium iodide may be used to.

【0089】本実施形態では、薄膜トランジスタのソース・ドレイン電極6の下部の半導体層4の層厚を50n [0089] In the present embodiment, 50n the lower portion of the thickness of the semiconductor layer 4 of the source and drain electrode 6 of the thin film transistor
m〜300nmと薄く形成することにより、薄膜トランジスタの半導体層の層厚成分による直列抵抗を低減し、 By thin and M~300nm, to reduce the series resistance due to the layer thickness component of the semiconductor layer of the thin film transistor,
オン抵抗を大きく下げ、転送効率を向上させている。 The on-resistance is lowered greatly, thereby improving the transfer efficiency. 同時に、ギャップ部に関しては半導体層4の層厚を300 At the same time, 300 layer thickness of the semiconductor layer 4 with respect to the gap portion
nm〜1500nm、より好ましくは600nm〜15 nm~1500nm, more preferably 600nm~15
00nmと厚くすることにより、オフ電流の増大を防止できる。 By thickening the nm, thereby preventing an increase in off-current. その結果、転送効率に優れた特性の良い薄膜トランジスタを実現する事が出来る。 As a result, it is possible to realize a thin film transistor excellent properties transfer efficiency.

【0090】また、ギャップエッチング時に形成される表面ダメージによるオフ電流の増加を防止できる。 [0090] In addition, it is possible to prevent an increase in the off current due to surface damage, which is formed at the gap etching. 更に、センサ部は全体をエッチングする薄膜化を行わず、 Further, the sensor unit does not perform thinning of etching the entire,
ソース・ドレイン間のギャップ部と同じ層厚、又はそれより僅かに厚い半導体層4で構成しているため、センサ部における光吸収率が確保され、高感度のMIS型半導体センサを実現できる。 Due to the structure of the same thickness or slightly thicker semiconductor layer 4, and the gap portion between the source and drain, the light absorption rate can be ensured in the sensor unit, it is possible to realize a MIS-type semiconductor sensor highly sensitive. 更に、MIS型センサ部11を構成する薄膜全てが、薄膜トランジスタを形成する膜と同時に成膜している事により大幅に製造プロセスを簡略化できる。 Moreover, all films constituting the MIS-type sensor unit 11 can be simplified significantly the manufacturing process by being deposited simultaneously with the film to form a thin film transistor.

【0091】なお、以上の実施形態では、主として薄膜トランジスタを光電変換装置に用いた場合を例として説明したが、本発明の薄膜トランジスタは光電変換装置以外にも、例えば液晶表示装置や有機ELディスプレイ等薄膜トランジスタを使用する全ての半導体装置に好適に用いることができる。 [0091] Incidentally, in the above embodiment has been described as an example the case of using mainly a thin film transistor on the photoelectric conversion device, thin film transistor in addition to the photoelectric conversion device of the present invention, for example, a liquid crystal display device or an organic EL display such as a thin film transistor it can be suitably used for all the semiconductor devices that use.

【0092】本発明の薄膜トランジスタを液晶表示装置に用いることにより、応答速度を向上でき、薄膜トランジスタを小さく作る事によりセルの開口率を上げて表示画像を明るくできる。 [0092] By using the thin film transistor of the present invention to a liquid crystal display device, can improve the response speed, you can brighten the display image by increasing the aperture ratio of the cells by making small thin film transistors. 更に、本発明の薄膜トランジスタを光電変換装置に用いることにより、駆動速度を向上でき、また、開口率を上げる事によりセンサ感度を向上することができる。 Further, by using the thin film transistor of the present invention to the photoelectric conversion device can be improved driving speed, also it is possible to improve the sensor sensitivity by increasing the aperture ratio.

【0093】(実施形態3)図5は、本発明の薄膜トランジスタの一実施形態の構成を示す断面図である。 [0093] (Embodiment 3) FIG. 5 is a sectional view showing a configuration of an embodiment of a thin film transistor of the present invention. 図5 Figure 5
において、1は絶縁基板であり、この絶縁基板1上にゲート電極2、絶縁膜3、半導体層4、チャンネル保護膜8、半導体ドーピング層5、ソース・ドレイン電極6が形成されている。 In, 1 is an insulating substrate, a gate electrode 2 on the insulating substrate 1, the insulating film 3, the semiconductor layer 4, the channel protection film 8, a semiconductor doped layer 5, the source-drain electrode 6 is formed.

【0094】このように絶縁基板1上にゲート電極2、 [0094] The gate electrode 2 is formed on this insulating substrate 1,
絶縁膜3、半導体層4を形成し、チャンネル保護膜8を形成した後に、半導体ドーピング層5、ソース・ドレイン電極6を積層しているので、前記ギャップ部の表面は、チャンネル保護膜によって覆われ、該チャネル保護膜の端部が前記ソース・ドレイン電極によって覆われている、チャンネルストッパー型の薄膜トランジスタ構成になっている。 Insulating film 3, forming the semiconductor layer 4, after the formation of the channel protective film 8, the semiconductor doped layer 5, since the stacked source and drain electrode 6, the surface of the gap portion is covered by the channel protective film , the ends of the channel protection film is covered with the source and drain electrodes, and is a thin film transistor configuration of the channel-stopper.

【0095】本発明は、このようなチャンネルストッパー型の薄膜トランジスタにおいても、ソース・ドレイン電極6の下部の半導体層4の層厚t2を、ソース・ドレイン間のギャップ部の半導体層4の層厚t1よりも薄くすることにより、以下の効果が期待できる。 [0095] The present invention, even in such a channel stopper thin film transistor, the source layer thickness t2 of the lower portion of the semiconductor layer 4 of the drain electrode 6, a semiconductor layer 4 of the gap portion between the source and drain layer thickness t1 by thinner than, the following effects can be expected.

【0096】ソース・ドレイン間のギャップ部の半導体層が厚いので、良質の半導体膜を用いることができる。 [0096] Since the semiconductor layer of the gap portion between the source and the drain is thick, it is possible to use a good quality of the semiconductor film.
また、半導体ドーピング層5からギャップ部へのドーパントの拡散が抑止されているので、閾値電圧のシフトあるいはオフ電流の増加を防止できる。 Further, the diffusion from the semiconductor doping layer 5 of the dopant into the gap portion is suppressed, the increase in shift or off current threshold voltage can be prevented. また、ソース・ドレイン部下の半導体層が薄いので、ソース・ドレイン部下の抵抗を下げ、オン抵抗も小さくなる。 Further, since the semiconductor layer of the source-drain subordinates thin, lowering the resistance of the source-drain subordinates, even the on-resistance decreases.

【0097】図6A〜図6Cを参照して、図5に示した薄膜トランジスタを製造するための製造工程を説明する。 [0097] Referring to FIG. 6A~ Figure 6C, illustrating the manufacturing process for manufacturing the thin film transistor shown in FIG.

【0098】絶縁基板1を用意する。 [0098] to prepare the insulating substrate 1. この絶縁基板1の絶縁性表面上に層厚が70nm〜500nm、より好ましくは70nm〜200nmのゲート電極2を形成する。 The thickness of this insulating substrate 1 of insulating surface is 70Nm~500nm, more preferably to form the gate electrode 2 of 70Nm~200nm.

【0099】そして、クラスタ式のマルチチャンバを有するプラズマCVD装置を用いて、3つの反応チャンパ又は1つの共通チャンバの中で、絶縁膜3、半導体層4、 [0099] Then, using the plasma CVD apparatus having a multi-chamber cluster type, among the three reaction Champa or a common chamber, the insulating film 3, the semiconductor layer 4,
チェンネル保護膜8を、真空を破らずに連続して成膜する。 The Chen'neru protective film 8 is deposited in succession without breaking the vacuum.

【0100】この時の絶縁膜3の層厚は150nm〜4 [0100] The thickness of the insulating film 3 at this time 150nm~4
00nm、より好ましくは200nm〜350nmで、 00nm, more preferably at 200nm~350nm,
半導体層4の層厚t1は60nm〜150nmで、チャンネル保護膜8の層厚は30nm〜300nmである(図6A参照)。 The thickness t1 of the semiconductor layer 4 is 60 nm to 150 nm, thickness of the channel protective film 8 is 30 nm to 300 nm (see FIG. 6A).

【0101】次に、ギャップ部となる半導体層4上にチャンネル保護膜8が残るようにチェンネル保護膜8をパターニングして、続いて、ソース・ドレインの下部の層厚をギャップ部より薄くするために、半導体層4のソース・ドレイン部S,Dのエッチングを行う。 Next, by patterning the Chen'neru protective film 8 as the channel protective film 8 is left on the semiconductor layer 4 to be a gap, followed by for thinner than the gap portion the thickness of the lower portion of the source-drain a, performed in the semiconductor layer 4 the source and drain portions S, the etching of D. 詳しくは、ギャップ部C上のチャンネル保護膜8上に不図示のレジストを形成し、ソース・ドレイン部S,Dはレジストが除去されるように露光装置によりレジストのパターニングを行い、レジストのパターニング後、ドライエッチング装置により、チャンネル保護膜8と半導体層4のうちレジストで覆われていない箇所をエッチングする。 For details, a resist (not shown) on the channel protection film 8 on the gap station C, a source and drain portions S, D is the resist was patterned by an exposure apparatus as resist is removed, after the patterning of the resist by dry etching apparatus to etch the portion not covered with the resist of the channel protection film 8 and the semiconductor layer 4. こうして、ソース・ドレイン電極の下部の半導体層4の層厚t Thus, the lower portion of the semiconductor layer 4 of the source and drain electrode layer thickness t
2を30nm〜70nm程度にする。 2 to about 30nm~70nm.

【0102】場合によっては、ソース・ドレイン電極の下部となる半導体層4を全てエッチングして、層厚t2 [0102] In some cases, in all etching the semiconductor layer 4 to be the lower of the source and drain electrodes, the layer thickness t2
をゼロにしてもよい。 The may be zero. 一方、ギャップ部の半導体層4の層厚t1は最初の成膜時の層厚である60nm〜150 On the other hand, the layer thickness of the semiconductor layer 4 of the gap portion t1 is the layer thickness at the time of initial deposition 60nm~150
nmである(図6B参照)。 It is nm (see Fig. 6B).

【0103】また、エッチング後にレジスト剥離を行った後、キレート剤を含有した溶液などで表面処理又は酸素を含む雰囲気中で行うプラズマ処理を用い、この処理の後、弗化水素酸で表面酸化膜の除去を行う。 [0103] Further, after the resist stripping after etching, using a plasma treatment performed in an atmosphere containing a surface treatment or oxygen such as a solution containing a chelating agent, after this treatment, the surface oxide film with hydrofluoric acid carry out the removal.

【0104】次に、図6Bの構造体に必要に応じて水素プラズマ処理を施した後、層厚が20nm〜70nmの半導体ドーピング層5を、チャンネル保護膜8を覆うように堆積させ、続いて、ソース・ドレイン電極となる導電体を堆積させる(図6C参照)。 [0104] Next, after performing hydrogen plasma treatment as required in the structure of FIG. 6B, the semiconductor doping layer 5 of the layer thickness 20Nm~70nm, is deposited so as to cover the channel protective film 8, followed by , depositing a conductor serving as the source and drain electrodes (see FIG. 6C).

【0105】そして、ソース・ドレイン電極6のパターニングを行い、続いて、ソース・ドレイン電極6の形成時と同じレジストを用いて半導体ドーピング層5のエッチングを行う。 [0105] Then, a patterning of the source and drain electrodes 6, followed by etching the semiconductor doping layer 5 by using the same resist as the formation of source and drain electrode 6. この時、チャンネル保護膜8が、半導体ドーピング層5のエッチングの際のエッチストップ層となるために、ギャップ部Cの半導体層4をエッチングすることがない。 At this time, the channel protective film 8, for the etch stop layer during etching of the semiconductor doping layer 5, no etching the semiconductor layer 4 of the gap portion C.

【0106】こうして、図5に示したような薄膜トランジスタが得られる。 [0106] Thus, the thin film transistor as shown in FIG. 5 is obtained.

【0107】(実施形態4)図7A〜図7Eを参照して、本発明の実施形態による半導体装置を製造するための製造工程を説明する。 [0107] With reference to (Embodiment 4) FIG 7A~ Figure 7E, illustrating a manufacturing process for manufacturing a semiconductor device according to an embodiment of the present invention.

【0108】絶縁基板1を用意する。 [0108] to prepare the insulating substrate 1. この絶縁基板1の絶縁性表面上に層厚が70nm〜200nmのゲート電極2を形成する。 The layer thickness on the insulating surface of the insulating substrate 1 to form a gate electrode 2 of 70Nm~200nm. この際、同時にゲート電極2と同じ材料を用いてセンサ部11のセンサ電極9をパターニングする。 At this time, patterning the sensor electrodes 9 of the sensor unit 11 using the same material as the gate electrode 2 at the same time.

【0109】そして、クラスタ式のマルチチャンバを有するプラズマCVD装置を用いて、絶縁膜3、半導体層4、チェンネル保護膜8を、真空を破らずに連続して成膜する。 [0109] Then, using the plasma CVD apparatus having a multi-chamber cluster-type, the insulating film 3, the semiconductor layer 4, the Chen'neru protective film 8 is deposited in succession without breaking the vacuum.

【0110】この時の絶縁膜3の層厚は150nm〜4 [0110] The thickness of the insulating film 3 at this time 150nm~4
00nm、より好ましくは200nm〜350nmで、 00nm, more preferably at 200nm~350nm,
半導体層4の層厚t1は300nm〜1500nm、より好ましくは600nm〜1500nmで、チャンネル保護膜8の層厚は30nm〜300nmである(図7A The thickness t1 of the semiconductor layer 4 is 300Nm~1500nm, more preferably 600Nm~1500nm, thickness of the channel protective film 8 is 30 nm to 300 nm (Figure 7A
参照)。 reference).

【0111】次に、ギャップ部C上及びセンサ部11上のチャンネル保護膜8上に不図示のレジストを形成し、 [0111] Next, a resist (not shown) on the channel protection film 8 on the gap portion C on and the sensor unit 11,
ソース・ドレイン部S,Dはレジストを除去するように露光装置によりレジストのパターニングを行った後、ドライエッチング装置により、レジストで覆われていない箇所のチャンネル保護膜8をエッチングし、更にレジストで覆われていない半導体層4の箇所をエッチングする。 The source and drain portions S, after the patterning of the resist by the exposure device as D, the resist is removed by dry etching apparatus, a channel protective film 8 of a portion not covered with the resist is etched, covered with the resist a portion of the semiconductor layer 4 which is not We etched.
こうして、ソース・ドレイン電極の下部となる半導体層4の層厚t2を50nm〜300nm程度に薄くする。 Thus, thinning the thickness t2 of the semiconductor layer 4 to be the lower of the source and drain electrodes of about 50 nm to 300 nm.
そして、チャンネル保護膜8、半導体層4の不要部位を除去して、薄膜トランジスタとセンサ部のアイソレーションとコンタクトホール(不図示)の形成を行う。 Then, the channel protection film 8, and removing unnecessary portions of the semiconductor layer 4 is performed to form the isolation and the contact hole of the thin film transistor and a sensor unit (not shown).

【0112】場合によっては、ソース・ドレイン部S,D [0112] In some cases, source and drain portions S, D
の半導体層4を全てエッチングして、層厚t2をゼロにしてもよい。 The semiconductor layer 4 all may be etched to a thickness t2 to zero. 一方、ギャップ部の半導体層4の層厚t1 On the other hand, the thickness t1 of the semiconductor layer 4 of the gap portion
は最初の成膜時の層厚である300nm〜1500n It 300nm~1500n have a layer thickness of the first time of the deposition
m、より好ましくは600nm〜1500nmである(図7B参照)。 m, more preferably 600Nm~1500nm (see FIG. 7B).

【0113】次に、センサ部11上にあるチャンネル保護膜8を除去する(図7C参照)。 Next, to remove the channel protection film 8 located on the sensor unit 11 (see FIG. 7C). そして、レジスト剥離を行った後、キレート剤を含有した溶液などで表面処理又は酸素を含む雰囲気中で行うプラズマ処理を用い、 Then, after the resist stripping, using a plasma treatment performed in an atmosphere containing a surface treatment or oxygen such as a solution containing a chelating agent,
この処理の後、弗化水素酸で表面酸化膜の除去を行う。 After this treatment, the removal of the surface oxide film with hydrofluoric acid.

【0114】次に、図7Cの構造体に必要に応じて水素プラズマ処理を施した後、層厚が20nm〜100n [0114] Next, after performing hydrogen plasma treatment as required in the structure of FIG. 7C, the layer thickness is 20nm~100n
m、より好ましくは35nm〜100nmの半導体ドーピング層5を、ギャップ部のチャンネル保護膜8を覆うように堆積させ(図7D参照)、続いて、ソース・ドレイン電極となる導電体を堆積させる。 m, more preferably a semiconductor doping layer 5 of 35Nm~100nm, is deposited so as to cover the channel protective film 8 of the gap portion (see FIG. 7D), followed by depositing a conductor serving as the source and drain electrodes.

【0115】そして、ソース・ドレイン電極6のパターニングを行い、続いて、ソース・ドレイン電極6の形成時と同じレジストを用いて半導体ドーピング層5のエッチングを行う。 [0115] Then, a patterning of the source and drain electrodes 6, followed by etching the semiconductor doping layer 5 by using the same resist as the formation of source and drain electrode 6.

【0116】更に、センサ部上の導電体をパターニングして、センサ部の配線電極10を形成する。 [0116] Further, by patterning the conductor on the sensor section, to form the wiring electrodes 10 of the sensor unit.

【0117】こうして、図7Eに示したような薄膜トランジスタが得られる。 [0117] Thus, the thin film transistor as shown in FIG. 7E is obtained.

【0118】(実施形態5)図8A〜図8Eを参照して、本発明の半導体装置を製造するための製造工程を説明する。 [0118] (Embodiment 5) Referring to FIG. 8A~ Figure 8E, illustrating a manufacturing process for manufacturing the semiconductor device of the present invention.

【0119】絶縁基板1を用意する。 [0119] to prepare the insulating substrate 1. この絶縁基板1の絶縁性表面上に層厚が70nm〜500nm、より好ましくは70nm〜200nmのゲート電極2を形成する。 The thickness of this insulating substrate 1 of insulating surface is 70Nm~500nm, more preferably to form the gate electrode 2 of 70Nm~200nm. この際、同時にゲート電極2と同じ材料を用いてセンサ部11のセンサ電極9をパターニングする。 At this time, patterning the sensor electrodes 9 of the sensor unit 11 using the same material as the gate electrode 2 at the same time.

【0120】そして、クラスタ式のマルチチャンバを有するプラズマCVD装置を用いて、絶縁膜3、半導体層4、チェンネル保護膜8を、真空を破らずに連続して成膜する。 [0120] Then, using the plasma CVD apparatus having a multi-chamber cluster-type, the insulating film 3, the semiconductor layer 4, the Chen'neru protective film 8 is deposited in succession without breaking the vacuum.

【0121】この時の絶縁膜3の層厚は150nm〜4 [0121] The thickness of the insulating film 3 at this time 150nm~4
00nm、より好ましくは200nm〜350nmで、 00nm, more preferably at 200nm~350nm,
半導体層4の層厚t1は300nm〜1500nm、より好ましくは600nm〜1500nmで、チャンネル保護膜8の層厚は30nm〜300nmである(図8A The thickness t1 of the semiconductor layer 4 is 300Nm~1500nm, more preferably 600Nm~1500nm, thickness of the channel protective film 8 is 30 nm to 300 nm (FIG. 8A
参照)。 reference).

【0122】次に、不図示のポジ型レジストを塗布した後、ハーフトーンマスクを用いて、薄膜トランジスタ部12のソース・ドレイン部S,Dのレジストを完全露光し、センサ部11のレジストをその半分以下の光量でハーフ露光する。 [0122] Then, after coating a positive resist, not shown, using a half-tone mask, the source and drain portions S of the thin film transistor 12, a resist D completely exposed, the resist that half of the sensor unit 11 half-exposure in the following amount of light. このレジストを現像し、ギャップ部C上にはレジストを残し、センサ部11上には約半分程度の厚みのレジストを残す。 The resist is developed, leaving the resist over the gap station C, a is on the sensor section 11 leaving resist about half a thickness of about.

【0123】そして、ドライエッチング装置により、ギャップ部Cにはレジストが残るが、センサ部上にはレジストが無くなるまで、少なくともチャンネル保護膜8をエッチングし、更に必要に応じてその下の半導体層4もエッチングする。 [0123] Then, by a dry etching apparatus, the resist remains in the gap station C, a is on the sensor section to the resist is eliminated, and etching at least a channel protective film 8, the semiconductor layer 4 below it if necessary It is also etched. こうすると、ソース・ドレイン部S,D In this way, the source and drain portions S, D
では、少なくとも保護膜8が、また、必要に応じて、その下の半導体層4がエッチングされるので、例えば半導体層4は、その層厚がt1〜t3になる(図8B参照)。 In at least the protective film 8, also optionally, the semiconductor layer 4 thereunder are etched, for example, a semiconductor layer 4, the layer thickness becomes t1 to t3 (see FIG. 8B).

【0124】更に、少なくともセンサ部11上の保護膜8が無くなるまで該保護膜8のエッチングを行うとともに、ソース・ドレイン部S,Dの半導体層4をエッチングして、層厚t2を50nm〜300nm程度にする。 [0124] Further, with etched of the protective film 8 to the protective film 8 on at least the sensor unit 11 is eliminated, the source and drain portions S, the semiconductor layer 4 of the D by etching, 50 nm to 300 nm the thickness t2 to the extent.

【0125】そして、チャンネル保護膜8及び半導体層4の不要部位を除去して、薄膜トランジスタとセンサ部のアイソレーションとコンタクトホール(不図示)の形成を行う(図8C参照)。 [0125] Then, by removing the unnecessary portions of the channel protection film 8 and the semiconductor layer 4 is performed to form the isolation and the contact hole of the thin film transistor and a sensor unit (not shown) (see FIG. 8C).

【0126】場合によっては、ソース・ドレイン電極の下部となる半導体層4を全てエッチングして、層厚t2 [0126] In some cases, in all etching the semiconductor layer 4 to be the lower of the source and drain electrodes, the layer thickness t2
をゼロにしてもよい。 The may be zero. 一方、ギャップ部の半導体層4の層厚t1は最初の成膜時の層厚である。 On the other hand, the thickness t1 of the semiconductor layer 4 of the gap portion is a layer thickness of at the first deposition.

【0127】そして、レジスト剥離を行った後、キレート剤を含有した溶液などで表面処理又は酸素を含む雰囲気中で行うプラズマ処理を用い、この処理の後、弗化水素酸で表面酸化膜の除去を行う。 [0127] Then, after the resist stripping, using a plasma treatment performed in an atmosphere containing a surface treatment or oxygen such as a solution containing a chelating agent, after this process, the removal of the surface oxide film with hydrofluoric acid I do.

【0128】次に、図8Cの構造体に必要に応じて水素プラズマ処理を施した後、層厚が20nm〜100n [0128] Next, after performing hydrogen plasma treatment as required in the structure of FIG. 8C, the layer thickness is 20nm~100n
m、より好ましくは35nm〜100nmの半導体ドーピング層5を、ギャップ部のチャンネル保護膜8を覆うように堆積させ(図8D参照)、続いて、ソース・ドレイン電極となる導電体を堆積させる。 m, more preferably a semiconductor doping layer 5 of 35Nm~100nm, is deposited so as to cover the channel protective film 8 of the gap portion (see FIG. 8D), followed by depositing a conductor serving as the source and drain electrodes.

【0129】そして、ソース・ドレイン電極6のパターニングを行い、続いて、ソース・ドレイン電極6の形成時と同じレジストを用いて半導体ドーピング層5のエッチングを行う。 [0129] Then, a patterning of the source and drain electrodes 6, followed by etching the semiconductor doping layer 5 by using the same resist as the formation of source and drain electrode 6.

【0130】更に、センサ部上の導電体をパターニングして、センサ部の配線電極10を形成する。 [0130] Further, by patterning the conductor on the sensor section, to form the wiring electrodes 10 of the sensor unit.

【0131】こうして、図8Eに示したような薄膜トランジスタが得られる。 [0131] Thus, the thin film transistor as shown in FIG. 8E is obtained.

【0132】以上説明した実施形態3〜5の薄膜トランジスタが形成できた段階で、必要に応じて、図2に示したような保護膜7をCVD法により成膜する。 [0132] In step TFT was formed embodiment 3-5 described above, if necessary, a protective film 7 as shown in FIG. 2 by a CVD method. 保護膜7 The protective film 7
には窒化シリコン膜を用いるとよい。 It may be used a silicon nitride film on. 層厚は薄膜トランジスタが形成されたパターンの段差によるが、およそ2 The layer thickness depends on the step of the pattern a thin film transistor is formed, approximately 2
00nm〜2000nm、より好ましくは500nm〜 00nm~2000nm, more preferably 500nm~
2000nmの範囲にするとよい。 It may be in the range of 2000nm.

【0133】また、実施形態3〜5を用いて、図3に示したような放射線検出装置を製造する場合には、図2に示したように、保護膜7上に蛍光体層18を形成し、放射線が爆射された際に、この蛍光体層18により光変換を行い、下部に配置されたMIS型センサ部11により検知するよう構成するとよい。 [0133] Further, by using the embodiment 3-5, in the case of manufacturing a radiation detector apparatus as shown in FIG. 3, as shown in FIG. 2, form the phosphor layer 18 on the protective film 7 and, when the radiation is bombardment performs light converted by the phosphor layer 18, it may be configured to sense the MIS type sensor 11 disposed below.

【0134】本実施形態では、薄膜トランジスタのソース・ドレイン電極6の下部の半導体層4の層厚を薄く形成することにより、薄膜トランジスタの半導体層の層厚成分による直列抵抗を低減し、オン抵抗を大きく下げ、 [0134] In this embodiment, by forming the thin layer thickness of the semiconductor layer 4 at the bottom of the source and drain electrode 6 of the thin film transistor to reduce the series resistance due to the layer thickness component of the semiconductor layer of the thin film transistor, the on-resistance increases lowering,
転送効率を向上させている。 Thereby improving the transfer efficiency.

【0135】同時に、ギャップ部に関しては半導体層4 [0135] At the same time, the semiconductor layer 4 with respect to the gap portion
の層厚を、例えば、60nm以上に厚くすることにより、膜質の低下による不具合を防止している。 The layer thickness, for example, by thicker than 60 nm, to prevent a problem due to a reduction in film quality. その結果、転送効率に優れた特性の良い薄膜トランジスタを実現する事が出来る。 As a result, it is possible to realize a thin film transistor excellent properties transfer efficiency.

【0136】また、ギャップ部の半導体層はエッチングされないので、ギャップエッチング時に形成される表面ダメージによるオフ電流の増加は無い。 [0136] Further, since the semiconductor layer of the gap portion is not etched, there is no increase in the off current due to surface damage, which is formed at the gap etching. 更に、センサ部は全体をエッチングする薄膜化を行わず、ソース・ドレイン間のギャップ部と同じか僅かに薄い層厚の半導体層4で構成しているため、センサ部における光吸収率が確保され、好感度のMIS型半導体センサを実現できる。 Further, the sensor unit does not perform thinning of etching the entire, because it consists of a semiconductor layer 4 of the same or slightly thinner thickness and the gap portion between the source and drain, the light absorption rate can be ensured in the sensor unit , it can be realized MIS type semiconductor sensor favorability.
更に、MIS型センサ部11を構成する薄膜全てが、薄膜トランジスタを形成する膜と同時に成膜している事により大幅に製造プロセスを簡略化できる。 Moreover, all films constituting the MIS-type sensor unit 11 can be simplified significantly the manufacturing process by being deposited simultaneously with the film to form a thin film transistor.

【0137】なお、実施形態4、5では、主として薄膜トランジスタを光電変換装置に用いた場合を例として説明したが、本発明の薄膜トランジスタは光電変換装置以外にも、例えば液晶表示装置や有機ELディスプレイ等薄膜トランジスタを使用する全ての半導体装置に好適に用いることができる。 [0137] In the fourth and fifth embodiments, mainly has been described as an example the case of using a thin film transistor on the photoelectric conversion device, a thin film transistor of the present invention in addition to the photoelectric conversion device, for example, a liquid crystal display device or an organic EL display, or the like it can be suitably used for all of the semiconductor device using the thin film transistor.

【0138】本発明の薄膜トランジスタを液晶表示装置に用いることにより、応答速度を向上でき、薄膜トランジスタを小さく作る事によりセルの開口率を上げて表示画像を明るくできる。 [0138] By using the thin film transistor of the present invention to a liquid crystal display device, can improve the response speed, you can brighten the display image by increasing the aperture ratio of the cells by making small thin film transistors. 更に、本発明の薄膜トランジスタを光電変換装置に用いることにより、駆動速度を向上でき、また、開口率を上げる事によりセンサ感度を向上することができる。 Further, by using the thin film transistor of the present invention to the photoelectric conversion device can be improved driving speed, also it is possible to improve the sensor sensitivity by increasing the aperture ratio.

【0139】 [0139]

【発明の効果】本発明によれば、オフ電流の増加がなく、転送効率の優れた薄膜トランジスタを提供することができる。 According to the present invention, it is possible to increase in off current is not to provide a thin film transistor having excellent transfer efficiency. これにより、光電変換素子とともに集積化した際であっても、光電変換素子の感度の低下を防ぐことができる。 Thus, even with a photoelectric conversion element comprising at when integrated, it is possible to prevent a decrease in sensitivity of the photoelectric conversion element.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明による薄膜トランジスタの一実施形態の構成を示す断面図である。 It is a sectional view showing a configuration of an embodiment of a thin film transistor according to the invention; FIG.

【図2】本発明による薄膜トランジスタを用いた光電変換装置の一実施形態を示す断面図である。 It is a cross-sectional view showing an embodiment of a photoelectric conversion device using a thin film transistor according to the invention, FIG.

【図3】図2の光電変換装置の駆動回路を含む等価回路を示す図である。 3 is a diagram showing an equivalent circuit including a driving circuit of the photoelectric conversion device of FIG.

【図4】本発明による薄膜トランジスタを用いた光電変換装置の一実施形態の製造工程を示す断面図である。 It is a sectional view showing the manufacturing process of an embodiment of a photoelectric conversion device using a thin film transistor according to the present invention; FIG.

【図5】本発明による薄膜トランジスタの別の一実施形態を示す断面図である。 5 is a cross-sectional view showing another embodiment of a thin film transistor according to the present invention.

【図6】図5に示した薄膜トランジスタの製造工程を示す断面図である。 6 is a sectional view showing the manufacturing process of the thin film transistor shown in FIG.

【図7】本発明による薄膜トランジスタを用いた光電変換装置の、別の実施形態の製造工程を示す断面図である。 Photoelectric conversion device using a thin film transistor according to [7] The present invention is a cross-sectional view showing a manufacturing step of another embodiment.

【図8】本発明による薄膜トランジスタを用いた光電変換装置の、更に別の実施形態の製造工程を示す断面図である。 [8] The photoelectric conversion device using a thin film transistor according to the present invention, is a cross-sectional view further illustrating the manufacturing process of another embodiment.

【図9】従来のギャップエッチ型薄膜トランジスタの構成を示す断面図である。 9 is a sectional view showing a configuration of a conventional gap etched thin film transistor.

【図10】従来のエッチストッパー型薄膜トランジスタの構成を示す断面図である。 10 is a cross-sectional view showing a configuration of a conventional etch stop thin film transistor.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 絶縁基板 2 ゲート電極 3 絶縁膜 4 半導体層 5 半導体ドーピング層 6 ソース・ドレイン電極 7 保護膜 8 チャンネル保護膜 9 下部のセンサ電極 10 上部の電極配線 11 センサ部 12 薄膜トランジスタ部 13 ゲート線 14 信号線 15 信号処理回路部 16 共通電極ドライバー回路部 17 ゲートドライバー回路部 18 蛍光体層 21 制御装置 22 コンピュータ 23 表示装置 1 insulating substrate 2 gate electrode 3 insulating film 4 semiconductor layer 5 semiconductor doped layer 6 source and drain electrode 7 protective film 8 channel protective film 9 lower sensor electrode 10 of the upper electrode wiring 11 sensor unit 12 TFT section 13 gate line 14 signal line 15 the signal processing circuit unit 16 common electrode driver circuit unit 17 a gate driver circuit unit 18 phosphor layer 21 controller 22 computer 23 display

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M118 AB01 BA05 CA14 FB03 FB13 FB16 FB24 5F088 AA01 BA18 BB03 BB07 EA04 EA08 HA15 KA03 5F110 AA01 AA06 BB10 CC07 DD01 DD02 DD03 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE44 FF01 FF02 FF03 FF04 FF09 FF29 GG02 GG13 GG14 GG15 GG22 GG24 GG25 GG44 GG58 HK01 HK02 HK03 HK04 HK06 HK07 HK09 HK14 HK15 HK16 HK21 HK25 HK33 HK35 HM02 NN02 NN12 NN22 NN23 NN24 NN27 NN35 NN71 QQ02 QQ09 QQ25 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 4M118 AB01 BA05 CA14 FB03 FB13 FB16 FB24 5F088 AA01 BA18 BB03 BB07 EA04 EA08 HA15 KA03 5F110 AA01 AA06 BB10 CC07 DD01 DD02 DD03 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE44 FF01 FF02 FF03 FF04 FF09 FF29 GG02 GG13 GG14 GG15 GG22 GG24 GG25 GG44 GG58 HK01 HK02 HK03 HK04 HK06 HK07 HK09 HK14 HK15 HK16 HK21 HK25 HK33 HK35 HM02 NN02 NN12 NN22 NN23 NN24 NN27 NN35 NN71 QQ02 QQ09 QQ25

Claims (21)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 基板の絶縁性表面上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁層を介して設けられた半導体層と、前記半導体層に隣接する一対の半導体ドーピング層と、該半導体ドーピング層に隣接する一対の導電体からなるソース・ドレイン電極とを有するボトムゲート型の薄膜トランジスタを備えた半導体装置において、前記ソース・ドレイン電極の下部にある前記半導体層の層厚が、前記ソース・ドレイン電極間のギャップ部にある前記半導体層の層厚よりも薄いことを特徴とする半導体装置。 And 1. A substrate insulating surface over the gate electrode provided on a semiconductor layer provided over the gate insulating layer on the gate electrode, and a pair of semiconductor doping layer adjacent to the semiconductor layer, in the semiconductor device having a bottom-gate thin film transistor having a source-drain electrode consisting of a pair of conductors adjacent to the semiconductor doping layer, the layer thickness of the semiconductor layer at the bottom of the source and drain electrodes, wherein wherein a thinner than the thickness of the semiconductor layer at the gap portion between the source and drain electrodes.
  2. 【請求項2】 前記ソース・ドレイン電極の下部にある前記半導体層の層厚は30nm〜300nmの範囲から選択されたものであり、前記ギャップ部にある前記半導体層の層厚は60nm〜1500nmの範囲から選択されたものである請求項1に記載の半導体装置。 The layer thickness of claim 2 wherein said semiconductor layer at the bottom of the source and drain electrodes has been selected from the range of 30 nm to 300 nm, the layer thickness of the semiconductor layer in said gap portion of 60nm~1500nm the semiconductor device according to claim 1 from a range in which the selected.
  3. 【請求項3】 前記ソース・ドレイン電極の下部にある前記半導体層の層厚は0nmである請求項1に記載の半導体装置。 3. A semiconductor device according to claim 1 wherein the thickness of the semiconductor layer at the bottom of the source-drain electrode is 0 nm.
  4. 【請求項4】 前記ギャップ部の表面は、前記ソース・ Wherein the surface of the gap portion, the source
    ドレイン電極を覆う保護膜により覆われている請求項1 Claim is covered by a protective film covering the drain electrode 1
    に記載の半導体装置。 The semiconductor device according to.
  5. 【請求項5】 前記ギャップ部の表面は、チャンネル保護膜によって覆われ、該チャネル保護膜の端部が前記ソース・ドレイン電極によって覆われている請求項1に記載の半導体装置。 Wherein the surface of the gap portion is covered by the channel protective film, a semiconductor device according to claim 1 in which the end portion of the channel protection film is covered with the source and drain electrodes.
  6. 【請求項6】 前記半導体ドーピング層は、エッチングにより薄層化された前記半導体層上に形成されている請求項1〜5のいずれかに記載の半導体装置。 Wherein said semiconductor doping layer A semiconductor device according to claim 1, which is formed on the semiconductor layer which is thinned by etching.
  7. 【請求項7】 前記基板の絶縁性表面上に、更に、光電変換素子が設けられている請求項1に記載の半導体装置。 To wherein said insulating substrate on the surface, further, the semiconductor device according to claim 1 in which the photoelectric conversion element is provided.
  8. 【請求項8】 前記光電変換素子は、前記薄膜トランジスタの前記ギャップ部にある前記半導体層と同じ材料で且つ同じ層厚の半導体層を有している請求項7に記載の半導体装置。 Wherein said photoelectric conversion element, a semiconductor device according to claim 7 having a semiconductor layer of and the same thickness of the same material as the semiconductor layer in said gap portion of the thin film transistor.
  9. 【請求項9】 前記光電変換素子は、前記薄膜トランジスタの前記ギャップ部にある前記半導体層と同じ材料で且つ同じ層厚の半導体層と、前記半導体ドーピング層と同じ材料で且つ同じ層厚の半導体ドーピング層と、前記ゲート絶縁層と同じ材料で且つ同じ層厚の絶縁層と、を有している請求項7に記載の半導体装置。 Wherein said photoelectric conversion element, wherein a and semiconductor layer having the same thickness of the same material as the semiconductor layer, and a semiconductor doping of the same thickness of the same material as the semiconductor doping layer in the gap portion of the thin film transistor and the layer, the semiconductor device according to claim 7 having an a and an insulating layer of the same thickness of the same material as the gate insulating layer.
  10. 【請求項10】 前記薄膜トランジスタと光電変換素子とを含む画素が2次元に配列され、前記光電変換素子の光入射側に放射線を光に変換する層が設けられていることを特徴とする請求項1に記載の半導体装置。 10. A pixel comprising said thin film transistor and the photoelectric conversion elements arranged in a two-dimensional, claim, wherein the layer for converting radiation into light is provided on the light incident side of the photoelectric conversion element the semiconductor device according to 1.
  11. 【請求項11】 基板の絶縁性表面上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁層を介して設けられた半導体層と、前記半導体層に隣接する一対の半導体ドーピング層と、該半導体ドーピング層に隣接する一対の導電体からなるソース・ドレイン電極とを有するボトムゲート型の薄膜トランジスタを備えた半導体装置の製造方法において、 前記半導体層を形成する工程、 前記ソース・ドレイン電極間のギャップ部となる前記半導体層の表面をエッチングマスクで覆った状態で、前記ソース・ドレイン電極を形成すべき部分となる前記半導体層の表面をエッチングして除去する除去工程、 前記エッチングして除去された部分に前記半導体ドーピング層を形成する工程、 前記半導体ドーピング層の上に、前記ソース・ドレイン 11. A substrate insulating surface over the gate electrode provided on a semiconductor layer provided over the gate insulating layer on the gate electrode, and a pair of semiconductor doping layer adjacent to the semiconductor layer, the method of manufacturing a semiconductor device having a bottom-gate thin film transistor having a source-drain electrode consisting of a pair of conductors adjacent to the semiconductor doping layer, forming the semiconductor layer, between the source and drain electrodes the surface of the semiconductor layer to be the gap in a state covered with the etching mask, removing step of removing by etching the surface of the semiconductor layer serving as the portions to be source and drain electrodes are formed, it is removed by the etching and the step of forming the semiconductor doped layer in a portion, on the semiconductor doping layer, said source and drain 極を形成する工程、を含むことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device, which comprises a step, to form a pole.
  12. 【請求項12】 前記除去工程の後に、エッチングマスクを除去し、その後、前記半導体ドーピング層を形成する前に、前記エッチングして除去された部分に、アンモニアまたは塩化水素と過酸化水素とを含む溶液による表面処理、キレート剤を含む溶液による表面処理、又は、 After 12. The removing step, the etching mask is removed, then, before forming the semiconductor doping layer, the etched to remove portions, and a ammonia or hydrogen chloride and hydrogen peroxide surface treatment with a solution, a surface treatment with a solution containing a chelating agent, or,
    酸素プラズマを利用した表面処理から選択される少なくとも一種の表面処理を行う請求項11に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 11 for performing at least one surface treatment selected from a surface treatment using oxygen plasma.
  13. 【請求項13】 前記除去工程の後に、エッチングマスクを除去し、その後、前記半導体ドーピング層を形成する前に、前記エッチングして除去された部分を有機物を除去するための表面処理を行い、そして、弗化水素を含む溶液にて表面処理を行う請求項11に記載の半導体装置の製造方法。 After wherein said removing step, the etching mask is removed, then the before forming the semiconductor doping layer, surface treatment was performed to remove organics said etched away portions to and the method of manufacturing a semiconductor device according to claim 11 for performing a surface treatment with a solution containing hydrogen fluoride.
  14. 【請求項14】 前記除去工程の後に、エッチングマスクを除去し、その後、前記半導体ドーピング層を形成する前に、前記半導体ドーピング層を成膜する装置の中で水素プラズマを利用した表面処理を行う請求項11に記載の半導体装置の製造方法。 After 14. The removing step, the etching mask is removed, then, before forming the semiconductor doping layer, the surface treatment using hydrogen plasma in the apparatus for forming the semiconductor doping layer the method of manufacturing a semiconductor device according to claim 11.
  15. 【請求項15】 前記水素プラズマを利用した表面処理時のプラズマの放電電力が前記半導体層を形成する時のそれと同じか又はそれより小さい請求項14に記載の半導体装置の製造方法。 15. The method of manufacturing a semiconductor device according More smaller claim 14 equal to or from that when the plasma discharge power during surface treatment using the hydrogen plasma to form the semiconductor layer.
  16. 【請求項16】 前記水素プラズマを利用した表面処理時のプラズマの放電電力が前記半導体ドーピング層を形成する時のそれと同じか又はそれより小さい請求項17 16. claim 17 equal to or smaller than that of when the plasma discharge power during surface treatment using hydrogen plasma for forming the semiconductor doping layer
    に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to.
  17. 【請求項17】 前記除去工程の前に、前記半導体層の上にチャンネル保護膜を形成する請求項11に記載の半導体装置の製造方法。 Before 17. wherein removing step, a method of manufacturing a semiconductor device according to claim 11 for forming a channel protective film on the semiconductor layer.
  18. 【請求項18】 前記基板の絶縁性表面上に、光電変換素子を形成し、前記光電変換素子の半導体層を、前記薄膜トランジスタの前記ギャップ部にある前記半導体層と同じ材料で且つ同じ層厚で形成する請求項11に記載の半導体装置の製造方法。 To 18. wherein said insulating substrate on the surface, to form a photoelectric conversion element, a semiconductor layer of the photoelectric conversion elements, and the same layer thicknesses of the same material as the semiconductor layer in said gap portion of the thin film transistor the method of manufacturing a semiconductor device according to claim 11, formed to.
  19. 【請求項19】 前記光電変換素子の前記半導体層と前記薄膜トランジスタの前記半導体層との表面を保護膜で覆った状態で、前記ソース・ドレイン電極を形成すべき部分となる前記半導体層の表面をエッチングし、更に、 19. In a state where the surface covered with a protective film and the semiconductor layer and the semiconductor layer of the photoelectric conversion element and the thin film transistor, the surface of the semiconductor layer serving as the portion to be formed the source and drain electrodes etched, and further,
    前記光電変換素子の前記半導体層の表面を覆う前記保護膜をエッチングするとともに、前記ソース・ドレイン電極を形成すべき部分となる前記半導体層の表面を更に深くエッチングする、請求項18に記載の半導体装置の製造方法。 With etching the protective film covering the surface of said semiconductor layer of said photoelectric conversion element, further deeply etched surface of the semiconductor layer serving as a part to be formed the source and drain electrodes, a semiconductor of claim 18 manufacturing method of the device.
  20. 【請求項20】 放射線検出装置において、請求項10 20. A radiation detecting apparatus, according to claim 10
    に記載の半導体装置と、前記半導体装置からの画像信号を処理して外部に送信するための制御装置と、を具備することを特徴とする放射線検出装置。 Semiconductor device and radiation detecting device comprising a control unit for transmitting to the outside by processing an image signal, by comprising from the semiconductor device according to.
  21. 【請求項21】 前記放射線検出装置は、さらに画像を表示する表示装置を具備する請求項20に記載の放射線検出装置。 21. The radiation detecting apparatus, the radiation detecting apparatus according to claim 20 including the display device further displays an image.
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