JP5259978B2 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JP5259978B2
JP5259978B2 JP2007119386A JP2007119386A JP5259978B2 JP 5259978 B2 JP5259978 B2 JP 5259978B2 JP 2007119386 A JP2007119386 A JP 2007119386A JP 2007119386 A JP2007119386 A JP 2007119386A JP 5259978 B2 JP5259978 B2 JP 5259978B2
Authority
JP
Japan
Prior art keywords
lead
semiconductor device
groove
manufacturing
protective member
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007119386A
Other languages
Japanese (ja)
Other versions
JP2008112961A5 (en
JP2008112961A (en
Inventor
尚司 安永
泰正 糟谷
基治 ▲芳▼我
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2007119386A priority Critical patent/JP5259978B2/en
Publication of JP2008112961A publication Critical patent/JP2008112961A/en
Publication of JP2008112961A5 publication Critical patent/JP2008112961A5/ja
Application granted granted Critical
Publication of JP5259978B2 publication Critical patent/JP5259978B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

この発明は、半導体装置の製造方法および半導体装置、詳しくは、表面実装型の半導体装置製造方法およびその半導体装置に関する。   The present invention relates to a semiconductor device manufacturing method and a semiconductor device, and more particularly to a surface-mount type semiconductor device manufacturing method and the semiconductor device.

近年、半導体装置を配線基板上に高密度に実装するために、配線基板上への表面実装を可能とした表面実装型パッケージが多用されている。この表面実装型パッケージとしては、たとえば、ＭＡＰ（Mold Array Package）タイプのＳＯＮ（Small Outlined Non-leaded Package）やＱＦＮ（Quad Flat Non-leaded Package）が知られている。
図１２Ａ〜１２Ｅは、従来のＭＡＰタイプのＳＯＮが適用された、半導体装置の製造方法を示す図解的な断面図である。図１３は、図１２Ａ〜１２Ｅで示す製造方法により製造された半導体装置の実装状態を示す図解的な断面図である。 In recent years, in order to mount a semiconductor device on a wiring board with high density, a surface-mount package that can be surface-mounted on the wiring board has been widely used. As this surface mount type package, for example, MAP (Mold Array Package) type SON (Small Outlined Non-leaded Package) and QFN (Quad Flat Non-leaded Package) are known.
12A to 12E are schematic sectional views showing a method of manufacturing a semiconductor device to which a conventional MAP type SON is applied. FIG. 13 is a schematic cross-sectional view showing a mounted state of the semiconductor device manufactured by the manufacturing method shown in FIGS.

ＭＡＰタイプのＳＯＮに使用されるリードフレーム１０１は、たとえば、銅板に対して精密プレス加工やエッチング加工を施すことによって形成される。このリードフレーム１０１は、複数の半導体装置にそれぞれ対応する単位領域１０２が格子状に連設された構成を有している。１個の半導体装置に対応した単位領域１０２は、図１２Ａに示すように、たとえば、所定方向に間隔を隔てて設けられ、半導体チップを支持するための矩形状のダイパッド１０３と、このダイパッド１０３を取り囲むフレーム部１０４と、ダイパッド１０３に対してダイパッド１０３の上記所定方向の両側に、その所定方向と直交する方向にほぼ等間隔を空けて配置された複数本のリード１０５とを備えている。   The lead frame 101 used for the MAP type SON is formed, for example, by subjecting a copper plate to precision pressing or etching. The lead frame 101 has a configuration in which unit regions 102 respectively corresponding to a plurality of semiconductor devices are connected in a lattice shape. As shown in FIG. 12A, the unit region 102 corresponding to one semiconductor device is provided, for example, at intervals in a predetermined direction, and a rectangular die pad 103 for supporting a semiconductor chip, and the die pad 103 are arranged. A surrounding frame portion 104 and a plurality of leads 105 arranged at substantially equal intervals in the direction orthogonal to the predetermined direction are provided on both sides of the die pad 103 in the predetermined direction with respect to the die pad 103.

ダイパッド１０３は、リード１０５の上面１０５ａに対して上方に配置されるようにアップセットした状態で、図示しない連結部を介してフレーム部１０４に結合されている。フレーム部１０４は、互いに隣接する各単位領域１０２によって共有されている。また、各リード１０５は、その基端部がフレーム部１０４と一体的に形成され、その遊端部がフレーム部１０４の内側に向けて延びる長尺形状に形成されている。   The die pad 103 is coupled to the frame unit 104 via a coupling unit (not shown) in an upset state so as to be disposed above the upper surface 105a of the lead 105. The frame unit 104 is shared by the unit regions 102 adjacent to each other. Each lead 105 has a base end portion formed integrally with the frame portion 104 and a free end portion formed in a long shape extending toward the inside of the frame portion 104.

半導体装置の製造に際しては、図１２Ｂに示すように、まず、各ダイパッド１０３上に半導体チップ１０６がダイボンディングされる。次いで、各半導体チップ１０６に形成されている端子とリード１０５の上面１０５ａとがボンディングワイヤ１０７で接続される。その後、半導体チップ１０６が実装されたリードフレーム１０１が封止用の金型に入れられ、リード１０５の下面１０５ｂおよびフレーム部１０４の下面１０４ｂが露出するように、それらが、封止樹脂１０８によって一括して封止される。   In manufacturing the semiconductor device, as shown in FIG. 12B, first, the semiconductor chip 106 is die-bonded on each die pad 103. Next, the terminals formed on each semiconductor chip 106 and the upper surface 105 a of the lead 105 are connected by a bonding wire 107. Thereafter, the lead frame 101 on which the semiconductor chip 106 is mounted is placed in a sealing mold, and the lower surface 105b of the lead 105 and the lower surface 104b of the frame portion 104 are exposed together by the sealing resin 108. And sealed.

つづいて、図１２Ｃに示すように、リード１０５の下面１０５ｂおよびフレーム部１０４の下面１０４ｂに、半田などを用いためっきによりめっき層１０９が形成される。
その後、図１２Ｄに示すように、リードフレーム１０１の下面側から、ダイシングソー１１０を用い、ダイシングライン１１１に沿ってリードフレーム１０１および封止樹脂１０８が切断される。この切断によって、図１２Ｅに示すように、各半導体装置１１２の個片が得られる。 Subsequently, as shown in FIG. 12C, a plating layer 109 is formed on the lower surface 105b of the lead 105 and the lower surface 104b of the frame portion 104 by plating using solder or the like.
Thereafter, as shown in FIG. 12D, the lead frame 101 and the sealing resin 108 are cut along the dicing line 111 from the lower surface side of the lead frame 101 using the dicing saw 110. By this cutting, as shown in FIG. 12E, individual pieces of each semiconductor device 112 are obtained.

図１３を参照して、半導体装置１１２において、リード１０５の上面１０５ａは、封止樹脂１０８内で、ボンディングワイヤ１０７を介して半導体チップと電気接続されるインナーリードとして機能する。一方、めっき層１０９が形成されたリード１０５の下面１０５ｂは、封止樹脂１０８の下面１０８ｂから露出し、配線基板１１３上のランド（配線パターン）１１４に半田接合されるアウターリードとして機能する。ランド１１４上には、クリーム半田１１５が塗られており、リード１０５の下面１０５ｂを、クリーム半田１１５を介してランド１１４に接合することによって、半導体装置の配線基板１１３への表面実装が達成される。
特開２００１−２５７３０４号公報 Referring to FIG. 13, in semiconductor device 112, upper surface 105 a of lead 105 functions as an inner lead that is electrically connected to the semiconductor chip via bonding wire 107 in sealing resin 108. On the other hand, the lower surface 105 b of the lead 105 on which the plating layer 109 is formed is exposed from the lower surface 108 b of the sealing resin 108 and functions as an outer lead that is soldered to the land (wiring pattern) 114 on the wiring substrate 113. Cream solder 115 is applied on the lands 114, and the lower surface 105b of the lead 105 is joined to the lands 114 via the cream solder 115, so that surface mounting on the wiring board 113 of the semiconductor device is achieved. .
JP 2001-257304 A

ところが、クリーム半田１１５の、銅に対する濡れ性は、めっき層１０９を形成する金属に対する濡れ性に比べて低いので、銅が剥き出しになったリード１０５の端面１０５ｃ（ダイシングライン１１１に沿った切断面）には、クリーム半田１１５が濡れにくくなる。そのため、従来の半導体装置１１２は、配線基板１１３に対する実装強度が低く、接続信頼性が低いという問題を有している。   However, since the wettability of the cream solder 115 with respect to copper is lower than the wettability with respect to the metal forming the plating layer 109, the end surface 105c of the lead 105 from which the copper is exposed (cut surface along the dicing line 111). The cream solder 115 becomes difficult to get wet. Therefore, the conventional semiconductor device 112 has a problem that the mounting strength with respect to the wiring substrate 113 is low and the connection reliability is low.

そこで、本発明の目的は、配線基板との接続信頼性を向上させることができる半導体装置の製造方法を提供することにある。 An object of the present invention is to provide a method of manufacturing a semiconductor equipment, which can improve the connection reliability between the wiring board.

上記目的を達成するために、半導体装置の製造方法の発明は、所定方向に間隔を隔てて設けられ、半導体チップがそれぞれダイボンディングされる複数のダイパッドと、前記複数のダイパッドの各間において前記所定方向に延び、一方面が前記ダイパッドの一方面と同一平面上に配置されるリード構成部材とを一体的に備えるリードフレームを用いて、半導体装置を製造する方法であって、各前記ダイパッドの前記一方面と反対側の他方面上に半導体チップをダイボンディングするとともに、各前記半導体チップを前記リード構成部材と電気的に接続するボンディング工程と、前記ボンディング工程の後、前記ダイパッドの前記一方面および前記リード構成部材の前記一方面が露出するように、前記リードフレームおよび前記半導体チップを封止樹脂により封止する樹脂封止工程と、前記複数のダイパッドの各間において前記所定方向と直交する方向に延びるダイシングラインに沿って、前記リード構成部材の前記一方面側から所定幅の溝部を形成し、前記リード構成部材の一部を前記封止樹脂とともに除去する溝部形成工程と、半田濡れ性を有する金属材料を用いためっきにより、前記リード構成部材の前記一方面および前記溝部の内面にリードめっき層を形成するめっき工程と、前記ダイシングラインに沿って、前記所定幅よりも狭い幅で、前記リード構成部材および前記封止樹脂を貫通して除去する除去工程と、を含むことを特徴とする、半導体装置の製造方法である。 In order to achieve the above object, an invention of a method of manufacturing a semiconductor device includes a plurality of die pads that are provided at intervals in a predetermined direction and each of which is bonded to a semiconductor chip, and each of the plurality of die pads. A method of manufacturing a semiconductor device using a lead frame that integrally includes a lead constituent member that extends in a direction and has one surface disposed on the same plane as the one surface of the die pad. A semiconductor chip is die-bonded on the other surface opposite to the one surface, and a bonding step of electrically connecting each of the semiconductor chips to the lead constituting member, and after the bonding step, the one surface of the die pad and The lead frame and the semiconductor chip are arranged so that the one surface of the lead component is exposed. A groove portion having a predetermined width from the one surface side of the lead constituting member is formed along a resin sealing step for sealing with a stop resin and a dicing line extending in a direction orthogonal to the predetermined direction between each of the plurality of die pads. Forming and removing a part of the lead component together with the sealing resin, and plating using a metal material having solder wettability on the one surface of the lead component and the inner surface of the groove A plating step of forming a lead plating layer, and a removal step of removing the lead constituent member and the sealing resin through the dicing line with a width narrower than the predetermined width. A method for manufacturing a semiconductor device.

この方法によれば、まず、リードフレームのダイパッドの一方面と反対側の他方面上に半導体チップがダイボンディングされた後、半導体チップとリード構成部材とが電気的に接続される。次いで、ダイパッドの一方面およびリード構成部材の一方面が露出するように、リードフレームおよび半導体チップが封止樹脂により封止される。その後、複数のダイパッドの各間において、ダイパッドの整列方向と直交する方向に延びるダイシングラインに沿って、リード構成部材の一方面側から所定幅の溝部が形成されて、リード構成部材の一部が、封止樹脂とともに除去される。次いで、リード構成部材の一方面および溝部の内面に、半田濡れ性を有する金属材料を用いためっきにより、リードめっき層が形成される。そして、ダイシングラインに沿って、溝部の所定幅よりも狭い幅で、リード構成部材および封止樹脂が貫通して除去される。   According to this method, first, after a semiconductor chip is die-bonded on the other surface opposite to the one surface of the die pad of the lead frame, the semiconductor chip and the lead constituent member are electrically connected. Next, the lead frame and the semiconductor chip are sealed with a sealing resin so that one surface of the die pad and one surface of the lead constituent member are exposed. Thereafter, a groove having a predetermined width is formed from one surface side of the lead constituent member along a dicing line extending in a direction orthogonal to the alignment direction of the die pads between each of the plurality of die pads. And removed together with the sealing resin. Next, a lead plating layer is formed on one surface of the lead constituent member and the inner surface of the groove portion by plating using a metal material having solder wettability. Then, along the dicing line, the lead constituent member and the sealing resin penetrate and are removed with a width narrower than the predetermined width of the groove.

これにより、リード構成部材の貫通除去の際に、溝部の内面、より具体的には、溝部の内側面に形成されたリードめっき層が剥がされることを防止することができる。そのため、このような工程を経て、半導体装置の個片を製造すれば、封止樹脂から露出するリードの端面の一部に、半田濡れ性を有するリードめっき層を残すことができる。
その結果、半導体装置を配線基板に実装したとき、リードの下面のみならず、リードの端面にまでクリーム半田を濡れ上がらせることができ、クリーム半田と当該端面とを良好に密着させることができる。すなわち、半導体装置と配線基板との実装強度を向上させ、接続信頼性を向上させることができる。 Thereby, it is possible to prevent the lead plating layer formed on the inner surface of the groove portion, more specifically, the inner surface of the groove portion from being peeled off when the lead constituent member is penetrated and removed. Therefore, if individual pieces of the semiconductor device are manufactured through such steps, a lead plating layer having solder wettability can be left on a part of the end face of the lead exposed from the sealing resin.
As a result, when the semiconductor device is mounted on the wiring board, the cream solder can be wetted not only to the lower surface of the lead but also to the end surface of the lead, and the cream solder and the end surface can be satisfactorily adhered. That is, the mounting strength between the semiconductor device and the wiring board can be improved, and the connection reliability can be improved.

また、これにより、リードの端面に、いわゆる半田フィレットが形成されるため、リードと配線基板のランドとの接合（半田付け）状態を容易に外観検査することができる。
また、ダイパッドの一方面が、リード構成部材の一方面と同一平面上に形成されているので、リードフレームを封止用金型に入れて樹脂封止する際、ダイパッドの位置ずれを抑制することができる。 In addition, a so-called solder fillet is formed on the end face of the lead, so that it is possible to easily inspect the appearance of the bonding (soldering) state between the lead and the land of the wiring board.
In addition, since one surface of the die pad is formed on the same plane as the one surface of the lead component member, when the lead frame is placed in the sealing mold and resin-sealed, the displacement of the die pad is suppressed. Can do.

また、請求項１記載の発明は、所定方向に間隔を隔てて設けられ、半導体チップがそれぞれダイボンディングされる複数のダイパッドと、前記複数のダイパッドの各間において前記所定方向に延び、一方面が前記ダイパッドの一方面と同一平面上に配置され、前記所定方向に延びる溝を前記一方面に有するリード構成部材とを一体的に備えるリードフレームを用いて、半導体装置を製造する方法であって、各前記ダイパッドの前記一方面と反対側の他方面上に半導体チップをダイボンディングするとともに、各前記半導体チップを前記リード構成部材と電気的に接続するボンディング工程と、前記溝に保護部材を入り込ませるとともに、前記ダイパッドの前記一方面および前記リード構成部材の前記一方面にダイシングテープを貼り付けることにより、前記溝に前記保護部材を埋設する保護部材埋設工程と、前記ダイパッドの前記一方面および前記リード構成部材の前記一方面が露出するように、前記溝に埋設された前記保護部材を含む前記リードフレームおよび前記半導体チップを封止樹脂により封止する樹脂封止工程と、前記樹脂封止工程の後、前記ダイシングテープを剥離するとともに、前記保護部材を除去する保護部材除去工程と、半田濡れ性を有する金属材料を用いためっきにより、前記リード構成部材の前記一方面および前記溝の内面にリードめっき層を形成するめっき工程と、前記溝を前記所定方向と直交する方向に横切るダイシングラインに沿って、前記溝の前記所定方向の幅よりも狭い幅で、前記溝の底面側からダイシングソーを入れることにより、前記リード構成部材および前記封止樹脂を貫通して除去する除去工程と、を含むことを特徴とする、半導体装置の製造方法である。 According to a first aspect of the present invention, there are provided a plurality of die pads each provided with a gap in a predetermined direction, each of which is bonded to a semiconductor chip, and extending in the predetermined direction between each of the plurality of die pads. A method of manufacturing a semiconductor device using a lead frame that is integrally provided with a lead constituent member that is disposed on the same plane as one surface of the die pad and that has a groove extending on the one surface in the predetermined direction, A semiconductor chip is die-bonded on the other surface opposite to the one surface of each die pad, a bonding step for electrically connecting each semiconductor chip to the lead constituent member, and a protective member is inserted into the groove In addition, a dicing tape is affixed to the one surface of the die pad and the one surface of the lead component. A protective member embedding step of embedding the protective member in the groove, and the protective member embedded in the groove so that the one surface of the die pad and the one surface of the lead constituting member are exposed. A resin sealing step of sealing the lead frame and the semiconductor chip with a sealing resin; a protective member removing step of peeling the dicing tape and removing the protective member after the resin sealing step; and solder wetting A plating process for forming a lead plating layer on the one surface of the lead component and the inner surface of the groove by plating using a metal material having a property, and a dicing line that crosses the groove in a direction perpendicular to the predetermined direction along, in the predetermined direction of width smaller than the width of the groove, by placing a dicing saw from the bottom side of the groove, the lead A removal step of removing through the formed member and the sealing resin, characterized in that it comprises a a method for manufacturing a semiconductor device.

この方法によれば、リードフレームのダイパッドの一方面と反対側の他方面上に半導体チップがダイボンディングされた後、半導体チップとリード構成部材とが電気的に接続される。一方、リード構成部材の溝には保護部材が埋設されている。保護部材が埋設された溝には、ダイパッドの一方面およびリード構成部材の一方面が露出するように、リードフレームおよび半導体チップが封止樹脂により封止される。このとき、溝には、保護部材が埋設されているので、封止樹脂が入り込まない。そして、封止樹脂による封止後、溝に埋設されていた保護部材が除去されることにより、溝の内面が露出する。その後は、リード構成部材の一方面および保護部材の除去により露出した溝の内面に、リードめっき層が形成される。そして、ダイパッドの配列方向（所定方向）に直交する方向に沿って、溝の所定幅よりも狭い幅で、リード構成部材および封止樹脂が貫通して除去される。 According to this method, after the semiconductor chip is die-bonded on the other surface opposite to the one surface of the die pad of the lead frame, the semiconductor chip and the lead constituent member are electrically connected. On the other hand, Ru Tei protective member is buried in the groove of the lead component. A groove protection member is embedded, the one surface of one surface and the lead components of the die pad so as to expose the lead frame and the semiconductor chip is sealed with a sealing resin. At this time, since the protective member is embedded in the groove, the sealing resin does not enter. And after sealing with sealing resin, the inner surface of a groove | channel is exposed by removing the protection member embed | buried in the groove | channel. Thereafter, a lead plating layer is formed on one surface of the lead constituent member and the inner surface of the groove exposed by removing the protective member. Then, along the direction orthogonal to the arrangement direction (predetermined direction) of the die pad, the lead constituent member and the sealing resin are penetrated and removed with a width narrower than the predetermined width of the groove.

封止樹脂による封止の際、溝には保護部材が埋設されているので、溝に封止樹脂が入り込むことを防止することができる。また、リード構成部材および封止樹脂が、溝の所定幅よりも狭い幅で貫通除去されるので、リード構成部材の貫通除去の際、溝部の内面、より具体的には、溝部の内側面に形成されたリードめっき層が剥がされることを防止することができる。そのため、このような工程を経て、半導体装置の個片を製造すれば、封止樹脂から露出するリードの端面の一部に、半田濡れ性を有するリードめっき層を残すことができる。   Since the protective member is embedded in the groove when sealing with the sealing resin, the sealing resin can be prevented from entering the groove. Further, since the lead constituent member and the sealing resin are removed by penetration with a width narrower than a predetermined width of the groove, when the lead constituent member is removed, the inner surface of the groove portion, more specifically, the inner surface of the groove portion is removed. It is possible to prevent the formed lead plating layer from being peeled off. Therefore, if individual pieces of the semiconductor device are manufactured through such steps, a lead plating layer having solder wettability can be left on a part of the end face of the lead exposed from the sealing resin.

その結果、半導体装置を配線基板に実装したとき、リードの下面のみならず、リードの端面にまでクリーム半田を濡れ上がらせることができ、クリーム半田と当該端面とを良好に密着させることができる。すなわち、半導体装置と配線基板との実装強度を向上させ、接続信頼性を向上させることができる。
また、これにより、リードの端面に、いわゆる半田フィレットが形成されるため、リードと配線基板のランドとの接合（半田付け）状態を容易に外観検査することができる。 As a result, when the semiconductor device is mounted on the wiring board, the cream solder can be wetted not only to the lower surface of the lead but also to the end surface of the lead, and the cream solder and the end surface can be satisfactorily adhered. That is, the mounting strength between the semiconductor device and the wiring board can be improved, and the connection reliability can be improved.
In addition, a so-called solder fillet is formed on the end face of the lead, so that it is possible to easily inspect the appearance of the bonding (soldering) state between the lead and the land of the wiring board.

また、ダイパッドの一方面が、リード構成部材の一方面と同一平面上に形成されているので、リードフレームを封止用金型に入れて樹脂封止する際、ダイパッドの位置ずれを抑制することができる。
また、請求項２記載の発明は、前記リード構成部材は、前記ダイパッドを取り囲むフレーム部と、基端部が前記フレーム部に接続されていて、遊端部が前記フレーム部に対して前記所定方向両側に前記ダイパッドに向けて延びる複数のリードと、前記フレーム部を挟んで対向する前記リードの基端部間に前記所定方向に延びる溝とを有し、前記除去工程は、前記リードの基端部側に、相対的に外側に配置される外側端面と、相対的に内側に配置され、前記外側端面との間に段差を有する内側端面とが形成されるように、前記フレーム部から前記リードを切り離す工程を含む、請求項１に記載の半導体装置の製造方法である。
また、請求項３記載の発明は、前記リードの切り離しの際に前記外側端面に生じるばりの長さが、前記溝の深さよりも短い、請求項２に記載の半導体装置の製造方法である。
また、請求項４記載の発明は、前記リードの遊端部に、前記リードの本体よりも薄い抜け止め部を形成する工程を含む、請求項２または３に記載の半導体装置の製造方法である。
また、請求項５記載の発明は、前記リードの前記外側端面と前記内側端面との、上下方向における長さの比（外側端面／内側端面）が、１未満である、請求項２〜４のいずれか一項に記載の半導体装置の製造方法である。
また、請求項６記載の発明は、前記リードフレームは、前記リード構成部材の前記一方面において、前記ダイパッド側の端部に形成された第２の溝をさらに有する、請求項１〜５のいずれか一項に記載の半導体装置の製造方法である。
また、請求項７記載の発明は、前記保護部材埋設工程を、前記ボンディング工程後に行う、請求項６に記載の半導体装置の製造方法である。
また、請求項８記載の発明は、前記ボンディング工程に先立って、前記リード構成部材に前記溝を形成する工程を含む、請求項１〜７のいずれか一項に記載の半導体装置の製造方法である。
また、請求項９記載の発明は、前記リードめっき層を構成する前記金属材料が、Ｐｄ、Ｓｎ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ、Ｓｎ−Ｂｉのいずれかである、請求項１〜８のいずれか一項に記載の半導体装置の製造方法である。
また、請求項１０記載の発明は、前記抜け止め部を、前記リードに対する潰し加工により形成する、請求項４に記載の半導体装置の製造方法である。
また、請求項１１記載の発明は、前記保護部材として、粘着剤を用いて前記保護部材埋設工程を行う、請求項１〜１０のいずれか一項に記載の半導体装置の製造方法である。
また、請求項１２記載の発明は、前記リード構成部材の一部を、前記所定方向と直交する方向に横切るダイシングラインに沿ってダイシングすることにより、前記溝を形成する工程を含む、請求項１〜１１のいずれか一項に記載の半導体装置の製造方法である。
また、請求項１３記載の発明は、所定方向に間隔を隔てて設けられ、半導体チップがそれぞれダイボンディングされる複数のダイパッドと、前記複数のダイパッドの各間において前記所定方向に延び、一方面が前記ダイパッドの一方面と同一平面上に配置され、前記所定方向に延びる溝を前記一方面に有するリード構成部材とを一体的に備えるリードフレームを用いて、半導体装置を製造する方法であって、各前記ダイパッドの前記一方面と反対側の他方面上に半導体チップをダイボンディングするとともに、各前記半導体チップを前記リード構成部材と電気的に接続するボンディング工程と、前記ダイパッドの前記一方面および前記リード構成部材の前記一方面が露出するように、前記溝に埋設された保護部材を含む前記リードフレームおよび前記半導体チップを封止樹脂により封止する樹脂封止工程と、前記樹脂封止工程の後、前記保護部材を除去する保護部材除去工程と、半田濡れ性を有する金属材料を用いためっきにより、前記リード構成部材の前記一方面および前記溝の内面にリードめっき層を形成するめっき工程と、前記溝を前記所定方向と直交する方向に横切るダイシングラインに沿って、前記溝の前記所定方向の幅よりも狭い幅で、前記リード構成部材および前記封止樹脂を貫通して除去する除去工程とを含み、前記保護部材除去工程は、ウェットエッチング、ドライエッチング、前記リードフレームおよび前記半導体チップの封止時に発生する封止熱による分解のいずれかにより、前記保護部材を除去する工程を含む、半導体装置の製造方法である。
また、請求項１４記載の発明は、ウェットエッチングによる前記保護部材除去工程において、アルカリ性水溶液をエッチング液として用いる、請求項１３に記載の半導体装置の製造方法である。
また、請求項１５記載の発明は、ウェットエッチングによる前記保護部材除去工程において、酸性水溶液をエッチング液として用いる、請求項１３に記載の半導体装置の製造方法である。
また、請求項１６記載の発明は、前記保護部材除去工程は、アルカリ性水溶液をエッチング液として用いるウェットエッチングにより、有機レジストからなる前記保護部材を除去する工程を含む、請求項１１に記載の半導体装置の製造方法である。
また、請求項１７記載の発明は、前記保護部材除去工程は、酸性水溶液をエッチング液として用いるウェットエッチングにより、金属レジストからなる前記保護部材を除去する工程を含む、請求項１１に記載の半導体装置の製造方法である。
また、請求項１８記載の発明は、前記除去工程は、前記溝の底面側からダイシングソーを入れることにより、前記リード構成部材および前記封止樹脂を除去する工程を含む、請求項１３〜１５のいずれか一項に記載の半導体装置の製造方法である。
また、請求項１９記載の発明は、前記溝を、エッチングにより形成する、請求項８に記載の半導体装置の製造方法である。
さらに、半導体装置の発明は、半導体チップと、前記半導体チップが一方面にダイボンディングされるダイパッドと、前記ダイパッドとの対向方向に延び、一方面が前記ダイパッドの前記一方面と同一平面上に配置され、前記半導体チップと電気的に接続されるリードと、前記半導体チップ、前記ダイパッドおよび前記リードを、前記ダイパッドの前記一方面、ならびに前記リードの前記一方面および前記ダイパッドと対向する内端面と反対側の外端面が露出するように封止する封止樹脂とを備え、前記リードの前記外端面は、前記リードの前記外端面側の端部が前記一方面側から掘り下げられることにより、相対的に外側に配置される外側端面と、相対的に内側に配置され、前記外側端面との間に段差を有する内側端面とを含み、前記リードの前記一方面および前記内側端面には、半田濡れ性を有する金属材料からなるリードめっき層が形成されていることを特徴とする、半導体装置である。 In addition, since one surface of the die pad is formed on the same plane as the one surface of the lead component member, when the lead frame is placed in the sealing mold and resin-sealed, the displacement of the die pad is suppressed. Can do.
According to a second aspect of the present invention, the lead component member includes a frame portion that surrounds the die pad, a base end portion connected to the frame portion, and a free end portion in the predetermined direction with respect to the frame portion. A plurality of leads extending toward the die pad on both sides and a groove extending in the predetermined direction between the base end portions of the leads facing each other with the frame portion interposed therebetween, and the removing step includes a base end of the lead From the frame portion, the lead is formed such that an outer end surface that is disposed relatively outward and an inner end surface that is disposed relatively inward and has a step between the outer end surface and the outer end surface are formed. The method for manufacturing a semiconductor device according to claim 1, comprising a step of separating the semiconductor device.
The invention according to claim 3 is the method for manufacturing a semiconductor device according to claim 2, wherein a length of a flash generated on the outer end face when the lead is separated is shorter than a depth of the groove.
The invention according to claim 4 is the method for manufacturing a semiconductor device according to claim 2 or 3, comprising a step of forming a retaining portion thinner than a main body of the lead at a free end portion of the lead. .
According to a fifth aspect of the present invention, the length ratio (outer end surface / inner end surface) in the vertical direction between the outer end surface and the inner end surface of the lead is less than 1. It is a manufacturing method of the semiconductor device given in any 1 paragraph.
Further, in the invention according to claim 6, the lead frame further includes a second groove formed at an end portion on the die pad side on the one surface of the lead constituting member. A method for manufacturing a semiconductor device according to claim 1.
The invention according to claim 7 is the method for manufacturing a semiconductor device according to claim 6, wherein the protective member burying step is performed after the bonding step.
The invention according to claim 8 is the method of manufacturing a semiconductor device according to any one of claims 1 to 7, including a step of forming the groove in the lead constituting member prior to the bonding step. is there.
The invention according to claim 9 is the invention according to any one of claims 1 to 8, wherein the metal material constituting the lead plating layer is any one of Pd, Sn, Sn-Cu, Sn-Ag, and Sn-Bi. A method for manufacturing a semiconductor device according to claim 1.
The invention according to claim 10 is the method of manufacturing a semiconductor device according to claim 4, wherein the retaining portion is formed by crushing the lead.
Further, an invention according to claim 11, wherein, as the protective member, performing the protective member burying step using a viscous adhesive, a method of manufacturing a semiconductor device according to any one of claims 1 to 10.
The invention according to claim 12 includes the step of forming the groove by dicing a part of the lead constituting member along a dicing line that crosses in a direction orthogonal to the predetermined direction. A method for manufacturing a semiconductor device according to any one of ˜11.
According to a thirteenth aspect of the present invention, a plurality of die pads, each of which is provided with a gap in a predetermined direction, to which a semiconductor chip is die-bonded, extend in the predetermined direction between each of the plurality of die pads, and one surface is A method of manufacturing a semiconductor device using a lead frame that is integrally provided with a lead constituent member that is disposed on the same plane as one surface of the die pad and that has a groove extending on the one surface in the predetermined direction, A semiconductor chip is die-bonded on the other surface opposite to the one surface of each die pad, and a bonding step of electrically connecting each semiconductor chip to the lead constituent member, the one surface of the die pad and the die pad The lead frame includes a protective member embedded in the groove so that the one surface of the lead constituting member is exposed. And a resin sealing step for sealing the semiconductor chip with a sealing resin, a protective member removing step for removing the protective member after the resin sealing step, and plating using a metal material having solder wettability. A plating step of forming a lead plating layer on the one surface of the lead component and the inner surface of the groove, and a dicing line that crosses the groove in a direction orthogonal to the predetermined direction, in the predetermined direction of the groove. A removal step of penetrating and removing the lead component member and the sealing resin with a width narrower than a width, and the protection member removal step includes wet etching, dry etching, sealing of the lead frame and the semiconductor chip. It is a manufacturing method of a semiconductor device including the process of removing the above-mentioned protection member by either decomposition by sealing heat which occurs at the time of stop.
The invention according to claim 14 is the method of manufacturing a semiconductor device according to claim 13, wherein an alkaline aqueous solution is used as an etchant in the protective member removing step by wet etching.
The invention according to claim 15 is the method for manufacturing a semiconductor device according to claim 13, wherein an acidic aqueous solution is used as an etchant in the protective member removing step by wet etching.
The invention according to claim 16 is the semiconductor device according to claim 11, wherein the protection member removing step includes a step of removing the protection member made of an organic resist by wet etching using an alkaline aqueous solution as an etching solution. It is a manufacturing method.
The invention according to claim 17 is the semiconductor device according to claim 11, wherein the protection member removing step includes a step of removing the protection member made of a metal resist by wet etching using an acidic aqueous solution as an etching solution. It is a manufacturing method.
Further, an invention according to claim 18, wherein said removing step, by placing a dicing saw from the bottom side of the groove, comprising the step of removing the lead component and the sealing resin, according to claim 13-15 It is a manufacturing method of the semiconductor device given in any 1 paragraph.
The invention according to claim 19 is the method for manufacturing a semiconductor device according to claim 8, wherein the groove is formed by etching.
Furthermore, the invention of the semiconductor device is a semiconductor chip, a die pad on which the semiconductor chip is die-bonded on one surface, and extends in a direction opposite to the die pad, and the one surface is disposed on the same plane as the one surface of the die pad. A lead electrically connected to the semiconductor chip, and the semiconductor chip, the die pad and the lead opposite to the one surface of the die pad and the inner surface facing the one surface of the lead and the die pad. Sealing resin that seals so that the outer end surface on the side is exposed, and the outer end surface of the lead is relative to the end portion of the lead on the outer end surface side by being dug down from the one surface side. An outer end face disposed on the outer side and an inner end face disposed relatively on the inner side and having a step between the outer end face, The said one surface and said inner end surface of the characterized in that the lead-plated layer made of a metal material having a solder wettability is formed, a semiconductor device.

この構成によれば、リードの一方面および外端面は、封止樹脂から露出している。また、リードの外端面は、リードの外端面側の端部が、リードの一方面側から掘り下げられることにより、相対的に外側に配置される外側端面と、相対的に内側に配置され、外側端面との間に段差を有する内側端面とを含んでいる。そして、リードの一方面および内側端面には、半田濡れ性を有する金属材料からなるリードめっき層が形成されている。   According to this configuration, the one surface and the outer end surface of the lead are exposed from the sealing resin. In addition, the outer end surface of the lead is disposed on the outer end surface relatively on the outer side and the outer end surface relatively on the outer side when the end portion on the outer end surface side of the lead is dug down from one side of the lead. And an inner end surface having a step between the end surface. A lead plating layer made of a metal material having solder wettability is formed on one surface and the inner end surface of the lead.

リードの一方面および内側端面に、半田濡れ性を有するリードめっき層が形成されているため、半導体装置を配線基板に実装したとき、リードの一方面のみならず、内側端面にまでクリーム半田を濡れ上がらせることができ、クリーム半田と内側端面とを良好に密着させることができる。その結果、半導体装置と配線基板との実装強度を向上させ、接続信頼性を向上させることができる。   Since a lead plating layer with solder wettability is formed on one side and the inner end surface of the lead, when the semiconductor device is mounted on a wiring board, the cream solder is wetted not only on one side of the lead but also on the inner end surface. The cream solder and the inner end face can be satisfactorily adhered to each other. As a result, the mounting strength between the semiconductor device and the wiring board can be improved, and the connection reliability can be improved.

また、これにより、リードの内側端面に、いわゆる半田フィレットが形成されるため、リードと配線基板のランドとの接合（半田付け）状態を容易に外観検査することができる。   In addition, a so-called solder fillet is formed on the inner end face of the lead, so that the appearance (bonding) between the lead and the land of the wiring board can be easily inspected.

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。図２は、図１に示す半導体装置の底面図（配線基板に対する接合面を示す図）である。図３は、図１に示す半導体装置の底面の一角部を示す斜視図である。
この半導体装置１は、ＭＡＰタイプのＳＯＮ（Small Outlined Non-leaded Package）が適用された半導体装置であり、半導体チップ２と、この半導体チップ２を支持するためのダイパッド３と、半導体チップ２と電気的に接続される複数のリード４と、これらを封止する封止樹脂５とを備えている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention. 2 is a bottom view of the semiconductor device shown in FIG. 1 (a view showing a bonding surface with respect to the wiring board). FIG. 3 is a perspective view showing a corner portion of the bottom surface of the semiconductor device shown in FIG.
The semiconductor device 1 is a semiconductor device to which a MAP type SON (Small Outlined Non-leaded Package) is applied, and includes a semiconductor chip 2, a die pad 3 for supporting the semiconductor chip 2, and the semiconductor chip 2. A plurality of leads 4 connected to each other and a sealing resin 5 for sealing them.

半導体チップ２は、その機能素子が形成されている側の表面（デバイス形成面）を上方に向けた状態で、ダイパッド３上にダイボンディングされている。また、半導体チップ２の表面（デバイス形成面）には、複数個のパッド（図示せず）が、配線層の一部を最表面に形成された表面保護膜から露出させることにより形成されている。各パッドは、ボンディングワイヤ６によってリード４に接続されている。   The semiconductor chip 2 is die-bonded on the die pad 3 with the surface on which the functional element is formed (device forming surface) facing upward. A plurality of pads (not shown) are formed on the surface (device forming surface) of the semiconductor chip 2 by exposing a part of the wiring layer from the surface protective film formed on the outermost surface. . Each pad is connected to the lead 4 by a bonding wire 6.

ダイパッド３は、たとえば、導電性を有する金属薄板（たとえば、銅、４２アロイなど）からなり、平面視長方形状に形成されている（図２参照）。ダイパッド３の下面３２は、封止樹脂５の下面５２から露出している。そして、封止樹脂５の下面５２から露出したダイパッド３の下面３２には、その下面３２の略全面を覆うように、ダイパッドめっき層７が形成されている。   The die pad 3 is made of, for example, a conductive metal thin plate (for example, copper, 42 alloy, etc.) and is formed in a rectangular shape in plan view (see FIG. 2). The lower surface 32 of the die pad 3 is exposed from the lower surface 52 of the sealing resin 5. A die pad plating layer 7 is formed on the lower surface 32 of the die pad 3 exposed from the lower surface 52 of the sealing resin 5 so as to cover substantially the entire lower surface 32.

ダイパッドめっき層７は、半田濡れ性を有する金属を用いためっきにより形成される層である。
このような、半田濡れ性を有する金属としては、たとえば、パラジウム（Ｐｄ）、半田（たとえば、錫（Ｓｎ）、錫−銅合金（Ｓｎ−Ｃｕ）、錫−銀合金（Ｓｎ−Ａｇ）、錫−ビスマス（Ｓｎ−Ｂｉ）など）などが挙げられる。 The die pad plating layer 7 is a layer formed by plating using a metal having solder wettability.
Examples of such metal having solder wettability include palladium (Pd), solder (for example, tin (Sn), tin-copper alloy (Sn-Cu), tin-silver alloy (Sn-Ag), tin). -Bismuth (Sn-Bi) etc.).

複数のリード４は、たとえば、ダイパッド３と同材料の金属薄板（たとえば、銅、４２アロイなど）からなり、ダイパッド３を挟む両側に、たとえば、８個ずつ設けられている。また、各側において、各リード４は、互いに適当な間隔を空けて並列に整列して配置されている（図２参照）。
各リード４は、リード４の整列方向と直交する方向に長尺な平面視長方形状に形成されている。また、各リード４は、本体部８と、抜け止め部９とを一体的に備えている。 The plurality of leads 4 are made of, for example, a metal thin plate (for example, copper, 42 alloy, etc.) made of the same material as the die pad 3, and are provided, for example, 8 on both sides of the die pad 3. Further, on each side, the leads 4 are arranged in parallel and spaced apart from each other (see FIG. 2).
Each lead 4 is formed in a rectangular shape in plan view that is long in a direction orthogonal to the alignment direction of the leads 4. Each lead 4 is integrally provided with a main body portion 8 and a retaining portion 9.

本体部８は、封止樹脂５により封止される上面８１と、封止樹脂５の下面５２から露出する下面８２と、封止樹脂５の側面５３から露出する外端面８３とを有している。
抜け止め部９は、本体部８よりも薄く形成されている。この抜け止め部９は、その上面が本体部８の上面８１と面一をなし、本体部８のダイパッド３と対向する側面からダイパッド３側に向けて延びている。これにより、抜け止め部９の下面と本体部８の下面８２との間に段差が形成されており、この段差部分（抜け止め部９の下方）に封止樹脂５が入り込むことによって、リード４が封止樹脂５から抜け落ちることが防止されている。 The main body 8 has an upper surface 81 sealed with the sealing resin 5, a lower surface 82 exposed from the lower surface 52 of the sealing resin 5, and an outer end surface 83 exposed from the side surface 53 of the sealing resin 5. Yes.
The retaining portion 9 is formed thinner than the main body portion 8. The top surface of the retaining portion 9 is flush with the top surface 81 of the main body portion 8 and extends from the side surface of the main body portion 8 facing the die pad 3 toward the die pad 3 side. Thereby, a step is formed between the lower surface of the retaining portion 9 and the lower surface 82 of the main body portion 8, and the sealing resin 5 enters the step portion (below the retaining portion 9), whereby the lead 4 Is prevented from falling off from the sealing resin 5.

また、本体部８は、外端面８３側の端部に、封止樹脂５の下面５２側から掘り下げて形成されたリード切欠部２４を有している。このリード切欠部２４が形成されていることにより、本体部８の外端面８３は、相対的に外側に配置される外側端面８３１と、相対的に内側に配置され、外側端面８３１と段差面８２１を介して段差を有する内側端面８３２とを含む。   The main body 8 has a lead notch 24 formed by digging from the lower surface 52 side of the sealing resin 5 at the end on the outer end surface 83 side. By forming the lead cutout portion 24, the outer end surface 83 of the main body portion 8 is disposed relatively inside the outer end surface 831 and relatively inside, and the outer end surface 831 and the step surface 821. And an inner end face 832 having a level difference therebetween.

そして、封止樹脂５には、各リード４のリード切欠部２４を連通させる樹脂切欠部２５が形成されている。この樹脂切欠部２５が形成されていることにより、封止樹脂５の側面５３は、相対的に外側に配置され、各リード４の本体部８の外側端面８３１と面一をなす外側側面５３１と、相対的に内側に配置され、各リード４の本体部８の内側端面８３２と面一をなす内側側面５３２とを含む。すなわち、各リード４の本体部８の外側端面８３１は、封止樹脂５の外側側面５３１から露出し、各リード４の本体部８の内側端面８３２は、封止樹脂５の内側側面５３２から露出している。   The sealing resin 5 is formed with a resin notch 25 for communicating the lead notch 24 of each lead 4. By forming the resin notch 25, the side surface 53 of the sealing resin 5 is disposed relatively outside, and an outer side surface 531 that is flush with the outer end surface 831 of the main body 8 of each lead 4. The inner side surface 532 is disposed relatively inside and is flush with the inner end surface 832 of the main body 8 of each lead 4. That is, the outer end surface 831 of the main body portion 8 of each lead 4 is exposed from the outer side surface 531 of the sealing resin 5, and the inner end surface 832 of the main body portion 8 of each lead 4 is exposed from the inner side surface 532 of the sealing resin 5. doing.

本体部８の、外側端面８３１と内側端面８３２との、上下方向における長さの比（外側端面８３１／内側端面８３２）は、たとえば、１であり、好ましくは、１未満である。これら端面の上下方向における長さの比が、このような値であれば、半導体装置１を配線基板２１（後述）に実装したとき、内側端面８３２とクリーム半田２３（後述）との密着面積を広くすることができ、接続信頼性を向上させることができる。   The length ratio (outer end face 831 / inner end face 832) in the vertical direction between the outer end face 831 and the inner end face 832 of the main body 8 is, for example, 1 and preferably less than 1. If the ratio of the lengths of these end surfaces in the vertical direction is such a value, when the semiconductor device 1 is mounted on the wiring substrate 21 (described later), the contact area between the inner end surface 832 and the cream solder 23 (described later) is increased. The connection reliability can be improved.

そして、封止樹脂５から露出する、本体部８の下面８２、内側端面８３２および段差面８２１には、リードめっき層１０が連続して一体的に形成されている。
リードめっき層１０は、ダイパッドめっき層７と同様に、半田濡れ性を有する金属を用いためっきにより形成される層である。すなわち、封止樹脂５から露出する、本体部８の下面８２、内側端面８３２および段差面８２１は、リードめっき層１０を介して、配線基板２１（後述）上のランド２２（後述）と、半田接合されるアウターリードとして機能する。 The lead plating layer 10 is continuously and integrally formed on the lower surface 82, the inner end surface 832, and the step surface 821 of the main body 8 exposed from the sealing resin 5.
Similar to the die pad plating layer 7, the lead plating layer 10 is a layer formed by plating using a metal having solder wettability. That is, the lower surface 82, the inner end surface 832, and the step surface 821 of the main body 8 exposed from the sealing resin 5 are connected to lands 22 (described later) on the wiring substrate 21 (described later) and solder via the lead plating layer 10. Functions as an outer lead to be joined.

図４は、半導体装置１の製造に用いられるリードフレームの構成を示す平面図である。図５は、図４のＡ−Ａで示す切断面で切断したときの図解的な断面図である。なお、図４および図５において、前述の図１に示された各部に対応する部分には、図１の場合と同一の参照符号を付して示す。
半導体装置１の製造に用いられるリードフレーム１１は、ＭＡＰタイプパッケージに使用されるリードフレームであり、たとえば、金属薄板（たとえば、銅、４２アロイなど）で形成されている。 FIG. 4 is a plan view showing a configuration of a lead frame used for manufacturing the semiconductor device 1. FIG. 5 is a schematic cross-sectional view when cut along the cutting plane indicated by AA in FIG. 4 and 5, portions corresponding to the respective portions shown in FIG. 1 are denoted by the same reference numerals as those in FIG. 1.
The lead frame 11 used for manufacturing the semiconductor device 1 is a lead frame used for a MAP type package, and is formed of, for example, a metal thin plate (for example, copper, 42 alloy).

また、リードフレーム１１は、格子状（この実施形態では、横方向７列、縦方向４列）に間隔を隔てて設けられ、半導体チップ２がそれぞれダイボンディングされる複数のダイパッド３と、複数のダイパッド３を取り囲むフレーム部１３（リード構成部材）とを備えている。
ダイパッド３は、たとえば、金属薄板に対して精密プレス加工を施すことによって長方形状に形成され、その下面３２が、フレーム部１３の下面１３２と同一平面上に形成されるように（図５参照）、吊りリード部２６を介してフレーム部１３に結合されている。 Further, the lead frame 11 is provided in a lattice shape (in this embodiment, 7 rows in the horizontal direction and 4 rows in the vertical direction) at intervals, and a plurality of die pads 3 to which the semiconductor chip 2 is die-bonded, and a plurality of die pads 3 respectively. And a frame portion 13 (lead constituent member) surrounding the die pad 3.
The die pad 3 is formed in a rectangular shape, for example, by subjecting a thin metal plate to a precision press process, and its lower surface 32 is formed on the same plane as the lower surface 132 of the frame portion 13 (see FIG. 5). The frame portion 13 is coupled via the suspension lead portion 26.

フレーム部１３は、遊端部が各ダイパッド３に向けて延びる複数のリード１４を有している。
複数のリード１４は、フレーム部１３と一体的に形成され、ダイパッド３に向けて延びる長尺形状に形成されている。また、複数のリード１４は、ダイパッド３を挟む両側に、たとえば、８個ずつ設けられており、各側において、各リード４は、互いに適当な間隔を空けて並列に整列して配置されている。 The frame portion 13 has a plurality of leads 14 whose free end portions extend toward the die pads 3.
The plurality of leads 14 are formed integrally with the frame portion 13 and are formed in an elongated shape extending toward the die pad 3. In addition, for example, eight leads 14 are provided on both sides of the die pad 3, and the leads 4 are arranged in parallel at appropriate intervals on each side. .

また、複数のリード１４の遊端部には、抜け止め部９が形成されている。抜け止め部９は、各リード１４が形成された後、たとえば、各リード１４の下面１４２に対して、潰し加工を施すことによって形成される。
図６Ａ〜６Ｅは、半導体装置１の製造方法を工程順に示す図解的な断面図である。
次に、半導体装置１の製造方法について、図６Ａ〜６Ｅを参照して説明する。 Further, a retaining portion 9 is formed at the free ends of the leads 14. The retaining portion 9 is formed, for example, by crushing the lower surface 142 of each lead 14 after each lead 14 is formed.
6A to 6E are schematic cross-sectional views showing the method for manufacturing the semiconductor device 1 in the order of steps.
Next, a method for manufacturing the semiconductor device 1 will be described with reference to FIGS.

半導体装置１の製造工程では、図６Ａに示すように、まず、リードフレーム１１のダイパッド３上に、たとえば、高融点はんだ（融点が２６０℃以上のはんだ）や銀ペーストなどからなる接合剤（図示せず）を介して半導体チップ２がダイボンディングされる。次に、半導体チップ２のパッドとリード１４の上面１４１とが、たとえば、金細線からなるボンディングワイヤ６で接続される（ボンディング工程）。その後、リードフレーム１１が、封止用の金型に入れられ、ダイパッド３の下面３２、フレーム部１３の下面１３２およびリード１４の下面１４２が露出するように、リードフレーム１１および半導体チップ２が封止樹脂１５によって封止される（樹脂封止工程）。   In the manufacturing process of the semiconductor device 1, as shown in FIG. 6A, first, a bonding agent (for example, high melting point solder (solder having a melting point of 260 ° C. or higher)) or silver paste is formed on the die pad 3 of the lead frame 11 (FIG. 6A). The semiconductor chip 2 is die-bonded via a not-shown). Next, the pad of the semiconductor chip 2 and the upper surface 141 of the lead 14 are connected by a bonding wire 6 made of, for example, a gold thin wire (bonding process). Thereafter, the lead frame 11 is placed in a sealing mold, and the lead frame 11 and the semiconductor chip 2 are sealed so that the lower surface 32 of the die pad 3, the lower surface 132 of the frame portion 13, and the lower surface 142 of the lead 14 are exposed. Sealing is performed with the stop resin 15 (resin sealing step).

封止樹脂１５による封止方法としては、たとえば、トランスファーモールド法などの方法が採用される。
トランスファーモールド法では、封止樹脂１５を形成するためのキャビティを有する一対の金型が用いられ、この一対の金型間にリードフレーム１１を挟み込む。そして、キャビティ内に、溶融した樹脂を充填し、この樹脂を冷却・固化することによって封止することができる。 As a sealing method using the sealing resin 15, for example, a transfer molding method or the like is employed.
In the transfer molding method, a pair of molds having a cavity for forming the sealing resin 15 is used, and the lead frame 11 is sandwiched between the pair of molds. The cavity can be filled with a molten resin, and the resin can be sealed by cooling and solidifying.

このとき、ダイパッド３の下面３２は、フレーム部１３の下面１３２と同一平面上に形成され、吊りリード部２６を介してフレーム部１３に結合されているため、ダイパッド３の位置ずれを抑制することができる。また、各リード１４の抜け止め部９の下方に封止樹脂１５が回り込むため、リード４が封止樹脂１５から抜け落ちることを抑制することができる。   At this time, since the lower surface 32 of the die pad 3 is formed on the same plane as the lower surface 132 of the frame portion 13 and is coupled to the frame portion 13 via the suspension lead portion 26, the displacement of the die pad 3 is suppressed. Can do. Further, since the sealing resin 15 wraps below the retaining portions 9 of the leads 14, it is possible to suppress the leads 4 from falling out of the sealing resin 15.

次いで、図６Ｂに示すように、樹脂封止されたリードフレーム１１における、各ダイパッド３の各間において、ダイパッド３の長手方向に延びるダイシングライン１６（図４参照）に沿って、ダイシングソー１７を用いて、フレーム部１３の下面１３２側から所定幅の溝１８が形成され、フレーム部１３の一部が封止樹脂１５とともに除去される（溝部形成工程）。   Next, as shown in FIG. 6B, a dicing saw 17 is disposed along the dicing line 16 (see FIG. 4) extending in the longitudinal direction of the die pad 3 between the die pads 3 in the lead frame 11 sealed with resin. The groove 18 having a predetermined width is formed from the lower surface 132 side of the frame portion 13 and a part of the frame portion 13 is removed together with the sealing resin 15 (groove portion forming step).

溝１８の深さは、リードフレーム１１の厚みより浅ければ特に制限されないが、たとえば、リードフレーム１１の厚みの２分の１程度である。溝１８の深さが、リードフレーム１１の厚みより浅ければ、リードフレーム１１に形成される各溝１８が、各溝１８の底面１８１を介して導通可能な状態となるため、後述するめっき層１９を、電解めっき法により形成することができる。   The depth of the groove 18 is not particularly limited as long as it is smaller than the thickness of the lead frame 11, but is, for example, about one half of the thickness of the lead frame 11. If the depth of the groove 18 is smaller than the thickness of the lead frame 11, each groove 18 formed in the lead frame 11 becomes conductive through the bottom surface 181 of each groove 18. 19 can be formed by electrolytic plating.

次いで、図６Ｃに示すように、ダイパッド３の下面３２、リード１４の下面１４２、溝１８の底面１８１および側面１８３に、半田濡れ性を有する金属材料を用いためっきにより、めっき層１９が形成される（めっき工程）。
なお、めっき層１９を形成するには、上述したように電解めっき法により行なってもよいし、無電解めっき法などの方法で行なってもよい。 6C, the plating layer 19 is formed on the lower surface 32 of the die pad 3, the lower surface 142 of the lead 14, the bottom surface 181 and the side surface 183 of the groove 18 by plating using a metal material having solder wettability. (Plating process).
The plating layer 19 may be formed by an electrolytic plating method as described above, or by a method such as an electroless plating method.

次いで、図６Ｄに示すように、ダイシングソー２０を用いて、ダイシングライン１６に沿って、めっき層１９が形成された溝１８の幅よりも狭い幅で、フレーム部１３および封止樹脂１５が貫通して除去される（除去工程）。
ダイシングソー２０は、めっき層１９が形成された溝１８の幅より薄い厚みで形成されている。このような厚みのダイシングソー２０を用いれば、ダイシングソー２０と溝１８の側面１８３に形成されためっき層１９とを接触させずにフレーム１３および封止樹脂１５を貫通して除去することができる。これにより、フレーム部１３および封止樹脂１５の除去の際に、ダイシングソー２０によって溝１８の側面１８３に形成されためっき層１９が剥がされるのを防止することができる。その結果、除去後、図１に示すように、半導体装置１の、リード４の本体部８の内側端面８３２に、当該めっき層１９を残すことができる。 Next, as shown in FIG. 6D, using the dicing saw 20, the frame portion 13 and the sealing resin 15 penetrate along the dicing line 16 with a width narrower than the width of the groove 18 in which the plating layer 19 is formed. To be removed (removal step).
The dicing saw 20 is formed with a thickness smaller than the width of the groove 18 in which the plating layer 19 is formed. If the dicing saw 20 having such a thickness is used, the frame 13 and the sealing resin 15 can be removed through without contacting the dicing saw 20 and the plating layer 19 formed on the side surface 183 of the groove 18. . Thereby, when removing the frame portion 13 and the sealing resin 15, it is possible to prevent the plating layer 19 formed on the side surface 183 of the groove 18 from being peeled off by the dicing saw 20. As a result, after the removal, as shown in FIG. 1, the plating layer 19 can be left on the inner end face 832 of the main body portion 8 of the lead 4 of the semiconductor device 1.

そして、図６Ｅに示すように、図示しないダイシングソーを用いて、フレーム部１３および封止樹脂１５を切断することにより、半導体装置１の個片を得ることができる。
図７は、半導体装置１の製造に用いられるリードフレーム５０の構成を示す底面図である。このリードフレーム５０は、半導体装置１の製造に際して、前述のリードフレーム１１に代えて用いられるリードフレームである。なお、図７において、前述の図４に示すリードフレーム１１に対応する部分には、図４の場合と同一の参照符号を付して示す。 Then, as shown in FIG. 6E, the individual pieces of the semiconductor device 1 can be obtained by cutting the frame portion 13 and the sealing resin 15 using a dicing saw (not shown).
FIG. 7 is a bottom view showing the configuration of the lead frame 50 used for manufacturing the semiconductor device 1. The lead frame 50 is a lead frame that is used in place of the above-described lead frame 11 when the semiconductor device 1 is manufactured. In FIG. 7, portions corresponding to the lead frame 11 shown in FIG. 4 are given the same reference numerals as in FIG.

図７において、リードフレーム５０には、前述の図６Ｂで示される工程において形成される溝１８が予め形成されている。より具体的には、前述のリードフレーム１１における溝１８は、半導体チップ２のダイボンディングおよび封止樹脂１５による封止後、ダイシングソー１７を用いて、フレーム部１３の一部を除去することにより形成されていた（図６Ｂ参照）。一方、このリードフレーム５０における溝１８は、半導体チップ２のダイボンディングおよび封止樹脂１５による封止が行なわれる前に、予めフレーム部１３に形成されている。   In FIG. 7, the lead frame 50 is previously formed with a groove 18 formed in the step shown in FIG. 6B. More specifically, the groove 18 in the lead frame 11 is formed by removing a part of the frame portion 13 using the dicing saw 17 after the die bonding of the semiconductor chip 2 and sealing with the sealing resin 15. It was formed (see FIG. 6B). On the other hand, the groove 18 in the lead frame 50 is formed in the frame portion 13 in advance before the die bonding of the semiconductor chip 2 and the sealing with the sealing resin 15 are performed.

溝１８について、より具体的に説明すると、フレーム部１３における各リード１４の基端部には、溝４０がそれぞれ形成されている。フレーム部１３を挟んで対向する各リード１４の溝４０は、各リード１４の溝４０と同じ深さおよびリード１４の長手方向に直交する方向における幅でフレーム部１３に形成された溝４１によって連通している。すなわち、フレーム部１３における各リード１４の基端部間において溝４０および溝４１がリード１４の長手方向に延びる１本の溝を構成し、その溝４０および溝４１により、溝１８が形成されている。なお、図７では、理解しやすいように、溝１８にクロスハッチングを付している。その他の構成は、図４に示すリードフレーム１１の構成と同様である。   More specifically, the groove 18 is formed with a groove 40 at the base end portion of each lead 14 in the frame portion 13. The groove 40 of each lead 14 opposed across the frame portion 13 communicates with a groove 41 formed in the frame portion 13 with the same depth as the groove 40 of each lead 14 and a width in a direction perpendicular to the longitudinal direction of the lead 14. doing. That is, the groove 40 and the groove 41 form one groove extending in the longitudinal direction of the lead 14 between the base ends of the leads 14 in the frame portion 13, and the groove 18 is formed by the groove 40 and the groove 41. Yes. In FIG. 7, the grooves 18 are cross-hatched for easy understanding. Other configurations are the same as those of the lead frame 11 shown in FIG.

図８Ａ〜８Ｇは、半導体装置１の第２の製造方法を示す図解的な断面図である。
半導体装置１の第２の製造方法では、図８Ａに示すように、リードフレーム５０が用意される。なお、図８Ａ〜８Ｇにおいて、リードフレーム５０は、その切断面のみが示されている。
まず、図８Ｂに示すように、リードフレーム５０のダイパッド３上に、たとえば、高融点はんだ（融点が２６０℃以上のはんだ）や銀ペーストなどからなる接合剤（図示せず）を介して、半導体チップ２がダイボンディングされる。続いて、ボンディングワイヤ６の一端が半導体チップ２のパッドに接続され、ボンディングワイヤ６の他端がリード１４の上面１４１に接続（ワイヤボンディング）される（ボンディング工程）。 8A to 8G are schematic sectional views showing a second manufacturing method of the semiconductor device 1.
In the second manufacturing method of the semiconductor device 1, a lead frame 50 is prepared as shown in FIG. 8A. 8A to 8G, only the cut surface of the lead frame 50 is shown.
First, as shown in FIG. 8B, on the die pad 3 of the lead frame 50, for example, via a bonding agent (not shown) made of high melting point solder (solder having a melting point of 260 ° C. or higher), silver paste, or the like. Chip 2 is die-bonded. Subsequently, one end of the bonding wire 6 is connected to the pad of the semiconductor chip 2 and the other end of the bonding wire 6 is connected to the upper surface 141 of the lead 14 (wire bonding) (bonding process).

すべての半導体チップ２のワイヤボンディングが完了すると、図８Ｃに示すように、溝１８に、保護部材２７が埋設される（保護部材埋設工程）。この保護部材２７としては、たとえば、有機レジスト、金属レジスト（たとえば、Ａｌ、Ｚｎなど）、半田などが用いられる。また、溝１８の内面（底面１８１および側面１８３）に金属めっきを施すことにより、金属めっき層からなる保護部材２７を、溝１８に形成してもよい。   When the wire bonding of all the semiconductor chips 2 is completed, as shown in FIG. 8C, the protection member 27 is embedded in the groove 18 (protection member embedding step). As the protective member 27, for example, an organic resist, a metal resist (eg, Al, Zn, etc.), solder, or the like is used. Further, the protective member 27 made of a metal plating layer may be formed in the groove 18 by performing metal plating on the inner surface (the bottom surface 181 and the side surface 183) of the groove 18.

保護部材２７が埋設された後には、図８Ｄに示すように、図６Ａと同様の方法により、リードフレーム５０が成形金型にセットされ、リードフレーム５０上のすべての半導体チップ２がリードフレーム５０とともに封止樹脂１５により一括して封止される（樹脂封止工程）。このとき、溝１８には、保護部材２７が埋設されているので、封止樹脂１５が溝１８に入り込まない。   After the protective member 27 is embedded, as shown in FIG. 8D, the lead frame 50 is set in the molding die by the same method as in FIG. 6A, and all the semiconductor chips 2 on the lead frame 50 are placed in the lead frame 50. At the same time, the sealing resin 15 is collectively sealed (resin sealing step). At this time, since the protective member 27 is embedded in the groove 18, the sealing resin 15 does not enter the groove 18.

次いで、図８Ｅに示すように、溝１８に埋設されている保護部材２７が除去される（保護部材除去工程）。保護部材２７の除去は、たとえば、ウェットエッチングにより行われる。保護部材２７が有機レジストの場合のウェットエッチングでは、たとえば、アルカリ性水溶液（水酸化ナトリウム水溶液、水酸化カリウム水溶液など）がエッチング液として用いられ、保護部材２７が金属レジストの場合のウェットエッチングでは、酸性水溶液（フッ化水素酸など）がエッチング液として用いられる。なお、保護部材２７の除去は、ウェットエッチングに限られず、たとえば、ドライエッチング、リードフレーム５０および半導体チップ２の封止時に発生する封止熱による分解など、により行なってもよい。   Next, as shown in FIG. 8E, the protective member 27 embedded in the groove 18 is removed (protective member removing step). The protection member 27 is removed by wet etching, for example. In the wet etching in the case where the protective member 27 is an organic resist, for example, an alkaline aqueous solution (sodium hydroxide aqueous solution, potassium hydroxide aqueous solution, etc.) is used as an etchant, and in the wet etching in which the protective member 27 is a metal resist, an acidic solution is used. An aqueous solution (hydrofluoric acid or the like) is used as an etching solution. The removal of the protective member 27 is not limited to wet etching, and may be performed by, for example, dry etching, decomposition due to sealing heat generated when the lead frame 50 and the semiconductor chip 2 are sealed, or the like.

こうして保護部材２７が除去されることによって、溝１８の内面（底面１８１および側面１８３）が露出する。
その後は、図８Ｆに示すように、図６Ｃと同様の方法により、ダイパッド３の下面３２、リード１４の下面１４２および溝１８の内面（底面１８１および側面１８３）に、めっき層１９が形成される（めっき工程）。 By removing the protective member 27 in this way, the inner surface (the bottom surface 181 and the side surface 183) of the groove 18 is exposed.
Thereafter, as shown in FIG. 8F, the plating layer 19 is formed on the lower surface 32 of the die pad 3, the lower surface 142 of the lead 14, and the inner surfaces (the bottom surface 181 and the side surface 183) of the die 14 by the same method as in FIG. 6C. (Plating process).

そして、図８Ｇに示すように、リードフレーム５０のフレーム部１３上に設定されたダイシングラインに沿って、溝１８の幅より狭い幅のダイシングソー２０が、溝１８の底面１８１側から入れられ、フレーム部１３、リード１４の基端部（この実施形態では、リード４の溝４０の一部）、ならびにフレーム部１３およびリード１４の基端部上の封止樹脂１５が除去される（除去工程）。すなわち、図７に示す、二点鎖線で挟まれた帯状領域に存在するリードフレーム５０および封止樹脂１５が除去される。これにより、各リード１４がフレーム部１３から切り離されて、切り分けられた封止樹脂１５が封止樹脂５となり、リード１４がリード４となって、図１に示す半導体装置１の個片が得られる。   Then, as shown in FIG. 8G, along the dicing line set on the frame part 13 of the lead frame 50, a dicing saw 20 having a width narrower than the width of the groove 18 is inserted from the bottom surface 181 side of the groove 18, The base portion of the frame portion 13 and the lead 14 (in this embodiment, a part of the groove 40 of the lead 4), and the sealing resin 15 on the base end portion of the frame portion 13 and the lead 14 are removed (removal step). ). That is, the lead frame 50 and the sealing resin 15 existing in the band-like region sandwiched between the two-dot chain lines shown in FIG. 7 are removed. As a result, each lead 14 is separated from the frame portion 13, the cut sealing resin 15 becomes the sealing resin 5, and the lead 14 becomes the lead 4, thereby obtaining a piece of the semiconductor device 1 shown in FIG. 1. It is done.

次に、リードフレーム５０を用いた半導体装置１の製造方法の、他の実施形態について説明する。
図９Ａ〜９Ｇは、半導体装置１の第３の製造方法を示す図解的な断面図である。
半導体装置１の第３の製造方法では、図９Ａに示すように、リードフレーム５０が用意される。なお、この半導体装置１の第３の製造方法に用いられるリードフレーム５０の溝１８は、リード１４における抜け止め部９の下方に形成された溝４２より浅く形成されている。また、図９Ａ〜９Ｇにおいて、リードフレーム５０は、その切断面のみが示されている。 Next, another embodiment of the method for manufacturing the semiconductor device 1 using the lead frame 50 will be described.
9A to 9G are schematic sectional views showing a third manufacturing method of the semiconductor device 1.
In the third manufacturing method of the semiconductor device 1, a lead frame 50 is prepared as shown in FIG. 9A. The groove 18 of the lead frame 50 used in the third manufacturing method of the semiconductor device 1 is formed shallower than the groove 42 formed below the retaining portion 9 in the lead 14. 9A to 9G, only the cut surface of the lead frame 50 is shown.

まず、図９Ｂに示すように、リードフレーム５０のダイパッド３上に、たとえば、高融点はんだ（融点が２６０℃以上のはんだ）や銀ペーストなどからなる接合剤（図示せず）を介して、半導体チップ２がダイボンディングされる。続いて、ボンディングワイヤ６の一端が半導体チップ２のパッドに接続され、ボンディングワイヤ６の他端がリード１４の上面１４１に接続（ワイヤボンディング）される（ボンディング工程）。   First, as shown in FIG. 9B, on the die pad 3 of the lead frame 50, for example, via a bonding agent (not shown) made of high melting point solder (solder having a melting point of 260 ° C. or higher), silver paste, or the like. Chip 2 is die-bonded. Subsequently, one end of the bonding wire 6 is connected to the pad of the semiconductor chip 2 and the other end of the bonding wire 6 is connected to the upper surface 141 of the lead 14 (wire bonding) (bonding process).

次に、得られた構造物の下面（ダイパッド３の下面３２およびリード１４の下面１４２）に、図９Ｃに示すように、保護部材としての粘着剤２９（たとえば、アクリル系粘着剤など）を用いて、ダイシングテープ２８が貼り付けられる。リードフレーム５０の下面には、溝１８および溝４２が形成されている。そのため、ダイシングテープ２８の貼付の際、溝１８および溝４２に粘着剤２９が入り込み、溝１８は、粘着剤２９によって満たされる。一方、溝４２は、溝１８より深く形成されているので、その深さ方向途中（溝１８と同じ深さ）まで粘着剤２９によって満たされる。   Next, as shown in FIG. 9C, an adhesive 29 (for example, an acrylic adhesive) as a protective member is used on the lower surface of the obtained structure (the lower surface 32 of the die pad 3 and the lower surface 142 of the lead 14). Then, the dicing tape 28 is affixed. A groove 18 and a groove 42 are formed on the lower surface of the lead frame 50. Therefore, when the dicing tape 28 is stuck, the adhesive 29 enters the groove 18 and the groove 42, and the groove 18 is filled with the adhesive 29. On the other hand, since the groove 42 is formed deeper than the groove 18, it is filled with the adhesive 29 up to the middle in the depth direction (the same depth as the groove 18).

ダイシングテープ２８が貼り付けられた後には、図９Ｄに示すように、図６Ａと同様の方法により、リードフレーム５０が成形金型にセットされ、リードフレーム５０上のすべての半導体チップ２がリードフレーム５０とともに封止樹脂１５により一括して封止される（樹脂封止工程）。このとき、溝１８には、粘着剤２９が埋設されているので、封止樹脂１５が溝１８に入り込まない。一方、溝４２には、その粘着剤２９で満たされていない部分に封止樹脂１５が入り込み、抜け止め部９の下方に封止樹脂１５が回り込む。   After the dicing tape 28 is attached, as shown in FIG. 9D, the lead frame 50 is set in a molding die by the same method as in FIG. 6A, and all the semiconductor chips 2 on the lead frame 50 are connected to the lead frame. 50 and the sealing resin 15 are collectively sealed (resin sealing step). At this time, since the adhesive 29 is embedded in the groove 18, the sealing resin 15 does not enter the groove 18. On the other hand, in the groove 42, the sealing resin 15 enters a portion not filled with the adhesive 29, and the sealing resin 15 wraps under the retaining portion 9.

次いで、図９Ｅに示すように、リードフレーム５０の下面に貼り付けられたダイシングテープ２８が剥離される。ダイシングテープ２８が剥離されるにともない、粘着剤２９も除去される（保護部材除去工程）。これにより、溝１８の内面（底面１８１および側面１８３）が露出する。
その後は、図９Ｆに示すように、図６Ｃと同様の方法により、ダイパッド３の下面３２、リード１４の下面１４２および溝１８の内面（底面１８１および側面１８３）に、めっき層１９が形成される（めっき工程）。 Next, as shown in FIG. 9E, the dicing tape 28 attached to the lower surface of the lead frame 50 is peeled off. As the dicing tape 28 is peeled off, the adhesive 29 is also removed (protective member removing step). Thereby, the inner surface (the bottom surface 181 and the side surface 183) of the groove 18 is exposed.
Thereafter, as shown in FIG. 9F, the plating layer 19 is formed on the lower surface 32 of the die pad 3, the lower surface 142 of the lead 14, and the inner surfaces (the bottom surface 181 and the side surface 183) of the die 14 by the same method as FIG. 6C. (Plating process).

そして、図９Ｇに示すように、リードフレーム５０のフレーム部１３上に設定されたダイシングラインに沿って、溝１８の幅より狭い幅のダイシングソー２０が、溝１８の底面１８１側から入れられ、フレーム部１３、リード１４の基端部（この実施形態では、リード４の溝１１の一部）、ならびにフレーム部１３およびリード１４の基端部上の封止樹脂１５が除去される（除去工程）。これにより、各リード１４がフレーム部１３から切り離されて、切り分けられた封止樹脂１５が封止樹脂５となり、リード１４がリード４となって、図１に示す半導体装置１の個片が得られる。   Then, as shown in FIG. 9G, along the dicing line set on the frame part 13 of the lead frame 50, a dicing saw 20 having a width narrower than the width of the groove 18 is inserted from the bottom surface 181 side of the groove 18, The base portion of the frame portion 13 and the lead 14 (in this embodiment, a part of the groove 11 of the lead 4) and the sealing resin 15 on the base end portion of the frame portion 13 and the lead 14 are removed (removal step). ). As a result, each lead 14 is separated from the frame portion 13, the cut sealing resin 15 becomes the sealing resin 5, and the lead 14 becomes the lead 4, thereby obtaining a piece of the semiconductor device 1 shown in FIG. 1. It is done.

図１０は、図１に示す半導体装置の実装状態を示す図解的な断面図である。
上記のように得られた半導体装置１は、配線基板２１の表面２１１、つまりランド２２が形成されている面に対して、リード４の本体部８の下面８２を対向させて表面実装される。
ランド２２上には、クリーム半田２３が塗られている。この半導体装置を配線基板２１に表面実装する際には、そのクリーム半田２３およびリードめっき層１０を介して、リード４の本体部８の下面８２がランド２２に対して接合される。 FIG. 10 is a schematic cross-sectional view showing a mounting state of the semiconductor device shown in FIG.
The semiconductor device 1 obtained as described above is surface-mounted with the lower surface 82 of the main body portion 8 of the lead 4 facing the surface 211 of the wiring substrate 21, that is, the surface on which the land 22 is formed.
On the land 22, cream solder 23 is applied. When this semiconductor device is surface-mounted on the wiring substrate 21, the lower surface 82 of the main body portion 8 of the lead 4 is bonded to the land 22 via the cream solder 23 and the lead plating layer 10.

このとき、リード４の本体部８の内側端面８３２には、半田濡れ性の良好なリードめっき層１０が形成されているので、本体部８の下面８２がランド２２上のクリーム半田２３に接合されると、クリーム半田２３が本体部８の内側端面８３２に這い上がるように密着する。その結果、半導体装置１と配線基板２１との実装強度を向上させ、接続信頼性を向上させることができる。   At this time, since the lead plating layer 10 with good solder wettability is formed on the inner end face 832 of the main body 8 of the lead 4, the lower surface 82 of the main body 8 is joined to the cream solder 23 on the land 22. Then, the cream solder 23 comes into close contact with the inner end face 832 of the main body 8 so as to climb up. As a result, the mounting strength between the semiconductor device 1 and the wiring board 21 can be improved, and the connection reliability can be improved.

また、これにより、リード４の本体部８の内側端面８３２に、いわゆる半田フィレットが形成されるため、リード４とランド２２との接合（半田付け）状態を容易に外観検査することができる。
また、ダイシングソー２０による切断時（ダイシング時）に、ダイシングソー２０の側面は、リード１４（リード４）および封止樹脂１５（封止樹脂５）に接触する。そのため、リード１４がダイシングソー２０の側面につられて延びることにより、リード４（本体部８）の段差面８２１の外側端面８３１側の端部に、ばりを生じることがある。このようなばりが生じていると、図１０で示す、半導体装置１の配線基板２１への実装時に、ばりが配線基板２１上のランド２２に当接して、そのばりの部分で半導体装置１が配線基板２１から浮き上がる。この状態でリフローが行なわれると、配線基板２１の熱反りにより、リード４とランド２２との接続不良などの実装不良を生じるおそれがある。 In addition, a so-called solder fillet is formed on the inner end face 832 of the main body 8 of the lead 4, so that the appearance (bonding) of the lead 4 and the land 22 can be easily inspected.
Further, at the time of cutting by the dicing saw 20 (during dicing), the side surface of the dicing saw 20 contacts the lead 14 (lead 4) and the sealing resin 15 (sealing resin 5). For this reason, when the lead 14 extends along the side surface of the dicing saw 20, a flash may be generated at the end portion on the outer end surface 831 side of the stepped surface 821 of the lead 4 (main body portion 8). When such a flash occurs, the flash comes into contact with the land 22 on the wiring board 21 when the semiconductor device 1 is mounted on the wiring board 21 shown in FIG. It floats from the wiring board 21. If reflow is performed in this state, there is a risk that a mounting failure such as a connection failure between the lead 4 and the land 22 may occur due to thermal warping of the wiring board 21.

しかし、この半導体装置１では、段差面８２１の下方にリード切欠部２４が形成されている。そのため、リード切欠部２４（溝１８）が適当な深さで形成されることにより、段差面８２１の外側端面８３１側の端部に生じたばりは、リード切欠部２４に張り出すにとどまり、半導体装置１の底面より下方に張り出すことがない。その結果、リード４とランド２２との実装不良の発生を防止することができる。なお、リード切欠部２４にばりが生じていても、そのばりは、リード４（本体部８）の内側端面８３２に形成される半田フィレットで被覆される。そのため、たとえば、この半導体装置１の動作中に、ばりがリード４から配線基板２１のランド２２上に剥落し、隣接するランド２２同士が短絡することを防止することができる。   However, in this semiconductor device 1, the lead notch 24 is formed below the step surface 821. Therefore, when the lead notch 24 (groove 18) is formed at an appropriate depth, the flash generated at the end of the stepped surface 821 on the outer end face 831 side only extends to the lead notch 24, and the semiconductor. It does not protrude downward from the bottom surface of the device 1. As a result, it is possible to prevent the mounting failure between the lead 4 and the land 22. Even if the lead notch 24 has a flash, the flash is covered with a solder fillet formed on the inner end face 832 of the lead 4 (main body 8). Therefore, for example, during operation of the semiconductor device 1, it is possible to prevent the flash from peeling off from the leads 4 onto the lands 22 of the wiring substrate 21 and short-circuiting between adjacent lands 22.

以上、この発明の複数の実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、上記の実施形態では、ダイパッド３の下面３２にめっき層７を形成したが、形成しない構成としてもよい。
また、上記の実施形態では、ＭＡＰタイプのＳＯＮが適用された半導体装置を例に取り上げたが、この発明は、図１１に示すように、リード４の本体部８の外端面８３が、封止樹脂５の側面５３の外側に張り出すように形成される、いわゆるリードカットタイプのＳＯＮが適用された半導体装置に適用することもできる。 Although a plurality of embodiments of the present invention have been described above, the present invention can be implemented in other forms.
For example, in the above embodiment, the plating layer 7 is formed on the lower surface 32 of the die pad 3, but a configuration may be adopted in which the plating layer 7 is not formed.
In the above embodiment, the semiconductor device to which the MAP type SON is applied has been taken as an example. However, in the present invention, as shown in FIG. 11, the outer end surface 83 of the main body 8 of the lead 4 is sealed. The present invention can also be applied to a semiconductor device to which a so-called lead cut type SON formed so as to protrude outside the side surface 53 of the resin 5 is applied.

さらに、ＳＯＮに限らず、たとえば、ＱＦＮ（Quad Flat Non-leaded Package）が適用された半導体装置に適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 Furthermore, the present invention is not limited to SON, and can be applied to, for example, a semiconductor device to which QFN (Quad Flat Non-leaded Package) is applied.
In addition, various design changes can be made within the scope of matters described in the claims.

この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。1 is an illustrative sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention. 図１に示す半導体装置の底面図（配線基板に対する接合面を示す図）である。FIG. 2 is a bottom view of the semiconductor device shown in FIG. 1 (a view showing a bonding surface with respect to a wiring board). 図１に示す半導体装置の底面の一角部を示す斜視図である。FIG. 2 is a perspective view showing a corner portion of the bottom surface of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の製造に用いられるリードフレームの構成を示す平面図である。FIG. 2 is a plan view showing a configuration of a lead frame used for manufacturing the semiconductor device shown in FIG. 1. 図４のＡ−Ａで示す切断面で切断したときの図解的な断面図である。FIG. 5 is a schematic cross-sectional view when cut along a cutting plane indicated by AA in FIG. 4. 図１に示す半導体装置の製造方法を示す図解的な断面図である。FIG. 2 is a schematic cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 1. 図１に示す半導体装置の製造方法を示す図解的な断面図であって、図６Ａの次の工程を示す図である。FIG. 6D is a schematic cross-sectional view showing the method for manufacturing the semiconductor device shown in FIG. 1 and showing a step subsequent to FIG. 6A. 図１に示す半導体装置の製造方法を示す図解的な断面図であって、図６Ｂの次の工程を示す図である。FIG. 6B is a schematic cross-sectional view showing the manufacturing method of the semiconductor device shown in FIG. 1 and showing a step subsequent to FIG. 6B. 図１に示す半導体装置の製造方法を示す図解的な断面図であって、図６Ｃの次の工程を示す図である。FIG. 6D is a schematic cross-sectional view showing the method for manufacturing the semiconductor device shown in FIG. 1 and showing a step subsequent to FIG. 6C. 図１に示す半導体装置の製造方法を示す図解的な断面図であって、図６Ｄの次の工程を示す図である。FIG. 7 is an illustrative cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 1, showing a step subsequent to FIG. 6D. 図１に示す半導体装置の製造に用いられるリードフレームの構成を示す底面図である。FIG. 2 is a bottom view showing a configuration of a lead frame used for manufacturing the semiconductor device shown in FIG. 1. 図１に示す半導体装置の第２の製造方法を示す図解的な断面図である。FIG. 10 is a schematic cross-sectional view showing a second manufacturing method of the semiconductor device shown in FIG. 1. 図８Ａの次の工程を示す図解的な断面図である。FIG. 8B is an illustrative sectional view showing a step subsequent to FIG. 8A. 図８Ｂの次の工程を示す図解的な断面図である。FIG. 8D is an illustrative sectional view showing a step subsequent to FIG. 8B. 図８Ｃの次の工程を示す図解的な断面図である。FIG. 8D is an illustrative sectional view showing a step subsequent to FIG. 8C. 図８Ｄの次の工程を示す図解的な断面図である。FIG. 8D is an illustrative sectional view showing a step subsequent to FIG. 8D. 図８Ｅの次の工程を示す図解的な断面図である。FIG. 8E is an illustrative sectional view showing a step subsequent to FIG. 8E. 図８Ｆの次の工程を示す図解的な断面図である。FIG. 8D is an illustrative sectional view showing a step subsequent to FIG. 8F. 図１に示す半導体装置の第３の製造方法を示す図解的な断面図である。FIG. 7 is an illustrative sectional view showing a third manufacturing method of the semiconductor device shown in FIG. 1. 図９Ａの次の工程を示す図解的な断面図である。FIG. 9B is an illustrative sectional view showing a step subsequent to FIG. 9A. 図９Ｂの次の工程を示す図解的な断面図である。FIG. 9D is an illustrative sectional view showing a step subsequent to FIG. 9B. 図９Ｃの次の工程を示す図解的な断面図である。FIG. 9D is an illustrative sectional view showing a step subsequent to FIG. 9C. 図９Ｄの次の工程を示す図解的な断面図である。FIG. 9D is an illustrative sectional view showing a step subsequent to FIG. 9D. 図９Ｅの次の工程を示す図解的な断面図である。FIG. 9E is an illustrative sectional view showing a step subsequent to FIG. 9E. 図９Ｆの次の工程を示す図解的な断面図である。FIG. 9D is an illustrative sectional view showing a step subsequent to FIG. 9F. 図１に示す半導体装置の実装状態を示す図解的な断面図である。FIG. 2 is a schematic cross-sectional view showing a mounting state of the semiconductor device shown in FIG. 1. この発明の他の実施形態に係る半導体装置（リードカットタイプ）の構成を示す図解的な断面図である。It is an illustration sectional view showing the composition of the semiconductor device (lead cut type) concerning other embodiments of this invention. 従来のＭＡＰタイプ半導体装置の製造方法を示す図解的な断面図である。It is an illustrative sectional view showing a manufacturing method of a conventional MAP type semiconductor device. 従来のＭＡＰタイプ半導体装置の製造方法を示す図解的な断面図であって、図１２Ａの次の工程を示す図である。FIG. 12C is a schematic cross-sectional view showing a conventional method for manufacturing a MAP type semiconductor device, showing a step subsequent to FIG. 12A. 従来のＭＡＰタイプ半導体装置の製造方法を示す図解的な断面図であって、図１２Ｂの次の工程を示す図である。FIG. 12D is a schematic cross-sectional view showing a conventional method for manufacturing a MAP type semiconductor device, showing a step subsequent to FIG. 12B. 従来のＭＡＰタイプ半導体装置の製造方法を示す図解的な断面図であって、図１２Ｃの次の工程を示す図である。FIG. 12D is an illustrative cross-sectional view showing a conventional method for manufacturing a MAP type semiconductor device, showing a step subsequent to FIG. 12C. 従来のＭＡＰタイプ半導体装置の製造方法を示す図解的な断面図であって、図１２Ｄの次の工程を示す図である。FIG. 12D is a schematic cross-sectional view showing a conventional method for manufacturing a MAP type semiconductor device, showing a step subsequent to FIG. 12D. 図１２Ａ〜１２Ｅで示す製造方法により製造された半導体装置の実装状態を示す図解的な断面図である。12A to 12E are schematic sectional views showing a mounting state of the semiconductor device manufactured by the manufacturing method shown in FIGS.

符号の説明Explanation of symbols

１ 半導体装置
２ 半導体チップ
３ ダイパッド
４ リード
５ 封止樹脂
８ 本体部
１０ リードめっき層
１１ リードフレーム
１３ フレーム部
１４ リード
１５ 封止樹脂
１６ ダイシングライン
１８ 溝
１９ めっき層
２７ 保護部材
２８ ダイシングテープ
２９ 粘着剤
３１ 上面
３２ 下面
４０ 溝
４１ 溝
５０ リードフレーム
８３ 外端面
８２１ 段差面
８３１ 外側端面
８３２ 内側端面 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Semiconductor chip 3 Die pad 4 Lead 5 Sealing resin 8 Body part 10 Lead plating layer 11 Lead frame 13 Frame part 14 Lead 15 Sealing resin 16 Dicing line 18 Groove 19 Plating layer 27 Protective member 28 Dicing tape 29 Adhesive 31 upper surface 32 lower surface 40 groove 41 groove 50 lead frame 83 outer end surface 821 step surface 831 outer end surface 832 inner end surface

Claims (19)

所定方向に間隔を隔てて設けられ、半導体チップがそれぞれダイボンディングされる複数のダイパッドと、前記複数のダイパッドの各間において前記所定方向に延び、一方面が前記ダイパッドの一方面と同一平面上に配置され、前記所定方向に延びる溝を前記一方面に有するリード構成部材とを一体的に備えるリードフレームを用いて、半導体装置を製造する方法であって、
各前記ダイパッドの前記一方面と反対側の他方面上に半導体チップをダイボンディングするとともに、各前記半導体チップを前記リード構成部材と電気的に接続するボンディング工程と、
前記溝に保護部材を入り込ませるとともに、前記ダイパッドの前記一方面および前記リード構成部材の前記一方面にダイシングテープを貼り付けることにより、前記溝に前記保護部材を埋設する保護部材埋設工程と、
前記ダイパッドの前記一方面および前記リード構成部材の前記一方面が露出するように、前記溝に埋設された前記保護部材を含む前記リードフレームおよび前記半導体チップを封止樹脂により封止する樹脂封止工程と、
前記樹脂封止工程の後、前記ダイシングテープを剥離するとともに、前記保護部材を除去する保護部材除去工程と、
半田濡れ性を有する金属材料を用いためっきにより、前記リード構成部材の前記一方面および前記溝の内面にリードめっき層を形成するめっき工程と、
前記溝を前記所定方向と直交する方向に横切るダイシングラインに沿って、前記溝の前記所定方向の幅よりも狭い幅で、前記溝の底面側からダイシングソーを入れることにより、前記リード構成部材および前記封止樹脂を貫通して除去する除去工程と、を含むことを特徴とする、半導体装置の製造方法。 A plurality of die pads that are provided in a predetermined direction at intervals, and each of the semiconductor chips is die-bonded, and extends between the plurality of die pads in the predetermined direction, and one surface is flush with one surface of the die pad. A method of manufacturing a semiconductor device using a lead frame that is integrally provided with a lead constituent member that is disposed and has a groove that extends in the predetermined direction on the one surface,
Bonding a semiconductor chip on the other surface opposite to the one surface of each die pad, and electrically connecting each semiconductor chip to the lead component;
A protective member embedding step of embedding the protective member in the groove by allowing a protective member to enter the groove and attaching a dicing tape to the one surface of the die pad and the one surface of the lead constituting member;
Resin sealing that seals the lead frame and the semiconductor chip including the protective member embedded in the groove with a sealing resin so that the one surface of the die pad and the one surface of the lead constituent member are exposed Process,
After the resin sealing step, the protective member removing step of removing the protective member while peeling the dicing tape,
A plating step of forming a lead plating layer on the one surface of the lead component and the inner surface of the groove by plating using a metal material having solder wettability;
By inserting a dicing saw from the bottom surface side of the groove along a dicing line that crosses the groove in a direction perpendicular to the predetermined direction and having a width narrower than the width of the groove in the predetermined direction, And a removing step of penetrating and removing the sealing resin. 前記リード構成部材は、前記ダイパッドを取り囲むフレーム部と、基端部が前記フレーム部に接続されていて、遊端部が前記フレーム部に対して前記所定方向両側に前記ダイパッドに向けて延びる複数のリードと、前記フレーム部を挟んで対向する前記リードの基端部間に前記所定方向に延びる溝とを有し、
前記除去工程は、前記リードの基端部側に、相対的に外側に配置される外側端面と、相対的に内側に配置され、前記外側端面との間に段差を有する内側端面とが形成されるように、前記フレーム部から前記リードを切り離す工程を含む、請求項１に記載の半導体装置の製造方法。 The lead component member includes a frame portion surrounding the die pad, a base end portion connected to the frame portion, and a plurality of free end portions extending toward the die pad on both sides in the predetermined direction with respect to the frame portion. A lead and a groove extending in the predetermined direction between the base end portions of the lead facing each other with the frame portion interposed therebetween;
In the removing step, an outer end surface that is disposed relatively outward and an inner end surface that is disposed relatively inward and has a step between the outer end surface are formed on the base end side of the lead. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of separating the leads from the frame portion. 前記リードの切り離しの際に前記外側端面に生じるばりの長さが、前記溝の深さよりも短い、請求項２に記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein a length of a beam generated on the outer end face when the lead is separated is shorter than a depth of the groove. 前記リードの遊端部に、前記リードの本体よりも薄い抜け止め部を形成する工程を含む、請求項２または３に記載の半導体装置の製造方法。   4. The method of manufacturing a semiconductor device according to claim 2, further comprising a step of forming a retaining portion thinner than a main body of the lead at a free end portion of the lead. 前記リードの前記外側端面と前記内側端面との、上下方向における長さの比（外側端面／内側端面）が、１未満である、請求項２〜４のいずれか一項に記載の半導体装置の製造方法。   5. The semiconductor device according to claim 2, wherein a ratio of lengths in the vertical direction between the outer end surface and the inner end surface of the lead (outer end surface / inner end surface) is less than 1. 5. Production method. 前記リードフレームは、前記リード構成部材の前記一方面において、前記ダイパッド側の端部に形成された第２の溝をさらに有する、請求項１〜５のいずれか一項に記載の半導体装置の製造方法。   6. The semiconductor device manufacturing according to claim 1, wherein the lead frame further includes a second groove formed at an end portion on the die pad side on the one surface of the lead constituting member. 7. Method. 前記保護部材埋設工程を、前記ボンディング工程後に行う、請求項６に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 6, wherein the protective member burying step is performed after the bonding step. 前記ボンディング工程に先立って、前記リード構成部材に前記溝を形成する工程を含む、請求項１〜７のいずれか一項に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, further comprising a step of forming the groove in the lead constituent member prior to the bonding step. 前記リードめっき層を構成する前記金属材料が、Ｐｄ、Ｓｎ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ、Ｓｎ−Ｂｉのいずれかを含む、請求項１〜８のいずれか一項に記載の半導体装置の製造方法。   The manufacturing of a semiconductor device according to claim 1, wherein the metal material constituting the lead plating layer includes any one of Pd, Sn, Sn—Cu, Sn—Ag, and Sn—Bi. Method. 前記抜け止め部を、前記リードに対する潰し加工により形成する、請求項４に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 4, wherein the retaining portion is formed by crushing the lead. 前記保護部材として、粘着剤を用いて前記保護部材埋設工程を行う、請求項１〜１０のいずれか一項に記載の半導体装置の製造方法。 Wherein the protective member, performing the protective member burying step using a viscous adhesive, a method of manufacturing a semiconductor device according to any one of claims 1 to 10. 前記リード構成部材の一部を、前記所定方向と直交する方向に横切るダイシングラインに沿ってダイシングすることにより、前記溝を形成する工程を含む、請求項１〜１１のいずれか一項に記載の半導体装置の製造方法。   12. The method according to claim 1, comprising a step of forming the groove by dicing a part of the lead constituting member along a dicing line that crosses in a direction orthogonal to the predetermined direction. A method for manufacturing a semiconductor device. 所定方向に間隔を隔てて設けられ、半導体チップがそれぞれダイボンディングされる複数のダイパッドと、前記複数のダイパッドの各間において前記所定方向に延び、一方面が前記ダイパッドの一方面と同一平面上に配置され、前記所定方向に延びる溝を前記一方面に有するリード構成部材とを一体的に備えるリードフレームを用いて、半導体装置を製造する方法であって、
各前記ダイパッドの前記一方面と反対側の他方面上に半導体チップをダイボンディングするとともに、各前記半導体チップを前記リード構成部材と電気的に接続するボンディング工程と、
前記ダイパッドの前記一方面および前記リード構成部材の前記一方面が露出するように、前記溝に埋設された保護部材を含む前記リードフレームおよび前記半導体チップを封止樹脂により封止する樹脂封止工程と、
前記樹脂封止工程の後、前記保護部材を除去する保護部材除去工程と、
半田濡れ性を有する金属材料を用いためっきにより、前記リード構成部材の前記一方面および前記溝の内面にリードめっき層を形成するめっき工程と、
前記溝を前記所定方向と直交する方向に横切るダイシングラインに沿って、前記溝の前記所定方向の幅よりも狭い幅で、前記リード構成部材および前記封止樹脂を貫通して除去する除去工程とを含み、
前記保護部材除去工程は、ウェットエッチング、ドライエッチング、前記リードフレームおよび前記半導体チップの封止時に発生する封止熱による分解のいずれかにより、前記保護部材を除去する工程を含む、半導体装置の製造方法。 A plurality of die pads that are provided in a predetermined direction at intervals, and each of the semiconductor chips is die-bonded, and extends between the plurality of die pads in the predetermined direction, and one surface is flush with one surface of the die pad. A method of manufacturing a semiconductor device using a lead frame that is integrally provided with a lead constituent member that is disposed and has a groove that extends in the predetermined direction on the one surface,
Bonding a semiconductor chip on the other surface opposite to the one surface of each die pad, and electrically connecting each semiconductor chip to the lead component;
A resin sealing step of sealing the lead frame and the semiconductor chip including a protective member embedded in the groove with a sealing resin so that the one surface of the die pad and the one surface of the lead constituent member are exposed. When,
After the resin sealing step, a protective member removing step for removing the protective member;
A plating step of forming a lead plating layer on the one surface of the lead component and the inner surface of the groove by plating using a metal material having solder wettability;
A removal step of penetrating and removing the lead constituting member and the sealing resin with a width narrower than a width of the groove in the predetermined direction along a dicing line crossing the groove in a direction orthogonal to the predetermined direction; Including
The protective member removing step includes a step of removing the protective member by any one of wet etching, dry etching, and decomposition by sealing heat generated when sealing the lead frame and the semiconductor chip. Method. ウェットエッチングによる前記保護部材除去工程において、アルカリ性水溶液をエッチング液として用いる、請求項１３に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 13, wherein an alkaline aqueous solution is used as an etchant in the protective member removing step by wet etching. ウェットエッチングによる前記保護部材除去工程において、酸性水溶液をエッチング液として用いる、請求項１３に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 13, wherein an acidic aqueous solution is used as an etchant in the protective member removing step by wet etching. 前記保護部材除去工程は、アルカリ性水溶液をエッチング液として用いるウェットエッチングにより、有機レジストからなる前記保護部材を除去する工程を含む、請求項１１に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 11, wherein the protective member removing step includes a step of removing the protective member made of an organic resist by wet etching using an alkaline aqueous solution as an etchant. 前記保護部材除去工程は、酸性水溶液をエッチング液として用いるウェットエッチングにより、金属レジストからなる前記保護部材を除去する工程を含む、請求項１１に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 11, wherein the protective member removing step includes a step of removing the protective member made of a metal resist by wet etching using an acidic aqueous solution as an etchant. 前記除去工程は、前記溝の底面側からダイシングソーを入れることにより、前記リード構成部材および前記封止樹脂を除去する工程を含む、請求項１３〜１５のいずれか一項に記載の半導体装置の製造方法。 The removal step, by placing a dicing saw from the bottom side of the groove, comprising the step of removing the lead component and the sealing resin, the semiconductor device according to any one of claims 13 to 15 Production method. 前記溝を、エッチングにより形成する、請求項８に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 8, wherein the groove is formed by etching.
JP2007119386A 2006-10-04 2007-04-27 Manufacturing method of semiconductor device Active JP5259978B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007119386A JP5259978B2 (en) 2006-10-04 2007-04-27 Manufacturing method of semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006273257 2006-10-04
JP2006273257 2006-10-04
JP2007119386A JP5259978B2 (en) 2006-10-04 2007-04-27 Manufacturing method of semiconductor device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012253597A Division JP5702763B2 (en) 2006-10-04 2012-11-19 Semiconductor device

Publications (3)

Publication Number Publication Date
JP2008112961A JP2008112961A (en) 2008-05-15
JP2008112961A5 JP2008112961A5 (en) 2010-05-13
JP5259978B2 true JP5259978B2 (en) 2013-08-07

Family

ID=39445302

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007119386A Active JP5259978B2 (en) 2006-10-04 2007-04-27 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP5259978B2 (en)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009032253B4 (en) 2009-07-08 2022-11-17 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung electronic component
JP5534559B2 (en) * 2010-03-15 2014-07-02 サンケン電気株式会社 Mold package manufacturing method
WO2012009848A1 (en) * 2010-07-20 2012-01-26 Mediatek (Shenzhen) Inc. Pre-solder method and rework method for multi-row qfn chip
US8841758B2 (en) * 2012-06-29 2014-09-23 Freescale Semiconductor, Inc. Semiconductor device package and method of manufacture
CN104241149B (en) * 2013-06-18 2016-12-28 常州银河世纪微电子有限公司 A kind of welding method of semiconductor chip
WO2015145651A1 (en) 2014-03-27 2015-10-01 ルネサスエレクトロニクス株式会社 Semiconductor device manufacturing method and semiconductor device
JP2016219520A (en) * 2015-05-18 2016-12-22 Ｔｏｗａ株式会社 Semiconductor device and manufacturing method of the same
JP2017147272A (en) 2016-02-15 2017-08-24 ローム株式会社 Semiconductor device and manufacturing method thereof, and lead frame intermediate body used to manufacture semiconductor device
JP6840466B2 (en) 2016-03-08 2021-03-10 株式会社アムコー・テクノロジー・ジャパン Semiconductor package and manufacturing method of semiconductor package
US20170294367A1 (en) * 2016-04-07 2017-10-12 Microchip Technology Incorporated Flat No-Leads Package With Improved Contact Pins
JP6744149B2 (en) * 2016-06-20 2020-08-19 ローム株式会社 Semiconductor device and manufacturing method thereof
US10636729B2 (en) * 2017-06-19 2020-04-28 Texas Instruments Incorporated Integrated circuit package with pre-wetted contact sidewall surfaces
JP7037368B2 (en) * 2018-01-09 2022-03-16 ローム株式会社 Semiconductor devices and methods for manufacturing semiconductor devices
KR101999594B1 (en) 2018-02-23 2019-10-01 해성디에스 주식회사 Method for manufacturing semiconductor package substrate, semiconductor package substratemanufactured using the same, Method for manufacturing semiconductor package and semiconductor package manufactured using the same
JP7199214B2 (en) * 2018-12-17 2023-01-05 ローム株式会社 Semiconductor equipment and power conversion equipment
JP7382354B2 (en) * 2019-02-15 2023-11-16 Ａｓｅジャパン株式会社 Semiconductor device and method for manufacturing semiconductor device
KR102119142B1 (en) 2019-10-01 2020-06-05 해성디에스 주식회사 Method for fabriating Wafer Level Package's Carrier using lead frame
JP7121788B2 (en) 2020-11-17 2022-08-18 Ｔｏｗａ株式会社 CUTTING DEVICE AND METHOD FOR MANUFACTURING CUTTING GOODS
JP7450575B2 (en) * 2021-03-18 2024-03-15 株式会社東芝 Semiconductor device and its manufacturing method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6396947A (en) * 1986-10-13 1988-04-27 Mitsubishi Electric Corp Lead frame semiconductor device
JPH0837265A (en) * 1994-07-26 1996-02-06 Hitachi Ltd Manufacture of resin-sealed type semiconductor device
JP3642911B2 (en) * 1997-02-05 2005-04-27 大日本印刷株式会社 Lead frame member and manufacturing method thereof
JP3877409B2 (en) * 1997-12-26 2007-02-07 三洋電機株式会社 Manufacturing method of semiconductor device
JP2000294715A (en) * 1999-04-09 2000-10-20 Hitachi Ltd Semiconductor device and manufacture thereof
JP2001320007A (en) * 2000-05-09 2001-11-16 Dainippon Printing Co Ltd Frame for resin sealed semiconductor device
JP2002289756A (en) * 2001-03-26 2002-10-04 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP2004023007A (en) * 2002-06-20 2004-01-22 Sony Corp Semiconductor package, lead frame of semiconductor package, manufacturing method of semiconductor package
JP4159348B2 (en) * 2002-12-20 2008-10-01 三洋電機株式会社 Circuit device manufacturing method
JP4187065B2 (en) * 2003-01-17 2008-11-26 日東電工株式会社 Adhesive tape application method and apparatus
JP3789443B2 (en) * 2003-09-01 2006-06-21 Ｎｅｃエレクトロニクス株式会社 Resin-sealed semiconductor device
JP4330980B2 (en) * 2003-11-19 2009-09-16 ローム株式会社 Lead frame manufacturing method and semiconductor device manufacturing method using the same, lead frame and semiconductor device using the same
JP2005166943A (en) * 2003-12-02 2005-06-23 Sony Corp Lead frame, wire bonding method in manufacturing of semiconductor device using the same, and resin sealing semiconductor device
JP4125668B2 (en) * 2003-12-19 2008-07-30 日東電工株式会社 Manufacturing method of semiconductor device
JP4522802B2 (en) * 2004-09-15 2010-08-11 大日本印刷株式会社 IC module

Also Published As

Publication number Publication date
JP2008112961A (en) 2008-05-15

Similar Documents

Publication Publication Date Title
JP5259978B2 (en) Manufacturing method of semiconductor device
US7608930B2 (en) Semiconductor device and method of manufacturing semiconductor device
US20220102166A1 (en) Leadframe package with pre-applied filler material
JP5122835B2 (en) Semiconductor device, lead frame, and manufacturing method of semiconductor device
US8501539B2 (en) Semiconductor device package
JP2022087155A (en) Semiconductor device
KR102082941B1 (en) Resin-encapsulated semiconductor device and method of manufacturing the same
JP4860939B2 (en) Semiconductor device
TWI587457B (en) Resin-encapsulated semiconductor device and method of manufacturing the same
US10930581B2 (en) Semiconductor package with wettable flank
US8133759B2 (en) Leadframe
JP6244147B2 (en) Manufacturing method of semiconductor device
JP5232394B2 (en) Manufacturing method of semiconductor device
US20140151865A1 (en) Semiconductor device packages providing enhanced exposed toe fillets
KR20060121823A (en) Reversible leadless package and methods of making and using same
US20070215995A1 (en) Fabrication processes of leadframe-based BGA packages and leadless leadframe implemented in the processes
JP5702763B2 (en) Semiconductor device
JP7144157B2 (en) Semiconductor device and its manufacturing method
US20120264257A1 (en) Mold array process method to prevent exposure of substrate peripheries
US20180151482A1 (en) Electronic device, manufacturing method and lead frame for same
EP3319122B1 (en) Semiconductor device with wettable corner leads
JP2005311137A (en) Semiconductor device, manufacturing method thereof, and lead frame thereof and mounting structure
US20180269135A1 (en) Methods and apparatus for an improved integrated circuit package
KR20090123684A (en) Method for fabricating flip chip package
US11227820B2 (en) Through hole side wettable flank

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100331

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100414

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120920

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121119

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130404

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130425

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160502

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5259978

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250