JP5252626B2 - Power semiconductor module manufacturing method - Google Patents

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JP5252626B2 JP2008119373A JP2008119373A JP5252626B2 JP 5252626 B2 JP5252626 B2 JP 5252626B2 JP 2008119373 A JP2008119373 A JP 2008119373A JP 2008119373 A JP2008119373 A JP 2008119373A JP 5252626 B2 JP5252626 B2 JP 5252626B2
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Description

本発明は、３相ダイオードブリッジ回路を構成するパワー半導体モジュールの製造方法に関する。   The present invention relates to a method for manufacturing a power semiconductor module constituting a three-phase diode bridge circuit.

更に、本発明は、２個のダイオードを直列接続することによりダブラー型に構成されたパワー半導体モジュールの製造方法に関する。   Furthermore, the present invention relates to a method for manufacturing a power semiconductor module configured in a doubler type by connecting two diodes in series.

特に、本発明は、外部導出端子がインサート成形された外囲ケースが、金属製放熱板から浮いてしまったり、金属製放熱板が反ってしまったりする不具合を低減しつつ、半田リフロー工程の数を削減することができるパワー半導体モジュールの製造方法に関する。   In particular, the present invention reduces the number of solder reflow processes while reducing the problem that the outer case in which the external lead-out terminal is insert-molded floats from the metal heat sink or warps the metal heat sink. It is related with the manufacturing method of the power semiconductor module which can reduce.

従来から、３相ダイオードブリッジ回路を構成するパワー半導体モジュールが知られている。この種のパワー半導体モジュールの例としては、例えば特開２００８−９１７８７号公報の図１に記載されたものがある。   Conventionally, power semiconductor modules constituting a three-phase diode bridge circuit are known. As an example of this type of power semiconductor module, for example, there is one described in FIG. 1 of Japanese Patent Application Laid-Open No. 2008-91787.

特開２００８−９１７８７号公報の図１に記載されたパワー半導体モジュールでは、絶縁基板の上面の左側に配置された第１ダイオードと第２ダイオードとが直列接続されている。また、絶縁基板の上面の中央に配置された第３ダイオードと第４ダイオードとが直列接続されると共に、第３ダイオードおよび第４ダイオードが第１ダイオードおよび第２ダイオードに対して並列接続されている。更に、絶縁基板の上面の右側に配置された第５ダイオードと第６ダイオードとが直列接続されると共に、第５ダイオードおよび第６ダイオードが第１ダイオードおよび第２ダイオードに対して並列接続され、それにより、３相ダイオードブリッジ回路が構成されている。   In the power semiconductor module described in FIG. 1 of Japanese Patent Laid-Open No. 2008-91787, a first diode and a second diode arranged on the left side of the upper surface of the insulating substrate are connected in series. A third diode and a fourth diode arranged in the center of the upper surface of the insulating substrate are connected in series, and the third diode and the fourth diode are connected in parallel to the first diode and the second diode. . Further, the fifth diode and the sixth diode arranged on the right side of the upper surface of the insulating substrate are connected in series, and the fifth diode and the sixth diode are connected in parallel to the first diode and the second diode, Thus, a three-phase diode bridge circuit is configured.

また、特開２００８−９１７８７号公報の図１に記載されたパワー半導体モジュールでは、第１ダイオードのアノード電極および第２ダイオードのカソード電極と第１外部導出端子とが、半田接合により電気的に接続されている。更に、第３ダイオードのアノード電極および第４ダイオードのカソード電極と第２外部導出端子とが、半田接合により電気的に接続されている。また、第５ダイオードのアノード電極および第６ダイオードのカソード電極と第３外部導出端子とが、半田接合により電気的に接続されている。   In the power semiconductor module described in FIG. 1 of Japanese Patent Application Laid-Open No. 2008-91787, the anode electrode of the first diode, the cathode electrode of the second diode, and the first external lead-out terminal are electrically connected by solder bonding. Has been. Furthermore, the anode electrode of the third diode, the cathode electrode of the fourth diode, and the second external lead-out terminal are electrically connected by solder bonding. The anode electrode of the fifth diode, the cathode electrode of the sixth diode, and the third external lead-out terminal are electrically connected by solder bonding.

更に、特開２００８−９１７８７号公報の図１に記載されたパワー半導体モジュールでは、第１ダイオード、第３ダイオードおよび第５ダイオードのカソード電極と第４外部導出端子とが、半田接合により電気的に接続されている。また、第２ダイオード、第４ダイオードおよび第６ダイオードのアノード電極と第５外部導出端子とが、半田接合により電気的に接続されている。   Furthermore, in the power semiconductor module described in FIG. 1 of Japanese Patent Application Laid-Open No. 2008-91787, the cathode electrodes of the first diode, the third diode, and the fifth diode and the fourth external lead terminal are electrically connected by solder bonding. It is connected. Further, the anode electrodes of the second diode, the fourth diode, and the sixth diode and the fifth external lead-out terminal are electrically connected by solder bonding.

特開２００８−９１７８７号公報の図１FIG. 1 of JP2008-91787A

詳細には、特開２００８−９１７８７号公報の図１に記載されたような従来のパワー半導体モジュールの製造時には、１回目の半田リフロー工程において、絶縁基板の第１上面側導体パターンと第１ダイオードと第１電極部材とが相互に半田接合され、絶縁基板の第２上面側導体パターンと第２ダイオードと第２電極部材とが相互に半田接合され、絶縁基板の第１上面側導体パターンと第３ダイオードと第３電極部材とが相互に半田接合され、絶縁基板の第３上面側導体パターンと第４ダイオードと第４電極部材とが相互に半田接合され、絶縁基板の第１上面側導体パターンと第５ダイオードと第５電極部材とが相互に半田接合され、絶縁基板の第４上面側導体パターンと第６ダイオードと第６電極部材とが相互に半田接合されていた。   Specifically, when manufacturing the conventional power semiconductor module as shown in FIG. 1 of Japanese Patent Application Laid-Open No. 2008-91787, in the first solder reflow process, the first upper surface side conductor pattern of the insulating substrate and the first diode And the first electrode member are soldered to each other, the second upper surface side conductor pattern of the insulating substrate, the second diode and the second electrode member are soldered to each other, and the first upper surface side conductor pattern of the insulating substrate and the first electrode member are The third diode and the third electrode member are soldered to each other, the third upper surface side conductor pattern of the insulating substrate, the fourth diode and the fourth electrode member are soldered to each other, and the first upper surface side conductor pattern of the insulating substrate. The fifth diode and the fifth electrode member are soldered to each other, and the fourth upper surface side conductor pattern of the insulating substrate, the sixth diode, and the sixth electrode member are soldered to each other.

更に、特開２００８−９１７８７号公報の図１に記載されたような従来のパワー半導体モジュールの製造時には、２回目の半田リフロー工程において、金属製放熱板の上面と絶縁基板の下面側導体パターンとが半田接合され、第１電極部材と第１接続アングルと第２上面側導体パターンとが相互に半田接合され、第２電極部材と第２接続アングルと第５上面側導体パターンとが相互に半田接合され、第３電極部材と第３接続アングルと第３上面側導体パターンとが相互に半田接合され、第４電極部材と第４接続アングルと第５上面側導体パターンとが相互に半田接合され、第５電極部材と第５接続アングルと第４上面側導体パターンとが相互に半田接合され、第６電極部材と第６接続アングルと第５上面側導体パターンとが相互に半田接合され、第２上面側導体パターンと第１外部導出端子とが半田接合され、第３上面側導体パターンと第２外部導出端子とが半田接合され、第４上面側導体パターンと第３外部導出端子とが半田接合され、第１上面側導体パターンと第４外部導出端子とが半田接合され、第５上面側導体パターンと第５外部導出端子とが半田接合されていた。   Further, when manufacturing the conventional power semiconductor module as shown in FIG. 1 of Japanese Patent Application Laid-Open No. 2008-91787, in the second solder reflow process, the upper surface of the metal heat sink and the lower surface side conductor pattern of the insulating substrate Are soldered together, the first electrode member, the first connection angle, and the second upper surface side conductor pattern are soldered together, and the second electrode member, the second connection angle, and the fifth upper surface side conductor pattern are soldered together. The third electrode member, the third connection angle, and the third upper surface side conductor pattern are soldered to each other, and the fourth electrode member, the fourth connection angle, and the fifth upper surface side conductor pattern are soldered to each other. The fifth electrode member, the fifth connection angle, and the fourth upper surface side conductor pattern are soldered to each other, and the sixth electrode member, the sixth connection angle, and the fifth upper surface side conductor pattern are soldered to each other. The second upper surface side conductor pattern and the first external lead terminal are soldered, the third upper surface side conductor pattern and the second external lead terminal are soldered, and the fourth upper surface side conductor pattern and the third external lead terminal are Are soldered, the first upper surface side conductor pattern and the fourth external lead terminal are soldered, and the fifth upper surface side conductor pattern and the fifth external lead terminal are soldered.

つまり、特開２００８−９１７８７号公報の図１に記載されたような従来のパワー半導体モジュールの製造工程には、２回の半田リフロー工程が設けられていた。   In other words, the conventional power semiconductor module manufacturing process as shown in FIG. 1 of Japanese Patent Application Laid-Open No. 2008-91787 has been provided with two solder reflow processes.

一方、パワー半導体モジュールの半田リフロー工程の数を削減するために、１回のみの半田リフロー工程によって上述したすべての半田接合を行おうとすると、外部導出端子の下面と絶縁基板の上面側導体パターンとの間に位置する半田層の厚みにより、外部導出端子がインサート成形された外囲ケースが、金属製放熱板から浮いてしまったり、金属製放熱板が反ってしまったりする不具合が生じていた。   On the other hand, in order to reduce the number of solder reflow processes of the power semiconductor module, when all the solder joints described above are performed by a single solder reflow process, the lower surface of the external lead terminal and the upper surface side conductor pattern of the insulating substrate Due to the thickness of the solder layer located between the outer casing and the outer casing, the outer case in which the outer lead-out terminal is insert-molded may float from the metal heat sink or the metal heat sink may be warped.

そこで、本発明者等は、上述した不具合を解消しつつ、半田リフロー工程の数を削減するために鋭意研究を行った結果、本発明を見い出したのである。   Thus, the present inventors have found the present invention as a result of intensive studies to reduce the number of solder reflow processes while eliminating the above-mentioned problems.

つまり、本発明は、外部導出端子がインサート成形された外囲ケースが金属製放熱板から浮いてしまったり、金属製放熱板が反ってしまったりする不具合を低減しつつ、半田リフロー工程の数を削減することができるパワー半導体モジュールの製造方法を提供することを目的とする。   In other words, the present invention reduces the number of solder reflow processes while reducing the problem that the outer case in which the external lead-out terminal is insert-molded floats from the metal heat sink or the metal heat sink warps. An object of the present invention is to provide a method for manufacturing a power semiconductor module that can be reduced.

請求項１に記載の発明によれば、第１ダイオード（３ａ）と第２ダイオード（３ｂ）とを直列接続し、
第３ダイオード（３ｃ）と第４ダイオード（３ｄ）とを直列接続すると共に、第３ダイオード（３ｃ）および第４ダイオード（３ｄ）を第１ダイオード（３ａ）および第２ダイオード（３ｂ）に対して並列接続し、
第５ダイオード（３ｅ）と第６ダイオード（３ｆ）とを直列接続すると共に、第５ダイオード（３ｅ）および第６ダイオード（３ｆ）を第１ダイオード（３ａ）および第２ダイオード（３ｂ）に対して並列接続することにより、３相ダイオードブリッジ回路を構成し、
絶縁基板（２）の上面の左側に第１ダイオード（３ａ）および第２ダイオード（３ｂ）を配置し、
絶縁基板（２）の上面の右側に第５ダイオード（３ｅ）および第６ダイオード（３ｆ）を配置し、
絶縁基板（２）の上面の中央に第３ダイオード（３ｃ）および第４ダイオード（３ｄ）を配置し、
第１ダイオード（３ａ）のアノード電極および第２ダイオード（３ｂ）のカソード電極と第１外部導出端子（６ａ）とを電気的に接続し、
第３ダイオード（３ｃ）のアノード電極および第４ダイオード（３ｄ）のカソード電極と第２外部導出端子（６ｂ）とを電気的に接続し、
第５ダイオード（３ｅ）のアノード電極および第６ダイオード（３ｆ）のカソード電極と第３外部導出端子（６ｃ）とを電気的に接続し、
第１ダイオード（３ａ）、第３ダイオード（３ｃ）および第５ダイオード（３ｅ）のカソード電極と第４外部導出端子（６ｄ）とを電気的に接続し、
第２ダイオード（３ｂ）、第４ダイオード（３ｄ）および第６ダイオード（３ｆ）のアノード電極と第５外部導出端子（６ｅ）とを電気的に接続するパワー半導体モジュール（２０）の製造方法において、
金属製放熱板（１）の上面と絶縁基板（２）の下面側導体パターン（２ｃ）との間に半田（１０ａ）を配置し、
絶縁基板（２）の第１上面側導体パターン（２ｂ１）と第１ダイオード（３ａ）の下面のカソード電極との間に半田（１０ｂ１）を配置し、
絶縁基板（２）の第２上面側導体パターン（２ｂ２）と第２ダイオード（３ｂ）の下面のカソード電極との間に半田（１０ｂ２）を配置し、
絶縁基板（２）の第１上面側導体パターン（２ｂ１）と第３ダイオード（３ｃ）の下面のカソード電極との間に半田（１０ｂ３）を配置し、
絶縁基板（２）の第３上面側導体パターン（２ｂ３）と第４ダイオード（３ｄ）の下面のカソード電極との間に半田（１０ｂ４）を配置し、
絶縁基板（２）の第１上面側導体パターン（２ｂ１）と第５ダイオード（３ｅ）の下面のカソード電極との間に半田（１０ｂ５）を配置し、
絶縁基板（２）の第４上面側導体パターン（２ｂ４）と第６ダイオード（３ｆ）の下面のカソード電極との間に半田（１０ｂ６）を配置し、
第１ダイオード（３ａ）の上面のアノード電極と第１電極部材（４ａ）の下面との間に半田（１０ｃ１）を配置し、
第２ダイオード（３ｂ）の上面のアノード電極と第２電極部材（４ｂ）の下面との間に半田（１０ｃ２）を配置し、
第３ダイオード（３ｃ）の上面のアノード電極と第３電極部材（４ｃ）の下面との間に半田（１０ｃ３）を配置し、
第４ダイオード（３ｄ）の上面のアノード電極と第４電極部材（４ｄ）の下面との間に半田（１０ｃ４）を配置し、
第５ダイオード（３ｅ）の上面のアノード電極と第５電極部材（４ｅ）の下面との間に半田（１０ｃ５）を配置し、
第６ダイオード（３ｆ）の上面のアノード電極と第６電極部材（４ｆ）の下面との間に半田（１０ｃ６）を配置し、
第１電極部材（４ａ）の上面と第１接続アングル（５ａ）の第１端部（５ａ１）の下面との間に半田（１０ｄ１）を配置し、
第２電極部材（４ｂ）の上面と第２接続アングル（５ｂ）の第１端部（５ｂ１）の下面との間に半田（１０ｄ２）を配置し、
第３電極部材（４ｃ）の上面と第３接続アングル（５ｃ）の第１端部（５ｃ１）の下面との間に半田（１０ｄ３）を配置し、
第４電極部材（４ｄ）の上面と第４接続アングル（５ｄ）の第１端部（５ｄ１）の下面との間に半田（１０ｄ４）を配置し、
第５電極部材（４ｅ）の上面と第５接続アングル（５ｅ）の第１端部（５ｅ１）の下面との間に半田（１０ｄ５）を配置し、
第６電極部材（４ｆ）の上面と第６接続アングル（５ｆ）の第１端部（５ｆ１）の下面との間に半田（１０ｄ６）を配置し、
絶縁基板（２）の第２上面側導体パターン（２ｂ２）と第１接続アングル（５ａ）の第２端部（５ａ２）の下面との間に半田（１０ｅ１）を配置し、
絶縁基板（２）の第５上面側導体パターン（２ｂ５）と第２接続アングル（５ｂ）の第２端部（５ｂ２）の下面との間に半田（１０ｅ２）を配置し、
絶縁基板（２）の第３上面側導体パターン（２ｂ３）と第３接続アングル（５ｃ）の第２端部（５ｃ２）の下面との間に半田（１０ｅ３）を配置し、
絶縁基板（２）の第５上面側導体パターン（２ｂ５）と第４接続アングル（５ｄ）の第２端部（５ｄ２）の下面との間に半田（１０ｅ４）を配置し、
絶縁基板（２）の第４上面側導体パターン（２ｂ４）と第５接続アングル（５ｅ）の第２端部（５ｅ２）の下面との間に半田（１０ｅ５）を配置し、
絶縁基板（２）の第５上面側導体パターン（２ｂ５）と第６接続アングル（５ｆ）の第２端部（５ｆ２）の下面との間に半田（１０ｅ６）を配置し、
絶縁基板（２）の第２上面側導体パターン（２ｂ２）と、外囲ケース（６）にインサート成形された第１外部導出端子（６ａ）の下面との間に半田（１０ｆ１）を配置し、
絶縁基板（２）の第３上面側導体パターン（２ｂ３）と、外囲ケース（６）にインサート成形された第２外部導出端子（６ｂ）の下面との間に半田（１０ｆ２）を配置し、
絶縁基板（２）の第４上面側導体パターン（２ｂ４）と、外囲ケース（６）にインサート成形された第３外部導出端子（６ｃ）の下面との間に半田（１０ｆ３）を配置し、
絶縁基板（２）の第１上面側導体パターン（２ｂ１）と、外囲ケース（６）にインサート成形された第４外部導出端子（６ｄ）の下面との間に半田（１０ｆ４）を配置し、
絶縁基板（２）の第５上面側導体パターン（２ｂ５）と、外囲ケース（６）にインサート成形された第５外部導出端子（６ｅ）の下面との間に半田（１０ｆ５）を配置し、
十字状上冶具（４１）の前側アーム部（４１ａ）によって外囲ケース（６）の前側壁（６ｇ）を下向きに押圧し、十字状上冶具（４１）の後側アーム部（４１ｂ）によって外囲ケース（６）の後側壁（６ｈ）を下向きに押圧し、十字状上冶具（４１）の右側アーム部（４１ｃ）によって外囲ケース（６）の右側壁（６ｉ）を下向きに押圧し、十字状上冶具（４１）の左側アーム部（４１ｄ）によって外囲ケース（６）の左側壁（６ｊ）を下向きに押圧すると共に、下冶具（４２）によって金属製放熱板（１）を上向きに押圧している状態で、１回のみの半田リフロー工程により、半田（１０ａ，１０ｂ１，１０ｂ２，１０ｂ３，１０ｂ４，１０ｂ５，１０ｂ６，１０ｃ１，１０ｃ２，１０ｃ３，１０ｃ４，１０ｃ５，１０ｃ６，１０ｄ１，１０ｄ２，１０ｄ３，１０ｄ４，１０ｄ５，１０ｄ６，１０ｅ１，１０ｅ２，１０ｅ３，１０ｅ４，１０ｅ５，１０ｅ６，１０ｆ１，１０ｆ２，１０ｆ３，１０ｆ４，１０ｆ５）を溶融させ、半田接合を行うことを特徴とするパワー半導体モジュール（２０）の製造方法が提供される。 According to invention of Claim 1, a 1st diode (3a) and a 2nd diode (3b) are connected in series,
The third diode (3c) and the fourth diode (3d) are connected in series, and the third diode (3c) and the fourth diode (3d) are connected to the first diode (3a) and the second diode (3b). Connected in parallel,
The fifth diode (3e) and the sixth diode (3f) are connected in series, and the fifth diode (3e) and the sixth diode (3f) are connected to the first diode (3a) and the second diode (3b). By connecting in parallel, a three-phase diode bridge circuit is configured,
The first diode (3a) and the second diode (3b) are arranged on the left side of the upper surface of the insulating substrate (2),
A fifth diode (3e) and a sixth diode (3f) are arranged on the right side of the upper surface of the insulating substrate (2);
A third diode (3c) and a fourth diode (3d) are arranged in the center of the upper surface of the insulating substrate (2);
Electrically connecting the anode electrode of the first diode (3a) and the cathode electrode of the second diode (3b) to the first external lead-out terminal (6a);
Electrically connecting the anode electrode of the third diode (3c) and the cathode electrode of the fourth diode (3d) to the second external lead-out terminal (6b);
Electrically connecting the anode electrode of the fifth diode (3e) and the cathode electrode of the sixth diode (3f) to the third external lead-out terminal (6c);
Electrically connecting the cathode electrodes of the first diode (3a), the third diode (3c) and the fifth diode (3e) and the fourth external lead-out terminal (6d);
In the method of manufacturing the power semiconductor module (20) in which the anode electrodes of the second diode (3b), the fourth diode (3d) and the sixth diode (3f) are electrically connected to the fifth external lead terminal (6e).
Solder (10a) is disposed between the upper surface of the metal heat sink (1) and the lower surface side conductor pattern (2c) of the insulating substrate (2),
Solder (10b1) is disposed between the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the cathode electrode on the lower surface of the first diode (3a),
Solder (10b2) is disposed between the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the cathode electrode on the lower surface of the second diode (3b),
Solder (10b3) is disposed between the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the cathode electrode on the lower surface of the third diode (3c),
Solder (10b4) is disposed between the third upper surface side conductor pattern (2b3) of the insulating substrate (2) and the cathode electrode on the lower surface of the fourth diode (3d),
Solder (10b5) is disposed between the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the cathode electrode on the lower surface of the fifth diode (3e),
Solder (10b6) is disposed between the fourth upper surface side conductor pattern (2b4) of the insulating substrate (2) and the cathode electrode on the lower surface of the sixth diode (3f),
Solder (10c1) is disposed between the anode electrode on the upper surface of the first diode (3a) and the lower surface of the first electrode member (4a),
Solder (10c2) is disposed between the anode electrode on the upper surface of the second diode (3b) and the lower surface of the second electrode member (4b),
Solder (10c3) is disposed between the anode electrode on the upper surface of the third diode (3c) and the lower surface of the third electrode member (4c),
Solder (10c4) is disposed between the anode electrode on the upper surface of the fourth diode (3d) and the lower surface of the fourth electrode member (4d),
Solder (10c5) is disposed between the anode electrode on the upper surface of the fifth diode (3e) and the lower surface of the fifth electrode member (4e),
Solder (10c6) is disposed between the anode electrode on the upper surface of the sixth diode (3f) and the lower surface of the sixth electrode member (4f),
Solder (10d1) is disposed between the upper surface of the first electrode member (4a) and the lower surface of the first end (5a1) of the first connection angle (5a),
Solder (10d2) is disposed between the upper surface of the second electrode member (4b) and the lower surface of the first end (5b1) of the second connection angle (5b),
Solder (10d3) is disposed between the upper surface of the third electrode member (4c) and the lower surface of the first end (5c1) of the third connection angle (5c),
Solder (10d4) is disposed between the upper surface of the fourth electrode member (4d) and the lower surface of the first end (5d1) of the fourth connection angle (5d),
Solder (10d5) is disposed between the upper surface of the fifth electrode member (4e) and the lower surface of the first end (5e1) of the fifth connection angle (5e),
Solder (10d6) is disposed between the upper surface of the sixth electrode member (4f) and the lower surface of the first end (5f1) of the sixth connection angle (5f),
Solder (10e1) is disposed between the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the lower surface of the second end (5a2) of the first connection angle (5a),
Solder (10e2) is disposed between the fifth upper surface side conductor pattern (2b5) of the insulating substrate (2) and the lower surface of the second end (5b2) of the second connection angle (5b),
Solder (10e3) is disposed between the third upper surface side conductor pattern (2b3) of the insulating substrate (2) and the lower surface of the second end (5c2) of the third connection angle (5c),
Solder (10e4) is disposed between the fifth upper surface side conductor pattern (2b5) of the insulating substrate (2) and the lower surface of the second end (5d2) of the fourth connection angle (5d),
Solder (10e5) is disposed between the fourth upper surface side conductor pattern (2b4) of the insulating substrate (2) and the lower surface of the second end (5e2) of the fifth connection angle (5e),
Solder (10e6) is disposed between the fifth upper surface side conductor pattern (2b5) of the insulating substrate (2) and the lower surface of the second end (5f2) of the sixth connection angle (5f),
Solder (10f1) is disposed between the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the lower surface of the first external lead terminal (6a) insert-molded in the outer case (6),
Solder (10f2) is arranged between the third upper surface side conductor pattern (2b3) of the insulating substrate (2) and the lower surface of the second external lead-out terminal (6b) insert-molded in the outer case (6),
Solder (10f3) is disposed between the fourth upper surface side conductor pattern (2b4) of the insulating substrate (2) and the lower surface of the third external lead-out terminal (6c) insert-molded in the outer case (6),
Solder (10f4) is disposed between the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the lower surface of the fourth external lead-out terminal (6d) insert-molded in the outer case (6),
Solder (10f5) is arranged between the fifth upper surface side conductor pattern (2b5) of the insulating substrate (2) and the lower surface of the fifth external lead-out terminal (6e) insert-molded in the surrounding case (6),
The front side wall (6g) of the outer casing (6) is pressed downward by the front arm portion (41a) of the cross-shaped upper jig (41), and the outer arm by the rear arm portion (41b) of the cross-shaped upper jig (41). Press the rear side wall (6h) of the surrounding case (6) downward, press the right side wall (6i) of the outer case (6) downward by the right arm part (41c) of the cross-shaped upper jig (41), The left arm (41d) of the cross-shaped upper jig (41) presses the left side wall (6j) of the outer case (6) downward, and the lower jig (42) causes the metal heat sink (1) to face upward. In the pressed state, the solder (10a, 10b1, 10b2, 10b3, 10b4, 10b5, 10b6, 10c1, 10c2, 10c3, 10c4, 10c5, 10c6, 10d1, 1 is obtained by a single solder reflow process. d2, 10d3, 10d4, 10d5, 10d6, 10e1, 10e2, 10e3, 10e4, 10e5, 10e6, 10f1, 10f2, 10f3, 10f4, 10f5) are melted and solder-bonded (20 ) Is provided.

請求項２に記載の発明によれば、第１ダイオード（３ａ）と第２ダイオード（３ｂ）とを直列接続し、
絶縁基板（２）の上面の左側に第１ダイオード（３ａ）を配置し、
絶縁基板（２）の上面の右側に第２ダイオード（３ｂ）を配置し、
第１ダイオード（３ａ）のアノード電極および第２ダイオード（３ｂ）のカソード電極と第１外部導出端子（６ａ）とを電気的に接続し、
第１ダイオード（３ａ）のカソード電極と第２外部導出端子（６ｂ）とを電気的に接続し、
第２ダイオード（３ｂ）のアノード電極と第３外部導出端子（６ｃ）とを電気的に接続することによりダブラー型に構成されたパワー半導体モジュール（３０）の製造方法において、
金属製放熱板（１）の上面と絶縁基板（２）の下面側導体パターン（２ｃ）との間に半田（１０ａ）を配置し、
絶縁基板（２）の第１上面側導体パターン（２ｂ１）と第１ダイオード（３ａ）の下面のカソード電極との間に半田（１０ｂ１）を配置し、
絶縁基板（２）の第２上面側導体パターン（２ｂ２）と第２ダイオード（３ｂ）の下面のカソード電極との間に半田（１０ｂ２）を配置し、
第１ダイオード（３ａ）の上面のアノード電極と第１電極部材（４ａ）の下面との間に半田（１０ｃ１）を配置し、
第２ダイオード（３ｂ）の上面のアノード電極と第２電極部材（４ｂ）の下面との間に半田（１０ｃ２）を配置し、
第１電極部材（４ａ）の上面と第１接続アングル（５ａ）の第２端部（５ａ２）の下面との間に半田（１０ｅ１）を配置し、
第２電極部材（４ｂ）の上面と第２接続アングル（５ｂ）の第１端部（５ｂ１）の下面との間に半田（１０ｄ２）を配置し、
絶縁基板（２）の第２上面側導体パターン（２ｂ２）と第１接続アングル（５ａ）の第１端部（５ａ１）の下面との間に半田（１０ｄ１）を配置し、
絶縁基板（２）の第３上面側導体パターン（２ｂ３）と第２接続アングル（５ｂ）の第２端部（５ｂ２）の下面との間に半田（１０ｅ２）を配置し、
絶縁基板（２）の第２上面側導体パターン（２ｂ２）と、外囲ケース（６）にインサート成形された第１外部導出端子（６ａ）の下面との間に半田（１０ｆ１）を配置し、
絶縁基板（２）の第１上面側導体パターン（２ｂ１）と、外囲ケース（６）にインサート成形された第２外部導出端子（６ｂ）の下面との間に半田（１０ｆ２）を配置し、
絶縁基板（２）の第３上面側導体パターン（２ｂ３）と、外囲ケース（６）にインサート成形された第３外部導出端子（６ｃ）の下面との間に半田（１０ｆ３）を配置し、
上冶具（４１）の前端部（４１ａ’）によって外囲ケース（６）の前側壁（６ｇ）を下向きに押圧し、上冶具（４１）の後端部（４１ｂ’）によって外囲ケース（６）の後側壁（６ｈ）を下向きに押圧すると共に、下冶具（４２）によって金属製放熱板（１）を上向きに押圧している状態で、１回のみの半田リフロー工程により、半田（１０ａ，１０ｂ１，１０ｂ２，１０ｃ１，１０ｃ２，１０ｄ１，１０ｄ２，１０ｅ１，１０ｅ２，１０ｆ１，１０ｆ２，１０ｆ３）を溶融させ、半田接合を行うことを特徴とするパワー半導体モジュール（３０）の製造方法が提供される。 According to invention of Claim 2, a 1st diode (3a) and a 2nd diode (3b) are connected in series,
The first diode (3a) is arranged on the left side of the upper surface of the insulating substrate (2),
A second diode (3b) is arranged on the right side of the upper surface of the insulating substrate (2);
Electrically connecting the anode electrode of the first diode (3a) and the cathode electrode of the second diode (3b) to the first external lead-out terminal (6a);
Electrically connecting the cathode electrode of the first diode (3a) and the second external lead-out terminal (6b);
In the method of manufacturing the power semiconductor module (30) configured in a doubler type by electrically connecting the anode electrode of the second diode (3b) and the third external lead terminal (6c),
Solder (10a) is disposed between the upper surface of the metal heat sink (1) and the lower surface side conductor pattern (2c) of the insulating substrate (2),
Solder (10b1) is disposed between the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the cathode electrode on the lower surface of the first diode (3a),
Solder (10b2) is disposed between the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the cathode electrode on the lower surface of the second diode (3b),
Solder (10c1) is disposed between the anode electrode on the upper surface of the first diode (3a) and the lower surface of the first electrode member (4a),
Solder (10c2) is disposed between the anode electrode on the upper surface of the second diode (3b) and the lower surface of the second electrode member (4b),
Solder (10e1) is disposed between the upper surface of the first electrode member (4a) and the lower surface of the second end (5a2) of the first connection angle (5a),
Solder (10d2) is disposed between the upper surface of the second electrode member (4b) and the lower surface of the first end (5b1) of the second connection angle (5b),
Solder (10d1) is disposed between the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the lower surface of the first end (5a1) of the first connection angle (5a),
Solder (10e2) is disposed between the third upper surface side conductor pattern (2b3) of the insulating substrate (2) and the lower surface of the second end (5b2) of the second connection angle (5b),
Solder (10f1) is disposed between the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the lower surface of the first external lead terminal (6a) insert-molded in the outer case (6),
Solder (10f2) is disposed between the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the lower surface of the second external lead-out terminal (6b) insert-molded in the outer case (6),
Solder (10f3) is disposed between the third upper surface side conductor pattern (2b3) of the insulating substrate (2) and the lower surface of the third external lead-out terminal (6c) insert-molded in the outer case (6),
The front side wall (6g) of the outer casing (6) is pressed downward by the front end (41a ′) of the upper jig (41), and the outer casing (6b) is pressed by the rear end (41b ′) of the upper jig (41). ) In a state where the rear side wall (6h) is pressed downward and the metal heat radiating plate (1) is pressed upward by the lower jig (42), the solder (10a, 10B1,10b2,10c1,10c2,10d1,10d2,10e1,10e2,10f1,10f2,10f3) is melted, the method for manufacturing power semiconductor module that comprises carrying out solder bonding (30) is provided.

請求項１に記載のパワー半導体モジュール（２０）の製造方法では、金属製放熱板（１）の上面と絶縁基板（２）の下面側導体パターン（２ｃ）との間に半田（１０ａ）が配置される。   In the method for manufacturing the power semiconductor module (20) according to claim 1, solder (10a) is disposed between the upper surface of the metal heat sink (1) and the lower surface side conductor pattern (2c) of the insulating substrate (2). Is done.

更に、請求項１に記載のパワー半導体モジュール（２０）の製造方法では、絶縁基板（２）の第１上面側導体パターン（２ｂ１）と、絶縁基板（２）の上面の左側に位置する第１ダイオード（３ａ）の下面のカソード電極との間に半田（１０ｂ１）が配置される。また、絶縁基板（２）の第２上面側導体パターン（２ｂ２）と、絶縁基板（２）の上面の左側に位置する第２ダイオード（３ｂ）の下面のカソード電極との間に半田（１０ｂ２）が配置される。   Furthermore, in the manufacturing method of the power semiconductor module (20) according to claim 1, the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the first located on the left side of the upper surface of the insulating substrate (2). Solder (10b1) is arranged between the cathode electrode on the lower surface of the diode (3a). Also, solder (10b2) between the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the cathode electrode on the lower surface of the second diode (3b) located on the left side of the upper surface of the insulating substrate (2). Is placed.

また、請求項１に記載のパワー半導体モジュール（２０）の製造方法では、絶縁基板（２）の第１上面側導体パターン（２ｂ１）と、絶縁基板（２）の上面の中央に位置する第３ダイオード（３ｃ）の下面のカソード電極との間に半田（１０ｂ３）が配置される。更に、絶縁基板（２）の第３上面側導体パターン（２ｂ３）と、絶縁基板（２）の上面の中央に位置する第４ダイオード（３ｄ）の下面のカソード電極との間に半田（１０ｂ４）が配置される。   Moreover, in the manufacturing method of the power semiconductor module (20) according to claim 1, the third upper surface side conductor pattern (2b1) of the insulating substrate (2) and the third located at the center of the upper surface of the insulating substrate (2). Solder (10b3) is arranged between the cathode electrode on the lower surface of the diode (3c). Further, solder (10b4) is provided between the third upper surface side conductor pattern (2b3) of the insulating substrate (2) and the cathode electrode on the lower surface of the fourth diode (3d) located at the center of the upper surface of the insulating substrate (2). Is placed.

更に、請求項１に記載のパワー半導体モジュール（２０）の製造方法では、絶縁基板（２）の第１上面側導体パターン（２ｂ１）と、絶縁基板（２）の上面の右側に位置する第５ダイオード（３ｅ）の下面のカソード電極との間に半田（１０ｂ５）が配置される。また、絶縁基板（２）の第４上面側導体パターン（２ｂ４）と、絶縁基板（２）の上面の右側に位置する第６ダイオード（３ｆ）の下面のカソード電極との間に半田（１０ｂ６）が配置される。   Furthermore, in the manufacturing method of the power semiconductor module (20) according to claim 1, the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the fifth surface located on the right side of the upper surface of the insulating substrate (2). Solder (10b5) is arranged between the cathode electrode on the lower surface of the diode (3e). Also, solder (10b6) between the fourth upper surface side conductor pattern (2b4) of the insulating substrate (2) and the cathode electrode on the lower surface of the sixth diode (3f) located on the right side of the upper surface of the insulating substrate (2). Is placed.

また、請求項１に記載のパワー半導体モジュール（２０）の製造方法では、第１ダイオード（３ａ）の上面のアノード電極と第１電極部材（４ａ）の下面との間に半田（１０ｃ１）が配置される。更に、第２ダイオード（３ｂ）の上面のアノード電極と第２電極部材（４ｂ）の下面との間に半田（１０ｃ２）が配置される。また、第３ダイオード（３ｃ）の上面のアノード電極と第３電極部材（４ｃ）の下面との間に半田（１０ｃ３）が配置される。   In the method for manufacturing the power semiconductor module (20) according to claim 1, the solder (10c1) is disposed between the anode electrode on the upper surface of the first diode (3a) and the lower surface of the first electrode member (4a). Is done. Further, solder (10c2) is disposed between the anode electrode on the upper surface of the second diode (3b) and the lower surface of the second electrode member (4b). Solder (10c3) is disposed between the anode electrode on the upper surface of the third diode (3c) and the lower surface of the third electrode member (4c).

更に、請求項１に記載のパワー半導体モジュール（２０）の製造方法では、第４ダイオード（３ｄ）の上面のアノード電極と第４電極部材（４ｄ）の下面との間に半田（１０ｃ４）が配置される。また、第５ダイオード（３ｅ）の上面のアノード電極と第５電極部材（４ｅ）の下面との間に半田（１０ｃ５）が配置される。更に、第６ダイオード（３ｆ）の上面のアノード電極と第６電極部材（４ｆ）の下面との間に半田（１０ｃ６）が配置される。   Furthermore, in the method for manufacturing the power semiconductor module (20) according to claim 1, the solder (10c4) is disposed between the anode electrode on the upper surface of the fourth diode (3d) and the lower surface of the fourth electrode member (4d). Is done. Solder (10c5) is disposed between the anode electrode on the upper surface of the fifth diode (3e) and the lower surface of the fifth electrode member (4e). Furthermore, solder (10c6) is disposed between the anode electrode on the upper surface of the sixth diode (3f) and the lower surface of the sixth electrode member (4f).

また、請求項１に記載のパワー半導体モジュール（２０）の製造方法では、第１電極部材（４ａ）の上面と第１接続アングル（５ａ）の第１端部（５ａ１）の下面との間に半田（１０ｄ１）が配置される。更に、第２電極部材（４ｂ）の上面と第２接続アングル（５ｂ）の第１端部（５ｂ１）の下面との間に半田（１０ｄ２）が配置される。また、第３電極部材（４ｃ）の上面と第３接続アングル（５ｃ）の第１端部（５ｃ１）の下面との間に半田（１０ｄ３）が配置される。   Moreover, in the manufacturing method of the power semiconductor module (20) according to claim 1, between the upper surface of the first electrode member (4a) and the lower surface of the first end (5a1) of the first connection angle (5a). Solder (10d1) is placed. Furthermore, solder (10d2) is disposed between the upper surface of the second electrode member (4b) and the lower surface of the first end (5b1) of the second connection angle (5b). Solder (10d3) is disposed between the upper surface of the third electrode member (4c) and the lower surface of the first end (5c1) of the third connection angle (5c).

更に、請求項１に記載のパワー半導体モジュール（２０）の製造方法では、第４電極部材（４ｄ）の上面と第４接続アングル（５ｄ）の第１端部（５ｄ１）の下面との間に半田（１０ｄ４）が配置される。また、第５電極部材（４ｅ）の上面と第５接続アングル（５ｅ）の第１端部（５ｅ１）の下面との間に半田（１０ｄ５）が配置される。更に、第６電極部材（４ｆ）の上面と第６接続アングル（５ｆ）の第１端部（５ｆ１）の下面との間に半田（１０ｄ６）が配置される。   Furthermore, in the manufacturing method of the power semiconductor module (20) according to claim 1, between the upper surface of the fourth electrode member (4d) and the lower surface of the first end (5d1) of the fourth connection angle (5d). Solder (10d4) is placed. Solder (10d5) is disposed between the upper surface of the fifth electrode member (4e) and the lower surface of the first end (5e1) of the fifth connection angle (5e). Furthermore, solder (10d6) is disposed between the upper surface of the sixth electrode member (4f) and the lower surface of the first end (5f1) of the sixth connection angle (5f).

また、請求項１に記載のパワー半導体モジュール（２０）の製造方法では、絶縁基板（２）の第２上面側導体パターン（２ｂ２）と第１接続アングル（５ａ）の第２端部（５ａ２）の下面との間に半田（１０ｅ１）が配置される。更に、絶縁基板（２）の第５上面側導体パターン（２ｂ５）と第２接続アングル（５ｂ）の第２端部（５ｂ２）の下面との間に半田（１０ｅ２）が配置される。また、絶縁基板（２）の第３上面側導体パターン（２ｂ３）と第３接続アングル（５ｃ）の第２端部（５ｃ２）の下面との間に半田（１０ｅ３）が配置される。   Moreover, in the manufacturing method of the power semiconductor module (20) according to claim 1, the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the second end (5a2) of the first connection angle (5a). Solder (10e1) is disposed between the lower surface of the substrate. Further, solder (10e2) is disposed between the fifth upper surface side conductor pattern (2b5) of the insulating substrate (2) and the lower surface of the second end (5b2) of the second connection angle (5b). Solder (10e3) is disposed between the third upper surface side conductor pattern (2b3) of the insulating substrate (2) and the lower surface of the second end (5c2) of the third connection angle (5c).

更に、請求項１に記載のパワー半導体モジュール（２０）の製造方法では、絶縁基板（２）の第５上面側導体パターン（２ｂ５）と第４接続アングル（５ｄ）の第２端部（５ｄ２）の下面との間に半田（１０ｅ４）が配置される。また、絶縁基板（２）の第４上面側導体パターン（２ｂ４）と第５接続アングル（５ｅ）の第２端部（５ｅ２）の下面との間に半田（１０ｅ５）が配置される。更に、絶縁基板（２）の第５上面側導体パターン（２ｂ５）と第６接続アングル（５ｆ）の第２端部（５ｆ２）の下面との間に半田（１０ｅ６）が配置される。   Furthermore, in the manufacturing method of the power semiconductor module (20) according to claim 1, the fifth upper surface side conductor pattern (2b5) of the insulating substrate (2) and the second end (5d2) of the fourth connection angle (5d). Solder (10e4) is disposed between the lower surface of the substrate. Solder (10e5) is disposed between the fourth upper surface side conductor pattern (2b4) of the insulating substrate (2) and the lower surface of the second end (5e2) of the fifth connection angle (5e). Furthermore, solder (10e6) is disposed between the fifth upper surface side conductor pattern (2b5) of the insulating substrate (2) and the lower surface of the second end (5f2) of the sixth connection angle (5f).

また、請求項１に記載のパワー半導体モジュール（２０）の製造方法では、絶縁基板（２）の第２上面側導体パターン（２ｂ２）と、外囲ケース（６）にインサート成形された第１外部導出端子（６ａ）の下面との間に半田（１０ｆ１）が配置される。更に、絶縁基板（２）の第３上面側導体パターン（２ｂ３）と、外囲ケース（６）にインサート成形された第２外部導出端子（６ｂ）の下面との間に半田（１０ｆ２）が配置される。また、絶縁基板（２）の第４上面側導体パターン（２ｂ４）と、外囲ケース（６）にインサート成形された第３外部導出端子（６ｃ）の下面との間に半田（１０ｆ３）が配置される。   Moreover, in the manufacturing method of the power semiconductor module (20) according to claim 1, the first external part insert-molded in the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the outer case (6). Solder (10f1) is disposed between the lower surface of the lead terminal (6a). Furthermore, solder (10f2) is arranged between the third upper surface side conductor pattern (2b3) of the insulating substrate (2) and the lower surface of the second external lead-out terminal (6b) insert-molded in the outer case (6). Is done. Solder (10f3) is disposed between the fourth upper surface side conductor pattern (2b4) of the insulating substrate (2) and the lower surface of the third external lead-out terminal (6c) insert-molded in the outer case (6). Is done.

更に、請求項１に記載のパワー半導体モジュール（２０）の製造方法では、絶縁基板（２）の第１上面側導体パターン（２ｂ１）と、外囲ケース（６）にインサート成形された第４外部導出端子（６ｄ）の下面との間に半田（１０ｆ４）が配置される。また、絶縁基板（２）の第５上面側導体パターン（２ｂ５）と、外囲ケース（６）にインサート成形された第５外部導出端子（６ｅ）の下面との間に半田（１０ｆ５）が配置される。   Furthermore, in the manufacturing method of the power semiconductor module (20) according to claim 1, a fourth outer surface insert-molded in the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the outer case (6). Solder (10f4) is disposed between the lower surface of the lead terminal (6d). Also, solder (10f5) is disposed between the fifth upper surface side conductor pattern (2b5) of the insulating substrate (2) and the lower surface of the fifth external lead-out terminal (6e) insert-molded in the outer case (6). Is done.

次いで、請求項１に記載のパワー半導体モジュール（２０）の製造方法では、上冶具（４１）によって外囲ケース（６）を下向きに押圧すると共に、下冶具（４２）によって金属製放熱板（１）を上向きに押圧している状態で、１回のみの半田リフロー工程により、半田（１０ａ，１０ｂ１，１０ｂ２，１０ｂ３，１０ｂ４，１０ｂ５，１０ｂ６，１０ｃ１，１０ｃ２，１０ｃ３，１０ｃ４，１０ｃ５，１０ｃ６，１０ｄ１，１０ｄ２，１０ｄ３，１０ｄ４，１０ｄ５，１０ｄ６，１０ｅ１，１０ｅ２，１０ｅ３，１０ｅ４，１０ｅ５，１０ｅ６，１０ｆ１，１０ｆ２，１０ｆ３，１０ｆ４，１０ｆ５）が溶融せしめられ、半田接合が行われる。   Next, in the method for manufacturing the power semiconductor module (20) according to claim 1, the outer case (6) is pressed downward by the upper jig (41), and the metal heat sink (1) is pressed by the lower jig (42). ) In a state of pressing upward, the solder (10a, 10b1, 10b2, 10b3, 10b4, 10b5, 10b6, 10c1, 10c2, 10c3, 10c4, 10c5, 10c6, 10d1, and the like is performed only once. 10d2, 10d3, 10d4, 10d5, 10d6, 10e1, 10e2, 10e3, 10e4, 10e5, 10e6, 10f1, 10f2, 10f3, 10f4, 10f5) are melted and soldered.

そのため、請求項１に記載のパワー半導体モジュール（２０）の製造方法によれば、外囲ケース（６）が下向きに押圧されておらず、金属製放熱板（１）が上向きに押圧されていない状態で、１回のみの半田リフロー工程により半田接合が行われるのに伴って、外囲ケース（６）が金属製放熱板（１）から浮いてしまったり、金属製放熱板（１）が反ってしまったりするのを回避することができる。   Therefore, according to the manufacturing method of the power semiconductor module (20) according to claim 1, the outer case (6) is not pressed downward, and the metal heat sink (1) is not pressed upward. In the state, the outer casing (6) is lifted from the metal heat sink (1) or the metal heat sink (1) is warped as the solder bonding is performed by only one solder reflow process. Can be avoided.

換言すれば、請求項１に記載のパワー半導体モジュール（２０）の製造方法によれば、外囲ケース（６）が金属製放熱板（１）から浮いてしまったり、金属製放熱板（１）が反ってしまったりする不具合を低減しつつ、半田リフロー工程の数を削減することができる。   In other words, according to the method for manufacturing the power semiconductor module (20) according to claim 1, the outer case (6) floats from the metal heat sink (1), or the metal heat sink (1). It is possible to reduce the number of solder reflow processes while reducing problems such as warping.

詳細には、請求項１に記載のパワー半導体モジュール（２０）の製造方法では、第１ダイオード（３ａ）のアノード電極および第２ダイオード（３ｂ）のカソード電極と第１外部導出端子（６ａ）とが電気的に接続される。また、第３ダイオード（３ｃ）のアノード電極および第４ダイオード（３ｄ）のカソード電極と第２外部導出端子（６ｂ）とが電気的に接続される。更に、第５ダイオード（３ｅ）のアノード電極および第６ダイオード（３ｆ）のカソード電極と第３外部導出端子（６ｃ）とが電気的に接続される。   Specifically, in the method for manufacturing the power semiconductor module (20) according to claim 1, the anode electrode of the first diode (3a), the cathode electrode of the second diode (3b), the first external lead terminal (6a), Are electrically connected. The anode electrode of the third diode (3c), the cathode electrode of the fourth diode (3d), and the second external lead-out terminal (6b) are electrically connected. Furthermore, the anode electrode of the fifth diode (3e), the cathode electrode of the sixth diode (3f), and the third external lead-out terminal (6c) are electrically connected.

また、請求項１に記載のパワー半導体モジュール（２０）の製造方法では、第１ダイオード（３ａ）、第３ダイオード（３ｃ）および第５ダイオード（３ｅ）のカソード電極と第４外部導出端子（６ｄ）とが電気的に接続される。更に、第２ダイオード（３ｂ）、第４ダイオード（３ｄ）および第６ダイオード（３ｆ）のアノード電極と第５外部導出端子（６ｅ）とが電気的に接続される。   Moreover, in the manufacturing method of the power semiconductor module (20) according to claim 1, the cathode electrode and the fourth external lead terminal (6d) of the first diode (3a), the third diode (3c), and the fifth diode (3e). Are electrically connected to each other. Furthermore, the anode electrodes of the second diode (3b), the fourth diode (3d) and the sixth diode (3f) are electrically connected to the fifth external lead-out terminal (6e).

請求項１に記載のパワー半導体モジュール（２０）の製造方法では、十字状上冶具（４１）の前側アーム部（４１ａ）によって外囲ケース（６）の前側壁（６ｇ）を下向きに押圧し、十字状上冶具（４１）の後側アーム部（４１ｂ）によって外囲ケース（６）の後側壁（６ｈ）を下向きに押圧し、十字状上冶具（４１）の右側アーム部（４１ｃ）によって外囲ケース（６）の右側壁（６ｉ）を下向きに押圧し、十字状上冶具（４１）の左側アーム部（４１ｄ）によって外囲ケース（６）の左側壁（６ｊ）を下向きに押圧すると共に、下冶具（４２）によって金属製放熱板（１）を上向きに押圧している状態で、１回のみの半田リフロー工程により、半田（１０ａ，１０ｂ１，１０ｂ２，１０ｂ３，１０ｂ４，１０ｂ５，１０ｂ６，１０ｃ１，１０ｃ２，１０ｃ３，１０ｃ４，１０ｃ５，１０ｃ６，１０ｄ１，１０ｄ２，１０ｄ３，１０ｄ４，１０ｄ５，１０ｄ６，１０ｅ１，１０ｅ２，１０ｅ３，１０ｅ４，１０ｅ５，１０ｅ６，１０ｆ１，１０ｆ２，１０ｆ３，１０ｆ４，１０ｆ５）が溶融せしめられ、半田接合が行われる。 In the method for manufacturing the power semiconductor module (20) according to claim 1 , the front side wall (6g) of the outer casing (6) is pressed downward by the front arm portion (41a) of the cross-shaped upper jig (41), The rear side wall (6h) of the outer casing (6) is pressed downward by the rear arm (41b) of the cross-shaped upper jig (41), and the outer arm is pressed by the right arm (41c) of the cross-shaped upper jig (41). The right side wall (6i) of the surrounding case (6) is pressed downward, and the left side wall (6j) of the outer case (6) is pressed downward by the left arm part (41d) of the cross-shaped upper jig (41). The solder (10a, 10b1, 10b2, 10b3, 10b4, 10b5, 10b6, 10c1) is performed by a single solder reflow process in a state where the metal heat sink (1) is pressed upward by the lower jig (42). , 0c2, 10c3, 10c4, 10c5, 10c6, 10d1, 10d2, 10d3, 10d4, 10d5, 10d6, 10e1, 10e2, 10e3, 10e4, 10e5, 10e6, 10f1, 10f2, 10f3, 10f4, 10f5) Joining is performed.

つまり、請求項１に記載のパワー半導体モジュール（２０）の製造方法では、半田リフロー工程中に、第５外部導出端子（６ｅ）の左側に位置する十字状上冶具（４１）の前側アーム部（４１ａ）によって外囲ケース（６）の前側壁（６ｇ）が下向きに押圧される。また、第１外部導出端子（６ａ）および第２外部導出端子（６ｂ）の右側であって第３外部導出端子（６ｃ）および第４外部導出端子（６ｄ）の左側に位置する十字状上冶具（４１）の後側アーム部（４１ｂ）によって外囲ケース（６）の後側壁（６ｈ）が下向きに押圧される。更に、第５外部導出端子（６ｅ）の後側であって第３外部導出端子（６ｃ）および第４外部導出端子（６ｄ）の前側に位置する十字状上冶具（４１）の右側アーム部（４１ｃ）によって外囲ケース（６）の右側壁（６ｉ）が下向きに押圧される。また、第１外部導出端子（６ａ）および第２外部導出端子（６ｂ）の前側に位置する十字状上冶具（４１）の左側アーム部（４１ｄ）によって外囲ケース（６）の左側壁（６ｊ）が下向きに押圧される。 That is, in the method for manufacturing the power semiconductor module (20) according to claim 1 , during the solder reflow process, the front arm portion (41) of the cross-shaped upper jig (41) located on the left side of the fifth external lead terminal (6e) ( 41a) pushes the front side wall (6g) of the outer case (6) downward. A cross-shaped upper jig positioned on the right side of the first external lead-out terminal (6a) and the second external lead-out terminal (6b) and on the left side of the third external lead-out terminal (6c) and the fourth external lead-out terminal (6d). (41) The rear side wall (6h) of the outer casing (6) is pressed downward by the rear arm portion (41b). Further, the right arm portion of the cross-shaped upper jig (41) located behind the fifth external lead-out terminal (6e) and in front of the third external lead-out terminal (6c) and the fourth external lead-out terminal (6d) ( 41c) presses the right side wall (6i) of the surrounding case (6) downward. Further, the left side wall (6j) of the outer case (6) is formed by the left arm part (41d) of the cross-shaped upper jig (41) located in front of the first external lead terminal (6a) and the second external lead terminal (6b). ) Is pressed downward.

そのため、請求項１に記載のパワー半導体モジュール（２０）の製造方法によれば、外囲ケース（６）の前側壁（６ｇ）、後側壁（６ｈ）、右側壁（６ｉ）および左側壁（６ｊ）のいずれかが下向きに押圧されない場合よりも、外囲ケース（６）を均一に下向きに押圧することができ、それにより、外囲ケース（６）が金属製放熱板（１）から浮いてしまったり、金属製放熱板（１）が反ってしまったりする不具合を低減することができる。 Therefore, according to the method for manufacturing the power semiconductor module (20) according to claim 1 , the front side wall (6g), the rear side wall (6h), the right side wall (6i) and the left side wall (6j) of the outer case (6). ) Can be pressed evenly downward, as compared to the case where any of the above is not pressed downward, so that the outer case (6) is lifted from the metal heat sink (1). It is possible to reduce the problem that the metal heat sink (1) warps.

請求項２に記載のパワー半導体モジュール（３０）の製造方法では、金属製放熱板（１）の上面と絶縁基板（２）の下面側導体パターン（２ｃ）との間に半田（１０ａ）が配置される。 In the method for manufacturing the power semiconductor module (30) according to claim 2 , the solder (10a) is disposed between the upper surface of the metal heat sink (1) and the lower surface side conductor pattern (2c) of the insulating substrate (2). Is done.

更に、請求項２に記載のパワー半導体モジュール（３０）の製造方法では、絶縁基板（２）の第１上面側導体パターン（２ｂ１）と、絶縁基板（２）の上面の左側に位置する第１ダイオード（３ａ）の下面のカソード電極との間に半田（１０ｂ１）が配置される。また、絶縁基板（２）の第２上面側導体パターン（２ｂ２）と、絶縁基板（２）の上面の右側に位置する第２ダイオード（３ｂ）の下面のカソード電極との間に半田（１０ｂ２）が配置される。 Furthermore, in the manufacturing method of the power semiconductor module (30) according to claim 2 , the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the first located on the left side of the upper surface of the insulating substrate (2). Solder (10b1) is arranged between the cathode electrode on the lower surface of the diode (3a). Also, solder (10b2) between the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the cathode electrode on the lower surface of the second diode (3b) located on the right side of the upper surface of the insulating substrate (2). Is placed.

また、請求項２に記載のパワー半導体モジュール（３０）の製造方法では、第１ダイオード（３ａ）の上面のアノード電極と第１電極部材（４ａ）の下面との間に半田（１０ｃ１）が配置される。更に、第２ダイオード（３ｂ）の上面のアノード電極と第２電極部材（４ｂ）の下面との間に半田（１０ｃ２）が配置される。 In the method of manufacturing the power semiconductor module (30) according to claim 2 , the solder (10c1) is disposed between the anode electrode on the upper surface of the first diode (3a) and the lower surface of the first electrode member (4a). Is done. Further, solder (10c2) is disposed between the anode electrode on the upper surface of the second diode (3b) and the lower surface of the second electrode member (4b).

更に、請求項２に記載のパワー半導体モジュール（３０）の製造方法では、第１電極部材（４ａ）の上面と第１接続アングル（５ａ）の第２端部（５ａ２）の下面との間に半田（１０ｅ１）が配置される。また、第２電極部材（４ｂ）の上面と第２接続アングル（５ｂ）の第１端部（５ｂ１）の下面との間に半田（１０ｄ２）が配置される。 Furthermore, in the manufacturing method of the power semiconductor module (30) according to claim 2 , between the upper surface of the first electrode member (4a) and the lower surface of the second end (5a2) of the first connection angle (5a). Solder (10e1) is placed. Further, solder (10d2) is disposed between the upper surface of the second electrode member (4b) and the lower surface of the first end (5b1) of the second connection angle (5b).

また、請求項２に記載のパワー半導体モジュール（３０）の製造方法では、絶縁基板（２）の第２上面側導体パターン（２ｂ２）と第１接続アングル（５ａ）の第１端部（５ａ１）の下面との間に半田（１０ｄ１）が配置される。更に、絶縁基板（２）の第３上面側導体パターン（２ｂ３）と第２接続アングル（５ｂ）の第２端部（５ｂ２）の下面との間に半田（１０ｅ２）が配置される。 Moreover, in the manufacturing method of the power semiconductor module (30) according to claim 2 , the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the first end (5a1) of the first connection angle (5a). Solder (10d1) is disposed between the lower surface of the substrate. Furthermore, solder (10e2) is disposed between the third upper surface side conductor pattern (2b3) of the insulating substrate (2) and the lower surface of the second end (5b2) of the second connection angle (5b).

更に、請求項２に記載のパワー半導体モジュール（３０）の製造方法では、絶縁基板（２）の第２上面側導体パターン（２ｂ２）と、外囲ケース（６）にインサート成形された第１外部導出端子（６ａ）の下面との間に半田（１０ｆ１）が配置される。また、絶縁基板（２）の第１上面側導体パターン（２ｂ１）と、外囲ケース（６）にインサート成形された第２外部導出端子（６ｂ）の下面との間に半田（１０ｆ２）が配置される。更に、絶縁基板（２）の第３上面側導体パターン（２ｂ３）と、外囲ケース（６）にインサート成形された第３外部導出端子（６ｃ）の下面との間に半田（１０ｆ３）が配置される。 Furthermore, in the method for manufacturing the power semiconductor module (30) according to claim 2 , the first outer surface side conductor pattern (2b2) of the insulating substrate (2) and the first outer part insert-molded in the outer case (6). Solder (10f1) is disposed between the lower surface of the lead terminal (6a). Solder (10f2) is disposed between the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the lower surface of the second external lead-out terminal (6b) insert-molded in the outer case (6). Is done. Furthermore, solder (10f3) is disposed between the third upper surface side conductor pattern (2b3) of the insulating substrate (2) and the lower surface of the third external lead-out terminal (6c) insert-molded in the outer case (6). Is done.

次いで、請求項２に記載のパワー半導体モジュール（３０）の製造方法では、上冶具（４１）によって外囲ケース（６）を下向きに押圧すると共に、下冶具（４２）によって金属製放熱板（１）を上向きに押圧している状態で、１回のみの半田リフロー工程により、半田（１０ａ，１０ｂ１，１０ｂ２，１０ｃ１，１０ｃ２，１０ｄ１，１０ｄ２，１０ｅ１，１０ｅ２，１０ｆ１，１０ｆ２，１０ｆ３）が溶融せしめられ、半田接合が行われる。 Next, in the method for manufacturing the power semiconductor module (30) according to claim 2 , the outer case (6) is pressed downward by the upper jig (41), and the metal radiator plate (1) is pressed by the lower jig (42). ) Is pressed upward, the solder (10a, 10b1, 10b2, 10c1, 10c2, 10d1, 10d2, 10e1, 10e2, 10f1, 10f2, 10f3) is melted by a single solder reflow process. Solder joining is performed.

そのため、請求項２に記載のパワー半導体モジュール（３０）の製造方法によれば、外囲ケース（６）が下向きに押圧されておらず、金属製放熱板（１）が上向きに押圧されていない状態で、１回のみの半田リフロー工程により半田接合が行われるのに伴って、外囲ケース（６）が金属製放熱板（１）から浮いてしまったり、金属製放熱板（１）が反ってしまったりするのを回避することができる。 Therefore, according to the method for manufacturing the power semiconductor module (30) according to claim 2 , the outer case (6) is not pressed downward, and the metal heat sink (1) is not pressed upward. In the state, the outer casing (6) is lifted from the metal heat sink (1) or the metal heat sink (1) is warped as the solder bonding is performed by only one solder reflow process. Can be avoided.

換言すれば、請求項２に記載のパワー半導体モジュール（３０）の製造方法によれば、外囲ケース（６）が金属製放熱板（１）から浮いてしまったり、金属製放熱板（１）が反ってしまったりする不具合を低減しつつ、半田リフロー工程の数を削減することができる。 In other words, according to the method for manufacturing the power semiconductor module (30) according to claim 2 , the outer case (6) is floated from the metal heat sink (1), or the metal heat sink (1). It is possible to reduce the number of solder reflow processes while reducing problems such as warping.

詳細には、請求項２に記載のパワー半導体モジュール（３０）の製造方法では、第１ダイオード（３ａ）と第２ダイオード（３ｂ）とが直列接続される。 Specifically, in the method for manufacturing the power semiconductor module (30) according to claim 2 , the first diode (3a) and the second diode (3b) are connected in series.

更に、請求項２に記載のパワー半導体モジュール（３０）の製造方法では、第１ダイオード（３ａ）のアノード電極および第２ダイオード（３ｂ）のカソード電極と第１外部導出端子（６ａ）とが電気的に接続される。 Furthermore, in the method for manufacturing the power semiconductor module (30) according to claim 2 , the anode electrode of the first diode (3a), the cathode electrode of the second diode (3b), and the first external lead terminal (6a) are electrically connected. Connected.

また、請求項２に記載のパワー半導体モジュール（３０）の製造方法では、第１ダイオード（３ａ）のカソード電極と第２外部導出端子（６ｂ）とが電気的に接続される。更に、第２ダイオード（３ｂ）のアノード電極と第３外部導出端子（６ｃ）とが電気的に接続される。 In the method for manufacturing the power semiconductor module (30) according to claim 2 , the cathode electrode of the first diode (3a) and the second external lead-out terminal (6b) are electrically connected. Further, the anode electrode of the second diode (3b) and the third external lead-out terminal (6c) are electrically connected.

請求項２に記載のパワー半導体モジュール（３０）の製造方法では、上冶具（４１）の前端部（４１ａ’）によって外囲ケース（６）の前側壁（６ｇ）を下向きに押圧し、上冶具（４１）の後端部（４１ｂ’）によって外囲ケース（６）の後側壁（６ｈ）を下向きに押圧すると共に、下冶具（４２）によって金属製放熱板（１）を上向きに押圧している状態で、１回のみの半田リフロー工程により、半田（１０ａ，１０ｂ１，１０ｂ２，１０ｃ１，１０ｃ２，１０ｄ１，１０ｄ２，１０ｅ１，１０ｅ２，１０ｆ１，１０ｆ２，１０ｆ３）が溶融せしめられ、半田接合が行われる。 In the method of manufacturing the power semiconductor module (30) according to claim 2 , the front jig (41a ') of the upper jig (41) presses the front side wall (6g) of the outer case (6) downward, and the upper jig (41) The rear wall (6h) of the outer casing (6) is pressed downward by the rear end (41b '), and the metal heat sink (1) is pressed upward by the lower jig (42). In this state, the solder (10a, 10b1, 10b2, 10c1, 10c2, 10d1, 10d2, 10e1, 10e2, 10f1, 10f2, 10f3) is melted and soldered by a single solder reflow process.

つまり、請求項２に記載のパワー半導体モジュール（３０）の製造方法では、半田リフロー工程中に、第２外部導出端子（６ｂ）および第３外部導出端子（６ｃ）の左側に位置する上冶具（４１）の前端部（４１ａ’）によって外囲ケース（６）の前側壁（６ｇ）が下向きに押圧される。また、第１外部導出端子（６ａ）の右側に位置する十字状上冶具（４１）の後端部（４１ｂ’）によって外囲ケース（６）の後側壁（６ｈ）が下向きに押圧される。 That is, in the method for manufacturing the power semiconductor module (30) according to claim 2 , during the solder reflow process, the upper jig positioned on the left side of the second external lead terminal (6b) and the third external lead terminal (6c) ( The front side wall (6g) of the outer casing (6) is pressed downward by the front end (41a ′) of 41). Further, the rear side wall (6h) of the outer case (6) is pressed downward by the rear end portion (41b ′) of the cross-shaped upper jig (41) located on the right side of the first external lead-out terminal (6a).

そのため、請求項２に記載のパワー半導体モジュール（３０）の製造方法によれば、外囲ケース（６）の前側壁（６ｇ）および後側壁（６ｈ）のいずれかが下向きに押圧されない場合よりも、外囲ケース（６）を均一に下向きに押圧することができ、それにより、外囲ケース（６）が金属製放熱板（１）から浮いてしまったり、金属製放熱板（１）が反ってしまったりする不具合を低減することができる。 Therefore, according to the manufacturing method of the power semiconductor module (30) of Claim 2 , rather than the case where either the front side wall (6g) or the rear side wall (6h) of the outer casing (6) is not pressed downward. The outer casing (6) can be pressed uniformly downward, so that the outer casing (6) floats from the metal heat sink (1) or the metal heat sink (1) warps. It is possible to reduce malfunctions that occur.

以下、本発明のパワー半導体モジュールの製造方法の第１の実施形態について説明する。図１は第１の実施形態のパワー半導体モジュールに用いられる金属製放熱板１を示した図である。詳細には、図１（Ａ）は金属製放熱板１の平面図、図１（Ｂ）は図１（Ａ）のＡ−Ａ線に沿った断面図である。   Hereinafter, a first embodiment of a method for manufacturing a power semiconductor module of the present invention will be described. FIG. 1 is a view showing a metal heat sink 1 used in the power semiconductor module of the first embodiment. Specifically, FIG. 1A is a plan view of the metal heat sink 1, and FIG. 1B is a cross-sectional view taken along the line AA in FIG.

第１の実施形態のパワー半導体モジュールでは、図１（Ａ）に示すように、金属製放熱板１の上面にレジスト１ａ（図１（Ａ）中のハッチング部分）が形成されている。そのため、第１の実施形態のパワー半導体モジュールによれば、後述する半田リフロー工程において、絶縁基板２（図２参照）が金属製放熱板１に対して位置ずれしてしまうおそれを低減することができる。また、第１の実施形態のパワー半導体モジュールでは、図１（Ａ）および図１（Ｂ）に示すように、金属製放熱板１にねじ穴１ｂが形成されている。   In the power semiconductor module of the first embodiment, as shown in FIG. 1 (A), a resist 1a (hatched portion in FIG. 1 (A)) is formed on the upper surface of the metal heat sink 1. Therefore, according to the power semiconductor module of the first embodiment, it is possible to reduce the possibility that the insulating substrate 2 (see FIG. 2) is displaced with respect to the metal heat sink 1 in the solder reflow process described later. it can. In the power semiconductor module of the first embodiment, as shown in FIGS. 1A and 1B, screw holes 1b are formed in the metal heat sink 1.

図２は図１に示した金属製放熱板１上に搭載される絶縁基板２を示した図である。詳細には、図２（Ａ）は絶縁基板２の平面図、図２（Ｂ）は絶縁基板２の正面図、図２（Ｃ）は絶縁基板２の底面図である。   FIG. 2 is a view showing an insulating substrate 2 mounted on the metal heat sink 1 shown in FIG. Specifically, FIG. 2A is a plan view of the insulating substrate 2, FIG. 2B is a front view of the insulating substrate 2, and FIG. 2C is a bottom view of the insulating substrate 2.

第１の実施形態のパワー半導体モジュールでは、図２に示すように、絶縁層２ａの上面に５個の上面側導体パターン２ｂ１，２ｂ２，２ｂ３，２ｂ４，２ｂ５を形成し、絶縁層２ａの下面に下面側導体パターン２ｃを形成することにより、絶縁基板２が構成されている。   In the power semiconductor module of the first embodiment, as shown in FIG. 2, five upper surface side conductor patterns 2b1, 2b2, 2b3, 2b4, 2b5 are formed on the upper surface of the insulating layer 2a, and the lower surface of the insulating layer 2a is formed. The insulating substrate 2 is configured by forming the lower surface side conductor pattern 2c.

詳細には、第１の実施形態のパワー半導体モジュールでは、図２（Ａ）に示すように、上面側導体パターン２ｂ１の上面にレジスト２ｂ１ａが形成されている。そのため、第１の実施形態のパワー半導体モジュールによれば、後述する半田リフロー工程において、ダイオード３ａ，３ｃ，３ｅ（図３（Ａ）参照）が上面側導体パターン２ｂ１に対して位置ずれしてしまうおそれを低減することができる。   Specifically, in the power semiconductor module of the first embodiment, as shown in FIG. 2A, a resist 2b1a is formed on the upper surface of the upper surface side conductor pattern 2b1. Therefore, according to the power semiconductor module of the first embodiment, the diodes 3a, 3c, 3e (see FIG. 3A) are misaligned with respect to the upper surface side conductor pattern 2b1 in the solder reflow process described later. The fear can be reduced.

また、第１の実施形態のパワー半導体モジュールでは、図２（Ａ）に示すように、上面側導体パターン２ｂ２の上面にレジスト２ｂ２ａが形成されている。そのため、第１の実施形態のパワー半導体モジュールによれば、後述する半田リフロー工程において、ダイオード３ｂ（図３（Ａ）参照）および接続アングル５ａ（図４（Ａ）参照）の前側端部５ａ２が上面側導体パターン２ｂ２に対して位置ずれしてしまうおそれを低減することができる。   In the power semiconductor module of the first embodiment, as shown in FIG. 2A, a resist 2b2a is formed on the upper surface of the upper surface side conductor pattern 2b2. Therefore, according to the power semiconductor module of the first embodiment, the front end portion 5a2 of the diode 3b (see FIG. 3A) and the connection angle 5a (see FIG. 4A) is formed in the solder reflow process described later. The possibility that the position of the upper surface side conductor pattern 2b2 is displaced can be reduced.

更に、第１の実施形態のパワー半導体モジュールでは、図２（Ａ）に示すように、上面側導体パターン２ｂ３の上面にレジスト２ｂ３ａが形成されている。そのため、第１の実施形態のパワー半導体モジュールによれば、後述する半田リフロー工程において、ダイオード３ｄ（図３（Ａ）参照）および接続アングル５ｃ（図４（Ａ）参照）の前側端部５ｃ２が上面側導体パターン２ｂ３に対して位置ずれしてしまうおそれを低減することができる。   Furthermore, in the power semiconductor module of the first embodiment, as shown in FIG. 2A, a resist 2b3a is formed on the upper surface of the upper surface side conductor pattern 2b3. Therefore, according to the power semiconductor module of the first embodiment, the front end portion 5c2 of the diode 3d (see FIG. 3A) and the connection angle 5c (see FIG. 4A) is formed in the solder reflow process described later. The possibility that the position of the upper surface side conductor pattern 2b3 is displaced can be reduced.

また、第１の実施形態のパワー半導体モジュールでは、図２（Ａ）に示すように、上面側導体パターン２ｂ４の上面にレジスト２ｂ４ａが形成されている。そのため、第１の実施形態のパワー半導体モジュールによれば、後述する半田リフロー工程において、ダイオード３ｆ（図３（Ａ）参照）および接続アングル５ｅ（図４（Ａ）参照）の前側端部５ｅ２が上面側導体パターン２ｂ４に対して位置ずれしてしまうおそれを低減することができる。   In the power semiconductor module of the first embodiment, as shown in FIG. 2A, a resist 2b4a is formed on the upper surface of the upper surface side conductor pattern 2b4. Therefore, according to the power semiconductor module of the first embodiment, the front end portion 5e2 of the diode 3f (see FIG. 3A) and the connection angle 5e (see FIG. 4A) in the solder reflow process described later is The possibility that the position of the upper surface side conductor pattern 2b4 is displaced can be reduced.

更に、第１の実施形態のパワー半導体モジュールでは、図２（Ａ）に示すように、上面側導体パターン２ｂ５の上面にレジスト２ｂ５ａが形成されている。そのため、第１の実施形態のパワー半導体モジュールによれば、後述する半田リフロー工程において、接続アングル５ｂ（図４（Ａ）参照）の前側端部５ｂ２、接続アングル５ｄ（図４（Ａ）参照）の前側端部５ｄ２、および、接続アングル５ｆ（図４（Ａ）参照）の前側端部５ｆ２が上面側導体パターン２ｂ５に対して位置ずれしてしまうおそれを低減することができる。   Furthermore, in the power semiconductor module of the first embodiment, as shown in FIG. 2A, a resist 2b5a is formed on the upper surface of the upper surface side conductor pattern 2b5. Therefore, according to the power semiconductor module of the first embodiment, the front end 5b2 of the connection angle 5b (see FIG. 4A) and the connection angle 5d (see FIG. 4A) in a solder reflow process described later. The possibility that the front end portion 5d2 and the front end portion 5f2 of the connection angle 5f (see FIG. 4A) are displaced with respect to the upper surface side conductor pattern 2b5 can be reduced.

図３は金属製放熱板１上に絶縁基板２等が搭載される様子を示した図である。詳細には、図３（Ａ）は金属製放熱板１上に絶縁基板２が搭載され、絶縁基板２上にダイオード３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆが搭載され、ダイオード３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ上に例えばアノードＰＣＭ（琺瑯鉄）板、アノードモリブデン板などのような電極部材４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆが搭載された状態を示した平面図である。図３（Ｂ）は図３（Ａ）のＢ−Ｂ線に沿った分解組立断面図、図３（Ｃ）は図３（Ａ）のＣ−Ｃ線に沿った分解組立断面図である。   FIG. 3 is a view showing a state in which the insulating substrate 2 and the like are mounted on the metal heat sink 1. Specifically, in FIG. 3A, the insulating substrate 2 is mounted on the metal heat sink 1, the diodes 3a, 3b, 3c, 3d, 3e, 3f are mounted on the insulating substrate 2, and the diodes 3a, 3b, FIG. 3 is a plan view showing a state in which electrode members 4a, 4b, 4c, 4d, 4e, and 4f such as an anode PCM (pig iron) plate and an anode molybdenum plate are mounted on 3c, 3d, 3e, and 3f. . 3B is an exploded sectional view taken along line BB in FIG. 3A, and FIG. 3C is an exploded sectional view taken along line CC in FIG. 3A.

第１の実施形態のパワー半導体モジュールの製造時には、図３に示すように、金属製放熱板１上に絶縁基板２が搭載され、絶縁基板２上にダイオード３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆが搭載され、ダイオード３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ上に電極部材４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆが搭載される。詳細には、電極部材４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆが、ダイオード３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆの上面のアノード電極のガードリング（図示せず）の内側に搭載される。   At the time of manufacturing the power semiconductor module of the first embodiment, as shown in FIG. 3, the insulating substrate 2 is mounted on the metal heat sink 1, and the diodes 3a, 3b, 3c, 3d, 3e, 3f is mounted, and electrode members 4a, 4b, 4c, 4d, 4e, and 4f are mounted on the diodes 3a, 3b, 3c, 3d, 3e, and 3f. Specifically, the electrode members 4a, 4b, 4c, 4d, 4e, 4f are mounted inside the guard ring (not shown) of the anode electrode on the upper surface of the diodes 3a, 3b, 3c, 3d, 3e, 3f. .

更に詳細には、第１の実施形態のパワー半導体モジュールの製造時には、図３（Ｂ）および図３（Ｃ）に示すように、金属製放熱板１の上面と絶縁基板２の下面側導体パターン２ｃとの間に半田１０ａが配置される。   More specifically, when the power semiconductor module of the first embodiment is manufactured, as shown in FIGS. 3B and 3C, the upper surface of the metal heat sink 1 and the lower surface side conductor pattern of the insulating substrate 2 are used. Solder 10a is arranged between 2c.

更に、第１の実施形態のパワー半導体モジュールの製造時には、図３（Ｂ）に示すように、絶縁基板２の上面側導体パターン２ｂ１と、絶縁基板２の上面の左側に位置するダイオード３ａの下面のカソード電極との間に半田１０ｂ１が配置される。また、絶縁基板２の上面側導体パターン２ｂ１と、絶縁基板２の上面の中央に位置するダイオード３ｃの下面のカソード電極との間に半田１０ｂ３が配置される。更に、絶縁基板２の上面側導体パターン２ｂ１と、絶縁基板２の上面の右側に位置するダイオード３ｅの下面のカソード電極との間に半田１０ｂ５が配置される。   Further, when the power semiconductor module of the first embodiment is manufactured, as shown in FIG. 3B, the upper surface side conductor pattern 2b1 of the insulating substrate 2 and the lower surface of the diode 3a located on the left side of the upper surface of the insulating substrate 2 are used. Solder 10b1 is disposed between the cathode electrode. Solder 10b3 is disposed between the upper surface side conductor pattern 2b1 of the insulating substrate 2 and the cathode electrode on the lower surface of the diode 3c located at the center of the upper surface of the insulating substrate 2. Further, solder 10b5 is disposed between the upper surface side conductor pattern 2b1 of the insulating substrate 2 and the cathode electrode on the lower surface of the diode 3e located on the right side of the upper surface of the insulating substrate 2.

また、第１の実施形態のパワー半導体モジュールの製造時には、図３（Ｃ）に示すように、絶縁基板２の上面側導体パターン２ｂ２と、絶縁基板２の上面の左側に位置するダイオード３ｂの下面のカソード電極との間に半田１０ｂ２が配置される。更に、絶縁基板２の上面側導体パターン２ｂ３と、絶縁基板２の上面の中央に位置するダイオード３ｄの下面のカソード電極との間に半田１０ｂ４が配置される。また、絶縁基板２の上面側導体パターン２ｂ４と、絶縁基板２の上面の右側に位置するダイオード３ｆの下面のカソード電極との間に半田１０ｂ６が配置される。   When the power semiconductor module of the first embodiment is manufactured, as shown in FIG. 3C, the upper surface side conductor pattern 2b2 of the insulating substrate 2 and the lower surface of the diode 3b located on the left side of the upper surface of the insulating substrate 2 are used. Solder 10b2 is disposed between the cathode electrode. Further, solder 10b4 is disposed between the upper surface side conductor pattern 2b3 of the insulating substrate 2 and the cathode electrode on the lower surface of the diode 3d located at the center of the upper surface of the insulating substrate 2. Solder 10b6 is disposed between the upper surface side conductor pattern 2b4 of the insulating substrate 2 and the cathode electrode on the lower surface of the diode 3f located on the right side of the upper surface of the insulating substrate 2.

更に、第１の実施形態のパワー半導体モジュールの製造時には、図３（Ｂ）に示すように、ダイオード３ａの上面のアノード電極と電極部材４ａの下面との間に半田１０ｃ１が配置される。また、ダイオード３ｃの上面のアノード電極と電極部材４ｃの下面との間に半田１０ｃ３が配置される。更に、ダイオード３ｅの上面のアノード電極と電極部材４ｅの下面との間に半田１０ｃ５が配置される。   Furthermore, when the power semiconductor module of the first embodiment is manufactured, as shown in FIG. 3B, the solder 10c1 is disposed between the anode electrode on the upper surface of the diode 3a and the lower surface of the electrode member 4a. Solder 10c3 is disposed between the anode electrode on the upper surface of the diode 3c and the lower surface of the electrode member 4c. Furthermore, solder 10c5 is disposed between the anode electrode on the upper surface of the diode 3e and the lower surface of the electrode member 4e.

また、第１の実施形態のパワー半導体モジュールの製造時には、図３（Ｃ）に示すように、ダイオード３ｂの上面のアノード電極と電極部材４ｂの下面との間に半田１０ｃ２が配置される。更に、ダイオード３ｄの上面のアノード電極と電極部材４ｄの下面との間に半田１０ｃ４が配置される。また、ダイオード３ｆの上面のアノード電極と電極部材４ｆの下面との間に半田１０ｃ６が配置される。   Further, when the power semiconductor module of the first embodiment is manufactured, as shown in FIG. 3C, the solder 10c2 is disposed between the anode electrode on the upper surface of the diode 3b and the lower surface of the electrode member 4b. Further, a solder 10c4 is disposed between the anode electrode on the upper surface of the diode 3d and the lower surface of the electrode member 4d. Solder 10c6 is disposed between the anode electrode on the upper surface of the diode 3f and the lower surface of the electrode member 4f.

図４は図３（Ａ）に示した組立体上に接続アングル５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆが搭載される様子を示した図である。詳細には、図４（Ａ）は図３（Ａ）に示した組立体上に接続アングル５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆが搭載された状態を示した平面図である。図４（Ｂ）は図４（Ａ）のＤ−Ｄ線に沿った分解組立断面図、図４（Ｃ）は図４（Ａ）のＥ−Ｅ線に沿った分解組立断面図、図４（Ｄ）は図４（Ａ）のＦ−Ｆ線に沿った分解組立断面図、図４（Ｅ）は図４（Ａ）のＧ−Ｇ線に沿った分解組立断面図である。   FIG. 4 is a view showing how the connection angles 5a, 5b, 5c, 5d, 5e, and 5f are mounted on the assembly shown in FIG. Specifically, FIG. 4A is a plan view showing a state in which the connection angles 5a, 5b, 5c, 5d, 5e, and 5f are mounted on the assembly shown in FIG. 4B is an exploded sectional view taken along the line DD in FIG. 4A, FIG. 4C is an exploded sectional view taken along the line EE in FIG. 4A, and FIG. 4D is an exploded sectional view taken along line FF in FIG. 4A, and FIG. 4E is an exploded sectional view taken along line GG in FIG.

第１の実施形態のパワー半導体モジュールの製造時には、図３および図４に示すように、図３（Ａ）に示した組立体上に、例えば板金のプレス加工などによって形成された接続アングル５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆが搭載される。   At the time of manufacturing the power semiconductor module of the first embodiment, as shown in FIGS. 3 and 4, the connection angle 5a formed on the assembly shown in FIG. 5b, 5c, 5d, 5e, and 5f are mounted.

詳細には、第１の実施形態のパワー半導体モジュールの製造時には、図４（Ａ）および図４（Ｂ）に示すように、電極部材４ａの上面と接続アングル５ａの後側端部５ａ１の下面との間に半田１０ｄ１が配置される。また、電極部材４ｃの上面と接続アングル５ｃの後側端部５ｃ１の下面との間に半田１０ｄ３が配置される。更に、電極部材４ｅの上面と接続アングル５ｅの後側端部５ｅ１の下面との間に半田１０ｄ５が配置される。   Specifically, when the power semiconductor module according to the first embodiment is manufactured, as shown in FIGS. 4A and 4B, the upper surface of the electrode member 4a and the lower surface of the rear end portion 5a1 of the connection angle 5a. Solder 10d1 is disposed between the two. Solder 10d3 is disposed between the upper surface of the electrode member 4c and the lower surface of the rear end portion 5c1 of the connection angle 5c. Furthermore, solder 10d5 is disposed between the upper surface of the electrode member 4e and the lower surface of the rear end portion 5e1 of the connection angle 5e.

更に、第１の実施形態のパワー半導体モジュールの製造時には、図４（Ａ）および図４（Ｃ）に示すように、絶縁基板２の上面側導体パターン２ｂ２と接続アングル５ａの前側端部５ａ２の下面との間に半田１０ｅ１が配置される。また、絶縁基板２の上面側導体パターン２ｂ３と接続アングル５ｃの前側端部５ｃ２の下面との間に半田１０ｅ３が配置される。更に、絶縁基板２の上面側導体パターン２ｂ４と接続アングル５ｅの前側端部５ｅ２の下面との間に半田１０ｅ５が配置される。   Further, when the power semiconductor module of the first embodiment is manufactured, as shown in FIGS. 4A and 4C, the upper surface side conductor pattern 2b2 of the insulating substrate 2 and the front end portion 5a2 of the connection angle 5a are formed. Solder 10e1 is arranged between the lower surface. Further, solder 10e3 is disposed between the upper surface side conductor pattern 2b3 of the insulating substrate 2 and the lower surface of the front end portion 5c2 of the connection angle 5c. Further, the solder 10e5 is disposed between the upper surface side conductor pattern 2b4 of the insulating substrate 2 and the lower surface of the front end portion 5e2 of the connection angle 5e.

また、第１の実施形態のパワー半導体モジュールの製造時には、図４（Ａ）および図４（Ｄ）に示すように、電極部材４ｂの上面と接続アングル５ｂの後側端部５ｂ１の下面との間に半田１０ｄ２が配置される。更に、電極部材４ｄの上面と接続アングル５ｄの後側端部５ｄ１の下面との間に半田１０ｄ４が配置される。また、電極部材４ｆの上面と接続アングル５ｆの後側端部５ｆ１の下面との間に半田１０ｄ６が配置される。   Further, when the power semiconductor module of the first embodiment is manufactured, as shown in FIGS. 4A and 4D, the upper surface of the electrode member 4b and the lower surface of the rear side end portion 5b1 of the connection angle 5b are formed. Solder 10d2 is disposed between them. Further, the solder 10d4 is disposed between the upper surface of the electrode member 4d and the lower surface of the rear end portion 5d1 of the connection angle 5d. Solder 10d6 is disposed between the upper surface of the electrode member 4f and the lower surface of the rear end portion 5f1 of the connection angle 5f.

更に、第１の実施形態のパワー半導体モジュールの製造時には、図４（Ａ）および図４（Ｅ）に示すように、絶縁基板２の上面側導体パターン２ｂ５と接続アングル５ｂの前側端部５ｂ２の下面との間に半田１０ｅ２が配置される。また、絶縁基板２の上面側導体パターン２ｂ５と接続アングル５ｄの前側端部５ｄ２の下面との間に半田１０ｅ４が配置される。更に、絶縁基板２の上面側導体パターン２ｂ５と接続アングル５ｆの前側端部５ｆ２の下面との間に半田１０ｅ６が配置される。   Further, when the power semiconductor module of the first embodiment is manufactured, as shown in FIGS. 4A and 4E, the upper surface side conductor pattern 2b5 of the insulating substrate 2 and the front end portion 5b2 of the connection angle 5b are formed. Solder 10e2 is arranged between the lower surface. Also, solder 10e4 is disposed between the upper surface side conductor pattern 2b5 of the insulating substrate 2 and the lower surface of the front end portion 5d2 of the connection angle 5d. Further, the solder 10e6 is disposed between the upper surface side conductor pattern 2b5 of the insulating substrate 2 and the lower surface of the front end portion 5f2 of the connection angle 5f.

図５は図４（Ａ）に示した組立体上に被せられる外囲ケース６の部品図である。詳細には、図５（Ａ）は外囲ケース６の平面図、図５（Ｂ）は図５（Ａ）のＨ−Ｈ線に沿った断面図、図５（Ｃ）は図５（Ａ）のＩ−Ｉ線に沿った断面図、図５（Ｄ）は図５（Ａ）のＪ−Ｊ線に沿った断面図、図５（Ｅ）は図５（Ａ）のＫ−Ｋ線に沿った断面図である。   FIG. 5 is a component diagram of the outer case 6 that covers the assembly shown in FIG. Specifically, FIG. 5A is a plan view of the outer case 6, FIG. 5B is a cross-sectional view taken along the line HH of FIG. 5A, and FIG. 5C is FIG. ) Taken along line II, FIG. 5D is a sectional view taken along line JJ in FIG. 5A, and FIG. 5E is taken along line KK in FIG. 5A. FIG.

第１の実施形態のパワー半導体モジュールでは、図５に示すように、樹脂材料の成形によって外囲ケース６が形成されている。詳細には、外囲ケース６に、前側壁６ｇと後側壁６ｈと右側壁６ｉと左側壁６ｊとが設けられ、天井部および底部は設けられていない。つまり、外囲ケース６の上端および下端が開口している。更に、外部導出端子６ａ，６ｂ，６ｃ，６ｄが後側壁６ｈにインサート成形され、外部導出端子６ｅが前側壁６ｇにインサート成形されている。また、図１および図５に示すように、金属製放熱板１の上面の外周部と当接せしめられる段差部６ｋが、外囲ケース６の前側壁６ｇ、後側壁６ｈ、右側壁６ｉおよび左側壁６ｊの下端に形成されている。   In the power semiconductor module of the first embodiment, as shown in FIG. 5, an outer case 6 is formed by molding a resin material. Specifically, the outer case 6 is provided with a front side wall 6g, a rear side wall 6h, a right side wall 6i, and a left side wall 6j, and is not provided with a ceiling part and a bottom part. That is, the upper and lower ends of the outer case 6 are open. Furthermore, the external lead-out terminals 6a, 6b, 6c, 6d are insert-molded on the rear side wall 6h, and the external lead-out terminal 6e is insert-molded on the front side wall 6g. Further, as shown in FIGS. 1 and 5, the stepped portion 6k brought into contact with the outer peripheral portion of the upper surface of the metal heat sink 1 includes the front side wall 6g, the rear side wall 6h, the right side wall 6i and the left side of the outer casing 6. It is formed at the lower end of the wall 6j.

図６および図７は図４（Ａ）に示した組立体上に図５に示した外囲ケース６が被せられる様子を示した図である。詳細には、図６（Ａ）は図４（Ａ）に示した組立体上に図５に示した外囲ケース６が被せられた状態を示した平面図である。図６（Ｂ）は図６（Ａ）のＨ−Ｈ線に沿った分解組立断面図、図７（Ａ）は図６（Ａ）のＩ−Ｉ線に沿った分解組立断面図、図７（Ｂ）は図６（Ａ）のＪ−Ｊ線に沿った分解組立断面図である。   6 and 7 are views showing a state in which the outer case 6 shown in FIG. 5 is put on the assembly shown in FIG. 4 (A). Specifically, FIG. 6 (A) is a plan view showing a state where the outer casing 6 shown in FIG. 5 is put on the assembly shown in FIG. 4 (A). 6B is an exploded sectional view taken along the line HH in FIG. 6A, FIG. 7A is an exploded sectional view taken along the line II in FIG. 6A, and FIG. FIG. 6B is an exploded sectional view taken along line JJ in FIG.

第１の実施形態のパワー半導体モジュールの製造時には、図４、図５、図６および図７に示すように、図４（Ａ）に示した組立体上に図５に示した外囲ケース６が被せられる。詳細には、図１、図５、図６および図７に示すように、金属製放熱板１の上面の外周部と、外囲ケース６の段差部６ｋとが、接着剤によって接合される。   At the time of manufacturing the power semiconductor module of the first embodiment, as shown in FIGS. 4, 5, 6 and 7, the enclosing case 6 shown in FIG. 5 is placed on the assembly shown in FIG. Is put on. Specifically, as shown in FIGS. 1, 5, 6, and 7, the outer peripheral portion of the upper surface of the metal heat radiating plate 1 and the stepped portion 6 k of the surrounding case 6 are joined by an adhesive.

更に詳細には、第１の実施形態のパワー半導体モジュールの製造時には、図６（Ａ）および図６（Ｂ）に示すように、絶縁基板２の上面側導体パターン２ｂ１と、外囲ケース６の外部導出端子６ｄの下面との間に半田１０ｆ４が配置される。   More specifically, when the power semiconductor module of the first embodiment is manufactured, as shown in FIGS. 6A and 6B, the upper surface side conductor pattern 2b1 of the insulating substrate 2 and the outer casing 6 Solder 10f4 is arranged between the lower surface of external lead-out terminal 6d.

また、第１の実施形態のパワー半導体モジュールの製造時には、図６（Ａ）および図７（Ａ）に示すように、絶縁基板２の上面側導体パターン２ｂ２と、外囲ケース６の外部導出端子６ａの下面との間に半田１０ｆ１が配置される。更に、絶縁基板２の上面側導体パターン２ｂ３と、外囲ケース６の外部導出端子６ｂの下面との間に半田１０ｆ２が配置される。また、絶縁基板２の上面側導体パターン２ｂ４と、外囲ケース６の外部導出端子６ｃの下面との間に半田１０ｆ３が配置される。   Further, when the power semiconductor module of the first embodiment is manufactured, as shown in FIGS. 6A and 7A, the upper surface side conductor pattern 2b2 of the insulating substrate 2 and the external lead-out terminal of the surrounding case 6 are used. Solder 10f1 is disposed between the lower surface of 6a. Further, the solder 10f2 is disposed between the upper surface side conductor pattern 2b3 of the insulating substrate 2 and the lower surface of the external lead-out terminal 6b of the surrounding case 6. Also, solder 10f3 is disposed between the upper surface side conductor pattern 2b4 of the insulating substrate 2 and the lower surface of the external lead-out terminal 6c of the surrounding case 6.

更に、第１の実施形態のパワー半導体モジュールの製造時には、図６（Ａ）および図７（Ｂ）に示すように、絶縁基板２の上面側導体パターン２ｂ５と、外囲ケース６の外部導出端子６ｅの下面との間に半田１０ｆ５が配置される。   Furthermore, when the power semiconductor module of the first embodiment is manufactured, as shown in FIGS. 6A and 7B, the upper surface side conductor pattern 2b5 of the insulating substrate 2 and the external lead-out terminal of the surrounding case 6 Solder 10f5 is disposed between the lower surface of 6e.

図８は半田リフロー工程中に図６（Ａ）に示した組立体を固定するための上冶具４１の部品図である。詳細には、図８（Ａ）は上冶具４１の平面図、図８（Ｂ）は図８（Ａ）のＫ−Ｋ線に沿った断面図である。図８に示すように、第１の実施形態のパワー半導体モジュールの製造時に用いられる上冶具４１は、十字形状に形成されている。詳細には、外囲ケース６の前側壁６ｇ（図５（Ａ）参照）を下向きに押圧するための前側アーム部４１ａと、外囲ケース６の後側壁６ｈ（図５（Ａ）参照）を下向きに押圧するための後側アーム部４１ｂと、外囲ケース６の右側壁６ｉ（図５（Ａ）参照）を下向きに押圧するための右側アーム部４１ｃと、外囲ケース６の左側壁６ｊ（図５（Ａ）参照）を下向きに押圧するための左側アーム部４１ｄとが、上冶具４１に設けられている。更に、ねじ穴４１ｅが上冶具４１に形成されている。   FIG. 8 is a component diagram of the upper jig 41 for fixing the assembly shown in FIG. 6A during the solder reflow process. Specifically, FIG. 8A is a plan view of the upper jig 41, and FIG. 8B is a cross-sectional view taken along the line KK of FIG. 8A. As shown in FIG. 8, the upper jig 41 used at the time of manufacturing the power semiconductor module of the first embodiment is formed in a cross shape. Specifically, a front arm portion 41a for pressing the front side wall 6g (see FIG. 5 (A)) of the outer case 6 downward and a rear side wall 6h (see FIG. 5 (A)) of the outer case 6 are shown. A rear arm part 41b for pressing downward, a right arm part 41c for pressing the right side wall 6i (see FIG. 5A) of the surrounding case 6 downward, and a left side wall 6j of the surrounding case 6 The upper jig 41 is provided with a left arm portion 41d for pressing downward (see FIG. 5A). Further, a screw hole 41 e is formed in the upper jig 41.

図９は半田リフロー工程中に図６（Ａ）に示した組立体を固定するための下冶具４２の部品図である。詳細には、図９（Ａ）は下冶具４２の平面図、図９（Ｂ）は下冶具４２の正面図である。図９に示すように、第１の実施形態のパワー半導体モジュールの製造時に用いられる下冶具４２には、ねじ穴４２ａが形成されている。   FIG. 9 is a component diagram of the lower jig 42 for fixing the assembly shown in FIG. 6A during the solder reflow process. Specifically, FIG. 9A is a plan view of the lower jig 42, and FIG. 9B is a front view of the lower jig 42. As shown in FIG. 9, a screw hole 42 a is formed in the lower jig 42 used at the time of manufacturing the power semiconductor module of the first embodiment.

図１０は半田リフロー工程中に図６（Ａ）に示した組立体が図８に示した上冶具４１および図９に示した下冶具４２によって固定されている状態を示した図である。詳細には、図１０（Ａ）は半田リフロー工程中に図６（Ａ）に示した組立体が図８に示した上冶具４１および図９に示した下冶具４２によって固定されている状態を上側から見た図である。図１０（Ｂ）は半田リフロー工程中に図６（Ａ）に示した組立体が図８に示した上冶具４１および図９に示した下冶具４２によって固定されている状態を前側から見た図である。図１０において、４３はねじを示している。第１の実施形態のパワー半導体モジュールの製造時のリフロー工程中には、図１０に示すように、２個のねじ４３が、上冶具４１のねじ穴４１ｅ（図８参照）および金属製放熱板１のねじ穴１ｂ（図１参照）を通され、下冶具４２のねじ穴４２ａ（図９参照）の雌ねじ部と螺合せしめられている。   10 is a view showing a state where the assembly shown in FIG. 6A is fixed by the upper jig 41 shown in FIG. 8 and the lower jig 42 shown in FIG. 9 during the solder reflow process. Specifically, FIG. 10A shows a state in which the assembly shown in FIG. 6A is fixed by the upper jig 41 shown in FIG. 8 and the lower jig 42 shown in FIG. 9 during the solder reflow process. It is the figure seen from the upper side. FIG. 10B shows the state in which the assembly shown in FIG. 6A is fixed by the upper jig 41 shown in FIG. 8 and the lower jig shown in FIG. 9 from the front side during the solder reflow process. FIG. In FIG. 10, reference numeral 43 denotes a screw. During the reflow process at the time of manufacturing the power semiconductor module of the first embodiment, as shown in FIG. 10, the two screws 43 are screw holes 41 e (see FIG. 8) of the upper jig 41 and a metal heat sink. 1 screw hole 1b (see FIG. 1) is passed through and screwed into the female screw portion of the screw hole 42a (see FIG. 9) of the lower jig 42.

第１の実施形態のパワー半導体モジュールの製造時には、１回のみの半田リフロー工程が設けられている。詳細には、第１の実施形態のパワー半導体モジュールの製造時には、図１０に示すように、半田リフロー工程中に、上冶具４１によって外囲ケース６が下向きに押圧されると共に、下冶具４２によって金属製放熱板１が上向きに押圧されている。また、半田リフロー工程中に、図６に示した組立体に含まれるすべての半田１０ａ，１０ｂ１，１０ｂ２，１０ｂ３，１０ｂ４，１０ｂ５，１０ｂ６，１０ｃ１，１０ｃ２，１０ｃ３，１０ｃ４，１０ｃ５，１０ｃ６，１０ｄ１，１０ｄ２，１０ｄ３，１０ｄ４，１０ｄ５，１０ｄ６，１０ｅ１，１０ｅ２，１０ｅ３，１０ｅ４，１０ｅ５，１０ｅ６，１０ｆ１，１０ｆ２，１０ｆ３，１０ｆ４，１０ｆ５が溶融せしめられ、半田接合が行われる。   At the time of manufacturing the power semiconductor module of the first embodiment, only one solder reflow process is provided. Specifically, when the power semiconductor module of the first embodiment is manufactured, the outer case 6 is pressed downward by the upper jig 41 and the lower jig 42 during the solder reflow process, as shown in FIG. The metal heat sink 1 is pressed upward. Further, during the solder reflow process, all the solders 10a, 10b1, 10b2, 10b3, 10b4, 10b5, 10b6, 10c1, 10c2, 10c3, 10c4, 10c5, 10c6, 10d1, 10d2 included in the assembly shown in FIG. , 10d3, 10d4, 10d5, 10d6, 10e1, 10e2, 10e3, 10e4, 10e5, 10e6, 10f1, 10f2, 10f3, 10f4, 10f5 are melted and soldered.

そのため、第１の実施形態のパワー半導体モジュールの製造方法によれば、外囲ケース６が下向きに押圧されておらず、金属製放熱板１が上向きに押圧されていない状態で、１回のみの半田リフロー工程により半田接合が行われるのに伴って、外囲ケース６が金属製放熱板１から浮いてしまったり、金属製放熱板１が反ってしまったりするのを回避することができる。   Therefore, according to the method for manufacturing the power semiconductor module of the first embodiment, the outer case 6 is not pressed downward, and the metal heat sink 1 is not pressed upward. It can be avoided that the outer casing 6 is lifted from the metal heat sink 1 or the metal heat sink 1 is warped as the solder bonding is performed by the solder reflow process.

換言すれば、第１の実施形態のパワー半導体モジュールの製造方法によれば、外囲ケース６が金属製放熱板１から浮いてしまったり、金属製放熱板１が反ってしまったりする不具合を低減しつつ、半田リフロー工程の数を削減することができる。   In other words, according to the method for manufacturing the power semiconductor module of the first embodiment, the problem that the outer case 6 is floated from the metal heat sink 1 or the metal heat sink 1 is warped is reduced. However, the number of solder reflow processes can be reduced.

詳細には、第１の実施形態のパワー半導体モジュールの製造方法では、図５、図６、図８および図１０に示すように、上冶具４１の前側アーム部４１ａによって外囲ケース６の前側壁６ｇを下向きに押圧し、上冶具４１の後側アーム部４１ｂによって外囲ケース６の後側壁６ｈを下向きに押圧し、上冶具４１の右側アーム部４１ｃによって外囲ケース６の右側壁６ｉを下向きに押圧し、上冶具４１の左側アーム部４１ｄによって外囲ケース６の左側壁６ｊを下向きに押圧すると共に、下冶具４２によって金属製放熱板１を上向きに押圧している状態で、１回のみの半田リフロー工程により、図６に示した組立体に含まれるすべての半田１０ａ，１０ｂ１，１０ｂ２，１０ｂ３，１０ｂ４，１０ｂ５，１０ｂ６，１０ｃ１，１０ｃ２，１０ｃ３，１０ｃ４，１０ｃ５，１０ｃ６，１０ｄ１，１０ｄ２，１０ｄ３，１０ｄ４，１０ｄ５，１０ｄ６，１０ｅ１，１０ｅ２，１０ｅ３，１０ｅ４，１０ｅ５，１０ｅ６，１０ｆ１，１０ｆ２，１０ｆ３，１０ｆ４，１０ｆ５が溶融せしめられ、半田接合が行われる。   Specifically, in the method for manufacturing the power semiconductor module of the first embodiment, as shown in FIGS. 5, 6, 8, and 10, the front side wall of the outer case 6 is formed by the front arm portion 41 a of the upper jig 41. 6 g is pressed downward, the rear arm 6 b of the outer case 41 is pressed downward by the rear arm 41 b of the upper jig 41, and the right side wall 6 i of the outer case 6 is pressed downward by the right arm 41 c of the upper jig 41. The left arm 6d of the upper jig 41 presses the left wall 6j of the outer case 6 downward, and the lower jig 42 presses the metal heat sink 1 upward only once. In the solder reflow process, all the solders 10a, 10b1, 10b2, 10b3, 10b4, 10b5, 10b6, 10c1, 10c2, 10c3 included in the assembly shown in FIG. 10c4,10c5,10c6,10d1,10d2,10d3,10d4,10d5,10d6,10e1,10e2,10e3,10e4,10e5,10e6,10f1,10f2,10f3,10f4,10f5 is made to melt, solder bonding is performed.

つまり、第１の実施形態のパワー半導体モジュールの製造方法では、図５、図８および図１０に示すように、半田リフロー工程中に、外部導出端子６ｅの左側に位置する上冶具４１の前側アーム部４１ａによって外囲ケース６の前側壁６ｇが下向きに押圧される。また、外部導出端子６ａ，６ｂの右側であって外部導出端子６ｃ，６ｄの左側に位置する上冶具４１の後側アーム部４１ｂによって外囲ケース６の後側壁６ｈが下向きに押圧される。更に、外部導出端子６ｅの後側であって外部導出端子６ｃ，６ｄの前側に位置する上冶具４１の右側アーム部４１ｃによって外囲ケース６の右側壁６ｉが下向きに押圧される。また、外部導出端子６ａ，６ｂの前側に位置する上冶具４１の左側アーム部４１ｄによって外囲ケース６の左側壁６ｊが下向きに押圧される。   That is, in the method for manufacturing the power semiconductor module of the first embodiment, as shown in FIGS. 5, 8, and 10, the front arm of the upper jig 41 located on the left side of the external lead-out terminal 6e during the solder reflow process. The front side wall 6g of the outer case 6 is pressed downward by the portion 41a. Further, the rear side wall 6h of the outer casing 6 is pressed downward by the rear arm portion 41b of the upper jig 41 located on the right side of the external lead-out terminals 6a and 6b and on the left side of the external lead-out terminals 6c and 6d. Further, the right side wall 6i of the outer case 6 is pressed downward by the right arm portion 41c of the upper jig 41 located behind the external lead-out terminal 6e and in front of the external lead-out terminals 6c and 6d. Further, the left side wall 6j of the outer case 6 is pressed downward by the left arm portion 41d of the upper jig 41 located on the front side of the external lead-out terminals 6a and 6b.

そのため、第１の実施形態のパワー半導体モジュールの製造方法によれば、外囲ケース６の前側壁６ｇ、後側壁６ｈ、右側壁６ｉおよび左側壁６ｊのいずれかが下向きに押圧されない場合よりも、外囲ケース６を均一に下向きに押圧することができ、それにより、外囲ケース６が金属製放熱板１から浮いてしまったり、金属製放熱板１が反ってしまったりする不具合を低減することができる。   Therefore, according to the manufacturing method of the power semiconductor module of the first embodiment, compared to the case where any of the front side wall 6g, the rear side wall 6h, the right side wall 6i, and the left side wall 6j of the outer case 6 is not pressed downward. The outer case 6 can be uniformly pressed downward, thereby reducing the problem that the outer case 6 is lifted from the metal heat sink 1 or the metal heat sink 1 is warped. Can do.

更に詳細には、第１の実施形態のパワー半導体モジュールの製造方法では、図３、図４、図８および図１０に示すように、半田リフロー工程中に、上冶具４１によって外囲ケース６が拘束され、下冶具４２によって金属製放熱板１が拘束されるものの、絶縁基板２、ダイオード３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ、電極部材４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆおよび接続アングル５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆは上冶具４１あるいは下冶具４２によって拘束されない。   More specifically, in the method for manufacturing the power semiconductor module of the first embodiment, as shown in FIGS. 3, 4, 8, and 10, the outer case 6 is formed by the upper jig 41 during the solder reflow process. Although the metal heat sink 1 is restrained by the lower jig 42, the insulating substrate 2, the diodes 3a, 3b, 3c, 3d, 3e, 3f, the electrode members 4a, 4b, 4c, 4d, 4e, 4f and the connection The angles 5a, 5b, 5c, 5d, 5e, and 5f are not restrained by the upper jig 41 or the lower jig 42.

第１の実施形態のパワー半導体モジュールの製造時には、半田リフロー後に、図６（Ａ）に示した組立体の外囲ケース６の内部などの洗浄が行われ、次いで、外囲ケース６の内部にシリコーンゲルが充填され、硬化せしめられる。   At the time of manufacturing the power semiconductor module of the first embodiment, after the solder reflow, the inside of the outer casing 6 of the assembly shown in FIG. 6A is cleaned, and then the inner casing 6 is cleaned. Silicone gel is filled and allowed to cure.

図１１は図６（Ａ）に示した組立体上に被せられる蓋体７の部品図である。詳細には、図１１（Ａ）は蓋体７の平面図、図１１（Ｂ）は蓋体７の正面図である。   FIG. 11 is a component diagram of the lid 7 that covers the assembly shown in FIG. Specifically, FIG. 11A is a plan view of the lid 7, and FIG. 11B is a front view of the lid 7.

第１の実施形態のパワー半導体モジュールの製造時には、シリコーンゲルの充填後に、図６（Ａ）に示した組立体の外囲ケース６に、図１１に示した蓋体７が被せられる。詳細には、その時に、外部導出端子６ａの上端が蓋体７の導出穴７ａを通され、外部導出端子６ｂの上端が蓋体７の導出穴７ｂを通され、外部導出端子６ｃの上端が蓋体７の導出穴７ｃを通され、外部導出端子６ｄの上端が蓋体７の導出穴７ｄを通され、外部導出端子６ｅの上端が蓋体７の導出穴７ｅを通される。次いで、蓋体７の上面の凹部７ｆにナット（図示せず）が挿入される。次いで、外部導出端子６ａ，６ｂ，６ｃ，６ｄ，６ｅの上端が折り曲げられ、第１の実施形態のパワー半導体モジュールが完成する。   When the power semiconductor module of the first embodiment is manufactured, the lid 7 shown in FIG. 11 is put on the outer casing 6 of the assembly shown in FIG. Specifically, at that time, the upper end of the external lead-out terminal 6a is passed through the lead-out hole 7a of the lid body 7, the upper end of the external lead-out terminal 6b is passed through the lead-out hole 7b of the lid body 7, and the upper end of the external lead-out terminal 6c is The lead-out hole 7c of the lid body 7 is passed, the upper end of the external lead-out terminal 6d is passed through the lead-out hole 7d of the lid body 7, and the upper end of the external lead-out terminal 6e is passed through the lead-out hole 7e of the lid body 7. Next, a nut (not shown) is inserted into the recess 7 f on the upper surface of the lid 7. Next, the upper ends of the external lead-out terminals 6a, 6b, 6c, 6d, 6e are bent, and the power semiconductor module of the first embodiment is completed.

図１２は第１の実施形態のパワー半導体モジュール２０の等価回路図である。第１の実施形態のパワー半導体モジュール２０では、図３（Ａ）、図４（Ａ）、図６（Ａ）および図１２に示すように、ダイオード３ａとダイオード３ｂとが直列接続されている。また、ダイオード３ｃとダイオード３ｄとが直列接続されている。更に、ダイオード３ｃ，３ｄがダイオード３ａ，３ｂに対して並列接続されている。また、ダイオード３ｅとダイオード３ｆとが直列接続されている。更に、ダイオード３ｅ，３ｆがダイオード３ａ，３ｂに対して並列接続されている。それにより、３相ダイオードブリッジ回路が構成されている。   FIG. 12 is an equivalent circuit diagram of the power semiconductor module 20 of the first embodiment. In the power semiconductor module 20 of the first embodiment, as shown in FIGS. 3A, 4A, 6A, and 12, the diode 3a and the diode 3b are connected in series. A diode 3c and a diode 3d are connected in series. Further, the diodes 3c and 3d are connected in parallel to the diodes 3a and 3b. A diode 3e and a diode 3f are connected in series. Furthermore, diodes 3e and 3f are connected in parallel to the diodes 3a and 3b. Thereby, a three-phase diode bridge circuit is configured.

詳細には、第１の実施形態のパワー半導体モジュール２０では、図３（Ａ）、図４（Ａ）、図６（Ａ）および図１２に示すように、ダイオード３ａのアノード電極およびダイオード３ｂのカソード電極と外部導出端子６ａとが電気的に接続されている。また、ダイオード３ｃのアノード電極およびダイオード３ｄのカソード電極と外部導出端子６ｂとが電気的に接続されている。更に、ダイオード３ｅのアノード電極およびダイオード３ｆのカソード電極と外部導出端子６ｃとが電気的に接続されている。   Specifically, in the power semiconductor module 20 of the first embodiment, as shown in FIGS. 3A, 4A, 6A, and 12, the anode electrode of the diode 3a and the diode 3b The cathode electrode and the external lead-out terminal 6a are electrically connected. The anode electrode of the diode 3c, the cathode electrode of the diode 3d, and the external lead-out terminal 6b are electrically connected. Furthermore, the anode electrode of the diode 3e, the cathode electrode of the diode 3f, and the external lead-out terminal 6c are electrically connected.

また、第１の実施形態のパワー半導体モジュール２０では、図３（Ａ）、図４（Ａ）、図６（Ａ）および図１２に示すように、ダイオード３ａ，３ｃ，３ｅのカソード電極と外部導出端子６ｄとが電気的に接続されている。更に、ダイオード３ｂ，３ｄ，３ｆのアノード電極と外部導出端子６ｅとが電気的に接続されている。   Further, in the power semiconductor module 20 of the first embodiment, as shown in FIGS. 3A, 4A, 6A, and 12, the cathode electrodes of the diodes 3a, 3c, and 3e are connected to the outside. The lead-out terminal 6d is electrically connected. Furthermore, the anode electrodes of the diodes 3b, 3d, and 3f and the external lead-out terminal 6e are electrically connected.

更に詳細には、第１の実施形態のパワー半導体モジュール２０では、図２（Ａ）、図３（Ａ）および図４（Ａ）に示すように、ダイオード３ｂを包囲するレジスト２ｂ２ａの一部が、接続アングル５ａの前側端部５ａ２を包囲するレジスト２ｂ２ａの一部として機能せしめられる。そのため、第１の実施形態のパワー半導体モジュール２０によれば、ダイオード３ｂを包囲するレジスト２ｂ２ａと接続アングル５ａの前側端部５ａ２を包囲するレジスト２ｂ２ａとが完全に独立して設けられている場合よりも、実装密度を向上させることができ、それにより、パワー半導体モジュール２０全体を小型化することができる。   More specifically, in the power semiconductor module 20 of the first embodiment, as shown in FIGS. 2A, 3A, and 4A, a part of the resist 2b2a surrounding the diode 3b is formed. , And function as a part of the resist 2b2a surrounding the front end 5a2 of the connection angle 5a. Therefore, according to the power semiconductor module 20 of the first embodiment, the resist 2b2a surrounding the diode 3b and the resist 2b2a surrounding the front end 5a2 of the connection angle 5a are provided completely independently. However, the mounting density can be improved, and thereby the power semiconductor module 20 as a whole can be reduced in size.

また、第１の実施形態のパワー半導体モジュール２０では、図２（Ａ）、図３（Ａ）および図４（Ａ）に示すように、ダイオード３ｄを包囲するレジスト２ｂ３ａの一部が、接続アングル５ｃの前側端部５ｃ２を包囲するレジスト２ｂ３ａの一部として機能せしめられる。そのため、第１の実施形態のパワー半導体モジュール２０によれば、ダイオード３ｄを包囲するレジスト２ｂ３ａと接続アングル５ｃの前側端部５ｃ２を包囲するレジスト２ｂ３ａとが完全に独立して設けられている場合よりも、実装密度を向上させることができ、それにより、パワー半導体モジュール２０全体を小型化することができる。   Further, in the power semiconductor module 20 of the first embodiment, as shown in FIGS. 2A, 3A, and 4A, a part of the resist 2b3a surrounding the diode 3d has a connection angle. It functions as a part of the resist 2b3a surrounding the front end portion 5c2 of 5c. Therefore, according to the power semiconductor module 20 of the first embodiment, compared to the case where the resist 2b3a surrounding the diode 3d and the resist 2b3a surrounding the front end 5c2 of the connection angle 5c are provided completely independently. However, the mounting density can be improved, and thereby the power semiconductor module 20 as a whole can be reduced in size.

更に、第１の実施形態のパワー半導体モジュール２０では、図２（Ａ）、図３（Ａ）および図４（Ａ）に示すように、ダイオード３ｆを包囲するレジスト２ｂ４ａの一部が、接続アングル５ｅの前側端部５ｅ２を包囲するレジスト２ｂ４ａの一部として機能せしめられる。そのため、第１の実施形態のパワー半導体モジュール２０によれば、ダイオード３ｆを包囲するレジスト２ｂ４ａと接続アングル５ｅの前側端部５ｅ２を包囲するレジスト２ｂ４ａとが完全に独立して設けられている場合よりも、実装密度を向上させることができ、それにより、パワー半導体モジュール２０全体を小型化することができる。   Furthermore, in the power semiconductor module 20 of the first embodiment, as shown in FIGS. 2A, 3A, and 4A, a part of the resist 2b4a surrounding the diode 3f has a connection angle. It functions as a part of the resist 2b4a surrounding the front end portion 5e2 of 5e. Therefore, according to the power semiconductor module 20 of the first embodiment, compared to the case where the resist 2b4a surrounding the diode 3f and the resist 2b4a surrounding the front end 5e2 of the connection angle 5e are provided completely independently. However, the mounting density can be improved, and thereby the power semiconductor module 20 as a whole can be reduced in size.

以下、本発明のパワー半導体モジュールの製造方法の第２の実施形態について説明する。図１３は第２の実施形態のパワー半導体モジュールに用いられる金属製放熱板１を示した図である。詳細には、図１３（Ａ）は金属製放熱板１の平面図、図１３（Ｂ）は図１３（Ａ）のＬ−Ｌ線に沿った断面図である。   Hereinafter, a second embodiment of the method for manufacturing the power semiconductor module of the present invention will be described. FIG. 13 is a view showing the metal heat sink 1 used in the power semiconductor module of the second embodiment. Specifically, FIG. 13A is a plan view of the metal heat sink 1, and FIG. 13B is a cross-sectional view taken along line LL in FIG. 13A.

第２の実施形態のパワー半導体モジュールでは、図１３（Ａ）に示すように、金属製放熱板１の上面にレジスト１ａ（図１３（Ａ）中のハッチング部分）が形成されている。そのため、第２の実施形態のパワー半導体モジュールによれば、後述する半田リフロー工程において、絶縁基板２（図１４参照）が金属製放熱板１に対して位置ずれしてしまうおそれを低減することができる。また、第２の実施形態のパワー半導体モジュールでは、図１３（Ａ）および図１３（Ｂ）に示すように、金属製放熱板１にねじ穴１ｂが形成されている。   In the power semiconductor module of the second embodiment, as shown in FIG. 13A, a resist 1a (a hatched portion in FIG. 13A) is formed on the upper surface of the metal heat sink 1. Therefore, according to the power semiconductor module of the second embodiment, it is possible to reduce the possibility that the insulating substrate 2 (see FIG. 14) is displaced with respect to the metal heat sink 1 in the solder reflow process described later. it can. In the power semiconductor module of the second embodiment, screw holes 1b are formed in the metal heat sink 1 as shown in FIGS. 13 (A) and 13 (B).

図１４は図１３に示した金属製放熱板１上に搭載される絶縁基板２を示した図である。詳細には、図１４（Ａ）は絶縁基板２の平面図、図１４（Ｂ）は絶縁基板２の正面図、図１４（Ｃ）は絶縁基板２の底面図である。   FIG. 14 is a view showing the insulating substrate 2 mounted on the metal heat sink 1 shown in FIG. Specifically, FIG. 14A is a plan view of the insulating substrate 2, FIG. 14B is a front view of the insulating substrate 2, and FIG. 14C is a bottom view of the insulating substrate 2.

第２の実施形態のパワー半導体モジュールでは、図１４に示すように、絶縁層２ａの上面に３個の上面側導体パターン２ｂ１，２ｂ２，２ｂ３を形成し、絶縁層２ａの下面に下面側導体パターン２ｃを形成することにより、絶縁基板２が構成されている。   In the power semiconductor module of the second embodiment, as shown in FIG. 14, three upper surface side conductor patterns 2b1, 2b2, 2b3 are formed on the upper surface of the insulating layer 2a, and the lower surface side conductor pattern is formed on the lower surface of the insulating layer 2a. The insulating substrate 2 is configured by forming 2c.

詳細には、第２の実施形態のパワー半導体モジュールでは、図１４（Ａ）に示すように、上面側導体パターン２ｂ１の上面にレジスト２ｂ１ａが形成されている。そのため、第１の実施形態のパワー半導体モジュールによれば、後述する半田リフロー工程において、ダイオード３ａ（図１５（Ａ）参照）が上面側導体パターン２ｂ１に対して位置ずれしてしまうおそれを低減することができる。   Specifically, in the power semiconductor module of the second embodiment, as shown in FIG. 14A, a resist 2b1a is formed on the upper surface of the upper surface side conductor pattern 2b1. Therefore, according to the power semiconductor module of the first embodiment, the possibility that the diode 3a (see FIG. 15A) is displaced with respect to the upper surface side conductor pattern 2b1 in the solder reflow process described later is reduced. be able to.

また、第２の実施形態のパワー半導体モジュールでは、図１４（Ａ）に示すように、上面側導体パターン２ｂ２の上面にレジスト２ｂ２ａが形成されている。そのため、第２の実施形態のパワー半導体モジュールによれば、後述する半田リフロー工程において、ダイオード３ｂ（図１５（Ａ）参照）および接続アングル５ａ（図１６（Ａ）参照）の後側端部５ａ１が上面側導体パターン２ｂ２に対して位置ずれしてしまうおそれを低減することができる。   In the power semiconductor module of the second embodiment, as shown in FIG. 14A, a resist 2b2a is formed on the upper surface of the upper surface side conductor pattern 2b2. Therefore, according to the power semiconductor module of the second embodiment, the rear end portion 5a1 of the diode 3b (see FIG. 15A) and the connection angle 5a (see FIG. 16A) in the solder reflow process described later. Can be less likely to be displaced with respect to the upper surface side conductor pattern 2b2.

更に、第２の実施形態のパワー半導体モジュールでは、図１４（Ａ）に示すように、上面側導体パターン２ｂ３の上面にレジスト２ｂ３ａが形成されている。そのため、第２の実施形態のパワー半導体モジュールによれば、後述する半田リフロー工程において、接続アングル５ｂ（図１６（Ａ）参照）の前側端部５ｂ２が上面側導体パターン２ｂ３に対して位置ずれしてしまうおそれを低減することができる。   Furthermore, in the power semiconductor module of the second embodiment, as shown in FIG. 14A, a resist 2b3a is formed on the upper surface of the upper surface side conductor pattern 2b3. Therefore, according to the power semiconductor module of the second embodiment, the front end portion 5b2 of the connection angle 5b (see FIG. 16A) is displaced with respect to the upper surface side conductor pattern 2b3 in the solder reflow process described later. The risk of being lost can be reduced.

図１５は金属製放熱板１上に絶縁基板２等が搭載される様子を示した図である。詳細には、図１５（Ａ）は金属製放熱板１上に絶縁基板２が搭載され、絶縁基板２上にダイオード３ａ，３ｂが搭載され、ダイオード３ａ，３ｂ上に例えばアノードＰＣＭ（琺瑯鉄）板、アノードモリブデン板などのような電極部材４ａ，４ｂが搭載された状態を示した平面図である。図１５（Ｂ）は図１５（Ａ）のＭ−Ｍ線に沿った分解組立断面図、図１５（Ｃ）は図１５（Ａ）のＮ−Ｎ線に沿った分解組立断面図である。   FIG. 15 is a diagram showing a state where the insulating substrate 2 and the like are mounted on the metal heat sink 1. Specifically, in FIG. 15A, an insulating substrate 2 is mounted on a metal heat sink 1, diodes 3a and 3b are mounted on the insulating substrate 2, and, for example, an anode PCM (pig iron) on the diodes 3a and 3b. It is the top view which showed the state in which electrode members 4a and 4b, such as a board and an anode molybdenum board, were mounted. 15B is an exploded sectional view taken along line MM in FIG. 15A, and FIG. 15C is an exploded sectional view taken along line NN in FIG. 15A.

第２の実施形態のパワー半導体モジュールの製造時には、図１５に示すように、金属製放熱板１上に絶縁基板２が搭載され、絶縁基板２上にダイオード３ａ，３ｂが搭載され、ダイオード３ａ，３ｂ上に電極部材４ａ，４ｂが搭載される。詳細には、電極部材４ａ，４ｂが、ダイオード３ａ，３ｂの上面のアノード電極のガードリング（図示せず）の内側に搭載される。   At the time of manufacturing the power semiconductor module of the second embodiment, as shown in FIG. 15, the insulating substrate 2 is mounted on the metal heat sink 1, the diodes 3a and 3b are mounted on the insulating substrate 2, and the diode 3a, Electrode members 4a and 4b are mounted on 3b. Specifically, the electrode members 4a and 4b are mounted inside the guard ring (not shown) of the anode electrode on the upper surface of the diodes 3a and 3b.

詳細には、第２の実施形態のパワー半導体モジュールの製造時には、図１５（Ｂ）および図１５（Ｃ）に示すように、金属製放熱板１の上面と絶縁基板２の下面側導体パターン２ｃとの間に半田１０ａが配置される。   Specifically, when manufacturing the power semiconductor module of the second embodiment, as shown in FIGS. 15B and 15C, the upper surface of the metal heat sink 1 and the lower surface side conductor pattern 2c of the insulating substrate 2 are used. Solder 10a is disposed between the two.

更に、第２の実施形態のパワー半導体モジュールの製造時には、図１５（Ｃ）に示すように、絶縁基板２の上面側導体パターン２ｂ１と、絶縁基板２の上面の左側に位置するダイオード３ａの下面のカソード電極との間に半田１０ｂ１が配置される。また、図１５（Ｂ）に示すように、絶縁基板２の上面側導体パターン２ｂ２と、絶縁基板２の上面の右側に位置するダイオード３ｂの下面のカソード電極との間に半田１０ｂ２が配置される。   Furthermore, at the time of manufacturing the power semiconductor module of the second embodiment, as shown in FIG. 15C, the upper surface side conductor pattern 2b1 of the insulating substrate 2 and the lower surface of the diode 3a located on the left side of the upper surface of the insulating substrate 2. Solder 10b1 is disposed between the cathode electrode. Also, as shown in FIG. 15B, solder 10b2 is disposed between the upper surface side conductor pattern 2b2 of the insulating substrate 2 and the cathode electrode on the lower surface of the diode 3b located on the right side of the upper surface of the insulating substrate 2. .

また、第２の実施形態のパワー半導体モジュールの製造時には、図１５（Ｃ）に示すように、ダイオード３ａの上面のアノード電極と電極部材４ａの下面との間に半田１０ｃ１が配置される。更に、図１５（Ｂ）に示すように、ダイオード３ｂの上面のアノード電極と電極部材４ｂの下面との間に半田１０ｃ２が配置される。   Further, during the manufacture of the power semiconductor module of the second embodiment, as shown in FIG. 15C, the solder 10c1 is disposed between the anode electrode on the upper surface of the diode 3a and the lower surface of the electrode member 4a. Further, as shown in FIG. 15B, solder 10c2 is disposed between the anode electrode on the upper surface of the diode 3b and the lower surface of the electrode member 4b.

図１６は図１５（Ａ）に示した組立体上に接続アングル５ａ，５ｂが搭載される様子を示した図である。詳細には、図１６（Ａ）は図１５（Ａ）に示した組立体上に接続アングル５ａ，５ｂが搭載された状態を示した平面図である。図１６（Ｂ）は図１６（Ａ）のＰ−Ｐ線に沿った分解組立断面図、図１６（Ｃ）は図１６（Ａ）のＱ−Ｑ線に沿った分解組立断面図である。   FIG. 16 is a view showing a state in which the connection angles 5a and 5b are mounted on the assembly shown in FIG. Specifically, FIG. 16A is a plan view showing a state in which the connection angles 5a and 5b are mounted on the assembly shown in FIG. 16B is an exploded sectional view taken along the line P-P in FIG. 16A, and FIG. 16C is an exploded sectional view taken along the line Q-Q in FIG.

第２の実施形態のパワー半導体モジュールの製造時には、図１５および図１６に示すように、図１５（Ａ）に示した組立体上に、例えば板金のプレス加工などによって形成された接続アングル５ａ，５ｂが搭載される。   At the time of manufacturing the power semiconductor module of the second embodiment, as shown in FIGS. 15 and 16, the connection angle 5a formed on the assembly shown in FIG. 5b is mounted.

詳細には、第２の実施形態のパワー半導体モジュールの製造時には、図１６（Ａ）および図１６（Ｂ）に示すように、絶縁基板２の上面側導体パターン２ｂ２と接続アングル５ａの後側端部５ａ１の下面との間に半田１０ｄ１が配置される。また、電極部材４ｂの上面と接続アングル５ｂの後側端部５ａ１の下面との間に半田１０ｄ２が配置される。   Specifically, when the power semiconductor module according to the second embodiment is manufactured, as shown in FIGS. 16A and 16B, the upper surface side conductor pattern 2b2 of the insulating substrate 2 and the rear end of the connection angle 5a. Solder 10d1 is disposed between the lower surface of portion 5a1. Solder 10d2 is disposed between the upper surface of the electrode member 4b and the lower surface of the rear end 5a1 of the connection angle 5b.

更に、第２の実施形態のパワー半導体モジュールの製造時には、図１６（Ａ）および図１６（Ｃ）に示すように、電極部材４ａの上面と接続アングル５ａの前側端部５ａ２の下面との間に半田１０ｅ１が配置される。また、絶縁基板２の上面側導体パターン２ｂ３と接続アングル５ｂの前側端部５ｂ２の下面との間に半田１０ｅ２が配置される。   Further, when the power semiconductor module according to the second embodiment is manufactured, as shown in FIGS. 16A and 16C, the gap between the upper surface of the electrode member 4a and the lower surface of the front end portion 5a2 of the connection angle 5a. Solder 10e1 is disposed on the surface. Solder 10e2 is disposed between the upper surface side conductor pattern 2b3 of the insulating substrate 2 and the lower surface of the front end portion 5b2 of the connection angle 5b.

図１７は図１６（Ａ）に示した組立体上に被せられる外囲ケース６の部品図である。詳細には、図１７（Ａ）は外囲ケース６の平面図、図１７（Ｂ）は図１７（Ａ）のＲ−Ｒ線に沿った断面図、図１７（Ｃ）は図１７（Ａ）のＳ−Ｓ線に沿った断面図、図１７（Ｄ）は図１７（Ａ）のＴ−Ｔ線に沿った断面図である。   FIG. 17 is a component diagram of the outer case 6 that covers the assembly shown in FIG. Specifically, FIG. 17A is a plan view of the outer case 6, FIG. 17B is a cross-sectional view taken along line RR in FIG. 17A, and FIG. 17C is FIG. ) Of FIG. 17 is a cross-sectional view taken along the line S-S, and FIG. 17D is a cross-sectional view taken along the line TT of FIG.

第２の実施形態のパワー半導体モジュールでは、図１７に示すように、樹脂材料の成形によって外囲ケース６が形成されている。詳細には、外囲ケース６に、前側壁６ｇと後側壁６ｈと右側壁と左側壁とが設けられ、天井部および底部は設けられていない。つまり、外囲ケース６の上端および下端が開口している。更に、外部導出端子６ａが後側壁６ｈにインサート成形され、外部導出端子６ｂ，６ｃが前側壁６ｇにインサート成形されている。また、図１３および図１７に示すように、金属製放熱板１の上面の外周部と当接せしめられる段差部６ｋが、外囲ケース６の前側壁６ｇ、後側壁６ｈ、右側壁および左側壁の下端に形成されている。   In the power semiconductor module of the second embodiment, as shown in FIG. 17, the outer case 6 is formed by molding a resin material. Specifically, the outer case 6 is provided with a front side wall 6g, a rear side wall 6h, a right side wall, and a left side wall, and is not provided with a ceiling part and a bottom part. That is, the upper and lower ends of the outer case 6 are open. Further, the external lead-out terminal 6a is insert-molded on the rear side wall 6h, and the external lead-out terminals 6b and 6c are insert-molded on the front side wall 6g. Further, as shown in FIGS. 13 and 17, the stepped portion 6k brought into contact with the outer peripheral portion of the upper surface of the metal heat sink 1 has the front side wall 6g, the rear side wall 6h, the right side wall, and the left side wall of the outer casing 6. Is formed at the lower end.

図１８は図１６（Ａ）に示した組立体上に図１７に示した外囲ケース６が被せられる様子を示した図である。詳細には、図１８（Ａ）は図１６（Ａ）に示した組立体上に図１７に示した外囲ケース６が被せられた状態を示した平面図である。図１８（Ｂ）は図１８（Ａ）のＵ−Ｕ線に沿った分解組立断面図、図１８（Ｃ）は図１８（Ａ）のＶ−Ｖ線に沿った分解組立断面図である。   18 is a view showing a state in which the outer casing 6 shown in FIG. 17 is put on the assembly shown in FIG. Specifically, FIG. 18 (A) is a plan view showing a state where the outer casing 6 shown in FIG. 17 is put on the assembly shown in FIG. 16 (A). 18B is an exploded sectional view taken along line U-U in FIG. 18A, and FIG. 18C is an exploded sectional view taken along line V-V in FIG. 18A.

第２の実施形態のパワー半導体モジュールの製造時には、図１６、図１７および図１８に示すように、図１６（Ａ）に示した組立体上に図１７に示した外囲ケース６が被せられる。詳細には、図１３、図１７および図１８に示すように、金属製放熱板１の上面の外周部と、外囲ケース６の段差部６ｋとが、接着剤によって接合される。   When the power semiconductor module of the second embodiment is manufactured, as shown in FIGS. 16, 17, and 18, the outer casing 6 shown in FIG. 17 is put on the assembly shown in FIG. . Specifically, as shown in FIGS. 13, 17, and 18, the outer peripheral portion of the upper surface of the metal heat radiating plate 1 and the stepped portion 6 k of the outer case 6 are joined by an adhesive.

更に詳細には、第２の実施形態のパワー半導体モジュールの製造時には、図１８（Ａ）および図１８（Ｂ）に示すように、絶縁基板２の上面側導体パターン２ｂ２と、外囲ケース６の外部導出端子６ａの下面との間に半田１０ｆ１が配置される。   More specifically, at the time of manufacturing the power semiconductor module of the second embodiment, as shown in FIGS. 18A and 18B, the upper surface side conductor pattern 2b2 of the insulating substrate 2 and the outer casing 6 Solder 10f1 is disposed between the lower surface of external lead-out terminal 6a.

また、第２の実施形態のパワー半導体モジュールの製造時には、図１８（Ａ）および図１８（Ｃ）に示すように、絶縁基板２の上面側導体パターン２ｂ１と、外囲ケース６の外部導出端子６ｂの下面との間に半田１０ｆ２が配置される。更に、絶縁基板２の上面側導体パターン２ｂ３と、外囲ケース６の外部導出端子６ｃの下面との間に半田１０ｆ３が配置される。   Further, when manufacturing the power semiconductor module of the second embodiment, as shown in FIGS. 18A and 18C, the upper surface side conductor pattern 2b1 of the insulating substrate 2 and the external lead-out terminal of the outer case 6 are provided. Solder 10f2 is disposed between the lower surface of 6b. Furthermore, solder 10 f 3 is disposed between the upper surface side conductor pattern 2 b 3 of the insulating substrate 2 and the lower surface of the external lead-out terminal 6 c of the outer case 6.

図１９は半田リフロー工程中に図１８（Ａ）に示した組立体を固定するための上冶具４１の部品図である。詳細には、図１９（Ａ）は上冶具４１の平面図、図１９（Ｂ）は図１９（Ａ）のＷ−Ｗ線に沿った断面図である。図８に示すように、第２の実施形態のパワー半導体モジュールの製造時に用いられる上冶具４１は、概略Ｚ形状に形成されている。詳細には、外囲ケース６の前側壁６ｇ（図１７（Ａ）参照）を下向きに押圧するための前端部４１ａ’と、外囲ケース６の後側壁６ｈ（図１７（Ａ）参照）を下向きに押圧するための後端部４１ｂ’とが、上冶具４１に設けられている。更に、ねじ穴４１ｅが上冶具４１に形成されている。   FIG. 19 is a component diagram of the upper jig 41 for fixing the assembly shown in FIG. 18A during the solder reflow process. Specifically, FIG. 19A is a plan view of the upper jig 41, and FIG. 19B is a cross-sectional view taken along the line WW in FIG. 19A. As shown in FIG. 8, the upper jig 41 used at the time of manufacturing the power semiconductor module of the second embodiment is formed in a substantially Z shape. Specifically, a front end portion 41a ′ for pressing the front side wall 6g (see FIG. 17A) of the outer case 6 downward and a rear side wall 6h of the outer case 6 (see FIG. 17A). The upper jig 41 is provided with a rear end portion 41 b ′ for pressing downward. Further, a screw hole 41 e is formed in the upper jig 41.

図２０は半田リフロー工程中に図１８（Ａ）に示した組立体を固定するための下冶具４２の部品図である。詳細には、図２０（Ａ）は下冶具４２の平面図、図２０（Ｂ）は下冶具４２の正面図である。図２０に示すように、第２の実施形態のパワー半導体モジュールの製造時に用いられる下冶具４２には、ねじ穴４２ａが形成されている。   FIG. 20 is a component diagram of the lower jig 42 for fixing the assembly shown in FIG. 18A during the solder reflow process. Specifically, FIG. 20A is a plan view of the lower jig 42, and FIG. 20B is a front view of the lower jig 42. As shown in FIG. 20, a screw hole 42 a is formed in the lower jig 42 used when manufacturing the power semiconductor module of the second embodiment.

図２１は半田リフロー工程中に図１８（Ａ）に示した組立体が図１９に示した上冶具４１および図２０に示した下冶具４２によって固定されている状態を示した図である。詳細には、図２１（Ａ）は半田リフロー工程中に図１８（Ａ）に示した組立体が図１９に示した上冶具４１および図２０に示した下冶具４２によって固定されている状態を上側から見た図である。図２１（Ｂ）は半田リフロー工程中に図１８（Ａ）に示した組立体が図１９に示した上冶具４１および図２０に示した下冶具４２によって固定されている状態を前側から見た図である。図２１において、４３はねじを示している。第２の実施形態のパワー半導体モジュールの製造時のリフロー工程中には、図２１に示すように、２個のねじ４３が、上冶具４１のねじ穴４１ｅ（図１９参照）および金属製放熱板１のねじ穴１ｂ（図１３参照）を通され、下冶具４２のねじ穴４２ａ（図２０参照）の雌ねじ部と螺合せしめられている。   FIG. 21 is a view showing a state where the assembly shown in FIG. 18A is fixed by the upper jig 41 shown in FIG. 19 and the lower jig 42 shown in FIG. 20 during the solder reflow process. Specifically, FIG. 21A shows a state where the assembly shown in FIG. 18A is fixed by the upper jig 41 shown in FIG. 19 and the lower jig 42 shown in FIG. 20 during the solder reflow process. It is the figure seen from the upper side. FIG. 21B shows a state in which the assembly shown in FIG. 18A is fixed by the upper jig 41 shown in FIG. 19 and the lower jig shown in FIG. 20 from the front side during the solder reflow process. FIG. In FIG. 21, reference numeral 43 denotes a screw. During the reflow process at the time of manufacturing the power semiconductor module according to the second embodiment, as shown in FIG. 21, the two screws 43 are screw holes 41e (see FIG. 19) of the upper jig 41 and a metal heat sink. 1 screw hole 1b (see FIG. 13) is passed through and screwed into the female thread portion of the screw hole 42a (see FIG. 20) of the lower jig.

第２の実施形態のパワー半導体モジュールの製造時には、１回のみの半田リフロー工程が設けられている。詳細には、第２の実施形態のパワー半導体モジュールの製造時には、図２１に示すように、半田リフロー工程中に、上冶具４１によって外囲ケース６が下向きに押圧されると共に、下冶具４２によって金属製放熱板１が上向きに押圧されている。また、半田リフロー工程中に、図１８に示した組立体に含まれるすべての半田１０ａ，１０ｂ１，１０ｂ２，１０ｃ１，１０ｃ２，１０ｄ１，１０ｄ２，１０ｅ１，１０ｅ２，１０ｆ１，１０ｆ２，１０ｆ３が溶融せしめられ、半田接合が行われる。   At the time of manufacturing the power semiconductor module according to the second embodiment, only one solder reflow process is provided. Specifically, when the power semiconductor module of the second embodiment is manufactured, as shown in FIG. 21, the outer case 6 is pressed downward by the upper jig 41 and the lower jig 42 during the solder reflow process. The metal heat sink 1 is pressed upward. Further, during the solder reflow process, all the solders 10a, 10b1, 10b2, 10c1, 10c2, 10d1, 10d2, 10e1, 10e2, 10f1, 10f2, and 10f3 included in the assembly shown in FIG. 18 are melted. Joining is performed.

そのため、第２の実施形態のパワー半導体モジュールの製造方法によれば、外囲ケース６が下向きに押圧されておらず、金属製放熱板１が上向きに押圧されていない状態で、１回のみの半田リフロー工程により半田接合が行われるのに伴って、外囲ケース６が金属製放熱板１から浮いてしまったり、金属製放熱板１が反ってしまったりするのを回避することができる。   Therefore, according to the manufacturing method of the power semiconductor module of the second embodiment, the outer case 6 is not pressed downward, and the metal heat radiating plate 1 is not pressed upward. It can be avoided that the outer casing 6 is lifted from the metal heat sink 1 or the metal heat sink 1 is warped as the solder bonding is performed by the solder reflow process.

換言すれば、第２の実施形態のパワー半導体モジュールの製造方法によれば、外囲ケース６が金属製放熱板１から浮いてしまったり、金属製放熱板１が反ってしまったりする不具合を低減しつつ、半田リフロー工程の数を削減することができる。   In other words, according to the method for manufacturing the power semiconductor module of the second embodiment, the problem of the outer case 6 floating from the metal heat sink 1 or the metal heat sink 1 warping is reduced. However, the number of solder reflow processes can be reduced.

詳細には、第２の実施形態のパワー半導体モジュールの製造方法では、図１７、図１８、図１９および図２１に示すように、上冶具４１の前端部４１ａ’によって外囲ケース６の前側壁６ｇを下向きに押圧し、上冶具４１の後端部４１ｂ’によって外囲ケース６の後側壁６ｈを下向きに押圧すると共に、下冶具４２によって金属製放熱板１を上向きに押圧している状態で、１回のみの半田リフロー工程により、図１８に示した組立体に含まれるすべての半田１０ａ，１０ｂ１，１０ｂ２，１０ｃ１，１０ｃ２，１０ｄ１，１０ｄ２，１０ｅ１，１０ｅ２，１０ｆ１，１０ｆ２，１０ｆ３が溶融せしめられ、半田接合が行われる。   Specifically, in the method for manufacturing the power semiconductor module of the second embodiment, as shown in FIGS. 17, 18, 19, and 21, the front side wall of the outer case 6 is formed by the front end portion 41 a ′ of the upper jig 41. 6g is pressed downward, the rear side wall 6h of the outer casing 6 is pressed downward by the rear end portion 41b 'of the upper jig 41, and the metal radiator plate 1 is pressed upward by the lower jig 42. All solder 10a, 10b1, 10b2, 10c1, 10c2, 10d1, 10d2, 10e1, 10e2, 10f1, 10f2, and 10f3 included in the assembly shown in FIG. 18 are melted by a single solder reflow process. Solder joining is performed.

つまり、第２の実施形態のパワー半導体モジュールの製造方法では、図１７、図１９および図２１に示すように、半田リフロー工程中に、外部導出端子６ｂ，６ｃの左側に位置する上冶具４１の前端部４１ａ’によって外囲ケース６の前側壁６ｇが下向きに押圧される。また、外部導出端子６ａの右側に位置する上冶具４１の後端部４１ｂ’によって外囲ケース６の後側壁６ｈが下向きに押圧される。   That is, in the method for manufacturing the power semiconductor module of the second embodiment, as shown in FIGS. 17, 19 and 21, the upper jig 41 positioned on the left side of the external lead-out terminals 6b and 6c during the solder reflow process. The front side wall 6g of the outer case 6 is pressed downward by the front end portion 41a ′. Further, the rear side wall 6h of the outer casing 6 is pressed downward by the rear end portion 41b 'of the upper jig 41 located on the right side of the external lead-out terminal 6a.

そのため、第２の実施形態のパワー半導体モジュールの製造方法によれば、外囲ケース６の前側壁６ｇおよび後側壁６ｈのいずれかが下向きに押圧されない場合よりも、外囲ケース６を均一に下向きに押圧することができ、それにより、外囲ケース６が金属製放熱板１から浮いてしまったり、金属製放熱板１が反ってしまったりする不具合を低減することができる。   Therefore, according to the method for manufacturing the power semiconductor module of the second embodiment, the outer case 6 is made to face downward uniformly even when either the front side wall 6g or the rear side wall 6h of the outer case 6 is not pressed downward. Thus, it is possible to reduce the problem that the surrounding case 6 is floated from the metal heat sink 1 or the metal heat sink 1 is warped.

更に詳細には、第２の実施形態のパワー半導体モジュールの製造方法では、図１５、図１６、図１９および図２１に示すように、半田リフロー工程中に、上冶具４１によって外囲ケース６が拘束され、下冶具４２によって金属製放熱板１が拘束されるものの、絶縁基板２、ダイオード３ａ，３ｂ、電極部材４ａ，４ｂおよび接続アングル５ａ，５ｂは上冶具４１あるいは下冶具４２によって拘束されない。   More specifically, in the method for manufacturing the power semiconductor module of the second embodiment, as shown in FIGS. 15, 16, 19, and 21, the outer case 6 is opened by the upper jig 41 during the solder reflow process. Although the metal heat sink 1 is restrained by the lower jig 42, the insulating substrate 2, the diodes 3a and 3b, the electrode members 4a and 4b, and the connection angles 5a and 5b are not restricted by the upper jig 41 or the lower jig 42.

第２の実施形態のパワー半導体モジュールの製造時には、半田リフロー後に、図１８（Ａ）に示した組立体の外囲ケース６の内部などの洗浄が行われ、次いで、外囲ケース６の内部にシリコーンゲルが充填され、硬化せしめられる。   At the time of manufacturing the power semiconductor module of the second embodiment, after the solder reflow, the inside of the outer casing 6 of the assembly shown in FIG. 18A is cleaned, and then the inner casing 6 is cleaned. Silicone gel is filled and allowed to cure.

図２２は図１８（Ａ）に示した組立体上に被せられる蓋体７の部品図である。詳細には、図２２（Ａ）は蓋体７の平面図、図２２（Ｂ）は蓋体７の正面図である。   FIG. 22 is a component diagram of the lid 7 that covers the assembly shown in FIG. Specifically, FIG. 22A is a plan view of the lid 7, and FIG. 22B is a front view of the lid 7.

第２の実施形態のパワー半導体モジュールの製造時には、シリコーンゲルの充填後に、図１８（Ａ）に示した組立体の外囲ケース６に、図２２に示した蓋体７が被せられる。詳細には、その時に、外部導出端子６ａの上端が蓋体７の導出穴７ａを通され、外部導出端子６ｂの上端が蓋体７の導出穴７ｂを通され、外部導出端子６ｃの上端が蓋体７の導出穴７ｃを通される。次いで、蓋体７の上面の凹部７ｆにナット（図示せず）が挿入される。次いで、外部導出端子６ａ，６ｂ，６ｃの上端が折り曲げられ、第２の実施形態のパワー半導体モジュールが完成する。   When the power semiconductor module of the second embodiment is manufactured, the lid 7 shown in FIG. 22 is put on the outer casing 6 of the assembly shown in FIG. 18A after filling with the silicone gel. Specifically, at that time, the upper end of the external lead-out terminal 6a is passed through the lead-out hole 7a of the lid body 7, the upper end of the external lead-out terminal 6b is passed through the lead-out hole 7b of the lid body 7, and the upper end of the external lead-out terminal 6c is The lead-out hole 7c of the lid 7 is passed through. Next, a nut (not shown) is inserted into the recess 7 f on the upper surface of the lid 7. Next, the upper ends of the external lead-out terminals 6a, 6b, 6c are bent, and the power semiconductor module of the second embodiment is completed.

図２３は第２の実施形態のパワー半導体モジュール３０の等価回路図である。第２の実施形態のパワー半導体モジュール３０では、図１５（Ａ）、図１６（Ａ）、図１８（Ａ）および図２３に示すように、２個のダイオード３ａ，３ｂを直列接続することによりダブラー型に構成されている。   FIG. 23 is an equivalent circuit diagram of the power semiconductor module 30 of the second embodiment. In the power semiconductor module 30 of the second embodiment, as shown in FIGS. 15A, 16A, 18A, and 23, two diodes 3a and 3b are connected in series. It is configured as a doubler type.

詳細には、第２の実施形態のパワー半導体モジュール３０では、図１５（Ａ）、図１６（Ａ）、図１８（Ａ）および図２３に示すように、ダイオード３ａのアノード電極およびダイオード３ｂのカソード電極と外部導出端子６ａとが電気的に接続されている。   Specifically, in the power semiconductor module 30 of the second embodiment, as shown in FIGS. 15A, 16A, 18A, and 23, the anode electrode of the diode 3a and the diode 3b The cathode electrode and the external lead-out terminal 6a are electrically connected.

また、第２の実施形態のパワー半導体モジュール３０では、図１５（Ａ）、図１６（Ａ）、図１８（Ａ）および図２３に示すように、ダイオード３ａのカソード電極と外部導出端子６ｂとが電気的に接続されている。更に、ダイオード３ｂのアノード電極と外部導出端子６ｃとが電気的に接続されている。   In the power semiconductor module 30 of the second embodiment, as shown in FIGS. 15A, 16A, 18A, and 23, the cathode electrode of the diode 3a and the external lead-out terminal 6b Are electrically connected. Furthermore, the anode electrode of the diode 3b and the external lead-out terminal 6c are electrically connected.

第１の実施形態のパワー半導体モジュールに用いられる金属製放熱板１を示した図である。It is the figure which showed the metal heat sink 1 used for the power semiconductor module of 1st Embodiment. 図１に示した金属製放熱板１上に搭載される絶縁基板２を示した図である。It is the figure which showed the insulated substrate 2 mounted on the metal heat sink 1 shown in FIG. 金属製放熱板１上に絶縁基板２等が搭載される様子を示した図である。It is the figure which showed a mode that the insulated substrate 2 grade | etc., Was mounted on the metal heat sinks. 図３（Ａ）に示した組立体上に接続アングル５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆが搭載される様子を示した図である。It is the figure which showed a mode that the connection angles 5a, 5b, 5c, 5d, 5e, and 5f were mounted on the assembly shown to FIG. 3 (A). 図４（Ａ）に示した組立体上に被せられる外囲ケース６の部品図である。FIG. 5 is a component diagram of an outer casing 6 that covers the assembly shown in FIG. 図４（Ａ）に示した組立体上に図５に示した外囲ケース６が被せられる様子を示した図である。It is the figure which showed a mode that the surrounding case 6 shown in FIG. 5 was covered on the assembly shown to FIG. 4 (A). 図４（Ａ）に示した組立体上に図５に示した外囲ケース６が被せられる様子を示した図である。It is the figure which showed a mode that the surrounding case 6 shown in FIG. 5 was covered on the assembly shown to FIG. 4 (A). 半田リフロー工程中に図６（Ａ）に示した組立体を固定するための上冶具４１の部品図である。FIG. 7 is a component diagram of an upper jig 41 for fixing the assembly shown in FIG. 6A during a solder reflow process. 半田リフロー工程中に図６（Ａ）に示した組立体を固定するための下冶具４２の部品図である。FIG. 7 is a component diagram of a lower jig for fixing the assembly shown in FIG. 6A during a solder reflow process. 半田リフロー工程中に図６（Ａ）に示した組立体が図８に示した上冶具４１および図９に示した下冶具４２によって固定されている状態を示した図である。FIG. 10 is a view showing a state in which the assembly shown in FIG. 6A is fixed by the upper jig 41 shown in FIG. 8 and the lower jig 42 shown in FIG. 9 during the solder reflow process. 図６（Ａ）に示した組立体上に被せられる蓋体７の部品図である。It is component drawing of the cover body 7 covered on the assembly shown to FIG. 6 (A). 第１の実施形態のパワー半導体モジュール２０の等価回路図である。It is an equivalent circuit diagram of the power semiconductor module 20 of the first embodiment. 第２の実施形態のパワー半導体モジュールに用いられる金属製放熱板１を示した図である。It is the figure which showed the metal heat sink 1 used for the power semiconductor module of 2nd Embodiment. 図１３に示した金属製放熱板１上に搭載される絶縁基板２を示した図である。It is the figure which showed the insulated substrate 2 mounted on the metal heat sink 1 shown in FIG. 金属製放熱板１上に絶縁基板２等が搭載される様子を示した図である。It is the figure which showed a mode that the insulated substrate 2 grade | etc., Was mounted on the metal heat sinks. 図１５（Ａ）に示した組立体上に接続アングル５ａ，５ｂが搭載される様子を示した図である。It is the figure which showed a mode that the connection angles 5a and 5b were mounted on the assembly shown to FIG. 15 (A). 図１６（Ａ）に示した組立体上に被せられる外囲ケース６の部品図である。FIG. 17 is a component diagram of an outer case 6 that covers the assembly shown in FIG. 図１６（Ａ）に示した組立体上に図１７に示した外囲ケース６が被せられる様子を示した図である。It is the figure which showed a mode that the surrounding case 6 shown in FIG. 17 was covered on the assembly shown to FIG. 16 (A). 半田リフロー工程中に図１８（Ａ）に示した組立体を固定するための上冶具４１の部品図である。FIG. 19 is a component diagram of the upper jig 41 for fixing the assembly shown in FIG. 18A during a solder reflow process. 半田リフロー工程中に図１８（Ａ）に示した組立体を固定するための下冶具４２の部品図である。FIG. 19 is a component diagram of the lower jig 42 for fixing the assembly shown in FIG. 18A during the solder reflow process. 半田リフロー工程中に図１８（Ａ）に示した組立体が図１９に示した上冶具４１および図２０に示した下冶具４２によって固定されている状態を示した図である。FIG. 20 is a diagram illustrating a state in which the assembly illustrated in FIG. 18A is fixed by the upper jig 41 illustrated in FIG. 19 and the lower jig 42 illustrated in FIG. 20 during the solder reflow process. 図１８（Ａ）に示した組立体上に被せられる蓋体７の部品図である。FIG. 19 is a component diagram of the lid body 7 placed on the assembly shown in FIG. 第２の実施形態のパワー半導体モジュール３０の等価回路図である。It is an equivalent circuit diagram of the power semiconductor module 30 of the second embodiment.

符号の説明Explanation of symbols

１ 金属製放熱板
１ａ レジスト
１ｂ ねじ穴
２ 絶縁基板
２ａ 絶縁層
２ｂ１，２ｂ２，２ｂ３，２ｂ４，２ｂ５ 上面側導体パターン
２ｂ１ａ，２ｂ２ａ，２ｂ３ａ，２ｂ４ａ，２ｂ５ａ レジスト
２ｃ 下面側導体パターン
３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ ダイオード
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ 電極部材
５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ 接続アングル
５ａ１，５ａ２，５ｂ１，５ｂ２，５ｃ１，５ｃ２ 端部
５ｄ１，５ｄ２，５ｅ１，５ｅ２，５ｆ１，５ｆ２ 端部
６ 外囲ケース
６ａ，６ｂ，６ｃ，６ｄ，６ｅ 外部導出端子
６ｇ 前側壁
６ｈ 後側壁
６ｉ 右側壁
６ｊ 左側壁
６ｋ 段差部
７ 蓋体
７ａ，７ｂ，７ｃ，７ｄ，７ｅ 導出穴
７ｆ 凹部
１０ａ 半田
１０ｂ１，１０ｂ２，１０ｂ３，１０ｂ４，１０ｂ５，１０ｂ６ 半田
１０ｃ１，１０ｃ２，１０ｃ３，１０ｃ４，１０ｃ５，１０ｃ６ 半田
１０ｄ１，１０ｄ２，１０ｄ３，１０ｄ４，１０ｄ５，１０ｄ６ 半田
１０ｅ１，１０ｅ２，１０ｅ３，１０ｅ４，１０ｅ５，１０ｅ６ 半田
１０ｆ１，１０ｆ２，１０ｆ３，１０ｆ４，１０ｆ５ 半田
２０ パワー半導体モジュール
３０ パワー半導体モジュール
４１ 上冶具
４１ａ 前側アーム部
４１ｂ 後側アーム部
４１ｃ 右側アーム部
４１ｄ 左側アーム部
４１ｅ ねじ穴
４１ａ’ 前端部
４１ｂ’ 後端部
４２ 下冶具
４２ａ ねじ穴
４３ ねじ DESCRIPTION OF SYMBOLS 1 Metal heat sink 1a Resist 1b Screw hole 2 Insulating board 2a Insulating layer 2b1, 2b2, 2b3, 2b4, 2b5 Upper surface side conductor pattern 2b1a, 2b2a, 2b3a, 2b4a, 2b5a Resist 2c Lower surface side conductor pattern 3a, 3b, 3c, 3d, 3e, 3f Diodes 4a, 4b, 4c, 4d, 4e, 4f Electrode members 5a, 5b, 5c, 5d, 5e, 5f Connection angles 5a1, 5a2, 5b1, 5b2, 5c1, 5c2 Ends 5d1, 5d2, 5e1 5e2, 5f1, 5f2 End portion 6 Enclosure cases 6a, 6b, 6c, 6d, 6e External lead-out terminal 6g Front side wall 6h Rear side wall 6i Right side wall 6j Left side wall 6k Stepped portion 7 Lids 7a, 7b, 7c, 7d, 7e Lead-out hole 7f Recess 10a Solder 10b1, 10b2, 10b3, 10b4, 10b5, 10b6 Solder 10c 1, 10c2, 10c3, 10c4, 10c5, 10c6 Solder 10d1, 10d2, 10d3, 10d4, 10d5, 10d6 Solder 10e1, 10e2, 10e3, 10e4, 10e5, 10e6 Solder 10f1, 10f2, 10f3, 10f4, 10f5 Solder 20 Power semiconductor module 30 Power semiconductor module 41 Upper jig 41a Front arm part 41b Rear arm part 41c Right arm part 41d Left arm part 41e Screw hole 41a 'Front end part 41b' Rear end part 42 Lower jig 42a Screw hole 43 Screw

Claims (2)

第１ダイオード（３ａ）と第２ダイオード（３ｂ）とを直列接続し、
第３ダイオード（３ｃ）と第４ダイオード（３ｄ）とを直列接続すると共に、第３ダイオード（３ｃ）および第４ダイオード（３ｄ）を第１ダイオード（３ａ）および第２ダイオード（３ｂ）に対して並列接続し、
第５ダイオード（３ｅ）と第６ダイオード（３ｆ）とを直列接続すると共に、第５ダイオード（３ｅ）および第６ダイオード（３ｆ）を第１ダイオード（３ａ）および第２ダイオード（３ｂ）に対して並列接続することにより、３相ダイオードブリッジ回路を構成し、
絶縁基板（２）の上面の左側に第１ダイオード（３ａ）および第２ダイオード（３ｂ）を配置し、
絶縁基板（２）の上面の右側に第５ダイオード（３ｅ）および第６ダイオード（３ｆ）を配置し、
絶縁基板（２）の上面の中央に第３ダイオード（３ｃ）および第４ダイオード（３ｄ）を配置し、
第１ダイオード（３ａ）のアノード電極および第２ダイオード（３ｂ）のカソード電極と第１外部導出端子（６ａ）とを電気的に接続し、
第３ダイオード（３ｃ）のアノード電極および第４ダイオード（３ｄ）のカソード電極と第２外部導出端子（６ｂ）とを電気的に接続し、
第５ダイオード（３ｅ）のアノード電極および第６ダイオード（３ｆ）のカソード電極と第３外部導出端子（６ｃ）とを電気的に接続し、
第１ダイオード（３ａ）、第３ダイオード（３ｃ）および第５ダイオード（３ｅ）のカソード電極と第４外部導出端子（６ｄ）とを電気的に接続し、
第２ダイオード（３ｂ）、第４ダイオード（３ｄ）および第６ダイオード（３ｆ）のアノード電極と第５外部導出端子（６ｅ）とを電気的に接続するパワー半導体モジュール（２０）の製造方法において、
金属製放熱板（１）の上面と絶縁基板（２）の下面側導体パターン（２ｃ）との間に半田（１０ａ）を配置し、
絶縁基板（２）の第１上面側導体パターン（２ｂ１）と第１ダイオード（３ａ）の下面のカソード電極との間に半田（１０ｂ１）を配置し、
絶縁基板（２）の第２上面側導体パターン（２ｂ２）と第２ダイオード（３ｂ）の下面のカソード電極との間に半田（１０ｂ２）を配置し、
絶縁基板（２）の第１上面側導体パターン（２ｂ１）と第３ダイオード（３ｃ）の下面のカソード電極との間に半田（１０ｂ３）を配置し、
絶縁基板（２）の第３上面側導体パターン（２ｂ３）と第４ダイオード（３ｄ）の下面のカソード電極との間に半田（１０ｂ４）を配置し、
絶縁基板（２）の第１上面側導体パターン（２ｂ１）と第５ダイオード（３ｅ）の下面のカソード電極との間に半田（１０ｂ５）を配置し、
絶縁基板（２）の第４上面側導体パターン（２ｂ４）と第６ダイオード（３ｆ）の下面のカソード電極との間に半田（１０ｂ６）を配置し、
第１ダイオード（３ａ）の上面のアノード電極と第１電極部材（４ａ）の下面との間に半田（１０ｃ１）を配置し、
第２ダイオード（３ｂ）の上面のアノード電極と第２電極部材（４ｂ）の下面との間に半田（１０ｃ２）を配置し、
第３ダイオード（３ｃ）の上面のアノード電極と第３電極部材（４ｃ）の下面との間に半田（１０ｃ３）を配置し、
第４ダイオード（３ｄ）の上面のアノード電極と第４電極部材（４ｄ）の下面との間に半田（１０ｃ４）を配置し、
第５ダイオード（３ｅ）の上面のアノード電極と第５電極部材（４ｅ）の下面との間に半田（１０ｃ５）を配置し、
第６ダイオード（３ｆ）の上面のアノード電極と第６電極部材（４ｆ）の下面との間に半田（１０ｃ６）を配置し、
第１電極部材（４ａ）の上面と第１接続アングル（５ａ）の第１端部（５ａ１）の下面との間に半田（１０ｄ１）を配置し、
第２電極部材（４ｂ）の上面と第２接続アングル（５ｂ）の第１端部（５ｂ１）の下面との間に半田（１０ｄ２）を配置し、
第３電極部材（４ｃ）の上面と第３接続アングル（５ｃ）の第１端部（５ｃ１）の下面との間に半田（１０ｄ３）を配置し、
第４電極部材（４ｄ）の上面と第４接続アングル（５ｄ）の第１端部（５ｄ１）の下面との間に半田（１０ｄ４）を配置し、
第５電極部材（４ｅ）の上面と第５接続アングル（５ｅ）の第１端部（５ｅ１）の下面との間に半田（１０ｄ５）を配置し、
第６電極部材（４ｆ）の上面と第６接続アングル（５ｆ）の第１端部（５ｆ１）の下面との間に半田（１０ｄ６）を配置し、
絶縁基板（２）の第２上面側導体パターン（２ｂ２）と第１接続アングル（５ａ）の第２端部（５ａ２）の下面との間に半田（１０ｅ１）を配置し、
絶縁基板（２）の第５上面側導体パターン（２ｂ５）と第２接続アングル（５ｂ）の第２端部（５ｂ２）の下面との間に半田（１０ｅ２）を配置し、
絶縁基板（２）の第３上面側導体パターン（２ｂ３）と第３接続アングル（５ｃ）の第２端部（５ｃ２）の下面との間に半田（１０ｅ３）を配置し、
絶縁基板（２）の第５上面側導体パターン（２ｂ５）と第４接続アングル（５ｄ）の第２端部（５ｄ２）の下面との間に半田（１０ｅ４）を配置し、
絶縁基板（２）の第４上面側導体パターン（２ｂ４）と第５接続アングル（５ｅ）の第２端部（５ｅ２）の下面との間に半田（１０ｅ５）を配置し、
絶縁基板（２）の第５上面側導体パターン（２ｂ５）と第６接続アングル（５ｆ）の第２端部（５ｆ２）の下面との間に半田（１０ｅ６）を配置し、
絶縁基板（２）の第２上面側導体パターン（２ｂ２）と、外囲ケース（６）にインサート成形された第１外部導出端子（６ａ）の下面との間に半田（１０ｆ１）を配置し、
絶縁基板（２）の第３上面側導体パターン（２ｂ３）と、外囲ケース（６）にインサート成形された第２外部導出端子（６ｂ）の下面との間に半田（１０ｆ２）を配置し、
絶縁基板（２）の第４上面側導体パターン（２ｂ４）と、外囲ケース（６）にインサート成形された第３外部導出端子（６ｃ）の下面との間に半田（１０ｆ３）を配置し、
絶縁基板（２）の第１上面側導体パターン（２ｂ１）と、外囲ケース（６）にインサート成形された第４外部導出端子（６ｄ）の下面との間に半田（１０ｆ４）を配置し、
絶縁基板（２）の第５上面側導体パターン（２ｂ５）と、外囲ケース（６）にインサート成形された第５外部導出端子（６ｅ）の下面との間に半田（１０ｆ５）を配置し、
十字状上冶具（４１）の前側アーム部（４１ａ）によって外囲ケース（６）の前側壁（６ｇ）を下向きに押圧し、十字状上冶具（４１）の後側アーム部（４１ｂ）によって外囲ケース（６）の後側壁（６ｈ）を下向きに押圧し、十字状上冶具（４１）の右側アーム部（４１ｃ）によって外囲ケース（６）の右側壁（６ｉ）を下向きに押圧し、十字状上冶具（４１）の左側アーム部（４１ｄ）によって外囲ケース（６）の左側壁（６ｊ）を下向きに押圧すると共に、下冶具（４２）によって金属製放熱板（１）を上向きに押圧している状態で、１回のみの半田リフロー工程により、半田（１０ａ，１０ｂ１，１０ｂ２，１０ｂ３，１０ｂ４，１０ｂ５，１０ｂ６，１０ｃ１，１０ｃ２，１０ｃ３，１０ｃ４，１０ｃ５，１０ｃ６，１０ｄ１，１０ｄ２，１０ｄ３，１０ｄ４，１０ｄ５，１０ｄ６，１０ｅ１，１０ｅ２，１０ｅ３，１０ｅ４，１０ｅ５，１０ｅ６，１０ｆ１，１０ｆ２，１０ｆ３，１０ｆ４，１０ｆ５）を溶融させ、半田接合を行うことを特徴とするパワー半導体モジュール（２０）の製造方法。 A first diode (3a) and a second diode (3b) are connected in series;
The third diode (3c) and the fourth diode (3d) are connected in series, and the third diode (3c) and the fourth diode (3d) are connected to the first diode (3a) and the second diode (3b). Connected in parallel,
The fifth diode (3e) and the sixth diode (3f) are connected in series, and the fifth diode (3e) and the sixth diode (3f) are connected to the first diode (3a) and the second diode (3b). By connecting in parallel, a three-phase diode bridge circuit is configured,
The first diode (3a) and the second diode (3b) are arranged on the left side of the upper surface of the insulating substrate (2),
A fifth diode (3e) and a sixth diode (3f) are arranged on the right side of the upper surface of the insulating substrate (2);
A third diode (3c) and a fourth diode (3d) are arranged in the center of the upper surface of the insulating substrate (2);
Electrically connecting the anode electrode of the first diode (3a) and the cathode electrode of the second diode (3b) to the first external lead-out terminal (6a);
Electrically connecting the anode electrode of the third diode (3c) and the cathode electrode of the fourth diode (3d) to the second external lead-out terminal (6b);
Electrically connecting the anode electrode of the fifth diode (3e) and the cathode electrode of the sixth diode (3f) to the third external lead-out terminal (6c);
Electrically connecting the cathode electrodes of the first diode (3a), the third diode (3c) and the fifth diode (3e) and the fourth external lead-out terminal (6d);
In the method of manufacturing the power semiconductor module (20) in which the anode electrodes of the second diode (3b), the fourth diode (3d) and the sixth diode (3f) are electrically connected to the fifth external lead terminal (6e).
Solder (10a) is disposed between the upper surface of the metal heat sink (1) and the lower surface side conductor pattern (2c) of the insulating substrate (2),
Solder (10b1) is disposed between the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the cathode electrode on the lower surface of the first diode (3a),
Solder (10b2) is disposed between the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the cathode electrode on the lower surface of the second diode (3b),
Solder (10b3) is disposed between the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the cathode electrode on the lower surface of the third diode (3c),
Solder (10b4) is disposed between the third upper surface side conductor pattern (2b3) of the insulating substrate (2) and the cathode electrode on the lower surface of the fourth diode (3d),
Solder (10b5) is disposed between the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the cathode electrode on the lower surface of the fifth diode (3e),
Solder (10b6) is disposed between the fourth upper surface side conductor pattern (2b4) of the insulating substrate (2) and the cathode electrode on the lower surface of the sixth diode (3f),
Solder (10c1) is disposed between the anode electrode on the upper surface of the first diode (3a) and the lower surface of the first electrode member (4a),
Solder (10c2) is disposed between the anode electrode on the upper surface of the second diode (3b) and the lower surface of the second electrode member (4b),
Solder (10c3) is disposed between the anode electrode on the upper surface of the third diode (3c) and the lower surface of the third electrode member (4c),
Solder (10c4) is disposed between the anode electrode on the upper surface of the fourth diode (3d) and the lower surface of the fourth electrode member (4d),
Solder (10c5) is disposed between the anode electrode on the upper surface of the fifth diode (3e) and the lower surface of the fifth electrode member (4e),
Solder (10c6) is disposed between the anode electrode on the upper surface of the sixth diode (3f) and the lower surface of the sixth electrode member (4f),
Solder (10d1) is disposed between the upper surface of the first electrode member (4a) and the lower surface of the first end (5a1) of the first connection angle (5a),
Solder (10d2) is disposed between the upper surface of the second electrode member (4b) and the lower surface of the first end (5b1) of the second connection angle (5b),
Solder (10d3) is disposed between the upper surface of the third electrode member (4c) and the lower surface of the first end (5c1) of the third connection angle (5c),
Solder (10d4) is disposed between the upper surface of the fourth electrode member (4d) and the lower surface of the first end (5d1) of the fourth connection angle (5d),
Solder (10d5) is disposed between the upper surface of the fifth electrode member (4e) and the lower surface of the first end (5e1) of the fifth connection angle (5e),
Solder (10d6) is disposed between the upper surface of the sixth electrode member (4f) and the lower surface of the first end (5f1) of the sixth connection angle (5f),
Solder (10e1) is disposed between the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the lower surface of the second end (5a2) of the first connection angle (5a),
Solder (10e2) is disposed between the fifth upper surface side conductor pattern (2b5) of the insulating substrate (2) and the lower surface of the second end (5b2) of the second connection angle (5b),
Solder (10e3) is disposed between the third upper surface side conductor pattern (2b3) of the insulating substrate (2) and the lower surface of the second end (5c2) of the third connection angle (5c),
Solder (10e4) is disposed between the fifth upper surface side conductor pattern (2b5) of the insulating substrate (2) and the lower surface of the second end (5d2) of the fourth connection angle (5d),
Solder (10e5) is disposed between the fourth upper surface side conductor pattern (2b4) of the insulating substrate (2) and the lower surface of the second end (5e2) of the fifth connection angle (5e),
Solder (10e6) is disposed between the fifth upper surface side conductor pattern (2b5) of the insulating substrate (2) and the lower surface of the second end (5f2) of the sixth connection angle (5f),
Solder (10f1) is disposed between the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the lower surface of the first external lead terminal (6a) insert-molded in the outer case (6),
Solder (10f2) is arranged between the third upper surface side conductor pattern (2b3) of the insulating substrate (2) and the lower surface of the second external lead-out terminal (6b) insert-molded in the outer case (6),
Solder (10f3) is disposed between the fourth upper surface side conductor pattern (2b4) of the insulating substrate (2) and the lower surface of the third external lead-out terminal (6c) insert-molded in the outer case (6),
Solder (10f4) is disposed between the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the lower surface of the fourth external lead-out terminal (6d) insert-molded in the outer case (6),
Solder (10f5) is arranged between the fifth upper surface side conductor pattern (2b5) of the insulating substrate (2) and the lower surface of the fifth external lead-out terminal (6e) insert-molded in the surrounding case (6),
The front side wall (6g) of the outer casing (6) is pressed downward by the front arm portion (41a) of the cross-shaped upper jig (41), and the outer arm by the rear arm portion (41b) of the cross-shaped upper jig (41). Press the rear side wall (6h) of the surrounding case (6) downward, press the right side wall (6i) of the outer case (6) downward by the right arm part (41c) of the cross-shaped upper jig (41), The left arm (41d) of the cross-shaped upper jig (41) presses the left side wall (6j) of the outer case (6) downward, and the lower jig (42) causes the metal heat sink (1) to face upward. In the pressed state, the solder (10a, 10b1, 10b2, 10b3, 10b4, 10b5, 10b6, 10c1, 10c2, 10c3, 10c4, 10c5, 10c6, 10d1, 1 is obtained by a single solder reflow process. d2, 10d3, 10d4, 10d5, 10d6, 10e1, 10e2, 10e3, 10e4, 10e5, 10e6, 10f1, 10f2, 10f3, 10f4, 10f5) are melted and solder-bonded (20 ) Manufacturing method. 第１ダイオード（３ａ）と第２ダイオード（３ｂ）とを直列接続し、
絶縁基板（２）の上面の左側に第１ダイオード（３ａ）を配置し、
絶縁基板（２）の上面の右側に第２ダイオード（３ｂ）を配置し、
第１ダイオード（３ａ）のアノード電極および第２ダイオード（３ｂ）のカソード電極と第１外部導出端子（６ａ）とを電気的に接続し、
第１ダイオード（３ａ）のカソード電極と第２外部導出端子（６ｂ）とを電気的に接続し、
第２ダイオード（３ｂ）のアノード電極と第３外部導出端子（６ｃ）とを電気的に接続することによりダブラー型に構成されたパワー半導体モジュール（３０）の製造方法において、
金属製放熱板（１）の上面と絶縁基板（２）の下面側導体パターン（２ｃ）との間に半田（１０ａ）を配置し、
絶縁基板（２）の第１上面側導体パターン（２ｂ１）と第１ダイオード（３ａ）の下面のカソード電極との間に半田（１０ｂ１）を配置し、
絶縁基板（２）の第２上面側導体パターン（２ｂ２）と第２ダイオード（３ｂ）の下面のカソード電極との間に半田（１０ｂ２）を配置し、
第１ダイオード（３ａ）の上面のアノード電極と第１電極部材（４ａ）の下面との間に半田（１０ｃ１）を配置し、
第２ダイオード（３ｂ）の上面のアノード電極と第２電極部材（４ｂ）の下面との間に半田（１０ｃ２）を配置し、
第１電極部材（４ａ）の上面と第１接続アングル（５ａ）の第２端部（５ａ２）の下面との間に半田（１０ｅ１）を配置し、
第２電極部材（４ｂ）の上面と第２接続アングル（５ｂ）の第１端部（５ｂ１）の下面との間に半田（１０ｄ２）を配置し、
絶縁基板（２）の第２上面側導体パターン（２ｂ２）と第１接続アングル（５ａ）の第１端部（５ａ１）の下面との間に半田（１０ｄ１）を配置し、
絶縁基板（２）の第３上面側導体パターン（２ｂ３）と第２接続アングル（５ｂ）の第２端部（５ｂ２）の下面との間に半田（１０ｅ２）を配置し、
絶縁基板（２）の第２上面側導体パターン（２ｂ２）と、外囲ケース（６）にインサート成形された第１外部導出端子（６ａ）の下面との間に半田（１０ｆ１）を配置し、
絶縁基板（２）の第１上面側導体パターン（２ｂ１）と、外囲ケース（６）にインサート成形された第２外部導出端子（６ｂ）の下面との間に半田（１０ｆ２）を配置し、
絶縁基板（２）の第３上面側導体パターン（２ｂ３）と、外囲ケース（６）にインサート成形された第３外部導出端子（６ｃ）の下面との間に半田（１０ｆ３）を配置し、
上冶具（４１）の前端部（４１ａ’）によって外囲ケース（６）の前側壁（６ｇ）を下向きに押圧し、上冶具（４１）の後端部（４１ｂ’）によって外囲ケース（６）の後側壁（６ｈ）を下向きに押圧すると共に、下冶具（４２）によって金属製放熱板（１）を上向きに押圧している状態で、１回のみの半田リフロー工程により、半田（１０ａ，１０ｂ１，１０ｂ２，１０ｃ１，１０ｃ２，１０ｄ１，１０ｄ２，１０ｅ１，１０ｅ２，１０ｆ１，１０ｆ２，１０ｆ３）を溶融させ、半田接合を行うことを特徴とするパワー半導体モジュール（３０）の製造方法。 A first diode (3a) and a second diode (3b) are connected in series;
The first diode (3a) is arranged on the left side of the upper surface of the insulating substrate (2),
A second diode (3b) is arranged on the right side of the upper surface of the insulating substrate (2);
Electrically connecting the anode electrode of the first diode (3a) and the cathode electrode of the second diode (3b) to the first external lead-out terminal (6a);
Electrically connecting the cathode electrode of the first diode (3a) and the second external lead-out terminal (6b);
In the method of manufacturing the power semiconductor module (30) configured in a doubler type by electrically connecting the anode electrode of the second diode (3b) and the third external lead terminal (6c),
Solder (10a) is disposed between the upper surface of the metal heat sink (1) and the lower surface side conductor pattern (2c) of the insulating substrate (2),
Solder (10b1) is disposed between the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the cathode electrode on the lower surface of the first diode (3a),
Solder (10b2) is disposed between the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the cathode electrode on the lower surface of the second diode (3b),
Solder (10c1) is disposed between the anode electrode on the upper surface of the first diode (3a) and the lower surface of the first electrode member (4a),
Solder (10c2) is disposed between the anode electrode on the upper surface of the second diode (3b) and the lower surface of the second electrode member (4b),
Solder (10e1) is disposed between the upper surface of the first electrode member (4a) and the lower surface of the second end (5a2) of the first connection angle (5a),
Solder (10d2) is disposed between the upper surface of the second electrode member (4b) and the lower surface of the first end (5b1) of the second connection angle (5b),
Solder (10d1) is disposed between the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the lower surface of the first end (5a1) of the first connection angle (5a),
Solder (10e2) is disposed between the third upper surface side conductor pattern (2b3) of the insulating substrate (2) and the lower surface of the second end (5b2) of the second connection angle (5b),
Solder (10f1) is disposed between the second upper surface side conductor pattern (2b2) of the insulating substrate (2) and the lower surface of the first external lead terminal (6a) insert-molded in the outer case (6),
Solder (10f2) is disposed between the first upper surface side conductor pattern (2b1) of the insulating substrate (2) and the lower surface of the second external lead-out terminal (6b) insert-molded in the outer case (6),
Solder (10f3) is disposed between the third upper surface side conductor pattern (2b3) of the insulating substrate (2) and the lower surface of the third external lead-out terminal (6c) insert-molded in the outer case (6),
The front side wall (6g) of the outer casing (6) is pressed downward by the front end (41a ′) of the upper jig (41), and the outer casing (6b) is pressed by the rear end (41b ′) of the upper jig (41). ) In a state where the rear side wall (6h) is pressed downward and the metal heat radiating plate (1) is pressed upward by the lower jig (42), the solder (10a, 10B1,10b2,10c1,10c2,10d1,10d2,10e1,10e2,10f1,10f2,10f3) is melted, the method for manufacturing power semiconductor module that comprises carrying out solder bonding (30).
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