JP5246045B2 - 動画像処理装置およびそれを用いたビデオカメラ装置 - Google Patents

Description

本発明は、画像データ源から得られるプログレッシブ方式の画像データをインターレース方式の画像データに変換して出力する動画像処理装置、およびそれを利用したビデオカメラ装置に関する。

従来、撮像した映像を動画としての映像での表示を可能とするために、取得した映像をインターレース方式の画像データで出力するビデオカメラ装置が知られている。このようなビデオカメラ装置は、近年、小型化が進んでいることに伴って、例えば、車載カメラやセキュリティカメラ等のように、様々な分野で使用されるようになってきている。ビデオカメラ装置では、小型化させるにあたり、消費電力を低減させることが大きな課題となっている。これは、ビデオカメラ装置では、消費電力が大きいと発熱量が多くなることから、正常動作のために何らかの放熱機構が必要となってしまうこと、およびバッテリにより電力を供給する構成とした場合、消費電力が大きいとバッテリの大型化を招いてしまうこと、等から全体として大型になってしまうことによる。

このことから、ビデオカメラ装置では、全体での消費電力を抑えるために、画像データ源となるイメージセンサから読み出されたプログレッシブ方式の画像データを、インターレース方式の画像データに変換してから画像処理演算を施すことにより、画像処理における単位時間当たりの演算量を低減することが考えられている（例えば、特許文献１参照）。また、この従来のビデオカメラ装置では、画像データにおいて、インターレース方式に変換してから電子的な拡大処理を含む画像処理を施すと解像度が劣化してしまうことから、電子的なズームモードがオン状態とされている際には、プログレッシブ方式の画像データに画像処理を施した後にインターレース方式の画像データに変換する構成とされている。

しかしながら、変換されたインターレース方式の画像データは、変換の元となるプログレッシブ方式の画像データの約半分のデータ量とされていることから、従来のビデオカメラ装置では、画像データをインターレース方式に変換してから画像処理を施すと、その画像処理が電子的な拡大処理を含まないものであっても、適切な画像処理を施すことができなくなってしまう虞がある。

他方、従来のビデオカメラ装置では、電子的なズームモードがオン状態とされている際には、プログレッシブ方式の画像データに画像処理を施した後にインターレース方式の画像データに変換する構成とされていることから、消費電力を抑制することができない。

本発明は、上記の問題に鑑みて為されたもので、画像データ源から得られるプログレッシブ方式の画像データをインターレース方式の画像データに変換して出力するものであって、コストの増加を招くことなく消費電力や発熱量を低減させつつも適切な画像処理を施すことができる動画像処理装置、およびそれを利用したビデオカメラ装置を提供することを目的としている。

上記課題を解決するため、請求項１に係る発明は、画像データをプログレッシブ方式からインターレース方式に変換して出力する動画像処理装置であって、最終的にインターレース方式の画像データとして出力する際の任意の周波数のクロック信号を生成する低速クロック発生源と、該低速クロック発生源よりも高い周波数のクロック信号を生成する高速クロック発生源と、プログレッシブ方式の画像データを出力する画像データ源と、該画像データ源から出力されるプログレッシブ方式の画像データをインターレース方式の画像データに変換するＰＩ変換部と、該ＰＩ変換部から出力される２つのインターレース方式の画像データで構成される一対のフィールドのうちの一方のみを参照して画像処理演算を行う演算部と、を備え、前記低速クロック発生源は、前記演算部に低速のクロック信号を供給し、前記高速クロック発生源は、前記画像データ源と前記ＰＩ変換部とに高速のクロック信号を供給することを特徴とする。

請求項２に係る発明は、画像データをプログレッシブ方式からインターレース方式に変換して出力する動画像処理装置であって、最終的にインターレース方式の画像データとして出力する際の任意の周波数のクロック信号を生成する低速クロック発生源と、該低速クロック発生源よりも高い周波数のクロック信号を生成する高速クロック発生源と、プログレッシブ方式の画像データを出力する画像データ源と、該画像データ源から出力されるプログレッシブ方式の画像データを参照して画像処理演算を行う第１演算部と、該第１演算部から出力されるプログレッシブ方式の画像データをインターレース方式の画像データに変換するＰＩ変換部と、該ＰＩ変換部から出力される２つのインターレース方式の画像データで構成される一対のフィールドのうちの一方のみを参照して画像処理演算を行う第２演算部と、を備え、前記低速クロック発生源は、前記第２演算部に低速のクロック信号を供給し、前記高速クロック発生源は、前記画像データ源と前記第１演算部と前記ＰＩ変換部とに高速のクロック信号を供給することを特徴とする。

請求項３に係る発明は、撮像した映像をプログレッシブ方式からインターレース方式の画像データに変換して出力するビデオカメラ装置であって、最終的にインターレース方式の画像データとして出力する際の任意の周波数のクロック信号を生成する低速クロック発生源と、該低速クロック発生源よりも高い周波数のクロック信号を生成する高速クロック発生源と、撮像した映像をベイヤー配列のデジタルデータからなるプログレッシブ方式の画像データとして出力するイメージセンサと、該イメージセンサから出力されるプログレッシブ方式の画像データを参照してベイヤー補間演算を行うベイヤー補間部と、該ベイヤー補間部から出力されるプログレッシブ方式の画像データをインターレース方式の画像データに変換するＰＩ変換部と、該ＰＩ変換部から出力される２つのインターレース方式の画像データで構成される一対のフィールドのうちの一方のみを参照して歪み補正演算を行う歪み補正部と、を備え、前記低速クロック発生源は、前記歪み補正部に低速のクロック信号を供給し、前記高速クロック発生源は、前記イメージセンサと前記ベイヤー補間部と前記ＰＩ変換部とに高速のクロック信号を供給することを特徴とする。

請求項４に係る発明は、請求項３に記載のビデオカメラ装置であって、前記高速クロック発生源が生成する高速のクロック信号の周波数に対する、前記低速クロック発生源が生成する低速のクロック信号の周波数が、１／２の関係とされていることを特徴とする。

請求項５に係る発明は、請求項３または請求項４に記載のビデオカメラ装置であって、前記低速クロック発生源は、生成する低速のクロック信号の周波数を、最終的に出力するインターレース方式の画像データに基づく映像の表示のために設定された規格に準拠させることを特徴とする。

本発明に係る動画像処理装置によれば、演算部を低速のクロック信号で動作させることが可能となるので、装置全体としての消費電力や発熱量を低減させることができる。このことは、以下のことからも言える。

デジタル回路の消費電力Ｐは、一般に、回路動作率をαとし負荷容量をＣとし電源電圧をＶとし動作周波数をｆとすると、次式で現すことができる。

Ｐ＝α＊Ｃ＊（Ｖ^２）＊ｆ
ここで、負荷容量Ｃは、デジタル回路を構成するトランジスタやＣＭＯＳの数が多くなるほど増えるものであり、回路規模を示すものと考えることができる。これに回路動作率αを乗じた値（α＊Ｃ）は、実際に動作している回路の規模を示すことになる。このため、上式から、所定のデジタル回路を所定の電源電圧で動作させる場合、当該デジタル回路の消費電力が動作周波数に比例することが分かり、動作周波数を低減することにより消費電力を低減することができることとなる。よって、デジタル回路を含む装置において、動作周波数を低く抑えることは、消費電力を低減させる上で非常に効果的であるということができるので、演算部を低速のクロック信号で動作させることにより、装置全体としての動作周波数を低くすることができ、装置全体としての消費電力や発熱量を低減させることができる。

また、演算部は、ＰＩ変換部から出力される２つのインターレース方式の画像データで構成される一対のフィールドのうちの一方のみを参照して画像処理演算を行うものであることから、適切な画像処理を施すことができる。

画像データをプログレッシブ方式からインターレース方式に変換して出力する動画像処理装置であって、最終的にインターレース方式の画像データとして出力する際の任意の周波数のクロック信号を生成する低速クロック発生源と、該低速クロック発生源よりも高い周波数のクロック信号を生成する高速クロック発生源と、プログレッシブ方式の画像データを出力する画像データ源と、該画像データ源から出力されるプログレッシブ方式の画像データを参照して画像処理演算を行う第１演算部と、該第１演算部から出力されるプログレッシブ方式の画像データをインターレース方式の画像データに変換するＰＩ変換部と、該ＰＩ変換部から出力される２つのインターレース方式の画像データで構成される一対のフィールドのうちの一方のみを参照して画像処理演算を行う第２演算部と、を備え、前記低速クロック発生源は、前記第２演算部に低速のクロック信号を供給し、前記高速クロック発生源は、前記画像データ源と前記第１演算部と前記ＰＩ変換部とに高速のクロック信号を供給することとすると、第２演算部を低速のクロック信号で動作させることが可能となるので、装置全体としての消費電力や発熱量を低減させることができる。

また、２つのインターレース方式の画像データで構成される一対のフィールドのうちの一方のみを参照して行うことのできる画像処理演算をＰＩ変換後に第２演算部で行うとともに、その他の画像処理演算をＰＩ変換前に第１演算部で行うことから、適切な画像処理を施すことができる。

撮像した映像をプログレッシブ方式からインターレース方式の画像データに変換して出力するビデオカメラ装置であって、最終的にインターレース方式の画像データとして出力する際の任意の周波数のクロック信号を生成する低速クロック発生源と、該低速クロック発生源よりも高い周波数のクロック信号を生成する高速クロック発生源と、撮像した映像をベイヤー配列のデジタルデータからなるプログレッシブ方式の画像データとして出力するイメージセンサと、該イメージセンサから出力されるプログレッシブ方式の画像データを参照してベイヤー補間演算を行うベイヤー補間部と、該ベイヤー補間部から出力されるプログレッシブ方式の画像データをインターレース方式の画像データに変換するＰＩ変換部と、該ＰＩ変換部から出力される２つのインターレース方式の画像データで構成される一対のフィールドのうちの一方のみを参照して歪み補正演算を行う歪み補正部と、を備え、前記低速クロック発生源は、前記歪み補正部に低速のクロック信号を供給し、前記高速クロック発生源は、前記イメージセンサと前記ベイヤー補間部と前記ＰＩ変換部とに高速のクロック信号を供給することとすると、歪み補正部を低速のクロック信号で動作させることが可能となるので、装置全体としての消費電力や発熱量を低減させることができる。

また、２つのインターレース方式の画像データで構成される一対のフィールドのうちの一方のみを参照して行うことのできる歪み補正演算をＰＩ変換後に歪み補正部で行うとともに、ベイヤー補間演算をＰＩ変換前にベイヤー変換部で行うことから、ベイヤー補間および歪み補正を適切に行うことができる。

上記した構成に加えて、前記高速クロック発生源が生成する高速のクロック信号の周波数に対する、前記低速クロック発生源が生成する低速のクロック信号の周波数が、１／２の関係とされていることとすると、歪み補正部を低速のクロック信号で動作させることが可能となるので、装置全体としての消費電力や発熱量を低減させることができる。

また、２つのインターレース方式の画像データで構成される一対のフィールドのうちの一方のみを参照して行うことのできる歪み補正演算をＰＩ変換後に歪み補正部で行うとともに、ベイヤー補間演算をＰＩ変換前にベイヤー変換部で行うことから、ベイヤー補間および歪み補正を適切に行うことができる。

さらに、イメージセンサとベイヤー変換部とＰＩ変換部と歪み補正部との各々に、扱うデータの量に適合する適切な周波数のクロック信号を供給することができるので、より効率のよい構成とすることができる。

上記した構成に加えて、前記低速クロック発生源は、生成する低速のクロック信号の周波数を、最終的に出力するインターレース方式の画像データに基づく映像の表示のために設定された規格に準拠させることとすると、出力するインターレース方式の画像データに基づく映像の表示を容易なものとすることができる。

本発明に係る動画像処理装置の概略的な構成を示すブロック図である。 ＰＩ変換の概念を示す説明図である。 フィルタ処理の説明のための説明図である。 フィルタ係数の具体的な例を示す説明図であり、（ａ）が奇数列および偶数列の双方に係数が存在する例であり、（ｂ）が奇数列にのみ係数が存在する例である。 従来の一般的な動画像処理装置の構成を示す説明図である。 本発明に係る動画像処理装置の他の概略的な構成を示すブロック図である。 本発明に係るビデオカメラ装置の具体例の概略的な構成を示すブロック図である。 ベイヤー配列の例を示す説明図である。 実施例１のベイヤー補間を説明するための説明図であり、（ａ）は欠損色がＧの場合を示し、（ｂ）は欠損色がＲの場合を示している。 たる型の歪みおよびその補正を説明するための概念的な説明図であり、左側にたる型の歪みが生じている状態を示し、右側にたる型の歪みを補正した状態を示している。 たる型の歪み補正演算の概念を説明するための説明図である。 本発明に係るビデオカメラ装置の他の具体例の概略的な構成を示すブロック図である。

以下に、本発明に係る動画像処理装置、およびそれを利用したビデオカメラ装置の実施の形態を図面を参照しつつ説明する。

まず、本発明に係る動画像処理装置の基本的な概念について説明する。図１は、動画像処理装置１０の概略的な構成を示すブロック図である。ここで、各図面では、データがプログレッシブ方式で出力（転送）されている個所には符号Ｐを付して示し、データがインターレース方式で出力（転送）されている個所には符号Ｉを付して示している。このプログレッシブ方式とは、一画面分の画像データで見て、各水平ラインにおいて一列目（左端）から順に最終列（右端）へ向かうように一行目（一番上）の水平ラインから順に下側へ向けて、映像全体の左上端の画素から右下端の画素までのデジタルデータを、ひとつずつ順々に送り出すものである。また、インターレース方式とは、一画面分の画像データで見て、各水平ラインにおいて一列目（左端）から順に最終列（右端）へ向かうように一行目（一番上）の水平ラインから一本置きにすなわち上から順に奇数行目の水平ラインを下側へ向けてデジタルデータを送り出し、次に上から順に偶数行目の水平ラインを下側へ向けてデジタルデータを送り出すものである。

動画像処理装置１０は、画像データ源１２と、ＰＩ変換部１３と、演算部１４と、高速クロック発生源１６と、低速クロック発生源１７と、を有する。

画像データ源１２は、デジタルデータである画素データの集合で構成される画像データを、電気信号として出力するものである。この画像データ源１２の具体的な例としては、イメージセンサや、当該動画像処理装置１０とは別個のビデオカメラ装置や、画像データが格納された記録装置や、画像データが格納された記録媒体等がある。この画像データは、プログレッシブ方式でＰＩ変換部１３へと出力される。

ＰＩ変換部１３は、画像データ源１２から転送されたプログレッシブ方式の画像データをインターレース方式に変換する所謂ＰＩ変換を行うものである。このＰＩ変換部１３におけるＰＩ変換について図２を用いて説明する。図２は、ＰＩ変換の概念を示す説明図である。なお、図２では、理解容易のために、１画面分の画像データが９本の水平ラインで構成されているものとして説明する。また、図２では、左側にプログレッシブ方式の画像データを上下に２つ並べて示し（以下、上から画像データＤｐ１、画像データＤｐ２とする。）、それぞれにおいて水平ラインの行番号を上から順にＰ１〜Ｐ９で示す。さらに、図２では、右側にインターレース方式に変換された画像データを上下に２つ並べて示し（以下、上から画像データＤｉ１、画像データＤｉ２とする。）、それら２つを通した水平ラインの行番号を上から順にＩ１〜Ｉ９で示す。

上述したように、画像データは、プログレッシブ方式およびインターレース方式のいずれであっても、各水平ラインにおいて一列目から最終列へ向かって順に画素データが出力されることには変わりはない。ところが、上述したように、プログレッシブ方式では、総ての水平ラインが一行目から順に出力されるのに対し、インターレース方式では、奇数行の水平ラインまたは偶数行の水平ラインのみが上から順に出力されることから、プログレッシブ方式の画像データをインターレース方式の画像データに変換するには、水平ラインを１行置きに読み出す、間引き処理を行えばよいこととなる。ここで、変換されたインターレース方式の画像データ（Ｄｉ１、Ｄｉ２）は、元となるプログレッシブ方式の画像データ（Ｄｐ１、Ｄｐ２）が１行置きに間引きされたものであることから、１画面分の水平ラインを揃えるには２つのインターレース方式の画像データ（Ｄｉ１、Ｄｉ２）が必要となる。このため、図２の例では、画像データＤｉ１の水平ラインをＩ１〜Ｉ５で示し、画像データＤｉ２の水平ラインをＩ６〜Ｉ９で示している。ＰＩ変換は、具体的には以下のように間引き処理を施すことにより行うことができる。

元となるプログレッシブ方式の画像データＤｐ１の１行目の水平ラインＰ１を、インターレース方式の画像データＤｉ１の１行目の水平ラインＩ１に採用する(Ｐ１→Ｉ１)。

元となるプログレッシブ方式の画像データＤｐ１の２行目の水平ラインＰ２は捨てる。

同様に、画像データＤｐ１の３行目の水平ラインＰ３を、インターレース方式の画像データＤｉ１の２行目の水平ラインＩ２に採用する(Ｐ３→Ｉ２)。

同様に、画像データＤｐ１の４行目の水平ラインＰ４は、捨てる。

このような処理を画像データＤｐ１の９行目の水平ラインＰ９まで繰り返すことにより、プログレッシブ方式の画像データＤｐ１をインターレース方式の画像データＤｉ１に変換することができる。

次に、元となるプログレッシブ方式の画像データＤｐ２の１行目の水平ラインＰ１を、捨てる。

元となるプログレッシブ方式の画像データＤｐ２の２行目の水平ラインＰ２を、インターレース方式の画像データＤｉ２の６行目の水平ラインＩ６に採用する(Ｐ２→Ｉ６)。

同様に、画像データＤｐ２の３行目の水平ラインＰ３を、捨てる。

同様に、画像データＤｐ２の４行目の水平ラインＰ４は、インターレース方式の画像データＤｉ２の７行目の水平ラインＩ７に採用する(Ｐ４→Ｉ７)。

このような処理を画像データＤｐ２の９行目の水平ラインＰ９まで繰り返すことにより、プログレッシブ方式の画像データＤｐ２をインターレース方式の画像データＤｉ２に変換することができる。

ここで、すべての水平ラインが揃った画像データをフレームと呼び、間引かれて約半分の水平ラインのみを持つ画像データをフィールドと呼ぶ。上記したようにＰＩ変換が施されると、インターレース方式で１フレーム分の画像データを揃えるためには、プログレッシブ方式で２フレーム分の画像データが必要ということになる。すなわち、プログレッシブ方式の２フレーム分の画像データ（Ｄｐ１およびＤｐ２）から、インターレース方式の２フィールド分の画像データ（Ｄｉ１およびＤｉ２）を生成することができ、この２フィールド分の画像データＤｉ１および画像データＤｉ２によりインターレース方式の１フレーム分の画像データが生成されることとなる。

このようにＰＩ変換が施されたインターレース方式の画像データは、演算部１４に出力される。この演算部１４は、ノイズ除去や歪み補正演算等の画像処理演算を施すものであり、インターレース方式の画像データで各々構成されるどちらか一方のフィールドのみを参照して行っても、何の支障もなく画像処理演算を施すことができるものとされている。

このような画像処理演算の一例について、以下で説明する。図３は、フィルタ処理の説明のための説明図である。図４は、フィルタ係数の具体的な例を示す説明図であり、（ａ）が奇数行および偶数行の双方に係数が存在する例であり、（ｂ）が奇数行にのみ係数が存在する例である。

画像処理演算としてのフィルタ処理とは、画像データ上の任意の画素（Ｐｒ）に注目し、その注目画素の近傍の画素の画素データを元にした演算値で注目画素Ｐｒの画素データＤを新たな画素データＤ´に更新する処理を、画像データ上の総ての画素について施す（画像データ上の総ての画素を注目画素とする）ものである。このとき、注目画素Ｐｒに対する近傍の画素とは、画像全体に比して十分に小さいものであり、図３の例では注目画素Ｐｒを中心とする５×５の領域とされている。近傍の画素の画素データを元にした演算値は、当該近傍の各画素データに、設定された領域に適合するマトリクスとされたパラメータであるフィルタ係数を乗算し、その各値を積算することにより求める。

このため、図３の例では、フィルタ処理を施すべく、画像データ全体から、注目画素Ｐｒを中心として縦横５画素ずつ、計２５画素の画素データを取り出す。ここで、図３では、注目画素Ｐｒ（その画素データＤ）の座標を（ｉ、ｊ）として、画像データにおける読み出し順にしたがって左上隅の座標を(ｉ−２、ｊ−２)、右下隅の座標を(ｉ＋２、ｊ＋２)として示している(ただし、ｉ、ｊは正の整数)。また、フィルタ処理において、注目画素Ｐｒに対応するフィルタ係数ｋの中心座標を(ｉ、ｊ)とし、左上隅の座標を(ｉ−２、ｊ−２)、右下隅の座標を(ｉ＋２、ｊ＋２)とする。

注目画素Ｐｒの画素データＤにフィルタ係数ｋでフィルタ処理を施して更新されたデータＤ′は、次式（１）で表すことができる。

Ｄ′(ｉ、ｊ)＝ｋ(ｉ−２、ｊ−２)＊Ｄ(ｉ−２、ｊ−２)＋ｋ(ｉ−２、ｊ−１)＊Ｄ(ｉ−２、ｊ−１)＋・・・＋ｋ(ｉ＋２、ｊ＋１)＊Ｄ(ｉ＋２、ｊ＋１)＋ｋ(ｉ＋２、ｊ＋２)＊Ｄ(ｉ＋２、ｊ＋２) ・・・・・・（１）
ここで、座標(ｉ、ｊ)を中心とする５×５の座標は、(ｉ＋ａ、ｊ＋ｂ)（ａ、ｂ＝−２、−１、０、１、２）で示すことができることから、データＤ′は、次式（２）で表すことができる。

Ｄ′(ｉ、ｊ)＝Σｋ(ｉ＋ａ、ｊ＋ｂ)＊Ｄ(ｉ＋ａ、ｊ＋ｂ)(ａ、ｂ＝−２、−１、０、１、２) ・・・・・・（２）
フィルタ係数ｋは、注目画素Ｐｒの画素データＤを画素データＤ′に更新するためのパラメータであることから、フィルタ係数ｋにおいてゼロである画素（画像データ）は、フィルタ処理の演算には不要な画素（画像データ）であるということになる。換言すると、注目画素Ｐｒの画素データＤを画素データＤ′に更新するためのフィルタ処理の演算には、フィルタ係数ｋにおいて設定された数値のある（０ではない）画素（画像データ）のみが必要となる。

図４(ａ)に示すフィルタ係数の場合、５本の水平ラインのいずれにおいてもゼロ以外の係数を持つ画素が含まれていることに対し、図４(ｂ)に示すフィルタ係数の場合、２行目と４行目(ドットを付して示す)の水平ライン画素の係数はすべてゼロである。このため、図４(ｂ)に示すフィルタ係数によるものであれば、インターレース方式の画像データで各々構成されるどちらか一方のフィールドのみを参照して行っても、何の支障もなくフィルタ処理演算（画像処理演算）を施すことができることとなる。

このように演算部１４により画像処理演算が施された画像データは、図示は略すが、インターレース方式の入力信号に対応した表示装置や記録装置へと送出される。あるいは、図示は略すが、ビデオＤＡＣによりアナログ信号に変換された上で、アナログのインターレース方式の入力信号に対応した表示装置や記録装置へと送出される。

動画像処理装置１０では、上記したデジタル回路である各部、すなわち画像データ源１２、ＰＩ変換部１３および演算部１４の動作タイミングを決定するために、高速クロック発生源１６および低速クロック発生源１７が設けられている。この高速クロック発生源１６および低速クロック発生源１７は、動作タイミングの基準となるクロック信号を各部に供給するものであり、水晶発振器またはＰＬＬ回路等で構成することができる。

ここで、上述したように、インターレース方式で１フレーム分の画像データを揃えるためには、プログレッシブ方式で２フレーム分の画像データが必要である。このため、例えばインターレース方式で１秒間に１回フレームを更新したい(＝１ｆｐｓ)のであれば、元のプログレッシブ方式では１秒間に少なくとも２回以上フレームを更新できる速さ(＝２ｆｐｓ)で動作させねばならない。すると、動画像処理装置１０において、プログレッシブ方式の画像データを扱うべく動作する部分には、インターレース方式の画像データを扱うべく動作する部分に比べて、少なくとも２倍の周波数のクロック信号を供給しなければならないこととなる。

このため、動画像処理装置１０では、高速クロック発生源１６が、低速クロック発生源１７に比較して、少なくとも２倍以上の周波数のクロック信号を供給可能とされている。この高速クロック発生源１６は、高い周波数のクロック信号（高速のクロック信号）を、画像データ源１２およびＰＩ変換部１３に供給する構成とされている。また、低速クロック発生源１７は、低い周波数のクロック信号（低速のクロック信号）を、演算部１４に供給する構成とされている。

ここで、従来の動画像処理装置１の問題点について説明する。図５は、従来の一般的な動画像処理装置１の構成を示す説明図である。この動画像処理装置１は、基本的な構成は上記した動画像処理装置１０と同様であることから、等しい構成の個所には同じ符号を付し、その詳細な説明は省略する。

動画像処理装置１では、データの流れで見ると、画像データ源１２の後に演算部１４が設けられ、その後にＰＩ変換部１３が設けられている。

このため、動画像処理装置１では、画像データ源１２、演算部１４およびＰＩ変換部１３がプログレッシブ方式の画像データを扱うべく動作する部分となり、高速クロック発生源１６で高い周波数のクロック信号を供給する構成とされており、インターレース方式の画像データを扱うべく動作する部分がないことから、低速クロック発生源（１７）が設けられていない構成とされている。このため、動画像処理装置１では、すべてのデジタル回路、すなわち画像データ源１２、演算部１４およびＰＩ変換部１３が、高速のクロック信号で動作されるので、装置全体で見たクロック周波数の平均が高いものとなってしまう。デジタル回路では、クロック信号の周波数の大きさの大小に比例して単位時間当たりの動作量が増減し消費電力が増減することから、動画像処理装置１では、消費電力が大きくなってしまい、小型化の観点から望ましいものではない。

これに対し、本発明に係る動画像処理装置１０では、図１に示すように、画像データ源１２から出力されるプログレッシブ方式の画像データを、ＰＩ変換部１３でインターレース方式の画像データへとＰＩ変換し、その画像データを演算部１４で画像処理演算するものであることから、ＰＩ変換部１３よりも後のデジタル回路すなわち演算部１４には、他のデジタル回路すなわち画像データ源１２およびＰＩ変換部１３よりも低い周波数のクロック信号を供給することができるので、従来の動画像処理装置１に比較して、装置全体で見たクロック周波数の平均を下げることができ、単位時間当たりの動作量を低減することができる。よって、本発明に係る動画像処理装置１０では、消費電力を低減させることができる。

また、動画像処理装置１０では、画像処理演算を施す演算部１４が、インターレース方式の画像データで各々構成されるどちらか一方のフィールドに存在する水平ラインのみを参照して行える画像処理演算（この例ではフィルタ処理演算）を行うものとされていることから、何の支障もなく画像処理演算を施すことができる。

次に、本発明に係る動画像処理装置の他の基本的な概念について説明する。図６は、動画像処理装置１０２の概略的な構成を示すブロック図である。この動画像処理装置１０２は、基本的な構成は上記した動画像処理装置１０と同様であることから、等しい構成の個所には同じ符号を付し、その詳細な説明は省略する。

動画像処理装置１０２は、画像データ源１２と、第１演算部１４１と、ＰＩ変換部１３と、第２演算部１４２と、高速クロック発生源１６と、低速クロック発生源１７と、を有する。

この第１演算部１４１と第２演算部１４２とは、各々画像処理演算するものである。すなわち、動画像処理装置１０２は、２つの演算部を有する点で、単独の演算部１４を有する動画像処理装置１０（図２参照）と異なるものである。動画像処理装置１０２では、データの流れで見ると、画像データ源１２の後に第１演算部１４１が設けられ、その後にＰＩ変換部１３が設けられ、その後に第２演算部１４２が設けられている。

この第１演算部１４１は、画像データ源１２から出力されるプログレッシブ方式の画像データに対して画像処理演算を施すものである。換言すると、第１演算部１４１は、インターレース方式の画像データで各々構成されるどちらか一方のフィールドにのみ存在する水平ラインを参照したのでは適切に行うことのできない画像処理演算を行うものである。このような画像処理演算としては、例えば、上述したフィルタ処理演算において、５本の水平ラインのいずれにおいてもゼロ以外の係数を持つ画素が含まれている図４(ａ)に示すフィルタ係数によるものがあげられる。

第２演算部１４２は、ＰＩ変換部１３によりＰＩ変換が施されてインターレース方式とされた画像データに対して画像処理演算を施すものである。このため、第２演算部１４２は、図１の動画像処理装置１０における演算部１４と同様に、インターレース方式の画像データで各々構成されるどちらか一方のフィールドのみを参照して行うことのできる画像処理演算を行うものである。

このため、動画像処理装置１０２では、高速クロック発生源１６が高い周波数のクロック信号を画像データ源１２、ＰＩ変換部１３および第１演算部１４１に供給する構成とされ、低速クロック発生源１７が低い周波数のクロック信号を第２演算部１４２に供給する構成とされている。

このように、本発明に係る動画像処理装置１０２では、画像データ源１２から出力されるプログレッシブ方式の画像データにおいて、総ての水平ラインを必要とする画像処理演算を第１演算部１４１が行い、その後にＰＩ変換部１３でインターレース方式の画像データへとＰＩ変換し、その画像データを第２演算部１４２で画像処理演算するものであることから、適切な画像処理演算を行うことを可能としつつ装置全体で見たクロック周波数の平均を下げることができ、消費電力や発熱量を低減することができる。換言すると、動画像処理装置１０２では、インターレース方式の画像データで各々構成されるどちらか一方のフィールドのみを参照したのでは適切に行うことのできない画像処理演算のみを第１演算部１４１で行うものとし、それ以外の画像処理演算（インターレース方式の画像データで各々構成されるどちらか一方のフィールドのみを参照して行うことのできる総ての画像処理演算）を第２演算部１４２で行うものとしたことから、適切な画像処理演算を可能としつつ消費電力や発熱量を効果的に低減することができる。

ここで、画像処理演算を、第１演算部１４１と第２演算部１４２とに分けて行わなくても、ＰＩ変換前のプログレッシブ方式の画像データを保持しておくバッファメモリを動画像処理装置（１０２）に備えておけば、望みの画像処理演算を施すことも可能である。ところが、このような構成とすると、バッファメモリ等の増設に伴ってコストの増加を招くこととなる。これに対し、本発明に係る動画像処理装置１０２では、総ての水平ラインを必要とする画像処理演算を第１演算部１４１で行い、インターレース方式の画像データで各々構成されるどちらか一方のフィールドのみを参照して行うことのできる画像処理演算を第２演算部１４２で行う構成としたので、コストの増加を抑制することができる。

このため、本発明に係る動画像処理装置１０２では、コストの増加を招くことなく消費電力や発熱量を低減させつつも適切な画像処理を施すことができる。

次に、本発明に係るビデオカメラ装置の一例として、上記した動画像処理装置のビデオカメラ装置への適用の具体例について説明する。図７は、ビデオカメラ装置１０３の概略的な構成を示すブロック図である。このビデオカメラ装置１０３は、適用された動画像処理装置の基本的な構成が上記した動画像処理装置１０２と同様であることから、等しい構成の個所には同じ符号を付し、その詳細な説明は省略する。

ここで、ビデオカメラ装置１０３において本発明に係る動画像処理装置を適用してＰＩ変換を行うのは、後述するように画像データ源（１２）に相当するイメージセンサ１２３から出力される画像データがプログレッシブ方式であるのに対し、入力される画像データを動画としての映像で表示させるためのテレビジョンといった表示装置での規格として世界中で広く採用されているＮＴＳＣ方式やＰＡＬ方式が、インターレース方式であることによる。

ビデオカメラ装置１０３は、レンズ１１を含む撮像光学系（図示せず）と、イメージセンサ１２３と、ベイヤー補完部２０と、ＰＩ変換部１３と、歪み補正部２１と、エンコーダ１５と、高速クロック発生源１６と、低速クロック発生源１７と、出力端子１８と、を有する。すなわち、ビデオカメラ装置１０３は、動画像処理装置１０２における画像データ源１２としてイメージセンサ１２３を設け、動画像処理装置１０２における第１演算部１４１としてベイヤー補間部２０を設け、動画像処理装置１０２における第２演算部１４２として歪み補正部２１を設けることに加えて、動画像処理装置１０２に対して、レンズ１１を含む撮像光学系（図示せず）と、エンコーダ１５と、出力端子１８と、を設けて構成された例である。

撮像光学系は、図示を略す被写体からの映像光をイメージセンサ１２３の受光面に結像させるものであり、図示は略すが、複数のレンズが適宜組み合わされて構成されており、そのうちの１つとしてレンズ１１を記載している。

映像光が受光面に結像されるイメージセンサ１２３は、結像された被写体像を電気信号（画像データ）に変換して出力するものであり、ＣＣＤやＣＭＯＳ型イメージセンサ等で構成することができる。このイメージセンサ１２３は、受光面全体が画素(ピクセル)と呼ばれる格子状の領域に分割されており、デジタルデータである画素データの集合で構成される画像データを、電気信号として出力する画像データ源（１２）として機能する。イメージセンサ１２３では、分割された各領域（画素)にベイヤー配列（図８参照）を構成するように色フィルタ（ＲＧＢ、ＣＹＭ等）が設けられている。このため、イメージセンサ１２３は、電気信号として、フィルタ（ＲＧＢ、ＣＹＭ等）に応じたベイヤー配列のデジタルデータである画素データの集合で構成される画像データを、プログレッシブ方式でベイヤー補間部２０へと出力する。この実施例１では、イメージセンサ１２３には、図８に示すように、ＲＧＢの原色フィルタが用いられている。

ベイヤー補間部２０は、イメージセンサ１２３から出力されるベイヤー配列のデジタルデータであるプログレッシブ方式の画像データを参照し、各画素での欠損色のデータを補間する演算を施すことによりフルカラーのＲＧＢデータとしての画像データ（デジタルデータ）をプログレッシブ方式で出力するものである。

このようなベイヤー補間演算の一例について、以下で説明する。図８は、ベイヤー配列の例を示す説明図である。また、図９は、この例のベイヤー補間を説明するための説明図であり、（ａ）は欠損色がＧの場合を示し、（ｂ）は欠損色がＲの場合を示している。なお、この実施例１では、ベイヤー補間演算として線形補間やバイリニア補間と呼ばれる演算方法を用いており、単純に平均値を計算するものである。

上述したように、イメージセンサ１２３では、分割された各領域（画素)にベイヤー配列（図８参照）を構成するように原色フィルタ（ＲＧＢ）が設けられていることから、単一の画素（領域）で見ると、ＲＧＢのうちのいずれか１色分の画素データしか取得することができないこととなる。このため、イメージセンサ１２３から出力される画像データでは、ベイヤー補間を行うことにより、各画素（領域）における残りの２色分の画素データを補って、フルカラーの画像データ（ＲＧＢデータ）を得る必要がある。ここで、実施例１のベイヤー配列では、図８に示すように、ＲとＢとが同様の配列関係とされていることから、互いに同様のベイヤー補間演算を行えばよいこととなるので、Ｒのみについて説明し、Ｂについては省略する。

まず、Ｇのフィルタについては、図８のベイヤー配列のいずれの個所であっても、図９（ａ）のような位置関係とされている。図９（ａ）において、ドットが付されている個所がＧのフィルタが設けられている画素（領域）であり、他の個所はＲまたはＢのフィルタが設けられている画素（領域）となる。このため、Ｇのフィルタが設けられていない任意の位置の画素Ｐ０では、その周囲の上下左右の４つの画素にＧのフィルタが設けられていることとなる。それら４つの画素におけるイメージセンサ１２３からの出力値（画素データ）をそれぞれＧ２、Ｇ４、Ｇ６およびＧ８とすると、画素Ｐ０におけるＧ色の画素データＧ０は、次式（３）で求めることができる。

Ｇ０＝（Ｇ２＋Ｇ４＋Ｇ６＋Ｇ８）／４ ・・・（３）
次に、Ｒのフィルタについては、図８のベイヤー配列のいずれの個所であっても、図９（ｂ）のような位置関係とされている。図９（ｂ）において、ドットが付されている個所がＲのフィルタが設けられている画素（領域）であり、他の個所はＧまたはＢのフィルタが設けられている画素（領域）となる。このため、Ｒのフィルタが設けられている４つの画素（領域）の中心に位置する任意の位置の画素Ｐ０では、その周囲の上下左右の４つの画素Ｐ２、Ｐ４、Ｐ６およびＰ８でもＲのフィルタが設けられていないこととなる。画素Ｐ０の周囲のＲのフィルタが設けられた４つの画素（領域）におけるイメージセンサ１２３からの出力値（画素データ）をそれぞれＲ１、Ｒ３、Ｒ５およびＲ７とすると、各画素Ｐ０、Ｐ２、Ｐ４、Ｐ６およびＰ８におけるＲ色の画素データＲ０、Ｒ２、Ｒ４、Ｒ６およびＲ８は、次式（４）〜（８）で求めることができる。

Ｒ０＝（Ｒ１＋Ｒ３＋Ｒ５＋Ｒ７）／４ ・・・（４）
Ｒ２＝（Ｒ１＋Ｒ３）／２ ・・・（５）
Ｒ４＝（Ｒ３＋Ｒ５）／２ ・・・（６）
Ｒ６＝（Ｒ５＋Ｒ７）／２ ・・・（７）
Ｒ８＝（Ｒ１＋Ｒ７）／２ ・・・（８）
ベイヤー補間部２０は、上記したようにベイヤー補間演算を行うことにより、イメージセンサ１２３から出力されるベイヤー配列に応じたデジタルデータであるプログレッシブ方式の画像データを、フルカラーのＲＧＢデータとしての画像データに変換し、この画像データをプログレッシブ方式で出力することができる。なお、ベイヤー補間演算としての補間式は、フルカラーのＲＧＢデータを得るために、存在している画素データを利用して欠損色の画素データを補間する演算を施すものであればよく、上記したものに限定されるものではない。

ここで、イメージセンサ１２３では、ＲＧＢの原色フィルタがベイヤー配列で配置されていることから、水平ラインで見ると、ＲのフィルタおよびＢのフィルタが一行おきにしか設けられておらず（図８参照）、出力される画像データにおいて一行おきにしかＲおよびＢの色データ（画素データ）が存在していない。このため、イメージセンサ１２３から出力されるプログレッシブ方式の画像データをＰＩ変換により水平ラインを間引してしまうと、一方のフィールドではＲの画素データがまったく存在しなくなり、他方のフィールドではＢの画素データがまったく存在しなくなってしまうこととなる。このことから、ベイヤー補間演算では、インターレース方式の画像データで各々構成されるどちらか一方のフィールドのみを参照したのでは補間演算が実施できなくなる、すなわち総ての水平ラインを必要とする画像処理演算であるので、ベイヤー補間部２０は、ＰＩ変換部１３よりも前段に位置されている。

このようにベイヤー補間部２０でベイヤー補間されることによりフルカラーのＲＧＢデータとされたプログレッシブ方式の画像データは、ＰＩ変換部１３へと出力され、ＰＩ変換が施される。このＰＩ変換が施されてフルカラーのＲＧＢデータとしてのインターレース方式の画像データは、歪み補正部２１へと出力される。

この歪み補正部２１は、ＰＩ変換部１３から出力されるフルカラーのＲＧＢデータとしてのインターレース方式の画像データを参照し、歪み補正のための演算を施すことにより、レンズ１１を含む撮像光学系（図示せず）での光学的な歪みの解消されたインターレース方式の画像データを出力するものである。

このような歪み補正演算の一例について、以下で説明する。図１０は、たる型の歪みおよびその補正を説明するための概念的な説明図であり、左側にたる型の歪みが生じている状態を示し、右側にたる型の歪みを補正した状態を示している。また、図１１は、たる型の歪み補正演算の概念を説明するための説明図である。

ビデオカメラ装置１０３では、イメージセンサ１２３から出力される画像データにおいて、図１０の左側に示すようなたる型の歪みが生じてしまっている。このたる型の歪みとは、レンズ１１を含む撮像光学系（図示せず）での光学的な特性に起因するものであり、映像が全体的に丸まって見えてしまう歪みのことである。たる型の歪みは、レンズが広角であるほど顕著に現れ、取得した映像において光軸を中心に周辺に近づくほど歪み量が大きくなる。ここで、表示される映像は、横長の長方形状とされることから、当該映像においては、たる型の歪みの影響により横方向すなわち水平ラインに沿う方向に縮んでいるものと扱うことができる。このため、表示される映像におけるたる型歪みを補正するには、映像の中心座標（光軸位置）から垂直方向に離れるほどに拡大率を上げるように、画像データにおける各画素の垂直方向の座標に応じて拡大率を変えながら、画像データを水平方向に拡大すればよい。

この水平方向への拡大の様子を、図１１を用いて説明する。この図１１では、理解容易のために、１本の水平ラインが１７個（１列目から１７列目まで）の画素で構成されていることとしている。また、図１１では、上方にたる型の歪み補正前のＮ行目の水平ラインの画素データを示し、下方にたる型の歪み補正後のＮ行目の水平ラインの画素データを示している。

映像を拡大するということは、少ない個数の画素データを元に演算することにより、多くの個数の画素データを生成することとなる。この図１１では、Ｎ行目の水平ラインのうち、５列目から１３列目までの９個の画素データを元に演算して、新たな１７個分の画素データを生成する例を示している。

補正後の水平ラインにおける１列目（左端）の画素データは、補正前の水平ラインにおける５列目の画素データをコピーする。

補正後の水平ラインにおける２列目の画素データは、補正前の水平ラインにおける５列目と６列目の画素データの平均値とする。

補正後の水平ラインにおける３列目の画素データは、補正前の水平ラインにおける６列目の画素データをコピーする。
(中略)
補正後の水平ラインにおける１６列目の画素データは、補正前の水平ラインにおける１２列目と１３列目の画素データの平均値とする。

補正後の水平ラインにおける１７列目（右端）の画素データは、補正前の水平ラインにおける１３列目の画素データをコピーする。

このようにして、Ｎ行目の水平ラインを新しく生成する。なお、この実施例１では、「コピーする」場合と「平均値とする」場合とを交互に使い分けて歪み補正演算を行っていたが、レンズ１１を含む撮像光学系（図示せず）の光学的な特性に適合するように歪み補正を行うものであれば、例えば、５列目の画素データと６列目の画素データとを７：３の比率で合算する等のように適当な比率で重み付けをするものであってよく、実施例１に限定されるものではない。

ここで、上述したように、画像データにおける各画素の垂直方向の座標に応じて拡大率を変える必要があることから、例えば、Ｎ−１行目の水平ラインでは、補正後の水平ラインにおける１列目の画素データは補正前の水平ラインにおける３列目の画素データをコピーする等のように、レンズ１１を含む撮像光学系（図示せず）の光学的な特性に適合させるべく行数に応じて、演算の内容が変わるのは言うまでもない。

このように歪み補正演算では、Ｎ番目の補正後の水平ラインの各画素データを生成するために、Ｎ番目の補正前の水平ラインの各画素データのみを参照するものであることから、インターレース方式の画像データのどちらか一方のみを参照して行える画像処理演算であるので、歪み補正部２１は、ＰＩ変換部１３よりも後段に位置させることができる。

この歪み補正部２１により光学的な歪みの解消された画像データは、エンコーダ１５に出力される。エンコーダ１５は、所謂ビデオＤＡＣであり、デジタル信号であるインターレース方式の画像データを、ＮＴＳＣ方式やＰＡＬ方式等のアナログ信号のインターレース方式の画像データに変換する。

ビデオカメラ装置１０３では、エンコーダ１５からの画像データの出力のための出力端子１８が設けられている。この出力端子１８には、テレビジョン等のＮＴＳＣ方式やＰＡＬ方式に対応した表示装置（図示せず）の電気的な接続が可能であり、エンコーダ１５によりＮＴＳＣ方式やＰＡＬ方式等のアナログ信号に変換された画像データが、その接続された表示装置へと出力される。このため、ビデオカメラ装置１０３では、撮像した映像を動画として表示装置（図示せず）に表示させることができる。

ビデオカメラ装置１０３では、高速クロック発生源１６が高い周波数のクロック信号をイメージセンサ１２３、ベイヤー補間部２０およびＰＩ変換部１３に供給する構成とされ、低速クロック発生源１７が低い周波数のクロック信号を歪み補正部２１およびエンコーダ１５に供給する構成とされている。

このように、実施例１のビデオカメラ装置１０３では、イメージセンサ１２３から出力されるプログレッシブ方式の画像データにおいて、総ての水平ラインを必要とするベイヤー補間演算をベイヤー補間部２０が行い、その後にＰＩ変換部１３でインターレース方式の画像データへとＰＩ変換し、インターレース方式の画像データで各々構成されるどちらか一方のフィールドのみを参照して行える歪み補正演算を歪み補正部２１で画像処理演算するものであることから、適切な画像処理演算を行うことを可能としつつ装置全体で見たクロック周波数の平均を下げることができる。

このため、実施例１のビデオカメラ装置１０３では、消費電力を低減させることができ、発熱量を低減させることができる。

次に、本発明に係るビデオカメラ装置の他の具体例について説明する。図１２は、ビデオカメラ装置１０４の概略的な構成を示すブロック図である。このビデオカメラ装置１０４は、基本的な構成は上記したビデオカメラ装置１０３と同様であることから、等しい構成の個所には同じ符号を付し、その詳細な説明は省略する。

ビデオカメラ装置１０４は、図１２に示すように、図７のビデオカメラ装置１０３において低速クロック発生源１７が設けられていることに代えて、２分周回路２２が設けられた例である。

ビデオカメラ装置１０４では、高速クロック発生源１６が、イメージセンサ１２３、ベイヤー補間部２０およびＰＩ変換部１３に接続されているとともに、２分周回路２２にも接続されている。この２分周回路２２は、歪み補正部２１およびエンコーダ１５に接続されている。２分周回路２２は、高速クロック発生源１６から入力されたクロック信号の周波数を１/２に分周して出力するものである。このため、２分周回路２２は、低い周波数のクロック信号を供給することができる低速クロック発生源（１７）として機能することとなる。

このビデオカメラ装置１０４では、歪み補正部２１およびエンコーダ１５に供給される低い周波数のクロック信号に対して、イメージセンサ１２３、ベイヤー補間部２０およびＰＩ変換部１３に供給される高い周波数のクロック信号が２倍の速さ（周波数が２倍）とされていることとなる。このため、イメージセンサ１２３、ベイヤー補間部２０およびＰＩ変換部１３は、歪み補正部２１およびエンコーダ１５と比較して２倍の速さで動作することとなる。

ここで、ビデオカメラ装置１０４において、上述したように、ＰＩ変換部１３におけるＰＩ変換が、プログレッシブ方式の画像データにおける水平ラインを１行置きに読み出す間引き処理を行ってインターレース方式の画像データに変換するものであり、プログレッシブ方式の画像データを扱うべく動作する部分には、インターレース方式の画像データを扱うべく動作する部分に比べて、少なくとも２倍以上の周波数のクロック信号を供給しなければならない。ところが、プログレッシブ方式の画像データを扱うべく動作する部分に２倍よりも速いクロック信号を供給する構成とすると、インターレース方式の画像データを扱うべく動作する部分での処理が完了するまで、プログレッシブ方式の画像データを扱うべく動作する部分における処理の開始を待たせる等の無駄な時間が生じてしまう。このため、プログレッシブ方式の画像データを扱うべく動作する部分には、インターレース方式の画像データを扱うべく動作する部分に供給されるクロック信号のちょうど２倍の周波数のクロック信号を供給する構成とすると、各部の動作を無駄のない円滑なものとすることができる。

なお、実施例２では、高速クロック発生源１６からの高い周波数のクロック信号を２分周回路２２で２分周することにより、半分の周波数とした低い周波数のクロック信号を生成していたが、高い周波数のクロック信号に対する低い周波数のクロック信号の周波数を１／２の関係とするものであれば、例えば、低速クロック発生源にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を接続して低い周波数のクロック信号を２逓倍して高い周波数のクロック信号を生成するものであってもよく、上記した実施例２の構成に限定されるものではない。ここで、低い周波数のクロック信号を２逓倍するか、高い周波数のクロック信号を２分周するかは、例えば、原発振とする方（いずれかの速度のクロック発生源）に水晶発振器を使用するものとして、出力する周波数で見て水晶発振器の入手性の容易さや、装置全体としてのコスト等を考慮して、いずれの構成とするかを選べばよい。

このビデオカメラ装置１０４では、上記したように、高速クロック発生源１６からの高い周波数のクロック信号を２分周回路２２で２分周して半分の周波数とした低い周波数のクロック信号を生成するものとしており、高速クロック発生源１６から出力されるクロック信号の周波数を２７ＭＨｚまたは３６ＭＨｚとし、２分周回路２２から出力されるクロック信号の周波数を１３．５ＭＨｚまたは１８ＭＨｚとした。これは、ビデオカメラ装置１０４において、エンコーダ１５を、ＩＴＵ−Ｒ ＢＴ.６０１規格に準拠したＮＴＳＣ方式やＰＡＬ方式等のアナログ信号の画像データに変換するものとしたことによる。このＩＴＵ−Ｒ ＢＴ.６０１規格では、ＡＤ変換もしくはＤＡ変換する際のサンプリング周波数が、１３．５ＭＨｚまたは１８ＭＨｚと規定されている。このため、ビデオカメラ装置１０４では、低速クロック発生源（実施例２では２分周回路２２）が生成する低速のクロック信号の周波数を、エンコーダ１５から出力されるインターレース方式の画像データに基づく映像の表示のため、すなわち出力端子１８を介して接続される表示装置（図示せず）に映像として表示させるため、に設定された規格に準拠するものとしている。

このように、実施例２のビデオカメラ装置１０４では、プログレッシブ方式の画像データを扱うべく動作する部分に供給するクロック信号と、インターレース方式の画像データを扱うべく動作する部分に供給するクロック信号と、の周波数の関係性を、それぞれが扱うデータの量に適合する適切なものとすることができる。このため、ビデオカメラ装置１０４を、より効率のよい構成とすることができる。

また、実施例２のビデオカメラ装置１０４では、イメージセンサ１２３から出力されるプログレッシブ方式の画像データにおいて、総ての水平ラインを必要とするベイヤー補間演算をベイヤー補間部２０が行い、その後にＰＩ変換部１３でインターレース方式の画像データへとＰＩ変換し、インターレース方式の画像データで各々構成されるどちらか一方のフィールドのみを参照して行える歪み補正演算を歪み補正部２１で画像処理演算するものであることから、適切な画像処理演算を行うことを可能としつつ装置全体で見たクロック周波数の平均を下げることができる。

このため、実施例２のビデオカメラ装置１０４では、消費電力を低減させることができ、発熱量を低減させることができる。

したがって、本発明に係るビデオカメラ装置では、プログレッシブ方式で取得した画像データをインターレース方式で出力するものであって、コストの増加を招くことなく消費電力や発熱量を低減させつつも適切な画像処理を施すことができる。

以上、本発明を実施例に基づき詳述してきたが、この具体的な構成に限らず、本発明の趣旨を逸脱しない程度の設計的変更は、本発明の技術的範囲に含まれる。

なお、上記した実施の形態では、本発明に係る動画像処理装置を用いたビデオカメラ装置の一例としてビデオカメラ装置１０３を示したが、同様に図１に示す動画像処理装置１０を用いてビデオカメラ装置を構成することができる。この場合、例えば、動画像処理装置１０の画像データ源１２としてイメージセンサを用い、そのイメージセンサの受光面に映像光を結像させるようにレンズ（１１）を含む撮像光学系（図示せず）を設けるとともに、エンコーダ（１５）および出力端子（１８）を設ける構成とすればよい。このビデオカメラ装置は、演算部１４が、インターレース方式の画像データで各々構成されるどちらか一方のフィールドのみを参照して行うことのできる画像処理演算を行うものであることから、例えば、赤外線を利用する暗視カメラのようにフルカラーの画像データ（ＲＧＢデータ）を得る必要のないものや、ベイヤー配列の原色フィルタとは異なる方式によりインターレース方式の画像データで各々構成されるどちらか一方のフィールドのみを参照しても適切にフルカラーの画像データを得ることのできるものがあげられる。

また、上記した各実施例では、本発明に係るビデオカメラ装置の一例として、動画像処理装置１０２における第１演算部１４１としてベイヤー補間部２０を設け、動画像処理装置１０２における第２演算部１４２として歪み補正部２１を設けたビデオカメラ装置１０３（１０４）が示されていたが、第１演算部１４１（２０）がインターレース方式の画像データで各々構成されるどちらか一方のフィールドのみを参照したのでは適切に行うことのできない画像処理演算を行うものであり、かつ第２演算部１４２（２１）がインターレース方式の画像データで各々構成されるどちらか一方のフィールドのみを参照して適切に行うことのできる画像処理演算を行うものであればよく、上記した各実施例に限定されるものではない。

１０、１０２ 動画像処理装置
１０３、１０４ ビデオカメラ装置
１２ 画像データ源
１２３ イメージセンサ
１３ ＰＩ変換部
１４ 演算部
１６ 高速クロック発生源
１７ 低速クロック発生源
２０ ベイヤー補間部
２１ 歪み補正部
２２ （低速クロック発生源としての）２分周回路
１４１ 第１演算部
１４２ 第２演算部

特開２００８−０５４２２１号公報

Claims (5)

1. 画像データをプログレッシブ方式からインターレース方式に変換して出力する動画像処理装置であって、
   最終的にインターレース方式の画像データとして出力する際の任意の周波数のクロック信号を生成する低速クロック発生源と、
   該低速クロック発生源よりも高い周波数のクロック信号を生成する高速クロック発生源と、
   プログレッシブ方式の画像データを出力する画像データ源と、
   該画像データ源から出力されるプログレッシブ方式の画像データをインターレース方式の画像データに変換するＰＩ変換部と、
   該ＰＩ変換部から出力される２つのインターレース方式の画像データで構成される一対のフィールドのうちの一方のみを参照して画像処理演算を行う演算部と、を備え、
   前記低速クロック発生源は、前記演算部に低速のクロック信号を供給し、
   前記高速クロック発生源は、前記画像データ源と前記ＰＩ変換部とに高速のクロック信号を供給することを特徴とする動画像処理装置。
2. 画像データをプログレッシブ方式からインターレース方式に変換して出力する動画像処理装置であって、
   最終的にインターレース方式の画像データとして出力する際の任意の周波数のクロック信号を生成する低速クロック発生源と、
   該低速クロック発生源よりも高い周波数のクロック信号を生成する高速クロック発生源と、
   プログレッシブ方式の画像データを出力する画像データ源と、
   該画像データ源から出力されるプログレッシブ方式の画像データを参照して画像処理演算を行う第１演算部と、
   該第１演算部から出力されるプログレッシブ方式の画像データをインターレース方式の画像データに変換するＰＩ変換部と、
   該ＰＩ変換部から出力される２つのインターレース方式の画像データで構成される一対のフィールドのうちの一方のみを参照して画像処理演算を行う第２演算部と、を備え、
   前記低速クロック発生源は、前記第２演算部に低速のクロック信号を供給し、
   前記高速クロック発生源は、前記画像データ源と前記第１演算部と前記ＰＩ変換部とに高速のクロック信号を供給することを特徴とする動画像処理装置。
3. 撮像した映像をプログレッシブ方式からインターレース方式の画像データに変換して出力するビデオカメラ装置であって、
   最終的にインターレース方式の画像データとして出力する際の任意の周波数のクロック信号を生成する低速クロック発生源と、
   該低速クロック発生源よりも高い周波数のクロック信号を生成する高速クロック発生源と、
   撮像した映像をベイヤー配列のデジタルデータからなるプログレッシブ方式の画像データとして出力するイメージセンサと、
   該イメージセンサから出力されるプログレッシブ方式の画像データを参照してベイヤー補間演算を行うベイヤー補間部と、
   該ベイヤー補間部から出力されるプログレッシブ方式の画像データをインターレース方式の画像データに変換するＰＩ変換部と、
   該ＰＩ変換部から出力される２つのインターレース方式の画像データで構成される一対のフィールドのうちの一方のみを参照して歪み補正演算を行う歪み補正部と、を備え、
   前記低速クロック発生源は、前記歪み補正部に低速のクロック信号を供給し、
   前記高速クロック発生源は、前記イメージセンサと前記ベイヤー補間部と前記ＰＩ変換部とに高速のクロック信号を供給することを特徴とするビデオカメラ装置。
4. 前記高速クロック発生源が生成する高速のクロック信号の周波数に対する、前記低速クロック発生源が生成する低速のクロック信号の周波数が、１／２の関係とされていることを特徴とする請求項３に記載のビデオカメラ装置。
5. 前記低速クロック発生源は、生成する低速のクロック信号の周波数を、最終的に出力するインターレース方式の画像データに基づく映像の表示のために設定された規格に準拠させることを特徴とする請求項３または請求項４に記載のビデオカメラ装置。
   

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