JP5242796B2 - アドレス発生 - Google Patents
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Description
本発明は、集積回路デバイス(IC)に関する。より特定的には、本発明はICによるアドレス発生に関する。
プログラマブルロジックデバイス(PLD)は、特定の論理機能を実行するようにプログラム可能な周知の種類の集積回路である。PLDの一種であるフィールドプログラマブルゲートアレイ(FPGA)は、典型的にはプログラマブルタイルの列を含む。これらのプログラマブルタイルは、たとえば、入力/出力ブロック(IOB)と、コンフィギュラブルロジックブロック(CLB)と、専用のランダムアクセスメモリブロック(BRAM)と、乗算器と、デジタル信号処理ブロック(DSP)と、プロセッサと、クロックマネージャと、ディレイロックループ(DLL)などを含みうる。本明細書で用いられるように「含む(include)」および「含む(including)」との用語は、制限なしに含むことを意味する。
アドレス発生器の実施形態は、第1の処理ユニットと、第1の処理ユニットからのステージ出力を受けるために結合されて、アドレス出力を提供するように構成された第2の処理ユニットとを備える。ステージ出力は、ブロックサイズがKの場合に−Kから−1までの第1の範囲内にあり、アドレス出力は0からK−1までの第2の範囲内である。
以下の説明において、多数の具体的な詳細が説明されて、本発明の具体的実施形態のより完全な説明が提供される。しかしながら当業者は、以下に示される具体的詳細のすべてがなくても本発明が実施され得ることを理解すべきである。他の例においては、周知の特徴が詳細に記述されていないが、それによって発明が不明瞭とはならない。図示を容易にするため、異なる図において用いられる同一の参照符号は、同じ要素を参照する。しかしながら代替的な実施形態において要素は異なり得る。
Claims (15)
- アドレス発生器であって、
第1の加算器と減算器とを備える第1の処理ユニットを備え、前記第1の加算器の出力は前記減算器の第1の入力に結合され、ヌル値またはブロックサイズKのいずれかは、符号ビットに応答して前記減算器の第2の入力に結合され、
前記第1の処理ユニットからのステージ出力を受けるために結合されて、アドレス出力を提供するように構成された第2の処理ユニットとを備え、
前記第2の処理ユニットは、ブロックサイズKを受けて負の値を加えるように結合され、
前記ステージ出力は、前記ブロックサイズがKの場合に、−Kから−1までの第1の範囲内にあり、前記アドレス出力は、0からK−1までの第2の範囲内にある、アドレス発生器。 - 前記アドレス発生器は、エンコーダ、デコーダおよびコーデックからなるグループから選択された符号化デバイスの一部であり、前記アドレス発生器は、2次置換多項式インターリービングのための前記アドレス出力を提供する、請求項1に記載のアドレス発生器。
- 前記アドレス出力は複数のアドレスシーケンスを含む、請求項2に記載のアドレス発生器。
- 前記第1の処理ユニットおよび前記第2の処理ユニットは、それぞれ、第1の初期化値または第2の初期化値で初期化される、請求項3に記載のアドレス発生器。
- 前記第1の初期化値は、前記複数のアドレスシーケンスのうちの第1のシーケンスのためのものであり、前記第2の初期化値は、前記複数のアドレスシーケンスのうちの第2のシーケンスのためのものである、請求項4に記載のアドレス発生器。
- 前記アドレス出力は、0からK−1までのアドレスシーケンスの少なくとも一部のためのものであり、
前記第1の処理ユニットは、第1の初期化値および第2の初期化値で初期化され、
前記第2の処理ユニットは、第3の初期化値および第4の初期化値で初期化される、請求項2に記載のアドレス発生器。 - 前記第1の処理ユニットは、
前記第1の加算器と、
前記第1の加算器に結合された第1のレジスタと、
前記第1のレジスタに結合された第1のマルチプレクサと、
前記第1のマルチプレクサおよび前記第1のレジスタに結合された前記減算器と、
前記減算器と結合されて前記ステージ出力を出力する第2のレジスタとを備え、
前記ステージ出力は、前記第1の加算器にフィードバックされる、請求項1に記載のアドレス発生器。 - 前記第1のレジスタは第1のシーケンスを処理し、前記第2のレジスタは第2のシーケンスを同時に処理する、請求項7に記載のアドレス発生器。
- 前記第2の処理ユニットは、
前記ステージ出力を受けるための第2の加算器と、
前記第2の加算器に結合された第3のレジスタと、
前記第3のレジスタに結合されて前記ブロックサイズKを受けるように結合された第2のマルチプレクサと、
前記第2のマルチプレクサおよび前記第3のレジスタに結合された第3の加算器と、
前記第3の加算器に結合されて前記アドレス出力を出力する第4のレジスタとを備え、
前記ブロックサイズKは前記第2の処理ユニットの前記第3の加算器に結合されて負の値を加え、
前記アドレス出力は前記第2の加算器の入力にフィードバックされる、請求項8に記載のアドレス発生器。 - アドレスを発生させるための方法であって、
第1の処理ユニットによってステップサイズとブロックサイズとを取得するステップと、
第2の処理ユニットによってブロックサイズを取得するステップと、
前記第1の処理ユニットによって第1の初期化値を取得するとともに前記第2の処理ユニットによって第2の初期化値を取得するステップと、
前記第1の処理ユニットの第1の加算器によって前記ステップサイズを差分に加算して第1の和を提供するステップと、
前記第1の和の第1の符号ビットに応答して、前記第1の処理ユニットの減算器により、前記第1の和からヌル値または前記ブロックサイズのいずれかを減算して、他の差分を提供するステップとを備え、前記他の差分はブロックサイズがKの場合に−Kから−1までの範囲内にあり、
前記第1の処理ユニットの第1のレジスタにより、前記第1の和または前記他の差分を登録して第1のステージの出力を生成するステップをさらに備え、
前記第1のステージは前記第1の処理ユニットによって与えられ、
前記他の差分を前記ステップサイズに加算するために前記他の差分を前記第1の加算器にフィードバックするステップと、
前記第2の処理ユニットの第2の加算器によって、前記第1のステージの前記出力を第3の和に加算することによって第2の和を生成するステップと、
前記第2の処理ユニットの第3の加算器によって、前記第2の和の第2の符号ビットに応答して前記ヌル値または前記ブロックサイズのいずれかを前記第2の和に加算して、他の第3の和を提供するステップとをさらに備え、前記他の第3の和は0からK−1までの範囲内にある、方法。 - 前記第2の処理ユニットの第2のレジスタによって、前記第2の和または前記他の第3の和を登録するステップと、
前記加算するステップの別の繰返しのための前記他の第3の和を前記第2の加算器にフィードバックして前記第2の和を提供するステップとをさらに備える、請求項10に記載の方法。 - 前記第1の和または前記他の差分を登録するステップは、パイプライン動作のためのそれぞれのフィードバックループ内の他の差分を登録するステップを含み、前記第2の和または前記他の第3の和を登録するステップは、パイプライン動作のためのそれぞれのフィードバックループ内の前記他の第3の和を登録するステップを含む、請求項11に記載の方法。
- 前記第1の和または前記他の差分を登録するステップは、パイプライン動作のためのそれぞれのフィードバックループ内の前記第1の和を登録するステップを含み、前記第2の和または前記他の第3の和を登録するステップは、パイプライン動作のためのそれぞれのフィードバックループ内の前記第2の和を登録するステップを含む、請求項11に記載の方法。
- 前記ステップサイズを前記差分に加算して前記第1の和を提供するステップは、前記他の差分の前記第3の和の加算によって前記第2の和を提供するための前記加算するステップと同時に実行される、請求項11に記載の方法。
- 2次置換多項式インターリービングのための前記別の第3の和を提供するステップをさらに備える、請求項11に記載の方法。
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