JP5239747B2 - 論理シミュレーションプログラム、論理シミュレーション装置、論理シミュレーション方法 - Google Patents
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Description
f(S1,S2)≠f(R1,R2)
S1=(J1?V1:R1)
S2=(J2?V2:R2)
尚、J1、J2は、所定時刻におけるジェッタ検出器から出力される信号値、R1、R2は、所定時刻における受信点から出力される信号値である。R1、R2、J1、J2は、RTLシミュレーションで得られる定数である。また、V1、V2は、制約ソルバから出力される制約されたランダム信号であり、詳細は後述する。
J_G=(T2&J_T3)|(J_T2&T3)|(J_T2&J_T3)
である。
1.ジッタ検出器生成部21は、DUT情報51から、対応する箇所の論理式g(T1,...,Tn)を得る。
2.ジッタ検出器生成部21は、論理式g(T1,...,Tn)に現れる変数「Ti」を論理式
Ji?Vi:Ti
(i=1,...,n、JiはTiに接続された1−1ジッタ検出器の出力、Viは新しい変数)
で置き換えて、新しい論理式
g(J1?Vi:Ti, ... ,Jn?Vn:Tn)
を得る。
3.ジッタ検出器生成部21は、ジッタマルチプレクサを実現する論理式jgを求める。
jg(T1,...,Tn,J1,...,Jn)=∃(V1,...,Vn).[g(J1?V1:T1,...,Jn?Vn:Tn)≠g(T1,...,Tn)]
尚、
∃y.[f(x1,...,xm,y)]=f(x1,...,xm,0)|f(x1,...,xm,1)
∃(y1,...,yn).[f(x1,...,xm,y1,...,yn)]=∃(y1,...,yn-1).[∃yn.[f(x1,...,xm,y1,...,yn)]]
である。
4.ジッタ検出器生成部21は、論理式jg(T1,...,Tn,J1,...,Jn)を実現する組合せ回路のVerilog HDL記述を出力する。
1.ジッタ検出器生成部21は、DUT情報51から、Gの論理式「T2&T3」を得る。尚、GはAND回路であるため論理式は「T2&T3」となるが、例えばOR回路である場合、論理式は「T2|T3」となる。
2.ジッタ検出器生成部21は、論理式
T2&T3
に現れる変数「T2」を論理式
J_T2?V_T2:T2
および、変数「T3」を論理式
J_T3?V_T3:T3
でそれぞれ置き換えて新しい論理式
(J_T2?V_T2:T2)&(J_T3?V_T3:T3)
を得る。
3.ジッタ検出器生成部21は、ジッタマルチプレクサを実現する論理式を求める。
∃(V_T2,V_T3).[((J_T2?V_T2:T2)&(J_T3?V_T3:T3))≠(T2&T3)]=(T2&J_T3)|(J_T2&T3)|(J_T2&J_T3)
4.ジッタ検出器生成部21は論理式
(T2&J_T3)|(J_T2&T3)|(J_T2&J_T3)
を実現する組合せ回路のVerilog HDL記述を出力する。
assign J_G = (T2 & J_T3) | (J_T2 & T3) | (J_T2 & J_T3);
1.制約ソルバ生成部22は、DUT情報51から、現在の観測点の値を示す論理式f0を得る。ここでt=0とする。
2.制約ソルバ生成部22は、論理式ftが受信点(受信FF(第2回路)の出力)を示す変数(第2回路の出力信号)で構成されていれば処理4.へ進む。
3.制約ソルバ生成部22は、論理式ftを構成する各変数(FF出力)をそのFFの入力側の論理式で置き換えて、t+1サイクル後の観測点の値を示す論理式ft+1を得る。t=t+1として、処理2.へ戻る。
4.制約ソルバ生成部22は、制約ソルバの出力V1,...,Vnに関する次の制約式を得る。
ft(J1?V1:Ri,...,Jn?Vn:Rn)≠ft(R1,...,Rn)
1.制約ソルバ生成部22は、DUT情報51から、現在の観測点の値を示す論理式f0=R6&R7を得る。
2.1.制約ソルバ生成部22は、論理式f0が受信点(受信FF(第2回路)の出力)を示す変数(第2回路の出力信号)で構成されていないので、上述処理3.の処理を実行する。
3.1.制約ソルバ生成部22は、論理式f0=R6&R7を構成するR6をFF6の入力側の論理式R4、R7をFF7の入力側の論理式R5でそれぞれ置き換えて、1サイクル後の観測点の値を示す論理式f1=R4&R5を得る。制約ソルバ生成部22は、上述2.の処理を実行する。
2.2.制約ソルバ生成部22は、論理式f1が受信点(受信FF(第2回路)の出力)を示す変数(第2回路の出力信号)で構成されているので、上述処理4.の処理を実行する。
4.制約ソルバ生成部22は、制約ソルバの出力V_R4、V_R5に関する次の制約式を得る。
((J_R4?V_R4:R4)&(J_R5?V_R5:R5))≠(R4&R5)
制約ソルバによって、上式の条件を満たすV_R4、V_R5が出力される。
((J_R4?V_R4:R4) & (J_R5?V_R5:R5)) != (R4 & R5)
としてSolverクラス内に定義されている。
(付記1) シミュレーション対象上の所定の観測点に関する情報を取得する観測点取得部と、
前記所定の観測点よりも前記シミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する第1回路と、前記所定の観測点より前記シミュレーション対象上前段かつ前記第1回路より後段であり、前記所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する第2回路とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出回路に関する情報を生成するジッタ検出回路生成部と、
前記所定の観測点で出力される信号を前記第2回路の出力信号の論理式で作成し、該論理式および前記ジッタ検出回路の出力信号に基づき、該ジッタ検出回路の出力信号と前記第2回路の出力信号とによって制約された制約信号を出力する制約回路に関する情報を生成する制約回路生成部と、
を備える論理シミュレーション装置。
(付記2) 付記1に記載の論理シミュレーション装置において、さらに、
前記ジッタ検出回路生成部、前記制約回路生成部は、信号受け渡しの時間変動が発生する範囲に生成することを特徴とする論理シミュレーション装置。
(付記3) 付記1に記載の論理シミュレーション装置において、
前記ジッタ検出回路生成部は、さらに、前記第1回路が複数であり前記第2回路が単数である場合、前記第1回路それぞれに基づき生成したジッタ検出回路それぞれの一つ後の段に、該ジッタ検出回路それぞれからの出力信号、および前記第1回路それぞれからの出力信号に基づいた信号を前記第2回路に出力するマルチプレクサ回路に関する情報を生成することを特徴とする論理シミュレーション装置。
(付記4) 付記1に記載の論理シミュレーション装置において、
前記制約回路生成部は、制約信号をV、前記第2回路からの出力信号をR、前記ジッタ検出回路からの出力信号をJとした場合、
(J?V:R)≠(R)
を満たす信号を出力する制約回路に関する情報を生成することを特徴とする論理シミュレーション装置。
(付記5) シミュレーション対象上の所定の観測点に関する情報を取得する観測点取得ステップと、
前記所定の観測点よりも前記シミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する第1回路と、前記所定の観測点より前記シミュレーション対象上前段かつ前記第1回路より後段であり、前記所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する第2回路とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出回路に関する情報を生成するジッタ検出回路生成ステップと、
前記所定の観測点で出力される信号を前記第2回路の出力信号の論理式で作成し、該論理式および前記ジッタ検出回路の出力信号に基づき、該ジッタ検出回路の出力信号と前記第2回路の出力信号とによって制約された制約信号を出力する制約回路に関する情報を生成する制約回路生成ステップと、
をコンピュータに実行させる論理シミュレーションプログラム。
(付記6) 付記5に記載の論理シミュレーションプログラムにおいて、さらに、
前記ジッタ検出回路生成ステップ、前記制約回路生成ステップは、信号受け渡しの時間変動が発生する範囲に生成することを特徴とする論理シミュレーションプログラム。
(付記7) 付記5に記載の回路論理シミュレーションプログラムにおいて、
前記ジッタ検出回路生成ステップは、さらに、前記第1回路が複数であり前記第2回路が単数である場合、前記第1回路それぞれに基づき生成したジッタ検出回路それぞれの一つ後の段に、該ジッタ検出回路それぞれからの出力信号、および前記第1回路それぞれからの出力信号に基づいた信号を前記第2回路に出力するマルチプレクサ回路に関する情報を生成することを特徴とする論理シミュレーションプログラム。
(付記8) 付記5に記載の論理シミュレーションプログラムにおいて、
前記制約回路生成ステップは、制約信号をV、前記第2回路からの出力信号をR、前記ジッタ検出回路からの出力信号をJとした場合、
(J?V:R)≠(R)
を満たす信号を出力する制約回路に関する情報を生成することを特徴とする論理シミュレーションプログラム。
(付記9)
シミュレーション対象上の所定の観測点に関する情報を取得する観測点取得ステップと、
前記所定の観測点よりも前記シミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する第1回路と、前記所定の観測点より前記シミュレーション対象上前段かつ前記第1回路より後段であり、前記所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する第2回路とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出回路に関する情報を生成するジッタ検出回路生成ステップと、
前記所定の観測点で出力される信号を前記第2回路の出力信号の論理式で作成し、該論理式および前記ジッタ検出回路の出力信号に基づき、該ジッタ検出回路の出力信号と前記第2回路の出力信号とによって制約された制約信号を出力する制約回路に関する情報を生成する制約回路生成ステップと、
を実行する論理シミュレーション方法。
(付記10) 付記9に記載の論理シミュレーション方法において、さらに、
前記ジッタ検出回路生成ステップ、前記制約回路生成ステップは、信号受け渡しの時間変動が発生する範囲に生成することを特徴とする論理シミュレーション方法。
(付記11) 付記9に記載の論理シミュレーション方法において、
前記ジッタ検出回路生成ステップは、さらに、前記第1回路が複数であり前記第2回路が単数である場合、前記第1回路それぞれに基づき生成したジッタ検出回路それぞれの一つ後の段に、該ジッタ検出回路それぞれからの出力信号、および前記第1回路それぞれからの出力信号に基づいた信号を前記第2回路に出力するマルチプレクサ回路に関する情報を生成することを特徴とする論理シミュレーション方法。
(付記12) 付記9に記載の論理シミュレーション方法において、
前記制約回路生成ステップは、制約信号をV、前記第2回路からの出力信号をR、前記ジッタ検出回路からの出力信号をJとした場合、
(J?V:R)≠(R)
を満たす信号を出力する制約回路に関する情報を生成することを特徴とする論理シミュレーション方法。
Claims (6)
- シミュレーション対象上の所定の観測点に関する情報を取得する観測点取得ステップと、
前記所定の観測点よりも前記シミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する第1回路と、前記所定の観測点より前記シミュレーション対象上前段かつ前記第1回路より後段であり、前記所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する第2回路とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出回路に関する情報を生成するジッタ検出回路生成ステップと、
前記所定の観測点で出力される信号を前記第2回路の出力信号の論理式で作成し、該論理式および前記ジッタ検出回路の出力信号に基づき、該ジッタ検出回路の出力信号と前記第2回路の出力信号とによって制約された制約信号を出力する制約回路に関する情報を生成する制約回路生成ステップと、
をコンピュータに実行させる論理シミュレーションプログラム。 - 請求項1に記載の論理シミュレーションプログラムにおいて、さらに、
前記ジッタ検出回路生成ステップ、前記制約回路生成ステップは、信号受け渡しの時間変動が発生する範囲に生成することを特徴とする論理シミュレーションプログラム。 - 請求項1に記載の回路論理シミュレーションプログラムにおいて、
前記ジッタ検出回路生成ステップは、さらに、前記第1回路が複数であり前記第2回路が単数である場合、前記第1回路それぞれに基づき生成したジッタ検出回路それぞれの一つ後の段に、該ジッタ検出回路それぞれからの出力信号、および前記第1回路それぞれからの出力信号に基づいた信号を前記第2回路に出力するマルチプレクサ回路に関する情報を生成することを特徴とする論理シミュレーションプログラム。 - 請求項1に記載の論理シミュレーションプログラムにおいて、
前記制約回路生成ステップは、制約信号をV、前記第2回路からの出力信号をR、前記ジッタ検出回路からの出力信号をJとした場合、
(J?V:R)≠(R)
を満たす信号を出力する制約回路に関する情報を生成することを特徴とする論理シミュレーションプログラム。 - シミュレーション対象上の所定の観測点に関する情報を取得する観測点取得部と、
前記所定の観測点よりも前記シミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する第1回路と、前記所定の観測点より前記シミュレーション対象上前段かつ前記第1回路より後段であり、前記所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する第2回路とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出回路に関する情報を生成するジッタ検出回路生成部と、
前記所定の観測点で出力される信号を前記第2回路の出力信号の論理式で作成し、該論理式および前記ジッタ検出回路の出力信号に基づき、該ジッタ検出回路の出力信号と前記第2回路の出力信号とによって制約された制約信号を出力する制約回路に関する情報を生成する制約回路生成部と、
を備える論理シミュレーション装置。 - コンピュータを用いて実行する論理シミュレーション方法であって、
前記コンピュータが備えるプロセッサが、シミュレーション対象上の所定の観測点に関する情報を取得し前記コンピュータが備えるメモリに書き込む観測点取得ステップと、
前記プロセッサが、前記所定の観測点よりも前記シミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する第1回路と、前記所定の観測点より前記シミュレーション対象上前段かつ前記第1回路より後段であり、前記所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する第2回路とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出回路に関する情報を生成し前記メモリに書き込むジッタ検出回路生成ステップと、
前記プロセッサが、前記所定の観測点で出力される信号を前記第2回路の出力信号の論理式で作成し、該論理式および前記ジッタ検出回路の出力信号に基づき、該ジッタ検出回路の出力信号と前記第2回路の出力信号とによって制約された制約信号を出力する制約回路に関する情報を生成し前記メモリに書き込む制約回路生成ステップと、
を実行する論理シミュレーション方法。
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