JP5239747B2 - 論理シミュレーションプログラム、論理シミュレーション装置、論理シミュレーション方法 - Google Patents

論理シミュレーションプログラム、論理シミュレーション装置、論理シミュレーション方法 Download PDF

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Description

本発明は、ハードウェアの論理設計がその仕様を満たしているか否かを確認する論理シミュレーションプログラム、論理シミュレーション装置、論理シミュレーション方法に関する。
近年のハードウェアは複数のクロックドメイン（特定のクロック信号またはそれを分周したクロック信号に従う同期回路の領域）で構成されるのが一般的であり、異なるクロックドメイン間での信号受け渡し（ＣＤＣ: Clock Domain Crossing）の仕組みに関する検証が重要になっている。その有力な手段として、ＣＤＣの影響を論理のレベルでモデル化したシミュレーション（ＣＤＣシミュレーション）が注目されている。
図１４（ａ）に、クロックドメインの配置例を示し、図１４（ｂ）に横軸を時間とした図１４（ａ）における各信号の出力タイミングを示す。尚、クロック信号であるＣＬＫ１とＣＬＫ２は互いに独立したクロックソースを持つものとする。ＲＴＬ（Register Transfer Level）の設計の段階では、Ａ１とＢ１の信号変化がどのような順序／タイミングでクロックドメイン２に到達するか予測できない。また、ＣＬＫ１とＣＬＫ２とは異なるタイミングでクロックドメイン１、クロックドメイン２に入力されるため、信号変化がＳｅｔｕｐ Ｔｉｍｅ違反／Ｈｏｌｄ Ｔｉｍｅ違反を起こすことが避けられない。図１４での構成では、Ｂ２信号の出力タイミングが非決定的（ランダム）となるメタステーブル状態となる。
他の例を図１５を参照しつつ説明する。図１５（ａ）の例は上述同様メタステーブル状態によって受信ドメイン全体に予測不能な動作が引き起こされる。メタステーブル状態を解消するため、図１５（ｂ）にて示すように、同じクロックソースを持つＣＬＫ２を２段受けし、２ＦＦシンクロナイザ（ＦＦ：Flip Flop）の構成にすることで、安定した論理値を得ることができる。しかし、かかる構成でも、信号が入力されるタイミングは１サイクル分のズレを伴うものであり、サイクル単位のランダムなタイミング変動すなわちＣＤＣジッタとして残る。
このようにＣＤＣジッタが残っている場合、例えば図１６に示す回路構成のようにＶａｌｉｄ信号の出力タイミングでＤＡＴＡ信号を受け取る回路構成である場合、送信側はＶａｌｉｄ＝１のタイミングでＤＡＴＡ＝１を送ろうとしたが、ＣＤＣジッタの影響で受信側はＤＡＴＡ＝０が送られてきたと誤認識してしまう障害が発生する。
よって、ＲＴＬシミュレーションにおいてはＤＵＴ（Design Under Test(テスト対象)）の出力に仕様違反が無いことがチェックされるが、ＤＵＴの回路構成に対しシミュレーションによる検証を行う際、さらに、ＣＤＣジッタに起因する障害を検出するためＣＤＣジッタを考慮した特別なシミュレーション手法が必要となる。
従来のＣＤＣシミュレーション手法の例を図１７を参照しつつ説明する。例えば図１７（ａ）にて示すようにクロックソースの異なる２つのクロック信号に基づき信号ｑ２が出力される回路構成である場合、従来のＣＤＣシミュレーションにおいてはＣＤＣジッタを考慮した回路構成とするため図１７（ｂ）の回路構成としてシミュレーションを実施する。
すなわち、従来のＣＤＣシミュレーションでは、まず、ランダム値（０または１）の信号であるｊｉｔｔｅｒ＿Ｒ１信号と、クロックタイミングの差異をチェックするｉｎ＿ｐｈａｓｅ信号に基づいた信号によって信号ｓを出力するか否かを判定するセレクタを実際のテスト回路上に組み込み、その後シミュレーションを実施するものである。
図１８にて示したフローチャートに基づき、従来のシミュレーション手法について説明する。
まず、従来のシミュレーション装置は、ＤＵＴに対し通常の論理シミュレーション（ＲＴＬシミュレーション）を実行する（Ｓ１０１）。ここで、何かしら配置構成上のエラーが検出された場合（Ｓ１０２、Ｙｅｓ）、回路修正が行われることで（Ｓ１０９）、処理はＳ１０１に戻る。一方、エラーが検出されなかった場合（Ｓ１０２、Ｎｏ）、ラインガバレッジ等、ガバレッジの基準を満たしているかの判定がなされる（Ｓ１０３）。ガバレッジ不足である場合（Ｓ１０３、Ｙｅｓ）、入力パターンが追加され（Ｓ１０８）、処理はＳ１０１へ戻る。
ガバレッジの基準を満たしている場合（Ｓ１０３、Ｎｏ）、例えば図１７（ｂ）に記載の構成等にすることでＣＤＣシミュレーションが実施される（Ｓ１０４）。ＣＤＣシミュレーションの結果がエラーである場合（Ｓ１０５、Ｙｅｓ）、回路修正がなされる（Ｓ１０９）。エラーが検出されなかった場合（Ｓ１０５、Ｎｏ）、ガバレッジに関する評価がなされ、ガバレッジ不足でない場合（Ｓ１０６、Ｎｏ）、シミュレーションは終了する。
一方、ガバレッジ不足である場合（Ｓ１０６、Ｙｅｓ）、ＣＤＣシミュレーションにおける乱数系列の変更がなされ（Ｓ１０７）、再度ＣＤＣシミュレーション処理が実施される（Ｓ１０４へ）。また、状況によっては入力パターンの見直しが必要な場合もある（Ｓ１０６、ＹｅｓからＳ１０８へ）。
また、本発明の関連ある従来技術として、以下の文献が開示されている。
特開２００５−２８４４２６号公報 特開２００３−２３３６３８号公報 特開２００１−２２９２１１号公報 T. Ly, N. Hand, and C. K. Kwok, "Formally Verifying Clock Domain Crossing Jitter Using Assertion-Based Verification," in Proc. Design and Verification Conference and Exhibition, 2004. M. Litterick, "Pragmatic Simulation-Based Verification of Clock Domain Crossing Signals and Jitter Using SystemVerilog Assertions," in Proc. Design and Verification Conference and Exhibition, 2006.
ＣＤＣシミュレーションでは、あるクロックドメインから他のクロックドメインへの信号変化の伝播に対して、受信レジスタにおけるサイクル単位のタイミング変動やパルスの消滅／発生といったランダムな影響が付加される。これは一般に、上述したようにＣＤＣの影響を受けると判定された（判定は方式よって異なる）一定の期間、受信レジスタの値をランダム値で置き換えることによって実現されている。
ところが、多くの論理障害は複数箇所のＣＤＣ信号の変化や同じＣＤＣ信号の複数回の変化が関連して現れる。
例えば図１９（ａ）にて示した回路において、ＲＴＬシミュレーション結果では観測点Ｆでの信号変化は見られないものの（図１９（ｂ）の左図参照）、実際にＣＤＣジッタも考慮したＲＴＬ＋ＣＤＣモデルのシミュレーションを行った場合、図１９におけるＳ４、Ｓ５、Ｓ６のクロック信号の入力タイミングによっては観測点Ｆで何らかの信号変化が生ずるパターンが存在する（例えば図１９（ｂ）の右図参照）。
この観測点Ｆにおける信号変化の有無を検出する場合、従来のＣＤＣシミュレーションでは一つのシミュレーションパターンに対して２n通り行う必要がでてくる（図１９の例ではＳ４、Ｓ５、Ｓ６で２3＝８パターン）。すなわち、図１８のフローチャートにおけるＳ１０６からＳ１０７への処理が２n通り発生し、ＣＤＣシミュレーション処理（Ｓ１０４）を２n通り行う必要がでてくる。さらに、これら全てのパターンを実施しても、実際に観測点での信号変化は現れない場合もあり、結果としてＣＤＣシミュレーションの実施を行っても意味が無かったという場合も生じえる。
また、近年の回路の複雑化、多段数化に伴い、一つのシミュレーションパターンに対して膨大な回数のＣＤＣシミュレーションを実施する必要があり、これが検証コスト上昇や検証品質低下の原因となっている。
本発明は上述した問題点を解決するためになされたものであり、注目すべき後段信号への制約条件を加えた論理シミュレーションプログラム、論理シミュレーション装置、論理シミュレーション方法を提供することを目的とする。
論理シミュレーションプログラムは、シミュレーション対象上の所定の観測点に関する情報を取得する観測点取得ステップと、前記所定の観測点よりも前記シミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する第１回路と、前記所定の観測点より前記シミュレーション対象上前段かつ前記第１回路より後段であり、前記所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する第２回路とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出回路に関する情報を生成するジッタ検出回路生成ステップと、前記所定の観測点で出力される信号を前記第２回路の出力信号の論理式で作成し、該論理式および前記ジッタ検出回路の出力信号に基づき、該ジッタ検出回路の出力信号と前記第２回路の出力信号とによって制約された制約信号を出力する制約回路に関する情報を生成する制約回路生成ステップと、をコンピュータに実行させる。
論理シミュレーション装置は、シミュレーション対象上の所定の観測点に関する情報を取得する観測点取得部と、前記所定の観測点よりも前記シミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する第１回路と、前記所定の観測点より前記シミュレーション対象上前段かつ前記第１回路より後段であり、前記所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する第２回路とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出回路に関する情報を生成するジッタ検出回路生成部と、前記所定の観測点で出力される信号を前記第２回路の出力信号の論理式で作成し、該論理式および前記ジッタ検出回路の出力信号に基づき、該ジッタ検出回路の出力信号と前記第２回路の出力信号とによって制約された制約信号を出力する制約回路に関する情報を生成する制約回路生成部と、を備える。
論理シミュレーション方法は、シミュレーション対象上の所定の観測点に関する情報を取得する観測点取得ステップと、前記所定の観測点よりも前記シミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する第１回路と、前記所定の観測点より前記シミュレーション対象上前段かつ前記第１回路より後段であり、前記所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する第２回路とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出回路に関する情報を生成するジッタ検出回路生成ステップと、前記所定の観測点で出力される信号を前記第２回路の出力信号の論理式で作成し、該論理式および前記ジッタ検出回路の出力信号に基づき、該ジッタ検出回路の出力信号と前記第２回路の出力信号とによって制約された制約信号を出力する制約回路に関する情報を生成する制約回路生成ステップと、を実行する。
注目すべき観測点への影響を表現した制約条件を加えることで、従来技術では考慮されなかった、ランダム値選択の基準として第２回路より後段の回路への影響をも考慮することができる。これにより、注目した信号に関して１回のシミュレーションで確実に検証することができる。
図１に、本実施の形態におけるＣＤＣシミュレーション装置（論理シミュレーション装置）の構成を示す。ＣＤＣシミュレーション装置１００は、検証対象の回路情報であるＤＵＴ情報５１からＣＤＣに関する情報であるＣＤＣ情報５２を抽出するＣＤＣ情報抽出部１を備える。また、ＣＤＣシミュレーション装置１００は、信号の変化の有無を調査したいシミュレーション対象（本実施の形態ではシミュレーションを実施する対象である物理的回路基板に関する情報）上のポイントの情報である観測点情報５６を保持する。ＣＤＣシミュレーション装置１００は、観測点情報５６およびＣＤＣ情報５２に基づきＣＤＣモデル（ＣＤＣジッタを考慮した所定の回路情報）を生成し、検証対象の回路情報であるＤＵＴ情報５１に付加することでＤＵＴ＋ＣＤＣモデル５３を生成するＣＤＣモデル生成部２を備える。尚、観測点情報５６はユーザによって入力される情報、または外部システムから取得される情報であるものとするが、ＣＤＣ情報抽出部１によって生成されてもよい。
また、ＣＤＣシミュレーション装置１００は、仮想的な環境データであるテストベンチ５４と、ＤＵＴ＋ＣＤＣモデル５３とに基づきシミュレーション対象の検証を行い、検証の可否結果であるシミュレーション結果５５を出力するシミュレータ３を備える。
尚、ＤＵＴ情報５１、ＣＤＣ情報５２、観測点情報５６、ＤＵＴ＋ＣＤＣモデル５３、テストベンチ５４、シミュレーション結果５５は、ＣＤＣシミュレーション装置内のデータベースに保持されているものとする。また、ＤＵＴ情報５１、ＣＤＣ情報５２、テストベンチ５４、シミュレーション結果５５は従来のデータ構成そのままを使用する。またＣＤＣ情報抽出部１、シミュレータ３も従来の構成そのままである。
ＣＤＣモデル生成部２は、観測点取得部２０、ジッタ検出器生成部２１（ジッタ検出回路生成部）、制約ソルバ生成部２２（制約回路生成部）を備える。
観測点取得部２０は、観測点情報５６をＣＤＣシミュレーション装置１００内のデータベースから取得する。
ジッタ検出器生成部２１は、観測点情報５６にて示される観測点よりもシミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する回路（第１回路とする）と、観測点よりシミュレーション対象上前段かつ第１回路より後段であり、上述した所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する回路（第２回路とする）とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出器（ジッタ検出回路）に関する情報を生成する。
制約ソルバ生成部２２は、上述の観測点で出力される信号を第２回路の出力信号の論理式で作成し、論理式およびジッタ検出器の出力信号に基づき、ジッタ検出器の出力信号と第２回路の出力信号とによって制約された制約信号を出力する制約ソルバおよびセレクタ回路によって構成される回路（制約回路）に関する情報を生成する。
これらジッタ検出器生成部２１、制約ソルバ生成部２２は、信号受け渡しの時間変動が発生している範囲（以下、必要に応じＣＤＣ部分と称す）にジッタ検出器、制約ソルバ、セレクタ回路に関する情報を生成する。尚、ジッタ検出器、制約ソルバ、セレクタ回路に関する情報は、本実施の形態ではVerilogハードウェア記述言語（Verilog HDL）によるソフトウェア的な記述を含んだシミュレーションモデルであり、その具体的内容については後述する。またＣＤＣシミュレーション装置１００は物理的な回路基板に関する情報に対しシミュレーションを行うものである。よって、本実施の形態上、「回路を生成する」等の記載は回路のハードウェアを物理的に生成するものではなく、「シミュレーションモデルを生成する」等の意味であることに留意する。
次に、本実施の形態のＣＤＣモデルの概念について、図２を参照しつつ説明する。ＣＤＣモデル生成部２は、例えば図２（ａ）によって示したＣＤＣ部分を有する回路に対し、図２（ｂ）によって示すＣＤＣモデルを生成する。すなわち、受信点へのＣＤＣジッタの挿入可否を判定するジッタ検出器（図中は「Jitter Detector」と表記。以下同じ）、観測点Ｆに影響が伝わる受信点を選択する制約ソルバ（図中は「Constraint Solver」と表記。以下同じ）、およびセレクタが配置される。また、制約ソルバおよびセレクタによって、以下の条件を満たす信号が送信される。
ｆ（Ｓ1，Ｓ2）≠ｆ（Ｒ1，Ｒ2）
Ｓ1＝（Ｊ1？Ｖ1：Ｒ1）
Ｓ2＝（Ｊ2？Ｖ2：Ｒ2）
尚、Ｊ1、Ｊ2は、所定時刻におけるジェッタ検出器から出力される信号値、Ｒ1、Ｒ2は、所定時刻における受信点から出力される信号値である。Ｒ1、Ｒ2、Ｊ1、Ｊ2は、ＲＴＬシミュレーションで得られる定数である。また、Ｖ1、Ｖ2は、制約ソルバから出力される制約されたランダム信号であり、詳細は後述する。
尚、Ｓ＝（Ｊ？Ｖ：Ｒ）の表記は、Ｊが真（値１）であれば信号ＶがＳとして出力され、Ｊが偽（値０）であれば信号ＲがＳとして出力されることを意味する。
尚、本実施の形態では、後段に同じ観測点（観測点Ｆ）を持つ複数の受信点を同時に考慮する。また、このように送信点から観測点までの回路情報を使用する。
以下、検証対象である回路構成の具体的な例を挙げ説明する。
図３に、検証対象となる回路構成を示す。所定の観測点であるＦにおけるＣＤＣ部分は、図３の破線枠で示した範囲となるため、破線範囲内でのＣＤＣモデルの生成について説明する。
図４、図５に、本具体例で使用する各種データを示す。まず、各ＦＦ（ＦＦ：Flip Flop）に関する情報として、ＦＦごとに割り振られた識別名（名前）、当該ＦＦに入力されるクロック、および当該ＦＦに対する入力信号および出力信号の識別子がＤＵＴ情報５１として保持されている（図４（ａ）参照）。また、組合せ論理回路の情報として、組合せ回路の識別名（名前）、および組合わせ定義がＤＵＴ情報５１として保持されている（図４（ｂ）参照）。
また、ＣＤＣに関する情報として、ＣＤＣの識別名（名前）、送信する側のＦＦ（すなわち前段のＦＦ）、および受信する側のＦＦ（すなわち後段のＦＦ）がＣＤＣ情報５２として保持されている（図５（ａ）参照）。尚、ＣＤＣ情報５２は、ＣＤＣ情報抽出部１がＤＵＴ情報５１内のＦＦリスト（図４(ａ)）に基づき抽出することで得られる。さらに、観測点に関する情報として、観測点の識別名（名前）が観測点情報５６として保持されている（図５（ｂ）参照）。
図６に、上述図３にて示した回路に対し、ＣＤＣモデル生成部２による処理を適用させたＣＤＣモデルを示す。ジッタ検出器生成部２１によって、ＦＦ１からＦＦ４間のジッタ検出器として１−１ジッタ検出器（１−１Jitter Detector）が生成され、またＦＦ２、ＦＦ３からＦＦ５間のジッタ検出器としてＮ−１ジッタ検出器（Ｎ−１Jitter Detector）が生成される。また、１−１ジッタ検出器から出力される信号であるＪ＿Ｒ４、ＦＦ４から出力される信号であるＲ４、Ｎ−１ジッタ検出器から出力される信号であるＪ＿Ｒ５、およびＦＦ５から出力される信号であるＲ５を入力し、これら信号に基づき所定の制約を加えたランダム信号Ｖ＿Ｒ４、Ｖ＿Ｒ５を出力する制約ソルバが制約ソルバ生成部２２によって生成される。
また、制約ソルバ生成部２２によって、Ｊ＿Ｒ４が１である場合にＶ＿Ｒ４信号をＳ＿Ｒ４として出力し、Ｊ＿Ｒ４が０である場合にＲ４をＳ＿Ｒ４として出力するセレクタが生成され、またＪ＿Ｒ５が１である場合にＶ＿Ｒ５の信号をＳ＿Ｒ５として出力し、Ｊ＿Ｒ５が０である場合にＲ５をＳ＿Ｒ５として出力するセレクタが生成される。
以下、１−１ジッタ検出器、１−Ｎジッタ検出器、制約ソルバの詳細について、本具体例に則して説明する。
まず、１−１ジッタ検出器について説明する。図７は１−１ジッタ検出器をVerilogハードウェア記述言語（Verilog HDL）上のモジュール「ＪｉｔｔｅｒＤｅｔｅｃｔｏｒ（）」（ジッタ検出回路に関する情報）として記載した例を示すものである。図７（ａ）は、信号Ｔの値が変化した場合、一定時間（ＰＥＲＩＯＤ＝１）だけ出力Ｅを有効（値１）にする１−１ジッタ検出器の例であり、図７（ｂ）は、信号Ｔの値が変化した場合、クロックの立ち上がりエッジが到達するまで出力を有効（値１）にする１−１ジッタ検出器の例である。尚、図７に記載の各変数を図６の構成に照らしあわせると、Ｔ＝Ｔ１、Ｅ＝Ｊ＿Ｒ４、ＲＸ＿ＣＬＫ＝ＣＬＫ２の関係になる。
ジッタ検出器生成部２１は、このＪｉｔｔｅｒＤｅｔｅｃｔｏｒ（）モジュールを、ＤＵＴ情報としてVerilog HDLで記載されている予め容易されたファイルに追記することで生成する。
次に、Ｎ−１ジッタ検出器について説明する。図８に、Ｎ−１ジッタ検出器内の構成を示す。Ｎ−１ジッタ検出器は、ＦＦ２からの信号であるＴ２を受信しＪ＿Ｔ２の信号を出力する１−１ジッタ検出器、およびＦＦ３からの信号であるＴ３を受信しＪ＿Ｔ３の信号を出力する１−１ジッタ検出器を有する。尚、１−１ジッタ検出器は上述にて説明したものである。また、Ｎ−１ジッタ検出器は、Ｔ２、Ｊ＿Ｔ２、Ｔ３、Ｊ＿Ｔ３の信号を受信し、Ｊ＿Ｇを出力するジッタマルチプレクサ（マルチプレクサ回路）を有する。ジッタマルチプレクサの出力条件は、
Ｊ＿Ｇ＝（Ｔ２＆Ｊ＿Ｔ３）｜（Ｊ＿Ｔ２＆Ｔ３）｜（Ｊ＿Ｔ２＆Ｊ＿Ｔ３）
である。
ここで、ジッタ検出器生成部２１によるジッタマルチプレクサの出力条件式について、一般の論理式および一般の論理式を本具体例に適用させた式に分けて説明する。
まず、一般の論理式について説明する。一般の論理式は、以下の順で生成される。
１．ジッタ検出器生成部２１は、ＤＵＴ情報５１から、対応する箇所の論理式ｇ(Ｔ１,...,Ｔｎ)を得る。
２．ジッタ検出器生成部２１は、論理式ｇ(Ｔ１,...,Ｔｎ)に現れる変数「Ｔｉ」を論理式
Ｊｉ？Ｖｉ:Ｔｉ
（ｉ=１,...,ｎ、ＪｉはＴｉに接続された１−１ジッタ検出器の出力、Ｖｉは新しい変数）
で置き換えて、新しい論理式
ｇ(Ｊ１？Ｖｉ:Ｔｉ, ... ,Ｊｎ？Ｖｎ：Ｔｎ)
を得る。
３．ジッタ検出器生成部２１は、ジッタマルチプレクサを実現する論理式ｊｇを求める。
ｊｇ(Ｔ１,...,Ｔｎ,Ｊ１,...,Ｊｎ)＝∃(Ｖ１,...,Ｖｎ).[ｇ（Ｊ１？Ｖ１：Ｔ１,...,Ｊｎ？Ｖｎ：Ｔｎ)≠ｇ(Ｔ１,...,Ｔｎ）]
尚、
∃y.[f(x1,...,xm,y)]=f(x1,...,xm,0)|f(x1,...,xm,1)
∃(y1,...,yn).[f(x1,...,xm,y1,...,yn)]=∃(y1,...,yn-1).[∃yn.[f(x1,...,xm,y1,...,yn)]]
である。
４．ジッタ検出器生成部２１は、論理式ｊｇ(Ｔ１,...,Ｔｎ,Ｊ１,...,Ｊｎ)を実現する組合せ回路のVerilog HDL記述を出力する。
上述の一般の論理式を本具体例に適用させた論理式の生成手順は、以下の通りとなる
１．ジッタ検出器生成部２１は、ＤＵＴ情報５１から、Ｇの論理式「Ｔ２＆Ｔ３」を得る。尚、ＧはＡＮＤ回路であるため論理式は「Ｔ２＆Ｔ３」となるが、例えばＯＲ回路である場合、論理式は「Ｔ２｜Ｔ３」となる。
２．ジッタ検出器生成部２１は、論理式
Ｔ２＆Ｔ３
に現れる変数「Ｔ２」を論理式
Ｊ＿Ｔ２？Ｖ＿Ｔ２：Ｔ２
および、変数「Ｔ３」を論理式
Ｊ＿Ｔ３？Ｖ＿Ｔ３：Ｔ３
でそれぞれ置き換えて新しい論理式
(Ｊ＿Ｔ２？Ｖ＿Ｔ２：Ｔ２)＆(Ｊ＿Ｔ３？Ｖ＿Ｔ３：Ｔ３)
を得る。
３．ジッタ検出器生成部２１は、ジッタマルチプレクサを実現する論理式を求める。
∃(Ｖ＿Ｔ２,Ｖ＿Ｔ３)．[((Ｊ＿Ｔ２？Ｖ＿Ｔ２：Ｔ２)＆(Ｊ＿Ｔ３？Ｖ＿Ｔ３：Ｔ３))≠(Ｔ２＆Ｔ３)]=(Ｔ２＆Ｊ＿Ｔ３)|(Ｊ＿Ｔ２＆Ｔ３)|(Ｊ＿Ｔ２＆Ｊ＿Ｔ３)
４．ジッタ検出器生成部２１は論理式
(Ｔ２＆Ｊ＿Ｔ３)|(Ｊ＿Ｔ２＆Ｔ３)|(Ｊ＿Ｔ２＆Ｊ＿Ｔ３)
を実現する組合せ回路のVerilog HDL記述を出力する。
assign J＿G = (T2 & J＿T3) | (J＿T2 & T3) | (J＿T2 & J＿T3);
次に、制約ソルバ生成部２２による制約ソルバに与える制約式の生成手順について説明する。本生成手順についても一般の制約式および本具体例に適用させた制約式に分けて説明する。
まず、一般の制約式について説明する。一般の制約式は以下の順で生成される。
１．制約ソルバ生成部２２は、ＤＵＴ情報５１から、現在の観測点の値を示す論理式ｆ0を得る。ここでｔ＝０とする。
２．制約ソルバ生成部２２は、論理式ｆtが受信点（受信ＦＦ（第２回路）の出力）を示す変数（第２回路の出力信号）で構成されていれば処理４．へ進む。
３．制約ソルバ生成部２２は、論理式ｆtを構成する各変数（ＦＦ出力）をそのＦＦの入力側の論理式で置き換えて、ｔ＋１サイクル後の観測点の値を示す論理式ｆt+1を得る。ｔ＝ｔ＋１として、処理２．へ戻る。
４．制約ソルバ生成部２２は、制約ソルバの出力Ｖ１,...,Ｖｎに関する次の制約式を得る。
ｆt(Ｊ１？Ｖ１：Ｒｉ,...,Ｊｎ？Ｖｎ：Ｒｎ)≠ｆt(Ｒ１,...,Ｒｎ)
上述の一般の制約式の生成手法を本具体例に適用させた場合、以下の手順となる。
１．制約ソルバ生成部２２は、ＤＵＴ情報５１から、現在の観測点の値を示す論理式ｆ0＝Ｒ６＆Ｒ７を得る。
２．１．制約ソルバ生成部２２は、論理式ｆ0が受信点（受信ＦＦ（第２回路）の出力）を示す変数（第２回路の出力信号）で構成されていないので、上述処理３．の処理を実行する。
３．１．制約ソルバ生成部２２は、論理式ｆ0＝Ｒ６＆Ｒ７を構成するＲ６をＦＦ６の入力側の論理式Ｒ４、Ｒ７をＦＦ７の入力側の論理式Ｒ５でそれぞれ置き換えて、１サイクル後の観測点の値を示す論理式ｆ1＝Ｒ４＆Ｒ５を得る。制約ソルバ生成部２２は、上述２．の処理を実行する。
２．２．制約ソルバ生成部２２は、論理式ｆ1が受信点（受信ＦＦ（第２回路）の出力）を示す変数（第２回路の出力信号）で構成されているので、上述処理４．の処理を実行する。
４．制約ソルバ生成部２２は、制約ソルバの出力Ｖ＿Ｒ４、Ｖ＿Ｒ５に関する次の制約式を得る。
((Ｊ＿Ｒ４？Ｖ＿Ｒ４：Ｒ４)＆(Ｊ＿Ｒ５？Ｖ＿Ｒ５：Ｒ５))≠(Ｒ４＆Ｒ５)
制約ソルバによって、上式の条件を満たすＶ＿Ｒ４、Ｖ＿Ｒ５が出力される。
図９は制約ソルバをVerilog HDL上のモジュール「ＣｏｎｓｔｒａｉｎｔＳｏｌｖｅｒ（）」として記載した例を示すものである。
Ｓｏｌｖｅｒクラス内に、ランダム値の変数であるＶ＿Ｒ４、Ｖ＿Ｒ５が宣言され、また制約式も
((J＿R4?V＿R4:R4) & (J＿R5?V＿R5:R5)) != (R4 & R5)
としてＳｏｌｖｅｒクラス内に定義されている。
Ｓｏｌｖｅｒクラスのオブジェクトｓが生成され、入力された信号値であるＲ４、Ｒ５、Ｊ＿Ｒ４、Ｊ＿Ｒ５がオブジェクトｓ内のそれぞれに対し代入される。
オブジェクトｓのrandomizeメソッドによって、オブジェクトｓ内のＶ＿Ｒ４、Ｖ＿Ｒ５に０または１のランダム値が代入され、またｉｆ文によって上述の制約式の評価がなされる。ここで、評価結果が真（値１）である場合は変数coveredに１が代入される。
その後、制約式の条件を満たすＶ＿Ｒ４、Ｖ＿Ｒ５がoutputとしてＣｏｎｓｔｒａｉｎｔＳｏｌｖｅｒ（）の外部に出力される。尚、covered = 1である場合は、制約式の条件を満たすＶ＿Ｒ４、Ｖ＿Ｒ５が見つかったことを意味する。変数coveredの値をガバレッジ基準の一つとして、例えば図１８のＳ１０６における評価対象とすることで、乱数系列変更の処理へ進まずにすみ、注目した信号に関して１回のシミュレーションで確実に検証することができる。
図１０、図１１のフローチャートに基づき、本実施の形態の動作を示す。
ジッタ検出器生成部２１は、ＣＤＣリストから項目を一つ取得する（Ｓ１）。ジッタ検出器生成部２１は、送信ＦＦ（第１回路）が複数か否かを判定する（Ｓ２）。ここで、複数である場合（Ｓ２、ＹＥＳ）、ジッタ検出器生成部２１は、Ｎ−１ジッタ検出器をＶｅｒｌｏｇＨＤＬ言語で生成する（Ｓ４）。尚、Ｎ−１ジッタ検出器は、１−１ジッタ検出器が生成され（Ｓ４１）、ジッタマルチプレクサが生成されることで（Ｓ４２）、生成される。
一方、送信ＦＦが単数である場合（Ｓ２、Ｎｏ）、ジッタ検出器生成部２１は、１−１ジッタ検出器をＶｅｒｌｏｇＨＤＬ言語で生成する（Ｓ３）。
その後、ジッタ検出器生成部２１は、ＤＵＴ情報５１をコピーして、送信ＦＦから受信ＦＦ（第２回路）間の論理記述を生成する（Ｓ５）。ジッタ検出器生成部２１は、本処理を全てのＣＤＣ項目について行ったかの判定をし（Ｓ６）、未処理のＣＤＣ項目が有る場合（Ｓ６、Ｎｏ）、Ｓ１へ戻る。また全てのＣＤＣ項目に対し処理が完了している場合（Ｓ６、Ｙｅｓ）、処理は次のステップへ進む（図１１のＳ１１へ）。
制約ソルバ生成部２２は、観測点リストから観測点を一つ取得し（Ｓ１１）、上述の「制約ソルバに与える制約式の生成手順」にて説明した手順に則り制約式を得る（Ｓ１２）。制約ソルバ生成部２２は、得られた制約式を使って制約ソルバをＶｅｒｌｏｇＨＤＬ言語で生成する（Ｓ１３）。
その後、制約ソルバ生成部２２は、制約ソルバの出力値と、受信ＦＦの出力値を選択するセレクタをＶｅｒｌｏｇＨＤＬ言語で生成する。
最後に、全ての観測点について行われたかの判定がなされ、未処理の観測点がある場合（Ｓ１５、Ｎｏ）、Ｓ１１へ戻る。全ての観測点に対し処理完了である場合（Ｓ１５、Ｙｅｓ）、処理は終了する。
なお、本発明は以下に示すようなコンピュータシステムにおいて適用可能である。図１２は、本発明が適用されるコンピュータシステムの一例を示す図である。図１２に示すコンピュータシステム９２０は、ＣＰＵやディスクドライブ等を内蔵した本体部９０１、本体部９０１からの指示により画像を表示するディスプレイ９０２、コンピュータシステム９２０に種々の情報を入力するためのキーボード９０３、ディスプレイ９０２の表示画面９０２ａ上の任意の位置を指定するマウス９０４及び外部のデータベース等にアクセスして他のコンピュータシステムに記憶されているプログラム等をダウンロードする通信装置９０５を有する。通信装置９０５は、ネットワーク通信カード、モデムなどが考えられる。
上述したような、論理シミュレーション装置を構成するコンピュータシステムにおいて上述した各ステップを実行させるプログラムを、論理シミュレーションプログラムとして提供することができる。このプログラムは、コンピュータシステムにより読取り可能な記録媒体に記憶させることによって、論理シミュレーション装置を構成するコンピュータシステムに実行させることが可能となる。上述した各ステップを実行するプログラムは、ディスク９１０等の可搬型記録媒体に格納されるか、通信装置９０５により他のコンピュータシステムの記録媒体９０６からダウンロードされる。また、コンピュータシステム９２０に少なくとも論理シミュレーション機能を持たせる論理シミュレーションプログラム（論理シミュレーションソフトウェア）は、コンピュータシステム９２０に入力されてコンパイルされる。このプログラムは、コンピュータシステム９２０を論理シミュレーション機能を有する論理シミュレーション装置として動作させる。また、このプログラムは、例えばディスク９１０等のコンピュータ読み取り可能な記録媒体に格納されていても良い。ここで、コンピュータシステム９２０により読取り可能な記録媒体としては、ＲＯＭやＲＡＭ等のコンピュータに内部実装される内部記憶装置、ディスク１１０やフレキシブルディスク、ＤＶＤディスク、光磁気ディスク、ＩＣカード等の可搬型記憶媒体や、コンピュータプログラムを保持するデータベース、或いは、他のコンピュータシステム並びにそのデータベースや、通信装置１０５のような通信手段を介して接続されるコンピュータシステムでアクセス可能な各種記録媒体を含む。
図１３は、コンピュータシステム９２０における本体部９０１のハードウェア構成の一例を示す図である。本体部９０１は、ＣＰＵ（Central Processing Unit）９５１、メモリ９５２、ディスク９１０等の可搬型記録媒体からデータを読み書きするディスクドライブ９５３、および不揮発性な記憶手段であるＨＤＤ（Hard disk drive）９５４を備える。上述の各ユニットは、例えばＨＤＤ９５４やディスク９１０等の不揮発性な記憶手段内に予め保持されたプログラムが、ＣＰＵ９５１、メモリ９５２等のハードウェア資源と協働することで実現される。
以上、本実施の形態によれば、以下の付記で示す技術的思想が開示されている。
（付記１） シミュレーション対象上の所定の観測点に関する情報を取得する観測点取得部と、
前記所定の観測点よりも前記シミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する第１回路と、前記所定の観測点より前記シミュレーション対象上前段かつ前記第１回路より後段であり、前記所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する第２回路とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出回路に関する情報を生成するジッタ検出回路生成部と、
前記所定の観測点で出力される信号を前記第２回路の出力信号の論理式で作成し、該論理式および前記ジッタ検出回路の出力信号に基づき、該ジッタ検出回路の出力信号と前記第２回路の出力信号とによって制約された制約信号を出力する制約回路に関する情報を生成する制約回路生成部と、
を備える論理シミュレーション装置。
（付記２） 付記１に記載の論理シミュレーション装置において、さらに、
前記ジッタ検出回路生成部、前記制約回路生成部は、信号受け渡しの時間変動が発生する範囲に生成することを特徴とする論理シミュレーション装置。
（付記３） 付記１に記載の論理シミュレーション装置において、
前記ジッタ検出回路生成部は、さらに、前記第１回路が複数であり前記第２回路が単数である場合、前記第１回路それぞれに基づき生成したジッタ検出回路それぞれの一つ後の段に、該ジッタ検出回路それぞれからの出力信号、および前記第１回路それぞれからの出力信号に基づいた信号を前記第２回路に出力するマルチプレクサ回路に関する情報を生成することを特徴とする論理シミュレーション装置。
（付記４） 付記１に記載の論理シミュレーション装置において、
前記制約回路生成部は、制約信号をＶ、前記第２回路からの出力信号をＲ、前記ジッタ検出回路からの出力信号をＪとした場合、
（Ｊ？Ｖ：Ｒ）≠（Ｒ）
を満たす信号を出力する制約回路に関する情報を生成することを特徴とする論理シミュレーション装置。
（付記５） シミュレーション対象上の所定の観測点に関する情報を取得する観測点取得ステップと、
前記所定の観測点よりも前記シミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する第１回路と、前記所定の観測点より前記シミュレーション対象上前段かつ前記第１回路より後段であり、前記所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する第２回路とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出回路に関する情報を生成するジッタ検出回路生成ステップと、
前記所定の観測点で出力される信号を前記第２回路の出力信号の論理式で作成し、該論理式および前記ジッタ検出回路の出力信号に基づき、該ジッタ検出回路の出力信号と前記第２回路の出力信号とによって制約された制約信号を出力する制約回路に関する情報を生成する制約回路生成ステップと、
をコンピュータに実行させる論理シミュレーションプログラム。
（付記６） 付記５に記載の論理シミュレーションプログラムにおいて、さらに、
前記ジッタ検出回路生成ステップ、前記制約回路生成ステップは、信号受け渡しの時間変動が発生する範囲に生成することを特徴とする論理シミュレーションプログラム。
（付記７） 付記５に記載の回路論理シミュレーションプログラムにおいて、
前記ジッタ検出回路生成ステップは、さらに、前記第１回路が複数であり前記第２回路が単数である場合、前記第１回路それぞれに基づき生成したジッタ検出回路それぞれの一つ後の段に、該ジッタ検出回路それぞれからの出力信号、および前記第１回路それぞれからの出力信号に基づいた信号を前記第２回路に出力するマルチプレクサ回路に関する情報を生成することを特徴とする論理シミュレーションプログラム。
（付記８） 付記５に記載の論理シミュレーションプログラムにおいて、
前記制約回路生成ステップは、制約信号をＶ、前記第２回路からの出力信号をＲ、前記ジッタ検出回路からの出力信号をＪとした場合、
（Ｊ？Ｖ：Ｒ）≠（Ｒ）
を満たす信号を出力する制約回路に関する情報を生成することを特徴とする論理シミュレーションプログラム。
（付記９）
シミュレーション対象上の所定の観測点に関する情報を取得する観測点取得ステップと、
前記所定の観測点よりも前記シミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する第１回路と、前記所定の観測点より前記シミュレーション対象上前段かつ前記第１回路より後段であり、前記所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する第２回路とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出回路に関する情報を生成するジッタ検出回路生成ステップと、
前記所定の観測点で出力される信号を前記第２回路の出力信号の論理式で作成し、該論理式および前記ジッタ検出回路の出力信号に基づき、該ジッタ検出回路の出力信号と前記第２回路の出力信号とによって制約された制約信号を出力する制約回路に関する情報を生成する制約回路生成ステップと、
を実行する論理シミュレーション方法。
（付記１０） 付記９に記載の論理シミュレーション方法において、さらに、
前記ジッタ検出回路生成ステップ、前記制約回路生成ステップは、信号受け渡しの時間変動が発生する範囲に生成することを特徴とする論理シミュレーション方法。
（付記１１） 付記９に記載の論理シミュレーション方法において、
前記ジッタ検出回路生成ステップは、さらに、前記第１回路が複数であり前記第２回路が単数である場合、前記第１回路それぞれに基づき生成したジッタ検出回路それぞれの一つ後の段に、該ジッタ検出回路それぞれからの出力信号、および前記第１回路それぞれからの出力信号に基づいた信号を前記第２回路に出力するマルチプレクサ回路に関する情報を生成することを特徴とする論理シミュレーション方法。
（付記１２） 付記９に記載の論理シミュレーション方法において、
前記制約回路生成ステップは、制約信号をＶ、前記第２回路からの出力信号をＲ、前記ジッタ検出回路からの出力信号をＪとした場合、
（Ｊ？Ｖ：Ｒ）≠（Ｒ）
を満たす信号を出力する制約回路に関する情報を生成することを特徴とする論理シミュレーション方法。
本実施の形態に係るＣＤＣシミュレーション装置の機能構成を示す図である。 本実施の形態のＣＤＣモデルの概念の一例を示す図である。 本実施の形態に係る検証対象となる回路構成を示す図である。 本実施の形態に係る検証対象の回路構成のデータの一例を示す図である（ＦＦリスト、組み合わせ論理リスト）。 本実施の形態に係る検証対象の回路構成のデータを一例を示す図である（ＣＤＣリスト、観測点リスト）。 本実施の形態に係る検証対象の回路構成に対しＣＤＣモデル生成部の処理を適用させたＣＤＣモデルの一例を示す図である。 本実施の形態に係る１−１ジッタ検出器をモジュール「ＪｉｔｔｅｒＤｅｔｅｃｔｏｒ（）」として記載した例を示す図である。 本実施の形態に係るＮ−１ジッタ検出器内の構成を示す図である。 本実施の形態に係る制約ソルバをモジュール「ＣｏｎｓｔｒａｉｎｔＳｏｌｖｅｒ（）」として記載した例を示す図である。 本実施の形態に係るＣＤＣモデル生成部の動作の一例を示すフローチャートである（その１）。 本実施の形態に係るＣＤＣモデル生成部の動作の一例を示すフローチャートである（その２）。 本実施の形態に適用されるコンピュータシステムの一例を示す図である。 本実施の形態に適用されるコンピュータシステムにおける本体部のハードウェア構成の一例を示す図である。 クロックドメインの配置例を示す図である。 図１４とは異なるクロックドメインの配置例を示す図である。 所定の回路でＶａｌｉｄ信号、ＤＡＴＡ信号の出力タイミングの相違による障害を説明する図である。 従来のＣＤＣシミュレーション手法の例を説明するための図である。 従来のＣＤＣシミュレーション手法の例を示すフローチャートである。 ＲＴＬ＋ＣＤＣモデルのシミュレーションの利点を示す図である。
符号の説明
１ ＣＤＣ情報抽出部、２ ＣＤＣモデル生成部、３ シミュレータ、２０ 観測点取得部、２１ ジッタ検出器生成部、２２ 制約ソルバ生成部、５１ ＤＵＴ情報、５３ ＤＵＴ＋ＣＤＣモデル、５４ テストベンチ、５５ シミュレーション結果、５６ 観測点情報、１００ ＣＤＣシミュレーション装置。

Claims (6)

  1. シミュレーション対象上の所定の観測点に関する情報を取得する観測点取得ステップと、
    前記所定の観測点よりも前記シミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する第１回路と、前記所定の観測点より前記シミュレーション対象上前段かつ前記第１回路より後段であり、前記所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する第２回路とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出回路に関する情報を生成するジッタ検出回路生成ステップと、
    前記所定の観測点で出力される信号を前記第２回路の出力信号の論理式で作成し、該論理式および前記ジッタ検出回路の出力信号に基づき、該ジッタ検出回路の出力信号と前記第２回路の出力信号とによって制約された制約信号を出力する制約回路に関する情報を生成する制約回路生成ステップと、
    をコンピュータに実行させる論理シミュレーションプログラム。
  2. 請求項１に記載の論理シミュレーションプログラムにおいて、さらに、
    前記ジッタ検出回路生成ステップ、前記制約回路生成ステップは、信号受け渡しの時間変動が発生する範囲に生成することを特徴とする論理シミュレーションプログラム。
  3. 請求項１に記載の回路論理シミュレーションプログラムにおいて、
    前記ジッタ検出回路生成ステップは、さらに、前記第１回路が複数であり前記第２回路が単数である場合、前記第１回路それぞれに基づき生成したジッタ検出回路それぞれの一つ後の段に、該ジッタ検出回路それぞれからの出力信号、および前記第１回路それぞれからの出力信号に基づいた信号を前記第２回路に出力するマルチプレクサ回路に関する情報を生成することを特徴とする論理シミュレーションプログラム。
  4. 請求項１に記載の論理シミュレーションプログラムにおいて、
    前記制約回路生成ステップは、制約信号をＶ、前記第２回路からの出力信号をＲ、前記ジッタ検出回路からの出力信号をＪとした場合、
    （Ｊ？Ｖ：Ｒ）≠（Ｒ）
    を満たす信号を出力する制約回路に関する情報を生成することを特徴とする論理シミュレーションプログラム。
  5. シミュレーション対象上の所定の観測点に関する情報を取得する観測点取得部と、
    前記所定の観測点よりも前記シミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する第１回路と、前記所定の観測点より前記シミュレーション対象上前段かつ前記第１回路より後段であり、前記所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する第２回路とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出回路に関する情報を生成するジッタ検出回路生成部と、
    前記所定の観測点で出力される信号を前記第２回路の出力信号の論理式で作成し、該論理式および前記ジッタ検出回路の出力信号に基づき、該ジッタ検出回路の出力信号と前記第２回路の出力信号とによって制約された制約信号を出力する制約回路に関する情報を生成する制約回路生成部と、
    を備える論理シミュレーション装置。
  6. コンピュータを用いて実行する論理シミュレーション方法であって、
    前記コンピュータが備えるプロセッサが、シミュレーション対象上の所定の観測点に関する情報を取得し前記コンピュータが備えるメモリに書き込む観測点取得ステップと、
    前記プロセッサが、前記所定の観測点よりも前記シミュレーション対象上前段であって所定のクロックソースから出力されるクロックで信号を出力する第１回路と、前記所定の観測点より前記シミュレーション対象上前段かつ前記第１回路より後段であり、前記所定のクロックソースとは異なるクロックソースから出力されるクロックで信号を出力する第２回路とで、信号受け渡しの時間変動が発生するか否かを判定するジッタ検出回路に関する情報を生成し前記メモリに書き込むジッタ検出回路生成ステップと、
    前記プロセッサが、前記所定の観測点で出力される信号を前記第２回路の出力信号の論理式で作成し、該論理式および前記ジッタ検出回路の出力信号に基づき、該ジッタ検出回路の出力信号と前記第２回路の出力信号とによって制約された制約信号を出力する制約回路に関する情報を生成し前記メモリに書き込む制約回路生成ステップと、
    を実行する論理シミュレーション方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5445358B2 (ja) * 2010-07-02 2014-03-19 富士通株式会社 検証支援プログラム、検証支援装置および検証支援方法
US11403450B2 (en) * 2020-01-03 2022-08-02 Synopsys, Inc. Convergence centric coverage for clock domain crossing (CDC) jitter in simulation

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Publication number Priority date Publication date Assignee Title
JP3953250B2 (ja) * 2000-02-16 2007-08-08 Ｎｅｃエレクトロニクス株式会社 非同期回路の検証方法
JP3759051B2 (ja) 2002-02-12 2006-03-22 Ｎｅｃマイクロシステム株式会社 非同期回路の検証方法およびそのプログラム
JP4271067B2 (ja) * 2004-03-29 2009-06-03 富士通マイクロエレクトロニクス株式会社 非同期回路検証方法および非同期回路検証プログラム
US7640151B2 (en) * 2004-03-30 2009-12-29 Broadcom Corporation Asynchronous clock domain crossing jitter randomiser
US7356789B2 (en) * 2004-06-01 2008-04-08 Tai An Ly Metastability effects simulation for a circuit description
US7966468B1 (en) * 2004-12-13 2011-06-21 Nvidia Corporation Apparatus, system, and method for fast read request transfer through clock domains
US7333926B2 (en) * 2005-06-09 2008-02-19 International Business Machines Corporation Method, apparatus, and computer program product for facilitating modeling of a combinatorial logic glitch at an asynchronous clock domain crossing
JP2007052640A (ja) * 2005-08-18 2007-03-01 Nec Electronics Corp 非同期回路の検証装置、非同期回路の検証方法およびその検証プログラム
JP4759392B2 (ja) * 2006-01-16 2011-08-31 富士通株式会社 検証支援プログラム、該プログラムを記録した記録媒体、検証支援装置、および検証支援方法
JP4763629B2 (ja) * 2007-02-20 2011-08-31 富士通セミコンダクター株式会社 検証装置、検証方法及びプログラム
JP5310036B2 (ja) * 2009-01-30 2013-10-09 富士通株式会社 検証支援プログラムおよび検証支援装置

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