JP5225333B2

JP5225333B2 - Switching power supply circuit

Info

Publication number: JP5225333B2
Application number: JP2010155469A
Authority: JP
Inventors: 敏行仲
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-07-08
Filing date: 2010-07-08
Publication date: 2013-07-03
Anticipated expiration: 2026-05-02
Also published as: JP2010220476A

Description

本発明は，スイッチング電源回路に関する。 The present invention relates to a switching power supply circuit.

ＤＣ−ＤＣコンバータ等のスイッチング電源回路は，スイッチング素子を制御することで，電源電圧から所望の電圧を生成する。このとき，スイッチング素子はＤＰＷＭ(Digital Pulse Width Modulation)で制御される場合が多い。ＤＰＷＭ制御には，カウンタが利用される（例えば、特許文献１参照）。回路構成が簡易で，比較的安価にDPWM制御を実現できるためである。 A switching power supply circuit such as a DC-DC converter generates a desired voltage from a power supply voltage by controlling a switching element. At this time, the switching element is often controlled by DPWM (Digital Pulse Width Modulation). A counter is used for DPWM control (for example, refer patent document 1). This is because the circuit configuration is simple and DPWM control can be realized at a relatively low cost.

しかし，ＤＰＷＭ制御のＤＣ−ＤＣコンバータは，重負荷時には効率が良いが，軽負荷時には効率が悪くなる。これに対して，ＤＰＦＭ(Digital Pulse Frequency Modulation)制御のＤＣ−ＤＣコンバータは，軽負荷時には効率が良く，重負荷時には効率が低下する。このため，ＤＰＷＭ制御とＤＰＦＭ制御を切り替え可能であることが，望ましい。ところで，ＤＰＷＭ制御にカウンタ方式を用いた場合，カウンタの全ビットが０から１になるまでの時間でスイッチング周波数が決まる。このため，カウンタを用いた場合に，スイッチング周波数を変えること，即ち，ＤＰＷＭ制御とＤＰＦＭ制御とを両立することは困難である。 However, the DPWM controlled DC-DC converter is efficient at heavy loads, but is inefficient at light loads. On the other hand, a DPFM (Digital Pulse Frequency Modulation) controlled DC-DC converter is efficient at light loads and decreases at heavy loads. For this reason, it is desirable that DPWM control and DPFM control can be switched. By the way, when the counter method is used for DPWM control, the switching frequency is determined by the time from when all the bits of the counter become 0 to 1. For this reason, when the counter is used, it is difficult to change the switching frequency, that is, to achieve both DPWM control and DPFM control.

特開２００４−３０４８７２号公報JP 2004-304872 A

本発明は，カウンタを利用したＤＰＷＭ制御とＤＰＦＭ制御の切り替えが可能なスイッチング電源回路を提供することを目的とする。 An object of the present invention is to provide a switching power supply circuit capable of switching between DPWM control and DPFM control using a counter.

本発明の一態様に係るスイッチング電源回路は，出力電圧と基準電圧との電圧差に基づき，第１，第２の値の間の第３の値を連続的に決定する決定部と，第３の値を平均化して，第４の値を生成する平均化部と，第１，第２の値の間で，周期的に積算するカウンタ及び第１，第２のスイッチング素子を交互に切り替えて駆動する駆動部を備え、第３の値が第１の基準値を超えている場合又は第４の値が第２の基準値を超えている場合に、パルス幅変調モードで第１，第２のスイッチング素子を切換えるＰＷＭ制御部と，第３の値が第１の基準値以下で、かつ、第４の値が第２の基準値以下である場合にカウンタの積算を停止させて、パルス周波数変調モードで第１，第２のスイッチング素子を切換えるＰＦＭ制御部と，を具備することを特徴とする。 A switching power supply circuit according to an aspect of the present invention includes a determination unit that continuously determines a third value between the first and second values based on a voltage difference between an output voltage and a reference voltage; Averaging unit that averages the values of the first and second values, and a counter that periodically accumulates between the first and second values and the first and second switching elements are alternately switched. A first driving unit configured to drive the first and second pulse width modulation modes when the third value exceeds the first reference value or the fourth value exceeds the second reference value. A PWM control unit for switching the switching elements, and when the third value is less than or equal to the first reference value and the fourth value is less than or equal to the second reference value, the counter integration is stopped and the pulse frequency And a PFM control unit that switches the first and second switching elements in a modulation mode. To.

本発明によれば，カウンタを利用したＤＰＷＭ制御とＤＰＦＭ制御の切り替えが可能なスイッチング電源回路を提供できる。 According to the present invention, a switching power supply circuit capable of switching between DPWM control and DPFM control using a counter can be provided.

本発明の第１実施形態に係るＤＣ−ＤＣコンバータを表す回路図である。1 is a circuit diagram illustrating a DC-DC converter according to a first embodiment of the present invention. 補償器の構成例を表すブロック図である。It is a block diagram showing the example of a structure of a compensator. 第１実施形態に係るＤＣ−ＤＣコンバータの動作手順を表すフロー図である。It is a flowchart showing the operation | movement procedure of the DC-DC converter which concerns on 1st Embodiment. ＤＰＷＭ制御時の動作波形図である。It is an operation waveform diagram at the time of DPWM control. ＤＰＦＭ制御時の動作波形図である。It is an operation waveform diagram at the time of DPFM control. 本発明の第２実施形態に係るＤＣ−ＤＣコンバータを表す回路図である。It is a circuit diagram showing the DC-DC converter which concerns on 2nd Embodiment of this invention. 第２実施形態に係るＤＣ−ＤＣコンバータの動作手順の一例を表すフロー図である。It is a flowchart showing an example of the operation | movement procedure of the DC-DC converter which concerns on 2nd Embodiment. 図７の動作時での動作状態の遷移を表す模式図である。It is a schematic diagram showing the transition of the operation state at the time of operation | movement of FIG. 第２実施形態に係るＤＣ−ＤＣコンバータの動作手順の他の例を表すフロー図である。It is a flowchart showing the other example of the operation | movement procedure of the DC-DC converter which concerns on 2nd Embodiment. 図９の動作時での動作状態の遷移を表す模式図である。FIG. 10 is a schematic diagram illustrating transition of an operation state during the operation of FIG. 9. 第２実施形態に係るＤＣ−ＤＣコンバータの動作手順の他の例を表すフロー図である。It is a flowchart showing the other example of the operation | movement procedure of the DC-DC converter which concerns on 2nd Embodiment. 図９の動作時での動作状態の遷移を表す模式図である。FIG. 10 is a schematic diagram illustrating transition of an operation state during the operation of FIG. 9. ＤＰＦＭ制御時の動作波形図である。It is an operation waveform diagram at the time of DPFM control. 本発明の第３実施形態に係るＤＣ−ＤＣコンバータを表す回路図である。It is a circuit diagram showing the DC-DC converter which concerns on 3rd Embodiment of this invention. 第３実施形態に係るＤＣ−ＤＣコンバータの動作手順を表すフロー図である。It is a flowchart showing the operation | movement procedure of the DC-DC converter which concerns on 3rd Embodiment. 本発明の第４実施形態に係るＤＣ−ＤＣコンバータを表す回路図である。It is a circuit diagram showing the DC-DC converter which concerns on 4th Embodiment of this invention. 第４実施形態に係るＤＣ−ＤＣコンバータの動作手順を表すフロー図である。It is a flowchart showing the operation | movement procedure of the DC-DC converter which concerns on 4th Embodiment. ＤＰＦＭ制御時の動作波形図である。It is an operation waveform diagram at the time of DPFM control. 本発明の第５実施形態に係るＤＣ−ＤＣコンバータを表す回路図である。It is a circuit diagram showing the DC-DC converter which concerns on 5th Embodiment of this invention.

以下，図面を参照して，本発明の実施の形態を詳細に説明する。
（第１の実施の形態）
図１は本発明の第１実施形態に係るＤＣ−ＤＣコンバータ(buck converter)１００を示す回路図である。
ＤＣ−ＤＣコンバータ１００は，直流の入力電圧Ｖｉｎを直流の出力電圧Ｖｏに変換する電源回路である。この出力電圧Ｖｏは負荷Ｒの駆動に用いられる。この負荷Ｒは，例えば，コンピュータ等の電子機器，あるいはその構成要素（一例として，ＣＰＵ，ＤＳＰ）であり，回路上は抵抗として表現されている。
ここで，出力電圧Ｖｏ（ｔ）は，基準信号Ｖｒｅｆに基づいて制御される。即ち，低電力の基準信号Ｖｒｅｆによって，大電力の出力電圧Ｖｏを制御し，負荷Ｒに印加する。
後述するように，ＤＣ−ＤＣコンバータ１００は，ＤＰＷＭ制御とＤＰＦＭ制御を負荷の大小で切り替える。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(First embodiment)
FIG. 1 is a circuit diagram showing a DC-DC converter (buck converter) 100 according to a first embodiment of the present invention.
The DC-DC converter 100 is a power supply circuit that converts a DC input voltage Vin into a DC output voltage Vo. This output voltage Vo is used to drive the load R. The load R is, for example, an electronic device such as a computer, or a component thereof (for example, a CPU or DSP), and is represented as a resistor on the circuit.
Here, the output voltage Vo (t) is controlled based on the reference signal Vref. That is, the high power output voltage Vo is controlled by the low power reference signal Vref and applied to the load R.
As will be described later, the DC-DC converter 100 switches between DPWM control and DPFM control depending on the magnitude of the load.

ＤＣ−ＤＣコンバータ１００は，ＦＥＴ（Field Effect Transistor）１１１，１１２，平滑回路１２０，制御信号生成部１３０，ＤＰＷＭ(Digital Pulse Width Modulation)コントローラ１４０，ＡＮＤ演算器１５０，ＬＰＦ（Low Pass Filter）１７０，ＤＰＦＭ(Digital Pulse Frequency Modulation)コントローラ（Controller）１８０を備える。
これらの構成要素は適宜に集積化できる。例えば，制御信号生成部１３０，ＤＰＷＭコントローラ１４０，ＡＮＤ演算器１５０，ＬＰＦ１７０，ＤＰＦＭコントローラ１８０を集積回路で一体的に構成できる。 The DC-DC converter 100 includes FETs (Field Effect Transistors) 111 and 112, a smoothing circuit 120, a control signal generation unit 130, a DPWM (Digital Pulse Width Modulation) controller 140, an AND calculator 150, an LPF (Low Pass Filter) 170, A DPFM (Digital Pulse Frequency Modulation) controller (Controller) 180 is provided.
These components can be appropriately integrated. For example, the control signal generation unit 130, the DPWM controller 140, the AND calculator 150, the LPF 170, and the DPFM controller 180 can be integrally configured with an integrated circuit.

ＦＥＴ（Field Effect Transistor）１１１，１１２は，入力電圧Ｖｉｎに互いに直列に接続されるスイッチング素子である。ＦＥＴ１１１，１１２は，入力電圧Ｖｉｎの電源に対する位置関係に基づき，高電圧側（High-side），低電圧側（Low-side）に区分される。 FETs (Field Effect Transistors) 111 and 112 are switching elements connected in series to the input voltage Vin. The FETs 111 and 112 are classified into a high voltage side (High-side) and a low voltage side (Low-side) based on the positional relationship of the input voltage Vin with respect to the power supply.

高電圧側のＦＥＴ１１１がＯＮ状態で低電圧側のＦＥＴ１１２がＯＦＦ状態の場合，入力電圧Ｖｉｎの電源から平滑回路１２０に電流が流入する。一方，高電圧側のＦＥＴ１１１がＯＦＦ状態で低電圧側のＦＥＴ１１２がＯＮ状態の場合，平滑回路１２０からグランドに電流が流出する。即ち，ＦＥＴ１１１，１１２のＯＮ／ＯＦＦ状態を切り替えることで，平滑回路１２０に流入，流出する電流を制御できる。この制御によって，出力電圧Ｖｏを調節することが可能となる。ＦＥＴ１１１，１１２は，ＤＰＷＭコントローラ１４０によって制御される。なお，この詳細は後述する。 When the high voltage side FET 111 is in the ON state and the low voltage side FET 112 is in the OFF state, a current flows into the smoothing circuit 120 from the power source of the input voltage Vin. On the other hand, when the FET 111 on the high voltage side is in the OFF state and the FET 112 on the low voltage side is in the ON state, current flows from the smoothing circuit 120 to the ground. That is, the current flowing into and out of the smoothing circuit 120 can be controlled by switching the ON / OFF states of the FETs 111 and 112. With this control, the output voltage Vo can be adjusted. The FETs 111 and 112 are controlled by the DPWM controller 140. Details of this will be described later.

平滑回路１２０は，コイルＬとコンデンサＣで構成され，ＦＥＴ１１１，１１２のスイッチング制御によって流入する脈流を平滑化して直流に変換する。
平滑回路１２０は，高電圧側のＦＥＴ１１１と低電圧側のＦＥＴ１１２との間に接続されている。この結果，平滑回路１２０からの出力電圧Ｖｏは，入力電圧Ｖｉｎより低くなる。即ち，ＤＣ−ＤＣコンバータ１００は，降圧形である。後述のように，ＦＥＴ１１１，１１２，コイルＬの配置を変更することで，昇圧型のＤＣ−ＤＣコンバータを構成できる。 The smoothing circuit 120 is composed of a coil L and a capacitor C, and smoothes a pulsating current flowing by switching control of the FETs 111 and 112 to convert it into a direct current.
The smoothing circuit 120 is connected between the high-voltage side FET 111 and the low-voltage side FET 112. As a result, the output voltage Vo from the smoothing circuit 120 becomes lower than the input voltage Vin. That is, the DC-DC converter 100 is a step-down type. As will be described later, a step-up DC-DC converter can be configured by changing the arrangement of the FETs 111 and 112 and the coil L.

制御信号生成部１３０は，差分器１３１，補償器（compensator）１３２を有し，ＤＰＷＭコントローラ１４０を制御するための制御信号ｄｃ（ｔ）を生成する。制御信号生成部１３０は，後述のカウンタ１４１の最小積算値と最大積算値の間の値を連続的に決定する決定部として機能する。
差分器１３１は，出力電圧Ｖｏ（ｔ）と基準電圧Ｖｒｅｆとの差分を表現する差分信号ｅ（ｔ）を生成する。この差分信号ｅ（ｔ）は，基準信号Ｖｒｅｆに対する出力電圧Ｖｏの誤差を表現することから，誤差信号と言っても良い。即ち，差分器１３１は，次の式（１）に示すように，出力電圧Ｖｏ（ｔ）と基準電圧Ｖｒｅｆの差分をＡ／Ｄ変換して差分信号ｅ（ｔ）として出力する。
ｅ（ｔ）＝Ｖｏ（ｔ）−Ｖｒｅｆ …式（１） The control signal generator 130 includes a differentiator 131 and a compensator 132, and generates a control signal dc (t) for controlling the DPWM controller 140. The control signal generation unit 130 functions as a determination unit that continuously determines a value between a minimum integrated value and a maximum integrated value of a counter 141 described later.
The differentiator 131 generates a difference signal e (t) that expresses the difference between the output voltage Vo (t) and the reference voltage Vref. Since the difference signal e (t) expresses an error of the output voltage Vo with respect to the reference signal Vref, it may be called an error signal. That is, the differencer 131 performs A / D conversion on the difference between the output voltage Vo (t) and the reference voltage Vref and outputs it as a difference signal e (t) as shown in the following equation (1).
e (t) = Vo (t) −Vref Equation (1)

補償器（compensator）１３２は，差分信号ｅ（ｔ）に基づき制御信号ｄｃ（ｔ）を生成する。制御信号Ｄｃの生成には，ＰＩＤ（proportional, integral, and derivative)制御，ＰＩ（proportional and integral)制御を利用できる。
ＰＩＤ制御では，以下の式（２）に示されるように，差分信号ｅ（ｔ），その積算値（積分）Σｅ（ｔ），および差分値（微分）Δｅ（ｔ）の３つの要素によって制御信号ｄｃ（ｔ）を生成する。
ＰＩ制御では，以下の式（３）に示されるように，差分信号ｅ（ｔ），その積算値（積分）Σｅ（ｔ）の２つの要素によって制御信号ｄｃ（ｔ）を生成する。 A compensator 132 generates a control signal dc (t) based on the difference signal e (t). PID (proportional, integral, and derivative) control and PI (proportional and integral) control can be used to generate the control signal Dc.
In PID control, as shown in the following equation (2), control is performed by three elements: a differential signal e (t), an integrated value (integral) Σe (t), and a differential value (differential) Δe (t). A signal dc (t) is generated.
In the PI control, as shown in the following formula (3), the control signal dc (t) is generated by two elements of the difference signal e (t) and its integrated value (integration) Σe (t).

ｄｃ（ｔ）＝Ａ１・ｅ（ｔ）＋Ｂ１・Σｅ（ｔ）＋Ｃ１・Δｅ（ｔ）…式（２）
ｄｃ（ｔ）＝Ａ２・ｅ（ｔ）＋Ｂ２・Σｅ（ｔ） …式（３）
Δｅ（ｔ）＝ｅ（ｔ）−ｅ（ｔ−Δｔ）
Ａ１〜Ｃ１，Ａ２，Ｂ２：定数
ｔ：時間，Δｔ：時間差（後述のクロック間隔と同じ） dc (t) = A1 · e (t) + B1 · Σe (t) + C1 · Δe (t) (2)
dc (t) = A2 · e (t) + B2 · Σe (t) Equation (3)
Δe (t) = e (t) −e (t−Δt)
A1 to C1, A2, B2: constant t: time, Δt: time difference (same as clock interval described later)

一般のＰＩＤ制御，ＰＩ制御では，差分信号ｅ（ｔ）の積分，微分が用いられる。本実施形態では，クロック信号ＣＫに対応して，差分信号ｅ（ｔ）が差分器１３１から離散的に出力されることから，積分，微分に換えて，積算，差分を用いている。
なお，定数Ａ１〜Ｃ１，Ａ２，Ｂ２は，制御信号生成部１３０にテーブルとして記憶させておくことができる。 In general PID control and PI control, integration and differentiation of the differential signal e (t) are used. In this embodiment, since the difference signal e (t) is discretely output from the differentiator 131 corresponding to the clock signal CK, integration and difference are used instead of integration and differentiation.
The constants A1 to C1, A2 and B2 can be stored in the control signal generation unit 130 as a table.

図２は，補償器１３２の構成例を表すブロック図である。ここでは，ＰＩ制御によって制御信号ｄｃ（ｔ）を生成している。この図での制御内容を次の式（４）に示す。
ｄｃ（ｔ）＝Ｋrnd・ｅ（ｔ）
＋Ｒ1rnd・（Σｅ（ｔ）＋ΣΣｅ（ｔ）
＋Ｒ2rnd・（Σｅ（ｔ）＋Ｐrnd・ΣΣｅ（ｔ）） …式（４）
即ち，図２のブロック図には，差分信号ｅ（ｔ）の２回積算ΣΣｅ（ｔ）まで考慮したＰＩ制御が表されている。 FIG. 2 is a block diagram illustrating a configuration example of the compensator 132. Here, the control signal dc (t) is generated by PI control. The content of control in this figure is shown in the following equation (4).
dc (t) = Krnd · e (t)
+ R1rnd · (Σe (t) + ΣΣe (t)
+ R2rnd · (Σe (t) + Prnd · ΣΣe (t)) Equation (4)
That is, the block diagram of FIG. 2 shows PI control that takes into account up to twice integration ΣΣe (t) of the difference signal e (t).

補償器１３２で生成される制御信号ｄｃ（ｔ）は，後述するカウンタ１４１の積算範囲（最小積算値〜最大積算値）の値を表現する。この表現は直接的，間接的の何れでも差し支えない。即ち，制御信号ｄｃ（ｔ）はこの積算範囲の値自体を直接表現する必要はなく，この値への対応付けが可能であれば，表現形式は特に問題とはならない。
以下，この制御信号自体のみならず，制御信号が表す値としても，記号ｄｃ（ｔ）を用いる。後述するＤｃ（ｔ）も同様とする。 A control signal dc (t) generated by the compensator 132 represents a value in an integration range (minimum integration value to maximum integration value) of a counter 141 described later. This expression can be either direct or indirect. That is, the control signal dc (t) does not need to directly represent the value of the integration range itself, and the expression form is not particularly problematic as long as it can be associated with this value.
Hereinafter, the symbol dc (t) is used not only as the control signal itself but also as a value represented by the control signal. The same applies to Dc (t) described later.

後述するように，値ｄｃ（ｔ）とカウンタ１４１の積算値Ｎｃが一致するときに，ＦＥＴ１１１，１１２のＯＮ／ＯＦＦが切り替えられる。このことは，制御信号ｄｃ（ｔ）が高電圧側のＦＥＴ１１１のＯＮ時間に対応することを意味する。また，ＤＰＷＭ制御時において，制御信号ｄｃ（ｔ）はＦＥＴ１１１，１１２の時比率（デューティ比＝高電圧側のＦＥＴ１１１のＯＮ時間／全駆動時間）に対応する。 As will be described later, when the value dc (t) matches the integrated value Nc of the counter 141, the FETs 111 and 112 are switched ON / OFF. This means that the control signal dc (t) corresponds to the ON time of the FET 111 on the high voltage side. In the DPWM control, the control signal dc (t) corresponds to the time ratio of the FETs 111 and 112 (duty ratio = ON time of the FET 111 on the high voltage side / total driving time).

ＤＰＷＭコントローラ１４０は，カウンタ１４１および切替制御部１４２を有し，ＤＰＷＭを制御する。
カウンタ１４１は，最小積算値（例えば，０）と最大積算値（例えば，２^ｎ−１，ｎ：自然数）の間で，信号ＣＳを繰り返し（周期的に）積算する。即ち，カウンタ１４１の積算値Ｎｃが最大積算値に達すると，積算値Ｎｃが最小積算値にリセットされ，積算が続行される。 The DPWM controller 140 includes a counter 141 and a switching control unit 142, and controls DPWM.
The counter 141 repeatedly (periodically) accumulates the signal CS between a minimum integrated value (for example, 0) and a maximum integrated value (for example, 2 ⁿ -1, n: natural number). That is, when the integrated value Nc of the counter 141 reaches the maximum integrated value, the integrated value Nc is reset to the minimum integrated value, and the integration is continued.

この信号ＣＳは，ＡＮＤ演算器１５０によるクロック信号ＣＫ，エネーブル信号ＥＮのＡＮＤ演算によって生成される。エネーブル信号ＥＮがＨ状態のとき，信号ＣＳのＨ／Ｌ状態はクロック信号ＣＫのＨ／Ｌ状態と同一となる。また，エネーブル信号ＥＮがＬ状態のとき，クロック信号ＣＫのＨ／Ｌ状態に依らず，信号ＣＳのＨ／Ｌ状態は常にＬ状態となる。即ち，エネーブル信号ＥＮはカウンタ１４１によるクロック信号ＣＫの積算の開始，停止を制御する信号である。 This signal CS is generated by AND operation of the clock signal CK and the enable signal EN by the AND calculator 150. When the enable signal EN is in the H state, the H / L state of the signal CS is the same as the H / L state of the clock signal CK. When the enable signal EN is in the L state, the H / L state of the signal CS is always in the L state regardless of the H / L state of the clock signal CK. That is, the enable signal EN is a signal that controls the start and stop of the integration of the clock signal CK by the counter 141.

ＡＮＤ演算器１５０は，クロック信号ＣＫ，エネーブル信号ＥＮをＡＮＤ演算することで，カウンタ１４１によるクロック信号ＣＫの積算の停止，開始を制御する。
なお，このＡＮＤ演算器１５０に換えてＯＲ演算器を用いて，カウンタ１４１によるクロック信号ＣＫの積算の停止，開始を制御することも可能である。この場合には，エネーブル信号ＥＮのＨ／Ｌを逆にする（Ｈアクティブ（High Active）とする）。具体的には，第２の実施形態で説明する。
なお，Ｈアクティブはエネーブル信号ＥＮがＨ状態のときカウンタ１４１での積算が停止することを意味する。Ｌアクティブはエネーブル信号ＥＮがＬ状態のときカウンタ１４１での積算が停止することを意味する。以下の実施形態も同様とする。 The AND calculator 150 controls the stop and start of the integration of the clock signal CK by the counter 141 by performing an AND operation on the clock signal CK and the enable signal EN.
Note that it is also possible to control the stop and start of the integration of the clock signal CK by the counter 141 by using an OR calculator instead of the AND calculator 150. In this case, the H / L of the enable signal EN is reversed (H active (High Active)). Specifically, it will be described in a second embodiment.
Note that H active means that the integration in the counter 141 stops when the enable signal EN is in the H state. L active means that the integration in the counter 141 is stopped when the enable signal EN is in the L state. The same applies to the following embodiments.

カウンタ１４１は，ＤＰＦＭコントローラ１８０からのリセット信号ＲＳによりリセットされる。即ち，リセット信号ＲＳがＨになると，カウンタ１４１の積算値Ｎｃが最小積算値にセットされ，積算が再開される。このとき，低電圧側のＦＥＴ１１２から高電圧側のＦＥＴ１１１に駆動が切り替えられる。低電圧側のＦＥＴ１１２のＯＮ時間を調整することで，ＤＰＦＭ制御が実行される。
カウンタ１４１は，積算値Ｎｃと値ｄｃ（ｔ）とが一致したときに，切り替え信号ＴＳをＤＰＦＭコントローラ１８０に出力する。ＤＰＦＭコントローラ１８０での制御に用いるためである。 The counter 141 is reset by a reset signal RS from the DPFM controller 180. That is, when the reset signal RS becomes H, the integrated value Nc of the counter 141 is set to the minimum integrated value, and the integration is resumed. At this time, the driving is switched from the FET 112 on the low voltage side to the FET 111 on the high voltage side. The DPFM control is executed by adjusting the ON time of the FET 112 on the low voltage side.
The counter 141 outputs a switching signal TS to the DPFM controller 180 when the integrated value Nc matches the value dc (t). This is for use in control by the DPFM controller 180.

切替制御部１４２は，カウンタ１４１の積算値Ｎｃおよび制御信号ｄｃによって，ＦＥＴ１１１，１１２の動作の切り替えを制御する。即ち，切替制御部１４２は，第１，第２のスイッチング素子を交互に切り替えて駆動する駆動部として機能する。
切替制御部１４２は，カウンタ１４１の積算値Ｎｃが値ｄｃより小さいとき，高電圧側のＦＥＴ１１１をＯＮ状態とし，低電圧側のＦＥＴ１１２をＯＦＦ状態とする。このとき，平滑回路１２０に入力電圧Ｖｉｎが印加される。
切替制御部１４２は，カウンタ１４１の積算値Ｎｃが値ｄｃ以上のとき，高電圧側のＦＥＴ１１１をＯＦＦ状態とし，低電圧側のＦＥＴ１１２をＯＮ状態とする。このとき，平滑回路１２０がグランドに接続される。 The switching control unit 142 controls switching of the operations of the FETs 111 and 112 by the integrated value Nc of the counter 141 and the control signal dc. In other words, the switching control unit 142 functions as a driving unit that drives the first and second switching elements by alternately switching them.
When the integrated value Nc of the counter 141 is smaller than the value dc, the switching control unit 142 turns on the high-voltage side FET 111 and turns off the low-voltage side FET 112. At this time, the input voltage Vin is applied to the smoothing circuit 120.
When the integrated value Nc of the counter 141 is greater than or equal to the value dc, the switching control unit 142 turns off the high voltage side FET 111 and turns on the low voltage side FET 112. At this time, the smoothing circuit 120 is connected to the ground.

ＬＰＦ（Low Pass Filter）１７０は，カットオフ周波数ｆｃを有し，制御信号ｄｃ（ｔ）の低周波成分を通過させるフィルタである。ＬＰＦ１７０を通過することで，制御信号ｄｃが制御信号Ｄｃに変換される。言い換えると，ＬＰＦ１７０は，制御信号ｄｃ（ｔ）から高周波成分を除去することで，平均化（平滑化）された制御信号Ｄｃ（ｔ）を生成する。ＬＰＦ１７０は，第３の値を平均化して，第４の値を生成する平均化部として機能する。 An LPF (Low Pass Filter) 170 is a filter having a cut-off frequency fc and passing a low-frequency component of the control signal dc (t). By passing through the LPF 170, the control signal dc is converted into the control signal Dc. In other words, the LPF 170 generates an averaged (smoothed) control signal Dc (t) by removing high frequency components from the control signal dc (t). The LPF 170 functions as an averaging unit that averages the third value and generates the fourth value.

ＤＰＦＭコントローラ１８０は，制御信号ｄｃ（ｔ），Ｄｃ（ｔ），差分信号ｅ（ｔ），切り替え信号ＴＳ，クロック信号ＣＫに基づいて，リセット信号ＲＳ，エネーブル信号ＥＮを生成する。なお，制御信号ｄｃ（ｔ），Ｄｃ（ｔ）の何れか一方のみを用いることも可能である。
既述のように，リセット信号ＲＳは，カウンタ１４１をリセットすることで，低電圧側のＦＥＴ１１２のＯＮ時間を調整するための信号である。この結果，ＤＰＦＭ制御が実行される。
ＤＰＦＭコントローラ１８０は，カウンタ１４１の積算値を最小積算値にリセットする制御部，カウンタ１４１の積算を停止させる積算停止部，およびカウンタ１４１の積算を再開させる積算再開部として機能する。
既述のように，エネーブル信号ＥＮは，カウンタ１４１によるクロック信号ＣＫの積算の実行，停止を制御する信号である。カウンタ１４１を停止することで，カウンタ１４１での消費電力が低減される。
リセット信号ＲＳ，エネーブル信号ＥＮの生成の詳細は後述する。 The DPFM controller 180 generates a reset signal RS and an enable signal EN based on the control signals dc (t), Dc (t), the difference signal e (t), the switching signal TS, and the clock signal CK. It is also possible to use only one of the control signals dc (t) and Dc (t).
As described above, the reset signal RS is a signal for adjusting the ON time of the FET 112 on the low voltage side by resetting the counter 141. As a result, DPFM control is executed.
The DPFM controller 180 functions as a control unit that resets the integrated value of the counter 141 to the minimum integrated value, an integration stop unit that stops the integration of the counter 141, and an integration restarting unit that restarts the integration of the counter 141.
As described above, the enable signal EN is a signal that controls execution and stop of the integration of the clock signal CK by the counter 141. By stopping the counter 141, the power consumption in the counter 141 is reduced.
Details of generation of the reset signal RS and the enable signal EN will be described later.

（ＤＣ−ＤＣコンバータ１００の動作）
図３は，ＤＣ−ＤＣコンバータ１００，特にＤＰＦＭコントローラ１８０の動作手順を表すフロー図である。また，図４，図５はそれぞれＤＰＷＭ制御，ＤＰＦＭ制御時の動作波形図である。
（１）値ｄｃ（ｔ），Ｄｃ（ｔ）に基づく条件判断（ステップＳ１１，Ｓ１２）
ＤＰＦＭコントローラ１８０は，値ｄｃ（ｔ），Ｄｃ（ｔ）それぞれが基準値ｄｍｉｎ，Ｄｍｉｎ以下であるとの条件を満たすか否かを判断する。重負荷，軽負荷に応じて，ＤＰＷＭ制御，ＤＰＦＭ制御を切り替えるためである。 (Operation of DC-DC converter 100)
FIG. 3 is a flowchart showing an operation procedure of the DC-DC converter 100, particularly the DPFM controller 180. 4 and 5 are operation waveform diagrams at the time of DPWM control and DPFM control, respectively.
(1) Condition determination based on values dc (t) and Dc (t) (steps S11 and S12)
The DPFM controller 180 determines whether or not the condition that the values dc (t) and Dc (t) are below the reference values dmin and Dmin is satisfied. This is for switching between DPWM control and DPFM control according to heavy load and light load.

（２）条件を満たさない場合（ＤＰＷＭモード）
ステップＳ１１，Ｓ１２何れかの条件を満たさない場合，ＤＣ−ＤＣコンバータ１００はＤＰＷＭ制御状態（ＤＰＷＭモード）となる（ステップＳ１３）。この状態では，エネーブル信号ＥＮは常時Ｈ状態であり，リセット信号ＲＳは常時Ｌ状態である。
図４に示すように，カウンタ１４１がクロック信号ＣＫを積算し，最小積算値Ｎｃｍｉｎ（０）と最大積算値Ｎｃｍａｘ（２^ｎ−１）の間で積算値Ｎｃが周期的に変化する。 (2) When the condition is not satisfied (DPWM mode)
If either of the conditions in steps S11 and S12 is not satisfied, the DC-DC converter 100 enters the DPWM control state (DPWM mode) (step S13). In this state, the enable signal EN is always in the H state, and the reset signal RS is always in the L state.
As shown in FIG. 4, the counter 141 integrates the clock signal CK, and the integrated value Nc periodically changes between the minimum integrated value Ncmin (0) and the maximum integrated value Ncmax (2 ⁿ −1).

カウンタ１４１の積算値Ｎｃと値ｄｃの大小関係に基づいて，切替制御部１４２がＦＥＴ１１１，１１２のＯＮ／ＯＦＦ状態を制御する。即ち，カウンタ１４１の積算値Ｎｃが値ｄｃより小さいときは，高電圧側のＦＥＴ１１１がＯＮ状態となる。カウンタ１４１の積算値Ｎｃが値ｄｃ以上のときは，低電圧側のＦＥＴ１１２がＯＮ状態となる。 Based on the magnitude relationship between the integrated value Nc and the value dc of the counter 141, the switching control unit 142 controls the ON / OFF states of the FETs 111 and 112. That is, when the integrated value Nc of the counter 141 is smaller than the value dc, the high voltage side FET 111 is turned on. When the integrated value Nc of the counter 141 is greater than or equal to the value dc, the low-voltage side FET 112 is turned on.

このように，ＦＥＴ１１１，１１２が交互にＯＮ状態となる。ＦＥＴ１１１，１１２それぞれのＯＮ周期Ｔｓ１１，Ｔｓ１２，全周期Ｔｓ１は次の式（１１）で定まる。
Ｔｓ１１＝（ｄｃ−Ｎｃｍｉｎ）・Δｔ＝ｄｃ・Δｔ
Ｔｓ１２＝（Ｎｃｍａｘ−ｄｃ＋１）・Δｔ＝（２^ｎ−ｄｃ）・Δｔ
Ｔｓ１＝（Ｎｃｍａｘ−Ｎｃｍｉｎ）・Δｔ＝２^ｎ・Δｔ …（１１）
Δｔ：クロック間隔（Δｔ＝１／ｆｔ（クロック周波数）） In this way, the FETs 111 and 112 are alternately turned on. The ON periods Ts11 and Ts12 and the total period Ts1 of the FETs 111 and 112 are determined by the following equation (11).
Ts11 = (dc−Ncmin) · Δt = dc · Δt
Ts12 = (Ncmax−dc + 1) · Δt = (2 ⁿ −dc) · Δt
Ts1 = (Ncmax−Ncmin) · Δt = 2 ⁿ · Δt (11)
Δt: Clock interval (Δt = 1 / ft (clock frequency))

また，時比率（デューティ比）Ｒｄは，値ｄｃより，次の式（１２）で定まる。
Ｒｄ＝Ｔｓ１１／Ｔｓ１
＝ｄｃ／２^ｎ …（１２） The duty ratio (duty ratio) Rd is determined by the following equation (12) from the value dc.
Rd = Ts11 / Ts1
= Dc / 2 ⁿ (12)

以上のように，ＤＰＷＭモードでは，周期Ｔｓ１が一定であり，時比率Ｒｄが制御信号ｄｃ（ｔ）によって制御される。 As described above, in the DPWM mode, the cycle Ts1 is constant and the duty ratio Rd is controlled by the control signal dc (t).

（３）条件を満たす場合（ＤＰＦＭモード）
ステップＳ１１，Ｓ１２双方の条件を満たす場合，ＤＣ−ＤＣコンバータ１００はＤＰＦＭ制御状態（ＤＰＦＭモード）となる（ステップＳ１４，Ｓ１５）。
１）ＤＰＦＭモードでも，切替制御部１４２がＦＥＴ１１１，１１２のＯＮ／ＯＦＦ状態を制御する。即ち，カウンタ１４１の積算値Ｎｃが値ｄｃより小さいときは，高電圧側のＦＥＴ１１１がＯＮ状態となる。カウンタ１４１の積算値Ｎｃが値ｄｃ以上のときは，低電圧側のＦＥＴ１１２がＯＮ状態となる。
即ち，ＤＰＦＭモードでのＦＥＴ１１１のＯＮ周期Ｔｓ２１は，ＤＰＷＭモードでのＦＥＴ１１１のＯＮ周期Ｔｓ１１に等しい。
Ｔｓ２１＝Ｔｓ１１ …（１３） (3) When the condition is satisfied (DPFM mode)
When the conditions of both steps S11 and S12 are satisfied, the DC-DC converter 100 enters the DPFM control state (DPFM mode) (steps S14 and S15).
1) Even in the DPFM mode, the switching control unit 142 controls the ON / OFF state of the FETs 111 and 112. That is, when the integrated value Nc of the counter 141 is smaller than the value dc, the high voltage side FET 111 is turned on. When the integrated value Nc of the counter 141 is greater than or equal to the value dc, the low-voltage side FET 112 is turned on.
That is, the ON cycle Ts21 of the FET 111 in the DPFM mode is equal to the ON cycle Ts11 of the FET 111 in the DPWM mode.
Ts21 = Ts11 (13)

２）ＤＰＦＭモードの場合，カウンタ１４１の積算値Ｎｃが値ｄｃに等しいときに，カウンタ１４１での積算が停止される（ステップＳ１４）。カウンタ１４１での電力の消費を低減するためである。即ち，エネーブル信号ＥＮをＬ状態にすることで，クロック信号ＣＫの如何に依らず，カウンタ１４１に入力される信号ＣＳが常時Ｌ状態となる。カウンタ１４１の積算値Ｎｃが値ｄｃに等しいことは，切り替え信号ＴＳにより判断できる。
このとき，切替制御部１４２によって，低電圧側のＦＥＴ１１２がＯＮ状態となる。カウンタ１４１の積算が停止されても，この状態はそのまま継続する。 2) In the DPFM mode, when the integrated value Nc of the counter 141 is equal to the value dc, the integration at the counter 141 is stopped (step S14). This is because power consumption in the counter 141 is reduced. That is, by setting the enable signal EN to the L state, the signal CS input to the counter 141 is always in the L state regardless of the clock signal CK. It can be determined from the switching signal TS that the integrated value Nc of the counter 141 is equal to the value dc.
At this time, the switching control unit 142 turns on the FET 112 on the low voltage side. Even if the integration of the counter 141 is stopped, this state continues as it is.

３）差分ｅ（ｔ）が基準値ｅｍｉｎ以上か否かが判断される（ステップＳ１５）。ＦＥＴ１１１，１１２の切り替え時期を決定するためである。
・差分ｅ（ｔ）が基準値ｅｍｉｎ以下の場合，低電圧側のＦＥＴ１１２のＯＮ状態が継続する（ステップＳ１４）。差分信号ｅ（ｔ）が大きいことは，平滑回路１２０への電力の供給過剰を意味するからである。 3) It is determined whether or not the difference e (t) is greater than or equal to the reference value emin (step S15). This is for determining the switching time of the FETs 111 and 112.
When the difference e (t) is less than or equal to the reference value emin, the ON state of the low voltage side FET 112 continues (step S14). This is because a large difference signal e (t) means an excessive supply of power to the smoothing circuit 120.

・差分ｅ（ｔ）が基準値ｅｍｉｎより大きい場合，カウンタ１４１がリセットされると共に，積算が再開される（ステップＳ１６）。即ち，リセット信号ＲＳが１クロックだけＨ状態となる（リセットパルスの生成）。また，これと共に，エネーブル信号ＥＮがＨ状態に設定される。なお，リセットパルスの生成にクロック信号ＣＫが用いられる。 When the difference e (t) is larger than the reference value emin, the counter 141 is reset and the integration is restarted (step S16). That is, the reset signal RS is in the H state for one clock (generation of a reset pulse). At the same time, the enable signal EN is set to the H state. The clock signal CK is used for generating the reset pulse.

カウンタ１４１の積算値Ｎｃが最小積算値にリセットされる結果，原則として，切替制御部１４２がＦＥＴ１１１側をＯＮ状態にする（カウンタ１４１の最小積算値と制御信号ｄｃの表現値とが等しい場合を除く）。これは，ＤＰＦＭモードの１周期Ｔｓ２の終了を意味する。即ち，ＦＥＴ１１２側のＯＮ状態が続く時間Ｔ２２は，カウンタ１４１の積算値が値ｄｃに等しくなってから，差分ｅ（ｔ）が基準値ｅｍｉｎより小さくなるまでの時間である。 As a result of resetting the integrated value Nc of the counter 141 to the minimum integrated value, in principle, the switching control unit 142 turns on the FET 111 (when the minimum integrated value of the counter 141 is equal to the expression value of the control signal dc). except). This means the end of one cycle Ts2 in the DPFM mode. That is, the time T22 in which the ON state on the FET 112 side continues is the time from when the integrated value of the counter 141 becomes equal to the value dc until the difference e (t) becomes smaller than the reference value emin.

このＤＰＦＭ制御時の低電圧側ＯＮ周期Ｔｓ２２は，カウンタ１４１の積算に直接影響されない。このため，この時間Ｔｓ２ｌはＤＰＷＭ制御時の低電圧側時間Ｔｓ１ｌから変化する。時間Ｔｓ２２と時間Ｔｓ１２の差がスイッチング時間差ΔＴｓである。
Ｔｓ２２＝Ｔｓ１２＋ΔＴｓ２
Ｔｓ２＝Ｔｓ１＋ΔＴｓ２ …（１４） The low voltage side ON cycle Ts22 during the DPFM control is not directly affected by the integration of the counter 141. For this reason, this time Ts2l changes from the low voltage side time Ts1l during DPWM control. A difference between the time Ts22 and the time Ts12 is a switching time difference ΔTs.
Ts22 = Ts12 + ΔTs2
Ts2 = Ts1 + ΔTs2 (14)

その後，カウンタ１４１によるクロック信号ＣＫの積算が再開され，ステップＳ１１に戻って，ＤＰＷＭモード，ＤＰＦＭモードの何れで動作するかが判断される。 Thereafter, the integration of the clock signal CK by the counter 141 is resumed, and the process returns to step S11 to determine whether to operate in the DPWM mode or the DPFM mode.

以上のように，ＤＣ−ＤＣコンバータ１００では，ＤＰＷＭ制御，ＤＰＦＭ制御の何れにおいてもカウンタ１４１を用いている。この結果，比較的簡単な回路構成で，ＤＰＷＭ制御，ＤＰＦＭ制御を切り替え，ＤＣ−ＤＣコンバータ１００の効率の向上が可能となる。
また，ＤＣ−ＤＣコンバータ１００ではＤＰＦＭ制御時にスイッチング時間差ΔＴｓ，ひいてはスイッチング周期Ｔｓを変化できる。
また，ＤＣ−ＤＣコンバータ１００ではＤＰＦＭ制御時にカウンタ１４１が停止している期間があるため，その分消費電力を抑えられる。 As described above, the DC-DC converter 100 uses the counter 141 in both DPWM control and DPFM control. As a result, the efficiency of the DC-DC converter 100 can be improved by switching between DPWM control and DPFM control with a relatively simple circuit configuration.
Further, the DC-DC converter 100 can change the switching time difference ΔTs and thus the switching period Ts during the DPFM control.
Further, in the DC-DC converter 100, since there is a period during which the counter 141 is stopped during the DPFM control, power consumption can be reduced accordingly.

（第２の実施の形態）
図６は本発明の第２実施形態に係るＤＣ−ＤＣコンバータ(buck converter)２００を示す回路図である。
ＤＣ−ＤＣコンバータ２００は，ＦＥＴ（Field Effect Transistor）１１１，１１２，平滑回路１２０，制御信号生成部１３０，ＤＰＷＭ(Digital Pulse Width Modulation)コントローラ２４０，ＯＲ演算器２５０，ＬＰＦ（Low Pass Filter）１７０，ＤＰＦＭ(Digital Pulse Frequency Modulation)コントローラ２８０を備える。 (Second Embodiment)
FIG. 6 is a circuit diagram showing a DC-DC converter (buck converter) 200 according to the second embodiment of the present invention.
The DC-DC converter 200 includes FETs (Field Effect Transistors) 111 and 112, a smoothing circuit 120, a control signal generator 130, a DPWM (Digital Pulse Width Modulation) controller 240, an OR calculator 250, an LPF (Low Pass Filter) 170, A DPFM (Digital Pulse Frequency Modulation) controller 280 is provided.

ＤＰＦＭコントローラ２８０は，制御信号ｄｃ（ｔ），Ｄｃ（ｔ），切り替え信号ＴＳ，クロック信号ＣＫに基づいて，リセット信号ＲＳ，エネーブル信号ＥＮを生成する。なお，この詳細は後述する。 The DPFM controller 280 generates a reset signal RS and an enable signal EN based on the control signals dc (t), Dc (t), the switching signal TS, and the clock signal CK. Details of this will be described later.

（ＤＣ−ＤＣコンバータ２００の動作）
図７は，ＤＣ−ＤＣコンバータ２００，特にＤＰＦＭコントローラ２８０の動作手順を表すフロー図である。また，図８は，図７のフロー図の動作状態の遷移を表す模式図である。
図７のフロー図は，第１の実施形態でのステップＳ１５に換えてステップＳ２５，Ｓ２６が配置されている点が異なる。即ち，ＤＰＦＭ制御からＤＰＷＭ制御に切り替える判断基準が異なる。 (Operation of DC-DC converter 200)
FIG. 7 is a flowchart showing an operation procedure of the DC-DC converter 200, particularly the DPFM controller 280. FIG. 8 is a schematic diagram showing the transition of the operation state in the flowchart of FIG.
The flowchart of FIG. 7 differs in that steps S25 and S26 are arranged instead of step S15 in the first embodiment. That is, the criteria for switching from DPFM control to DPWM control are different.

図８は，制御信号ｄｃ（ｔ）とＤＰＷＭ／ＤＰＦＭモード間の遷移との関係を表す。ここでは，判り易いように，制御信号Ｄｃ（ｔ）による制御は記載を省略している。
ＤＰＷＭモードからＤＰＦＭモードへの遷移は値ｄｃ（ｔ）が基準値ｄｍｉｎより小さくなったときに生じる（ステップＳ２１）。一方，ＤＰＦＭモードからＤＰＷＭモードへの遷移は値ｄｃが基準値ｄｍａｘ以上のときに生じる（ステップＳ２５）。即ち，ＤＰＷＭモードからＤＰＦＭモードへの遷移時の基準値ｄｍｉｎと，ＤＰＦＭモードからＤＰＷＭモードへの遷移時の基準値ｄｍａｘとが異なる（ｄｍａｘ＞ｄｍｉｎ）。基準値ｄｍａｘ，ｄｍｉｎの間は，その前のモードがそのまま維持されている（一種の不感帯）。 FIG. 8 shows the relationship between the control signal dc (t) and the transition between the DPWM / DPFM modes. Here, the control by the control signal Dc (t) is omitted for easy understanding.
The transition from the DPWM mode to the DPFM mode occurs when the value dc (t) becomes smaller than the reference value dmin (step S21). On the other hand, the transition from the DPFM mode to the DPWM mode occurs when the value dc is greater than or equal to the reference value dmax (step S25). That is, the reference value dmin at the time of transition from the DPWM mode to the DPFM mode is different from the reference value dmax at the time of transition from the DPFM mode to the DPWM mode (dmax> dmin). Between the reference values dmax and dmin, the previous mode is maintained as it is (a kind of dead zone).

図９は，ＤＣ−ＤＣコンバータ２００，特にＤＰＦＭコントローラ２８０の動作手順の他の例を表すフロー図である。図１０は，図９のフロー図の動作状態の遷移を表す模式図である。
ここでは，制御信号ｄｃ（ｔ），Ｄｃ（ｔ）の基準値ｄｔｈ，Ｄｔｈはそれぞれ単一である。
但し，基準値が単一だと，ＤＰＷＭ／ＤＰＦＭモード間での遷移が煩雑に起こり，ＤＣ−ＤＣコンバータ２００の動作が不安定になるおそれがある。遷移の方向によって基準値ｄｍａｘ，ｄｍｉｎを異ならせることで，ＤＰＷＭ／ＤＰＦＭモード間での過剰な遷移を防止し，ＤＣ−ＤＣコンバータ２００の動作の不安定化防止を図ることができる。 FIG. 9 is a flowchart showing another example of the operation procedure of the DC-DC converter 200, particularly the DPFM controller 280. FIG. 10 is a schematic diagram showing the transition of the operation state in the flowchart of FIG.
Here, the reference values dth and Dth of the control signals dc (t) and Dc (t) are single.
However, if the reference value is single, the transition between the DPWM / DPFM modes may be complicated and the operation of the DC-DC converter 200 may become unstable. By making the reference values dmax and dmin different depending on the direction of transition, excessive transition between the DPWM / DPFM modes can be prevented, and instability of the operation of the DC-DC converter 200 can be prevented.

ここで，遷移の方向によって基準値を異ならせることは，図７と異なる動作手順によっても可能である。
図１１は，ＤＣ−ＤＣコンバータ２００，特にＤＰＦＭコントローラ２８０の動作手順の他の例を表すフロー図である。図１２は，図１０のフロー図の動作状態の遷移を表す模式図である。この例では，基準値ｄｍａｘ，基準値ｄｍｉｎの間が不感帯ではない。しかし，この動作手順でも，ＤＰＷＭ／ＤＰＦＭモード間での過剰な遷移を防止し，ＤＣ−ＤＣコンバータ２００の動作の不安定化を図ることができる。 Here, it is possible to change the reference value depending on the direction of transition by an operation procedure different from that in FIG.
FIG. 11 is a flowchart showing another example of the operation procedure of the DC-DC converter 200, particularly the DPFM controller 280. FIG. 12 is a schematic diagram showing the transition of the operation state in the flowchart of FIG. In this example, there is no dead zone between the reference value dmax and the reference value dmin. However, even with this operation procedure, excessive transition between the DPWM / DPFM modes can be prevented, and the operation of the DC-DC converter 200 can be destabilized.

図１３は，ＤＰＦＭ制御時の動作波形図である。なお，ＤＰＷＭ制御時の動作波形は第１の実施形態と同様なので省略する。
図１３の動作波形では，第１の実施形態とエネーブル信号ＥＮのＨ／Ｌが逆になっている。即ち，本実施形態のエネーブル信号ＥＮは，Ｌ状態でクロック信号ＣＫの積算を実行し，Ｈ状態でクロック信号ＣＫの積算を停止するＨアクティブ（High Active）である。これは，クロック信号ＣＫの積算の制御にＯＲ演算器２５０を用いていることと対応する。エネーブル信号ＥＮがＨ状態のとき，クロック信号ＣＫの状態の如何によらず，信号ＣＳを常時Ｈ状態となる。カウンタ２４１での積算は入力する信号ＣＳのパルスの立ち上がりで動作することから（エッジ動作），信号ＣＳを常時Ｈ状態にすることで，カウンタ２
４１での積算が停止される。 FIG. 13 is an operation waveform diagram during DPFM control. The operation waveform at the time of DPWM control is the same as that in the first embodiment, and is omitted.
In the operation waveform of FIG. 13, the H / L of the enable signal EN is opposite to that of the first embodiment. That is, the enable signal EN of the present embodiment is H active (High Active) in which the integration of the clock signal CK is executed in the L state and the integration of the clock signal CK is stopped in the H state. This corresponds to the use of the OR calculator 250 for controlling the integration of the clock signal CK. When the enable signal EN is in the H state, the signal CS is always in the H state regardless of the state of the clock signal CK. Since the integration in the counter 241 operates at the rising edge of the pulse of the input signal CS (edge operation), the signal CS is always in the H state, so that the counter 2
The integration at 41 is stopped.

図１３の動作波形では，リセット信号ＲＳがＨ状態からＬ状態になることで，カウンタ２４１の積算値Ｎｃが最小積算値にセットされ，積算が再開される。即ち，本実施形態でのリセット信号ＲＳはＨアクティブ（High Active）である。このように，リセット信号ＲＳは，Ｈアクティブ（High Active），Ｌアクティブ（Low Active）のどちらでもよい。 In the operation waveform of FIG. 13, when the reset signal RS changes from the H state to the L state, the integrated value Nc of the counter 241 is set to the minimum integrated value, and the integration is restarted. That is, the reset signal RS in this embodiment is H active (High Active). Thus, the reset signal RS may be either H active (High Active) or L active (Low Active).

以上の点を除き，本実施形態に係るＤＰＦＭ制御時の動作波形は第１の実施形態の動作波形と同様である。
なお，このＯＲ演算器２５０に換えてＡＮＤ演算器を用いて，カウンタによるクロック信号ＣＫの積算の停止，開始を制御することも可能である。この場合には，エネーブル信号ＥＮのＨ／Ｌを逆にして，第１の実施形態と同様にＬアクティブ（low Active）とする。
以上から判るように，図１１の動作波形と図４の動作波形は互いに入れ替え可能である。
上記の点を除き，本実施形態は第１の実施形態と同様なので，その他の説明を省略する。 Except for the above points, the operation waveform at the time of DPFM control according to the present embodiment is the same as the operation waveform of the first embodiment.
Note that it is also possible to control the stop and start of the integration of the clock signal CK by the counter using an AND calculator instead of the OR calculator 250. In this case, H / L of the enable signal EN is reversed, and L active (low active) is set as in the first embodiment.
As can be seen from the above, the operation waveforms in FIG. 11 and the operation waveforms in FIG. 4 can be interchanged.
Except for the above points, the present embodiment is the same as the first embodiment, and the other description is omitted.

（第３の実施の形態）
図１４は本発明の第３実施形態に係るＤＣ−ＤＣコンバータ(buck onverter)３００を示す回路図である。
ＤＣ−ＤＣコンバータ３００は，ＦＥＴ（Field Effect Transistor）１１１，１１２，平滑回路１２０，制御信号生成部１３０，ＤＰＷＭ(Digital Pulse Width Modulation)コントローラ１４０，ＡＮＤ演算器１５０，ＬＰＦ（Low Pass Filter）１７０，ＤＰＦＭ(Digital Pulse Frequency Modulation)コントローラ３８０，電圧検知器３９０を備える。 (Third embodiment)
FIG. 14 is a circuit diagram showing a DC-DC converter (buck onverter) 300 according to a third embodiment of the present invention.
The DC-DC converter 300 includes FETs (Field Effect Transistors) 111 and 112, a smoothing circuit 120, a control signal generator 130, a DPWM (Digital Pulse Width Modulation) controller 140, an AND calculator 150, an LPF (Low Pass Filter) 170, A DPFM (Digital Pulse Frequency Modulation) controller 380 and a voltage detector 390 are provided.

ＤＰＦＭコントローラ３８０は，制御信号ｄｃ（ｔ），Ｄｃ（ｔ），切り替え信号ＴＳ，クロック信号ＣＫに基づいて，リセット信号ＲＳ，エネーブル信号ＥＮを生成する。また，入力電圧Ｖｉｎに基づいて，基準値ｄｍａｘ,ｄｍｉｎ，Ｄｍａｘ，Ｄｍｉｎを決定する。即ち，ＤＰＦＭコントローラ３８０は，第１，第２，第３，第４の基準値を決定する基準決定部として機能する。なお，この詳細は後述する。
電圧検知器３９０は，入力電圧ＶｉｎをＡ／Ｄ変換してＤＰＦＭコントローラ３８０に出力する。 The DPFM controller 380 generates a reset signal RS and an enable signal EN based on the control signals dc (t), Dc (t), the switching signal TS, and the clock signal CK. Further, reference values dmax, dmin, Dmax, Dmin are determined based on the input voltage Vin. That is, the DPFM controller 380 functions as a reference determination unit that determines the first, second, third, and fourth reference values. Details of this will be described later.
The voltage detector 390 A / D converts the input voltage Vin and outputs it to the DPFM controller 380.

（ＤＣ−ＤＣコンバータ３００の動作）
図１５は，ＤＣ−ＤＣコンバータ３００，特にＤＰＦＭコントローラ３８０の動作手順を表すフロー図である。
図１５のフロー図は，第２の実施形態に対して，ステップＳ３１が追加されている点が異なる。入力電圧Ｖｉｎの変動に対応するためである。
入力電圧Ｖｉｎが変動すると，値ｄｃが変化する。例えば，入力電圧Ｖｉｎが定格より低くなると，高電圧側のＦＥＴ１１１がＯＮになる時間が長くなる。従い，値ｄｃは大きくなる。このため，入力電圧Ｖｉｎの変動に対応して，基準値ｄｍａｘ，ｄｍｉｎ，Ｄｍａｘ，Ｄｍｉｎを調節することが好ましい。
入力電圧Ｖｉｎの値に対応する基準値ｄｍａｘ，ｄｍｉｎ，Ｄｍａｘ，Ｄｍｉｎをテーブルに記憶させておく。ＤＰＦＭコントローラ３８０は，このテーブルを参照して，電圧検知器３９０が検知した入力電圧Ｖｉｎに対応する基準値ｄｍａｘ，ｄｍｉｎ，Ｄｍａｘ，Ｄｍｉｎを決定する。
この点を除いて，本実施形態は第２の実施形態と同様なので，詳細な説明を省略する。 (Operation of DC-DC converter 300)
FIG. 15 is a flowchart showing the operation procedure of the DC-DC converter 300, particularly the DPFM controller 380.
The flowchart of FIG. 15 is different from the second embodiment in that step S31 is added. This is to cope with fluctuations in the input voltage Vin.
When the input voltage Vin changes, the value dc changes. For example, when the input voltage Vin becomes lower than the rating, the time for which the high-voltage side FET 111 is turned on becomes longer. Accordingly, the value dc increases. For this reason, it is preferable to adjust the reference values dmax, dmin, Dmax, and Dmin in accordance with fluctuations in the input voltage Vin.
Reference values dmax, dmin, Dmax, Dmin corresponding to the value of the input voltage Vin are stored in the table. The DPFM controller 380 refers to this table to determine reference values dmax, dmin, Dmax, Dmin corresponding to the input voltage Vin detected by the voltage detector 390.
Except for this point, the present embodiment is the same as the second embodiment, and a detailed description thereof will be omitted.

（第４の実施の形態）
図１６は本発明の第４実施形態に係るＤＣ−ＤＣコンバータ(buck converter)４００を示す回路図である。
ＤＣ−ＤＣコンバータ４００は，ＦＥＴ（Field Effect Transistor）１１１，１１２，平滑回路１２０，制御信号生成部１３０，ＤＰＷＭ(Digital Pulse Width Modulation)コントローラ１４０，ＡＮＤ演算器３５０，ＤＰＦＭ(Digital Pulse Frequency Modulation)コントローラ４８０，電流検知器４９０を備える。 (Fourth embodiment)
FIG. 16 is a circuit diagram showing a DC-DC converter (buck converter) 400 according to the fourth embodiment of the present invention.
The DC-DC converter 400 includes FETs (Field Effect Transistors) 111 and 112, a smoothing circuit 120, a control signal generation unit 130, a DPWM (Digital Pulse Width Modulation) controller 140, an AND calculator 350, and a DPFM (Digital Pulse Frequency Modulation) controller. 480 and a current detector 490 are provided.

ＤＰＦＭコントローラ４８０は，電流I_low，切り替え信号ＴＳ，クロック信号ＣＫに基づいて，リセット信号ＲＳ，エネーブル信号ＥＮを生成する。なお，この詳細は後述する。
電流検知器４９０は，検知器本体４９１およびＡ／Ｄ変換器４９２を備える。
検知器本体４９１は，低電圧側のＦＥＴ１１２を通過する電流I_lowを検知する。Ａ／Ｄ変換器４９２は，検知器本体４９１で検知された電流I_lowをＡ／Ｄ変換してＤＰＦＭコントローラ４８０に出力する。 The DPFM controller 480 generates a reset signal RS and an enable signal EN based on the current I _low , the switching signal TS, and the clock signal CK. Details of this will be described later.
The current detector 490 includes a detector main body 491 and an A / D converter 492.
The detector body 491 detects the current I _low passing through the low-voltage side FET 112. The A / D converter 492 A / D converts the current I _low detected by the detector main body 491 and outputs it to the DPFM controller 480.

（ＤＣ−ＤＣコンバータ４００の動作）
図１７は，ＤＣ−ＤＣコンバータ４００，特にＤＰＦＭコントローラ４８０の動作手順を表すフロー図である。また，図１８は，ＤＰＦＭ制御時の動作波形図である。
ここで，図１６は，ＦＥＴ１１２での電流I_lowと，負荷Ｒでの電流ＩＬとを表している。ＦＥＴ１１２での電流I_lowはＦＥＴ１１２のＯＮ状態時にのみ流れ，ＦＥＴ１１２のＯＦＦ状態時には流れない。ＦＥＴ１１１での電流I_highはＦＥＴ１１１のＯＮ状態時にのみ流れ，ＦＥＴ１１１のＯＦＦ状態時には流れない。
また，負荷Ｒでの電流ＩＬは電流I_high，I_lowの総和になる。ＦＥＴ１１１のＯＮ状態では電流ＩＬは電流I_highに等しく，ＦＥＴ１１２のＯＮ状態では電流ＩＬは電流I_lowに等しい。 (Operation of DC-DC converter 400)
FIG. 17 is a flowchart showing the operation procedure of the DC-DC converter 400, particularly the DPFM controller 480. FIG. 18 is an operation waveform diagram during DPFM control.
Here, FIG. 16 shows the current I _low in the FET 112 and the current IL in the load R. The current I _low in the FET 112 flows only when the FET 112 is ON, and does not flow when the FET 112 is OFF. The current I _high in the FET 111 flows only when the FET 111 is ON, and does not flow when the FET 111 is OFF.
The current IL at the load R is the sum of the currents I _high and I _low . In the ON state of the FET 111, the current IL is equal to the current I _high , and in the ON state of the FET 112, the current IL is equal to the current I _low .

（１）検知器本体４９１で検知された電流I_lowが基準値Ithと等しいか否かを判断する（ステップＳ４１）。
１）電流I_lowが基準値Ithと等しくなければ，ＤＣ−ＤＣコンバータ１００はＤＰＷＭモードで動作する（ステップＳ４２，図１６の時刻ｔ５より前）。 (1) It is determined whether or not the current I _low detected by the detector body 491 is equal to the reference value Ith (step S41).
1) If the current I _low is not equal to the reference value Ith, the DC-DC converter 100 operates in the DPWM mode (step S42, before time t5 in FIG. 16).

制御信号生成部１３０によって，ＦＥＴ１１１，１１２が交互にＯＮ，ＯＦＦする。このＯＮ／ＯＦＦに伴って電流ＩＬが変動する。ＦＥＴ１１１がＯＮ状態のとき電流ＩＬが
増加する。ＦＥＴ１１２がＯＮ状態のとき電流ＩＬが減少する（このとき，ＩＬ＝I_low）。
電流I_lowが変化しても基準値Ithと等しくなければ，ＤＰＷＭモードは保持される。後述するように，電流I_lowが基準値Ithより小さくならないように制御されるので，この場合，電流I_lowは基準値Ithより大きい。
基準値Ithは固定値とすることができる。また，入力電圧Ｖｉｎと基準値Ithの対応関係を表すテーブルを用意しておいてもよい。この場合，入力電圧Ｖｉｎを検知し，このテーブルを参照することで，基準値Ithを決定する。 The control signal generator 130 turns the FETs 111 and 112 on and off alternately. The current IL varies with this ON / OFF. When the FET 111 is in the ON state, the current IL increases. When the FET 112 is in the ON state, the current IL decreases (at this time, IL = I _low ).
Even if the current I _low changes, if it is not equal to the reference value Ith, the DPWM mode is maintained. As will be described later, since the current I _low is controlled not to be smaller than the reference value Ith, in this case, the current I _low is larger than the reference value Ith.
The reference value Ith can be a fixed value. In addition, a table representing the correspondence between the input voltage Vin and the reference value Ith may be prepared. In this case, the reference value Ith is determined by detecting the input voltage Vin and referring to this table.

２）電流I_lowが基準値Ithに等しくなると，カウンタ１４１はリセットされ，積算が再開される（ステップＳ４３，図１６の時刻ｔ５）。
時刻ｔ５の直前では，ＦＥＴ１１２がＯＮ状態である。ＦＥＴ１１１がＯＮ状態のときには，電流I_lowが０であることから，電流I_lowが基準値Ithに等しくなることはない（基準値Ithは，０より大きい値が設定される）。 2) When the current I _low becomes equal to the reference value Ith, the counter 141 is reset and integration is resumed (step S43, time t5 in FIG. 16).
Just before time t5, the FET 112 is in an ON state. When the FET 111 is in the ON state, since the current I _low is 0, the current I _low does not become equal to the reference value Ith (the reference value Ith is set to a value greater than 0).

カウンタ１４１がリセットされることで，ＦＥＴ１１１がＯＮ状態となる（高電圧側（High-side）：ＯＮ，低電圧側（Low-side））：ＯＦＦ）。ＰＷＭ制御時でＦＥＴ１１２がＯＮ状態になる時刻ｔ２より時間ΔＴｓ前にＦＥＴ１１２がＯＮ状態になったとしている。この場合，ＦＥＴ１１１，１１２のＯＮ／ＯＦＦの周期Ｔｓを時間ΔＴｓ４短くなっている。 When the counter 141 is reset, the FET 111 is turned on (high voltage side (High-side): ON, low voltage side (Low-side): OFF). It is assumed that the FET 112 is turned on before time ΔTs from time t2 when the FET 112 is turned on during PWM control. In this case, the ON / OFF cycle Ts of the FETs 111 and 112 is shortened by the time ΔTs4.

（２）カウンタ１４１の積算値Ｎｃが制御信号ｄｃの表現値Ｎｄｃに等しくなった時点で，カウンタ１４１の積算を停止する（ステップＳ４４，時刻ｔ７）。
エネーブル信号ＮＥをＬ状態にすることで，カウンタ１４１の積算が停止され，消費電力の低減が図られる。
このとき，制御信号生成部１３０によって，低電圧側のＦＥＴ１１２がＯＮ状態となる。
その後，電流I_lowが基準値Ithに等しくなった時点で，ＦＥＴ１１１がＯＮ状態となる（ステップＳ４１，Ｓ４２，時刻ｔ８）。 (2) When the integrated value Nc of the counter 141 becomes equal to the expression value Ndc of the control signal dc, the integration of the counter 141 is stopped (step S44, time t7).
By setting the enable signal NE to the L state, the integration of the counter 141 is stopped and the power consumption is reduced.
At this time, the low voltage side FET 112 is turned on by the control signal generator 130.
Thereafter, when the current I _low becomes equal to the reference value Ith, the FET 111 is turned on (steps S41, S42, time t8).

（第５の実施の形態）
図１９は本発明の第５実施形態に係るＤＣ−ＤＣコンバータ５００を示す回路図である。
ＤＣ−ＤＣコンバータ５００は，ＦＥＴ１１１，１１２，平滑回路１２０，制御信号生成部５３０，ＤＰＷＭコントローラ１４０，ＡＮＤ演算器１５０，ＬＰＦ１７０，ＤＰＦＭコントローラ１８０を備える。 (Fifth embodiment)
FIG. 19 is a circuit diagram showing a DC-DC converter 500 according to the fifth embodiment of the present invention.
The DC-DC converter 500 includes FETs 111 and 112, a smoothing circuit 120, a control signal generation unit 530, a DPWM controller 140, an AND calculator 150, an LPF 170, and a DPFM controller 180.

制御信号生成部５３０は，差分器５３１，補償器５３２，パラメータテーブル５３３を有し，制御信号ｄｃ（ｔ）を生成する。
差分器５３１は，基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ５いずれかと出力電圧Ｖｏ（ｔ）との差分を表現する差分信号ｅ（ｔ）を生成する。即ち，基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ５の選択が可能であり，選択された基準電圧に対応するように出力電圧Ｖｏが制御される。 The control signal generation unit 530 includes a differentiator 531, a compensator 532, and a parameter table 533, and generates a control signal dc (t).
The differentiator 531 generates a difference signal e (t) that represents the difference between any one of the reference voltages Vref1 to Vref5 and the output voltage Vo (t). That is, the reference voltages Vref1 to Vref5 can be selected, and the output voltage Vo is controlled so as to correspond to the selected reference voltage.

なお，基準電圧の選択は，ハードウェア，ソフトウェアの何れでも実現可能である。例えば，基準電圧を切り替えるスイッチをＤＣ−ＤＣコンバータ５００に付加することで，ユーザによる基準電圧の選択が可能となる。 The selection of the reference voltage can be realized by either hardware or software. For example, by adding a switch for switching the reference voltage to the DC-DC converter 500, the user can select the reference voltage.

補償器５３２は，差分信号ｅ（ｔ）に基づき制御信号ｄｃ（ｔ）を生成する。このとき，差分信号ｅ（ｔ）に基づき制御パラメータ（例えば，式（２），（３）の定数Ａ１〜Ｃ１，Ａ２，Ｂ２）が変更される。この変更に，パラメータテーブル５３３が用いられる。差分信号ｅ（ｔ）に応じて制御パラメータを変更することで，出力電圧Ｖｏのより精密な制御が可能となる。
パラメータテーブル５３３は，補償器５３２の制御パラメータを記憶する。例えば，差分信号ｅ（ｔ）の値（またはその範囲）と，制御パラメータとを対応して記憶する。 The compensator 532 generates a control signal dc (t) based on the difference signal e (t). At this time, the control parameters (for example, constants A1 to C1, A2, and B2 in the equations (2) and (3)) are changed based on the difference signal e (t). The parameter table 533 is used for this change. By changing the control parameter according to the difference signal e (t), more precise control of the output voltage Vo becomes possible.
The parameter table 533 stores control parameters for the compensator 532. For example, the value (or range) of the difference signal e (t) and the control parameter are stored in association with each other.

以上のように，本実施形態では，基準電圧の選択と制御パラメータの変更が可能となる。この点を除いて，本実施形態は第１の実施形態と同様なので，詳細な説明を省略する。
なお，本実施形態の構成は第１の実施形態以外の他の実施形態にも適用可能である。また，基準電圧の選択と制御パラメータの変更のいずれか一方のみを適用しても差し支えない。 As described above, in this embodiment, it is possible to select the reference voltage and change the control parameter. Except for this point, the present embodiment is the same as the first embodiment, and a detailed description thereof will be omitted.
The configuration of the present embodiment can be applied to other embodiments other than the first embodiment. In addition, only one of the selection of the reference voltage and the change of the control parameter may be applied.

（その他の実施形態）
本発明の実施形態は上記の実施形態に限られず拡張，変更可能であり，拡張，変更した実施形態も本発明の技術的範囲に含まれる。
上記実施形態では，降圧形ＤＣ−ＤＣコンバータ(buck converter)について説明した。これに限らず，他のＤＣ−ＤＣコンバータにおいても，本発明を同様に実施して同様の効果を得ることができる。例えば，昇圧型のＤＣ−ＤＣコンバータへの適用が考えられる。ＦＥＴ１１１とコイルＬを入れ替え，コイルＬに入力電圧Ｖｉｎを供給する。このようにすると，コイルＬはチョークコイルとして機能し，出力電圧Ｖｏとして入力電圧Ｖｉｎより高い電圧を得ることができる。
上記実施形態では，クロック信号ＣＫとエネーブル信号ＥＮとのＡＮＤ演算，ＯＲ演算によってカウンタ１４１に入力する信号ＣＳを制御している。これに換えて，カウンタ１４１自体に信号を送ってカウンタでの積算を停止，再開しても良い。 (Other embodiments)
Embodiments of the present invention are not limited to the above-described embodiments, and can be expanded and modified. The expanded and modified embodiments are also included in the technical scope of the present invention.
In the above embodiment, the step-down DC-DC converter (buck converter) has been described. However, the present invention is not limited to this, and the same effect can be obtained by implementing the present invention in the same manner. For example, application to a step-up DC-DC converter is conceivable. The FET 111 and the coil L are exchanged, and the input voltage Vin is supplied to the coil L. In this way, the coil L functions as a choke coil, and a voltage higher than the input voltage Vin can be obtained as the output voltage Vo.
In the above embodiment, the signal CS input to the counter 141 is controlled by AND operation and OR operation of the clock signal CK and the enable signal EN. Alternatively, a signal may be sent to the counter 141 itself to stop and restart the integration at the counter.

１００…ＤＣ−ＤＣコンバータ，１１１，１１２…ＦＥＴ，１２０…平滑回路，１３０
…制御信号生成部，１３１…差分器，１３２…補償器，１４０…ＤＰＷＭコントローラ，
１４１…カウンタ，１４２…切替制御部，１５０…ＡＮＤ演算器，１７０…ＬＰＦ，１８
０…ＤＰＦＭコントローラ 100: DC-DC converter, 111, 112: FET, 120: smoothing circuit, 130
... control signal generation unit, 131 ... differentiator, 132 ... compensator, 140 ... DPWM controller,
141 ... Counter, 142 ... Switching control unit, 150 ... AND computing unit, 170 ... LPF, 18
0 ... DPFM controller

Claims

A determination unit that continuously determines a third value between the first and second values based on a voltage difference between the output voltage and the reference voltage;
An averaging unit that averages the third value to generate a fourth value;
A counter that periodically accumulates between the first and second values; and a drive unit that alternately switches the first and second switching elements to drive the third value, wherein the third value is a first reference value. A PWM controller that switches the first and second switching elements in a pulse width modulation mode when the second value exceeds the second reference value;
When the third value is less than or equal to the first reference value and the fourth value is less than or equal to the second reference value, the counting of the counter is stopped, and the first and the first values in the pulse frequency modulation mode are stopped. A PFM controller for switching the second switching element;
A switching power supply circuit comprising: