JP2004297925A

JP2004297925A - Dc-dc converter

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Publication number: JP2004297925A
Application number: JP2003088109A
Authority: JP
Inventors: Takayoshi Yoshida; 孝義吉田; Masaki Muragata; 昌希村形
Original assignee: Tohoku Pioneer Corp
Current assignee: Tohoku Pioneer Corp
Priority date: 2003-03-27
Filing date: 2003-03-27
Publication date: 2004-10-21

Abstract

<P>PROBLEM TO BE SOLVED: To provide a DC-DC converter capable of improving power conversion efficiency, by realizing a low power consumption of a protection circuit attached to the converter. <P>SOLUTION: The output voltage of the converter is obtained by a voltage divider circuit 11 and an error signal by an error amplifier 12 is supplied to a switching control circuit 12, so that the drive operation of a switching element Q1 is controlled. In a state with the converter being under or near a highest output state, resetting operation of a reset circuit 25 is stopped by the error signal from the error amplifier 12, and a counter 26 counts up clock signals. When the counted up value of the counter 26 reaches a prescribed value stored in a specified-value register 28, a comparator 27 operates a switch-driving circuit 20 and makes the driving of the switching element Q1 stopped. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は、スイッチング素子のスイッチングタイミングを制御することで、出力電圧を所定の範囲に維持させるＤＣ−ＤＣコンバータに関し、特に前記コンバータに付帯される保護回路の低消費電力化を実現し、これにより一次側電源を二次側出力として変換する電力変換効率を向上させることができるＤＣ−ＤＣコンバータ関する。
【０００２】
【従来の技術】
例えばチョッパー型のＤＣ−ＤＣコンバータは、一次側の直流電力をスイッチング素子の動作により間欠的にコイルに供給することで、当該コイルに電磁エネルギーを蓄積させると共に、前記コイルから放出されるエネルギーを利用して、例えば昇圧された二次側出力（コンバータ出力）を得るようになされる。このＤＣ−ＤＣコンバータによる出力電圧は、あらかじめ定められた所定の電圧値に安定していることが重要である。
【０００３】
その出力電圧を安定した状態に保つための制御方式として、代表的には２つの方式が知られている。その１つはＰＷＭ（ｐｕｌｓｅｗｉｄｔｈｍｏｄｕｌａｔｉｏｎ＝パルス幅変調）方式であり、他の１つはＰＦＭ（ｐｕｌｓｅｆｒｅｑｕｅｎｃｙｍｏｄｕｌａｔｉｏｎ＝周波数変調）方式である。前者のＰＷＭ方式は、コンバータ出力電圧を制御するスイッチング素子のオンタイミングを常に一定にし、スイッチング素子のオン時間（デューティー値）をコンバータ出力電圧に応じて制御するようになされる。また、後者のＰＦＭ方式は、コンバータ出力電圧を制御するスイッチング素子に与える駆動信号の周波数を、コンバータ出力電圧に応じて制御するようになされる。
【０００４】
この場合、後者のＰＦＭ方式にはスイッチング素子に与える駆動信号の発生タイミングが、コンバータ出力電圧に応じて連続的に制御される純粋なＰＦＭ方式と、スイッチング素子に与える駆動信号の発生タイミング（基本周波数）は一定で、コンバータ出力電圧に応じてスイッチング素子に駆動信号を与えるか、与えずにスキップさせるように動作する疑似ＰＦＭ方式とが知られている。なお疑似ＰＦＭ方式は、その動作機能上からＰＳＭ（ｐｕｌｓｅｓｋｉｐｍｏｄｕｌａｔｉｏｎ）方式と呼ばれることもある。
【０００５】
前記したＰＷＭ方式およびＰＦＭ方式を採用したチョッパー型のＤＣ−ＤＣコンバータについては、例えば次に示す特許文献１に開示されている。
【０００６】
【特許文献１】
特開平１１−８９２２２号公報（段落００１２〜００１５、図１）
【０００７】
ところで、前記したようなチョッパー型のＤＣ−ＤＣコンバータの多くは、その出力端の電圧値に基づいて前記したスイッチング素子のスイッチング動作が制御される。したがって、負荷状態が重くなった場合、極端な例においてはショート状態になされた場合には、その出力端の電圧値が極端に低下する。そこで、その出力電圧値を所定の範囲内に維持させるために、前記スイッチング素子に電流を流す期間が極端に増大する。この状態が長時間に亙って続く場合においては、前記したスイッチング素子やコイルが加熱され、これらの損傷にとどまらず、最悪の場合には発煙や発火に至るなどの不測の事態に発展することも懸念される。
【０００８】
そこで、前記したように出力端に過負荷が加わった場合、もしくはショート状態になされた場合において、回路を保護するための保護装置が提案されている。図１は前記保護装置を備えたＤＣ−ＤＣコンバータの一例を示したものである。この図１に示す構成は、チョッパー型のＤＣ−ＤＣコンバータの例を示したものであり、符号Ｅ１はコンバータの一次側電源として機能するバッテリーを示す。このバッテリーＥ１の陰極側端子は基準電位点（アース）に接続され、その陽極側端子はコンバータの一時側電源入力端子Ｖｉｎに接続されている。
【０００９】
前記電源入力端子Ｖｉｎには、昇圧用のコイルＬ１の一端が接続されており、当該コイルＬ１の他端には、スイッチング素子としてのｎ型ＭＯＳパワーＦＥＴＱ１のドレインが接続されている。そして、パワーＦＥＴＱ１のソースはアースに接続されると共に、当該パワーＦＥＴＱ１のドレインとソース間には、ダイオードＤ２が図に示す極性で接続されている。
【００１０】
一方、前記コイルＬ１とパワーＦＥＴＱ１の接続点にはダイオードＤ１のアノードが接続され、このダイオードＤ１のカソードがコンバータの出力端子Ｖｏｕｔを構成している。また、前記出力端子Ｖｏｕｔとアースとの間には、電圧保持用のコンデンサＣ１が接続されており、このコンデンサＣ１によって保持されたコンバータの出力電圧が、出力端子Ｖｏｕｔに接続される図示せぬ負荷に供給されるように構成されている。
【００１１】
したがって、前記パワーＦＥＴＱ１がオンされると、前記コイルＬ１には端子Ｖｉｎより電流が流れてコイルＬ１に電磁エネルギーが蓄積される。その後、パワーＦＥＴＱ１がオフされると、コイルＬ１に蓄積されたエネルギーにより、コイルＬ１に起電力が発生し、前記ダイオードＤ１を介して出力端子Ｖｏｕｔ側に電流が流れる。これにより出力端子Ｖｏｕｔには、入力端子Ｖｉｎの電圧よりも高い電圧が発生する昇圧型のＤＣ−ＤＣコンバータが実現される。
【００１２】
前記出力端子Ｖｏｕｔとアースとの間には、コンバータの出力電圧値を検出するための抵抗素子Ｒ１およびＲ２からなる分圧回路１１が接続されており、この分圧回路１１により得られる分圧電圧は、誤差増幅器１２の一方の入力端子（反転入力端子）に供給されるように構成されている。また、誤差増幅器１２の他方の入力端子（非反転入力端子）には、基準電圧源１３からもたらされる基準電圧Ｖｒｅｆ１が供給され、これにより、誤差増幅器１２よりコンバータ出力電圧の変動に伴う誤差出力、すなわちエラー信号が生成される。
【００１３】
前記誤差増幅器１２により生成されたエラー信号は、スイッチング制御回路１４に供給されるように構成されている。スイッチング制御回路１４においては、クロック生成回路１５からのクロック信号を利用し、誤差増幅器１２からのエラー信号に基づいて前記したＰＷＭ方式、ＰＦＭ方式、もしくはＰＳＭ方式によるスイッチング制御信号を生成する。
【００１４】
そして、スイッチング制御回路１４により生成されたスイッチング信号は、信号伝達スイッチ１６を介してスイッチング素子としてのパワーＦＥＴＱ１のゲートに供給するように構成されている。これにより、パワーＦＥＴＱ１はコンバータの出力電圧に応じたスイッチング動作がなされ、出力端子Ｖｏｕｔにおける二次側電圧の安定化を図ることができる。
【００１５】
一方、図１に示す構成においては、過負荷状態において前記信号伝達スイッチ１６を開放させる保護回路が具備されている。すなわち、この保護回路は、定電流回路１７、この定電流回路によって充電動作を受けるコンデンサＣ２、このコンデンサの端子電圧を放電させるシャントスイッチを構成するトランジスタＱ２、コンデンサＣ２の端子電圧と、基準電圧源１８からもたらされる基準電圧Ｖｒｅｆ２との比較を行うコンパレータ１９、このコンパレータ１９の出力を受けて、スイッチ駆動回路２０への制御信号を生成する保護制御部２１より構成している。
【００１６】
前記した構成の保護回路においては、まず、クロック生成回路１５からのクロック信号によって、ｎｐｎ型トランジスタＱ２がオフ状態にされる。これにより、コンデンサＣ２は定電流回路１７を介して充電される。一方、保護制御部２１には誤差増幅器１２からのエラー信号が供給され、出力端Ｖｏｕｔの電圧が正常の範囲であることを示すエラー信号の値である場合には、保護制御部２１よりトランジスタＱ２を瞬時の間においてオンさせる信号を供給する。そして、前記した動作がクロック信号に基づくタイミングによって繰り返されるため、コンデンサＣ２の電荷は間欠的に放電され、コンデンサＣ２の端子電圧は所定の範囲内に維持される。
【００１７】
また、過負荷あるいはショート状態により、出力端Ｖｏｕｔの電圧が規定よりも低いことを示すエラー信号が前記誤差増幅器１２から出力される場合には、前記保護制御部２１はトランジスタＱ２をオンさせる制御信号を出力しない。このために、コンデンサＣ２に対する充電状態が継続し、その端子電圧は所定の範囲を超えて、保護制御部２１にはコンパレータ１９からの反転出力がもたらされる。
【００１８】
これにより、保護制御部２１はスイッチ駆動回路２０に対して制御信号を送り、信号伝達スイッチ１６を開放させる。したがって、スイッチング制御回路１４からのスイッチング信号が、パワーＦＥＴＱ１のゲートに伝達されるのが阻止される。それ故、例えばパワーＦＥＴＱ１のオン動作期間が増大した状態が継続されるのを阻止することができ、回路が不測の事態に陥ることから回避できる。
【００１９】
【発明が解決しようとする課題】
ところで、前記したような構成の保護回路においては、定電流源１７、コンデンサＣ２、電荷放電用のトランジスタＱ２、端子電圧測定用のコンパレータ１９等によりアナログ動作を行う回路構成とされており、このアナログ動作を行う回路構成において消費する電流は大きなものとなる。しかも、トランジスタＱ２によりコンデンサＣ２に対する充放電を繰り返す動作がなされるため、保護回路において消費する電力が非常に大きなものとなる。
【００２０】
特にこの種のＤＣ−ＤＣコンバータを携帯用端末機器、例えば携帯電話器の昇圧電源に採用しようとする場合には、前記した保護回路における電力の消費は、バッテリーによる一次側電源を二次側出力として変換する場合の変換効率の低下を招くことになり、携帯電話器における待ち受け時間をより延長させる点で大きな影響を及ぼすことになる。
【００２１】
この発明は、前記した問題点に着目してなされたものであり、コンバータの保護回路において消費する電力をより軽減させることで、一次側電源の利用効率を向上させたＤＣ−ＤＣコンバータを提供することを目的とするものである。
【００２２】
【課題を解決するための手段】
前記した目的を達成するためになされたこの発明にかかるＤＣ−ＤＣコンバータは、請求項１に記載のとおり、コンバータの出力電圧値を取得し、当該出力電圧値に基づいてスイッチング素子のスイッチング動作を制御することで、前記出力電圧値を所定の範囲に制御するＤＣ−ＤＣコンバータであって、前記コンバータの最大出力状態もしくはこれに近い状態を検出する出力状態検出手段と、前記出力状態検出手段により最大出力状態もしくはこれに近い状態を検出した場合に、その継続状態をカウントするカウンターと、前記カウンターのカウント値が所定値に達した時に、前記スイッチング素子のスイッチング動作を停止させる動作停止手段とを備えた点に特徴を有する。
【００２３】
【発明の実施の形態】
以下、この発明にかかるＤＣ−ＤＣコンバータについて、その好ましい実施の形態を図に基づいて説明する。図２は、この発明にかかるコンバータの第１の実施の形態をブロック図によって示したものであり、これはＰＳＭ制御によるチョッパー型昇圧形式を採用したものである。なお、図２においてはすでに説明した図１に示す各構成要素に対応する部分を同一符号で示しており、したがって、その詳細な説明は適宜省略する。
【００２４】
図２において、符号１４Ａは誤差増幅器１２からもたらされるエラー信号によってスイッチング信号を生成するＰＳＭ回路であり、このＰＳＭ回路１４Ａは、後で詳細に説明するようにクロック生成回路１５からのクロック信号を利用してスイッチング信号を生成する。そして、ＰＳＭ回路１４Ａからのスイッチング信号は、信号伝達スイッチ１６を介してスイッチング素子としてのパワーＦＥＴＱ１のゲートに供給されるように構成されている。これにより、パワーＦＥＴＱ１はコンバータの出力電圧に応じたスイッチング動作がなされ、出力端子Ｖｏｕｔにおける二次側電圧の安定化を図ることができる。
【００２５】
一方、この図２に示すコンバータの保護回路においては、誤差増幅器１２からのエラー信号が利用され、このエラー信号がリセット回路２５に供給されるように構成されている。このリセット回路２５は、前記エラー信号の値に応じてカウンター２６のカウント動作を制御する。すなわち、カウンター２６にはクロック生成回路１５より、クロック信号が供給されており、この実施の形態においてはカウンター２６は前記リセット回路２５がリセット動作を行わない状態において、前記クロック信号の到来数をカウントアップするように作用する。なお、前記リセット回路２５とカウンター２６のカウントアップ動作については、後で図３を用いて詳細に説明する。
【００２６】
前記カウンター２６によるカウント値は、コンパレータ２７に供給されるように構成されており、このコンパレータ２７には予め定められた所定の値を格納した規定値レジスタが接続されている。前記コンパレータ２７は規定値レジスタ２８に格納された前記所定値を基準として、カウンター２６によりカウントアップされた値と比較を行うことができるように構成されている。そして、前記カウンター２６によるカウント値がレジスタ２８に格納された前記所定値に達したと判定された場合には、コンパレータ２７はスイッチ駆動回路２０に制御信号を送り、スイッチ駆動回路２０は信号伝達スイッチ１６を開放させるように作用する。
【００２７】
図３は、図２に示したコンバータの動作を説明するタイミングチャートである。図２に示したコンバータは、前記したとおりＰＳＭ制御によるチョッパー型昇圧形式を採用したものであり、ＰＳＭ回路１４Ａはクロック生成回路１５より、図３（ａ）として示すクロック信号を受けて、このクロック信号に基づいてタイミング信号、すなわち（ｂ）として示す等間隔のＰＳＭ基準クロックを生成する。また、ＰＳＭ回路１４Ａ内には、（ｄ）として示すＰＳＭ動作基準電圧をもっており、前記したＰＳＭ基準クロック（ｂ）の立上がりのタイミングにおいて、ＰＳＭ動作基準電圧（ｄ）に対するエラー信号（ｃ）の値が比較される。
【００２８】
ここで、ＰＳＭ動作基準電圧（ｄ）に対してエラー信号（ｃ）のレベルが高い場合、換言すればコンバータの出力電圧が所定の値よりも低い状態においては、スイッチング素子としてのパワーＦＥＴＱ１を駆動するスイッチング信号（ｅ）を継続して出力する。これにより、コンバータの出力電圧値を上昇させるように作用する。
【００２９】
また、ＰＳＭ動作基準電圧（ｄ）に対してエラー信号（ｃ）のレベルが低い場合、すなわちコンバータの出力電圧が所定の値より高い状態においては、前記スイチング信号（ｅ）を出力せずにスキップする。これにより、コンバータの出力電圧値を降下させるように作用する。そして、再びＰＳＭ動作基準電圧（ｄ）に対するエラー信号（ｃ）のレベルが高くなった場合には、ＰＳＭ基準クロック（ｂ）に基づいて、スイッチング信号（ｅ）を所定時間継続して出力する。
【００３０】
一方、図３（ｆ）は図２に示すリセット回路２５においてなされるリセット制御作用の動作タイミングを示しており、これは誤差増幅器１２からもたらされるエラー信号（ｃ）のレベルに応じてリセット制御がなされるか否かが決定される。すなわちエラー信号（ｃ）のレベルが例えば低い状態、換言すればコンバータの出力電圧が所定の値より高い状態においては、図３（ｆ）に示すリセット制御信号をリセット動作状態にさせる。なお、エラー信号（ｃ）のレベルの高低は、図３においては説明の便宜上、（ｄ）として示すＰＳＭ動作基準電圧と比較している。この状態においては、図２に示すリセット回路２５は、カウンター２６のリセット作用を継続し、カウンター２６によるカウント値はゼロに保持される。
【００３１】
また、コンバータの出力端Ｖｏｕｔに重い負荷が加わるか、ショート状態になされた場合には、前記エラー信号（ｃ）のレベルは高い状態にシフトされ、図３（ｆ）に示すリセット制御信号はリセット停止状態になされる。この状態においては、図２に示すリセット回路２５は、カウンター２６のリセット作用を停止するため、カウンター２６はクロック生成回路１５からのクロックを受けてカウントアップを開始する。そして、前記した過負荷の状態が解かれれば、カウンター２６のカウント値はリセット作用を受け、カウンター２６によるカウント値はゼロになされる。
【００３２】
一方、前記した過負荷の状態が継続している間は、カウンター２６によるカウントアップが進む。そして、前記したようにコンパレータ２７は規定値レジスタ２８に格納された値を基準として、カウンター２６によるカウント値の比較を行い、カウンター２６によるカウント値がレジスタ２８に格納された値に達した時に、スイッチ駆動回路２０に制御信号が送られる。これにより、スイッチ駆動回路２０は信号伝達スイッチ１６を開放するため、パワーＦＥＴＱ１に対して連続してスイッチング信号が供給されるのが阻止される。
【００３３】
このように、コンバータが過負荷状態に陥った場合には、信号伝達スイッチ１６が開放されてパワーＦＥＴＱ１に対して連続してスイッチング信号が供給されるが阻止され、これにより、パワーＦＥＴＱ１および昇圧用コイルＬ１等にダメージを与えるのを防止することができる。
【００３４】
以上のようにして、信号伝達スイッチ１６を開放状態にした場合においては、例えばこのコンバータを搭載した機器の主電源を一旦オフにすることで、元の動作に復帰できるように構成されていることが望ましい。なお、前記した規定値レジスタ２８に格納され、カウンターとの比較の基準となる値は、書き換え可能に構成されていることが望ましく、これにより保護動作のレベルを変更することができる。
【００３５】
以上のように、図２に示すリセット回路２５を含むカウンター２６等は、コンバータの最大出力状態もしくはこれに近い状態を検出する出力状態検出手段として機能する。そして、前記コンパレータ２７、スイッチ駆動回路２０および信号伝達スイッチ１６は、スイッチング素子としてのパワーＦＥＴＱ１のスイッチング動作を停止させる動作停止手段として機能する。
【００３６】
図２に示すカウンター２６、コンパレータ２７、規定値レジスタ２８等は、現状においては、その殆どが例えばＣ−ＭＯＳロジックによるデジタルＩＣ化されており、その消費電力はきわめて少ない。したがって、図２に示した構成によると保護回路として機能する構成部分による消費電力は僅かな範囲に抑えることができる。それ故、図２に示す構成によると一次側電源の利用効率を向上させることができ、コンバータにおける電力の変換効率を向上させることに寄与できる。
【００３７】
なお、図２に示す実施の形態においては、コンバータが過負荷状態となったことをエラー信号のレベルによって関知し、その時に到来するクロック信号の数をカウンターによってカウントアップするようにしている。すなわち、クロック信号の数をカウンターによってカウントアップすることで、いわば過負荷状態の継続時間を計測するようにしているが、図２に示すＰＳＭ方式によるコンバータにおいては、図３（ｅ）に示すスイッチング信号がスキップせずに、所定数以上連続して発生するのを検出し、信号伝達スイッチ１６を開放させるように構成されていてもよい。
【００３８】
また、図２に示すＰＳＭ方式によるコンバータにおいては、図３（ｅ）に示すスイッチング信号の発生比率、すなわち発生動作タイミングｍに対して、実際にスイッチング信号が発生した数ｎを計数し、その比率（ｎ／ｍ）が高い場合に同様に信号伝達スイッチ１６を開放させるように構成されていてもよい。
【００３９】
次に図４は、この発明にかかるコンバータの第２の実施の形態をブロック図によって示したものであり、これはＰＷＭ制御によるチョッパー型昇圧形式を採用したものである。なお、図４においてはすでに説明した図１および図２に示す各構成要素に対応する部分を同一符号で示しており、したがって、その詳細な説明は適宜省略する。
【００４０】
図４において、符号１４Ｂは誤差増幅器１２からもたらされるエラー信号に応じてパルス幅（デューティー値）が可変されるスイッチング信号を生成するＰＷＭ回路である。そして、ＰＷＭ回路１４Ｂからのスイッチング信号は、信号伝達スイッチ１６を介してスイッチング素子としてのパワーＦＥＴＱ１のゲートに供給されるように構成されている。これにより、パワーＦＥＴＱ１はコンバータの出力電圧に応じたスイッチング動作がなされ、出力端子Ｖｏｕｔにおける二次側電圧の安定化を図ることができる。
【００４１】
また、図４に示す実施の形態においては、ＰＷＭ回路１４Ｂからのスイッチング信号は、ウィンドー回路２９にも供給されるように構成されており、このウィンドー回路２９は、後述するウィンドー設定信号を利用して、前記ＰＷＭ回路１４Ｂから供給されるスイッチング信号のデューティー値を検証し、これがコンバータの最大出力状態もしくはこれに近い状態であるか否かを判定するように動作する。すなわち、この実施の形態においては、前記ウィンドー回路２９は出力状態検出手段として機能する。
【００４２】
そして、ウィンドー回路２９によって、コンバータが最大出力状態もしくはこれに近い状態であると判定された場合には、リセット回路２５のリセット動作を停止させるように作用する。このリセット回路２５のリセット動作の停止に伴い、カウンター２６はクロック信号のカウントアップ動作を開始するように作用する。なお、前記ウィンドー回路２９とリセット回路２５等の動作については、後で図５を用いて詳細に説明する。そして、カウンター２６、コンパレータ２７、規定値レジスタ２８、スイッチ駆動回路２０の各々の作用は、図２に示した実施の形態と同様である。
【００４３】
図５は、図４に示したコンバータの動作を説明するタイミングチャートである。図４に示したコンバータは前記したとおり、ＰＷＭ制御によるチョッパー型昇圧形式を採用したものであり、ＰＷＭ回路１４Ｂはクロック生成回路１５より、図５（ａ）に示すクロック信号を受けて、（ｇ）として示す一定周期のＰＷＭ用三角波の信号を繰り返し生成する。そして、ＰＷＭ回路１４Ｂにおいては、前記三角波の信号と、誤差増幅器１２からもたらされるエラー信号（ｃ）との比較を行い、エラー信号が前記三角波の信号レベルにクロスした時点で、（ｈ）として示すスイッチング信号を発生させる。なお、前記スイッチング信号は、前記三角波の信号が折り返す時点まで継続される。
【００４４】
したがって、図５に示すようにエラー信号のレベルが除々に低下する状態においては、スイッチング信号（ｈ）のデューティー値（ｄｕ１，ｄｕ２，……）が除々に小さくなり、パワーＦＥＴＱ１をオン状態にする期間が少なくなることを意味する。これにより、前記コイルＬ１にその都度蓄積させる電磁エネルギーを低下させるようになされ、ＦＥＴＱ１がターンオフした場合におけるコイルＬ１に誘起する起電力を低下させるように作用する。また、エラー信号のレベルが除々に上昇する状態においては、前記と逆の作用によりコイルＬ１に誘起する起電力を低下させるように作用し、結果として、コンバータの出力電圧を所定の範囲に維持させるように動作する。
【００４５】
図５に示す（ｉ）はウィンドー回路２９において利用されるウィンドー設定信号を示しており、これは前記基準クロック（ａ）に基づいてＰＷＭ用三角波（ｇ）の発生周期に同期して生成される。具体的には、このウィンドー設定信号（ｉ）はＰＷＭ回路１４Ｂにおいて発生するスイッチング信号（ｈ）のデューティー値が大きな状態、例えば図５に示すデューティー値がｄｕ１の状態を、論理積により検出することができるタイミングで出力されるようになされている。したがって、ウィンドー設定信号（ｉ）の発生タイミングで、ウィンドー（窓）が形成され、このウィンドーの形成時において、スイッチング信号（ｈ）が立ち上がっているか否かが検証される。
【００４６】
すなわち、ウィンドーの形成時において、スイッチング信号（ｈ）が立ち上がっている場合には、スイッチング信号（ｈ）のデューティー値が大きな状態であり、これはコンバータが最大出力状態もしくはこれに近い状態であると判定することができる。
【００４７】
以上のようにして、ウィンドー設定信号（ｉ）とスイッチング信号（ｈ）の論理積をとることにより、図５に示すリセット制御信号（ｊ）を得ることができる。このリセット制御信号（ｊ）は、図４に示すリセット回路２５に供給され、ウィンドー設定信号（ｉ）の発生タイミングにおいて、リセット制御信号（ｊ）が得られない場合（破線で示す状態）において、カウンター２６をリセットするように動作する。逆に、ウィンドー設定信号（ｉ）の発生タイミングにおいて、リセット制御信号（ｊ）が得られる場合（実線で示す状態）においては、カウンター２６のカウントアップ値はリセットされない。
【００４８】
要するに、コンバータが最大出力状態もしくはこれに近い状態である場合には、カウンター２６はリセットされず、カウンター２６はクロック生成回路１５からのクロックを受けてカウントアップを開始する。そして、前記した過負荷の状態が解かれれば、カウンター２６のカウント値はリセット作用を受け、カウンター２６によるカウント値はゼロになされる。このカウンター２６のカウントアップ動作は、結果として図２に示した実施の形態におけるカウンター２６の動作と同一になり、したがって、コンパレータ２７の作用により、スイッチ駆動回路２０が動作されるのも、図２に示した実施の形態と同一になる。
【００４９】
それ故、図４に示した構成においてもコンバータが過負荷状態に陥った場合に、動作停止手段として機能する信号伝達スイッチ１６が開放されるので、パワーＦＥＴＱ１に対してデューティー値の大きなスイッチング信号が連続して供給されるのが阻止され、これにより、パワーＦＥＴＱ１および昇圧用コイルＬ１等にダメージを与えるのを防止することができる。なお、前記した規定値レジスタ２８に格納され、カウンターとの比較の基準となる値は、図２に示した実施の形態と同様に書き換え可能に構成されていることが望ましく、これにより保護動作のレベルを変更することができる。
【００５０】
そして、図４に示すカウンター２６、コンパレータ２７、規定値レジスタ２８等においても、図２に示した実施の形態と同様に、その消費電力はきわめて少ない。したがって、図４に示す実施の形態においても一次側電源の利用効率を向上させることができ、コンバータにおける電力の変換効率を向上させることに寄与できる。
【００５１】
なお、図４に示す実施の形態においては、コンバータが過負荷状態となったことを、スイッチング信号のデューティー値を監視するウィンドー回路２９によって検出し、その時に到来するクロック信号の数をカウンターによってカウントアップするようにしている。すなわち、クロック信号の数をカウンターによってカウントアップすることで、過負荷状態の継続時間を計測するようにしているが、図４に示すＰＷＭ方式によるコンバータにおいては、図５（ｈ）に示すスイッチング信号がフルデューティーもしくはこれに近い状態で所定数以上連続して発生するのをカウントし、信号伝達スイッチ１６を開放させるように構成されていてもよい。
【００５２】
また、図４に示すＰＷＭ方式によるコンバータにおいては、図５（ｈ）に示すスイッチング信号がフルデューティーもしくはこれに近い状態で発生する比率、すなわち発生動作タイミングｍに対して、実際にフルデューティーもしくはこれに近い状態で発生するスイッチング信号の数ｎを計数し、その比率（ｎ／ｍ）が高い場合に同様に信号伝達スイッチ１６を開放させるように構成されていてもよい。
【００５３】
図６は、この発明にかかるコンバータの第３の実施の形態をブロック図によって示したものであり、これはＰＦＭ制御によるチョッパー型昇圧形式を採用したものである。なお、図６においてはすでに説明した図１および図２に示す各構成要素に対応する部分を同一符号で示しており、したがって、その詳細な説明は適宜省略する。
【００５４】
図６において、符号１４Ｃは誤差増幅器１２からもたらされるエラー信号に応じて発生周期（周波数）が可変されるスイッチング信号を生成するＰＦＭ回路である。そして、ＰＦＭ回路１４Ｃからのスイッチング信号は、信号伝達スイッチ１６を介してスイッチング素子としてのパワーＦＥＴＱ１のゲートに供給されるように構成されている。これにより、パワーＦＥＴＱ１はコンバータの出力電圧に応じたスイッチング動作がなされ、出力端子Ｖｏｕｔにおける二次側電圧の安定化を図ることができる。
【００５５】
そして、図６に示す実施の形態においては、ＰＦＭ回路１４Ｃからのスイッチング信号は、カウンター２６に供給され、例えばその立上がり数がカウントアップされる。この場合、リセット回路２５にはクロック生成回路１５からのクロック信号が供給されており、このリセット回路２５は所定数のクロック信号を受けるごとに、カウンター２６のカウントアップ値をリセットするように作用する。すなわち、リセット回路２５はクロック生成回路１５からのクロック信号の数をタイマーの機能として利用し、所定時間毎にカウンター２６の値をリセットさせるように動作する。
【００５６】
ここで、コンバータに大きな負荷が加わるか、もしくはショート状態になされた場合には、コンバータが最大出力状態もしくはこれに近い状態となり、ＰＦＭ回路１４Ｃからのスイッチング信号の周波数が増大する。一方、前記したようにカウンター２６は単位時間当たりのスイッチング信号の数を計数しており、カウンター２６における単位時間当たりのスイッチング信号の数が、規定値レジスタ２８に格納された値に達する場合においては、コンパレータ２７よりスイッチ駆動回路２０に制御信号が送られる。これにより、スイッチ駆動回路２０は信号伝達スイッチ１６を開放するため、パワーＦＥＴＱ１に対して高い周波数のスイッチング信号が連続して供給されるのが阻止される。
【００５７】
このように、図６に示す実施の形態においてもコンバータが過負荷状態に陥った場合には、信号伝達スイッチ１６が開放されるので、パワーＦＥＴＱ１に対して高い周波数のスイッチング信号が連続して供給されるが阻止され、これにより、パワーＦＥＴＱ１および昇圧用コイルＬ１等にダメージを与えるのを防止することができる。
【００５８】
なお、図６に示す実施の形態においても規定値レジスタ２８に格納され、カウンターとの比較の基準となる値は、書き換え可能に構成されていることが望ましく、これにより保護動作のレベルを変更することができる。また、図６に示す実施の形態においても、図２および図４に基づいて説明した実施の形態と同様の作用効果を得ることができる。
【００５９】
以上説明した実施の形態においては、カウンター２６はいずれもクロック信号等の到来数をカウントアップするようにしているが、これはカウントダウンさせるように用いることもでき、いずれを用いても同一の機能を果たすことができる。また、以上説明した実施の形態においては、チョッパー型昇圧形式を採用したコンバータを例示しているが、降圧型、反転型、さらにはスイッチング素子がオフ状態でエネルギーが伝達されるフライバック方式のＤＣ−ＤＣコンバータにも、この発明を採用することができる。
【００６０】
加えて、前記した実施の形態においては、コイルによる出力をダイオードを介して出力端子に導出するようにしているが、ダイオードに代えてトランジスタなどのスイッチング素子を用い、スイッチング素子によりオン・オフのタイミングを制御するいわゆる同期整流方式にこの発明を採用することもできる。
【図面の簡単な説明】
【図１】従来のコンバータの一例を示したブロック図である。
【図２】この発明にかかるコンバータの第１の実施の形態を示したブロック図である。
【図３】図２に示すコンバータの動作を説明するタイミング図である。
【図４】この発明にかかるコンバータの第２の実施の形態を示したブロック図である。
【図５】図４に示すコンバータの動作を説明するタイミング図である。
【図６】この発明にかかるコンバータの第３の実施の形態を示したブロック図である。
【符号の説明】
１１分圧回路
１２誤差増幅器
１４ＡＰＳＭ回路
１４ＢＰＷＭ回路
１４ＣＰＦＭ回路
１５クロック生成回路
１６信号伝達スイッチ
２０スイッチ駆動回路
２５リセット回路
２６カウンター
２７コンパレータ
２８規定値レジスタ
２９ウィンドー回路
Ｃ１コンデンサ
Ｄ１，Ｄ２ダイオード
Ｅ１バッテリー（一次側電源）
Ｌ１昇圧用コイル
Ｑ１スイッチング素子
Ｒ１，Ｒ２抵抗素子
Ｖｉｎ電源入力端子
Ｖｏｕｔ出力端子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a DC-DC converter that maintains an output voltage within a predetermined range by controlling switching timing of a switching element, and in particular, achieves low power consumption of a protection circuit attached to the converter, The present invention relates to a DC-DC converter capable of improving power conversion efficiency for converting a primary power supply to a secondary output.
[0002]
[Prior art]
For example, a chopper-type DC-DC converter supplies DC power on the primary side intermittently to a coil by the operation of a switching element, thereby accumulating electromagnetic energy in the coil and using energy released from the coil. Then, for example, a boosted secondary output (converter output) is obtained. It is important that the output voltage of this DC-DC converter be stable at a predetermined voltage value.
[0003]
As a control method for keeping the output voltage in a stable state, there are typically two control methods. One is a PWM (pulse width modulation) system, and the other is a PFM (pulse frequency modulation) system. In the former PWM method, the ON timing of the switching element for controlling the converter output voltage is always kept constant, and the ON time (duty value) of the switching element is controlled according to the converter output voltage. In the latter PFM method, the frequency of a drive signal given to a switching element for controlling a converter output voltage is controlled according to the converter output voltage.
[0004]
In this case, in the latter PFM system, a pure PFM system in which the generation timing of the drive signal given to the switching element is continuously controlled according to the converter output voltage, and a generation timing of the drive signal given to the switching element (basic frequency ) Is constant, and there is known a pseudo PFM method in which a drive signal is supplied to a switching element in accordance with a converter output voltage, or the switching element is skipped without supplying a drive signal. The pseudo PFM method is sometimes called a PSM (pulse skip modulation) method in terms of its operation function.
[0005]
A chopper type DC-DC converter employing the above-mentioned PWM method and PFM method is disclosed in, for example, Patent Document 1 shown below.
[0006]
[Patent Document 1]
JP-A-11-89222 (paragraphs 0012 to 0015, FIG. 1)
[0007]
By the way, in many of the chopper type DC-DC converters described above, the switching operation of the switching element is controlled based on the voltage value of the output terminal. Therefore, when the load state becomes heavy, or in the extreme case, when the short state occurs, the voltage value of the output terminal extremely decreases. Therefore, in order to maintain the output voltage value within a predetermined range, a period during which a current flows through the switching element is extremely increased. If this state continues for a long time, the above-mentioned switching elements and coils are heated, and not only these damages are caused, but in the worst case, unforeseen situations such as smoke or ignition may occur. Is also a concern.
[0008]
Therefore, as described above, a protection device for protecting a circuit when an overload is applied to the output terminal or when the output terminal is short-circuited has been proposed. FIG. 1 shows an example of a DC-DC converter provided with the protection device. The configuration shown in FIG. 1 shows an example of a chopper type DC-DC converter, and reference numeral E1 indicates a battery functioning as a primary power supply of the converter. The cathode side terminal of the battery E1 is connected to a reference potential point (earth), and the anode side terminal is connected to the temporary power input terminal Vin of the converter.
[0009]
One end of a step-up coil L1 is connected to the power input terminal Vin, and the other end of the coil L1 is connected to the drain of an n-type MOS power FET Q1 as a switching element. The source of the power FET Q1 is connected to the ground, and a diode D2 is connected between the drain and the source of the power FET Q1 with the polarity shown in the figure.
[0010]
On the other hand, an anode of a diode D1 is connected to a connection point between the coil L1 and the power FET Q1, and a cathode of the diode D1 forms an output terminal Vout of the converter. A voltage holding capacitor C1 is connected between the output terminal Vout and the ground, and the output voltage of the converter held by the capacitor C1 is connected to a load (not shown) connected to the output terminal Vout. Is configured to be supplied.
[0011]
Therefore, when the power FET Q1 is turned on, a current flows from the terminal Vin to the coil L1, and electromagnetic energy is accumulated in the coil L1. Thereafter, when the power FET Q1 is turned off, an electromotive force is generated in the coil L1 by the energy stored in the coil L1, and a current flows to the output terminal Vout through the diode D1. Thus, a step-up DC-DC converter in which a voltage higher than the voltage of the input terminal Vin is generated at the output terminal Vout is realized.
[0012]
Between the output terminal Vout and the ground, a voltage dividing circuit 11 composed of resistance elements R1 and R2 for detecting the output voltage value of the converter is connected, and the divided voltage obtained by the voltage dividing circuit 11 is obtained. Is configured to be supplied to one input terminal (inverting input terminal) of the error amplifier 12. The other input terminal (non-inverting input terminal) of the error amplifier 12 is supplied with a reference voltage Vref1 provided from the reference voltage source 13, whereby the error output from the error amplifier 12 due to a change in the converter output voltage is obtained. That is, an error signal is generated.
[0013]
The error signal generated by the error amplifier 12 is configured to be supplied to a switching control circuit 14. The switching control circuit 14 uses the clock signal from the clock generation circuit 15 to generate a switching control signal based on the PWM method, the PFM method, or the PSM method based on the error signal from the error amplifier 12.
[0014]
The switching signal generated by the switching control circuit 14 is supplied to the gate of the power FET Q1 as a switching element via the signal transmission switch 16. As a result, the switching operation of the power FET Q1 according to the output voltage of the converter is performed, and the secondary voltage at the output terminal Vout can be stabilized.
[0015]
On the other hand, the configuration shown in FIG. 1 includes a protection circuit for opening the signal transmission switch 16 in an overload state. That is, the protection circuit includes a constant current circuit 17, a capacitor C2 which is charged by the constant current circuit, a transistor Q2 which constitutes a shunt switch for discharging a terminal voltage of the capacitor, a terminal voltage of the capacitor C2, and a reference voltage source. The comparator 19 includes a comparator 19 that compares the reference voltage Vref2 with a reference voltage Vref2, and a protection controller 21 that receives an output of the comparator 19 and generates a control signal to the switch drive circuit 20.
[0016]
In the protection circuit having the above-described configuration, first, the npn transistor Q2 is turned off by the clock signal from the clock generation circuit 15. Thus, the capacitor C2 is charged via the constant current circuit 17. On the other hand, when the error signal from the error amplifier 12 is supplied to the protection control unit 21 and the voltage of the output terminal Vout is the value of the error signal indicating that the voltage is in the normal range, the protection control unit 21 outputs the transistor Q2. Is supplied during a moment. Since the above operation is repeated at a timing based on the clock signal, the charge of the capacitor C2 is discharged intermittently, and the terminal voltage of the capacitor C2 is maintained within a predetermined range.
[0017]
When an error signal indicating that the voltage at the output terminal Vout is lower than the specified value is output from the error amplifier 12 due to an overload or short-circuit state, the protection control unit 21 controls the transistor Q2 to turn on. Is not output. As a result, the state of charge of the capacitor C2 continues, the terminal voltage of the capacitor C2 exceeds a predetermined range, and the protection controller 21 receives an inverted output from the comparator 19.
[0018]
Thereby, the protection control unit 21 sends a control signal to the switch drive circuit 20 to open the signal transmission switch 16. Therefore, the switching signal from the switching control circuit 14 is prevented from being transmitted to the gate of the power FET Q1. Therefore, for example, it is possible to prevent the state where the ON operation period of the power FET Q1 has been increased from continuing, and it is possible to prevent the circuit from falling into an unexpected state.
[0019]
[Problems to be solved by the invention]
In the above-described protection circuit, the constant current source 17, the capacitor C2, the transistor Q2 for discharging electric charge, the comparator 19 for measuring the terminal voltage, and the like are configured to perform an analog operation. A large amount of current is consumed in the circuit configuration that performs the operation. In addition, since the operation of repeatedly charging and discharging the capacitor C2 is performed by the transistor Q2, the power consumed in the protection circuit becomes very large.
[0020]
In particular, when this type of DC-DC converter is to be used as a boost power supply of a portable terminal device, for example, a portable telephone, power consumption in the above-described protection circuit is caused by changing the primary power supply from the battery to the secondary output. In this case, the conversion efficiency is reduced when the conversion is performed, and this has a great effect in extending the standby time in the mobile phone.
[0021]
The present invention has been made in view of the above-described problems, and provides a DC-DC converter in which the power consumption in a protection circuit of a converter is further reduced to improve the utilization efficiency of a primary-side power supply. It is intended for that purpose.
[0022]
[Means for Solving the Problems]
A DC-DC converter according to the present invention, which has been made to achieve the above object, acquires an output voltage value of a converter and performs a switching operation of a switching element based on the output voltage value. A DC-DC converter that controls the output voltage value within a predetermined range by controlling the output voltage value. The output state detection means detects a maximum output state of the converter or a state close to the maximum output state. A counter that counts the continuation state when a maximum output state or a state close to this is detected, and an operation stop unit that stops the switching operation of the switching element when the count value of the counter reaches a predetermined value. It has a feature in that it is provided.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a preferred embodiment of a DC-DC converter according to the present invention will be described with reference to the drawings. FIG. 2 is a block diagram showing a first embodiment of the converter according to the present invention, which employs a chopper type boosting type by PSM control. In FIG. 2, portions corresponding to the respective components shown in FIG. 1 already described are denoted by the same reference numerals, and therefore, detailed description thereof will be appropriately omitted.
[0024]
In FIG. 2, reference numeral 14A denotes a PSM circuit that generates a switching signal based on an error signal provided from the error amplifier 12, and the PSM circuit 14A uses a clock signal from a clock generation circuit 15 as described later in detail. To generate a switching signal. The switching signal from the PSM circuit 14A is supplied to the gate of the power FET Q1 as a switching element via the signal transmission switch 16. As a result, the switching operation of the power FET Q1 according to the output voltage of the converter is performed, and the secondary voltage at the output terminal Vout can be stabilized.
[0025]
On the other hand, in the protection circuit of the converter shown in FIG. 2, an error signal from the error amplifier 12 is used, and this error signal is supplied to the reset circuit 25. The reset circuit 25 controls the counting operation of the counter 26 according to the value of the error signal. That is, the clock signal is supplied from the clock generation circuit 15 to the counter 26. In this embodiment, the counter 26 counts the number of arrivals of the clock signal when the reset circuit 25 does not perform the reset operation. Acts to up. The count-up operation of the reset circuit 25 and the counter 26 will be described later in detail with reference to FIG.
[0026]
The count value of the counter 26 is configured to be supplied to a comparator 27. The comparator 27 is connected to a specified value register storing a predetermined value. The comparator 27 is configured to be able to compare with the value counted up by the counter 26 based on the predetermined value stored in the specified value register 28. When it is determined that the count value of the counter 26 has reached the predetermined value stored in the register 28, the comparator 27 sends a control signal to the switch driving circuit 20, and the switch driving circuit 20 16 acts to open.
[0027]
FIG. 3 is a timing chart illustrating the operation of the converter shown in FIG. The converter shown in FIG. 2 employs the chopper type boosting format based on the PSM control as described above. The PSM circuit 14A receives a clock signal shown in FIG. Based on the signal, a timing signal, that is, an equally-spaced PSM reference clock shown as (b) is generated. The PSM circuit 14A has a PSM operation reference voltage shown as (d). At the rising timing of the PSM reference clock (b), the value of the error signal (c) with respect to the PSM operation reference voltage (d) is increased. Are compared.
[0028]
Here, when the level of the error signal (c) is higher than the PSM operation reference voltage (d), in other words, when the output voltage of the converter is lower than a predetermined value, the power FET Q1 as a switching element is driven. The switching signal (e) is output continuously. Thereby, it acts to increase the output voltage value of the converter.
[0029]
When the level of the error signal (c) is lower than the PSM operation reference voltage (d), that is, when the output voltage of the converter is higher than a predetermined value, the switching signal (e) is skipped without being output. I do. This acts to lower the output voltage value of the converter. When the level of the error signal (c) with respect to the PSM operation reference voltage (d) increases again, the switching signal (e) is continuously output for a predetermined time based on the PSM reference clock (b).
[0030]
On the other hand, FIG. 3F shows the operation timing of the reset control operation performed in the reset circuit 25 shown in FIG. 2, and the reset control is performed according to the level of the error signal (c) provided from the error amplifier 12. It is determined whether this is done. That is, when the level of the error signal (c) is low, for example, in other words, when the output voltage of the converter is higher than a predetermined value, the reset control signal shown in FIG. The level of the error signal (c) is compared with the PSM operation reference voltage shown as (d) in FIG. 3 for convenience of explanation in FIG. In this state, the reset circuit 25 shown in FIG. 2 continues the reset operation of the counter 26, and the count value of the counter 26 is held at zero.
[0031]
When a heavy load is applied to the output terminal Vout of the converter or when a short circuit occurs, the level of the error signal (c) is shifted to a high state, and the reset control signal shown in FIG. A suspension is made. In this state, the reset circuit 25 shown in FIG. 2 stops the reset operation of the counter 26, so that the counter 26 starts counting up in response to the clock from the clock generation circuit 15. When the overload state is released, the count value of the counter 26 is reset, and the count value of the counter 26 is reduced to zero.
[0032]
On the other hand, while the overload state continues, the count-up by the counter 26 proceeds. Then, as described above, the comparator 27 compares the count value of the counter 26 with reference to the value stored in the specified value register 28, and when the count value of the counter 26 reaches the value stored in the register 28, A control signal is sent to the switch drive circuit 20. As a result, the switch drive circuit 20 opens the signal transmission switch 16, thereby preventing continuous supply of a switching signal to the power FET Q1.
[0033]
As described above, when the converter is overloaded, the signal transmission switch 16 is opened to prevent the continuous supply of the switching signal to the power FET Q1. Damage to the coil L1 and the like can be prevented.
[0034]
As described above, when the signal transmission switch 16 is opened, for example, the main power of the device equipped with the converter is once turned off, so that the original operation can be restored. Is desirable. The value stored in the specified value register 28 and used as a reference for comparison with the counter is preferably rewritable, so that the level of the protection operation can be changed.
[0035]
As described above, the counter 26 and the like including the reset circuit 25 shown in FIG. 2 function as output state detection means for detecting the maximum output state of the converter or a state close thereto. The comparator 27, the switch drive circuit 20, and the signal transmission switch 16 function as operation stopping means for stopping the switching operation of the power FET Q1 as a switching element.
[0036]
At present, most of the counter 26, the comparator 27, the specified value register 28, and the like shown in FIG. 2 are implemented as digital ICs using, for example, C-MOS logic, and the power consumption is extremely small. Therefore, according to the configuration shown in FIG. 2, the power consumption by the component functioning as the protection circuit can be suppressed to a small range. Therefore, according to the configuration shown in FIG. 2, it is possible to improve the utilization efficiency of the primary side power supply, which can contribute to improving the power conversion efficiency in the converter.
[0037]
In the embodiment shown in FIG. 2, the fact that the converter has become overloaded is recognized by the level of the error signal, and the number of clock signals arriving at that time is counted up by a counter. That is, the duration of the overload state is measured by counting up the number of clock signals by a counter, so to speak, in the converter using the PSM method shown in FIG. 2, the switching shown in FIG. The signal transmission switch 16 may be configured to detect that the signal is continuously generated for a predetermined number or more without skipping, and to open the signal transmission switch 16.
[0038]
Further, in the converter based on the PSM system shown in FIG. 2, the number n at which the switching signal is actually generated is counted with respect to the generation ratio of the switching signal shown in FIG. When (n / m) is high, the signal transmission switch 16 may be similarly opened.
[0039]
Next, FIG. 4 is a block diagram showing a second embodiment of the converter according to the present invention, which employs a chopper type boosting type by PWM control. In FIG. 4, portions corresponding to the components shown in FIGS. 1 and 2 described above are denoted by the same reference numerals, and therefore, detailed description thereof will be omitted as appropriate.
[0040]
In FIG. 4, reference numeral 14B denotes a PWM circuit that generates a switching signal whose pulse width (duty value) is varied according to an error signal provided from the error amplifier 12. The switching signal from the PWM circuit 14B is configured to be supplied to the gate of the power FET Q1 as a switching element via the signal transmission switch 16. As a result, the switching operation of the power FET Q1 according to the output voltage of the converter is performed, and the secondary voltage at the output terminal Vout can be stabilized.
[0041]
Further, in the embodiment shown in FIG. 4, the switching signal from the PWM circuit 14B is also supplied to a window circuit 29, and this window circuit 29 uses a window setting signal described later. Then, the duty value of the switching signal supplied from the PWM circuit 14B is verified, and the operation is performed so as to determine whether or not this is the maximum output state of the converter or a state close to the maximum output state. That is, in this embodiment, the window circuit 29 functions as an output state detecting means.
[0042]
When the window circuit 29 determines that the converter is in the maximum output state or in a state close to the maximum output state, it acts to stop the reset operation of the reset circuit 25. With the stop of the reset operation of the reset circuit 25, the counter 26 operates to start the count-up operation of the clock signal. The operation of the window circuit 29 and the reset circuit 25 will be described later in detail with reference to FIG. The operations of the counter 26, the comparator 27, the specified value register 28, and the switch drive circuit 20 are the same as those in the embodiment shown in FIG.
[0043]
FIG. 5 is a timing chart illustrating the operation of the converter shown in FIG. As described above, the converter shown in FIG. 4 adopts the chopper type boosting type by PWM control. The PWM circuit 14B receives the clock signal shown in FIG. ), A signal of a PWM triangular wave having a fixed period is repeatedly generated. In the PWM circuit 14B, the signal of the triangular wave is compared with the error signal (c) provided from the error amplifier 12, and when the error signal crosses the signal level of the triangular wave, it is indicated as (h). Generate a switching signal. The switching signal continues until the triangular wave signal returns.
[0044]
Therefore, when the level of the error signal gradually decreases as shown in FIG. 5, the duty value (du1, du2,...) Of the switching signal (h) gradually decreases, and the power FET Q1 is turned on. It means less time. As a result, the electromagnetic energy accumulated in the coil L1 is reduced each time, so that the electromotive force induced in the coil L1 when the FET Q1 is turned off is reduced. In a state where the level of the error signal gradually increases, the operation reverse to the above-described operation acts to reduce the electromotive force induced in the coil L1, and as a result, the output voltage of the converter is maintained in a predetermined range. Works as follows.
[0045]
FIG. 5 (i) shows a window setting signal used in the window circuit 29, which is generated in synchronization with the generation cycle of the PWM triangular wave (g) based on the reference clock (a). . More specifically, the window setting signal (i) detects a state where the duty value of the switching signal (h) generated in the PWM circuit 14B is large, for example, a state where the duty value shown in FIG. Is output at the timing at which it is possible. Therefore, a window (window) is formed at the generation timing of the window setting signal (i), and it is verified whether or not the switching signal (h) has risen at the time of forming the window.
[0046]
That is, when the switching signal (h) rises during the formation of the window, the duty value of the switching signal (h) is large, which means that the converter is in the maximum output state or in a state close to the maximum output state. Can be determined.
[0047]
As described above, the AND of the window setting signal (i) and the switching signal (h) is obtained, whereby the reset control signal (j) shown in FIG. 5 can be obtained. This reset control signal (j) is supplied to the reset circuit 25 shown in FIG. 4, and when the reset control signal (j) is not obtained at the timing of generation of the window setting signal (i) (the state shown by the broken line), It operates to reset the counter 26. Conversely, when the reset control signal (j) is obtained at the timing of generation of the window setting signal (i) (the state shown by the solid line), the count-up value of the counter 26 is not reset.
[0048]
In short, when the converter is in or near the maximum output state, the counter 26 is not reset, and the counter 26 starts counting up in response to the clock from the clock generation circuit 15. When the overload state is released, the count value of the counter 26 is reset, and the count value of the counter 26 is reduced to zero. The count-up operation of the counter 26 is the same as the operation of the counter 26 in the embodiment shown in FIG. 2 as a result. Therefore, the switch drive circuit 20 is operated by the operation of the comparator 27 in FIG. This is the same as the embodiment shown in FIG.
[0049]
Therefore, even in the configuration shown in FIG. 4, when the converter is overloaded, the signal transmission switch 16 functioning as an operation stopping means is opened, so that a switching signal having a large duty value is supplied to the power FET Q1. The continuous supply is prevented, thereby preventing the power FET Q1 and the boosting coil L1 from being damaged. The value stored in the specified value register 28 and used as a reference for comparison with the counter is desirably configured to be rewritable in the same manner as in the embodiment shown in FIG. You can change the level.
[0050]
The power consumption of the counter 26, the comparator 27, the prescribed value register 28, and the like shown in FIG. 4 is extremely low as in the embodiment shown in FIG. Therefore, also in the embodiment shown in FIG. 4, the utilization efficiency of the primary-side power supply can be improved, which can contribute to improving the power conversion efficiency of the converter.
[0051]
In the embodiment shown in FIG. 4, the overload state of the converter is detected by a window circuit 29 for monitoring the duty value of the switching signal, and the number of clock signals arriving at that time is counted by a counter. I'm trying to up. That is, the number of clock signals is counted up by a counter to measure the duration of the overload state. However, in the PWM converter shown in FIG. 4, the switching signal shown in FIG. May be configured to count the occurrence of a predetermined number or more continuously at or near full duty, and to open the signal transmission switch 16.
[0052]
In addition, in the PWM converter shown in FIG. 4, the switching signal shown in FIG. 5H is generated at a full duty or a state close to the full duty, that is, the generation operation timing m is actually changed to the full duty or the full duty. May be configured to count the number n of switching signals generated in a state close to, and to open the signal transmission switch 16 when the ratio (n / m) is high.
[0053]
FIG. 6 is a block diagram showing a third embodiment of the converter according to the present invention, which employs a chopper type boosting type by PFM control. In FIG. 6, portions corresponding to the respective components shown in FIGS. 1 and 2 already described are denoted by the same reference numerals, and therefore, detailed description thereof will be appropriately omitted.
[0054]
In FIG. 6, reference numeral 14C denotes a PFM circuit that generates a switching signal whose generation period (frequency) is varied according to an error signal provided from the error amplifier 12. The switching signal from the PFM circuit 14C is configured to be supplied to the gate of the power FET Q1 as a switching element via the signal transmission switch 16. As a result, the switching operation of the power FET Q1 according to the output voltage of the converter is performed, and the secondary voltage at the output terminal Vout can be stabilized.
[0055]
In the embodiment shown in FIG. 6, the switching signal from the PFM circuit 14C is supplied to the counter 26, for example, the number of rising edges is counted up. In this case, the clock signal from the clock generation circuit 15 is supplied to the reset circuit 25, and the reset circuit 25 operates to reset the count-up value of the counter 26 every time a predetermined number of clock signals are received. . That is, the reset circuit 25 uses the number of clock signals from the clock generation circuit 15 as a timer function, and operates so as to reset the value of the counter 26 every predetermined time.
[0056]
Here, when a large load is applied to the converter or when the converter is short-circuited, the converter is at or near the maximum output state, and the frequency of the switching signal from the PFM circuit 14C increases. On the other hand, as described above, the counter 26 counts the number of switching signals per unit time, and when the number of switching signals per unit time in the counter 26 reaches the value stored in the specified value register 28, , A control signal is sent from the comparator 27 to the switch drive circuit 20. As a result, the switch drive circuit 20 opens the signal transmission switch 16, thereby preventing a high-frequency switching signal from being continuously supplied to the power FET Q1.
[0057]
As described above, also in the embodiment shown in FIG. 6, when the converter is overloaded, the signal transmission switch 16 is opened, so that a high-frequency switching signal is continuously supplied to the power FET Q1. Thus, it is possible to prevent the power FET Q1 and the boosting coil L1 from being damaged.
[0058]
In the embodiment shown in FIG. 6, it is preferable that the value stored in the specified value register 28 and used as a reference for comparison with the counter be rewritable, thereby changing the level of the protection operation. be able to. In the embodiment shown in FIG. 6, the same operation and effect as those of the embodiment described with reference to FIGS. 2 and 4 can be obtained.
[0059]
In the embodiment described above, the counter 26 counts the number of incoming signals such as clock signals. However, the counter 26 can also be used to count down. Can fulfill. Further, in the above-described embodiment, the converter adopting the chopper type boosting type is exemplified. However, a step-down type, an inverting type, and a flyback type DC in which energy is transmitted when the switching element is in an off state. The present invention can be applied to a DC converter.
[0060]
In addition, in the above-described embodiment, the output of the coil is led to the output terminal via the diode, but a switching element such as a transistor is used instead of the diode, and the on / off timing is set by the switching element. The present invention can also be applied to a so-called synchronous rectification system for controlling
[Brief description of the drawings]
FIG. 1 is a block diagram showing an example of a conventional converter.
FIG. 2 is a block diagram showing a first embodiment of the converter according to the present invention.
FIG. 3 is a timing chart illustrating the operation of the converter shown in FIG. 2;
FIG. 4 is a block diagram showing a second embodiment of the converter according to the present invention.
FIG. 5 is a timing chart illustrating the operation of the converter shown in FIG.
FIG. 6 is a block diagram showing a third embodiment of the converter according to the present invention.
[Explanation of symbols]
11 Voltage divider circuit
12 Error amplifier
14A PSM circuit
14B PWM circuit
14C PFM circuit
15 Clock generation circuit
16 Signal transmission switch
20 Switch drive circuit
25 Reset circuit
26 counter
27 Comparator
28 Prescribed value register
29 Window circuit
C1 capacitor
D1, D2 diode
E1 battery (primary power supply)
L1 Boost coil
Q1 Switching element
R1, R2 resistance element
Vin power input terminal
Vout output terminal

Claims

A DC-DC converter that acquires an output voltage value of a converter and controls a switching operation of a switching element based on the output voltage value, thereby controlling the output voltage value to a predetermined range,
An output state detecting means for detecting a maximum output state or a state close to the maximum output state of the converter; and a counter for counting a continuation state when the output state detecting means detects a maximum output state or a state close to the maximum output state. A DC-DC converter comprising: operation stop means for stopping the switching operation of the switching element when the count value of the counter reaches a predetermined value.

Reset means for resetting the count value of the counter is provided, and the reset operation of the reset means is stopped when the output state detection means detects a maximum output state or a state close to the maximum output state. The DC-DC converter according to claim 1, wherein

A comparator that compares the count value of the counter with the predetermined value from a specified value register that stores a predetermined value is further provided, and the count value of the counter is stored in a specified value register. 3. The DC-DC converter according to claim 1, wherein the operation stopping unit is driven when the comparator verifies that the predetermined value has been reached.

The DC-DC converter according to claim 3, wherein the predetermined value stored in the specified value register is configured to be rewritable.

The DC-DC converter according to any one of claims 2 to 5, wherein the switching signal applied to the switching element is a converter generated by a PSM method or a PWM method.

2. The DC-DC converter according to claim 1, wherein the switching signal applied to the switching element is a converter generated by a PFM method, and the counter counts the number of switching signals applied to the switching element. DC converter.

7. The DC-DC converter according to claim 6, further comprising reset means for resetting the count value of the counter, wherein the reset means is configured to reset the count value of the counter at predetermined time intervals. .

By turning on the switching element, a current is supplied to the coil from the DC power supply on the primary side to perform an operation of storing electromagnetic energy, and by turning off the switching element, the energy stored in the coil is released. The DC-DC converter according to any one of claims 1 to 7, wherein the secondary-side output voltage is configured to be boosted.