JP5220140B2 - 表示パネル及び表示装置 - Google Patents

Description

本発明は、液晶表示部などの表示部の調整のためのデータを記憶する記憶部を有し、さらに詳述すれば、スタンバイモードの復帰時にデータ利用が可能な表示パネルと、これを用いた表示装置に関する。

従来例としての液晶表示装置の表示ユニットは、たとえば液晶表示パネルと、データ処理回路、タイミング発生回路を有する信号発生回路、水平駆動回路、垂直駆動回路、電源回路などの周辺回路で構成されていた。
データ処理回路では、信号発生回路から供給されるタイミング信号に応じて表示データが読み込まれ、この表示データを保持し水平駆動回路に供給していた。
水平駆動回路は、データ処理回路から供給された表示データをＤＡ変換回路でアナログ信号に変換しタイミング信号に従ってアクティブマトリックス型ＬＣＤパネルの水平ラインに供給し、その結果、垂直駆動回路で選択された信号線との交点に表示データの電圧が供給されるように構成されていた。
アクティブマトリックス型ＬＣＤパネルでは、水平駆動回路と垂直駆動回路で順次選択された交点の表示データに応じた電圧が保持され、表示データに応じた文字、画像などが色表示される。
電源回路では、たとえば２種類あるいは４種類のコモン電圧（共通電極電圧；ＶＣＯＭ）を発生する。このコモン電圧は選択回路を介して垂直駆動回路に供給されて、制御回路から供給される制御信号に応じて１フィールドまたは１フレーム毎にコモン電圧とソース電圧が交互に反転されるようにされていた。

また、特許文献１（特開平７−１５２３４７号公報）において、液晶表示装置はＣＰＵ、２個のガンマ補正データ記憶手段、ガンマ補正回路、などを設け、ガンマ補正を行っている。
電源投入後、外部と内部のＣＰＵ、ガンマ補正回路などを動作させ、外部ＣＰＵからテスト信号、データ信号、モード切替信号、ゲート制御信号が出力され、テスト信号データはガンマ補正回路や内部ＣＰＵに供給される。
内部ＣＰＵによりアドレスデコーダからアドレスが出力され、ラッチ回路が選択されてテスト信号データがＤＡ変換された後、液晶パネルに供給される。
このテスト信号データにより液晶パネルのガンマ特性を測定し、外部ＣＰＵに一時記憶する。さらに、この外部ＣＰＵでガンマ特性の補正データを求め、ガンマ補正データを第１の記憶手段に記憶する。

つぎにガンマ補正データを記憶する第２の記憶手段にスイッチで切換え、外部ＣＰＵの記憶手段に記憶されたガンマ補正データを転送し内部の第１記憶手段に記憶させる。
そして、内部ＣＰＵで内部記憶手段を選択し、ガンマ補正していない映像信号のガンマ特性を考慮しないガンマ補正データを読み出しガンマ補正回路に入力し、その補正データを上述の第２の記憶手段に書き込む。
このように、２個の記憶手段を設け、ガンマ補正していない映像信号のガンマ特性を考慮しないガンマ補正データ及びガンマ補正を考慮したガンマ補正データを異なる第１と第２の記憶手段に記憶している。
これにより、２種類の記憶手段を備え、この記憶手段を切換えることによりガンマ補正を考慮した映像信号あるいはガンマ補正してない映像信号のいずれにも適応できるようにしている。

上述したように、従来の液晶表示ユニットにおいて、この液晶ユニットの入力端子に、外部ＣＰＵの出力端子が接続されているが、ＣＰＵから制御信号や入力データなどが供給されていた。しかし、上述の特許文献１にはスタンバイモードに関連した記憶手段のデータのセット、リセットに関する回路、システム構成とその動作については開示してない。
また、一般に、外部ＣＰＵ以外の端子に、ＳＴＢ（スタンバイ）モード信号が供給される入力端子が設けられ、通常動作モードとＳＴＢモードの切換えが行われていた。
さらに、このＳＴＢモードの信号に応じてスタンバイモード電源（ＰＶＤＤ１）も入力端子を介して液晶表示ユニットに供給されていた。

上述したように、従来はシステムの構成上、液晶表示装置の駆動回路において、スタンバイモード時には電源よりリセットパルスを生成することが困難であったため、表示パネルが形成された絶縁基板上に形成された回路が全てリセットされるようなシステムであった。
たとえば液晶を駆動するＶＣＯＭ電圧のデータやγ補正データがリセットされてしまい、電源立ち上げ時再度それらのデータをセットする必要があった。
そのためスタンバイモード解除時において、改めてセット側より入力信号を与える必要があった。

特開平７−１５２３４７号公報 特開２００１−２２２２６２号公報

前述したように液晶表示ユニットをスタンバイモード解除時には改めてセット側から入力信号を供給して、ＶＣＯＭ電圧のデータやγ(ガンマ)補正データを入力する必要があり、また外部ＣＰＵで制御するためシステムに負荷がかかっていた。

このシステム負荷を軽減すべく、本発明では、液晶表示ユニットの外部からＳＴＢモード信号をもらわずに、液晶ユニット、または液晶表示基板が構成された絶縁基板内にリセット信号を発生する記憶部を設けることが可能な構成を提供する。
また、この駆動部により、たとえばＶＣＯＭ電圧（共通電極電圧）やガンマ補正値をＳＴＢ（スタンバイ）モード期間中も保持することにより、スタンバイモードから通常動作モードへの復帰時に改めてデータをセットする必要がなくなるようにすることが可能な構成を提供する。
このような構成とすることにより、システム構成をより簡略化する。

例えば、本発明の表示パネルは、絶縁基板と、前記絶縁基板に形成された表示部と、前記絶縁基板に形成され、前記表示部を駆動する駆動部と、を有し、前記駆動部は、前記表示部を調整するためのデータを記憶する記憶部と、前記データに基づいて表示に関する設定を行って前記表示部を駆動し、入力される映像信号の階調データに基づく映像表示を行う駆動回路と、を有し、前記駆動回路は、映像表示が休止されるスタンバイモードからの復帰時に、当該復帰時より前の映像表示に使用され前記記憶部に保持されている前記データを用いて、前記表示部の駆動を再開する。

本発明の表示装置は、表示パネルと、前記表示パネルに外部からの電源電圧を供給する電源部と、制御部と、前記制御部の制御により、前記電源電圧の遮断を制御する電源スイッチと、を備え、前記表示パネルは、絶縁基板と、前記絶縁基板に形成された表示部と、前記絶縁基板に形成され、前記表示部を駆動する駆動部と、を有し、前記駆動部は、映像表示を行う通常モードでは前記制御部と前記電源スイッチとの制御により前記電源電圧の供給が行われ、スタンバイモードでは前記電源電圧の供給が休止される第１の回路部と、前記制御部と前記電源スイッチとの制御により、前記通常モードから前記スタンバイモードへの移行後も前記電源電圧の供給が維持される第２の回路部と、を有し、前記表示部を調整するためのデータを記憶する記憶部が、前記第２の回路部に設けられ、前記第１の回路部は、前記通常モードにおいては、前記データに基づいて表示に関する設定を行って前記表示部を駆動し、入力される映像信号の階調データに基づく映像表示を行い、前記スタンバイモードからの復帰時に、当該復帰時より前の映像表示に使用され前記記憶部に保持されている前記データを用いて、前記表示部の駆動を再開する。

本発明の表示パネル、表示装置は、表示部を駆動する駆動部内、好ましくは駆動部内でスタンバイ（ＳＴＢ）モード後も電源供給が維持される回路部内に、記憶部を備える。これにより、たとえばＶＣＯＭ電圧やガンマ補正の調整データをＳＴＢモード期間中でも保持することができ、スタンバイモードから通常モードへの復帰時に、改めてデータをセットする必要がない。
このような構成にすることにより、外部ＣＰＵの負荷を減らすと共にシステム構成をより簡略化することができる。

本発明の液晶表示装置のブロックを示すブロック構成図である。 図１に示した液晶表示装置に構成されるインターフェイスの構成を示す回路図である。 図２に示したインターフェイスのＲａｍＲＳＴｇｅｎ回路の具体回路構成を示した図である。 図３に示したＲａｍＲＳＴｇｅｎ回路に構成されたインバータの具体構成例を示す回路図である。 図１と図２に示した液晶表示装置の動作を説明するためのタイミングチャート図である。 図２の液晶表示装置の動作を説明するためのタイミングチャート図である。 図２と図６の液晶表示装置の動作を説明するためのデータを示した図である。 図２と図６の液晶表示装置の動作を説明するためのデータを示した図である。

以下、図を用いて液晶表示装置の本発明の実施の形態例について説明する。
図１は本発明の液晶表示装置１０の全体構成を示すブロック図である。
液晶表示装置１０の構成は図１のブロック図に示すように、液晶パネル（表示ユニット）１１は液晶（有効表示エリア）パネル１２、その外周領域にＲｅｆＤｒｉｖｅｒ Ｇ１３、ＲｅｆＤｒｉｖｅｒ ＲＢ１４、ＩｎｔｅｒＦａｃｅ１５、ＶＣＯＭ Ｄｒｉｖｅｒ１６、その他図示しない垂直駆動回路、水平駆動回路、タイミング信号発生回路、電源回路で構成されている。
さらに液晶パネル外部はセット電源１７、外部ＣＰＵ（マイクロコンピュータ）１８、ＳＴＢ ＳＷ１（スタンバイ スイッチ）などで構成される。

液晶パネル１１の有効表示エリア１２は、マトリックス状に配列された液晶セルで構成され、この液晶セルはスイッチング素子であるポリシリコンＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）と補助容量で構成されている。このＴＦＴを水平駆動回路と垂直駆動回路を用いて駆動し、液晶に電界を印加し、その電界レベルに応じて光の透過率を可変する。
また、ＴＦＴのソースに印加される電圧は１フィールドまたは１フレーム毎に異なる電圧が供給され、ＶＣＯＭ電圧（共通電極電圧）を中心に正極性または負極性の反転信号となるように設定されている。

ＲｅｆＤｒｉｖｅｒ Ｇ（レファレンスドライバーＧ）１３はＩｎｔｅｒＦａｃｅ（インターフェイス）１５から出力されたＧ（緑）信号の信号レベルに基づいて液晶パネル１２のＧ（緑）の画素を駆動する電圧を発生する。またＲｅｆＤｒｉｖｅｒＲＢ（レファレンスドライバーＲＢ）１４も同様に、ＩｎｔｅｒＦａｃｅ（インターフェイス）１５から出力されたＲＢ信号に基づいて液晶パネル１２のＲ（赤）、Ｂ（青）の画素を駆動する電圧を発生する。

不図示の水平駆動回路は、サンプリングラッチ、（第２）ラッチ、レベルシフト回路、ＤＡＣ（ディジタル・アナログ変換器）などで構成されている。サンプリングラッチはライン方向の画素に対してラスタ走査順に従い入力データをラッチする。
(第２)ラッチはサンプリングラッチから出力された（階調）データを水平走査の周期でラッチし、ライン単位で後段のレベルシフト回路に供給する。
レベルシフト回路は(第２)ラッチから出力されたデータを後段のＤＡＣが駆動できるレベルに変換し、出力する。このＤＡＣは一般にＮチャンネルやＰチャンネル型ＭＯＳトランジスタで構成されているため、ＤＡＣの入力をディジタル的に駆動できる信号レベル（電圧）に調整する必要がある。
ＤＡＣはレベルシフト回路から供給される階調データがディジタル信号として入力されるので、入力されたディジタル信号（データ）をアナログ信号に変換する。そして、入力ディジタルデータに応じたアナログ電圧を発生し、このアナログ電圧がタイミングに従って選択された液晶セルのＴＦＴのソースに供給される。

不図示の垂直駆動回路は、マトリック状に配列された液晶セルの行（ロー）線を順次選択して、上述のＴＦＴのゲートにゲートパルスを供給する。その結果行（ロー）線と列（カラム）線の交点のＴＦＴを順次オン状態になり、液晶パネル（有効表示エリア）１２は、階調データに応じた画像が表示できる。

不図示のタイミング発生回路は水平駆動回路や垂直駆動回路にタイミング信号を供給し、水平走査、垂直走査などができるようにしている。
ＶＣＯＭＤｒｉｖｅｒ（共通電極電圧駆動回路）１６はＩｎｔｅｒｆａｃｅ（インターフェイス）１５から出力されたディジタル信号（データ）に応じてＶＣＯＭ電圧を発生し、液晶パネルの各セルの共通電極にＶＣＯＭ電圧を供給する。

セット電源１７は液晶表示とその周辺回路に電圧を供給するだけでなく、セット全体に電圧を供給するようにしている。たとえば携帯電話装置全体に電源を供給している。
ＣＰＵ（マイクロコンピュータ）１８は携帯電話装置などのセットのシステム制御を行い、またＩｎｔｅｒｆａｃｅ１５にたとえばＶＣＯＭ調整用データやガンマ補正用データ（ＶＣ０〜ＶＣ５）なども転送するようにしている。さらに、ＳＷ１を介してＳＴＢ（スタンバイ）時の電源オン／オフ制御し、スタンバイ時に液晶表示装置のＶＣＯＭＤｒｉｖｅｒ１６やその他の回路電源に電圧ＶＤＤ１を供給することを停止する。またスタンバイ期間が解除するとＳＷ１をオンし、電圧ＶＤＤ１をＶＣＯＭＤｒｉｖｅｒやその他の回路電源に供給するようにしている。

つぎに図１に示した液晶表示装置１０の動作について説明する。
通常動作のとき、ＣＰＵ１８によりＳＷ１がオンに設定され、ＶＣＯＭＤｒｉｖｅｒ１６やその他の回路電源に電圧ＶＤＤ１が供給される。またこれ以外の回路もセット電源１７から電圧ＰＶＤＤ１が供給され動作状態となる。
Ｉｎｔｅｒｆａｃｅ１５に内蔵された記憶手段は電源立ち上がり時にリセットされ、その後がデータ書き換え可能となり（詳細の説明は後述する）、書き換えられたデータをＲｅｆＤｒｉｖｅｒ Ｇ１３、ＲｅｆＤｒｉｖｅｒ ＲＢ１４やＶＣＯＭＤｒｉｖｅｒ１６に供給し、各色（Ｒ，Ｇ，Ｂ）のガンマ補正を設定するとともにＶＣＯＭ電圧も設定する。

一方、画像入力データが水平駆動回路に供給され、入力データのディジタルデータがＤＡＣでアナログ信号に変換され液晶セルのＴＦＴのソースに水平タイミング信号に従って供給される。また垂直タイミング信号に従って列（ロー）線が垂直方向に順次駆動され、水平駆動回路のＤＡＣから出力された信号レベルに応じて画像が表示される。

スタンバイ（休止）モードのとき、ＣＰＵ１８によりＳＷ１がオフに設定され、ＶＣＯＭＤｒｉｖｅｒ１６やその他の回路電源に電圧ＶＤＤ１の供給が停止される。しかし、これ以外の回路はセット電源１７から電圧ＰＶＤＤ１が供給され動作状態となっている。
このスタンバイモードのとき、Ｉｎｔｅｒｆａｃｅ１５に内蔵された記憶手段のデータは最終値を保持している。
すなわち、ＣＰＵ１８から供給されたデータ（ＶＣ０と、ＶＣ１〜ＶＣ５の組み合わせ）はＩｎｔｅｒｆａｃｅ１５の記憶手段に保持されている。これによって、スタンバイモードから通常モードに遷移するとき、記憶手段のデータを使用することができるので改めて外部ＣＰＵ１８を用いて再度初期設定する必要はない。
記憶手段の保持された設定データを利用する利点は、ＣＰＵ１８からＩｎｔｅｒＦａｃｅ１５に出力されるデータＶＣ０〜ＶＣ５をセット側でシリアル出力できない場合、ＶＣＯＭ調整をディジタルでなくアナログで調整を行いたい場合などに、絶縁基板（液晶表示装置１１）上である値に設定し、外部からあるＤＣ（直流）値のみでセットの要求通りの表示ができることである。

つぎにＩｎｔｅｒＦａｃｅ（インターフェイス）１５の実施形態例を図２に示す。
セット電源１７から電圧ＰＶＤＤ１がＲａｍＲＳＴｇｅｎ（ラムリセット信号発生回路）５１の入力端子に供給され、出力端子が位相補正回路５６とＲａｍＢｌｏｃｋ（記憶手段）５５のリセット端子に接続され、所定時間遅延されたＰＶＤＤ１がリセット信号（ＲａｍＲＳＴ）として供給される。
ＥＤ３（エッジ信号発生回路）５２の入力端子にはＶｓｙｎｃ(垂直同期信号)とインバータＩＮＶ３Ａで反転されたＨｓｙｎｃ（水平同期信号）が供給され、出力端子からＨｓｙｎｃに同期したＶ同期エッジ信号が出力される。

ＥＤ３の出力端子はＡＮＤ３ＡとＡＮＤ３Ｂの一方の入力端子に接続され、ＡＮＤ３Ａの他方の入力端子はＶＣ０信号が入力される。またＡＮＤ３Ｂの他方の入力端子はＩＮＶ３Ｂを介してＶＣ０が供給される。
ＡＮＤ３Ａの出力端子はＢＵＦ（バッファ）３Ａの入力端子に接続され、この出力端子はＲａｍＢｌｏｃｋ５５のＷｇａｍ（ガンマ補正書き込み）端子に接続される。またＡＮＤ３Ａの出力端子はＩＮＶ３Ｃの入力端子に接続され、この出力端子はＢＵＦ３Ｂの入力端子に接続され、出力端子はＲａｍＢｌｏｃｋ５５のｘＷｇａｍ（Ｗｇａｍの反転）入力端子に接続される。

一方ＡＮＤ３Ｂの出力端子はＢＵＦ（バッファ）３Ｃの入力端子に接続され、この出力端子はＲａｍＢｌｏｃｋ５５のＷＶＣＯＭ（ＶＣＯＭ書き込み）端子に接続される。またＡＮＤ３Ｂの出力端子はＩＮＶ３Ｄの入力端子に接続され、この出力端子はＢＵＦ３Ｄの入力端子に接続され、ＢＵＦ３Ｄの出力端子はＲａｍＢｌｏｃｋ５５のｘＷＶＣＯＭ（ＷＶＣＯＭの反転）入力端子に接続される。

図１に示したＣＰＵ１８の出力端子は位相補正回路５６を構成するＤＦＦＡ〜ＤＦＦＥの各入力端子（ｉｎ）にそれぞれ接続される。またＥＤ３の出力端子もＤＦＦＡ〜ＤＦＦＥのｃｋ（クロック）入力端子に接続され、垂直同期信号（Ｖｓｙｎｃ）のエッジに同期してＶＣ１〜ＶＣ５のディジタルデータが供給されるようにしている。
さらに上述したＲａｍＲＳＴｇｅｎ５１の出力端子は各ＤＦＦ（Ｄ型フリップ・フロップ）Ａ〜ＤＦＦＥのｒｓｔ（リセット）端子に接続され、ＰＶＤＤ１の遅延したＲａｍＲＳＴ（ラムリセット）信号が供給される。

各ＤＦＦ（Ｄ型フリップ・フロップ）Ａ〜ＤＦＦＥの出力端子は、ＲａｍＢｌｏｃｋ５５のｓｅｌ１〜ｓｅｌ５の入力端子にそれぞれ接続され、ＤＦＦＡ〜ＤＦＦＥに記憶されたＶＣ１からＶＣ５のデータがＶ同期エッジ信号に同期してＲａｍＢｌｏｃｋ５５に出力される。
さらに、ＲａｍＢｌｏｃｋ５５はｓｅｌ１〜ｓｅｌ５の入力端子の他に、ＲａｍＲＳＴ端子があり、ＲａｍＲＳＴｇｅｎ５１の出力に接続されリセット信号が供給され、ＶＣＯＭやガンマ補正データがたとえば電源投入時にリセットされる。
また、ＲａｍＢｌｏｃｋ５５に記憶されたＶＣＯＭ調整信号とγ（ガンマ）調整信号はＷｇａｍ、ｘＷｇａｍとＷＶＣＯＭ、ｘＷＶＣＯＭの制御信号に応じて出力される。

ＶＣ０が“Ｌ”レベルのとき、ＡＮＤ３Ａの出力は“Ｌ”レベルであるので、Ｗｇａｍは“Ｌ”レベル、ｘＷｇａｍは“Ｈ”レベルとなる。一方ＡＮＤ３Ｂの出力はＥＤ３からのＶ同期エッジ信号に同期して“Ｈ”レベルとなり、ＷＶＣＯＭは“Ｈ”レベル、ｘＷＶＣＯＭは“Ｌ”レベルとなり、これらの信号レベルに応じてＲａｍＢｌｏｃｋ５５が書き込み制御される。
ＶＣ０が“Ｈ”レベルのとき、ＥＤ３から出力されるＶ同期エッジ信号に同期して、ＡＮＤ３Ａの出力は“Ｈ”レベルとなる。このとき、Ｗｇａｍは“Ｈ”レベル，ｘＷｇａｍは“Ｌ”レベルとなる。一方ＡＮＤ３Ｂの出力は“Ｌ”レベルとなるから、ＷＶＣＯＭは“Ｌ”レベル、ｘＷＶＣＯＭは“Ｈ”レベルとなり、これらの信号レベルに応じてＲａｍＢｌｏｃｋ５５は書き込み制御される。

つぎに、図２に示したＲａｍＲＳＴｇｅｎ（ラムリセット信号発生回路）５１の実施形態例について、図３、図４（Ａ），（Ｂ）に示す。
図３にＲａｍＲＳＴｇｅｎ７０（５１）の具体回路構成を示す。図１に示したセット電源１７の出力端子が入力端子Ｔｉｎに接続され、電圧ＰＶＤＤ１が供給される。入力端子ＴｉｎはＢＵＦ３−１の入力端子に接続され、この出力端子はＡＮＤ３−１の一方の入力端子に接続される。ＡＮＤ３−１の出力端子はＢＵＦ３−３を介して出力端子Ｔｏｕｔに接続されている。
また入力端子ＴｉｎはＩＮＶ３−１の入力端子に接続され、出力端子は次段のＩＮＶ３−２の入力端子に接続されると共にキャパシタＣ１を介してグランドに接続されている。
また、ＩＮＶ３−２の出力はＩＮＶ３−３の入力に接続されるとともにキャパシタＣ２を介してグランドに接続される。
以下同様な接続構成でＩＮＶ３−３，Ｃ３〜ＩＮＶ３−８，Ｃ８まで繰り返した構成となる。ＩＮＶ３−８の出力端子はＢＵＦ３−２の入力端子に接続され、出力端子は上述したＡＮＤ３−１の他方の入力端子に接続される。
ＩＮＶ３−１〜ＩＮＶ３−８の内、奇数段のＩＮＶは同じ回路構成（６−１と記載）とし、また偶数段のＩＮＶは同じ回路構成（６−２と記載）としている。

つぎにこのＲａｍＲＳＴｇｅｎ回路７０の動作について説明する。
セット電源１７から電圧ＰＶＤＤ１が供給されると、図５のタイミングチャートのｔ０で所定の時定数で立ち上がり、時刻ｔ１で一定電圧となる。このＰＶＤＤ１電圧がＢＵＦ３−１に供給され、ＡＮＤ回路３−１の入力端子に供給される。
一方、電圧ＰＶＤＤ１はＩＮＶ３−１〜ＩＮＶ３−８とキャパシタＣ１〜Ｃ８で構成される遅延回路で所定時間遅延した波形がＢＵＦ３−２の入力に供給され、その出力がＡＮＤ３−１の他方の入力端子に供給される。
ＡＮＤ３−１で論理積をとり、両入力波形が“Ｈ”レベルの期間の信号が取り出されＢＵＦ３−３を介して出力端子ＴｏｕｔからＲａｍＲＳＴ信号が導出される(図５（Ｅ）)。
上述したように、ＩＮＶ３−１，ＩＮＶ３−３，ＩＮＶ３−５，ＩＮＶ３−７は同一の回路構成となっていて、ＩＮＶ出力の電圧の立下りの動作スピードを設定している。またＩＮＶ３−２，ＩＮＶ３−４，ＩＮＶ３−６，ＩＮＶ３−８は同一の回路構成となっていて、ＩＮＶ出力の電圧の立ち上がりの動作スピードを設定している。

つぎに、図３に示したＩＮＶ３−１〜ＩＮＶ３−８の各回路構成の実施形態例を図４に示す。
以下示す回路構成はＩＮＶ（インバータ）のＯＮ（オン）抵抗とキャパシタを用いて任意の時定数を形成し、入力信号を遅延している。図４（Ａ），（Ｂ）に用いるＩＮＶのＯＮ(オン)抵抗はＩＣで形成する抵抗値より大きく設定できるので遅延量をさらに大きくすることができる。
奇数段を構成するＩＮＶ３−１，ＩＮＶ３−３，ＩＮＶ３−５，ＩＮＶ３−７の回路構成の実施形態例を図４（Ａ）に示す。
電圧ＰＶＤＤ１が供給される電源端子がＰＭＯＳトランジスタＰ１のソースに接続され、ドレインは出力ＯＵＴとＮＭＯＳトランジスタＮ１のドレインに接続される。一方入力端子は各ＰＭＯＳトランジスタＰ１のゲートとＮＭＯＳトランジスタＮ１〜ＮＭＯＳトランジスタＮｎの各ゲートにそれぞれ接続され、ＮＭＯＳトランジスタＮ１のソースはＮＭＯＳトランジスタＮ２のドレインに接続される。以下同様な接続を繰り返し、ＮＭＯＳトランジスタＮｎ−１のソースがＮＭＯＳトランジスタＮｎのドレインに接続され、ＮＭＯＳトランジスタＮｎのソースはグランドに接続される。
入力電圧が、しきい値以下のとき、ＮＭＯＳトランジスタＮ１〜Ｎｎはオフ動作であり、ＰＭＯＳトランジスタＰ１はオン動作状態となる。その結果、ＰＶＤＤ１からＰＭＯＳトランジスタのソース−ドレインを介して出力端子Ｏｕｔに電流が流れる。一方、入力電圧がしきい値以上になると、ＰＭＯＳトランジスタＰ１はオフ動作し、ＮＭＯＳトランジスタＮ１からＮＭＯＳトランジスタＮｎがオン動作し、出力端子ＯｕｔからＮＭＯＳトランジスタＮ１〜Ｎｎを介して電流がグランドに流れ、出力端子Ｏｕｔの電位は下がる。
この回路構成により、出力波形の立ち上がりのスピードを遅くし、立ち下がりのスピードを早くしている。

一方、図４（Ｂ）に図３に示したＩＮＶ３−２，ＩＮＶ３−４，ＩＮＶ３−６，ＩＮＶ３−８Ｐを構成するＩＮＶ（インバータ）の回路構成の実施形態例を示す。
電圧ＰＶＤＤ１が供給される電源端子がＰＭＯＳトランジスタＰ１Ａのソースに接続され、ドレインはＰＭＯＳトランジスタＰ２Ａのソースに接続される。一方入力端子Ｉｎは各ＰＭＯＳトランジスタＰ１Ａ〜ＰｎＡのゲートとＮＭＯＳトランジスタＮ１Ａの各ゲートにそれぞれ接続されている。ＰＭＯＳトランジスタＰ１ＡのドレインはＰＭＯＳトランジスタＰ２Ａのソースに接続される。以下同様な接続を繰り返し、ＰＭＯＳトランジスタＰｎＡのドレインがＮＭＯＳトランジスタＮｎＡのドレインに接続され、ＮＭＯＳトランジスタＮｎＡのソースはグランドに接続される。

入力電圧がしきい値以下の時、ＰＭＯＳトランジスタＰ１Ａ〜ＰｎＡはオン動作し、ＮＭＯＳトランジスタＮ１Ａはオフ動作状態であるので、電源からＰＭＯＳトランジスタＰ１Ａ〜ＰｎＡを介して出力端子Ｏｕｔへ電流が流れ、電圧が上昇する。さらに入力電圧が上昇し、しきい値以上になるとＰＭＯＳトランジスタＰ１Ａ〜ＰｎＡがオフとなり、かつＮＭＯＳトランジスタＮ１Ａがオン動作し、その結果ＮＭＯＳトランジスタＮ１Ａを介して出力端子Ｏｕｔからグランドに電流が流れ、出力電圧は下がる
この回路構成にすると、出力端子の波形は立ち上がりのスピードは早くなり、立ち下がりのスピードは遅くなる。

図２に示したＩｎｔｅｒＦａｃｅ２の全体動作を図１、図５を用いて説明する。
図１に示すセット電源１７からＰＶＤＤ１の電圧が供給され（図５の時刻ｔ０）、時刻ｔ１で一定値となる。この時刻ｔ１でＲａｍ＿Ｈ＿ｏｕｔ（図５（Ｇ））が“Ｌ”レベルから“Ｈ”レベルへ遷移する。
時刻ｔ２になると、ＲａｍＲＳＴｇｅｎ５１でＰＶＤＤ１の電圧波形がＲａｍＲＳＴｇｅｎ５１で所定時間遅延されたラムリセット（ＲａｍＲＳＴ）信号が発生する（図５（Ｅ））。ＰＶＤＤ１が“Ｈ”レベルの状態において、ＣＰＵ１８からの制御信号でＳＴＢスイッチＳＷ１をオン動作させ、時刻ｔ４でＶＤＤ１をＶＣＯＭＤｒｉｖｅｒ１６、その他の回路電源として供給する。

時刻ｔ０〜ｔ５まではＯＮシーケンスで、ＰＶＤＤ１の電源が投入された後の時刻ｔ１〜ｔ２の期間ＲａｍＢｌｏｃｋ５５をリセットする。そして時刻ｔ１〜ｔ５の期間Ｒａｍ＿Ｈ＿ｏｕｔは“Ｈ”レベルのとき規定値＝Ｈｉｇｈの初期設定値が、またＲａｍ＿Ｌ＿ｏｕｔは“Ｌ”レベルのとき規定値＝Ｌｏｗの初期設定値がそれぞれＲＡＭ（ＲａｍＢｌｏｃｋ５５）に読み込まれ、電源投入後の規定値の設定が行われる。
時刻ｔ４でＶＤＤ１１の期間、まずＲａｍＢｌｏｃｋ５５をリセットする。
時刻ｔ４でＣＰＵ１８でＳＷ１が制御されＶＤＤ１が投入され、ＶＤＤ１の波形が立ち上がり、時刻ｔ５で一定の電圧となり、その後時刻ｔ１１まで“Ｈ”レベルを維持する（図５（Ｂ））。即ちこの期間セットが通常動作（モード）状態になる。すると、ＣＰＵ１８とＩｎｔｅｒｆａｃｅ１５のデータ転送経路がＡｃｔｉｖｅ状態で制御データ転送が可能となり、Ｖｓｙｎｃのエッジ信号に同期して、制御信号（データ）ＶＣがＩｎｔｅｒＦａｃｅ１５へ、転送される（図５（Ｃ）、（Ｄ））。
時刻ｔ６〜ｔ１１の期間、ＲａｍＢｌｏｃｋ５５へデータが書き込み可能となる。書き込みデータとしてたとえばＶＣＯＭ電圧やガンマ補正値があり、Ｒａｍ＿Ｌ＿ｏｕｔ、Ｒａｍ＿Ｈ＿ｏｕｔに応じてデータが書き込まれる。
時刻ｔ１１になると、ＣＰＵ１８でスイッチＳＷ１を切換えオフ状態とし、ＶＤＤ１の電源供給を停止する。時刻ｔ１１でＶＤＤ１が“Ｌ”レベルへ遷移する。
時刻ｔ１１〜ｔ１９の期間はスタンバイモード期間と称されている。この期間ＲａｍＢｌｏｃｋ５５に書き込まれたデータ、たとえば上述したＶＣＯＭ電圧データやガンマ補正データが保持される。
時刻ｔ１８になるとＶＤＤ１が供給されＯＮ状態となり時刻ｔ１９で“Ｈ”レベルの一定値に落ち着く（図５（Ｂ））。この状態が時刻ｔ２５まで維持され、上述した通常動作、時刻ｔ５〜ｔ１１と同様な動作を繰り返す。すなわち、ＶＣがＡｃｔｉｖｅでＲａｍ＿Ｌ＿ｏｕｔとＲａｍ＿Ｈ＿ｏｕｔに応じて制御データ（ＶＣ１〜ＶＣ５）がＲａｍＢｌｏｃｋ５５にＲａｍ書き換え可能となる（図５（Ｆ），（Ｇ））。
時刻ｔ２５になるとＶＤＤ１が“Ｈ”レベルから“Ｌ”レベルへ遷移し（図５（Ｂ））、時刻ｔ２６で“Ｌ”レベルに落ち着き、時刻ｔ３０までその状態を維持する。
一方時刻ｔ２９になるとＰＶＤＤ１の電源がオフとなり（図５（Ａ））それに伴いＲａｍＲＳＴも“Ｈ”レベルから“Ｌ”レベルに遷移する。時刻ｔ３０でＰＶＤＤ１、ＲａｍＲＳＴ、Ｒａｍ＿Ｌ＿ｏｕｔ、Ｒａｍ＿Ｈ＿ｏｕｔも“Ｌ”レベルになる。時刻ｔ２５〜ｔ３０はＯｆｆシーケンスと称され、ＲａｍＢｌｏｃｋ５５に書き込まれた最終設定値を保持する。
以後電源ＰＶＤＤ１をＯＮするときは、上述した時刻ｔ０からの動作により、ＯＮシーケンス、通常動作、スタンバイモードの各動作を行う。

つぎに、ＲａｍＢｌｏｃｋ５５にデータを書き込む動作の実施形態例を図２と図６、図７、図８を用いて説明する。データの例として、ＶＣＯＭデータ(図７)とガンマ（γ）補正データ（図８）の２種類について説明するが、データの例はこれに限定するものではなく、それ以外のデータであっても良い。

図６において、時刻ｔ５０でＰＶＤＤ１が“Ｈ”レベルになり（図６（Ａ））、Ｖｓｙｎｃ（のエッジ）に同期してＶＣ０〜ＶＣ５のデータが図２に示すＤＦＦＡ〜ＤＦＦＥに取り込まれる。
時刻ｔ５０でＶＣ０、ＶＣ１〜ＶＣ５は全て“Ｌ”レベルで、ＶＣ０が“Ｌ”レベルのときはＶＣＯＭＤＣ調整が行われる。このときＶＣＯＭレジスタ（図６（Ｉ））にはＶＣＯＭＤＣ初期状態の電圧たとえばＤＣ＝１．１５０Ｖが設定される（図７を参照）。これはＰＶＤＤ１を立ち上げた時、自動的に設定される値である。
上述したように、時刻ｔ５１〜ｔ５２の期間、ＶＣ０は“Ｌ”レベルである。ＶＣ０が“Ｌ”レベルのとき、ＶＣＯＭＤＣ調整にセットされる。
時刻ｔ５１になると、ＣＰＵ１８から出力された制御データＶＣ１が“Ｈ”レベル、ＶＣ２が“Ｌ”レベル、ＶＣ３が“Ｈ”レベル、Ｖ４が“Ｌ”レベル、Ｖ５が“Ｈ”レベルのデータが位相補正回路５６のＤＦＦＡ〜ＤＦＦＥの入力端子ｉｎにｃｋ（クロック）に同期して入力される。そしてこれらのデータがＲａｍＢｌｏｃｋ５５のｓｅｌ１、ｓｅｌ２、ｓｅｌ３、ｓｅｌ４，ｓｅｌ５にそれぞれ書き込まれる。このＶＣＯＭデータは、図７を参照すると、１．２７５Ｖに対応した値としてディジタル的に設定されている。この値はそれ以降時刻（ｔ５２〜）保持される。
以下同様にＶＣ１〜ＶＣ５のデータは３２通りの組み合わせができ、図７に示すように所定の範囲のＤＣレベルに設定できるようにされている。また液晶表示装置のシステムに応じてこれ以外の値に設定しても良いことは勿論である。

時刻ｔ５２になると、ＶＣ０が“Ｈ”レベルとなり、ガンマ調整の状態にセットされる。たとえば、制御データＶＣ１が“Ｌ”レベル、ＶＣ２が“Ｌ”レベル、ＶＣ３が“Ｌ”レベル、Ｖ４が“Ｈ”レベル、Ｖ５が“Ｌ”レベルのデータが位相補正回路５６のＤＦＦＡ〜ＤＦＦＥの入力端子ｉｎにｃｋ（クロック）に同期して入力される。そしてこれらのデータがＲａｍＢｌｏｃｋ５５のｓｅｌ１，ｓｅｌ２，ｓｅｌ３，ｓｅｌ４，ｓｅｌ５のγＲ（赤色ガンマ）レジスタにそれぞれ書き込まれる。このγＲレジスタに入力されたガンマ調整のデータは、図８を参照すると、γ＝１．９に対応した値としてディジタル的に設定されている。
また時刻ｔ５３以降この設定されたデータは保持される。
同様に、時刻ｔ５３になると制御データＶＣ１が“Ｈ”レベル、ＶＣ２が“Ｈ”レベル、ＶＣ３が“Ｈ”レベル、Ｖ４が“Ｌ”レベル、Ｖ５が“Ｈ”レベルのデータが位相補正回路５６のＤＦＦＡ〜ＤＦＦＥの入力端子ｉｎにｃｋ（クロック）に同期して入力される。そしてこれらのデータがＲａｍＢｌｏｃｋ５５のｓｅｌ１，ｓｅｌ２，ｓｅｌ３，ｓｅｌ４，ｓｅｌ５のγＢ（青色用ガンマ）レジスタにそれぞれ書き込まれる。このγＢレジスタに入力されたガンマ調整のデータは、図８を参照すると、γ＝２．５に対応した値としてディジタル的に設定されている。また時刻ｔ５４以降この設定されたデータは保持される。
さらに、時刻ｔ５４になると制御データＶＣ１が“Ｈ”レベル、ＶＣ２が“Ｈ”レベル、ＶＣ３が“Ｌ”レベル、Ｖ４が“Ｈ”レベル、Ｖ５が“Ｈ”レベルのデータが位相補正回路５６のＤＦＦＡ〜ＤＦＦＥの入力端子ｉｎにｃｋ（クロック）に同期して入力される。そしてこれらのデータがＲａｍＢｌｏｃｋ５５のｓｅｌ１，ｓｅｌ２，ｓｅｌ３，ｓｅｌ４，ｓｅｌ５のγＧ（緑色用ガンマ）レジスタにそれぞれ書き込まれる。このγＧレジスタに入力されたガンマ調整のデータは、図８を参照すると、γ＝２．３５に対応した値としてディジタル的に設定されている。また時刻ｔ５５以降この設定されたデータは保持される。
また図８に示すように、ガンマ調整はＲ，Ｇ，Ｂの３種類あるので、ＶＣ１〜ＶＣ５のデータを用いて３２の組み合わせしかないので、各Ｒ，Ｇ，Ｂは３ビット（８種類）のデータによりにより構成されている。

上述したように、本発明は、表示パネルが形成された絶縁基板に記憶手段を設けたのでスタンバイモード時には表示パネルを駆動するためのデータがリセットされないようにすることができる。また、駆動回路に自己リセット回路を設けたため、電源立ち上げ時において、記憶手段の出力がリセットでき、また記憶手段の出力が規定値にセットできる。
また液晶表示装置においては、電源立ち上げ時において、記憶手段のガンマ補正やＶＣＯＭの出力データが規定値に自己リセットされるようにすることができる。さらに、スタンバイ期間、記憶手段の出力が規定値にセットされる表示パネル駆動用設定信号、たとえばＶＣＯＭ電圧やガンマ補正データなどを保持することができる。
したがって、スタンバイモード解除時において、改めてセット側より入力信号を与える必要が無くなり、システムを簡略化でき、外部ＣＰＵなどの負荷を削減できる。

１０…液晶表示装置、１１…液晶パネル、１３…ＲｅｆＤｒｉｖｅｒＧ（緑色レファレンスドライバー；赤色駆動回路）、１４…ＲｅｆＤｒｉｖｅｒＲＢ（赤、青色レファレンスドライバー；赤、青色駆動回路）、１５，５０…ＩｎｔｅｒＦａｃｅ（インターフェイス回路）、３０…ＵＳＢ通信装置、１６…ＶＣＯＭ Ｄｒｉｖｅｒ（共通電極駆動回路；ＶＣＯＭ）、１７…セット電源、１８…ＣＰＵ（マイクロコンピュータ）、５１…ＲａｍＲＳＴｇｅｎ（ラムリセット信号発生回路）、５２…ＥＤ３（エッジ信号発生回路）、５５…ＲａｍＢｌｏｃｋ（ラムブロック、記憶手段）、５６…位相補正回路、ＩＮＶ３Ａ〜ＩＮＶ３Ｄ，ＩＮＶ３−１〜ＩＮＶ３−８…インバータ、ＢＵＦ３Ａ〜ＢＵＦ３Ｄ，ＢＵＦ３−１，ＢＵＦ３−２…バッファ〔回路〕、ＡＮＤ３Ａ，ＡＮＤ３Ｂ，ＡＮＤ３−１…ＡＮＤ（アンド）回路、ＤＦＦＡ〜ＤＦＦＥ…Ｄ型フリップ・フロップ、Ｐ１，Ｐ１Ａ〜Ｐ１ｎＡ…ＰＭＯＳトランジスタ、Ｎ１〜Ｎｎ，Ｎ１Ａ…ＮＭＯＳトランジスタ。

Claims (11)

1. 絶縁基板と、
   前記絶縁基板に形成された表示部と、
   前記絶縁基板に形成され、前記表示部を駆動する駆動部と、
   を有し、
   前記駆動部は、
   前記表示部を調整するためのデータを記憶する記憶部と、
   前記データに基づいて表示に関する設定を行って前記表示部を駆動し、入力される映像信号の階調データに基づく映像表示を行う駆動回路と、
   を有し、
   前記駆動回路は、映像表示が休止されるスタンバイモードから映像表示を行う通常モードへの復帰時に、当該復帰時より前の映像表示に使用され前記記憶部に保持されている前記データを用いて、前記表示部の駆動を再開する
   表示パネル。
2. 前記駆動部は、
   前記通常モード時に電源が供給され、前記スタンバイモード時に電源供給が停止される第１の回路部と、
   前記記憶部を含み、前記通常モード時に電源が供給され、前記スタンバイモード時に移行した後も電源の供給が維持される第２の回路部と
   を含む請求項１に記載の表示パネル。
3. 前記表示部を調整するためのデータは、ガンマ補正のための調整データ、または、前記映像信号の基準となるＶＣＯＭ電圧の調整データである
   請求項２に記載の表示パネル。
4. 前記駆動回路は、電源の投入時において、前記記憶部の保持内容をリセットするリセット回路を有する
   請求項１から３のいずれか一項に記載の表示パネル。
5. 前記リセット回路により前記記憶部の保持内容が初期値にリセットされた後、当該初期値に基づいて、前記駆動部内で前記表示に関する設定が行われる
   請求項４に記載の表示パネル。
6. 前記表示部は液晶表示部である
   請求項５に記載の表示パネル。
7. 表示パネルと、
   前記表示パネルに外部からの電源電圧を供給する電源部と、
   制御部と、
   前記制御部の制御により、前記電源電圧の遮断を制御する電源スイッチと、
   を備え、
   前記表示パネルは、
   絶縁基板と、
   前記絶縁基板に形成された表示部と、
   前記絶縁基板に形成され、前記表示部を駆動する駆動部と、
   を有し、
   前記駆動部は、
   映像表示を行う通常モードでは前記制御部と前記電源スイッチとの制御により前記電源電圧の供給が行われ、スタンバイモードでは前記電源電圧の供給が休止される第１の回路部と、
   前記制御部と前記電源スイッチとの制御により、前記通常モードから前記スタンバイモードへの移行後も前記電源電圧の供給が維持される第２の回路部と、
   を有し、
   前記表示部を調整するためのデータを記憶する記憶部が、前記第２の回路部に設けられ、
   前記駆動部は、前記通常モードにおいては、前記データに基づいて表示に関する設定を行って前記表示部を駆動し、入力される映像信号の階調データに基づく映像表示を行い、前記スタンバイモードから前記通常モードへの復帰時に、当該復帰時より前の映像表示に使用され前記記憶部に保持されている前記データを用いて、前記駆動部の駆動を再開する
   表示装置。
8. 前記表示部を調整するためのデータは、ガンマ補正のための調整データ、または、前記映像信号の基準となるＶＣＯＭ電圧の調整データである
   請求項７に記載の表示装置。
9. 前記駆動部は、電源の投入時において、前記記憶部の保持内容をリセットするリセット回路を有する
   請求項７または８に記載の表示装置。
   
10. 前記リセット回路により前記記憶部の保持内容が初期値にリセットされた後、当該初期値に基づいて、前記第１の回路部内で前記表示に関する設定が行われる
    請求項９に記載の表示装置。
11. 前記表示部は液晶表示部である
    請求項１０に記載の表示装置。

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