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JP5195357B2 - Semiconductor device - Google Patents

Semiconductor device

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JP5195357B2
JP5195357B2 JP2008306551A JP2008306551A JP5195357B2 JP 5195357 B2 JP5195357 B2 JP 5195357B2 JP 2008306551 A JP2008306551 A JP 2008306551A JP 2008306551 A JP2008306551 A JP 2008306551A JP 5195357 B2 JP5195357 B2 JP 5195357B2
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光 古賀
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トヨタ自動車株式会社
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Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device. 特に、半導体基板の表面に表面電極が配置されており、半導体基板の裏面に裏面電極が配置されている縦型の半導体装置に関する。 In particular, there is disposed a surface electrode on the surface of the semiconductor substrate, to a vertical semiconductor device that is the back surface electrode is formed on the back surface of the semiconductor substrate.

近年、パワーMOS(Metal Oxide Semiconductor)等の大電流を制御できる半導体装置が開発されている。 Recently, a semiconductor device capable of controlling a large current such as a power MOS (Metal Oxide Semiconductor) have been developed. 一般的に、半導体装置の高耐圧化と低オン抵抗化は、トレードオフの関係にある。 Generally, higher breakdown voltage of the semiconductor device and the low on-resistance are in a trade-off relationship. このため、半導体装置では、耐圧を高めるとオン抵抗が増大し、オン抵抗を低減させると耐圧が低下する傾向が見られる。 Therefore, in the semiconductor device, increasing the breakdown voltage and ON resistance increases and reduces the ON resistance tends breakdown voltage is lowered is observed.

特許文献1に、高耐圧化と低オン抵抗化の両立に成功したパワーMOSが記載されている。 Patent Document 1, a power MOS successfully both high breakdown voltage and low on-resistance are described. 図28の(a)に、そのパワーMOS600の断面図を示す。 In (a) of FIG. 28 shows a cross-sectional view of the power MOS600. パワーMOS600は、半導体基板224の表面に配置されている表面電極218と、半導体基板224の裏面に配置されている裏面電極226を備えており、縦型である。 Power MOS600 includes a surface electrode 218 disposed on the surface of the semiconductor substrate 224 has a backside electrode 226 is disposed on the rear surface of the semiconductor substrate 224, a vertical. 半導体基板224内には、ソース領域220と、ボディ領域214と、ボディコンタクト領域216と、ドリフト領域204と、ドレイン領域202が配置されている。 In the semiconductor substrate 224, a source region 220, a body region 214, and body contact region 216, the drift region 204, drain region 202 are arranged. ソース領域220は、第1導電型(n型)であり、半導体基板224の表面側に配置されており、表面電極218に導通している。 The source region 220 is a first conductivity type (n-type) is arranged on the surface side of the semiconductor substrate 224, are electrically connected to the surface electrode 218. ドリフト領域204は、第1導電型(n型)であり、半導体基板224の裏面側に配置されており、第1導電型(n型)のドレイン領域202を介して、裏面電極226に導通している。 Drift region 204 is a first conductivity type (n-type) is arranged on the back side of the semiconductor substrate 224, through the drain region 202 of the first conductivity type (n-type), electrically connected to the back electrode 226 ing. ボディ領域214は、第2導電型(p型)であり、ソース領域220とドリフト領域204を分離している。 Body region 214 is a second conductivity type (p-type) separates the source region 220 and the drift region 204. ボディコンタクト領域216は、第2導電型(p型)の不純物を高濃度に含有し、ボディ領域214の電位を表面電極218の電位によって安定させる。 Body contact region 216, the second conductive type impurities (p-type) containing a high concentration, stabilized by the potential of the surface electrode 218 a potential of the body region 214. ドレイン領域202は、第1導電型(n型)の不純物を高濃度に含有し、裏面電極226との接触抵抗を低下させる。 Drain region 202, the first conductivity type impurities (n-type) containing a high concentration lowers the contact resistance between the back electrode 226. 半導体基板内224には、半導体基板224の表面からソース領域220とボディ領域216を貫通してドリフト領域204に達するまで伸びているトレンチ211が配置されている。 In the semiconductor substrate 224, a trench 211 extending from the surface of the semiconductor substrate 224 to reach the drift region 204 through the source region 220 and body region 216 is disposed. トレンチ211の深部には、絶縁膜222aが配置されている。 The deep trench 211, the insulating film 222a is disposed. トレンチ211の浅部には、ゲート電極212が配置されている。 The shallow portion of the trench 211, a gate electrode 212 is disposed. ゲート電極212の壁面は絶縁膜222bで被覆されている。 Walls of the gate electrode 212 is covered with an insulating film 222b. ゲート電極212は、ボディ領域204の底面214aより深い位置まで伸びている。 The gate electrode 212 extends deeper than the bottom surface 214a of the body region 204. 耐圧性能を向上させるために、トレンチ211の底面211aを囲む範囲に、第2導電型(p型)の不純物含有領域206が配置されている。 To improve the pressure resistance, in the range surrounding the bottom surface 211a of the trench 211, the impurity-containing region 206 of the second conductivity type (p-type) is arranged. 不純物含有領域206は、ドリフト領域204内に配置されている。 Impurity-containing region 206 is arranged in the drift region 204. ゲート電極212は、ドリフト領域204内の浅部にのみ配置されており、ゲート電極212の底面212aと、不純物含有領域206は、絶縁膜222aで分離されている。 The gate electrode 212 is disposed only in the shallow portion of the drift region 204, a bottom surface 212a of the gate electrode 212, the impurity-containing regions 206 are separated by an insulating film 222a.

パワーMOS600のオフ時に発生する電界(V/cm)の深さ方向のプロファイルを調べると、図28の(b)に示すように、ゲート電極212の底面212aに一致する深さで1つ目のピークを持ち、不純物含有領域206の下部近傍の深さD1で2つ目のピークを持つことが分かる。 Examination of the depth of the profile of the electric field (V / cm) generated during off power MOS600, as shown in (b) of FIG. 28, a depth that matches the bottom surface 212a of the gate electrode 212 first has a peak, it can be seen to have a second peak in the vicinity of a lower portion of the depth D1 of the impurity-containing region 206.
不純物含有領域206が形成されていないと、ゲート電極212の底面212aに一致する深さで1つだけのピークを持つ電界強度プロファイルとなる。 The impurity-containing region 206 is not formed, the electric field intensity profile with a peak of only one at a depth that matches the bottom surface 212a of the gate electrode 212. 半導体装置の耐圧は、図28(b)のハッチに示す面積が大きいほど耐圧が高い。 Breakdown voltage of the semiconductor device, the breakdown voltage as the area shown in hatch is large shown in FIG. 28 (b) is high. 不純物含有領域206を配置して2つのピークが形成されるようにすると、高い耐圧を確保することができる。 When such two peaks by arranging the impurity-containing region 206 is formed, it is possible to secure a high breakdown voltage. 逆に、要求される耐圧が同じであれば、不純物含有領域206を配置することによって、ドリフト領域204の不純物の濃度を上げることができる。 Conversely, if the required withstand voltage is the same, by placing the impurity-containing regions 206 can increase the concentration of impurities in the drift region 204. ドリフト領域204の不純物の濃度を上げることができれば、パワーMOS600のオン抵抗が低下する。 If it is possible to increase the concentration of the impurity in the drift region 204, the on resistance of the power MOS600 is reduced. パワーMOS600は、不純物含有領域204を備えていることによって、必要な耐圧を確保しながらオン抵抗を低下することに成功している。 Power MOS600 is by that it comprises a impurity-containing region 204, has been able to reduce the on-resistance while maintaining the withstand voltage required. なお、図28(b)に破線で示す曲線Lは、半導体装置において耐圧とオン抵抗が理論限界値であるときの電界強度プロファイルを表したものである。 A curve L shown by a broken line in FIG. 28 (b), in which breakdown voltage and on-resistance expressed field intensity profile when a theoretical limit in the semiconductor device. 従って、電界強度のプロファイル結果が曲線Lの形状に近づくほど、耐圧とオン抵抗が理論限界値に近づくことを示している。 Thus, as the profiling results of the electric field strength approaches the shape of the curve L, the breakdown voltage and on-resistance shows that approaches the theoretical limit.

図29に、トレンチゲート型のパワーMOSにおける、耐圧とオン抵抗のトレードオフの関係を示す。 29, the trench gate type power MOS, showing the relationship of trade-off breakdown voltage and on-resistance. 図29の縦軸は、オン抵抗(mΩ・mm )を示す。 The vertical axis of FIG. 29 shows the on-resistance (mΩ · mm 2). 図29の横軸は、耐圧(V)を示す。 The horizontal axis of FIG. 29 shows a withstand voltage (V). 図29中の曲線は、耐圧とオン抵抗の理論限界を表した理論カーブを示す。 Curve in Figure 29 shows a theoretical curve representing the theoretical limit of the breakdown voltage and on-resistance. 耐圧を増大させると、オン抵抗まで増大することが分かる。 Increasing the breakdown voltage, it can be seen to increase to the on-resistance.
従来構造Aは、不純物含有領域が形成されていないトレンチゲート型のパワーMOSの測定値を示している。 Conventional structure A shows the measured values ​​of the power MOS trench gate type impurity-containing region is not formed. 従来構造Bは、パワーMOS600の測定値を示している。 Conventional structure B shows the measured values ​​of the power MOS600. 要求耐圧が等しい場合、従来構造Bは、従来構造Aのオン抵抗を約60%低減することができる。 If the request breakdown voltage are equal, the prior art structure B, it is possible to reduce the on-resistance of the conventional structure A about 60%. 図28の従来構造Bでは、従来の半導体装置に比して、高耐圧化と低オン抵抗化の両立を図ることができる。 In the conventional structure B in FIG. 28, can be compared with the conventional semiconductor device, achieve both high breakdown voltage and low on-resistance.

特開2005−116822号公報 JP 2005-116822 JP

しかしながら、図28の構造では、深さ方向の電界強度プロファイルにおいて、2つのピークの間に谷が形成されている。 However, in the structure of FIG. 28, the electric field intensity profile in the depth direction, the valley between two peaks are formed. このため、谷の深さを浅くすることによって、電界強度プロファイルを図28(b)に示す曲線Lに近づけることができれば、さらなる高耐圧化と低オン抵抗化を実現することができるはずである。 Therefore, by reducing the depth of the valley, if it is possible to approximate the curve L indicating the electric field intensity profile in FIG. 28 (b), it should be possible to achieve a higher breakdown voltage and low on-resistance . なお、不純物含有領域206の深さを浅くすれば、2つのピークの間に形成される谷の深さを浅くすることができる。 Incidentally, if reducing the depth of the impurity-containing region 206, it is possible to reduce the depth of the valleys formed between two peaks. しかしながら、不純物含有領域206を配置する深さを浅くすると、ボディ領域214と不純物含有領域296との間のドリフト領域204が狭くなる。 However, when reducing the depth to place the impurity-containing region 206, the drift region 204 between the body region 214 and the impurity-containing region 296 is narrowed. このため、パワーMOS600のオン時に不純物含有領域206を迂回しながら流れるキャリアの有効通過領域が制約されてしまい、それによってオン抵抗が増大してしまうという問題がある。 Therefore, the effective passage area of ​​the carrier flowing while bypassing the impurity-containing region 206 during on of the power MOS600 is will be constrained, whereby there is a problem that the on-resistance increases.

本発明は上記の課題に対して提案されたものである。 The present invention has been proposed for the above problems. 本発明は、オン抵抗を増大させることなく、電界強度プロファイルの2つのピークの間に形成される谷の深さを浅くすることによって、高い耐圧と低いオン抵抗を兼ね備えた縦型の半導体装置を提供することを目的とする。 The present invention, without increasing the on-resistance, by reducing the depth of the valleys formed between two peaks of the electric field intensity profile, a vertical semiconductor device having both high breakdown voltage and low on-resistance an object of the present invention is to provide.

明細書に開示する技術は、半導体基板の表面に表面電極が配置されており、半導体基板の裏面に裏面電極が配置されている縦型の半導体装置に関する。 Techniques disclosed herein, there is disposed a surface electrode on the surface of the semiconductor substrate, to a vertical semiconductor device that is the back surface electrode is formed on the back surface of the semiconductor substrate.
明細書に開示する一の形態の半導体装置は、半導体基板内に、ボディ領域と、ドリフト領域と、トレンチと、不純物含有領域と、ゲート電極と、浮遊電極を備えている。 The semiconductor device of one embodiment disclosed herein, the semiconductor substrate includes a body region, a drift region, a trench, and the impurity-containing region, a gate electrode, a floating electrode.
ボディ領域は、第2導電型であり、半導体基板の表面側に配置されている。 The body region is a second conductivity type, disposed on the surface side of the semiconductor substrate.
ドリフト領域は、第1導電型であり、半導体基板内のボディ領域より深い位置に配置されている。 Drift region of a first conductivity type is disposed at a position deeper than the body region within the semiconductor substrate.
トレンチは、半導体基板の表面からボディ領域を貫通してドリフト領域に達するまで伸びている。 Trench extends from the surface of the semiconductor substrate to reach the drift region through the body region.
不純物含有領域は、第2導電型であり、トレンチの底面を囲む範囲に配置されている。 Impurity-containing region is a second conductivity type, are disposed in a range surrounding the bottom of the trench. 不純物含有領域の中心は、ドリフト領域の中間深さより深い位置に配置されている。 The center of the impurity-containing region is located at a position deeper than the intermediate depth of the drift region.
ゲート電極は、トレンチ内に配置されており、壁面が絶縁膜で被覆されている。 The gate electrode is disposed in the trench, the wall is covered with an insulating film. ゲート電極は、ボディ領域の底面より深い位置まで伸びている。 The gate electrode extends deeper than the bottom surface of the body region.
浮遊電極は、トレンチ内のゲート電極より深い位置に配置されており、壁面が絶縁膜で被覆されている。 Floating electrode is disposed at a position deeper than the gate electrode in the trench, the wall is covered with an insulating film.
その半導体装置では、トレンチ内のゲート電極より深い位置に複数の浮遊電極が深さ方向に間隔を空けて配置されている。 As the semiconductor device is spaced plurality of floating electrodes depth direction deeper than the gate electrode in the trench. 各々の浮遊電極の間隔は、深さ方向に沿って等比級数的に減少している。 Spacing of each of the floating electrodes is decreasing geometric progression along the depth direction.

本明細書に開示する他の形態の半導体装置は、半導体基板内に、ボディ領域と、ドリフト領域と、トレンチと、不純物含有領域と、ゲート電極と、浮遊電極を備えている。 The semiconductor device according to another embodiment disclosed herein, the semiconductor substrate includes a body region, a drift region, a trench, and the impurity-containing region, a gate electrode, a floating electrode.
ボディ領域は、第2導電型であり、半導体基板の表面側に配置されている。 The body region is a second conductivity type, disposed on the surface side of the semiconductor substrate.
ドリフト領域は、第1導電型であり、半導体基板内のボディ領域より深い位置に配置されている。 Drift region of a first conductivity type is disposed at a position deeper than the body region within the semiconductor substrate.
トレンチは、半導体基板の表面からボディ領域を貫通してドリフト領域に達するまで伸びている。 Trench extends from the surface of the semiconductor substrate to reach the drift region through the body region.
不純物含有領域は、第2導電型であり、トレンチの底面を囲む範囲に配置されている。 Impurity-containing region is a second conductivity type, are disposed in a range surrounding the bottom of the trench. 不純物含有領域の中心は、ドリフト領域の中間深さより深い位置に配置されている。 The center of the impurity-containing region is located at a position deeper than the intermediate depth of the drift region.
ゲート電極は、トレンチ内に配置されており、壁面が絶縁膜で被覆されている。 The gate electrode is disposed in the trench, the wall is covered with an insulating film. ゲート電極は、ボディ領域の底面より深い位置まで伸びている。 The gate electrode extends deeper than the bottom surface of the body region.
浮遊電極は、トレンチ内のゲート電極より深い位置に配置されており、壁面が絶縁膜で被覆されている。 Floating electrode is disposed at a position deeper than the gate electrode in the trench, the wall is covered with an insulating film.
上記の半導体装置では、深さ方向の電界強度プロファイルにおいて、ゲート電極の底面に一致する深さと不純物含有領域の下部近傍の深さに2つのピークが形成されるとともに、浮遊電極が配置された深さにおいても、高い電界強度が保持される。 In the above semiconductor device, the electric field intensity profile in the depth direction, with two peaks in the depth of the bottom near the depth and impurity-containing region that matches the bottom surface of the gate electrode is formed, the depth is floating electrode is arranged also in, high electric field strength is maintained. 浮遊電極はゲート電極と不純物含有領域の間のトレンチ内に配置されているため、2つのピークの間に形成される谷の深さを浅くすることができる。 Floating electrode because it is disposed in the trench between the gate electrode and the impurity-containing region can be to reduce the depth of the valleys formed between two peaks. このため、プロファイル曲線に囲まれる範囲の面積を広くすることができ、半導体装置の耐圧を高めることができる。 Therefore, it is possible to widen an area of ​​a region defined by the profile curve, it is possible to increase the breakdown voltage of the semiconductor device.
また、不純物含有領域の中心がドリフト領域の中間深さより深い位置に形成されているため、ボディ領域と不純物含有領域の間の距離が十分離れている。 Moreover, since the center of the impurity-containing region is formed in the intermediate depth deeper than the position of the drift region, the distance between the body region and the impurity-containing regions are separated enough. このため、トレンチに沿ってボディ領域を通過してきたキャリアが不純物含有領域を迂回しながら裏面電極に流れるためのキャリアの有効通過領域を十分に確保することができ、オン抵抗の増大を抑制することができる。 Therefore, the carrier that has passed through the body region along the trench can be sufficiently ensured effective passage area of ​​the carrier to flow to the back surface electrode while bypassing the impurity-containing region, to suppress the increase in on-resistance can.
上記の半導体装置によると、高い耐圧と低いオン抵抗を実現することができる。 According to the above semiconductor device, it is possible to realize a high breakdown voltage and low on-resistance.

上記の半導体装置では、浮遊電極の側壁を被覆している絶縁膜の厚みがゲート電極の側壁を被覆している絶縁膜の厚みより厚いことが好ましい。 In the aforementioned semiconductor device, a thick it is preferable than the thickness of the insulating film thickness of the insulating film covering the sidewall of the floating electrode covers the sidewalls of the gate electrode.
半導体基板の材料となるシリコンなどに比して、絶縁膜の材料となる酸化シリコンなどは電気抵抗が高い。 Than such silicon as a material for a semiconductor substrate, such as silicon oxide as a material of the insulating film has a high electric resistance. 電気抵抗が高い領域では電位勾配(電界強度)が大きくなる。 Electrical resistance potential gradient (electric field strength) increases in the high region. このため、電気抵抗の高い絶縁膜の厚みが厚いほど絶縁膜の幅方向に沿った電位差が大きくなり、絶縁膜の側方におけるシリコン層の電位差が小さくなる。 Therefore, as the thickness of the high electric resistance insulating film is thick potential increases along the width direction of the insulating film, the potential difference between the silicon layer decreases in the side of the insulating film. 絶縁膜の側方におけるシリコン層の電位差が小さくなると、絶縁膜の側方のシリコン層に発生する電界強度が緩和される。 When the potential difference of the silicon layer in the side of the insulating film is reduced, the electric field intensity generated in the silicon layer on the side of the insulating film is relaxed. 上記の構成によると、浮遊電極の側壁を被覆している絶縁膜の厚みを厚くすることによって、半導体装置のオフ時に浮遊電極の側方に発生するシリコン層(ドリフト領域)の電界の強度を緩和することができる。 According to the above configuration, by increasing the thickness of the insulating film covering the sidewall of the floating electrode, alleviating the intensity of the electric field of the silicon layer which occurs on the side of the floating electrode during off of the semiconductor device (drift region) can do. これによって、電界強度プロファイルの形状を、2つのピークのバランスを保ちながら図28(b)に示す曲線Lに近づけることができる。 Thus, the electric field intensity profile shape, while maintaining the balance between the two peaks can be made closer to the curve L shown in FIG. 28 (b). 半導体装置の耐圧をさらに高めることができる。 It is possible to further increase the breakdown voltage of the semiconductor device.

上記の半導体装置では、ドリフト領域が、ボディ領域に深い位置で隣接するとともに不純物濃度が高い第1導電型の高濃度領域と、高濃度領域に深い位置で隣接するとともに、高濃度領域よりも不純物濃度が低い第1導電型の低濃度領域を備えていることが好ましい。 In the above semiconductor device, the drift region, impurities and a high concentration region of high impurity concentration first conductivity type with adjacent deep position in the body region, together with adjacent deep position in the high density region, than the high density region it is preferable that concentration has a low low concentration region of the first conductivity type.
半導体装置のオン時に形成されるキャリアの通過領域において、第1導電型の不純物濃度を高めると、キャリア抵抗を低減することができる。 In passing region of carriers formed during on of the semiconductor device, increasing the impurity concentration of the first conductivity type, it is possible to reduce the carrier resistance. 上記の構成によると、半導体装置をオンしたときに、低濃度領域内に形成されるキャリアの通過領域に比して、高濃度領域内に形成されるキャリアの通過領域ではキャリアが流れやすい。 According to the above configuration, when turning on the semiconductor device, as compared with the passing area of ​​the carrier is formed in the low concentration region, the carrier easily flows in the passage area of ​​the carrier is formed in the high density region. このため、トレンチに沿ってボディ領域を通過してきたキャリアを、速やかに裏面電極へ供給することができ、半導体装置のオン抵抗をさらに低減することができる。 Therefore, a carrier that has passed through the body region along the trench, can be quickly supplied to the back electrode, it is possible to further reduce the on-resistance of the semiconductor device.

上記の半導体装置では、ゲート電極の側壁を被覆している絶縁膜の誘電率が浮遊電極の側壁を被覆している絶縁膜の誘電率より高いことが好ましい。 In the above semiconductor device preferably the dielectric constant of the insulating film covering the sidewalls of the gate electrode is higher than the dielectric constant of the insulating film covering the sidewall of the floating electrode.
この構成によると、ゲート電極の側壁を被覆している絶縁膜の誘電率を高くすることによって、半導体装置のオン時にゲート電極の側方のボディ領域内に形成されるチャネルの抵抗を低減することができる。 According to this configuration, by increasing the dielectric constant of the insulating film covering the sidewalls of the gate electrode, reducing the resistance of a channel formed in the body region of the sides of the gate electrode when turned on the semiconductor device can. これによって、半導体装置のオン抵抗をさらに低減することができる。 This can further reduce the on-resistance of the semiconductor device.
一方で、ゲート電極の側壁を被覆している絶縁膜の誘電率を高くすると、ブレークダウン電圧が低下する。 On the other hand, the higher the dielectric constant of the insulating film covering the sidewalls of the gate electrode, the breakdown voltage decreases. その結果、半導体装置の耐圧が低下する。 As a result, the breakdown voltage of the semiconductor device is lowered. 上記の半導体装置では、浮遊電極の側壁を被覆している絶縁膜の誘電率を低くすることによって、半導体装置のオフ時に浮遊電極が配置されている深さにおいてキャリアが逆方向に流れにくくなる。 In the aforementioned semiconductor device, by lowering the dielectric constant of the insulating film covering the sidewall of the floating electrode, the carrier is less likely to flow in the reverse direction at a depth which is arranged floating electrode during off of the semiconductor device. このため、ブレークダウン電圧が低下することを抑制することができる。 Therefore, it is possible to prevent the breakdown voltage decreases.

上記の半導体装置では、トレンチ内の深い位置に複数の浮遊電極が間隔を空けて配置されており、各々の浮遊電極の間隔が深さ方向に沿って等比級数的に減少していることが好ましい。 In the above semiconductor device, a plurality of floating electrodes are spaced deep position in the trench, that spacing of each of the floating electrodes is decreasing geometric progression along the depth direction preferable.
この構成によると、浮遊電極が複数に分割されているため、複数の浮遊電極の位置を調整することで浮遊電極の側方に発生する電界強度の大きさを、深さ方向に沿って段階的に調整することができる。 According to this configuration, since the floating electrode is divided into a plurality, stepwise the magnitude of the electric field intensity generated at the side of the floating electrode by adjusting the position of the plurality of floating electrodes, along the depth direction it can be adjusted to. これによって、電界強度プロファイルを調整することができる。 Thereby, it is possible to adjust the electric field intensity profile. また、隣接する浮遊電極の各々の間隔が等比級数的に減少すると、トレンチの深さ方向に沿って効果的に電界強度プロファイルを調整することができる。 Further, when each of the interval between adjacent floating electrode decreases geometrically, it is possible to adjust the effective electric field intensity profile along the depth direction of the trench. このため、電界強度プロファイルの形状を図28(b)に示す曲線Lに近づけることができ、半導体装置の耐圧をさらに高めることができる。 Therefore, the electric field intensity profile shapes can be brought close to the curve L shown in FIG. 28 (b), it is possible to further increase the breakdown voltage of the semiconductor device.

上記の半導体装置では、複数の浮遊電極の側壁を被覆している各々の絶縁膜の厚みが深さ方向に沿って厚くなっていることが好ましい。 In the above semiconductor device, it is preferable that the thickness of each of the insulating film covering the sidewalls of the plurality of floating electrodes is thicker along the depth direction.
絶縁膜の厚みを変えることで、浮遊電極の側方におけるシリコン層(ドリフト領域)の電界強度を調整することができる。 By varying the thickness of the insulating film, it is possible to adjust the electric field intensity of the silicon layer in the side of the floating electrode (drift region). このため、複数の浮遊電極の側面を被覆している各々の絶縁膜の厚みを深さ方向の電解強度プロファイルの形状を図28(b)の曲線Lに近づけるように調整することができる。 Therefore, it is possible to adjust the plurality of shapes of the electrolytic intensity profile thickness to the depth direction of each of the insulating film side of the floating electrode is covered so as to approach the curve L in FIG. 28 (b). これによって、半導体装置の耐圧をさらに高めることができる。 This can further enhance the breakdown voltage of the semiconductor device.

本発明によると、半導体装置の耐圧とオン抵抗を理論カーブに近づけることができる。 According to the present invention, it is possible to make the breakdown voltage and the on resistance of the semiconductor device theory curves. これによって、高い耐圧と低いオン抵抗を兼ね備えた半導体装置を実現することができる。 Thereby, it is possible to realize a semiconductor device having both high breakdown voltage and low on-resistance.

下記に説明する実施例の好ましい特徴を列記する。 It listed Preferred features of the embodiments described below.
(第1特徴)ドリフト領域が、不純物濃度が異なる複数の領域を深さ方向に沿って備えており、各々の領域の不純物濃度が深さ方向に沿って低くなっている。 (First feature) drift region, an impurity concentration comprises along the depth direction a plurality of different regions, the impurity concentration of each region is lower along the depth direction.
(第2特徴)シリコン酸化膜の種類としてLP−TEOSを用いる。 Using LP-TEOS as the type of (second feature) silicon oxide film.
(第3特徴)ゲート電極および浮遊電極の材料としてポリシリコンを用いる。 Using polysilicon as a material for the (third feature) gate electrode and the floating electrode.
(第4特徴)ドリフト領域の濃度および要求耐圧に応じて、ゲート電極と浮遊電極の間の間隔を調整する。 Depending on the concentration and the required withstand voltage of the (fourth feature) drift region, to adjust the distance between the gate electrode and the floating electrode.
(第5特徴)不純物含有領域の上端をドリフト領域の中間深さより浅い位置に形成する。 Formed (Fifth feature) shallower position than the intermediate depth of the upper end of the drift region impurity-containing region.

(第1実施例) (First Embodiment)
図1に、第1実施例である縦型のパワーMOS(請求項でいう半導体装置)100の断面図と、パワーMOS100における電界強度プロファイルを表すグラフを示す。 Figure 1 shows a cross-sectional view of a 100 (semiconductor device in the claims) which vertical power MOS according to a first embodiment, a graph showing the electric field intensity profile in the power MOS 100.
パワーMOS100は、半導体基板24の表面に配置されているソース電極(請求項でいう表面電極)18と、半導体基板24の裏面に配置されているドレイン電極(請求項でいう裏面電極)26を備えている。 Power MOS100 is provided with 18 (the surface electrode in the claims) a source electrode disposed on the surface of the semiconductor substrate 24, a 26 (back electrode in the claims) a drain electrode disposed on the back surface of the semiconductor substrate 24 ing. 半導体基板24内には、ソース領域20と、ボディ領域14と、ボディコンタクト領域16と、ドリフト領域4と、ドレイン領域2が配置されている。 In the semiconductor substrate 24, a source region 20, a body region 14, the body contact region 16, the drift region 4, the drain region 2 is arranged. ソース領域20は、第1導電型(n型)であり、半導体基板24の表面側に配置されており、ソース電極18に導通している。 The source region 20 is a first conductivity type (n-type) is arranged on the surface side of the semiconductor substrate 24, are electrically connected to the source electrode 18. ドリフト領域4は、第1導電型(n型)であり、半導体基板24の内部に配置されており、第1導電型(n型)のドレイン領域2を介して、ドレイン電極26に導通している。 Drift region 4 is a first conductivity type (n-type) is disposed inside the semiconductor substrate 24, via the drain region 2 of a first conductivity type (n-type), and electrically connected to the drain electrode 26 there. ボディ領域14は、第2導電型(p型)であり、ソース領域20とドリフト領域4を分離している。 Body region 14 is a second conductivity type (p-type) separates the source region 20 and the drift region 4. ボディコンタクト領域16は、第2導電型(p型)の不純物を高濃度に含有し、ボディ領域14の電位をソース電極18の電位によって安定させる。 Body contact region 16, the second conductive type impurities (p-type) containing a high concentration to stabilize the potential of the body region 14 by the potential of the source electrode 18. ドレイン領域2は、第1導電型(n型)の不純物を高濃度に含有し、ドレイン電極26との接触抵抗を低下させる。 Drain region 2, the first conductivity type impurities (n-type) containing a high concentration lowers the contact resistance between the drain electrode 26. 半導体基板24内には、半導体基板24の表面からソース領域20とボディ領域14を貫通してドリフト領域4に達するまで伸びているトレンチ11が配置されている。 In the semiconductor substrate 24, a trench 11 extending from the surface of the semiconductor substrate 24 to pass through the source region 20 and the body region 14 to reach the drift region 4 is disposed. トレンチ11内にはゲート電極12と浮遊電極8が配置されている。 The trench 11 floating electrode 8 is arranged between the gate electrode 12. ゲート電極12の壁面は絶縁膜22で被覆されている。 Walls of the gate electrode 12 is covered with an insulating film 22. ゲート電極12の底面12aは、ボディ領域14の底面14aより深い位置に位置している。 Bottom 12a of the gate electrode 12 is located at a position deeper than the bottom surface 14a of the body region 14. 浮遊電極8はトレンチ11内のゲート電極12より深い位置に配置されており、壁面を絶縁膜22で被覆されている。 Floating electrode 8 is disposed at a position deeper than the gate electrode 12 in the trench 11 is covered with wall with an insulating film 22. 浮遊電極8は、トレンチ11内に浮遊しており、絶縁膜22によってトレンチ10外の部材から絶縁されている。 Floating electrode 8 is suspended in the trench 11 and insulated from the member outside the trench 10 with the insulating film 22. 耐圧性能を向上させるために、トレンチ11の底面11aを囲む範囲に、第2導電型(p型)の不純物含有領域6が形成されている。 To improve the pressure resistance, in the range surrounding the bottom surface 11a of the trench 11, the impurity-containing region 6 of the second conductivity type (p-type) is formed. 不純物含有領域6は、ドリフト領域4内に形成されている。 Impurity-containing region 6 is formed in the drift region 4. 正確には、不純物含有領域6の中心D2の深さは、ドリフト領域4の中間深さD3より深い位置となっている。 To be precise, the depth of the central D2 impurity-containing region 6 has a deeper position than the intermediate depth D3 of the drift region 4. また、不純物含有領域6の上端は、ドリフト領域4の中間深さD3よりも深い位置となっている。 The upper end of the impurity-containing region 6 has a deeper position than the intermediate depth D3 of the drift region 4.

パワーMOS100では、ゲート電極12に電圧を印加することによって、ボディ領域14内にチャネルを形成することができる。 In the power MOS 100, by applying a voltage to the gate electrode 12, it is possible to form a channel in the body region 14. ボディ領域14内にチャネルが形成されることによって、ソース領域20とドレイン領域2の間の導通を制御することができる。 By channel is formed in the body region 14, it is possible to control the conduction between the source region 20 and the drain region 2.

次に、図1(a)のパワーMOS100の電界強度プロファイルを表すグラフを,図1(b)を参照して説明する。 Then, a graph showing the electric field intensity profile of the power MOS100 in FIG. 1 (a), will be described with reference to FIG. 1 (b). 図1(b)のグラフは、図1(a)のX−X線分に沿った電界強度プロファイルを示している。 Graph of FIG. 1 (b) shows the electric field intensity profile along the X-X line in FIG. 1 (a). グラフの横軸は電界強度(V/cm)を示す。 The horizontal axis of the graph shows the electric field intensity (V / cm). グラフの縦軸は半導体基板24の深さ(μm)を示しており、図1(a)のパワーMOS100の断面図で示す深さと対応している。 The vertical axis of the graph indicates the depth of the semiconductor substrate 24 ([mu] m), which corresponds to the depth indicated by the cross-sectional view of a power MOS100 in FIG 1 (a). 図示E は、臨界電界強度を示す。 Illustrated E c represents the critical electric field strength. パワーMOS100の耐圧の大きさは、図1(b)のハッチに示す面積に比例する。 The size of the breakdown voltage of the power MOS100 is proportional to the area shown in hatch in FIG. 1 (b). パワーMOS100は、ゲート電極12の底面12aに対応する深さに、第1の電界強度ピークP を有している。 Power MOS100 is a depth corresponding to the bottom surface 12a of the gate electrode 12 has a first electric field intensity peak P 1. また、不純物含有領域6の下部近傍に対応する深さD1に、第2の電界強度ピークP を有している。 Further, the depth D1 corresponding to the vicinity of a lower portion of the impurity-containing region 6, and a second field intensity peak P 2. 第1ピークP における電界強度と、第2ピークP における電界強度は、いずれも、臨界電界強度E に等しい。 And the electric field intensity in the first peak P 1, the electric field intensity at the second peak P 2 are both equal to the critical field strength E c. また、浮遊電極8が配置された深さにおいても、高い電界強度E を保持している。 Further, even at a depth where the floating electrode 8 is arranged, which holds the high electric field strength E 1. パワーMOS100では、ゲート電極12の下方に浮遊電極8を配置することで、2つのピークP ,P が離れていても、2つのピークP ,P の間に形成される谷の深さを浅くすることができる。 In the power MOS 100, by disposing the floating electrode 8 under the gate electrode 12, two peaks P 1, even if P 2 is away, the valley formed between the two peaks P 1, P 2 deep it can be shallow of. これによって、電界強度プロファイルを、図28(b)に示す曲線Lに近づけることができる。 Thus, the electric field intensity profile, it is possible to approximate the curve L shown in FIG. 28 (b). 図1(b)においてハッチで示す面積が大きくなるため、パワーMOS100の耐圧は高い。 The area indicated by hatching is greater in FIG. 1 (b), the withstand voltage of the power MOS100 is high.

パワーMOS100では、浮遊電極8の位置を調整することによって、パワーMOS100をオフしたときにゲート電極12の底面12aの近傍から不純物含有領域6に向けて形成される空乏層の伸びを調整することができる。 In the power MOS 100, by adjusting the position of the floating electrode 8, to adjust the extension of the depletion layer which is formed toward the impurity-containing region 6 from the vicinity of the bottom surface 12a of the gate electrode 12 when turning off the power MOS 100 it can. 電界強度プロファイルの形状を調整することで、より高い耐圧性能を得ることができる。 By adjusting the electric field intensity profile shapes, it is possible to obtain a higher breakdown voltage performance. また、ゲート電極12をトレンチ11内の深い位置まで配置していないため、ゲート容量を低減することができ、スイッチング損失を低減することもできる。 Further, since no place gate electrode 12 to the deep in the trench 11, it is possible to reduce the gate capacitance, it is also possible to reduce the switching losses. さらに、要求耐圧が低い場合には、ドリフト領域4の不純物濃度を高くすることによってオン抵抗を低減することができるため、オン抵抗が小さい低耐圧型のパワーMOSを実現することもできる。 Furthermore, if the request breakdown voltage is low, it is possible to reduce the on-resistance by increasing the impurity concentration of the drift region 4, it is also possible to realize the on-resistance is small low-voltage type power MOS.
また、ボディ領域14と不純物含有領域6の間の距離を十分に離すことができるので、ゲート電極12に沿ってボディ領域14を通過してきたキャリアが、不純物含有領域6を迂回しながらドレイン電極26に流れるための有効通過領域を広く確保することができる。 Further, it is possible to increase the distance between the body region 14 and the impurity-containing region 6 sufficiently, the carrier that has passed through the body region 14 along the gate electrode 12, the drain electrode while bypassing the impurity-containing region 6 26 it is possible to secure a wide effective passage area for flowing in. このため、低オン抵抗を実現することができる。 Therefore, it is possible to realize a low on-resistance. パワーMOS100では、耐圧とオン抵抗の両者を理論限界値とほぼ同等のレベルにまで向上することができる。 In the power MOS 100, it is possible to improve both the breakdown voltage and on-resistance to almost the same level as the theoretical limit.

図2に、トレンチゲート型のパワーMOSにおける、耐圧とオン抵抗のトレードオフの関係を示す。 2, the trench gate type power MOS, showing the relationship of trade-off breakdown voltage and on-resistance. 図2の縦軸は、オン抵抗(mΩ・mm )を示している。 The vertical axis of FIG. 2 illustrates the on-resistance (mΩ · mm 2). 図2の横軸は、耐圧(V)を示す。 The horizontal axis of FIG. 2 shows a withstand voltage (V). 図2中の曲線は、耐圧とオン抵抗の理論限界を表した理論カーブを示す。 Curve in Figure 2 shows a theoretical curve representing the theoretical limit of the breakdown voltage and on-resistance. 従来構造A、従来構造Bは、図29で説明したものと同様であるため説明を省略する。 Conventional structure A, the conventional structure B is omitted because it is similar to that described in Figure 29. 本実施例は、パワーMOS100の測定結果を示している。 This example illustrates the measurement result of the power MOS 100.
パワーMOS100は、図2に示すように、43Vの要求耐圧において、従来のパワーMOSに比して、理論カーブとほぼ一致するほどの耐圧とオン抵抗を実現している。 Power MOS100, as shown in FIG. 2, the request withstand voltage of 43V, as compared with the conventional power MOS, are realized breakdown voltage and on-resistance enough to substantially coincide with the theoretical curve. なお、パワーMOS100では、43Vより大きな要求耐圧においても、同様に、理論カーブとほぼ一致するほどの耐圧とオン抵抗を実現できるものと予測される。 In the power MOS 100, also in great demand breakdown voltage than 43V, similarly, it is expected to be realized breakdown voltage and on-resistance enough to substantially coincide with the theoretical curve.

図3〜図11に、パワーMOS100を製造する方法を示す。 In FIGS. 3 to 11 illustrate a method of manufacturing a power MOS 100.
まず、図3に示すように、n 型のシリコンを材料とする半導体基板24を準備する。 First, as shown in FIG. 3, n - preparing a semiconductor substrate 24 of the type silicon with the material. 次に、半導体基板24内にボロンなどのp型の不純物を注入して熱拡散させることによって、半導体基板24の表面側にボディ領域14を形成する。 Next, by thermal diffusion by injecting p-type impurities such as boron into the semiconductor substrate 24, to form the body region 14 on the surface side of the semiconductor substrate 24. 半導体基板24内のp型不純物が拡散していない領域はn 型のドリフト領域4となる。 Region where the p-type impurity in the semiconductor substrate 24 is not diffused the n - -type drift region 4. 次に、トレンチ11を形成する位置が開口しているパターンに転写したマスク(図示しない)を用いて、半導体基板24の表面からボディ領域14を貫通してドリフト領域4まで達するトレンチ11を形成する。 Next, using a mask position is transferred to the pattern which is open to form a trench 11 (not shown), through the body region 14 from the surface of the semiconductor substrate 24 to form a trench 11 that reaches the drift region 4 . マスクの材料としては、例えば酸化シリコンを用いることができる。 The material of the mask, can be used, for example silicon oxide. トレンチ11を形成する方法としては、例えばケミカルドライエッチング法を用いることができる。 As a method for forming the trench 11 can be used, for example chemical dry etching method. これによって、半導体基板24内に側壁が平滑化されたトレンチ11を形成することができる。 Thereby, it is possible to form the trench 11 sidewall is smoothed in the semiconductor substrate 24. トレンチ11の深さは、例えば、半導体基板24の表面から3.0〜3.3μmの深さにすることができる。 The depth of the trench 11 is, for example, can be from the surface of the semiconductor substrate 24 to a depth of 3.0~3.3Myuemu. トレンチ11の幅は、例えば0.4〜0.5μmとすることができる。 The width of the trench 11 may be, for example 0.4 to 0.5 [mu] m. トレンチ11のテーパ角は、例えば86.0°〜89.0°とすることができる。 Taper angle of the trench 11 may be, for example, 86.0 ° ~89.0 °. 次に、半導体基板24の表面に熱酸化膜(図示しない)を形成する。 Next, a thermal oxide film (not shown) on the surface of the semiconductor substrate 24. 次に、この熱酸化膜をマスクとしてトレンチ11の底部11aにp型の不純物を注入して熱拡散させることによって、トレンチ11の底面11aを囲む範囲に不純物含有領域6を形成する。 Then, by by implanting p-type impurity is thermally diffused into the bottom 11a of the trench 11 to this thermal oxide film as a mask to form an impurity-containing region 6 in a range surrounding the bottom surface 11a of the trench 11. 次に、半導体基板24の表面上のマスクと熱酸化膜を除去する。 The mask is then removed and the thermal oxide film on the surface of the semiconductor substrate 24. これによって、半導体基板24の表面に清浄なシリコン面が露出する。 Thus, clean silicon surface is exposed on the surface of the semiconductor substrate 24. マスクと熱酸化膜を除去する方法としては、例えばウェットエッチング法などの等方性エッチングを用いることができる。 As a method of removing the mask and the thermal oxide film, can be used, for example the isotropic etching such as wet etching method.

次に、図4に示すように、半導体基板24の表面とトレンチ11の壁面に第1の熱酸化膜21aを形成する。 Next, as shown in FIG. 4, a first thermal oxide film 21a on the wall surface and the trench 11 of the semiconductor substrate 24. 第1の熱酸化膜21aを形成する条件としては、例えば加熱温度を800℃〜1100℃、ガスの種類をO 又はH /O 又はN で希釈したH /O とすることができる。 The conditions for forming the first thermal oxide film 21a, for example, a heating temperature 800 ° C. C. to 1100 ° C., to a H 2 / O 2 diluted the type of gas in O 2 or H 2 / O 2 or N 2 can. 第1の熱酸化膜21aの厚みは、例えば20nmとすることができる。 The thickness of the first thermal oxide film 21a may be, for example 20 nm.

次に、図5に示すように、第1の熱酸化膜21aの表面に第1のシリコン酸化膜23aを形成する。 Next, as shown in FIG. 5, a first silicon oxide film 23a on the surface of the first thermal oxide film 21a. 第1のシリコン酸化膜23aを形成する方法として、例えばCVD(Chemical Vapor Deposition)法を用いることができる。 As a method of forming a first silicon oxide film 23a, it is possible to use, for example, CVD (Chemical Vapor Deposition) method. CVD法を用いる場合、製造後の浮遊電極8の底面8aの位置に応じて、第1のシリコン酸化膜23aの堆積量を調整する。 When using the CVD method, in accordance with the position of the bottom surface 8a of the floating electrode 8 after manufacture, adjusting the amount of deposition of the first silicon oxide film 23a. 第1のシリコン酸化膜23aの種類としては、例えばLP−SiH −SiO 又はLP−TEOS−SiO 又はAP−O TEOS−SiO を用いることができる。 The types of the first silicon oxide film 23a, it is possible to use, for example, LP-SiH 4 -SiO 2 or LP-TEOS-SiO 2 or the AP-O 3 TEOS-SiO 2 . 第1のシリコン酸化膜23aの厚みは、例えば55nm〜65nmとすることができる。 The thickness of the first silicon oxide film 23a may be, for example 55Nm~65nm.

次に、図6に示すように、トレンチ11の内部に第1のポリシリコン8aを充填する。 Next, as shown in FIG. 6, to fill the first polysilicon 8a in the trench 11. このとき、トレンチ11が第1のポリシリコン8aによって完全に埋め込まれるまで充填する。 At this time, to fill up the trench 11 is completely filled with the first polysilicon 8a. 第1のポリシリコン8aは、製造後のパワーMOS100における浮遊電極8に相当する。 First polysilicon 8a corresponds to the floating electrode 8 in the power MOS100 after production. 第1のポリシリコン8の種類として、例えばSiH を用いることができる。 As the type of the first polysilicon 8, for example, it can be used SiH 4. 第1のポリシリコン8aを充填する際の加熱条件は、例えば600℃とすることができる。 Heating condition at the time of filling the first polysilicon 8a may be, for example, a 600 ° C..

次に、図7に示すように、第1のポリシリコン8aの一部をエッチングして除去する(エッチバックする)。 Next, as shown in FIG. 7, a portion of the first polysilicon 8a is removed by etching (etching back). このとき、製造後の浮遊電極8の上面の位置に応じて、エッチバック量を調整する。 At this time, depending on the position of the upper surface of the floating electrode 8 after manufacture, adjusting the etch-back amount. エッチングする深さは、例えば、半導体基板の表面から2.5〜2.7μmの深さにすることができる。 The depth of etching is, for example, can be from the surface of the semiconductor substrate to a depth of 2.5~2.7Myuemu.

次に、図8に示すように、図7の工程でエッチングした深さと同じ深さまで、第1の熱酸化膜21aの一部および第1のシリコン酸化膜23aの一部をエッチングして除去する。 Next, as shown in FIG. 8, to the same depth as the depth of etching in the step of FIG. 7, a portion of the part and the first silicon oxide film 23a of the first thermal oxide film 21a is removed by etching . エッチング方法としては、例えばウェットエッチング法又はドライエッチング法を用いることができる。 As the etching method, for example, it can be used wet etching or dry etching.

次に、図9に示すように、半導体基板24の表面と露出しているトレンチ11の壁面に第2の熱酸化膜21bを形成する。 Next, as shown in FIG. 9, to form a second thermal oxide film 21b on the wall surface of the trench 11 that are exposed to the surface of the semiconductor substrate 24. 次に、第2の熱酸化膜21bの表面とポリシリコン8の表面に第2のシリコン酸化膜23bを形成する。 Next, a second silicon oxide film 23b on the surface and the surface of the polysilicon 8 of the second thermal oxide film 21b. 第2の熱酸化膜21bおよび第2のシリコン酸化膜23bを形成する条件は、図4、図5の工程で説明した条件と同様である。 Conditions for forming the second thermal oxide film 21b and the second silicon oxide film 23b is, FIG. 4, is similar to the conditions described in the step of FIG. なお、第2のシリコン酸化膜23bをCVD法によって形成する場合、製造後にゲート電極12の底面となる位置に応じて、第2のシリコン酸化膜23bの堆積量を調整する。 In the case where the second silicon oxide film 23b is formed by a CVD method, depending on the position where the bottom surface of the gate electrode 12 after manufacture, to adjust the amount of deposition of the second silicon oxide film 23b.

次に、図10に示すように、トレンチ11の内部に第2のポリシリコン12aを充填する。 Next, as shown in FIG. 10, to fill the second polysilicon 12a in the trench 11. このとき、トレンチ11が第2のポリシリコン12aによって完全に埋め込まれるまで充填する。 At this time, to fill up the trench 11 is completely filled with the second polysilicon 12a. 第2のポリシリコン12aは、製造後のパワーMOS100におけるゲート電極12に相当する。 Second polysilicon 12a corresponds to the gate electrode 12 in the power MOS100 after production. 第2のポリシリコン12aの種類および加熱条件は図6の工程で説明した条件と同様である。 Type and heating conditions of the second polysilicon 12a is similar to the conditions described in the step of FIG.

次に、図11に示すように、第2のポリシリコン12aの一部をエッチングして除去する(エッチバックする)。 Next, as shown in FIG. 11, a portion of the second polysilicon 12a is removed by etching (etching back). このとき、第2のポリシリコン12aの上面が半導体基板24の表面の高さにほぼ一致するように、エッチバック量を調整する。 At this time, as the upper surface of the second polysilicon 12a is substantially equal to the height of the surface of the semiconductor substrate 24, to adjust the etch-back amount. 次に、図1に示すように、半導体基板24の表面から不純物を注入して熱拡散させることによって、半導体基板24の表面側にソース領域20およびボディコンタクト領域16を形成した後、半導体基板24の表面にソース電極18を形成する。 Next, as shown in FIG. 1, by thermal diffusion by implanting impurities from the surface of the semiconductor substrate 24, after forming the source region 20 and the body contact region 16 on the surface side of the semiconductor substrate 24, a semiconductor substrate 24 forming a source electrode 18 on the surface of the. 次に、半導体基板24の裏面から不純物を注入して熱拡散させることによって、半導体基板24の裏面側にドレイン領域2を形成した後、半導体基板24の裏面にドレイン電極26を形成する。 Next, by thermal diffusion by implanting impurities from the back surface of the semiconductor substrate 24, after forming the drain region 2 on the back side of the semiconductor substrate 24, a drain electrode 26 on the back surface of the semiconductor substrate 24. 以上の工程によって、パワーMOS100が完成する。 Through the above steps, power MOS100 is completed. なお、図11に示す第1の熱酸化膜21a、第2の熱酸化膜21b、第1のシリコン酸化膜23aおよび第2のシリコン酸化膜23bは全て、図1に示す絶縁膜22に相当する。 Note that corresponds to the first thermal oxide film 21a, a second thermal oxide film 21b, all of the first silicon oxide film 23a and the second silicon oxide film 23b, an insulating film 22 shown in FIG. 1 shown in FIG. 11 .

(第2実施例) (Second Embodiment)
図12に、第2実施例であるパワーMOS200の断面図を示す。 Figure 12 shows a cross-sectional view of a power MOS200 a second embodiment. なお、図12において、図1の参照符号に数字30を加えた部材は、図1で説明した部材と同一であるため、その重複説明を省略する。 Incidentally, in FIG. 12, since members plus numbers 30 to the reference numeral 1 is the same as the parts described in FIG. 1, the duplicated description. パワーMOS200では、浮遊電極38の側壁を被覆している絶縁膜52bの厚みW1がゲート電極42の側壁を被覆している絶縁膜52aの厚みW2より厚い。 In the power MOS200, thicker than W2 of the insulating film 52a to the thickness W1 of the insulating film 52b covering the side walls of the floating electrode 38 covers the sidewalls of the gate electrode 42.

パワーMOS200では、浮遊電極38の側壁を被覆している絶縁膜52aを厚くすることで、オフ時に浮遊電極38の側方のドリフト領域34に発生する電界の強度を緩和している。 In the power MOS200, by increasing the insulating film 52a covering the side wall of the floating electrode 38, which relaxes the intensity of the electric field generated in the drift region 34 of the side of the floating electrode 38 at off. 一方で、浮遊電極38の側壁を被覆している絶縁膜52aの厚みを厚くし過ぎると、浮遊電極38の側壁を被覆している絶縁膜52aに電界が集中し、臨界電界強度Ecを越えて、低い耐圧でブレークダウンが生じる場合がある。 On the other hand, if too thick a thickness of the insulating film 52a covering the side wall of the floating electrode 38, electric field is concentrated on the insulating film 52a covering the side wall of the floating electrode 38, beyond the critical field strength Ec , there is a case in which break down in the low-voltage occurs. パワーMOS200では、浮遊電極38の側壁を被覆している絶縁膜52aの厚みを調整することによって、ブレークダウンを抑制しながら、電界強度プロファイルの形状を、2つのピークのバランスを保ちながら図28(b)に示す曲線Lに近づけている。 In the power MOS200, floating by the side wall of the electrode 38 to adjust the thickness of the insulating film 52a are covered, while suppressing the breakdown electric field intensity profile shape, while maintaining the balance between the two peaks 28 ( It is close to the curve L shown in b). これによって、パワーMOS200の耐圧をさらに高めることができる。 This can further enhance the withstand voltage of the power MOS200.

図13、図14にパワーMOS200を製造する方法を示す。 Figure 13 illustrates a method of manufacturing a power MOS200 Figure 14.
なお、第1の熱酸化膜の一部および第1のシリコン酸化膜の一部をエッチングして除去するまでの製造過程(第1実施例の図3〜図8の工程に相当)は第1実施例の製造方法と同様であるため、説明を省略する。 The manufacturing process until a part of the portion and the first silicon oxide film of the first thermal oxide film is removed by etching (corresponding to the step of FIG. 3 to FIG. 8 of the first embodiment) first is the same as the manufacturing method of the embodiment, a description thereof will be omitted. 図13は、第1の熱酸化膜51aの一部および第1のシリコン酸化膜53aの一部をエッチングして除去した後の状態を示す。 Figure 13 shows a state after the removing a portion of the portion of the first thermal oxide film 51a and the first silicon oxide film 53a is etched. 図示38aは、第1のポリシリコンであり、製造後の浮遊電極38に相当する。 Illustrated 38a is a first polysilicon, which corresponds to the floating electrode 38 after manufacture. 本実施例では、第1のシリコン酸化膜53aを形成する工程(第1実施例の図5の工程に相当)において、第1のシリコン酸化膜53aを厚く形成する(例えば130nm)。 In this embodiment, in the step of forming a first silicon oxide film 53a (corresponding to Figure 5 of the process of the first embodiment), to form a thick first silicon oxide film 53a (for example, 130 nm).

本実施例の製造方法では、第1の熱酸化膜51aの一部および第1のシリコン酸化膜53aの一部をエッチングして除去した後に、図14に示すように、半導体基板54の表面と露出しているトレンチ11の壁面に第2の熱酸化膜51bを形成する。 In the manufacturing method of this embodiment, after a part of the portion of the first thermal oxide film 51a and the first silicon oxide film 53a is removed by etching, as shown in FIG. 14, the surface of the semiconductor substrate 54 the wall surface of the exposed portion of the trench 11 to form a second thermal oxide film 51b. 次に、第2の熱酸化膜51bの表面とポリシリコン38の表面に第2のシリコン酸化膜53bを形成する。 Next, a second silicon oxide film 53b on the surface and the surface of the polysilicon 38 in the second thermal oxide film 51b. このとき、トレンチ41の側壁に堆積させる第2のシリコン酸化膜53bの厚みW3が、トレンチ41の側壁に堆積している第1のシリコン酸化膜53aの厚みW4よりも小さくなるように、第2のシリコン酸化膜53bを形成する(例えば80nm)。 At this time, as the thickness W3 of the second silicon oxide film 53b deposited on the sidewall of the trench 41 is smaller than the thickness W4 of the first silicon oxide film 53a deposited on the sidewalls of the trench 41, the second forming a silicon oxide film 53b (e.g., 80 nm). 第2の熱酸化膜51bおよび第2のシリコン酸化膜53bを形成する条件は、第1実施例の図4、図5の工程で説明した条件と同様である。 Conditions for forming the second thermal oxide film 51b and the second silicon oxide film 53b is, FIG. 4 of the first embodiment is similar to the conditions described in the step of FIG. なお、第2のシリコン酸化膜53bをCVD法によって形成する場合、製造後のゲート電極42の底面の位置に応じて、第2のシリコン酸化膜53bの堆積量を調整する。 In the case where the second silicon oxide film 53b is formed by a CVD method, depending on the position of the bottom surface of the gate electrode 42 after manufacture, to adjust the amount of deposition of the second silicon oxide film 53b. 以降、第1実施例の図10、図11の工程と同様の手順によって、パワーMOS200が完成する。 Later, 10 of the first embodiment, by a procedure similar to that of the step of FIG. 11, the power MOS200 is completed.

(第3実施例) (Third Embodiment)
図15に、第3実施例であるパワーMOS300の断面図を示す。 Figure 15 shows a cross-sectional view of a power MOS300 a third embodiment. なお、図15において、図1の参照符号に数字60を加えた部材は、図1で説明した部材と同一であるため、その重複説明を省略する。 Incidentally, in FIG. 15, since members plus numbers 60 to the reference numeral 1 is the same as the parts described in FIG. 1, the duplicated description. パワーMOS300では、ドリフト領域64a、64bが、不純物濃度が高い第1導電型(n型)の高濃度領域64bと、不純物濃度が高濃度領域64bよりも低い第1導電型(n型)の低濃度領域64aを備えている。 In the power MOS300, drift region 64a, 64b has a high concentration region 64b of high impurity concentration is first conductivity type (n-type) impurity concentration is lower than the high concentration region 64b first conductivity type (n-type) Low It has a concentration area 64a. 高濃度領域64bはボディ領域74に深い位置で隣接している。 High concentration region 64b are adjacent at a deep position in the body region 74. 低濃度領域64aは高濃度領域64bに深い位置で隣接している。 Low concentration region 64a is adjacent at a deeper position in the high density region 64b. 高濃度領域64bの底面は、浮遊電極68の低面とほぼ一致している。 Bottom heavily doped region 64b substantially coincides with the lower surface of the floating electrode 68.

パワーMOS300では、オンしたときに、高濃度領域64b内に形成されるキャリアの通過領域ではキャリアが流れやすい。 In the power MOS300, when turned on, the carrier easily flows in the passage area of ​​the carrier is formed in the high-concentration region 64b. このため、トレンチ71に沿ってボディ領域74を通過してきたキャリアを、速やかにドレイン電極86に供給することができ、パワーMOS300のオン抵抗をさらに低減することができる。 Therefore, a carrier that has passed through the body region 74 along the trench 71, can be quickly supplied to the drain electrode 86, it can be further reduced on-resistance of the power MOS300. また、高濃度領域64bでは空乏層が伸び難くなるが、高濃度領域64bが配置される深さには浮遊電極68が配置されている。 Although depletion in the high density region 64b is not easily stretched, the floating electrode 68 is disposed on the depth of the high concentration region 64b is disposed. これによって、空乏層が伸び難くなることが抑制され、十分な耐圧を確保している。 Thereby, a depletion layer is prevented from difficult growth, has sufficient withstand voltage.

パワーMOS300を製造する方法では、半導体基板84内にボディ領域74を形成する工程の前に、半導体基板84内に高濃度領域64bを形成する。 In the method of manufacturing the power MOS300, before the step of forming the body region 74 in the semiconductor substrate 84 to form a high concentration region 64b in the semiconductor substrate 84. 高濃度領域64aを形成する方法としては、2つの方法を用いることができる。 As a method for forming a high-concentration region 64a, it is possible to use two methods. 第1の方法を図16に示す。 The first method shown in FIG. 16. 第2の方法を図17に示す。 The second method shown in FIG. 17. 図16に示す方法では、半導体基板84の表面にリンなどのn型不純物81を高濃度でイオン注入して熱拡散させる。 In the method shown in FIG. 16, the n-type impurity 81 such as phosphorus on the surface of the semiconductor substrate 84 by ion implantation at a high concentration is thermally diffused. これによって、半導体基板84の表面側に数μmの厚みの高濃度領域64bを形成する。 Thereby forming a high-concentration region 64b of a few μm in thickness on the surface side of the semiconductor substrate 84. 半導体基板84内のn型不純物81が熱拡散していない領域は、低濃度領域64aとなる。 Region n-type impurity 81 in the semiconductor substrate 84 is not thermally diffused is a low concentration region 64a. イオン注入の条件として、例えばリンの粒子密度を2×10 13 (cm −3 )、イオン注入する際の加速電圧を60keVとすることができる。 As ion implantation conditions, for example, phosphorus particle density 2 × 10 13 (cm -3) , the acceleration voltage for ion implantation can be 60 keV. 次に、半導体基板84の表面にp型の不純物を注入して加熱することによって、高濃度領域64bの表面側にボディ領域74を形成する。 Next, by heating by injecting p-type impurities on the surface of the semiconductor substrate 84, to form the body region 74 on the surface side of the high-concentration region 64b. 以降、第1実施例の図3〜図11の工程と同様の手順によってパワーMOS300が完成する。 Later, the power MOS300 is completed by a procedure similar to that of the steps of FIGS. 3 to 11 of the first embodiment.

図17に示す方法では、ドレイン領域62となる基板の表面に、n 型の低濃度領域64aとなる第1の半導体領域85をエピタキシャル成長によって形成する。 In the method shown in FIG. 17, the surface of the substrate to be a drain region 62, n - a first semiconductor region 85 serving as a low concentration region 64a of the mold is formed by epitaxial growth. 次に、第1の半導体領域85の表面85aに、n 型の高濃度領域64bとなる第2の半導体基板87をエピタキシャル成長によって堆積させる。 Next, on the surface 85a of the first semiconductor region 85, the second semiconductor substrate 87 made of a high-concentration region 64b of the n + -type is deposited by epitaxial growth. 第1の半導体領域85をエピタキシャル成長させる際に用いる基板の条件として、ヒ素が注入されており、抵抗が0.3Ωの基板を用いることができる。 As a condition of the substrate using the first semiconductor region 85 in the epitaxial growth, arsenic are implanted, the resistance can be a substrate of 0.3 [Omega. 第2の半導体領域87をエピタキシャル成長させる際に用いる基板の条件として、ヒ素が注入されており、抵抗が0.18Ωの基板を用いることができる。 As a condition of the substrate using the second semiconductor region 87 in the epitaxial growth, arsenic are implanted, the resistance can be used substrate 0.18Omu. 次に、第2の半導体領域87の表面にp型の不純物を注入して加熱することによって、高濃度領域64bの表面側にボディ領域74を形成する。 Next, by heating by injecting p-type impurities on the surface of the second semiconductor region 87, to form the body region 74 on the surface side of the high-concentration region 64b. 以降、第1実施例の図3〜図11の工程と同様の手順によってパワーMOS300が完成する。 Later, the power MOS300 is completed by a procedure similar to that of the steps of FIGS. 3 to 11 of the first embodiment.

パワーMOS300では、ドリフト領域64a、64bが、不純物濃度が異なる複数の領域を深さ方向に沿って備えており、各々の領域の不純物濃度が深さ方向に沿って低くなっていることが好ましい。 In the power MOS300, drift region 64a, 64b is, the impurity concentration comprises along the depth direction a plurality of different regions, it is preferable that the impurity concentration of each region is lower along the depth direction. この場合、パワーMOS300のオン時に形成されるキャリアの通過領域において、キャリア抵抗を段階的に低減することができる。 In this case, in the passage region of carriers formed during on of the power MOS300, it is possible to reduce the carrier resistance stepwise. 各々の領域の厚みと不純物濃度を調整することによって、パワーMOS300のオン時にドリフト領域64a、64b内を通過するキャリアの流れやすさを調整することができる。 By adjusting the thickness and impurity concentration of each region may be adjusted during on of the power MOS300 drift region 64a, the flowability of the carrier passing through the 64b. 一例として、ドリフト領域を4つの領域に分割することができる。 It can be divided as an example, the drift region into four regions. この場合、深さ方向に沿って深い位置から順に、第1の領域の厚みを3.7μm、不純物濃度を4.0×10 16 (cm −3 )とすることができる。 In this case, in order from the deeper positions along the depth direction, the thickness of the first region 3.7 .mu.m, the impurity concentration can be set to 4.0 × 10 16 (cm -3) . 第2の領域の厚みを0.5μm、不純物濃度を5.0×10 16 (cm −3 )とすることができる。 The thickness of the second region 0.5 [mu] m, the impurity concentration can be set to 5.0 × 10 16 (cm -3) . 第3の領域の厚みを0.5μm、不純物濃度を6.0×10 16 (cm −3 )とすることができる。 The thickness of the third region 0.5 [mu] m, the impurity concentration can be set to 6.0 × 10 16 (cm -3) . 第4の領域の厚みを1.8μm、不純物濃度を7.0×10 16 (cm −3 )とすることができる。 The thickness of the fourth region 1.8 .mu.m, the impurity concentration can be set to 7.0 × 10 16 (cm -3) .

(第4実施例) (Fourth Embodiment)
図18に、第4実施例であるパワーMOS400の断面図を示す。 Figure 18 shows a cross-sectional view of a power MOS400 a fourth embodiment. なお、図18において、図1の参照符号に数字90を加えた部材は、図1で説明した部材と同一であるため、その重複説明を省略する。 Incidentally, in FIG. 18, since members plus numbers 90 to the reference numeral 1 is the same as the parts described in FIG. 1, the duplicated description. パワーMOS400では、ゲート電極102の壁面を被覆している絶縁膜112bの誘電率が浮遊電極98の壁面を被覆している絶縁膜112aの誘電率より高い。 In the power MOS400, higher than the dielectric constant of the insulating film 112a having a dielectric constant of the insulating film 112b covering the wall surface of the gate electrode 102 covers the walls of the floating electrode 98.

パワーMOS400では、第1〜第3実施例のパワーMOSに比して、オンしたときにゲート電極102の側方にチャネルが形成されやすい。 In the power MOS400, compared to the power MOS of the first to third embodiments, the channel is easily formed on the sides of the gate electrode 102 when turned on. これによって、パワーMOS400のオン抵抗をさらに低減することができる。 This makes it possible to further reduce the on-resistance of the power MOS400. また、パワーMOS400のオフ時に浮遊電極98が配置されている深さにおいてキャリアが逆方向に流れにくくなる。 The carrier is less likely to flow in the reverse direction at a depth where the floating electrode 98 at off-power MOS400 are arranged. このため、ブレークダウン電圧が低下することを抑制することができる。 Therefore, it is possible to prevent the breakdown voltage decreases.

パワーMOS400を製造する方法は、第1実施例のパワーMOS100を製造する方法と同様であり、絶縁膜112a、112bを形成するときの材料のみ異なる。 Method of making a power MOS400 is similar to the method of manufacturing a power MOS100 the first embodiment, differs only material when forming the insulating film 112a, the 112b. パワーMOS400の製造方法では、第1実施例の図5の工程で、第1のシリコン酸化膜23aの替わりに誘電率の高い高誘電体膜を堆積させる。 In the manufacturing method of the power MOS400, in FIG. 5 of the first embodiment step, depositing a high dielectric constant high dielectric film in place of the first silicon oxide film 23a. 高誘電体膜の材料としては、例えばTEOSを用いることができる。 The material of the high dielectric film, can be used, for example TEOS. 高誘電体膜の比誘電率は、約3.9であることが好ましい。 The dielectric constant of the high dielectric film is preferably about 3.9. また、第1実施例の図9の工程で、第2のシリコン酸化膜23bの替わりに誘電率の低い低誘電体膜を堆積させる。 Further, in the step of FIG. 9 in the first embodiment, to deposit a low dielectric constant low dielectric film instead of the second silicon oxide film 23b. 低誘電体膜の材料としては、例えば酸化ハフニウムを用いることができる。 As the material of the low dielectric films can be used, for example hafnium oxide. 低誘電体膜の比誘電率は、10〜14であることが好ましい。 The dielectric constant of the low dielectric film is preferably 10 to 14.

(第5実施例) (Fifth Embodiment)
図19に、第5実施例であるパワーMOS500の断面図を示す。 Figure 19 shows a cross-sectional view of a power MOS500 a fifth embodiment. なお、図19において、図1の参照符号に数字120を加えた部材は、図1で説明した部材と同一であるため、その重複説明を省略する。 Incidentally, in FIG. 19, since members plus numbers 120 to reference numeral 1 is the same as the parts described in FIG. 1, the duplicated description. パワーMOS500では、ドレイン領域122の不純物濃度が1×10 19 (cm −3 )である。 In the power MOS500, the impurity concentration of the drain region 122 is 1 × 10 19 (cm -3) . ドリフト領域124の不純物濃度は5×10 16 (cm −3 )である。 The impurity concentration of the drift region 124 is 5 × 10 16 (cm -3) . ボディ領域134の不純物濃度は2×10 17 (cm −3 )である。 The impurity concentration of the body region 134 is 2 × 10 17 (cm -3) . ボディコンタクト領域136の不純物濃度は1×10 19 (cm −3 )である。 Impurity concentration of the body contact region 136 is 1 × 10 19 (cm -3) . パワーMOS500では、4つの浮遊電極128a〜128dがトレンチ131の深さ方向に沿って間隔を空けて配置されている。 In the power MOS500, 4 single floating electrode 128a~128d are spaced along the depth direction of the trench 131. 各浮遊電極128a〜128dの厚みは0.2μmである。 The thickness of each floating electrode 128a~128d is 0.2 [mu] m. また、浮遊電極128a〜128dの各々の間隔がトレンチ131の深さ方向に沿って等比級数的に減少している。 Further, each of the spacing of the floating electrode 128a~128d is decreasing geometric progression along the depth direction of the trench 131. すなわち、浮遊電極128cと浮遊電極128dの間隔D4は0.2μmである。 That is, the interval D4 of the floating electrode 128c and the floating electrode 128d is 0.2 [mu] m. 浮遊電極128bと浮遊電極128cの間隔D5は0.1μmである。 Spacing D5 of the floating electrode 128b and the floating electrode 128c is 0.1 [mu] m. 浮遊電極128aと浮遊電極128bの間隔D6は0.05μmである。 Spacing D6 of the floating electrode 128a and the floating electrode 128b is 0.05 .mu.m. 従って、D5=0.5×D4、D6=0.5×D5の関係が成立する。 Therefore, the relationship D5 = 0.5 × D4, D6 = 0.5 × D5 is established. また、浮遊電極128a〜128dの側壁を被覆している各々の絶縁膜142の厚みがトレンチ131の深さ方向に沿って厚くなっている。 The thickness of each of the insulating film 142 covering the sidewall of the floating electrode 128a~128d is thicker along the depth direction of the trench 131. パワーMOS500では、浮遊電極128dを被覆している絶縁膜142の厚みを厚みW8とし、浮遊電極128cを被覆している絶縁膜142の厚みを厚みW7とし、浮遊電極128bを被覆している絶縁膜142の厚みを厚みW6とし、浮遊電極128aを被覆している絶縁膜142の厚みを厚みW5とすると、W8<W7<W6<W5が成立する。 In the power MOS500, floating the thickness of the electrode 128d insulating film 142 covering the was the thickness W8, floating the thickness of the insulating film 142 covering the electrode 128c and the thickness W7, an insulating film covering the floating electrode 128b 142 thickness of a thickness W6, when the thickness W5 the thickness of the floating electrode 128a insulating film 142 covering the, W8 <W7 <W6 <W5 is established.

パワーMOS500では、トレンチ131内における浮遊電極128a〜128dの配置および複数の浮遊電極128a〜128dを被覆している各々の絶縁膜142の厚みを調整することによって、電界強度プロファイルの形状をトレンチ131の深さ方向に沿って調整することができる。 In the power MOS500, by adjusting the thickness of each of the insulating film 142 covering the arrangement and a plurality of floating electrodes 128a~128d of the floating electrode 128a~128d in the trench 131, the electric field intensity profile shape of the trench 131 it can be adjusted along the depth direction. 隣接する浮遊電極128a〜128dの各々の間隔は等比級数的に減少しているので、電界強度プロファイルの形状を効果的に調整することができる。 Since each of the intervals of adjacent floating electrodes 128a~128d is decreasing geometric progression, it is possible to adjust the electric field intensity profile shapes effectively. 電界強度プロファイルの形状を図28(b)に示す曲線Lに近づけることによって、パワーMOS500の耐圧をさらに高めることができる。 The electric field intensity profile shape by approaching the curve L shown in FIG. 28 (b), it is possible to further enhance the withstand voltage of the power MOS500.

図20〜図27にパワーMOS500を製造する方法を示す。 In FIGS. 20 27 show a method of manufacturing a power MOS500.
なお、第1の熱酸化膜の一部および第1のシリコン酸化膜の一部をエッチングして除去するまでの製造過程(第1実施例の図3〜図8の工程に相当)は第1実施例の製造方法と同様であるため、説明を省略する。 The manufacturing process until a part of the portion and the first silicon oxide film of the first thermal oxide film is removed by etching (corresponding to the step of FIG. 3 to FIG. 8 of the first embodiment) first is the same as the manufacturing method of the embodiment, a description thereof will be omitted. 図20は、第1の熱酸化膜141aの一部および第1のシリコン酸化膜143aの一部をエッチングして除去した後の状態を示す。 Figure 20 shows a state after the removing a portion of the portion of the first thermal oxide film 141a and the first silicon oxide film 143a is etched. エッチングする深さは、例えば2.65μmとすることができる。 The depth of etching may be, for example 2.65. 図示128aは、第1のポリシリコンであり、製造後の浮遊電極128aに相当する。 Illustrated 128a is a first polysilicon, which corresponds to a floating electrode 128a after production. 本実施例の製造方法では、第1のシリコン酸化膜143aを形成する工程(第1実施例の図5の工程に相当)において、第1のシリコン酸化膜143aの側壁の幅を厚く形成する(例えば200nm)。 In the manufacturing method of this embodiment, in the step of forming a first silicon oxide film 143a (corresponding to Figure 5 of the process of the first embodiment), to form a thick width of the side wall of the first silicon oxide film 143a ( For example, 200nm).

第1の熱酸化膜141aの一部および第1のシリコン酸化膜143aの一部をエッチングして除去した後に、図21に示すように、半導体基板144の表面と露出しているトレンチ131の壁面に第2の熱酸化膜141bを形成する。 After a portion of the part and the first silicon oxide film 143a of the first thermal oxide film 141a is removed by etching, as shown in FIG. 21, the wall surface of the trench 131 exposed to the surface of the semiconductor substrate 144 forming a second thermal oxidation film 141b on. 次に、第2の熱酸化膜141bの表面と第1のポリシリコン128a1の表面に第2のシリコン酸化膜143bを形成する。 Next, a second silicon oxide film 143b on the surface and the surface of the first polysilicon 128a1 of the second thermal oxide film 141b. このとき、第1のポリシリコン128a1と後述する第2のポリシリコン128b1の間隔が0.05μmとなるように、第2のシリコン酸化膜143bを形成する。 At this time, the distance between the second polysilicon 128b1 described below the first polysilicon 128a1 is such that a 0.05 .mu.m, to form a second silicon oxide film 143b. さらに、トレンチ131の側壁に堆積させる第2のシリコン酸化膜143bの厚みW10が、第1のポリシリコン128a1の側壁に堆積している第1のシリコン酸化膜143aの厚みW9より小さくなるように、第2のシリコン酸化膜143bを形成する(例えば150nm)。 Further, as the thickness W10 of the second silicon oxide film 143b deposited on the sidewalls of the trench 131 is smaller than the thickness W9 of the first silicon oxide film 143a deposited on the sidewalls of the first polysilicon 128a1, forming a second silicon oxide film 143b (e.g., 150 nm).

次に、図22に示すように、トレンチ131の内部に第2のポリシリコン128b1を充填する。 Next, as shown in FIG. 22, to fill the second polysilicon 128b1 in the trench 131. このとき、トレンチ131が第2のポリシリコン128b1によって完全に埋め込まれるまで充填する。 At this time, to fill up the trench 131 is completely filled with the second polysilicon 128B1. 第2のポリシリコン128b1は、製造後の浮遊電極128bに相当する。 Second polysilicon 128b1 correspond to the floating electrode 128b after production.

次に、図23に示すように、第2のポリシリコン128b1の一部をエッチングして除去する(エッチバックする)。 Next, as shown in FIG. 23, a portion of the second polysilicon 128b1 is etched and removed (etched back). このとき、製造後の浮遊電極128bの上面の位置に応じて、エッチバック量を調整する。 At this time, depending on the position of the upper surface of the floating electrode 128b after manufacture, adjusting the etch-back amount. エッチングする深さは、例えば2.4μmとすることができる。 The depth of etching may be, for example 2.4 [mu] m. 次に、第2のポリシリコン128b1をエッチングした深さと同じ深さまで、第2の熱酸化膜141bの一部および第2のシリコン酸化膜143bの一部をエッチングして除去する。 Next, the second polysilicon 128b1 to the same depth as the depth of etching, a portion of the part and the second silicon oxide film 143b of the second thermal oxide film 141b is removed by etching.

次に、図24に示すように、半導体基板144の表面とトレンチ131の壁面に第3の熱酸化膜141cを形成する。 Next, as shown in FIG. 24, a third thermal oxide film 141c on the surface and the wall surface of the trench 131 of the semiconductor substrate 144. 次に、第3の熱酸化膜141cの表面と第2のポリシリコン128b1の表面に第3のシリコン酸化膜143cを形成する。 Next, a third silicon oxide film 143c and a third thermal oxide film 141c on the surface a second surface of the polysilicon 128B1. このとき、第2のポリシリコン128b1と後述する第3のポリシリコン128c1の間隔が0.1μmとなるように、第3のシリコン酸化膜143cを形成する。 At this time, the distance between the third polysilicon 128c1 to be described later and the second polysilicon 128b1 is such that 0.1 [mu] m, to form a third silicon oxide film 143c. さらに、トレンチ131の側壁に堆積させる第3のシリコン酸化膜143cの厚みW11が、第2のポリシリコン128b1の側壁に堆積している第2のシリコン酸化膜143bの厚みW10より小さくなるように、第3のシリコン酸化膜143cを形成する(例えば100nm)。 Further, as a third silicon oxide film thickness of 143c W11 deposited on the sidewalls of the trench 131 is smaller than the thickness W10 of the second silicon oxide film 143b deposited on the sidewalls of second polysilicon 128B1, forming a third silicon oxide film 143c (e.g., 100 nm).

次に、図25に示すように、トレンチ131の内部に第3のポリシリコン128c1を充填した後に、図22、図23の工程と同様の手順によって、第3のポリシリコン128c1の一部、第3の熱酸化膜141cの一部、第3のシリコン酸化膜143cの一部をエッチングして除去する。 Next, as shown in FIG. 25, after filling the third polysilicon 128C1 in the trench 131, Figure 22, by a procedure similar to that of the step of FIG. 23, a portion of the third polysilicon 128C1, the some of the third thermal oxide film 141c, a portion of the third silicon oxide film 143c is removed by etching. このとき、製造後の浮遊電極128cの上面の位置に応じて、第3のポリシリコン128c1のエッチバック量を調整する。 At this time, depending on the position of the upper surface of the floating electrode 128c after manufacture, adjusting the etch-back amount of the third polysilicon 128C1. エッチングする深さは、例えば2.1μmとすることができる。 The depth of etching may be, for example 2.1 .mu.m. 第3のポリシリコン128c1は、製造後の浮遊電極128cに相当する。 The third polysilicon 128c1 corresponds to the floating electrode 128c after production.

次に、図26に示すように、半導体基板144の表面とトレンチ131の壁面に第4の熱酸化膜141dを形成する。 Next, as shown in FIG. 26, a fourth thermal oxide film 141d on the surface and the wall surface of the trench 131 of the semiconductor substrate 144. 次に、第4の熱酸化膜141dの表面と第3のポリシリコン128c1の表面に第4のシリコン酸化膜143dを形成する。 Next, a fourth silicon oxide film 143d and a fourth thermal oxide film 141d on the surface the surface of the third polysilicon 128C1. このとき、第3のポリシリコン128c1と後述する第4のポリシリコン128d1の間隔が0.2μmとなるように、第4のシリコン酸化膜143dを形成する。 At this time, the distance between the fourth polysilicon 128d1 to be described later as a third polysilicon 128c1 is such that 0.2 [mu] m, forming a fourth silicon oxide film 143d. さらに、トレンチ131の側壁に堆積される第4のシリコン酸化膜143dの厚みW12が、第3のポリシリコン128c1の側壁に堆積している第3のシリコン酸化膜143cの厚みW11より小さくなるように、第4のシリコン酸化膜143dを形成する(例えば50nm)。 Furthermore, as the fourth silicon oxide film thickness of 143d W12 deposited on the sidewalls of the trench 131 is smaller than the third of the third silicon oxide film 143c having a thickness which is deposited on the sidewalls of the polysilicon 128C1 W11 , a fourth silicon oxide film 143d (e.g., 50 nm).

次に、図27に示すように、トレンチ131の内部に第4のポリシリコン128d1を充填した後に、図22、図23の工程と同様の手順によって、第4のポリシリコン128d1の一部、第4の熱酸化膜141cの一部、第4のシリコン酸化膜143dの一部をエッチングして除去する。 Next, as shown in FIG. 27, after filling the fourth polysilicon 128D1 in the trench 131, Figure 22, by a procedure similar to that of the step of FIG. 23, a portion of the fourth polysilicon 128D1, the some of the thermal oxide film 141c of 4, a portion of the fourth silicon oxide film 143d is etched and removed. このとき、製造後の浮遊電極128dの上面の位置に応じて、エッチバック量を調整する。 At this time, depending on the position of the upper surface of the floating electrode 128d after manufacture, adjusting the etch-back amount. エッチングする深さは、例えば1.7μmとすることができる。 The depth of etching may be, for example 1.7 [mu] m. 第4のポリシリコン128d1は、製造後の浮遊電極128dに相当する。 The fourth polysilicon 128d1 corresponds to the floating electrode 128d after production. 以降、第1実施例の図9〜図11の工程と同様の手順によって、パワーMOS500が完成する。 Thereafter, the same procedure as steps 9-11 of the first embodiment, the power MOS500 is completed.

第1〜第5実施例の製造方法では、シリコン酸化膜の種類としてLP−TEOSを用いることが好ましい。 In the manufacturing method of the first to fifth embodiment, it is preferable to use a LP-TEOS as the type of silicon oxide film. LP−TEOSはガバレッジ性が良好であるため、CVD法によってシリコン酸化膜を堆積させる際に、シリコン酸化膜の厚みを効果的に制御することができる。 LP-TEOS because coverage is good, when depositing the silicon oxide film by CVD method, it is possible to effectively control the thickness of the silicon oxide film.

第1〜第5実施例の製造方法では、ゲート電極および浮遊電極の材料としてポリシリコンを用いることが好ましい。 In the manufacturing method of the first to fifth embodiment, it is preferable to use polysilicon as a material of the gate electrode and the floating electrode. ポリシリコンの替わりにアルミニウムなどの金属を用いた場合、電極金属を汚染などから保護するための保護膜を形成することが必要となるためである。 When using a metal such as aluminum in place of polysilicon, it is because it is necessary to form a protective film for protecting the electrode metal contamination or the like.

第1〜第5実施例の製造方法では、ドリフト領域の濃度および要求耐圧に応じて、ゲート電極と浮遊電極の間の間隔を調整することが好ましい。 In the manufacturing method of the first to fifth embodiment, depending on the concentration and the required withstand voltage of the drift region, it is preferable to adjust the distance between the gate electrode and the floating electrode. ドリフト領域の濃度および要求耐圧によって電界強度プロファイルの形状は変化する。 The shape of the electric field intensity profile by the concentration and the required withstand voltage of the drift region changes. ドリフト領域の濃度および要求耐圧に応じて、ゲート電極と浮遊電極の間の間隔を調整することで、電界強度プロファイルの形状を、図28(b)に示す曲線Lに近づけることができ、耐圧を効果的に高めることができる。 Depending on the concentration and the required withstand voltage of the drift region, by adjusting the distance between the gate electrode and the floating electrode, the electric field intensity profile shapes can be brought close to the curve L shown in FIG. 28 (b), the breakdown voltage it can be effectively enhanced.

第1〜第5実施例のパワーMOSでは、不純物含有領域の上端がドリフト領域の中間深さより浅い位置に形成されていることが好ましい。 In the power MOS of the first to fifth embodiment, it is preferable that the upper end of the impurity-containing region is formed at a shallow position from the middle depth of the drift region. 不純物含有領域の位置が深すぎると、ドリフト領域内を通過するキャリアの抵抗が増大し、オン抵抗が上昇する。 When the position of the impurity-containing region is too deep, the resistance of the carrier is increased to pass through the drift region, the on-resistance increases. このため、不純物含有領域の位置は深すぎないことが好ましい。 Therefore, the position of the impurity-containing region is preferably not too deep.

第1〜第5実施例では、n型を第1導電型とし、p型を第2導電型とする半導体装置を記載したが、n型を第2導電型とし、p型を第1導電型としてもよい。 The first to the fifth embodiment, the n-type and the first conductivity type, have been described semiconductor device to a p-type and the second conductivity type, the n-type and the second conductivity type, the first conductivity type is p-type it may be. この場合であっても、高い耐圧と低いオン抵抗を兼ね備えたパワーMOSを製造することができる。 Even in this case, it is possible to manufacture a power MOS having both a high breakdown voltage and low on-resistance.

第1〜第5実施例では、パワーMOSを記載したが、例えばIGBT(Insulated Gate Bipolar Transistor)など、他の半導体装置であってもよい。 In the first to fifth embodiments have been described power MOS, such as IGBT (Insulated Gate Bipolar Transistor), it may be another semiconductor device. パワーMOS以外の半導体装置であっても、高い耐圧と低いオン抵抗を兼ね備えた半導体装置を実現することができる。 Be a semiconductor device other than a power MOS, it is possible to realize a semiconductor device having both high breakdown voltage and low on-resistance.

以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。 Has been described in detail for the embodiment of the present invention, these are merely illustrative and are not intended to limit the scope of the appended claims. 特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。 The technology described in the claims, various modifications of the specific examples described above, include those changes.
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。 The technical elements described in this specification or drawings is to exhibit technical usefulness solely or in various combinations, but the invention is not limited to the combination set forth in the claims at the time application. また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Furthermore, the technology illustrated in the present specification or drawings is to satisfy multiple objectives simultaneously, and has technical utility by achieving one of these objects.

(a)は第1実施例の半導体装置100の断面図を示す。 (A) is a sectional view of a semiconductor device 100 of the first embodiment. (b)は半導体装置100の電界強度プロファイルを示す。 (B) shows an electric field strength of the semiconductor device 100 profile. オン抵抗と耐圧の理論曲線を示す。 It shows the theoretical curve of on-resistance and breakdown voltage. 半導体装置100を製造する工程(1)を示す。 Showing a process for manufacturing a semiconductor device 100 (1). 半導体装置100を製造する工程(2)を示す。 Showing the step (2) of manufacturing a semiconductor device 100. 半導体装置100を製造する工程(3)を示す。 Showing the step (3) of manufacturing the semiconductor device 100. 半導体装置100を製造する工程(4)を示す。 Shows the step (4) of manufacturing a semiconductor device 100. 半導体装置100を製造する工程(5)を示す。 Shows the step (5) for manufacturing a semiconductor device 100. 半導体装置100を製造する工程(6)を示す。 Shows the step (6) for manufacturing the semiconductor device 100. 半導体装置100を製造する工程(7)を示す。 Shows the step (7) for manufacturing the semiconductor device 100. 半導体装置100を製造する工程(8)を示す。 Showing a step (8) of manufacturing the semiconductor device 100. 半導体装置100を製造する工程(9)を示す。 Showing a step (9) for manufacturing a semiconductor device 100. 第2実施例の半導体装置200の断面図を示す。 It shows a cross-sectional view of the semiconductor device 200 of the second embodiment. 半導体装置200を製造する工程(1)を示す。 Showing a process for manufacturing a semiconductor device 200 (1). 半導体装置200を製造する工程(2)を示す。 Showing the step (2) of manufacturing a semiconductor device 200. 第3実施例の半導体装置300の断面図を示す。 It shows a cross-sectional view of a semiconductor device 300 of the third embodiment. 半導体装置300を製造する工程(1)を示す。 Showing a process for manufacturing a semiconductor device 300 (1). 半導体装置300を製造する工程(2)を示す。 Showing the step (2) of manufacturing a semiconductor device 300. 第4実施例の半導体装置400の断面図を示す。 It shows a cross-sectional view of a semiconductor device 400 of the fourth embodiment. 第5実施例の半導体装置500の断面図を示す。 It shows a cross-sectional view of a semiconductor device 500 of the fifth embodiment. 半導体装置500を製造する工程(1)を示す。 Showing a process for manufacturing a semiconductor device 500 (1). 半導体装置500を製造する工程(2)を示す。 Showing the step (2) of manufacturing a semiconductor device 500. 半導体装置500を製造する工程(3)を示す。 Showing the step (3) of manufacturing the semiconductor device 500. 半導体装置500を製造する工程(4)を示す。 Shows the step (4) of manufacturing a semiconductor device 500. 半導体装置500を製造する工程(5)を示す。 Shows the step (5) for manufacturing a semiconductor device 500. 半導体装置500を製造する工程(6)を示す。 Shows the step (6) for manufacturing the semiconductor device 500. 半導体装置500を製造する工程(7)を示す。 Shows the step (7) for manufacturing the semiconductor device 500. 半導体装置500を製造する工程(8)を示す。 Showing a step (8) of manufacturing the semiconductor device 500. (a)は従来の半導体装置600の断面図を示す。 (A) is a sectional view of a conventional semiconductor device 600. (b)は半導体装置600の電界強度プロファイルを示す。 (B) shows an electric field intensity profile of the semiconductor device 600. オン抵抗と耐圧の理論曲線を示す。 It shows the theoretical curve of on-resistance and breakdown voltage.

符号の説明 DESCRIPTION OF SYMBOLS

2、32、62、92、122、202:ドレイン領域4、34、94、124、204:ドリフト領域6、36、66、96、126、206:不純物含有領域8、38、68、98、128a、128b、128c、128d:浮遊電極11、41、71、101、131、211:トレンチ11a、41a、71a、101a、131a、211a:トレンチの底部12、42、72、102、132、212:ゲート電極14、44、74、104、134、214:ボディ領域14a:ボディ領域の底面16、46、76、106、136、216:ボディコンタクト領域18、48、78、108、138、218:表面電極20、50、80、110、140、220:ソース領域21a、51a、141a:第1の熱酸化膜 2,32,62,92,122,202: drain region 4,34,94,124,204: the drift region 6,36,66,96,126,206: impurity-containing region 8,38,68,98,128a , 128b, 128c, 128d: floating electrode 11,41,71,101,131,211: trenches 11a, 41a, 71a, 101a, 131a, 211a: trench bottom 12,42,72,102,132,212: gate electrode 14,44,74,104,134,214: the body region 14a: bottom of the body region 16,46,76,106,136,216: body contact region 18,48,78,108,138,218: surface electrode 20,50,80,110,140,220: source regions 21a, 51a, 141a: first thermal oxide film 1b、51b、141b:第2の熱酸化膜22、52a、52b、82:絶縁膜23a、53a、143a:第1のシリコン酸化膜23b、53b、143b:第2のシリコン酸化膜24、54、84、114、144、224:半導体基板26、56、86、116、146、226:裏面電極64a:低濃度領域(ドリフト領域) 1b, 51b, 141b: second thermal oxide film 22,52a, 52b, 82: insulating film 23a, 53a, 143a: first silicon oxide film 23b, 53b, 143b: second silicon oxide film 24, 54, 84,114,144,224: a semiconductor substrate 26,56,86,116,146,226: back surface electrode 64a: low-concentration region (drift region)
64b:高濃度領域(ドリフト領域) 64b: the high concentration region (drift region)
81:n型不純物85:第1の半導体領域85a:第1の半導体領域の表面87:第2の半導体領域100、200、300、400、500、600:パワーMOS 81: n-type impurity 85: first semiconductor region 85a: first semiconductor region on the surface 87: second semiconductor region 100,200,300,400,500,600: Power MOS
128c1:第3のポリシリコン128d1:第4のポリシリコン141c:第3の熱酸化膜141d:第4の熱酸化膜143c:第3のシリコン酸化膜143d:第4のシリコン酸化膜 128C1: third polysilicon 128D1: fourth polysilicon 141c: third thermal oxide film 141d: fourth thermal oxide film 143c: third silicon oxide film 143d: fourth silicon oxide film

Claims (5)

  1. 半導体基板の表面に表面電極が配置されており、前記半導体基板の裏面に裏面電極が配置されている縦型の半導体装置であり、 The surface electrode is disposed on a surface of the semiconductor substrate, a vertical type semiconductor device that is the back surface electrode is formed on the back surface of the semiconductor substrate,
    前記半導体基板の表面側に配置されている第2導電型のボディ領域と、 A body region of a second conductivity type disposed on the surface side of the semiconductor substrate,
    前記半導体基板内の前記ボディ領域より深い位置に配置されている第1導電型のドリフト領域と、 And said first conductivity type disposed in a position deeper than the body region drift region in the semiconductor substrate,
    前記半導体基板の表面から前記ボディ領域を貫通して前記ドリフト領域に達するまで伸びているトレンチと、 A trench extending to reach the drift region through the body region from the surface of the semiconductor substrate,
    そのトレンチの底面を囲む範囲に配置されている第2導電型の不純物含有領域と、 A second conductivity type impurity-containing regions that are arranged in a range surrounding the bottom of the trench,
    前記トレンチ内に配置されており、壁面が絶縁膜で被覆されているとともに、前記ボディ領域の底面より深い位置まで伸びているゲート電極と、 Is disposed in the trench, together with the wall surface is covered with an insulating film, a gate electrode extending deeper than the bottom of the body region,
    前記トレンチ内の前記ゲート電極より深い位置に配置されており、壁面が絶縁膜で被覆されている浮遊電極を備えており、 Wherein are arranged deeper than the gate electrode in the trench, includes a floating electrode walls are covered with an insulating film,
    前記不純物含有領域の中心が、前記ドリフト領域の中間深さより深い位置に配置されており、 The center of the impurity-containing region is disposed at a position deeper than the intermediate depth of the drift region,
    前記トレンチ内のゲート電極より深い位置に複数の浮遊電極が深さ方向に間隔を空けて配置されており、各々の浮遊電極の間隔が深さ方向に沿って等比級数的に減少していることを特徴とする半導体装置。 Wherein it is spaced a plurality of floating electrodes in the depth direction deeper than the gate electrode in the trench has decreased geometric progression with intervals of each of the floating electrodes along the depth direction wherein a.
  2. 前記浮遊電極の側壁を被覆している前記絶縁膜の厚みが前記ゲート電極の側壁を被覆している前記絶縁膜の厚みより厚いことを特徴とする請求項1の半導体装置。 The semiconductor device of claim 1, wherein the thickness of the insulating film covering the sidewall of the floating electrode is thicker than the thickness of the insulating film covering the sidewalls of the gate electrode.
  3. 前記ドリフト領域は、前記ボディ領域に深い位置で隣接するとともに不純物濃度が高い第1導電型の高濃度領域と、その高濃度領域に深い位置で隣接するとともに、前記高濃度領域よりも不純物濃度が低い第1導電型の低濃度領域を備えていることを特徴とする請求項1又は2の半導体装置。 The drift region has a high concentration region of high impurity concentration first conductivity type with adjacent deep position in the body region, together with adjacent deep position in the high-concentration region, an impurity concentration than the high concentration region the semiconductor device according to claim 1 or 2, characterized in that it comprises a lower low concentration region of the first conductivity type.
  4. 前記ゲート電極の側壁を被覆している前記絶縁膜の誘電率が前記浮遊電極の側壁を被覆している前記絶縁膜の誘電率より高いことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。 Any one of claims 1 to 3, wherein the higher dielectric constant of the insulating film having a dielectric constant of the insulating film covering the sidewalls of the gate electrode covers the sidewalls of the floating electrode the semiconductor device according to.
  5. 複数の前記浮遊電極の側壁を被覆している各々の絶縁膜の厚みが深さ方向に沿って厚くなっていることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 4, characterized in that the thickness of each of the insulating film covering the sidewalls of the plurality of the floating electrodes is thicker along the depth direction.
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