JP5191748B2 - プラズマディスプレイ駆動回路 - Google Patents

Description

本発明はプラズマディスプレイ装置内のプラズマディスプレイパネルの制御、特にアドレス駆動回路の電力回収技術に関する。

自己発光型であるプラズマディスプレイパネル又はそれを利用したプラズマディスプレイ装置は視認性が良く、薄型で大画面表示及び高速表示が可能である。このことからＣＲＴに代わる表示パネルとして近年急速に普及している。一方で急速な大画面化に伴う消費電力増大がプラズマディスプレイパネルの課題となっており、前述の消費電力削減に関する発明が多数開示されている。

特開２００４−３０９９８３号公報（特許文献１）および特公平７−１０９５４２号公報（特許文献２）はプラズマディスプレイパネルの駆動に伴う電力の低減に関する発明である。特許文献１および２には電力回収回路と呼ばれるパネルを大きな容量と見なした共振回路を利用する技術が公開されており、投入電力の大部分を回収することが可能であり低消費電力化を図っている。

以下特許文献１及び特許文献２に記載された回路について説明する。

図７は従来技術におけるプラズマディスプレイ装置の概略全体構成図である。また、図８は従来技術におけるプラズマディスプレイパネルの駆動回路である。

このプラズマディスプレイ装置は、Ｘサステイン駆動回路１０Ｘ、Ｙサステイン駆動回路１０Ｙ、スキャンドライバ２０、プラズマディスプレイパネル４０、アドレス駆動回路５０、駆動制御回路７０、画像信号処理回路８０より構成される。

各サステイン駆動回路は駆動制御回路７０から与えられる制御信号に基づき、表示電極間で維持放電を起こすためのサステインパルス電圧を供給する回路である。Ｘサステイン駆動回路１０ＸはこのうちのＸ電極を、Ｙサステイン駆動回路１０ＹはＹ電極を駆動する駆動パルス電圧をそれぞれ供給する。

スキャンドライバ２０はスキャン電極を動作させるための駆動回路である。スキャンドライバ２０にはスイッチ２１が設けられており、後述する駆動制御回路７０からの制御信号によって、アドレス期間には順に図示しないスキャンパルスが印加されるように切り替えられる。Ｙ電極はこのスキャンドライバ２０に接続されている。

スキャンドライバ２０はサステイン放電（維持放電）期間には、Ｙ電極はＹサステイン駆動回路１０Ｙに接続されるようスイッチ２１を動作させる。またＸ電極はＸサステイン駆動回路１０Ｘに接続されてパネルに所定の駆動電圧を印加する。

プラズマディスプレイパネル４０には、ｎ本のＸ電極４１とｎ本のＹ電極４２が隣接して交互に配置される。Ｘ電極とＹ電極は表示電極と呼ばれるが、維持電極またはサステイン電極とも呼ばれることもある。

アドレス電極４３とは発光する画素を指定する電極であり、アドレス駆動回路５０よりプラズマディスプレイパネル４０に対して出力される。アドレス電極４３は、表示電極（Ｘ電極およびＹ電極）と垂直な方向に設けられ、Ｘ電極およびＹ電極で形成される各表示ラインと各アドレス電極との交点部分にそれぞれ表示セル（図示せず）が形成される。

アドレス駆動回路５０は後述するアドレス期間に、画像信号処理回路８０で変換された画像データとスキャンドライバ２０からのスキャンパルスに応じて、表示させる画素データをアドレス電極に出力する。アドレス駆動回路５０は該プラズマディスプレイパネルのアドレス信号線の数に対応した個別アドレス駆動回路５１を内包する。

個別アドレス駆動回路５１は1本のアドレス信号線を駆動制御する回路である。

駆動制御回路７０は、プラズマディスプレイ装置の各部を制御する信号を発生してＸサステイン駆動回路１０Ｘ、Ｙサステイン駆動回路１０Ｙ、画像信号処理回路８０に供給する。

画像信号処理回路８０は、入力されたデジタル画像信号をプラズマディスプレイ装置内部での動作に適した形式に変換した後、アドレス駆動回路５０に供給する回路である。

プラズマディスプレイパネルは、プラズマ放電の制御により動作する。プラズマディスプレイパネルの駆動処理ルーチンはリセット期間、アドレス期間、サステイン期間に大別され、これによって駆動処理が行われる。以下、これらの各期間に従って説明する。

リセット期間では、リセット期間前のサステイン期間での点灯状態によらず、放電空間内での壁電荷を中和し、各放電空間内の電荷状態を均一にする。

アドレス期間ではスキャンドライバ２０からのスキャンパルスに応じて、アドレス駆動回路５０から対応した画素データが出力され、点灯させるセルのみにおいてアドレス駆動回路より電圧Ｖａの書き込みパルスが供給される。これによりＸ、Ｙ電極には自己放電しない程度の壁電荷が誘起される。

サステイン期間ではＸサステイン駆動回路１０Ｘ内のスイッチＳＷ２Ｘを導通し、電極Ｘに低電圧Ｖｓ１を印加する。あわせて、Ｙサステイン駆動回路１０Ｙ内のスイッチＳＷ１Ｙを導通しＹ電極に高電圧Ｖｓ２を印加する。これにより、プラズマディスプレイパネル４０はサステイン放電を行う。

次の周期では、スイッチＳＷ１Ｙ、２Ｘをオフし、かつ、Ｙサステイン駆動回路１０Ｙ内のスイッチＳＷ３Ｙ、Ｘサステイン駆動回路１０Ｘ内のスイッチＳＷ３Ｘを導通し、パネル容量Ｃ１Ｘ、Ｃ１ＹとコイルＬＸ、ＬＹとの共振動作を発生させる。

その後、電極ＹをＶｓ１とし、電極Ｘに電圧Ｖｓ２を印加して、電極ＸとＹ間での放電を維持する。

以上のような駆動の中で特に、パネル容量に充放電電荷を供給する容量Ｃ１ＹおよびＣ１Ｘ、コイルＬＹおよびＬＸ、ダイオードＤ１Ｙ、Ｄ２Ｙ、Ｄ１Ｘ、Ｄ２Ｘ、スイッチＳＷ３Ｙ、ＳＷ３Ｘを用い、パネル容量ＣＸＹとの共振作用を利用して投入電力を回収する。この回路を電力回収回路と呼ぶ。これにより装置全体としての消費電力の低減を図る。

しかし、このような電力回収回路はサステイン駆動回路（Ｘサステイン駆動回路１０Ｘ、Ｙサステイン駆動回路１０Ｙ）を複雑化し、コストアップの一因となる。そこで本電力回収回路の簡略化を図るため、パネル電極から回収用コンデンサへ至る経路に直列に設けられたスイッチＳＷ３ＸおよびＳＷ３Ｙを削減する技術が特公表２００３−５３７２２号公報（特許文献３）に開示されている。

すなわち、Ｘ電極４１を低電圧Ｖｓ１から高電圧Ｖｓ２に遷移させた際に、その電圧変化Ｖｓ２−Ｖｓ１がパネル容量を介しＹ電極４２に印加される。同様にＹ電極４２への駆動電圧の遷移はＸ電極４１に伝搬する。この繰り返しでパネル容量ＣＸＹを介してＸ、Ｙ電極間で電力回収が行われる。
特開２００４−３０９９８３号公報 特公平７−１０９５４２号公報 特公表２００３−５３７２２号公報

回収スイッチを削減した場合の電力回収原理を簡単に述べたが、このような回路動作を実現するためには、一方の電極に与えた駆動電圧変化が、他方の電極に確実に伝搬することが必須である。

しかしながら実際のプラズマディスプレイパネル内では、Ｘ電極およびＹ電極のほかにアドレス電極が設けられており、図８に示すようにＸ、Ｙ電極との結合容量ＣＸＡおよびＣＹＡがＸ電極、Ｙ電極間の電圧変化を阻害するために上述したような電力回収動作を実現することができない。

具体的にはＸ(またはＹ)電極に与えた電圧変化Ｖｓ２−Ｖｓ１がアドレス電極との容量結合ＣＸＡ（またはＣＹＡ）により分圧されてしまい、Ｙ(またはＸ)電極の電圧変化は電力回収に必要な電圧変化Ｖｓ２−Ｖｓ１に達しない。このようにサステイン駆動回路構成の簡素化のため、単純に回収スイッチを削減しても電力回収回路が機能しない。電力回収効率低下を回避するためには、アドレス電極との容量結合ＣＸＡ、ＣＹＡを解消することが必要となる。

この要求に対し、アドレス駆動回路への入力信号、およびアドレス電極への電圧の印加を遮断するためのスイッチを備え、アドレス期間中は通常接続、電力回収を行うサステイン期間中はアドレス電極をハイインピーダンスとすることで容量結合を解消する技術も考えられる。

しかし、特定回路をハイインピーダンスとするためにはそのスイッチ手段としてフォトカプラ・電磁カプラの使用が考えられるが、これらの素子はチップ内の発光素子、受光素子の集積、チップ内トランスの集積のため高価である。これらの適用は、本来の目的であった回収用スイッチ素子の削減による原価低減効果を打ち消してしまう。

本発明の目的は上記のような追加の素子を要することなく、安価で容易な構成でアドレス駆動回路のハイインピーダンス化を実現することにある。すなわち個別アドレス駆動回路５１をフローティング状態にすることで電荷が個別アドレス駆動回路５１の接地端から逃げることを防止し電力回収効率を上げることを目標としている。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。

本発明の代表的な実施の形態に関わるプラズマディスプレイ駆動回路は、プラズマディスプレイパネルのアドレス電極と維持電極の双方に接続される電力回収回路を含むサステイン駆動回路と、アドレス電極を駆動するアドレス駆動回路と、アドレス駆動回路の電源供給を遮断するスイッチと、アドレス駆動回路に画像信号を送出する画像信号処理回路を有し、任意の時間、スイッチを操作することでアドレス駆動回路をフローティング状態にすることを特徴とする。

このプラズマディスプレイ駆動回路は、アドレス駆動回路と画像信号処理回路との間を容量で結合することを特徴としても良い。

このプラズマディスプレイ駆動回路のアドレス駆動回路と画像信号処理回路とを結合する容量は、アドレス駆動回路のゲート間容量の２倍以上であることを特徴としても良い。

このプラズマディスプレイ駆動回路は、アドレス駆動回路と画像信号処理回路との間を電位差により静電容量が変化するバリキャップで結合することを特徴としても良い。また、このプラズマディスプレイ駆動回路は、アドレス駆動回路と画像信号処理回路との間の電位差が大きくなると、バリキャップの静電容量が減少することを特徴としても良い。

このプラズマディスプレイ駆動回路において、アドレス駆動回路と画像信号処理回路との間を可変容量ダイオードで結合することを特徴としても良い。

これらのプラズマディスプレイ駆動回路において、アドレス駆動回路の電源供給を遮断するスイッチを複数有しても良い。

これらのプラズマディスプレイ駆動回路において、アドレス駆動回路の電力の入力端子側にダイオードを備えることを特徴としても良い。

これらのプラズマディスプレイ駆動回路において、アドレス駆動回路が画像信号処理回路からの信号を任意の値に保持するスイッチを有しても良い。

これらのプラズマディスプレイ駆動回路において、アドレス駆動回路への供給電力を任意の値に保持するスイッチを有することを特徴としても良い。

これらのプラズマディスプレイ駆動回路を使用したプラズマディスプレイ装置も本発明の射程に含める。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

本発明の代表的な実施の形態の適用により、アドレス駆動回路と画像信号処理回路との間にカップリングコンデンサ等の容量を設けることにより、アドレス駆動回路５０をハイインピーダンス化することができる。

また、従来困難であった走査電極、維持電極側のサステイン駆動回路内に搭載される電力回収回路において回収効率を損なうことなくスイッチ素子を削減し、電力回収回路を簡素化することができるという効果がある。

また、コンデンサを用いる手段は上述したカプラに対し、安価で実現することができ、高速信号のアイソレートと対費用効果の両立を可能とすることができる。

本発明は、容易な構成でアドレス駆動回路のハイインピーダンス化を行い、回収効率を損なうことなく高価かつ複雑な回収スイッチの削減を実現する駆動回路を提供することを目的とする。この目的のため、アドレス駆動回路への通信に必要な高速性と、回収スイッチの削減によるコストメリットを生かす手段として例えばコンデンサによるカップリング接続を適用する。

以下図面を用いて、本発明の実施の形態を説明する。

（第１の実施の形態）
図１は本発明の第１の実施の形態に関わるプラズマディスプレイパネル駆動回路を表す回路図である。図２は本発明の第１の実施の形態に関わる個別アドレス駆動回路５１の内部構成及びその周辺回路を表す回路図である。

図２の個別アドレス駆動回路５１は図１の個別アドレス駆動回路５１に内包される各アドレス信号を制御するための回路である。以下、図１および図２を用いてアドレス駆動回路のハイインピーダンス状態を実現する本実施の形態を説明する。

図１に示したように本実施の形態に適用する電力回収回路からは図８にあった回収スイッチＳＷ３Ｘ、ＳＷ３Ｙが削減されている。この回路構成で電力回収回路を機能させるためには、個別アドレス駆動回路５１をハイインピーダンス化することで、アドレス電極とＸ、Ｙ電極の間にある容量結合ＣＸＡ、ＣＹＡを機能させない必要がある。

アドレス駆動回路をハイインピーダンス状態にするために、図２のように、画像信号処理回路８０からアドレス駆動回路５０に入力される信号を容量結合するカップリングコンデンサＣｄａｔａ、容量結合された信号をアドレス駆動回路のグランドレベルに接続するスイッチＳＷ５２、および個別アドレス駆動回路５１に供給する電源を遮断するスイッチＳＷ５３、ＳＷ５４を設ける。

個別アドレス駆動回路５１はスイッチＳＷ１０１、ＳＷ１０２、ＳＷ１１１、スイッチＳＷ１１２、接続点１２０、制御用ＩＣ１２１より構成される。また、Ｖｄｄはアドレス駆動回路を制御する論理回路の電源電圧、Ｖａはアドレス電極を駆動する出力段への電源を示している。

スイッチＳＷ１０１とスイッチＳＷ１０２は入力側の電位を制御するためのスイッチである。カップリングコンデンサＣｄａｔａはスイッチＳＷ１０１がＯＮになるとＶｄｄに接続され、スイッチＳＷ１０２がＯＮになるとＶｓｓに接続される。

逆にスイッチＳＷ１１１とスイッチＳＷ１１２は出力側の電位を制御するためのスイッチである。個別アドレス駆動回路５１の出力端子Ａ１はスイッチＳＷ１１１がＯｎになるとＶａに接続され、スイッチＳＷ１１２がＯｎになるとＶｓｓに接続される。

制御用ＩＣ１２１はこれらのスイッチＳＷ１０１、ＳＷ１０２、ＳＷ１１１、ＳＷ１１２を制御するための制御回路である。

接続点１２０は同じアドレス駆動回路５０内の他の個別アドレス駆動回路５１との電位の調整を図るための接続点である。

容量結合するカップリングコンデンサＣｄａｔａは、信号波形の劣化が無視できる程度の容量が望ましい。カップリングコンデンサＣｄａｔａの容量値の一例として、水平画素数１９２０個のパネルを出力端子数１９２個のアドレス駆動回路を用いて駆動する場合について説明する。

水平画素数が１９２０個の場合、ＲＧＢ３色分を考慮するとプラズマディスプレイパネル４０全体で５７６０本の出力が必要であり、出力端子数１９２個のアドレス駆動回路５０（１９２個の個別アドレス駆動回路５１を有する）は１つのプラズマディスプレイパネル４０に対して３０個必要となる。

例えば１つの個別アドレス駆動回路５１がＲＧＢ計３本１セットのデータ線から構成されるデータ入力線８１を備えているとすると、アドレス駆動回路５０のデータ入力線８１の総数は９０セットとなる。このとき例えばデータ入力線１セットのゲート容量が２０ｐＦとすると、アドレス駆動回路全体で１８００ｐＦの容量となる。カップリングコンデンサＣｄａｔａは前記のゲート容量総和１８００ｐＦに対して十分に（２倍以上程度）大きい容量、例えば４７００ｐＦ程度が望ましい。

なお、ここでは図示しないが、当然画像信号処理回路８０の電源と基準電位、及びアドレス駆動回路のＶｄｄ、Ｖａと基準電位には保護ダイオードを使用してもよい。

また、図２では個別アドレス駆動回路５１として３つ記載し、それをまとめてアドレス駆動回路５０としているが、これは図面の煩雑さを省略するためであり、実際にはより多くのアドレス信号線の本数に対応した個別アドレス駆動回路５１が含まれている。

次にそれぞれスイッチの動作タイミングについて図３を用いて説明する。

図３は本発明の第１の実施の形態によるプラズマディスプレイパネルの駆動回路の動作を表すタイミングチャートである。ここでもプラズマディスプレイパネルの駆動処理ルーチンに従い、リセット期間、アドレス期間、サステイン期間に分けて説明している。

リセット期間に入る際、スイッチＳＷ５２をＯＦＦにし、スイッチＳＷ５３、ＳＷ５４、ＳＷ５５をＯＮにし、導通状態とする。

アドレス期間においては、アドレス駆動回路が画像信号処理回路８０から画素データを受け取りアドレス電極より画素データを出力するため、電源供給スイッチＳＷ５３、ＳＷ５４は引き続き導通状態とする。

一方サステイン期間においては、スイッチＳＷ５２を導通とし論理入力をアドレス駆動回路の基準レベルＶｓｓに保持して不定状態を回避する。このときアドレス駆動回路の電源供給も遮断する必要があるためスイッチＳＷ５３、ＳＷ５４をＯＦＦにする。これはサステイン駆動電圧がアドレス駆動電圧を上回る場合、スイッチＳＷ５３、ＳＷ５４が導通しアドレス電源が供給されている状態では、アドレス電極４３はアドレス駆動回路の電源電圧の範囲でしかフローティング状態をとることができないためである。

このように、スイッチＳＷ５２からＳＷ５４を制御することによりサステイン期間中のアドレス駆動回路を信号・電源を含めて完全にハイインピーダンス状態にし、Ｘ電極、Ｙ電極との容量結合を解消できる。この結果、図３のサステイン期間に示したように低電圧Ｖｓ１が印加されたＸ(またはＹ)電極が高電圧Ｖｓ２に遷移する際に発生した電位変化Ｖｓ２−Ｖｓ１はパネル容量を介してＹ(またはＸ)電極に伝搬され、その後、回収コイルＬＹ(またはＬＸ)とパネルの共振動作によりＹ電極電位が下降し、Ｖｓ１に到達した後スイッチＳＷ１２Ｙ(またはスイッチＳＷ１２Ｘ)を導通状態として保持する。

続いてＹ電極の立ち上がりで電位変化Ｖｓ２−Ｖｓ１がＸ電極またはＹ電極へ伝搬する。以降この繰り返しにより回収スイッチを削減した上で電力回収効率を損なうことなく電力回収を実現することが可能となる。

以上述べたように、本実施の形態によればアドレス駆動回路のハイインピーダンス化を信号・電源を遮断するための複数のスイッチと容量という簡単な回路構成で実施することが可能である。これにより従来、回収スイッチを削減した際の課題となっていた電力回収効率の低下を抑止することができ、回収スイッチ削減によるコストメリットを引き出すことができる。

また回収スイッチを削減した結果として、電力回収を行うための共振回路における配線長も短縮することができ、配線抵抗による電力損も低減することが可能となる。

（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。

図４は本発明の第２の実施の形態に関わる個別アドレス駆動回路５１及びその周辺回路を表す回路図である。図２と異なり、この図では、１つの個別アドレス駆動回路５１についてのみ説明している点に留意されたい。

図２との違いはカップリングコンデンサＣｄａｔａの代わりにバリキャップＶＤを用いる点である。

バリキャップは印加電圧が高くなると容量値が減るため、容量への充放電電流が減り低消費電力化が実現できる。さらにカップリングコンデンサＣｄａｔａを用いる場合に比べ、順方向すなわち画像信号処理回路８０からアドレス駆動回路５０方向の信号遅延が改善される利点もある。

このときバリキャップＶＤの容量を補償するために、例えばバリキャップＶＤに並列にコンデンサＣｖｄを設けても構わない。図４は、このコンデンサＣｖｄを設けた図である。

また図４ではバリキャップＶＤのカソード端子がアドレス駆動回路側にあるが、アドレス駆動回路５０の電位が画像信号処理回路８０より低くなる場合には、逆接続すなわち、バリキャップＶＤのカソード端子を画像信号処理回路８０側に接続しても構わない。

（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。

図５は本発明の第３の実施の形態に関わる個別アドレス駆動回路５１及びその周辺回路を表す回路図である。この図でも図４同様、１つの個別アドレス駆動回路５１についてのみ説明している。

本実施の形態では、第１及び第２の実施の形態におけるスイッチＳＷ５２、ＳＷ５３及びＳＷ５４の代替手法の一例について説明する。
図５は本実施の形態を説明する図である。図２と異なる点は、スイッチＳＷ５２の代替に抵抗ＲＶｓｓを設けた点と、スイッチＳＷ５３の代替にダイオードＤｖｄｄを設けた点、スイッチＳＷ５４の代わりにダイオードＤｖａを設けた点である。

これらの変更により、各スイッチの制御信号が不要となり回路構成が容易となる上、スイッチより安価な部品でアドレス駆動回路５０のフローティングが実現できる。図５では画像信号処理回路８０とアドレス駆動回路５０をコンデンサで結合しているが、言うまでも無く第２の実施の形態で示すようなバリキャップを用いた結合でも構わない。

（第４の実施の形態）
次に本発明の第４の実施の形態について説明する。

図６は本発明の第４の実施の形態に関わる個別アドレス駆動回路５１及びその周辺回路を表す回路図である。この図でも、１つの個別アドレス駆動回路５１についてのみ説明している。

第１及び第２の実施の形態で述べたようにアドレス駆動回路に複数のスイッチを設けることでサステイン期間のアドレス駆動回路をハイインピーダンス化することができる。しかしながら通常サステイン電圧Ｖｓはアドレス電圧Ｖａより高いため、フローティング状態にしたアドレス駆動回路内に過渡的に定格であるアドレス電圧以上の電位差が生じ回路にダメージを与える可能性がある。このような可能性に対し対策を講じた実施の形態について図６を用いて説明する。

本実施の形態のアドレス駆動回路の電源電圧Ｖｄｄ、ＶａをＶｓｓに短絡するためのスイッチＳＷ５６、ＳＷ５７を設けることによりアドレス駆動回路内に電位差が生じることを防止する。図８では画像信号処理回路８０とアドレス駆動回路５０をカップリングコンデンサＣｄａｔａで結合しているが、言うまでも無く第２の実施の形態で示すようなバリキャップを用いた結合でも構わない。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。

本発明はプラズマディスプレイ装置の電力回収回路への利用が考えられるが、必ずしもこれには限られない。電力回収の必要性がある高電圧系の装置であれば、適用可能である。

本発明の第1の実施の形態に関わるプラズマディスプレイパネルの駆動回路を表す回路図である。 本発明の第1の実施の形態に関わるアドレス駆動回路及びその周辺回路を表す回路図である。 本発明の第１の実施の形態によるプラズマディスプレイパネルの駆動回路の動作を表すタイミングチャートである。 本発明の第２の実施の形態に関わるアドレス駆動回路及びその周辺回路を表す回路図である。 本発明の第３の実施の形態に関わるアドレス駆動回路及びその周辺回路を表す回路図である。 本発明の第４の実施の形態に関わるアドレス駆動回路及びその周辺回路を表す回路図である。 従来技術におけるプラズマディスプレイ装置の概略全体構成図である。 従来技術におけるアドレス駆動回路及びその周辺回路を表す回路図である。

符号の説明

ＳＷ５２、ＳＷ５３、ＳＷ５４、ＳＷ５５、ＳＷ５６、ＳＷ５７…スイッチ、
ＳＷ１０１、ＳＷ１０２、ＳＷ１１１、ＳＷ１１２…スイッチ、
ＳＷ１Ｘ、ＳＷ２Ｘ、ＳＷ３Ｘ、ＳＷ１Ｙ、ＳＷ２Ｙ、ＳＷ３Ｙ…スイッチ
ＬＸ、ＬＹ…コイル、ＳＷ１２Ｘ、ＳＷ１２Ｙ…スイッチ、
Ｄ１Ｘ、Ｄ１Ｙ、Ｄ２Ｘ、Ｄ２Ｙ、Ｄ３Ｘ、Ｄ３Ｙ…ダイオード、
Ｃ１Ｘ、Ｃ１Ｙ…パネル容量、
ＣＸＹ…Ｘ電極Ｙ電極間パネル容量、ＣＸＡ…Ｘ電極アドレス電極間パネル容量、
ＣＹＡ…Ｙ電極アドレス電極間パネル容量、Ｃｄａｔａ…カップリングコンデンサ、
ＶＤ…バリキャップ、Ｃｖｄ…コンデンサ、ＲＶｓｓ…抵抗、
Ｄｖｄｄ、Ｄｖａ…ダイオード、
１０Ｘ…Ｘサステイン駆動回路、１０Ｙ…Ｙサステイン駆動回路、
２０…スキャンドライバ、２１…スイッチ、４０…プラズマディスプレイパネル、
４１…Ｘ電極、４２…Ｙ電極、４３…アドレス電極、
５０…アドレス駆動回路、５１…個別アドレス駆動回路、
７０…駆動制御回路、８０…画像信号処理回路、８１…データ入力線、
１２０…接続点、１２１…制御用ＩＣ。

Claims (6)

1. プラズマディスプレイパネルのサステイン電極を駆動するサステイン駆動回路と、
   アドレス電極を駆動するアドレス駆動回路と、
   前記アドレス駆動回路の電源供給を遮断するスイッチと、
   前記アドレス駆動回路に、画像信号に対応するデータを送出する画像信号処理回路を有するプラズマディスプレイ駆動回路であって、
   前記スイッチを操作することで前記アドレス駆動回路をフローティング状態にすると共に、
   前記アドレス駆動回路と前記画像信号処理回路との間を容量性素子で結合することを特徴とするプラズマディスプレイ駆動回路。
2. 請求項１に記載のプラズマディスプレイ駆動回路において、前記アドレス駆動回路と前記画像信号処理回路とを結合する容量は、前記アドレス駆動回路のデータ入力部のゲート容量の２倍以上であることを特徴とするプラズマディスプレイ駆動回路。
3. 請求項１に記載のプラズマディスプレイ駆動回路において、前記容量性素子は、前記アドレス駆動回路と前記画像信号処理回路との間を電位差により静電容量が変化するバリキャップであることを特徴とするプラズマディスプレイ駆動回路。
4. 請求項３に記載のプラズマディスプレイ駆動回路において、前記アドレス駆動回路と前記画像信号処理回路との間の電位差が大きくなると、前記バリキャップの静電容量が減少することを特徴とするプラズマディスプレイ駆動回路。
5. 請求項１に記載のプラズマディスプレイ駆動回路において、前記容量性素子は、可変容量ダイオードであることを特徴とするプラズマディスプレイ駆動回路。
6. 請求項１ないし５のいずれか１項に記載のプラズマディスプレイ駆動回路において、前記アドレス駆動回路の電源供給を遮断する前記スイッチを複数有することを特徴とするプラズマディスプレイ駆動回路。

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