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Description
本発明は、表示装置に係り、特に、シフトレジスタ回路内蔵の表示装置に関する。 The present invention relates to a display device, and more particularly to a display device with a built-in shift register circuit.
従来より、半導体層に、非晶質シリコン（アモルファスシリコン）を用いる薄膜トランジスタ（以下、ａ−Ｓｉ・ＴＦＴという）を、アクティブ素子として使用する液晶表示装置において、実装コスト及び駆動ＩＣコストの低減と、信頼性向上、あるいは、非表示部分の面積を削減するために、走査線（ゲート線ともいう）を走査するためのシフトレジスタ回路を、画素部のａ−Ｓｉ・ＴＦＴと同時に集積して搭載する、シフトレジスタ内蔵方式が提案されている。（下記、特許文献１参照）
Conventionally, in a liquid crystal display device using a thin film transistor (hereinafter referred to as a-Si.TFT) using amorphous silicon (amorphous silicon) as a semiconductor layer as an active element, a reduction in mounting cost and driving IC cost, In order to improve reliability or reduce the area of a non-display portion, a shift register circuit for scanning a scanning line (also referred to as a gate line) is integrated and mounted simultaneously with the a-Si • TFT in the pixel portion. A shift register built-in method has been proposed. (See
なお、本願発明に関連する先行技術文献としては以下のものがある。
図８は、前述の特許文献１に記載されているシフトレジスタ回路の基本回路を示す回路図である。
図８に示す基本回路１７では、ある時刻ｔ１の時点で、入力端子（ＩＮ３）にスタートパルスあるいは前段の基本回路の走査電圧が入力されると、トランジスタ（Ｔ７）がオンとなり、ノードＮ１にＨｉｇｈレベル（以下、Ｈレベルという）の高電圧（ＶＧＨ）が入力されるので、ノードＮ１がＨレベルに充電され、トランジスタ（Ｔ１）がオン状態となる。
また、入力端子（ＩＮ３）に入力されるスタートパルス、あるいは前段の基本回路の走査電圧はトランジスタ（Ｔ４）のゲートにも入力されるので、トランジスタ（Ｔ４）はオンとなる。これにより、ノードＮ２がＬｏｗレベル（以下、Ｌレベルという）となるので、トランジスタ（Ｔ２）、トランジスタ（Ｔ６）がオフとなる。なお、この時点で、入力端子（ＩＮ４）にはＬレベルが入力されているので、トランジスタ（Ｔ５）、トランジスタ（Ｔ８）もオフとなる。
次の時刻ｔ２の時点で、入力端子（ＩＮ１）に第１クロックが入力され、オン状態のトランジスタ（Ｔ１）は、入力端子（ＩＮ１）に入力される第１クロックを取り込み、対応する走査線に走査電圧（Ｇ（ｎ））を出力する。
また、次の時刻ｔ３の時点で、入力端子（ＩＮ２）に第２クロックが入力され、ノードＮ２がＨレベルとなるので、トランジスタ（Ｔ２）、トランジスタ（Ｔ６）がオンとなる。同時に、入力端子（ＩＮ４）に次段の走査電圧が入力されるので、トランジスタ（Ｔ５）、トランジスタ（Ｔ８）がオンとなる。
これにより、ノードＮ１に、ＶＧＬのＬレベルの低電圧が入力されるので、ノードＮ１がＬレベルとなるとともに、走査電圧（Ｇ（ｎ））がＬレベルとなる。
FIG. 8 is a circuit diagram showing a basic circuit of the shift register circuit described in
In the
Further, since the start pulse input to the input terminal (IN3) or the scanning voltage of the previous basic circuit is also input to the gate of the transistor (T4), the transistor (T4) is turned on. As a result, the node N2 becomes a low level (hereinafter referred to as an L level), so that the transistor (T2) and the transistor (T6) are turned off. At this time, since the L level is input to the input terminal (IN4), the transistor (T5) and the transistor (T8) are also turned off.
At the next time t2, the first clock is input to the input terminal (IN1), and the transistor (T1) in the on state takes in the first clock input to the input terminal (IN1) and applies it to the corresponding scanning line. A scanning voltage (G (n)) is output.
At the next time t3, the second clock is input to the input terminal (IN2), and the node N2 becomes H level, so that the transistors (T2) and (T6) are turned on. At the same time, since the next-stage scanning voltage is input to the input terminal (IN4), the transistor (T5) and the transistor (T8) are turned on.
Thereby, since the low voltage of VGL of L level is input to the node N1, the node N1 becomes L level and the scanning voltage (G (n)) becomes L level.
ａ−Ｓｉ・ＴＦＴは、高温下で、しきい値電圧（Ｖｔｈ）の低下、あるいは、移動度が増加し、低温化でその逆となる特性を持っている。
そのため、高温下の動作や、元々の製造ばらつきによりしきい値電圧（Ｖｔｈ）が低い場合などで、ノードＮ１の電位が上昇した時に、トランジスタ（Ｔ５）、トランジスタ（Ｔ６）のゲート電圧が寄生容量のカップリングにより上昇し、トランジスタ（Ｔ５）あるいはトランジスタ（Ｔ６）のリーク電流によりノードＮ１の電位が低下することが想定される。
そして、ノードＮ１の電圧が低下すれば、トランジスタ（Ｔ１）のオン抵抗が上昇し、走査電圧（Ｇ（ｎ））の電圧レベルが低下するので、画素に十分な書込みが行えなくなる恐れがある。
トランジスタ（Ｔ５）のゲートは次段の基本回路１７の走査電圧出力回路１４の走査電圧出力端子に接続されているため、比較的安定であるが、トランジスタ（Ｔ６）のゲートは、容量素子（Ｃ２）によって保持されているため、トランジスタ（Ｔ５）に比較して不安定であり、もっぱらリーク電流の原因となるのはトランジスタ（Ｔ６）である。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、シフトレジスタ回路を内蔵する表示装置において、シフトレジスタ回路の動作温度範囲、あるいはしきい値電圧のマージンを拡大することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
The a-Si.TFT has a characteristic that the threshold voltage (Vth) decreases or the mobility increases at high temperatures, and vice versa.
Therefore, when the threshold voltage (Vth) is low due to operation at a high temperature or due to original manufacturing variations, when the potential of the node N1 rises, the gate voltages of the transistors (T5) and (T6) become parasitic capacitances. It is assumed that the potential of the node N1 decreases due to the leakage current of the transistor (T5) or the transistor (T6).
If the voltage at the node N1 decreases, the on-resistance of the transistor (T1) increases and the voltage level of the scanning voltage (G (n)) decreases, so that sufficient writing to the pixel may not be possible.
The gate of the transistor (T5) is relatively stable because it is connected to the scanning voltage output terminal of the scanning
The present invention has been made to solve the problems of the prior art, and an object of the present invention is to provide an operating temperature range or threshold voltage of a shift register circuit in a display device incorporating the shift register circuit. It is an object of the present invention to provide a technique capable of expanding the margin of the system.
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）本発明は、複数の画素と、前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、前記シフトレジスタ回路は、複数の基本回路を有し、前記複数の基本回路の各基本回路は、内部のノードが第１電圧レベルの時にクロックを取り込み、走査電圧を出力する走査電圧出力回路と、前記走査電圧出力回路の前記ノードを前記第１電圧レベルに充電するノード充電回路と、前記走査電圧出力回路の前記ノードを前記第１電圧レベルとは電圧レベルが異なる第２電圧レベルに放電するノード放電回路とを有し、一方の電極が前記走査電圧出力回路の前記ノードに接続され、他方の電極に第１基準電圧が入力される安定化容量素子を有する。
（２）本発明は、複数の画素と、前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、前記シフトレジスタ回路は、複数の基本回路を有し、前記複数の基本回路の各基本回路は、内部の第１ノードが第１電圧レベルの時にクロックを取り込み、走査電圧を出力する走査電圧出力回路と、前記走査電圧出力回路の前記第１ノードを前記第１電圧レベルに充電するノード充電回路と、内部の第２ノードが前記第１電圧レベルの時に、前記走査電圧出力回路の前記第１ノードを前記第１電圧レベルとは電圧レベルが異なる第２電圧レベルに放電するノード放電回路とを有し、第１電極が前記ノード放電回路の前記第２ノードに接続され、第２電極に第１基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記第１ノードに接続される安定化トランジスタを有する。
（３）また、本発明は、前述の（２）の表示装置において、前記安定化トランジスタに加えて、一方の電極が前記走査電圧出力回路の前記第１ノードに接続され、他方の電極に第１基準電圧が入力される安定化容量素子とを有する。
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
(1) The present invention includes a plurality of pixels and a scanning line driving circuit that inputs a scanning voltage to the plurality of pixels, and the scanning line driving circuit includes a shift register circuit, the shift device The register circuit includes a plurality of basic circuits, and each basic circuit of the plurality of basic circuits takes in a clock and outputs a scanning voltage when an internal node is at a first voltage level, and the scanning A node charging circuit for charging the node of the voltage output circuit to the first voltage level, and a node discharging circuit for discharging the node of the scanning voltage output circuit to a second voltage level different from the first voltage level A stabilizing capacitance element having one electrode connected to the node of the scanning voltage output circuit and the other electrode receiving a first reference voltage.
(2) The present invention includes a plurality of pixels and a scanning line driving circuit that inputs a scanning voltage to the plurality of pixels, and the scanning line driving circuit includes a shift register circuit, and includes the shift register circuit. The register circuit includes a plurality of basic circuits, and each basic circuit of the plurality of basic circuits takes in a clock and outputs a scanning voltage when an internal first node is at a first voltage level; A node charging circuit for charging the first node of the scan voltage output circuit to the first voltage level; and when the second internal node is at the first voltage level, the first node of the scan voltage output circuit is set to the first voltage level. A node discharge circuit that discharges to a second voltage level different from the first voltage level, the first electrode is connected to the second node of the node discharge circuit, and the first electrode is connected to the first reference voltage. But With the force, it has a stabilizing transistor a control electrode connected to said first node of said scanning voltage output circuit.
(3) Further, according to the present invention, in the display device of (2), in addition to the stabilization transistor, one electrode is connected to the first node of the scanning voltage output circuit, and the other electrode is connected to the first electrode. And a stabilizing capacitor element to which one reference voltage is input.
（４）本発明において、前記走査電圧出力回路は、制御電極が前記ノード（または前記第１ノード）に接続され、第１電極に第１クロックが入力されるとともに、第２電極から前記走査電圧を出力する第１トランジスタと、前記第１トランジスタの前記制御電極と前記第１トランジスタの前記第２電極との間に接続される第１容量素子と、第１電極が前記第１トランジスタの前記第２電極に接続されとともに、第２電極に第１基準電圧が入力され、制御電極に前記ノード放電回路の出力が入力される第２トランジスタとを有する。
（５）本発明において、前記放電回路は、第１電極に前記第１基準電圧とは電圧レベルが異なる第２基準電圧が入力され、第２電極が前記第２トランジスタの前記制御電極に接続される第３トランジスタと、第１電極が前記第３トランジスタの前記第２電極に接続され、第２電極に前記第１基準電圧が入力される第４トランジスタと、前記第４トランジスタの前記第１電極と前記第４トランジスタの前記第２電極との間に接続される第２容量素子と、第１電極が前記走査電圧出力回路の前記ノードに接続され、第２電極に前記第１基準電圧が入力される第５トランジスタと、第１電極が前記走査電圧出力回路の前記ノードに接続され、第２電極に前記第１基準電圧が入力されるとともに、制御電極が前記第３トランジスタの前記第２電極に接続される第６トランジスタとを有し、前記第３トランジスタの制御電極には、第２クロックが入力され、前記第４トランジスタの制御電極には、第３クロックが入力され、前記第５トランジスタの制御電極には、第４クロックが入力される。
(4) In the present invention, the scan voltage output circuit includes a control electrode connected to the node (or the first node), a first clock input to the first electrode, and a scan voltage from the second electrode. , A first capacitor connected between the control electrode of the first transistor and the second electrode of the first transistor, and a first electrode of the first transistor of the first transistor A second transistor connected to the two electrodes, to which the first reference voltage is input to the second electrode, and to which the output of the node discharge circuit is input to the control electrode.
(5) In the present invention, in the discharge circuit, a second reference voltage having a voltage level different from that of the first reference voltage is input to the first electrode, and the second electrode is connected to the control electrode of the second transistor. A third transistor having a first electrode connected to the second electrode of the third transistor, the first electrode receiving the first reference voltage, and the first electrode of the fourth transistor. And the second capacitor connected between the first transistor and the second electrode of the fourth transistor, the first electrode is connected to the node of the scanning voltage output circuit, and the first reference voltage is input to the second electrode. And a first electrode is connected to the node of the scanning voltage output circuit, the first reference voltage is input to a second electrode, and a control electrode is the second electrode of the third transistor. Close to The second transistor is input to the control electrode of the third transistor, the third clock is input to the control electrode of the fourth transistor, and the control of the fifth transistor is performed. A fourth clock is input to the electrodes.
（６）本発明において、前記充電回路は、第１電極に前記第２基準電圧が入力され、第２電極が前記ノードに接続される第７トランジスタを有し、前記第７トランジスタの制御電極には、前記第３クロックが入力される。
（７）本発明において、ｎを１以上の整数とするとき、｛４（ｎ−１）＋１｝番目の基本回路に入力される前記第１クロックは第１基本クロック、前記第２クロックは第３基本クロックであり、｛４（ｎ−１）＋２｝番目の基本回路に入力される前記第１クロックは第２基本クロック、前記第２クロックは第４基本クロックであり、｛４（ｎ−１）＋３｝番目の基本回路に入力される前記第１クロックは前記第３基本クロック、前記第２クロックは前記第１基本クロックであり、｛４（ｎ−１）＋４｝番目の基本回路に入力される前記第１クロックは前記第４基本クロック、前記第２クロックは前記第２基本クロックであり、前記各基本回路に入力される前記第３クロックはスタートパルスあるいは前段の基本回路から出力される走査電圧であり、前記各基本回路に入力される前記第４クロックは次々段の基本回路から出力される走査電圧であり、前記第１基本クロックないし前記第４基本クロックは、４相の互いに位相が異なるクロックである。
(6) In the present invention, the charging circuit includes a seventh transistor in which the second reference voltage is input to the first electrode, the second electrode is connected to the node, and the control electrode of the seventh transistor Is supplied with the third clock.
(7) In the present invention, when n is an integer greater than or equal to 1, the first clock input to the {4 (n−1) +1} th basic circuit is the first basic clock, and the second clock is the second clock. 3 basic clocks, the first clock input to the {4 (n−1) +2} th basic circuit is the second basic clock, the second clock is the fourth basic clock, and {4 (n− 1) The first clock inputted to the +3} basic circuit is the third basic clock, the second clock is the first basic clock, and the {4 (n−1) +4} basic circuit The first clock input is the fourth basic clock, the second clock is the second basic clock, and the third clock input to each basic circuit is output from a start pulse or a previous basic circuit. With scanning voltage The fourth clock input to each basic circuit is a scanning voltage output from the subsequent basic circuit, and the first basic clock to the fourth basic clock are four-phase clocks having different phases. It is.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、動作温度範囲、あるいは、しきい値電圧マージンを拡大することが可能となり、信頼性低下の問題がなく、高効率と安定動作を実現することが可能となる。
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
According to the display device of the present invention, the operating temperature range or the threshold voltage margin can be expanded, and there is no problem of lowering reliability, and high efficiency and stable operation can be realized.
以下、本発明を液晶表示装置に適用した実施例を図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１は、本発明の実施例１の液晶表示装置の全体構成を示す概略図である。
本実施例の表示装置は、表示部１と駆動ドライバ２を有し、ガラス基板上に形成された表示部１には、画素部４がマトリクス状に配置されている。
画素部４は、信号線（映像線、ドレイン線ともいう）６と走査線（ゲート線ともいう）５の交差部に、アクティブ素子を構成する薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）７が存在する構造となっており、薄膜トランジスタ７のゲートには走査線５が、第１電極（ドレインまたはソース）には信号線６が、第２電極（ソースまたはドレイン）には画素電極８が各々接続されている。なお、薄膜トランジスタ７の第１電極と第２電極を区別して説明するが、両者に機能上の差はない。
画素電極８と対向電極１０との間には液晶層が挟持されるので、画素電極８と対向電極１０との間には液晶容量９が存在する。対向電極１０は、図示しない対向電極駆動回路によって、所定の電位に保持されている。
なお、図示は省略するが、画素電極８と対向電極１０との間には保持容量も存在する。また、本実施例では、一般的な縦電界方式の液晶表示装置について説明するが、本発明は走査線の駆動回路に係るものであり、横電界方式の液晶表示装置や、有機ＥＬ等、走査線を走査することによって画像を表示するような、マトリクス型の表示装置には全て適用可能である。
Hereinafter, embodiments in which the present invention is applied to a liquid crystal display device will be described in detail with reference to the drawings.
In all the drawings for explaining the embodiments, parts having the same functions are given the same reference numerals, and repeated explanation thereof is omitted.
[Example 1]
FIG. 1 is a schematic diagram showing an overall configuration of a liquid crystal display device according to
The display device of this embodiment includes a
The pixel unit 4 has a structure in which a thin film transistor (TFT) 7 constituting an active element exists at an intersection of a signal line (also referred to as video line or drain line) 6 and a scanning line (also referred to as gate line) 5. The
Since a liquid crystal layer is sandwiched between the
Although illustration is omitted, a storage capacitor also exists between the
本実施例では、駆動ドライバ２は単結晶シリコン等を用いた個別の集積回路（一般の半導体チップ）であり、ガラス基板上に設けられた端子部に直接、または、フレキシブル基板等を介して接続される。この駆動ドライバ２は、図示しない制御回路からの信号を受け、信号線６に対して表示信号を、シフトレジスタ回路１１に対してシフトレジスタ制御信号群１２を各々出力する。
一方、シフトレジスタ回路１１は、薄膜トランジスタ７と同様の構造を持つ、即ち、半導体層として非晶質シリコン（アモルファスシリコン）を用いる薄膜トランジスタ（ＭＯＳトランジスタ）を複数用いて構成され、表示部１と同時にガラス基板上に形成される。
なお、図１では、駆動ドライバ２は１チップのドライバＩＣであるが、データ出力回路２−１と、シフトレジスタ制御回路２−２を個別のＩＣで構成することも考えられる。その場合のブロック図を図２に示す。
また、シフトレジスタ回路１１を、表示部１の両側に配置する例について、図３に概略図を示す。
図３に示す表示装置では、表示部１と、駆動ドライバ２と、表示部１の一方の片側に設けたシフトレジスタ回路１１Ａと、表示部１の他方の片側に設けたシフトレジスタ回路１１Ｂを有する。シフトレジスタ回路１１Ａは奇数ラインを、シフトレジスタ回路１１Ｂは偶数ラインを各々駆動するよう構成されている。
このように構成することにより、ガラス基板上に形成される回路の信号線６の延在方向の配置幅を広げることが可能になり、レイアウトの自由度が向上する。
In this embodiment, the
On the other hand, the shift register circuit 11 has a structure similar to that of the thin film transistor 7, that is, includes a plurality of thin film transistors (MOS transistors) using amorphous silicon (amorphous silicon) as a semiconductor layer. Formed on a substrate.
In FIG. 1, the
FIG. 3 shows a schematic diagram of an example in which the shift register circuit 11 is arranged on both sides of the
The display device shown in FIG. 3 includes a
With this configuration, it is possible to increase the arrangement width in the extending direction of the
図４は、前記シフトレジスタ回路１１のブロック図である。
シフトレジスタ回路１１は、基本回路１７を複数段接続して構成される。１番目の走査線（Ｇ１）を駆動する基本回路を基本回路（１７−１）、２番目の走査線Ｇ２を駆動する基本回路を基本回路（１７−２）というように、以下同様に全ての走査線に対して基本回路が接続されている。
各基本回路は、ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＶＩＮ１、ＶＩＮ２の入力端子と、ＯＵＴの出力端子を有する。
シフトレジスタ回路１１に入力される、シフトレジスタ制御信号群１２は、以下の７つである。即ち、４相の互いに位相の異なる基本クロックＣＫ１〜ＣＫ４と、スタートパルス（ＣＫＳ）と、ＶＧＨのＨレベルの電圧と、ＶＧＬのＬレベルの電圧である。各々の波形については後述する。
基本回路（１７−１）の入力端子（ＩＮ１）には基本クロック（ＣＫ１）が入力され、以下、基本回路（１７−２）の入力端子（ＩＮ１）には基本クロック（ＣＫ２）が、基本回路（１７−３）の入力端子（ＩＮ１）には基本クロック（ＣＫ３）が、基本回路（１７−４）の入力端子（ＩＮ１）には基本クロック（ＣＫ４）が、基本回路（１７−５）の入力端子（ＩＮ１）には基本クロック（ＣＫ１）が入力される。即ち、各基本回路１７の第１の入力端子（ＩＮ１）には、各基本クロック（ＣＫ１〜ＣＫ４）が順次入力される（５番目以降の基本回路１７では再び基本クロック（ＣＫ１）に戻り、４つ毎に繰り返す）。
FIG. 4 is a block diagram of the shift register circuit 11.
The shift register circuit 11 is configured by connecting a plurality of
Each basic circuit has IN1, IN2, IN3, IN4, VIN1, and VIN2 input terminals and an OUT output terminal.
The shift register
The basic clock (CK1) is input to the input terminal (IN1) of the basic circuit (17-1). Hereinafter, the basic clock (CK2) is input to the input terminal (IN1) of the basic circuit (17-2). The basic clock (CK3) is input to the input terminal (IN1) of (17-3), the basic clock (CK4) is input to the input terminal (IN1) of the basic circuit (17-4), and the basic circuit (17-5). The basic clock (CK1) is input to the input terminal (IN1). That is, the basic clocks (CK1 to CK4) are sequentially input to the first input terminal (IN1) of each basic circuit 17 (the fifth and subsequent
基本回路（１７−１）の入力端子（ＩＮ２）には基本クロック（ＣＫ３）が、基本回路（１７−２）の入力端子（ＩＮ２）には基本クロック（ＣＫ４）が、基本回路（１７−３）の入力端子（ＩＮ２）には基本クロック（ＣＫ１）が、基本回路（１７−４）の入力端子（ＩＮ２）には基本クロック（ＣＫ２）が、基本回路（１７−５）の入力端子（ＩＮ２）には基本クロック（ＣＫ３）が入力される。
即ち、各基本回路の入力端子（ＩＮ１）に入力されるクロックをｉ番目の基本クロック（ＣＫｉ）とすると、入力端子（ＩＮ２）にはクロック｛ＣＫ（ｉ＋２）｝が入力される。但し、ｉ＝３のときは、入力端子（ＩＮ２）には基本クロック（ＣＫ１）が、ｉ＝４のときは、入力端子（ＩＮ２）には基本クロック（ＣＫ２）が各々入力される。
入力端子（ＩＮ３）には、１番目の基本回路（１７−１）を除いては、直前の基本回路の出力端子（ＯＵＴ）が出力される走査電圧（Ｇ（ｎ−１））が入力される。基本回路（１７−１）には、スタートパルス（ＣＫＳ）が入力される。
入力端子（ＩＮ４）には、次々段の基本回路１７の出力端子（ＯＵＴ）から出力される走査電圧（Ｇ（ｎ＋２））が入力される。
入力端子（ＶＩＮ１）には、全ての基本回路共通で、ＶＧＨのＨレベルの電圧が、入力端子（ＶＩＮ２）には、同様に、ＶＧＬのＬレベルの電圧が入力される。
各基本回路１７の出力端子（ＯＵＴ）から出力される走査電圧（Ｇ（ｎ））は、前述したように互いの基本回路に入力されるとともに、対応する走査線５に各々出力される。
The basic clock (CK3) is input to the input terminal (IN2) of the basic circuit (17-1), and the basic clock (CK4) is input to the input terminal (IN2) of the basic circuit (17-2). ) Input terminal (IN2), the basic clock (CK1) is input to the input terminal (IN2) of the basic circuit (17-4), and the basic clock (CK2) is input to the input terminal (IN2) of the basic circuit (17-5). ) Is input with the basic clock (CK3).
That is, if the clock input to the input terminal (IN1) of each basic circuit is the i-th basic clock (CKi), the clock {CK (i + 2)} is input to the input terminal (IN2). However, when i = 3, the basic clock (CK1) is input to the input terminal (IN2), and when i = 4, the basic clock (CK2) is input to the input terminal (IN2).
Except for the first basic circuit (17-1), the scanning voltage (G (n-1)) output from the output terminal (OUT) of the immediately preceding basic circuit is input to the input terminal (IN3). The A start pulse (CKS) is input to the basic circuit (17-1).
The scanning voltage (G (n + 2)) output from the output terminal (OUT) of the next-stage
The VGH H-level voltage is input to the input terminal (VIN1), and the VGL L-level voltage is input to the input terminal (VIN2).
The scanning voltage (G (n)) output from the output terminal (OUT) of each
図５−１は、図４に示す基本回路１７の回路構成を示す回路図である。
基本回路１７は、走査電圧出力回路１４と、ノード充電回路１５と、ノード放電回路１６の３つの回路で構成される。
走査電圧出力回路１４は、薄膜トランジスタ（Ｔ１，Ｔ２）と、容量素子（Ｃ１）とで構成される。また、ノード充電回路１５は、薄膜トランジスタ（Ｔ７）で構成され、ノード放電回路１６は、薄膜トランジスタ（Ｔ３，Ｔ４，Ｔ５，Ｔ６）と、容量素子（Ｃ２）とで構成される。
薄膜トランジスタ（Ｔ１）の第１電極（ドレイン）は入力端子（ＩＮ１）に接続され、ゲート（制御電極）は容量素子（Ｃ１）の一方の電極とノードＮ１に接続され、第２電極（ソース）は容量素子（Ｃ１）の他方の電極に各々接続されると共に、出力端子（ＯＵＴ）に接続される。
容量素子（Ｃ１）は、薄膜トランジスタ（Ｔ１）の制御電極と第２電極との間に接続される。
薄膜トランジスタ（Ｔ２）の第１電極は薄膜トランジスタ（Ｔ１）の第２電極に接続され、ゲートはノードＮ２に接続され、第２電極は入力端子（ＶＩＮ２）に各々接続される。
薄膜トランジスタ（Ｔ３）の第１電極は入力端子（ＶＩＮ１）に接続され、ゲートは入力端子（ＩＮ２）に接続され、第２電極はノードＮ２に各々接続される。
薄膜トランジスタ（Ｔ４）の第１電極はノードＮ２に接続され、ゲートは入力端子（ＩＮ３）に接続され、第２電極は入力端子（ＶＩＮ２）に各々接続される。
容量素子（Ｃ２）は、薄膜トランジスタ（Ｔ４）の第１電極と第２電極との間、即ち、ノードＮ２と入力端子（ＶＩＮ２）との間に接続される。
薄膜トランジスタ（Ｔ５）の第１電極はノードＮ１に接続され、ゲートは入力端子（ＩＮ４）に接続され、第２電極は入力端子（ＶＩＮ２）に各々接続される。
薄膜トランジスタ（Ｔ６）の第１電極はノードＮ１に接続され、ゲートはノードＮ２に接続され、第２電極は入力端子（ＶＩＮ２）に各々接続される。
薄膜トランジスタ（Ｔ７）の第１電極は入力端子（ＶＩＮ１）に接続され、ゲートは第３の入力端子（ＩＮ３）に接続され、第２電極はノードＮ１に各々接続される。
安定化容量素子（Ｃｓ）は、ノードＮ１と入力端子（ＶＩＮ２）との間に接続される。
FIG. 5A is a circuit diagram showing a circuit configuration of the
The
The scanning
The first electrode (drain) of the thin film transistor (T1) is connected to the input terminal (IN1), the gate (control electrode) is connected to one electrode of the capacitor (C1) and the node N1, and the second electrode (source) is Each of the capacitors is connected to the other electrode of the capacitor (C1) and to the output terminal (OUT).
The capacitive element (C1) is connected between the control electrode and the second electrode of the thin film transistor (T1).
The first electrode of the thin film transistor (T2) is connected to the second electrode of the thin film transistor (T1), the gate is connected to the node N2, and the second electrode is connected to the input terminal (VIN2).
The first electrode of the thin film transistor (T3) is connected to the input terminal (VIN1), the gate is connected to the input terminal (IN2), and the second electrode is connected to the node N2.
The first electrode of the thin film transistor (T4) is connected to the node N2, the gate is connected to the input terminal (IN3), and the second electrode is connected to the input terminal (VIN2).
The capacitive element (C2) is connected between the first electrode and the second electrode of the thin film transistor (T4), that is, between the node N2 and the input terminal (VIN2).
The first electrode of the thin film transistor (T5) is connected to the node N1, the gate is connected to the input terminal (IN4), and the second electrode is connected to the input terminal (VIN2).
The first electrode of the thin film transistor (T6) is connected to the node N1, the gate is connected to the node N2, and the second electrode is connected to the input terminal (VIN2).
The first electrode of the thin film transistor (T7) is connected to the input terminal (VIN1), the gate is connected to the third input terminal (IN3), and the second electrode is connected to the node N1.
The stabilizing capacitor element (Cs) is connected between the node N1 and the input terminal (VIN2).
以下の説明において、各薄膜トランジスタ（ＭＯＳトランジスタ）はｎ型であることを前提に説明するが、ｐ型を用いても、本発明と同様の手段を用いれば、回路設計は容易である。また、以下の説明において、Ｖｔｈ（Ｔａ）は薄膜トランジスタ（Ｔａ）のしきい値電圧を示す（ａは自然数）。
図５に示すシフトレジスタ回路１１の動作を図６のタイミングチャートを用いて説明する。
図６において、ＣＫ１〜ＣＫ４は第１ないし第４の基本クロック、ＣＫＳはスタートパルスであり、Ｎ１（１）は基本回路（１７−１）におけるノードＮ１の電圧波形、Ｎ２（１）は基本回路（１７−１）におけるノードＮ２の電圧波形、Ｇ１は基本回路（１７−１）における出力端子（ＯＵＴ）から出力される電圧波形を各々示す。Ｎ１（２）、Ｎ２（２）、Ｇ２も同様に基本回路（１７−２）における各点の電圧波形を各々示す。
図６の時刻ｔ０より、１走査期間が開始される。
時刻ｔ０に先立つ時刻ｔ（ｎ）において、スタートパルス（ＣＫＳ）がＨレベルとなる。スタートパルス（ＣＫＳ）は基本回路（１７−１）の入力端子（ＩＮ３）に入力されているので、基本回路（１７−１）の薄膜トランジスタ（Ｔ７）はオン状態となる。
これによって、ノードＮ１は充電され、ノードＮ１の電圧は概ね（ＶＧＨ−Ｖｔｈ（Ｔ１））となり、薄膜トランジスタ（Ｔ１）をオン状態にする。同時に、薄膜トランジスタ（Ｔ４）もオン状態となり、ノードＮ２の電圧を概ねＬレベルの電圧（ＶＧＬ）まで放電する。
In the following description, each thin film transistor (MOS transistor) will be described on the assumption that it is n-type. However, even if p-type is used, circuit design is easy if the same means as in the present invention is used. In the following description, Vth (Ta) represents the threshold voltage of the thin film transistor (Ta) (a is a natural number).
The operation of the shift register circuit 11 shown in FIG. 5 will be described with reference to the timing chart of FIG.
In FIG. 6, CK1 to CK4 are first to fourth basic clocks, CKS is a start pulse, N1 (1) is a voltage waveform of the node N1 in the basic circuit (17-1), and N2 (1) is a basic circuit. A voltage waveform at the node N2 in (17-1) and G1 indicate a voltage waveform output from the output terminal (OUT) in the basic circuit (17-1), respectively. N1 (2), N2 (2), and G2 similarly indicate voltage waveforms at respective points in the basic circuit (17-2).
One scanning period starts from time t0 in FIG.
At time t (n) prior to time t0, the start pulse (CKS) becomes H level. Since the start pulse (CKS) is input to the input terminal (IN3) of the basic circuit (17-1), the thin film transistor (T7) of the basic circuit (17-1) is turned on.
Accordingly, the node N1 is charged, and the voltage of the node N1 becomes approximately (VGH−Vth (T1)), and the thin film transistor (T1) is turned on. At the same time, the thin film transistor (T4) is also turned on, and the voltage at the node N2 is discharged to a voltage of approximately L level (VGL).
ノードＮ２は、この直前までＨレベルとなっている。これは、時刻ｔ（ｎ−１）において、入力端子（ＩＮ２）に入力される基本クロック（ＣＫ３）がＨレベルとなるため、薄膜トランジスタ（Ｔ３）がオン状態となり、容量素子（Ｃ２）が概ねＨレベルの電圧（ＶＧＨ）まで充電されているためである。
時刻ｔ０において、スタートパルス（ＣＫＳ）がＬレベルとなり、薄膜トランジスタ（Ｔ７）と薄膜トランジスタ（Ｔ４）がオフ状態となると共に、基本回路（１７−１）の入力端子（ＩＮ１）に入力される基本クロック（ＣＫ１）がＨレベルとなる。
このとき、薄膜トランジスタ（Ｔ１）はオン状態であるため、出力端子（ＯＵＴ）をＨレベルまで引き上げる。このとき、容量素子（Ｃ１）によるブートストラップ効果により、ノードＮ１の電圧は、下記（１）式の電圧値まで引き上げられる。
（ＶＧＨ−Ｖｔｈ（Ｔ１））＋ＶＧＨ×（Ｃ１／（Ｃ１＋Ｃｐ＋Ｃｓ））
・・・・・・・・・・・・・・・・・・・・・ （１）
ここで、Ｃｐは不図示の寄生容量の容量値を示す。寄生容量としては、例えば、薄膜トランジスタ（Ｔ７）のゲートと第１電極との間の容量等がある。
容量素子（Ｃ１）の容量値を、前述の寄生容量Ｃｐと安定化容量素子（Ｃｓ）を勘案して、しきい値による電圧低下をカバーできるような値に設定しておけば、薄膜トランジスタ（Ｔ１）のゲートの電圧は、ＶＧＨの電圧よりも高い値となり、出力端子（ＯＵＴ）にはＶＧＨの電圧が出力される。
安定化容量素子（Ｃｓ）の働きについては後述する。
The node N2 is at the H level until just before this. This is because at time t (n−1), the basic clock (CK3) input to the input terminal (IN2) is at the H level, so that the thin film transistor (T3) is turned on and the capacitor (C2) is approximately H. This is because the battery is charged up to the level voltage (VGH).
At time t0, the start pulse (CKS) becomes L level, the thin film transistor (T7) and the thin film transistor (T4) are turned off, and a basic clock (IN1) input to the input terminal (IN1) of the basic circuit (17-1) CK1) becomes H level.
At this time, since the thin film transistor (T1) is in an on state, the output terminal (OUT) is pulled up to the H level. At this time, the voltage of the node N1 is raised to the voltage value of the following equation (1) by the bootstrap effect by the capacitive element (C1).
(VGH−Vth (T1)) + VGH × (C1 / (C1 + Cp + Cs))
(1)
Here, Cp indicates a capacitance value of a parasitic capacitance (not shown). Examples of the parasitic capacitance include a capacitance between the gate of the thin film transistor (T7) and the first electrode.
If the capacitance value of the capacitive element (C1) is set to a value that can cover the voltage drop due to the threshold value in consideration of the parasitic capacitance Cp and the stabilizing capacitive element (Cs), the thin film transistor (T1) ) Has a higher voltage than the VGH voltage, and the VGH voltage is output to the output terminal (OUT).
The function of the stabilization capacitor element (Cs) will be described later.
次の時刻ｔ１において、基本クロック（ＣＫ１）がＬレベルとなる。このとき、薄膜トランジスタ（Ｔ１）はオン状態であるので、出力端子（ＯＵＴ）もＬレベルとなる。
次の時刻ｔ２において、次々段の出力端子（ＯＵＴ）からＨレベルの走査電圧（Ｇ３）が出力され、第４の入力端子（ＩＮ４）に入力される。すると、薄膜トランジスタ（Ｔ５）がオン状態となり、ノードＮ１の電荷を放電し、ノードＮ１の電位をＬレベルまで引き下げ、薄膜トランジスタ（Ｔ１）をオフ状態とする。
また、この時刻ｔ２において、入力端子（ＩＮ２）に入力される基本クロック（ＣＫ３）も同時にＨレベルとなり、ノードＮ２もＨレベルとなる。すると、薄膜トランジスタ（Ｔ２）はオン状態となり、出力端子（ＯＵＴ）とＬレベルの電圧が供給される入力端子（ＶＩＮ２）とを接続する。同時に、薄膜トランジスタ（Ｔ６）もオン状態となり、ノードＮ１と入力端子（ＶＩＮ２）とを接続する。
これによって、ノードＮ１はＶＧＬのＬレベルの電圧となり、次に入力端子（ＩＮ３）にＨレベルのパルス（スタートパルス（ＣＫＳ））が入力されるまで、出力端子（ＯＵＴ）はＬレベルを保つ。
次の時刻ｔ３では、次々段の出力端子（ＯＵＴ）から出力される走査電圧（Ｇ３）がＬレベルとなり、第４の入力端子（ＩＮ４）もＬレベルとなる。すると、薄膜トランジスタ（Ｔ５）はオフ状態となる。しかし、ノードＮ２は依然としてＨレベルであるため、薄膜トランジスタ（Ｔ２）と薄膜トランジスタ（Ｔ６）とはオン状態を保ち、ノードＮ１を安定にＬレベルに保つ。このノードＮ２は、次に第３の入力端子（ＩＮ３）にＨレベルのパルス（スタートパルス（ＣＫＳ））が入力されるまでの間、Ｈレベルを保つ。以下、同様の動作を繰り返して走査が進行していく。
At the next time t1, the basic clock (CK1) becomes L level. At this time, since the thin film transistor (T1) is on, the output terminal (OUT) is also at the L level.
At the next time t2, the H-level scanning voltage (G3) is output from the output terminal (OUT) at the next stage and input to the fourth input terminal (IN4). Then, the thin film transistor (T5) is turned on, the charge of the node N1 is discharged, the potential of the node N1 is lowered to the L level, and the thin film transistor (T1) is turned off.
At time t2, the basic clock (CK3) input to the input terminal (IN2) is also at the H level, and the node N2 is also at the H level. Then, the thin film transistor (T2) is turned on to connect the output terminal (OUT) and the input terminal (VIN2) to which the L level voltage is supplied. At the same time, the thin film transistor (T6) is turned on to connect the node N1 and the input terminal (VIN2).
As a result, the voltage at the node N1 becomes an L level voltage of VGL, and the output terminal (OUT) is kept at the L level until an H level pulse (start pulse (CKS)) is next input to the input terminal (IN3).
At the next time t3, the scanning voltage (G3) output from the output terminal (OUT) at the next stage becomes L level, and the fourth input terminal (IN4) also becomes L level. Then, the thin film transistor (T5) is turned off. However, since the node N2 is still at the H level, the thin film transistor (T2) and the thin film transistor (T6) are kept on, and the node N1 is stably kept at the L level. This node N2 is kept at the H level until the H level pulse (start pulse (CKS)) is next inputted to the third input terminal (IN3). Thereafter, the scanning is advanced by repeating the same operation.
安定化容量素子（Ｃｓ）の働きについて以下に述べる。
出力端子（ＯＵＴ）が、ＶＧＬのＬレベルの電圧を保持すべき期間中は、これまで述べた回路の働きにより、薄膜トランジスタ（Ｔ１）はオフ状態を保っている（たとえば基本回路（１７−１）における時刻ｔ２以降ではノードＮ１はＬレベルとなっている）。
しかし、入力端子（ＩＮ１）に入力される基本クロックのＬレベルからＨレベルの立ち上がり時に、薄膜トランジスタ（Ｔ１）の第１電極とゲート間との間の寄生容量によって、ノードＮ１の電圧が上昇し、本来遮断すべきである基本クロック（たとえば基本回路（１７−１）における時刻ｔ４における基本クロックＣＫ１）を、僅かに出力端子（ＯＵＴ）に伝達してしまう恐れがある（たとえば基本回路（１７−１）において時刻ｔ４に出力端子（ＯＵＴ）からＨレベルの走査電圧（Ｇ１）を出力してしまう恐れがある）。
特に、薄膜トランジスタ（Ｔ１）に、半導体層が非晶質シリコン（アモルファスシリコン）からなるａ−Ｓｉ・ＴＦＴを用いた場合には、高温環境下においてしきい値電圧（Ｖｔｈ）が低下する傾向にあるため、このような不具合が発生しやすい。
これを防止するために、本実施例では、ノードＮ１と、ＶＧＬのＬレベルの電圧が入力される入力端子（ＶＩＮ２）との間に、安定化容量素子（Ｃｓ）が設けられる。この安定化容量素子（Ｃｓ）が存在することで、ノードＮ１の電圧上昇を抑制することができ、前述のような不具合を防止し、動作可能な温度範囲を拡大することができる。
但し、高温環境下における動作不具合の恐れは他にもある。
先に述べた時刻ｔ０において、入力端子（ＩＮ１）に入力される基本クロック（ＣＫ１）が、ＬレベルからＨレベルに変化し、ノードＮ１の電圧を上昇させるとき、薄膜トランジスタ（Ｔ６）の第１電極とゲートとの間の寄生容量によって、ノードＮ２の電圧が僅かに上昇する。
このタイミングでノードＮ２の電圧が上昇し、薄膜トランジスタ（Ｔ６）の抵抗が低下すると、ノードＮ１の電荷が薄膜トランジスタ（Ｔ６）を通して、ＶＧＬのＬレベル電圧へとリークしてしまい、薄膜トランジスタ（Ｔ１）の抵抗値が上昇する。これによって、出力端子（ＯＵＴ）の電圧が低下してしまう恐れがある。
安定化容量素子（Ｃｓ）は、前述したノードＮ１の電位が薄膜トランジスタ（Ｔ６）のリーク電流により低下するのを防止することができる。
The function of the stabilizing capacitor element (Cs) will be described below.
During the period in which the output terminal (OUT) should hold the VGL L level voltage, the thin film transistor (T1) is kept off by the operation of the circuit described so far (for example, the basic circuit (17-1)). The node N1 is at the L level after the time t2 in FIG.
However, when the basic clock input to the input terminal (IN1) rises from the L level to the H level, the voltage at the node N1 rises due to the parasitic capacitance between the first electrode and the gate of the thin film transistor (T1), There is a possibility that the basic clock that should be cut off (for example, the basic clock CK1 at time t4 in the basic circuit (17-1)) is slightly transmitted to the output terminal (OUT) (for example, the basic circuit (17-1). ) At time t4, there is a possibility that the H level scanning voltage (G1) is output from the output terminal (OUT).
In particular, when an a-Si TFT having a semiconductor layer made of amorphous silicon (amorphous silicon) is used for the thin film transistor (T1), the threshold voltage (Vth) tends to decrease in a high temperature environment. Therefore, such a problem is likely to occur.
In order to prevent this, in this embodiment, a stabilizing capacitor element (Cs) is provided between the node N1 and the input terminal (VIN2) to which the L level voltage of VGL is input. Due to the presence of the stabilizing capacitor element (Cs), it is possible to suppress the voltage increase at the node N1, to prevent the above-described problems, and to expand the operable temperature range.
However, there are other fears of operation failures in high temperature environments.
When the basic clock (CK1) input to the input terminal (IN1) changes from the L level to the H level at the time t0 described above to raise the voltage of the node N1, the first electrode of the thin film transistor (T6) The voltage at the node N2 slightly increases due to the parasitic capacitance between the gate and the gate.
When the voltage at the node N2 increases and the resistance of the thin film transistor (T6) decreases at this timing, the charge at the node N1 leaks through the thin film transistor (T6) to the L level voltage of VGL, and the resistance of the thin film transistor (T1). The value rises. As a result, the voltage at the output terminal (OUT) may decrease.
The stabilizing capacitor element (Cs) can prevent the potential of the node N1 described above from being lowered due to the leakage current of the thin film transistor (T6).
［実施例２］
前述したように、入力端子（ＩＮ１）に接続された基本クロック（ＣＫ１）が、ＬレベルからＨレベルに変化し、ノードＮ１の電圧を上昇させるとき、薄膜トランジスタ（Ｔ６）の第１電極とゲートとの間の寄生容量によって、ノードＮ２の電圧が僅かに上昇し、出力端子（ＯＵＴ）の電圧が低下してしまう恐れがあるが、安定化容量素子（Ｃｓ）だけでは、この現象の対策は不十分である恐れがあるので、本実施例では、安定化ＭＯＳトランジスタ（Ｔｓ）を設け、前述したノードＮ１の電位が薄膜トランジスタ（Ｔ６）のリーク電流により低下するのを防止するようにしたものである。
図７は、本発明の実施例２のシフトレジスタ回路の基本回路１７の回路構成を示す回路図である。基本的な動作は、前述の実施例１と同様であるので、詳細は割愛する。
図７に示す基本回路１７は、安定化容量素子（Ｃｓ）が省略され、安定化薄膜トランジスタ（Ｔｓ）が付加されている点で、図５−１に示す基本回路１７と相違する。
安定化薄膜トランジスタ（Ｔｓ）の第１電極はノードＮ２に接続され、ゲートはノードＮ１に接続され、第２電極は入力端子（ＶＩＮ２）に各々接続されている。
したがって、ノードＮ１の電圧が上昇しようとすると、安定化薄膜トランジスタ（Ｔｓ）のゲート電圧が上昇し、抵抗値が下がる。そうすると、ノードＮ２に、ＶＧＬのＬレベルの電圧を入力し、ノードＮ２の電圧が上昇するのを防止し、薄膜トランジスタ（Ｔ６）の抵抗値を低下させないように働く。
このため、先に述べた、ノードＮ１の電位が薄膜トランジスタ（Ｔ６）のリーク電流により低下するのを抑制することができ、薄膜トランジスタ（Ｔ１）の抵抗値上昇を防止することができる。この働きによって、高温環境下でも安定した動作が可能となる。
[Example 2]
As described above, when the basic clock (CK1) connected to the input terminal (IN1) changes from the L level to the H level and raises the voltage of the node N1, the first electrode and the gate of the thin film transistor (T6) There is a risk that the voltage at the node N2 slightly increases and the voltage at the output terminal (OUT) decreases due to the parasitic capacitance between them, but the stabilization capacitor element (Cs) alone is not a countermeasure for this phenomenon. In this embodiment, a stabilizing MOS transistor (Ts) is provided to prevent the potential of the node N1 from being lowered due to the leakage current of the thin film transistor (T6). .
FIG. 7 is a circuit diagram showing a circuit configuration of the
The
The first electrode of the stabilized thin film transistor (Ts) is connected to the node N2, the gate is connected to the node N1, and the second electrode is connected to the input terminal (VIN2).
Therefore, when the voltage at the node N1 is increased, the gate voltage of the stabilized thin film transistor (Ts) is increased and the resistance value is decreased. Then, an L level voltage of VGL is input to the node N2, and the voltage of the node N2 is prevented from increasing, and the resistance value of the thin film transistor (T6) is prevented from decreasing.
Therefore, it is possible to suppress the decrease in the potential of the node N1 due to the leakage current of the thin film transistor (T6) described above, and it is possible to prevent the resistance value of the thin film transistor (T1) from increasing. This function enables stable operation even in a high temperature environment.
なお、前述の説明から明らかなように、本発明の基本回路１７において、安定化容量素子（Ｃｓ）と、安定化薄膜トランジスタ（Ｔｓ）の２つを設けることも可能である。
また、薄膜トランジスタ（Ｔ３）の第１電極を入力端子（ＶＩＮ１）に接続し、ゲートを第２の入力端子（ＩＮ２）に各々接続する代わりに、図５−２に示すように、薄膜トランジスタ（Ｔ３）の第１電極とゲートとを接続し、第１電極を入力端子（ＩＮ２）に接続するようにしてもよい。
同様に、薄膜トランジスタ（Ｔ７）の第１電極を入力端子（ＶＩＮ１）に接続し、ゲートを入力端子（ＩＮ３）に各々接続する代わりに、図５−３に示すように、薄膜トランジスタ（Ｔ７）の第１電極とゲートとを接続し、第１電極を入力端子（ＩＮ３）に接続するようにしてもよい。
また、前述の説明では、薄膜トランジスタは、半導体層が、非晶質シリコン（アモルファスシリコン）からなるＭＯＳトランジスタについて説明したが、有機ＴＦＴ等のトランジスタでも、同様の課題を有しているので、本発明は、有機ＴＦＴ等を使用するシフトレジスタ回路にも同様に適用可能である。
以上説明したように、本実施例のシフトレジスタ回路によれば、広範囲な温度環境下で安定して動作可能となるので、信頼性低下の問題がなく、高効率と安定動作を実現できる。これにより、広範囲な温度環境下で安定して動作可能な表示装置を提供することが可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
As is clear from the above description, in the
Instead of connecting the first electrode of the thin film transistor (T3) to the input terminal (VIN1) and connecting the gate to the second input terminal (IN2), the thin film transistor (T3) as shown in FIG. The first electrode may be connected to the gate, and the first electrode may be connected to the input terminal (IN2).
Similarly, instead of connecting the first electrode of the thin film transistor (T7) to the input terminal (VIN1) and connecting the gate to the input terminal (IN3), as shown in FIG. One electrode and the gate may be connected, and the first electrode may be connected to the input terminal (IN3).
In the above description, the thin film transistor has been described as a MOS transistor whose semiconductor layer is made of amorphous silicon (amorphous silicon). However, a transistor such as an organic TFT has the same problem. Is similarly applicable to a shift register circuit using an organic TFT or the like.
As described above, according to the shift register circuit of the present embodiment, it is possible to operate stably under a wide range of temperature environments, so that there is no problem of reliability deterioration and high efficiency and stable operation can be realized. Accordingly, it is possible to provide a display device that can operate stably in a wide range of temperature environments.
As mentioned above, the invention made by the present inventor has been specifically described based on the above embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Of course.
１ 表示部
２ 駆動ドライバ
２−１ データ出力回路
２−２ シフトレジスタ制御回路
３ シフトレジスタ制御回路
４ 画素部
５ 走査線（ゲート線）
６ 信号線（映像線あるいはドレイン線）
７ アクティブ素子
８ 画素電極
９ 液晶容量
１０ 対向電極
１１，１１Ａ，１１Ｂ シフトレジスタ回路
１２ シフトレジスタ制御信号群
１４ 走査電圧出力回路
１５ ノード充電回路
１６ ノード放電回路
１７ 基本回路
Ｔ１〜Ｔ８ 薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）
Ｔｓ 安定化薄膜トランジスタ
Ｃ１，Ｃ２ 容量素子
Ｃｓ 安定化容量素子
Ｎ１，Ｎ２ ノード
DESCRIPTION OF
6 Signal lines (video lines or drain lines)
DESCRIPTION OF SYMBOLS 7
T1-T8 Thin Film Transistor (TFT)
Ts Stabilized thin film transistor C1, C2 Capacitor element Cs Stabilized capacitor element N1, N2 Node
Claims (12)
前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、
前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、
前記シフトレジスタ回路は、複数の基本回路を有し、
前記複数の基本回路の各基本回路は、内部の第１ノードが第１電圧レベルの時にクロックを取り込み、走査電圧を出力する走査電圧出力回路と、
前記走査電圧出力回路の前記第１ノードを前記第１電圧レベルに充電するノード充電回路と、
内部の第２ノードが前記第１電圧レベルの時に、前記走査電圧出力回路の前記第１ノードを前記第１電圧レベルとは電圧レベルが異なる第２電圧レベルに放電するノード放電回路とを有し、
第１電極が前記ノード放電回路の前記第２ノードに接続され、第２電極に第１基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記第１ノードに接続される安定化トランジスタを有することを特徴とする表示装置。 A plurality of pixels;
A scanning line driving circuit for inputting a scanning voltage to the plurality of pixels,
The scanning line driving circuit is a display device having a shift register circuit,
The shift register circuit has a plurality of basic circuits,
Each basic circuit of the plurality of basic circuits includes a scan voltage output circuit that takes in a clock and outputs a scan voltage when an internal first node is at a first voltage level;
A node charging circuit for charging the first node of the scanning voltage output circuit to the first voltage level;
A node discharge circuit for discharging the first node of the scanning voltage output circuit to a second voltage level different from the first voltage level when an internal second node is at the first voltage level; ,
Stabilization in which the first electrode is connected to the second node of the node discharge circuit , the first reference voltage is input to the second electrode, and the control electrode is connected to the first node of the scan voltage output circuit A display device including a transistor.
前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、
前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、
前記シフトレジスタ回路は、複数の基本回路を有し、
前記複数の基本回路の各基本回路は、内部の第１ノードが第１電圧レベルの時にクロックを取り込み、走査電圧を出力する走査電圧出力回路と、
前記走査電圧出力回路の前記第１ノードを前記第１電圧レベルに充電するノード充電回路と、
内部の第２ノードが前記第１電圧レベルの時に、前記走査電圧出力回路の前記第１ノードを前記第１電圧レベルとは電圧レベルが異なる第２電圧レベルに放電するノード放電回路とを有し、
前記ノード放電回路は、第１電極が前記走査電圧出力回路の前記第１ノードに接続され、第２電極に第１基準電圧が入力されるとともに、制御電極が内部の前記第２ノードに接続されるトランジスタを有し、
一方の電極が前記走査電圧出力回路の前記第１ノードに接続され、他方の電極に前記第１基準電圧が入力される安定化容量素子と、
第１電極が前記ノード放電回路の前記第２ノードに接続され、第２電極に前記第１基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記第１ノードに接続される安定化トランジスタとを有することを特徴とする表示装置。 A plurality of pixels;
A scanning line driving circuit for inputting a scanning voltage to the plurality of pixels,
The scanning line driving circuit is a display device having a shift register circuit,
The shift register circuit has a plurality of basic circuits,
Each basic circuit of the plurality of basic circuits includes a scan voltage output circuit that takes in a clock and outputs a scan voltage when an internal first node is at a first voltage level;
A node charging circuit for charging the first node of the scanning voltage output circuit to the first voltage level;
A node discharge circuit for discharging the first node of the scanning voltage output circuit to a second voltage level different from the first voltage level when an internal second node is at the first voltage level; ,
In the node discharge circuit, a first electrode is connected to the first node of the scan voltage output circuit, a first reference voltage is input to a second electrode, and a control electrode is connected to the second node inside. Having a transistor,
A stabilizing capacitive element in which one electrode is connected to the first node of the scanning voltage output circuit and the first reference voltage is input to the other electrode;
The first electrode is connected to the second node of the node discharge circuit, the first reference voltage is input to the second electrode, and the control electrode is connected to the first node of the scan voltage output circuit. And a display transistor.
前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、
前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、
前記シフトレジスタ回路は、複数の基本回路を有し、
前記複数の基本回路の各基本回路は、内部にノードを有し走査電圧を出力する走査電圧出力回路と、
前記走査電圧出力回路の前記ノードを第１電圧レベルに充電するノード充電回路と、
前記走査電圧出力回路の前記ノードを前記第１電圧レベルとは電圧レベルが異なる第２電圧レベルに放電するノード放電回路とを有し、
前記走査電圧出力回路は、制御電極が前記ノードに接続され、第１電極に第１クロックが入力されるとともに、第２電極から前記走査電圧を出力する第１トランジスタと、
前記第１トランジスタの前記制御電極と前記第１トランジスタの前記第２電極との間に接続される第１容量素子と、
第１電極が前記第１トランジスタの前記第２電極に接続されるとともに、第２電極に第１基準電圧が入力される第２トランジスタとを有し、
前記放電回路は、第１電極に前記第１基準電圧とは電圧レベルが異なる第２基準電圧が入力され、第２電極が前記第２トランジスタの前記制御電極に接続される第３トランジスタと、
第１電極が前記第３トランジスタの前記第２電極に接続され、第２電極に前記第１基準電圧が入力される第４トランジスタと、
前記第４トランジスタの前記第１電極と前記第４トランジスタの前記第２電極との間に接続される第２容量素子と、
第１電極が前記走査電圧出力回路の前記ノードに接続され、第２電極に前記第１基準電圧が入力される第５トランジスタと、
第１電極が前記走査電圧出力回路の前記ノードに接続され、第２電極に前記第１基準電圧が入力されるとともに、制御電極が前記第３トランジスタの前記第２電極に接続される第６トランジスタとを有し、
前記第３トランジスタの制御電極には、第２クロックが入力され、
前記第４トランジスタの制御電極には、第３クロックが入力され、
前記第５トランジスタの制御電極には、第４クロックが入力され、
第１電極が前記第３トランジスタの前記第２電極に接続され、第２電極に前記第１基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記ノードに接続される安定化トランジスタを有することを特徴とする表示装置。 A plurality of pixels;
A scanning line driving circuit for inputting a scanning voltage to the plurality of pixels,
The scanning line driving circuit is a display device having a shift register circuit,
The shift register circuit has a plurality of basic circuits,
Each basic circuit of the plurality of basic circuits includes a scan voltage output circuit that has a node therein and outputs a scan voltage;
A node charging circuit for charging the node of the scanning voltage output circuit to a first voltage level;
A node discharge circuit for discharging the node of the scan voltage output circuit to a second voltage level different from the first voltage level;
The scanning voltage output circuit includes a first transistor that has a control electrode connected to the node, a first clock is input to the first electrode, and the scanning voltage is output from a second electrode;
A first capacitive element connected between the control electrode of the first transistor and the second electrode of the first transistor;
A first electrode connected to the second electrode of the first transistor and a second transistor to which a first reference voltage is input to the second electrode;
The discharge circuit includes a third transistor in which a second reference voltage having a voltage level different from the first reference voltage is input to the first electrode, and a second electrode is connected to the control electrode of the second transistor;
A fourth transistor in which a first electrode is connected to the second electrode of the third transistor and the first reference voltage is input to a second electrode;
A second capacitive element connected between the first electrode of the fourth transistor and the second electrode of the fourth transistor;
A fifth transistor in which a first electrode is connected to the node of the scanning voltage output circuit, and the first reference voltage is input to a second electrode;
A sixth transistor having a first electrode connected to the node of the scanning voltage output circuit, a first reference voltage input to a second electrode, and a control electrode connected to the second electrode of the third transistor And
A second clock is input to the control electrode of the third transistor,
A third clock is input to the control electrode of the fourth transistor,
A fourth clock is input to the control electrode of the fifth transistor,
A stabilization transistor in which a first electrode is connected to the second electrode of the third transistor, the first reference voltage is input to the second electrode, and a control electrode is connected to the node of the scanning voltage output circuit A display device comprising:
前記第７トランジスタの制御電極には、前記第３クロックが入力されることを特徴とする請求項３または請求項４に記載の表示装置。 The charging circuit includes a seventh transistor in which the second reference voltage is input to a first electrode, and the second electrode is connected to the node of the scanning voltage output circuit,
Wherein the control electrode of the seventh transistor, a display device according to claim 3 or claim 4, wherein the third clock is input.
｛４（ｎ−１）＋２｝番目の基本回路に入力される前記第１クロックは第２基本クロック、前記第２クロックは第４基本クロックであり、
｛４（ｎ−１）＋３｝番目の基本回路に入力される前記第１クロックは前記第３基本クロック、前記第２クロックは前記第１基本クロックであり、
｛４（ｎ−１）＋４｝番目の基本回路に入力される前記第１クロックは前記第４基本クロック、前記第２クロックは前記第２基本クロックであり、
前記各基本回路に入力される前記第３クロックはスタートパルスあるいは前段の基本回路から出力される走査電圧であり、
前記各基本回路に入力される前記第４クロックは次々段の基本回路から出力される走査電圧であり、
前記第１基本クロックないし前記第４基本クロックは、４相の互いに位相が異なるクロックであることを特徴とする請求項３ないし請求項６のいずれか１項に記載の表示装置。 When n is an integer greater than or equal to 1, the first clock input to the {4 (n−1) +1} th basic circuit is the first basic clock, and the second clock is the third basic clock,
The first clock input to the {4 (n−1) +2} th basic circuit is a second basic clock, and the second clock is a fourth basic clock,
The first clock input to the {4 (n−1) +3} th basic circuit is the third basic clock, and the second clock is the first basic clock,
The first clock input to the {4 (n−1) +4} th basic circuit is the fourth basic clock, and the second clock is the second basic clock,
The third clock input to each basic circuit is a start pulse or a scanning voltage output from a previous basic circuit,
The fourth clock input to each basic circuit is a scanning voltage output from the basic circuit of the next stage,
The first reference clock to the fourth base clock, the display device according to any one of claims 3 to 6, characterized in that mutually phase of four phases is different clock.
前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、
前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、
前記シフトレジスタ回路は、複数の基本回路を有し、
前記複数の基本回路の各基本回路は、内部にノードを有し走査電圧を出力する走査電圧出力回路と、
前記走査電圧出力回路の前記ノードを第１電圧レベルに充電するノード充電回路と、
前記走査電圧出力回路の前記ノードを前記第１電圧レベルとは電圧レベルが異なる第２電圧レベルに放電するノード放電回路とを有し、
前記走査電圧出力回路は、制御電極が前記ノードに接続され、第１電極に第１クロックが入力されるとともに、第２電極から前記走査電圧を出力する第１トランジスタと、
前記第１トランジスタの前記制御電極と前記第１トランジスタの前記第２電極との間に接続される第１容量素子と、
第１電極が前記第１トランジスタの前記第２電極に接続されるとともに、第２電極に第１基準電圧が入力される第２トランジスタとを有し、
前記放電回路は、第１電極に前記第１基準電圧とは電圧レベルが異なる第２基準電圧が入力され、第２電極が前記第２トランジスタの前記制御電極に接続される第３トランジスタと、
第１電極が前記第３トランジスタの前記第２電極に接続され、第２電極に前記第１基準電圧が入力される第４トランジスタと、
前記第４トランジスタの前記第１電極と前記第４トランジスタの前記第２電極との間に接続される第２容量素子と、
第１電極が前記走査電圧出力回路の前記ノードに接続され、第２電極に前記第１基準電圧が入力される第５トランジスタと、
第１電極が前記走査電圧出力回路の前記ノードに接続され、第２電極に前記第１基準電圧が入力されるとともに、制御電極が前記第３トランジスタの前記第２電極に接続される第６トランジスタとを有し、
前記第３トランジスタの制御電極には、第２クロックが入力され、
前記第４トランジスタの制御電極には、第３クロックが入力され、
前記第５トランジスタの制御電極には、第４クロックが入力され、
一方の電極が前記走査電圧出力回路の前記ノードに接続され、他方の電極に前記第１基準電圧が入力される安定化容量素子と、
第１電極が前記第３トランジスタの前記第２電極に接続され、第２電極に前記第１基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記ノードに接続される安定化トランジスタとを有することを特徴とする表示装置。 A plurality of pixels;
A scanning line driving circuit for inputting a scanning voltage to the plurality of pixels,
The scanning line driving circuit is a display device having a shift register circuit,
The shift register circuit has a plurality of basic circuits,
Each basic circuit of the plurality of basic circuits includes a scan voltage output circuit that has a node therein and outputs a scan voltage;
A node charging circuit for charging the node of the scanning voltage output circuit to a first voltage level;
A node discharge circuit for discharging the node of the scan voltage output circuit to a second voltage level different from the first voltage level;
The scanning voltage output circuit includes a first transistor that has a control electrode connected to the node, a first clock is input to the first electrode, and the scanning voltage is output from a second electrode;
A first capacitive element connected between the control electrode of the first transistor and the second electrode of the first transistor;
A first electrode connected to the second electrode of the first transistor and a second transistor to which a first reference voltage is input to the second electrode;
The discharge circuit includes a third transistor in which a second reference voltage having a voltage level different from the first reference voltage is input to the first electrode, and a second electrode is connected to the control electrode of the second transistor;
A fourth transistor in which a first electrode is connected to the second electrode of the third transistor and the first reference voltage is input to a second electrode;
A second capacitive element connected between the first electrode of the fourth transistor and the second electrode of the fourth transistor;
A fifth transistor in which a first electrode is connected to the node of the scanning voltage output circuit, and the first reference voltage is input to a second electrode;
A sixth transistor having a first electrode connected to the node of the scanning voltage output circuit, a first reference voltage input to a second electrode, and a control electrode connected to the second electrode of the third transistor And
A second clock is input to the control electrode of the third transistor,
A third clock is input to the control electrode of the fourth transistor,
A fourth clock is input to the control electrode of the fifth transistor,
A stabilizing capacitive element in which one electrode is connected to the node of the scanning voltage output circuit and the first reference voltage is input to the other electrode;
A stabilization transistor in which a first electrode is connected to the second electrode of the third transistor, the first reference voltage is input to the second electrode, and a control electrode is connected to the node of the scanning voltage output circuit A display device comprising:
前記第７トランジスタの制御電極には、前記第３クロックが入力されることを特徴とする請求項８または請求項９に記載の表示装置。 The charging circuit includes a seventh transistor in which the second reference voltage is input to a first electrode, and the second electrode is connected to the node of the scanning voltage output circuit,
Wherein the control electrode of the seventh transistor, a display device according to claim 8 or claim 9, wherein the third clock is input.
｛４（ｎ−１）＋２｝番目の基本回路に入力される前記第１クロックは第２基本クロック、前記第２クロックは第４基本クロックであり、
｛４（ｎ−１）＋３｝番目の基本回路に入力される前記第１クロックは前記第３基本クロック、前記第２クロックは前記第１基本クロックであり、
｛４（ｎ−１）＋４｝番目の基本回路に入力される前記第１クロックは前記第４基本クロック、前記第２クロックは前記第２基本クロックであり、
前記各基本回路に入力される前記第３クロックはスタートパルスあるいは前段の基本回路から出力される走査電圧であり、
前記各基本回路に入力される前記第４クロックは次々段の基本回路から出力される走査電圧であり、
前記第１基本クロックないし前記第４基本クロックは、４相の互いに位相が異なるクロックであることを特徴とする請求項８ないし請求項１１のいずれか１項に記載の表示装置。 When n is an integer greater than or equal to 1, the first clock input to the {4 (n−1) +1} th basic circuit is the first basic clock, and the second clock is the third basic clock,
The first clock input to the {4 (n−1) +2} th basic circuit is a second basic clock, and the second clock is a fourth basic clock,
The first clock input to the {4 (n−1) +3} th basic circuit is the third basic clock, and the second clock is the first basic clock,
The first clock input to the {4 (n−1) +4} th basic circuit is the fourth basic clock, and the second clock is the second basic clock,
The third clock input to each basic circuit is a start pulse or a scanning voltage output from a previous basic circuit,
The fourth clock input to each basic circuit is a scanning voltage output from the basic circuit of the next stage,
The first reference clock to the fourth base clock, the display device according to any one of claims 8 to 11, characterized in that mutually phase of four phases is different clock.
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