JP5167856B2 - Semiconductor element mounting structure - Google Patents

Semiconductor element mounting structure Download PDF

Info

Publication number
JP5167856B2
JP5167856B2 JP2008040313A JP2008040313A JP5167856B2 JP 5167856 B2 JP5167856 B2 JP 5167856B2 JP 2008040313 A JP2008040313 A JP 2008040313A JP 2008040313 A JP2008040313 A JP 2008040313A JP 5167856 B2 JP5167856 B2 JP 5167856B2
Authority
JP
Japan
Prior art keywords
semiconductor element
metal plate
element mounting
mounting structure
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008040313A
Other languages
Japanese (ja)
Other versions
JP2009200250A (en
Inventor
尚志 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2008040313A priority Critical patent/JP5167856B2/en
Publication of JP2009200250A publication Critical patent/JP2009200250A/en
Application granted granted Critical
Publication of JP5167856B2 publication Critical patent/JP5167856B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a mounting structure of a semiconductor device having superior heat dissipation properties and high speed signal transmission properties without deteriorating reliability and assembly properties. <P>SOLUTION: The mounting structure of the semiconductor device 10 includes a metal plate 15, the semiconductor device 10 and a multilayer wiring layer 11 for fastening to the metal plate 15, and a connection portion for electrically connecting the semiconductor device 10 and the multilayer wiring layer 11. In the mounting structure, a plurality of grooves 13 are formed in a semiconductor device mounting portion for fastening the semiconductor device 10 on the metal plate 15, and the surface of the semiconductor device 10 and the surface of the multilayer wiring layer 11 are in approximately the same plane. <P>COPYRIGHT: (C)2009,JPO&amp;INPIT

Description

本発明は、半導体素子の実装構造に係わり、特に、良好な放熱特性と高速信号伝送特性とを備える半導体素子の実装構造に関する。   The present invention relates to a semiconductor element mounting structure, and more particularly to a semiconductor element mounting structure having good heat dissipation characteristics and high-speed signal transmission characteristics.

携帯端末等に代表される電気機器の多くは、配線基板に半導体素子を搭載したモジュール基板を用いて構成されている。近年、電気機器の高機能化と小型化の要求がますます高まっており、その構成部品の一つであるモジュール基板に対する高機能化と小型化の要求も高い。   Many electrical devices represented by portable terminals and the like are configured using a module substrate in which a semiconductor element is mounted on a wiring substrate. In recent years, there has been an increasing demand for higher functionality and miniaturization of electrical equipment, and there is a high demand for higher functionality and miniaturization of module substrates, which are one of the components.

しかしながら、モジュール基板の高機能化に伴ってモジュール基板の消費電力が増加し、かつ小型化に伴ってモジュール基板の発熱密度が上昇することで、モジュール基板の信頼性の悪化を招くという問題がある。   However, there is a problem that the power consumption of the module substrate increases with the higher functionality of the module substrate, and the heat generation density of the module substrate increases with the miniaturization, leading to deterioration of the reliability of the module substrate. .

このような問題を解決する手段として、半導体素子をメタルコアの放熱基板に固着することでモジュール基板の放熱性を高めるという方法がある。   As a means for solving such a problem, there is a method of improving the heat dissipation of the module substrate by fixing the semiconductor element to the heat dissipation substrate of the metal core.

図8は、従来技術を示す図である。   FIG. 8 is a diagram showing a conventional technique.

図8において、半導体素子80が、マウント部材82を用いて金属板83上に固定されている。マウント部材82に半田を用いる場合、半導体素子80への応力集中を緩和する目的から、金属板83の材料として熱膨張係数が半導体素子のシリコンに比較的近い銅タングステン等を選択する必要があった。しかし、銅タングステンは、銅に比べるとコストが高く、かつ熱伝導率が低いという問題がある。   In FIG. 8, the semiconductor element 80 is fixed on the metal plate 83 using a mount member 82. When solder is used for the mounting member 82, it is necessary to select copper tungsten or the like having a thermal expansion coefficient that is relatively close to silicon of the semiconductor element as the material of the metal plate 83 for the purpose of relaxing stress concentration on the semiconductor element 80. . However, copper tungsten has a problem that it is higher in cost and lower in thermal conductivity than copper.

特許文献1に記載されているように、マウント部材82に樹脂系の接着剤を用いて、金属板83と半導体素子80間の熱膨張係数の差を吸収する方法もあるが、樹脂系の接着剤は、半田に比べると熱抵抗が高く、放熱特性の悪化を招いていた。   As described in Patent Document 1, there is a method of absorbing a difference in thermal expansion coefficient between the metal plate 83 and the semiconductor element 80 by using a resin adhesive for the mount member 82. The agent has a higher thermal resistance than the solder, causing deterioration of heat dissipation characteristics.

また、半導体素子は、フラットな金属板上に搭載されるため、半導体素子80と半導体素子周辺に位置する配線層81との間で高さ方向のギャップが発生しやすく、両者間の電気的接続を行う場合、接続面の高さの違いをボンディングワイヤー等で吸収する必要があり、これが接続長を長くし、その結果、信号の高速伝送特性の悪化を招いていた。   In addition, since the semiconductor element is mounted on a flat metal plate, a gap in the height direction is easily generated between the semiconductor element 80 and the wiring layer 81 located around the semiconductor element, and electrical connection between the two is achieved. However, it is necessary to absorb the difference in height of the connection surface with a bonding wire or the like, which lengthens the connection length, and as a result, deteriorates the high-speed signal transmission characteristics.

即ち、従来の放熱基板を使用した半導体素子の実装方法には、下記のような問題がある。   That is, the conventional method for mounting a semiconductor element using a heat dissipation substrate has the following problems.

第1の問題点は、メタルコアへ半導体素子を搭載する場合、半導体素子への応力集中を緩和するために、メタル材料には半導体素子と熱膨張係数が近い材料を選択しなければならないという問題である。   The first problem is that when a semiconductor element is mounted on a metal core, a material having a thermal expansion coefficient close to that of the semiconductor element must be selected as the metal material in order to reduce stress concentration on the semiconductor element. is there.

第2の問題点は、メタルコアへ半導体素子を半田等で搭載する場合、メタルコア自体の熱容量が大きいために半田が溶けず、半導体素子を位置精度良く搭載することが困難であるという問題である。   The second problem is that when a semiconductor element is mounted on a metal core with solder or the like, the heat capacity of the metal core itself is large, so that the solder does not melt and it is difficult to mount the semiconductor element with high positional accuracy.

第3の問題点は、メタルコアへ半導体素子を搭載する場合、半導体素子表面と、半導体素子と電気的接続を行う半導体素子周辺の配線部表面との間で高さ方向のギャップが発生し、両者間を接続する接続長が長くなり、高周波信号の伝送特性を悪化させるという問題である。
特開平10−64928号公報
A third problem is that when a semiconductor element is mounted on a metal core, a gap in the height direction is generated between the surface of the semiconductor element and the surface of the wiring portion around the semiconductor element that is electrically connected to the semiconductor element. This is a problem that the connection length for connecting between the two becomes long and the transmission characteristics of the high-frequency signal are deteriorated.
Japanese Patent Laid-Open No. 10-64928

本発明の目的は、半導体素子を配線基板に搭載して構成するモジュール基板において、モジュール基板の高機能化、小型化に伴って基板の発熱密度が上昇しても、信頼性や組み立て性を低下することなく良好な放熱特性と高速信号伝送特性を備える半導体素子の実装構造を提供するものである。   It is an object of the present invention to reduce reliability and assemblability even when the heat generation density of a board increases as the module board increases in functionality and size in a module board configured by mounting a semiconductor element on a wiring board. The present invention provides a mounting structure of a semiconductor device that has good heat dissipation characteristics and high-speed signal transmission characteristics without being performed.

本発明は、上記した目的を達成するために、基本的には、以下に記載されたような技術構成を採用するものである。   In order to achieve the above-described object, the present invention basically employs a technical configuration as described below.

即ち、本発明に係わる半導体素子の実装構造の第1の態様は、
金属板と、前記金属板に固着させる半導体素子及び多層配線層と、前記半導体素子と前記多層配線層とを電気的に接続するための接続部とからなる半導体素子の実装構造において、
前記金属板上の前記半導体素子を固着する半導体素子搭載部には、複数の溝が形成され、前記半導体素子は、前記複数の溝の各溝によって分割形成された各凸状部分のそれぞれに、前記複数の溝内に空間を残した状態で、個別に独立して存在するフィレット状に形成された半田によって個別に固着され、前記半導体素子の表面と前記多層配線層の表面とが、ほぼ同一平面上にあることを特徴とするものであり、
又、第2の態様は、
前記半導体素子搭載部の外周部分には、環状の凹部が設けられ、封止樹脂で前記半導体素子と前記接続部とを封止する際、前記封止樹脂が前記凹部内に流れ込むことで、前記半導体素子と前記接続部とが、前記金属板上に封止されることを特徴とするものであり、
又、第3の態様は、
前記凹部は、前記金属板に形成されることを特徴とするものであり、
又、第4の態様は、
前記凹部は、前記半導体素子搭載部と前記多層配線層との間に形成されることを特徴とするものであり、
又、第5の態様は、
前記半導体素子搭載部は、前記金属板の表面から突出していることを特徴とするものであり、
又、第6の態様は、
前記半導体素子搭載部の表面と前記金属板の表面とは、同一平面上にあることを特徴とするものであり、
又、第7の態様は、
前記金属板には窪み部が形成され、この窪み部内に、前記半導体素子搭載部が設けられ、前記半導体素子搭載部は、前記窪み部分の表面から突出して形成されていることを特徴とするものであり、
又、第8の態様は、
記複数の溝は、異なる方向に形成した溝が交差するように形成されていることを特徴とするものであり、
又、第9の態様は、
前記半導体素子の前記金属板と接触する面には、接地用端子が設けられていることを特徴とするものであり、
又、第10の態様は、
記複数の溝は、一定の周期をなすように形成されていることを特徴とするものである。
That is, the first aspect of the semiconductor element mounting structure according to the present invention is:
In a semiconductor element mounting structure comprising a metal plate, a semiconductor element and a multilayer wiring layer fixed to the metal plate, and a connection portion for electrically connecting the semiconductor element and the multilayer wiring layer,
A plurality of grooves are formed in the semiconductor element mounting portion for fixing the semiconductor elements on the metal plate, and the semiconductor elements are respectively formed on the respective convex portions divided by the grooves of the plurality of grooves. The surface of the semiconductor element and the surface of the multilayer wiring layer are substantially the same, with the spaces left in the plurality of grooves, fixed individually by solder formed in a fillet shape that exists independently. It is characterized by being on a plane,
The second aspect is
An annular recess is provided in the outer peripheral portion of the semiconductor element mounting portion, and when the semiconductor element and the connection portion are sealed with a sealing resin, the sealing resin flows into the recess, The semiconductor element and the connection portion are sealed on the metal plate,
The third aspect is:
The recess is formed in the metal plate,
The fourth aspect is:
The concave portion is formed between the semiconductor element mounting portion and the multilayer wiring layer,
The fifth aspect is:
The semiconductor element mounting portion protrudes from the surface of the metal plate,
The sixth aspect is
The surface of the semiconductor element mounting portion and the surface of the metal plate are on the same plane,
The seventh aspect is
The metal plate is formed with a recess, and the semiconductor element mounting portion is provided in the recess, and the semiconductor element mounting portion is formed to protrude from the surface of the recess. And
The eighth aspect is
Before grooves of Kifuku number, which groove formed in different directions, characterized in that it is formed so as to intersect,
The ninth aspect is
The surface of the semiconductor element that contacts the metal plate is provided with a grounding terminal,
The tenth aspect is
Groove before Kifuku number, it is characterized in that it is formed so as to form a constant period.

本発明の半導体素子の実装構造は、上述のように構成したので、以下のような効果を奏する。
(1)本発明の実装構造を採用することで、半導体素子を配線基板に搭載するモジュール基板の高機能化、小型化に伴って基板の発熱密度が上昇したような場合でも、半導体素子に応力集中させることなく、熱伝導性のよい金属板に半導体素子を搭載することができ、又、搭載後も半導体素子に応力を集中させることなく信頼性を確保でき、更に、良好な放熱特性を実現できる。
(2)金属板に半導体素子を半田で固着する場合、金属板の半田接続部の熱容量を部分的に低下できるために、半導体素子の搭載を容易に、且つ位置精度よく固着できる。
(3)半導体素子表面と周辺配線部表面とを最短長で接続することができ、良好な高速信号伝送特性を実現できる。
Since the semiconductor element mounting structure of the present invention is configured as described above, the following effects can be obtained.
(1) By adopting the mounting structure of the present invention, even if the heat generation density of the substrate increases with the increase in functionality and size of the module substrate on which the semiconductor device is mounted on the wiring substrate, stress is applied to the semiconductor device A semiconductor element can be mounted on a metal plate with good thermal conductivity without concentration, and reliability can be secured without concentrating stress on the semiconductor element even after mounting, and excellent heat dissipation characteristics are achieved. it can.
(2) When the semiconductor element is fixed to the metal plate with solder, the heat capacity of the solder connection portion of the metal plate can be partially reduced, so that the mounting of the semiconductor element can be easily fixed with high positional accuracy.
(3) The semiconductor element surface and the peripheral wiring part surface can be connected with the shortest length, and good high-speed signal transmission characteristics can be realized.

本発明の半導体素子の実装構造は、
金属板と、前記金属板に固着させる半導体素子及び多層配線層と、前記半導体素子と前記多層配線層とを電気的に接続するための接続部とからなる半導体素子の実装構造において、
前記金属板上の前記半導体素子を固着する半導体素子搭載部には、複数の溝が形成され、前記半導体素子は、前記複数の溝の各溝によって分割形成された各凸状部分のそれぞれに、前記複数の溝内に空間を残した状態で、個別に独立して存在するフィレット状に形成された半田によって個別に固着され、前記半導体素子の表面と前記多層配線層の表面とが、ほぼ同一平面上にあることを特徴とするものである。
The mounting structure of the semiconductor element of the present invention is
In a semiconductor element mounting structure comprising a metal plate, a semiconductor element and a multilayer wiring layer fixed to the metal plate, and a connection portion for electrically connecting the semiconductor element and the multilayer wiring layer,
A plurality of grooves are formed in the semiconductor element mounting portion for fixing the semiconductor elements on the metal plate, and the semiconductor elements are respectively formed on the respective convex portions divided by the grooves of the plurality of grooves. The surface of the semiconductor element and the surface of the multilayer wiring layer are substantially the same, with the spaces left in the plurality of grooves, fixed individually by solder formed in a fillet shape that exists independently. It is characterized by being on a plane.

そして、上記した半導体素子の実装構造を採用することで、半導体素子を配線基板に搭載するモジュール基板の高機能化、小型化に伴って基板の発熱密度が上昇しても、半導体素子に応力集中させることなく、熱伝導性のよい金属板に半導体素子を容易に搭載することができ、良好な放熱特性を実現できる。
また、半導体素子表面と周辺配線部表面とを最短長で接続することができ、良好な高速信号伝送特性を実現できる。
By adopting the semiconductor element mounting structure described above, even if the module substrate on which the semiconductor element is mounted on the wiring board is highly functional and downsized, the heat density of the board increases, so that stress concentration occurs in the semiconductor element. Therefore, a semiconductor element can be easily mounted on a metal plate having good thermal conductivity, and good heat dissipation characteristics can be realized.
In addition, the semiconductor element surface and the peripheral wiring portion surface can be connected with the shortest length, and good high-speed signal transmission characteristics can be realized.

以下に、本発明の実施例を図を用いて、詳細に説明する。
(第1の実施例)
図1に、本発明の実施の形態を示す。
Embodiments of the present invention will be described below in detail with reference to the drawings.
(First embodiment)
FIG. 1 shows an embodiment of the present invention.

図1は、本発明の半導体素子の実装構造の断面図である。半導体素子10が、半導体素子搭載部のみが凸状になるように、一体加工された金属板15の金属板凸部12に半田14を用いて固着されている。金属板凸部12の高さは、半導体素子10の表面の高さと、半導体素子の周辺に設けられ、半導体素子10と電気的接続を行う多層配線層11の表面の高さが、ほぼ同一になるように形成されている。   FIG. 1 is a cross-sectional view of a semiconductor element mounting structure of the present invention. The semiconductor element 10 is fixed to the metal plate convex portion 12 of the integrally processed metal plate 15 using the solder 14 so that only the semiconductor element mounting portion is convex. The height of the metal plate protrusion 12 is substantially the same as the height of the surface of the semiconductor element 10 and the surface of the multilayer wiring layer 11 provided around the semiconductor element and electrically connected to the semiconductor element 10. It is formed to become.

なお、本明細書では、「半導体素子の表面の高さ」や「多層配線層の表面の高さ」等の「高さ」は、半導体素子搭載部が設けられない金属板15の面15aからの寸法をいう。   In the present specification, the “height” such as “the height of the surface of the semiconductor element” or “the height of the surface of the multilayer wiring layer” is defined from the surface 15a of the metal plate 15 on which the semiconductor element mounting portion is not provided. The dimensions of

半導体素子10を固着する金属板凸部12には、複数の溝13が形成されている。溝13は、半導体素子搭載部の金属板の熱容量を部分的に低下させる役割をはたし、半田付けを容易にし、半導体素子を位置精度よく固着することを可能にしている。   A plurality of grooves 13 are formed in the metal plate protrusion 12 to which the semiconductor element 10 is fixed. The groove 13 serves to partially reduce the heat capacity of the metal plate of the semiconductor element mounting portion, facilitates soldering, and allows the semiconductor element to be fixed with high positional accuracy.

また、溝13は、半導体素子固着後に、半導体素子と金属板との熱膨張係数の差から生じる応力を吸収する役割をはたす。これにより、金属板15の材料として、半導体素子10のシリコンに対して熱膨張係数の差が比較的大きい材料、即ち、熱伝導性に優れる銅などの金属を用いることを可能にしている。金属板凸部12を除く金属板15の表面には、多層配線層11が設けられている。半導体素子10と多層配線層11の表層は、ボンディングワイヤー16で電気的に接続される。金属板凸部12は、半導体素子表面の高さと多層配線層表層の高さとがほぼ同一になるような高さで形成されているため、ボンディングワイヤー16は、最短長で接続することができ、信号の良好な高速伝送特性を実現できる。半導体素子10周辺は、半導体素子とボンディングワイヤー接続部を保護するために、封止樹脂110で覆われる。封止樹脂110は、金属板15の溝13内の空間を維持しながら空気を閉じ込めることがないように形成する。金属板外周部には、金属板15と多層配線層11を電気的に強固に接続するスルーホール17が形成されている。   Further, the groove 13 plays a role of absorbing stress generated from a difference in thermal expansion coefficient between the semiconductor element and the metal plate after the semiconductor element is fixed. As a result, a material having a relatively large difference in thermal expansion coefficient with respect to silicon of the semiconductor element 10, that is, a metal such as copper having excellent thermal conductivity can be used as the material of the metal plate 15. A multilayer wiring layer 11 is provided on the surface of the metal plate 15 excluding the metal plate protrusions 12. The semiconductor element 10 and the surface layer of the multilayer wiring layer 11 are electrically connected by a bonding wire 16. Since the metal plate protrusion 12 is formed at such a height that the height of the surface of the semiconductor element and the surface of the multilayer wiring layer are substantially the same, the bonding wire 16 can be connected with the shortest length, High-speed signal transmission characteristics can be realized. The periphery of the semiconductor element 10 is covered with a sealing resin 110 to protect the semiconductor element and the bonding wire connecting portion. The sealing resin 110 is formed so as not to trap air while maintaining the space in the groove 13 of the metal plate 15. A through hole 17 for electrically and firmly connecting the metal plate 15 and the multilayer wiring layer 11 is formed in the outer periphery of the metal plate.

半導体素子10は、金属板搭載側にグランド端子を備えており、金属板15は半田14を介してグランドと接続された状態である。これにより、スルーホール17は、グランドビアの役割をはたし、半導体素子10のシールド性向上に寄与する。多層配線層11は、内部に配線111を備え、配線で受動素子を作りこむことも可能である。多層配線層11上には、他の配線基板等との接続を行うためのパッド18と電極19とが形成されている。   The semiconductor element 10 includes a ground terminal on the metal plate mounting side, and the metal plate 15 is connected to the ground via the solder 14. Thereby, the through hole 17 plays a role of a ground via and contributes to an improvement in the shielding property of the semiconductor element 10. The multilayer wiring layer 11 includes a wiring 111 inside, and a passive element can be formed by the wiring. On the multilayer wiring layer 11, pads 18 and electrodes 19 are formed for connection to other wiring boards and the like.

図2は、半導体素子搭載部の拡大断面図を示す。   FIG. 2 shows an enlarged cross-sectional view of the semiconductor element mounting portion.

半導体素子10が、半導体素子搭載部のみが凸状になるように一体加工された金属板15の金属板凸部12に、半田14を用いて固着されている。   The semiconductor element 10 is fixed to the metal plate convex portion 12 of the metal plate 15 integrally processed so that only the semiconductor element mounting portion is convex using solder 14.

半導体素子10の半導体グランド端子211が、半田14により金属板15と接続されることで、金属板15は、グランドと接続された状態になる。金属板凸部12の高さは、半導体素子10の外部端子29の表面と、半導体素子10の周辺に位置し、半導体素子10と電気的接続を行う多層配線層11のパッド28の表面の高さとがほぼ同一になるように形成される。金属板凸部12には、複数の溝13が形成されている。溝13が半導体素子搭載部の金属板の熱容量を部分的に低下させる役割をはたし、半導体素子の半田付けを容易に精度よく実施することを可能にしている。   The semiconductor ground terminal 211 of the semiconductor element 10 is connected to the metal plate 15 by the solder 14, so that the metal plate 15 is connected to the ground. The height of the metal plate protrusion 12 is the height of the surface of the external terminal 29 of the semiconductor element 10 and the surface of the pad 28 of the multilayer wiring layer 11 that is located around the semiconductor element 10 and is electrically connected to the semiconductor element 10. Are formed to be substantially the same. A plurality of grooves 13 are formed in the metal plate convex portion 12. The groove 13 serves to partially reduce the heat capacity of the metal plate of the semiconductor element mounting portion, and enables soldering of the semiconductor element to be performed easily and accurately.

半田14は、溝13内に空間を残して、金属板凸部12の半導体接触部周りにフィレット状に形成される。溝13内の空間が、半導体素子搭載後に半導体素子と金属板との熱膨張係数の差から生じる応力を吸収する役割をはたす。金属板15の凸部外の半導体素子10周辺部には多層配線層11が設けられている。半導体素子10の外部端子29と多層配線層11のパッド28とは、ボンディングワイヤー16で電気的に接続される。半導体素子10の表面と多層配線層11の表面の高さが、ほぼ同一になるように形成されているため、ボンディングワイヤー16は、最短長で接続することができ、信号の良好な高速伝送特性を実現することが出来る。   The solder 14 is formed in a fillet shape around the semiconductor contact portion of the metal plate convex portion 12 leaving a space in the groove 13. The space in the groove 13 plays a role of absorbing stress generated from a difference in thermal expansion coefficient between the semiconductor element and the metal plate after the semiconductor element is mounted. A multilayer wiring layer 11 is provided on the periphery of the semiconductor element 10 outside the convex portion of the metal plate 15. The external terminal 29 of the semiconductor element 10 and the pad 28 of the multilayer wiring layer 11 are electrically connected by the bonding wire 16. Since the height of the surface of the semiconductor element 10 and the surface of the multilayer wiring layer 11 are substantially the same, the bonding wire 16 can be connected with the shortest length, and high-speed transmission characteristics with good signal Can be realized.

半導体素子10の周辺は、半導体素子10とボンディングワイヤー部を保護するために封止樹脂110で覆われている。金属板の半導体素子搭載部の最外周部には、ダム部112を備える。このダム部112は、金属板凸部12と多層配線層11とで挟まれる環状の溝状の空間で構成される。封止樹脂110は、前記ダム部112に導かれ、金属板15の溝13内の空間を維持しながら、半導体素子配下に空気を閉じ込めることがないように、封止するようになっている。
(第2の実施例)
図3は、本発明の第2の実施例を示す図である。
The periphery of the semiconductor element 10 is covered with a sealing resin 110 to protect the semiconductor element 10 and the bonding wire portion. A dam portion 112 is provided on the outermost peripheral portion of the semiconductor element mounting portion of the metal plate. The dam portion 112 is configured by an annular groove-like space sandwiched between the metal plate convex portion 12 and the multilayer wiring layer 11. The sealing resin 110 is guided to the dam portion 112 and is sealed so as not to trap air under the semiconductor element while maintaining the space in the groove 13 of the metal plate 15.
(Second embodiment)
FIG. 3 is a diagram showing a second embodiment of the present invention.

第2の実施例が、前記第1の実施例と異なる主な点は、金属板に凹状の窪みが形成され、この窪み内に、凸状の半導体素子搭載部が設けられるように構成した点にある。この構成は、半導体素子30の厚さに対して、周辺の多層配線層31の厚さが薄い場合に適用される構造である。このような構造を用いることにより、前記第1の実施例と同様に、半導体素子30の表面の高さと多層配線層31の表面の高さとをほぼ同一にすることが可能になる。   The main difference between the second embodiment and the first embodiment is that a concave depression is formed in the metal plate, and a convex semiconductor element mounting portion is provided in the depression. It is in. This configuration is applied when the thickness of the peripheral multilayer wiring layer 31 is smaller than the thickness of the semiconductor element 30. By using such a structure, the height of the surface of the semiconductor element 30 and the height of the surface of the multilayer wiring layer 31 can be made substantially the same as in the first embodiment.

また、半導体素子30と多層配線層31との接続は、ボンディングワイヤーの代わりに、リード端子36を用いている。また、第2の実施例では、半導体素子30の半導体グランド端子が無い場合を想定しているが、スルーホール37に接続する電極39を接続相手側の配線基板(図示していない)のグランドに接続することで、金属板をグランド接地することができる。従って、スルーホール37は、グランドビアの役割をはたし、半導体素子30のシールド性向上に寄与することになる。   The semiconductor element 30 and the multilayer wiring layer 31 are connected using lead terminals 36 instead of bonding wires. Further, in the second embodiment, it is assumed that there is no semiconductor ground terminal of the semiconductor element 30, but the electrode 39 connected to the through hole 37 is connected to the ground of the wiring board (not shown) on the connection partner side. By connecting, the metal plate can be grounded. Therefore, the through hole 37 plays a role of a ground via and contributes to an improvement in the shielding property of the semiconductor element 30.

図4は、第2の実施例の半導体素子搭載部の拡大断面図である。第2の実施例では、金属板35に金属板凹部32が形成され、この金属板凹部32内に、凸状の半導体素子搭載部42を設けている。金属板凹部32の深さは、半導体素子30の外部端子49の表面の高さと、半導体素子30の周辺に位置し、半導体素子30と電気的接続を行う多層配線層31のパッド48の表面の高さとが、ほぼ同一になるように形成される。   FIG. 4 is an enlarged cross-sectional view of the semiconductor element mounting portion of the second embodiment. In the second embodiment, a metal plate recess 32 is formed in the metal plate 35, and a convex semiconductor element mounting portion 42 is provided in the metal plate recess 32. The depth of the metal plate recess 32 is the height of the surface of the external terminal 49 of the semiconductor element 30 and the surface of the pad 48 of the multilayer wiring layer 31 that is located around the semiconductor element 30 and is electrically connected to the semiconductor element 30. It is formed so that the height is substantially the same.

金属板凹部32内の半導体素子搭載部42には、複数の溝33が形成されている。溝33が、半導体素子搭載部42の金属板の熱容量を部分的に低下させる役割をはたし、半導体素子30の半田付けを容易に、且つ精度よく実施することを可能にしている。半田34は、溝33内に空間を残して金属板凹部32の半導体接触部周りにフィレット状に形成される。溝33内の空間が、半導体素子搭載後に半導体素子と金属板との熱膨張係数の差から生じる応力を吸収する役割をはたす。   A plurality of grooves 33 are formed in the semiconductor element mounting portion 42 in the metal plate recess 32. The groove 33 serves to partially reduce the heat capacity of the metal plate of the semiconductor element mounting portion 42 and enables the semiconductor element 30 to be soldered easily and accurately. The solder 34 is formed in a fillet shape around the semiconductor contact portion of the metal plate recess 32 leaving a space in the groove 33. The space in the groove 33 plays a role of absorbing stress generated from the difference in thermal expansion coefficient between the semiconductor element and the metal plate after the semiconductor element is mounted.

金属板35の金属板凹部32外の半導体素子周辺部には、多層配線層31が形成される。半導体素子30の外部端子49と多層配線層31のパッド48とは、リード端子36で電気的に接続される。半導体素子搭載部42の表面は、半導体素子30の高さと多層配線層31の高さとがほぼ同一になるように形成されているため、リード端子36は、最短長で接続することができ、信号の良好な高速伝送特性を実現できている。半導体素子30周辺は、半導体素子とリード端子との接続部を保護するための封止樹脂310で覆われている。金属板35の半導体素子搭載部42の外周部には、ダム部412を備える。ダム部412は、環状の溝からなる。封止樹脂310は、ダム部412に導かれ、金属板の溝33内の空間を維持しながら、半導体素子配下に空気を閉じ込めることがないように封止するようになっている。
(第3の実施例)
図5に本発明の第3の実施例の半導体素子搭載部の拡大断面図を示す。
A multilayer wiring layer 31 is formed on the periphery of the semiconductor element outside the metal plate recess 32 of the metal plate 35. The external terminal 49 of the semiconductor element 30 and the pad 48 of the multilayer wiring layer 31 are electrically connected by the lead terminal 36. Since the surface of the semiconductor element mounting portion 42 is formed so that the height of the semiconductor element 30 and the height of the multilayer wiring layer 31 are substantially the same, the lead terminal 36 can be connected with the shortest length, and the signal Good high-speed transmission characteristics can be realized. The periphery of the semiconductor element 30 is covered with a sealing resin 310 for protecting the connection portion between the semiconductor element and the lead terminal. A dam portion 412 is provided on the outer peripheral portion of the semiconductor element mounting portion 42 of the metal plate 35. The dam part 412 is composed of an annular groove. The sealing resin 310 is guided to the dam portion 412 and seals the air so as not to be trapped under the semiconductor element while maintaining the space in the groove 33 of the metal plate.
(Third embodiment)
FIG. 5 shows an enlarged cross-sectional view of the semiconductor element mounting portion of the third embodiment of the present invention.

第3の実施例が、第2の実施例と異なる主な点は、半導体素子50が搭載される半導体素子搭載部52の高さが、半導体素子搭載部52の周りの金属板55のフラットな面の高さとほぼ同じであり、半導体素子搭載部52の周りには、環状の溝からなるダム部512が設けられている。この構造は、半導体素子50の厚さと、周辺の多層配線層51の厚さがほぼ等しい場合に適用される構造である。金属板55の半導体素子搭載部52には、複数の溝53が形成されている。この溝53が半導体素子搭載部52の金属板の熱容量を部分的に低下させる役割をはたし、半導体素子の半田付けを容易に且つ精度よく実施することを可能にしている。半田54は、溝53内に空間を残して金属板の半導体接触部周りにフィレット状に形成される。溝53内の空間が、半導体素子固着後に半導体素子と金属板との熱膨張係数の差から生じる応力を吸収する役割をはたす。金属板55の半導体素子周辺部には多層配線層51が形成されている。半導体素子50の外部端子59と多層配線層51のパッド58とは、リード端子56で電気的に接続される。半導体素子50の高さと多層配線層51の高さとがほぼ同一になるように形成されているため、リード端子56は最短長で接続され、信号の良好な高速伝送特性を実現している。半導体素子50の周辺は、半導体素子とリード端子の接続部とを保護するために、封止樹脂510で覆われている。金属板55の半導体素子搭載部52を囲むように、環状の溝からなるダム部512が設けられている。封止樹脂510は、ダム部512に導かれ、金属板の溝53内の空間を維持しながら、半導体素子配下に空気を閉じ込めることがないように形成されている。
(第4の実施例)
図6は、本発明の半導体素子の実装構造で用いられる溝の一実施例を示す。
The main difference between the third embodiment and the second embodiment is that the height of the semiconductor element mounting portion 52 on which the semiconductor element 50 is mounted is flat with the metal plate 55 around the semiconductor element mounting portion 52. The height of the surface is substantially the same, and around the semiconductor element mounting portion 52, a dam portion 512 formed of an annular groove is provided. This structure is applied when the thickness of the semiconductor element 50 and the thickness of the peripheral multilayer wiring layer 51 are substantially equal. A plurality of grooves 53 are formed in the semiconductor element mounting portion 52 of the metal plate 55. The groove 53 serves to partially reduce the heat capacity of the metal plate of the semiconductor element mounting portion 52, and enables the semiconductor element to be soldered easily and accurately. The solder 54 is formed in a fillet shape around the semiconductor contact portion of the metal plate leaving a space in the groove 53. The space in the groove 53 plays a role of absorbing stress generated from a difference in thermal expansion coefficient between the semiconductor element and the metal plate after the semiconductor element is fixed. A multilayer wiring layer 51 is formed around the semiconductor element of the metal plate 55. The external terminals 59 of the semiconductor element 50 and the pads 58 of the multilayer wiring layer 51 are electrically connected by lead terminals 56. Since the height of the semiconductor element 50 and the height of the multilayer wiring layer 51 are formed to be substantially the same, the lead terminals 56 are connected with the shortest length to realize good high-speed transmission characteristics of signals. The periphery of the semiconductor element 50 is covered with a sealing resin 510 to protect the semiconductor element and the connection portion between the lead terminals. A dam portion 512 formed of an annular groove is provided so as to surround the semiconductor element mounting portion 52 of the metal plate 55. The sealing resin 510 is guided to the dam portion 512 and formed so as not to trap air under the semiconductor element while maintaining the space in the groove 53 of the metal plate.
(Fourth embodiment)
FIG. 6 shows an embodiment of a groove used in the semiconductor element mounting structure of the present invention.

図6は半導体素子搭載部の上面図である。   FIG. 6 is a top view of the semiconductor element mounting portion.

半導体素子60が固着される半導体素子搭載部62には、縦方向に複数の溝63が形成されている。溝63の最外周部にはダム部64が設けられている。符号61は、半導体素子60が半導体素子搭載部62に接触する素子接触部である。   A plurality of grooves 63 are formed in the vertical direction in the semiconductor element mounting portion 62 to which the semiconductor element 60 is fixed. A dam portion 64 is provided on the outermost peripheral portion of the groove 63. Reference numeral 61 denotes an element contact portion where the semiconductor element 60 contacts the semiconductor element mounting portion 62.

図7は、本発明の半導体素子の実装構造で用いる溝の他の実施例を示す。   FIG. 7 shows another embodiment of the groove used in the semiconductor element mounting structure of the present invention.

図7は、半導体素子搭載部の上面図である。   FIG. 7 is a top view of the semiconductor element mounting portion.

半導体素子70が固着される半導体素子搭載部72には、縦横方向に交差するように複数の溝73を備えている。溝73の最外周部にはダム部74が設けられている。符号71は、半導体素子70が半導体素子搭載部72に接触する素子接触部である。   The semiconductor element mounting portion 72 to which the semiconductor element 70 is fixed is provided with a plurality of grooves 73 so as to intersect in the vertical and horizontal directions. A dam portion 74 is provided on the outermost peripheral portion of the groove 73. Reference numeral 71 denotes an element contact portion where the semiconductor element 70 contacts the semiconductor element mounting portion 72.

なお、図7では、複数の溝73が縦横方向に交差するようになっているが、必ずしも直交させる必要はない。   In FIG. 7, the plurality of grooves 73 intersect in the vertical and horizontal directions, but need not necessarily be orthogonal.

又、溝の構造は、上記した例に限定されるものではなく、半導体素子と金属板の材料との組み合わせによって、サイズ、形状、数を任意に選択することが可能である。また、溝の構造を半導体素子の動作周波数を考慮した一定の周期をなす周期構造体にすることで、溝に半導体素子から発生する電磁ノイズの抑制効果を持たせることも可能である。   The structure of the groove is not limited to the above example, and the size, shape, and number can be arbitrarily selected depending on the combination of the semiconductor element and the metal plate material. In addition, by making the groove structure a periodic structure having a constant period in consideration of the operating frequency of the semiconductor element, the groove can have an effect of suppressing electromagnetic noise generated from the semiconductor element.

また、本発明の構造は、金属板上に搭載する半導体素子が複数の場合でも対応可能である。   In addition, the structure of the present invention can be used even when there are a plurality of semiconductor elements mounted on a metal plate.

また、半導体素子や接続部を保護する目的で使用する封止樹脂が、金属板の半導体素子搭載部の溝内の空間を完全に埋めるように構成しても、溝による応力吸収効果は期待できる。更に、封止に関しては、樹脂によるもの以外に、メタルキャップを被せる等の方法を採用することも可能である。   Moreover, even if the sealing resin used for the purpose of protecting the semiconductor element and the connection portion is configured to completely fill the space in the groove of the semiconductor element mounting portion of the metal plate, the stress absorption effect by the groove can be expected. . Furthermore, regarding the sealing, it is possible to adopt a method such as covering with a metal cap in addition to the resin.

本発明によれば、半導体素子を配線基板に搭載して構成するモジュール基板を用いる電気機器全般に適用できる。   INDUSTRIAL APPLICABILITY According to the present invention, the present invention can be applied to all electrical equipment using a module substrate configured by mounting a semiconductor element on a wiring substrate.

本発明の半導体素子の実装構造の第1の実施例を示す図である。It is a figure which shows the 1st Example of the mounting structure of the semiconductor element of this invention. 第1の実施例の要部の拡大断面図である。It is an expanded sectional view of the important section of the 1st example. 本発明の半導体素子の実装構造の第2の実施例を示す図である。It is a figure which shows the 2nd Example of the mounting structure of the semiconductor element of this invention. 第2の実施例の要部の拡大断面図である。It is an expanded sectional view of the important section of the 2nd example. 本発明の半導体素子の実装構造の第3の実施例を示す図である。It is a figure which shows the 3rd Example of the mounting structure of the semiconductor element of this invention. 本発明の半導体搭載部を示す図である。It is a figure which shows the semiconductor mounting part of this invention. 本発明の半導体搭載部の他の実施例を示す図である。It is a figure which shows the other Example of the semiconductor mounting part of this invention. 従来技術を示す図である。It is a figure which shows a prior art.

符号の説明Explanation of symbols

10、30、50、60、70 半導体素子
11、31、51 多層配線層
12、32 金属板凸部
13、33、53、63、73 溝
14、34、54 半田
15、35、55 金属板
16 ボンディングワイヤー
17、37 スルーホール
18、28、38、48、58 パッド
19、39 電極
32 金属板凹部
36、56 リード端子
42,52、62、72 半導体素子搭載部
49、59 外部端子
61、71 素子接触部
64、74、112、412、512 ダム部
110、310、510 封止樹脂
111、311 配線
211 半導体グランド端子
10, 30, 50, 60, 70 Semiconductor elements 11, 31, 51 Multilayer wiring layers 12, 32 Metal plate convex portions 13, 33, 53, 63, 73 Grooves 14, 34, 54 Solder 15, 35, 55 Metal plate 16 Bonding wire 17, 37 Through hole 18, 28, 38, 48, 58 Pad 19, 39 Electrode 32 Metal plate recess 36, 56 Lead terminal 42, 52, 62, 72 Semiconductor element mounting part 49, 59 External terminal 61, 71 element Contact part 64, 74, 112, 412, 512 Dam part 110, 310, 510 Sealing resin 111, 311 Wiring 211 Semiconductor ground terminal

Claims (10)

金属板と、前記金属板に固着させる半導体素子及び多層配線層と、前記半導体素子と前記多層配線層とを電気的に接続するための接続部とからなる半導体素子の実装構造において、
前記金属板上の前記半導体素子を固着する半導体素子搭載部には、複数の溝が形成され、前記半導体素子は、前記複数の溝の各溝によって分割形成された各凸状部分のそれぞれに、前記複数の溝内に空間を残した状態で、個別に独立して存在するフィレット状に形成された半田によって個別に固着され、前記半導体素子の表面と前記多層配線層の表面とが、ほぼ同一平面上にあることを特徴とする半導体素子の実装構造。
In a semiconductor element mounting structure comprising a metal plate, a semiconductor element and a multilayer wiring layer fixed to the metal plate, and a connection portion for electrically connecting the semiconductor element and the multilayer wiring layer,
A plurality of grooves are formed in the semiconductor element mounting portion for fixing the semiconductor elements on the metal plate, and the semiconductor elements are respectively formed on the respective convex portions divided by the grooves of the plurality of grooves. The surface of the semiconductor element and the surface of the multilayer wiring layer are substantially the same, with the spaces left in the plurality of grooves, fixed individually by solder formed in a fillet shape that exists independently. A mounting structure of a semiconductor element, characterized by being on a plane.
前記半導体素子搭載部の外周部分には、環状の凹部が設けられ、封止樹脂で前記半導体素子と前記接続部とを封止する際、前記封止樹脂が前記凹部内に流れ込むことで、前記半導体素子と前記接続部とが、前記金属板上に封止されることを特徴とする請求項1記載の半導体素子の実装構造。   An annular recess is provided in the outer peripheral portion of the semiconductor element mounting portion, and when the semiconductor element and the connection portion are sealed with a sealing resin, the sealing resin flows into the recess, The semiconductor element mounting structure according to claim 1, wherein the semiconductor element and the connection portion are sealed on the metal plate. 前記凹部は、前記金属板に形成されることを特徴とする請求項2記載の半導体素子の実装構造。   The semiconductor element mounting structure according to claim 2, wherein the recess is formed in the metal plate. 前記凹部は、前記半導体素子搭載部と前記多層配線層との間に形成されることを特徴とする請求項2記載の半導体素子の実装構造。   3. The semiconductor element mounting structure according to claim 2, wherein the recess is formed between the semiconductor element mounting portion and the multilayer wiring layer. 前記半導体素子搭載部は、前記金属板の表面から突出していることを特徴とする請求項1〜4の何れかに記載の半導体素子の実装構造。   The semiconductor element mounting structure according to claim 1, wherein the semiconductor element mounting portion protrudes from a surface of the metal plate. 前記半導体素子搭載部の表面と前記金属板の表面とは、同一平面上にあることを特徴とする請求項1〜4の何れかに記載の半導体素子の実装構造。   The semiconductor element mounting structure according to claim 1, wherein a surface of the semiconductor element mounting portion and a surface of the metal plate are on the same plane. 前記金属板には窪み部が形成され、この窪み部内に、前記半導体素子搭載部が設けられ、前記半導体素子搭載部は、前記窪み部分の表面から突出して形成されていることを特徴とする請求項1〜4の何れかに記載の半導体素子の実装構造。   A recess is formed in the metal plate, and the semiconductor element mounting portion is provided in the recess, and the semiconductor element mounting portion is formed so as to protrude from the surface of the recess. Item 5. A semiconductor device mounting structure according to any one of Items 1 to 4. 記複数の溝は、異なる方向に形成した溝が交差するように形成されていることを特徴とする請求項1〜7の何れかに記載の半導体素子の実装構造。 Mounting structure of a semiconductor device according to any one of claims 1 to 7 before the groove of Kifuku number of the grooves formed in different directions, characterized in that it is formed so as to intersect. 前記半導体素子の前記金属板と接触する面には、接地用端子が設けられていることを特徴とする請求項1〜8の何れかに記載の半導体素子の実装構造。   The semiconductor element mounting structure according to claim 1, wherein a grounding terminal is provided on a surface of the semiconductor element that contacts the metal plate. 記複数の溝は、一定の周期をなすように形成されていることを特徴とする請求項1〜9の何れかに記載の半導体素子の実装構造。 Groove before Kifuku number of mounting structure of a semiconductor device according to any one of claims 1-9, characterized in that it is formed so as to form a constant period.
JP2008040313A 2008-02-21 2008-02-21 Semiconductor element mounting structure Expired - Fee Related JP5167856B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008040313A JP5167856B2 (en) 2008-02-21 2008-02-21 Semiconductor element mounting structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008040313A JP5167856B2 (en) 2008-02-21 2008-02-21 Semiconductor element mounting structure

Publications (2)

Publication Number Publication Date
JP2009200250A JP2009200250A (en) 2009-09-03
JP5167856B2 true JP5167856B2 (en) 2013-03-21

Family

ID=41143441

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008040313A Expired - Fee Related JP5167856B2 (en) 2008-02-21 2008-02-21 Semiconductor element mounting structure

Country Status (1)

Country Link
JP (1) JP5167856B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831150B2 (en) 2015-03-11 2017-11-28 Toshiba Memory Corporation Semiconductor device and electronic device
JP7310571B2 (en) * 2019-11-28 2023-07-19 株式会社デンソー semiconductor equipment

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59107157U (en) * 1983-01-07 1984-07-19 日本電気株式会社 GaAs semiconductor device
JPS61237454A (en) * 1985-04-15 1986-10-22 Toshiba Corp Electronic part
JPH0183331U (en) * 1987-11-25 1989-06-02
JPH05109926A (en) * 1991-10-17 1993-04-30 Mitsubishi Electric Corp Hybrid integrated circuit and microstrip substrate
JPH06140729A (en) * 1992-10-28 1994-05-20 Matsushita Electric Works Ltd Board for chip mounting
JPH0922962A (en) * 1995-07-06 1997-01-21 Fuji Kiko Denshi Kk Cavity-down ball grid array
JP2002299495A (en) * 2001-03-30 2002-10-11 Fuji Electric Co Ltd Semiconductor circuit board

Also Published As

Publication number Publication date
JP2009200250A (en) 2009-09-03

Similar Documents

Publication Publication Date Title
US6972479B2 (en) Package with stacked substrates
JP2008091714A (en) Semiconductor device
US20140029201A1 (en) Power package module and manufacturing method thereof
US9271388B2 (en) Interposer and package on package structure
JP5497690B2 (en) Power package module
JP2007158279A (en) Semiconductor device and electronic controller using the same
JP2007095739A (en) Semiconductor device
WO2018216627A1 (en) Electronic device
JP5446302B2 (en) Heat sink and module
JP6180646B1 (en) Semiconductor package and module
JP6048238B2 (en) Electronic equipment
JP2005142189A (en) Semiconductor device
JP5167856B2 (en) Semiconductor element mounting structure
JP2013183038A (en) Semiconductor device
JP5431567B2 (en) Semiconductor device
JP2011146513A (en) Semiconductor device
JP5358515B2 (en) Semiconductor device and electronic control device using the same
JP6602132B2 (en) Printed circuit board
JP4994025B2 (en) Resin-sealed electronic equipment
JP5998033B2 (en) Semiconductor device and manufacturing method thereof
JP2005039118A (en) Semiconductor device
TWI423405B (en) Package structure with carrier
JP5124329B2 (en) Semiconductor device
WO2011108051A1 (en) Semiconductor device
JP2009158825A (en) Semiconductor device

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20100324

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100419

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111017

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111115

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120904

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121105

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121127

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121210

LAPS Cancellation because of no payment of annual fees