JP5165741B2 - Ｆｅｔブリッジ回路を利用した整流回路及びその制御方法 - Google Patents

Description

本発明は、商用等の交流電源から直流電源を得るための整流回路に関するものであり、さらに詳しくは、主にパチンコ機等の遊戯用機器に用いられる整流回路であって、ＦＥＴブリッジ回路を用いた出力電圧２０〜４０Ｖ、出力電流１０Ａ程度の直流電源を得るための整流回路及びその制御方法に関するものである。

従来、交流電源から直流電源を生成するには、ダイオードを用いた整流回路が一般的であり、ブリッジ状に組み合わせた４個のダイオードによる全波整流回路や、１個のダイオードで一方向の電流のみが流れるようにした半波整流回路などがあった。
このダイオードによる整流回路は、回路構成が簡単で安価に作成できる反面、ダイオードの順方向の電圧降下が大きいため、５〜８％程度の損失を生じていた。このダイオードを使用した回路は、単に電力の損失というだけでなく回路の発熱の原因となり、放熱フィンなどの付属する冷却装置が大型化する原因となっていた。

前述のダイオードブリッジによる全波整流回路では、例えば１０Ａの電流が流れた場合には、一般の整流ダイオードの順方向電圧降下が約１．０Ｖであるから、
１０Ａ×１．０Ｖ×２(電流が流れるダイオードの個数)＝２０Ｗ
の損失を生じ、またショットキーダイオードでも順方向電圧降下が約０．６Ｖであり、
１０Ａ×０．６Ｖ×２＝１２Ｗ
の損失が生じる。

前記半波整流回路の場合は、電流が流れるダイオードが１個のため前式の半分の損失で済むが、整流効率は半分であり、１０Ａもの電流を要する機器には使われない。

上述の損失を少なくした整流回路として、パワーＭＯＳ型ＦＥＴ(Field Effect Transistor)を用いたものがあった。
例えば、図５に示す回路は、第１、第２、第３、第４の４個のＦＥＴ４１、４２、４３、４４によってブリッジ回路を構成し、抵抗器４５〜５２を用い入力電圧の分圧によりゲート電圧を発生させて各ＦＥＴ４１、４２、４３、４４のゲートに入力してオン・オフを切り替えて電流の方向を制御し、キャパシタ６１で平滑して整流を行うものである（特許文献１）。
また、図６に示す整流回路は、ブリッジを構成する４個のダイオードのうち、２個をＦＥＴ５３、５４に置き換え、２個のダイオード５５、５６とＦＥＴ５３、５４でブリッジを構成し、これらのＦＥＴ５３、５４のゲートに抵抗器５７，５８、５９、６０を用い入力電圧の分圧により発生したゲート電圧を入力することによりオン・オフを切り替えて電流の方向を制御し、整流を行うものである（特許文献２）。

特開２００７−２０３０８号公報 特開２００３−９２８８５号公報

図５に示す整流回路は、ＦＥＴ４１、４２、４３、４４のオン・オフするタイミングが、出力端子に接続される負荷の大きさに関わらず、常に入力電圧によって決まる一定のタイミングとなる。このため、キャパシタ６１への充電が定常的であって、負荷電流の変化に伴うキャパシタ６１の充電量の変化に従って出力電圧が大きく変化してしまうという問題点があった。
また、前述のように、ＦＥＴ４１、４２、４３、４４のオン・オフするタイミングが常に一定なので、交流入力の電圧が正弦波の場合には、出力電圧が入力電圧より高くなっているときにＦＥＴがオンしてしまう場合があり、このような場合には、キャパシタ６１に貯めたエネルギーが入力ラインに放出されて出力電圧が下がってしまう。従って、電圧が正弦波である商用電源などを入力電源として利用することはできないという問題点があった。

図６に示す整流回路は、図５に示す整流回路が必要としていたＦＥＴ４１と４４、ＦＥＴ４２と４３のそれぞれの同期を、一方をダイオードとすることにより不要とすることができるが、ダイオード４個のうち２個をＦＥＴに置き換えただけであるので、依然として残り２個のダイオードの損失があり、ダイオードによる損失からの改善を半分にしたに過ぎない。

本発明は、上記問題点に鑑みなされたものであり、正弦波形を有する交流電源を直流電源に整流する際の整流（スイッチング）素子に、順方向の抵抗（電圧降下）が少ないパワーＭＯＳ型ＦＥＴを利用して整流回路による電力損失を低減し、発熱を抑えて冷却装置の大型化を抑制するとともに、簡単な制御で出力する直流電圧の変化を少なくすることを目的とするものである。

第１ＦＥＴのソースと第２ＦＥＴのドレインの結合点に交流電源の一方の入力端子を接続し、第３ＦＥＴのソースと第４ＦＥＴのドレインの結合点に前記交流電源の他方の入力端子を接続し、前記第１ＦＥＴのドレインと第３ＦＥＴのドレインの結合点に一方の出力端子を接続し、前記第２ＦＥＴのソースと第４ＦＥＴのソースの結合点に他方の出力端子を接続したブリッジ回路において、前記第４ＦＥＴのオン・オフを、一方の入力端子の電圧が一方の出力端子の電圧より低い規定電圧を越えたときにオンするように制御し、前記第１ＦＥＴのオン・オフを、一方の入力端子の電圧が一方の出力端子の電圧を越えたときにオンするように制御し、前記第２ＦＥＴのオン・オフを、他方の入力端子の電圧が一方の出力端子の電圧より低い規定電圧を越えたときにオンするように制御し、前記第３ＦＥＴのオン・オフを、他方の入力端子の電圧が前記一方の出力端子の電圧を越えたときにオンするように制御するようにし、第１ＦＥＴのオン・オフの制御は、一方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第１ＦＥＴ用のコンパレータと、この第１ＦＥＴ用のコンパレータの出力を第１ＦＥＴのゲートに入力する第１ＦＥＴ用の駆動制御回路とを介してを行い、第３ＦＥＴのオン・オフの制御は、他方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第３ＦＥＴ用のコンパレータと、この第３ＦＥＴ用のコンパレータの出力を第３ＦＥＴのゲートに入力する第３ＦＥＴ用の駆動制御回路とを介して行うことを特徴とするものである。

本願の請求項２の発明は、請求項１記載のＦＥＴブリッジ回路を利用した整流回路の制御方法において、第１ＦＥＴ用、第３ＦＥＴ用のコンパレータの出力信号と第１ＦＥＴ用、第３ＦＥＴ用の駆動制御回路の入力信号との間は、それぞれフォトカプラを介して伝達することを特徴とするものである。

本願の請求項３の発明は、第１ＦＥＴのソースと第２ＦＥＴのドレインの結合点に交流電源の一方の入力端子を接続し、第３ＦＥＴのソースと第４ＦＥＴのドレインの結合点に前記交流電源の他方の入力端子を接続し、第１ＦＥＴのドレインと第３ＦＥＴのドレインの結合点に一方の出力端子を接続し、第２ＦＥＴのソースと第４ＦＥＴのソースの結合点に他方の出力端子を接続したブリッジ回路において、一方の入力端子の入力電圧が一方の出力端子の電圧より低い予め設定した規定電圧を越えたか否かにより第４ＦＥＴのオン・オフを制御するために一方の入力端子の電圧を分割してゲート電圧を生成する第４ＦＥＴ用ゲート電圧発生回路と、一方の入力端子の入力電圧が一方の出力端子の電圧を越えたか否かにより第１ＦＥＴのオン・オフを制御するために一方の入力端子の電圧を分割した電圧と出力端子の電圧を分割した電圧を比較して一方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第１ＦＥＴ用のコンパレータと、この第１ＦＥＴ用のコンパレータの出力を第１ＦＥＴのゲートに入力する第１ＦＥＴ用の駆動制御回路とからなる第１ＦＥＴ制御用電圧発生回路と、他方の入力端子の入力電圧が一方の出力端子の電圧より低い予め設定した規定電圧を越えたか否かにより第２ＦＥＴのオン・オフを制御するために一方の入力端子の電圧を分割してゲート電圧を生成する第２ＦＥＴ用ゲート電圧発生回路と、他方の入力端子の入力電圧が一方の出力端子の電圧を越えたか否かにより第３ＦＥＴのオン・オフを制御するために他方の入力端子の電圧を分割した電圧と出力端子の電圧を分割した電圧を比較して他方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第３ＦＥＴ用のコンパレータと、この第３ＦＥＴ用のコンパレータの出力を第３ＦＥＴのゲートに入力する第３ＦＥＴ用の駆動制御回路とからなるゲート電圧を生成する第３ＦＥＴ制御用電圧発生回路とを設けたことを特徴とするものである。

本願の請求項４の発明は、請求項３記載のＦＥＴブリッジ回路を利用した整流回路において、第１ＦＥＴ用、第３ＦＥＴ用のコンパレータの出力と第１ＦＥＴ用、第３ＦＥＴ用の駆動制御回路の入力のそれぞれの間を、前記コンパレータの出力により発光するフォトダイオードと、前記駆動制御回路に設けられたフォトトランジスタからなるフォトカプラを介して結合したことを特徴とするものである。

本願の請求項５の発明は、請求項３又は４記載のＦＥＴブリッジ回路を利用した整流回路において、入力端子に入力される交流電源を２４Ｖとして、遊戯機の直流電源用として用いたことを特徴とするものである。

本願の請求項１及び３の発明によれば、４個のＦＥＴによってブリッジを構成して整流回路を形成したので、従来のダイオードブリッジによる整流回路に比べて電力損失を１／５〜１／１０に抑えることができるという効果を有する。
また、第１、第３ＦＥＴのオン・オフを入力電圧が出力電圧を越えたか否かにより制御し、第２、第４ＦＥＴのオン・オフを前記出力電圧より低い規定電圧を越えたか否かにより制御するようにしたので、第４ＦＥＴがオンしてから第１ＦＥＴがオンし、第１ＦＥＴがオフしてから第４ＦＥＴがオフし、また、第２ＦＥＴがオンしてから第３ＦＥＴがオンし、第３ＦＥＴがオフしてから第２ＦＥＴがオフする。このため、第１、第３ＦＥＴのオン・オフのみで出力電圧を制御することができるという効果を有する。
さらに、第１、第３ＦＥＴのオン・オフの制御を出力電圧と比較して行うようにしたので、負荷電流が少なく出力電圧が上がってしまうような場合には、第１、第３ＦＥＴをオンする幅を狭くして電力の供給量を減らし、負荷電流が多く出力電圧が下がってしまうような場合には、第１、第３ＦＥＴがオンする幅を広くして電力の供給量を増やすことにより、簡単な回路であるにも関わらず出力電圧の変化を少なくすることができるという効果を有するものである。
またさらに、第１、第３ＦＥＴのオン・オフを入力電圧が出力電圧を越えたときにオンするようにしたので、入力端子にどのような入力波形の電圧が入力したとしても、出力端子から入力端子に向かって電流が逆流することがないという効果を有する。
加えて、第１、第４ＦＥＴの制御を、検出された入力電圧に基づいてコンパレータと駆動制御回路を介して行うようにしたので、極めて正確にオン・オフの制御を行うことができる。

本願の請求項２及び４の発明によれば、前記コンパレータの出力により発光するフォトダイオードと、前記駆動制御回路に設けられたフォトトランジスタからなるそれぞれのフォトカプラを介して結合することにより電気的に絶縁したので、第１、第３ＦＥＴのオン・オフとコンパレータの作動による相互の影響がなく、ＦＥＴの正確なオン・オフ制御を行うことができるという効果を有する。

本願の請求項５の発明によれば、入力端子に入力される交流電源を２４Ｖとして、遊戯機の直流電源としたので、遊戯機の電源を、従来のダイオードブリッジによる整流回路に比べて電力損失を１／５〜１／１０に抑えることができる。

本発明によるＦＥＴブリッジ回路による整流回路の実施例１を示す電気回路図である。 本発明によるＦＥＴブリッジ回路による整流回路のＦＥＴのオン・オフを示すもので、（ａ）は第１、第４ＦＥＴがオンしているときのブロック図、（ｂ）は第２、第３ＦＥＴがオンしているときのブロック図である。 本発明によるＦＥＴブリッジ回路による整流回路の動作を説明するための入出力波形と各ＦＥＴのオン・オフ状態を示す波形図である。 コンパレータと駆動制御回路をフォトカプラで結合した実施例２の電気回路図である。 従来のＦＥＴ４個のブリッジを用いた整流回路の電気回路図である。 従来のＦＥＴ２個とダイオード２個のブリッジを用いた整流回路の電気回路図である。

４個のＦＥＴによりブリッジ回路を構成し、一方の組と他方の組のそれぞれの２個のＦＥＴを交互にオン・オフして変換を行う整流回路において、それぞれの組の一方のＦＥＴのオン・オフの制御を、入力電圧が出力電圧より低い規定電圧を越えたか否かにより行い、それぞれの組の他方のＦＥＴのオン・オフの制御を、入力電圧が出力電圧を越えたか否かにより一方のＦＥＴのオン・オフより狭い範囲で行う。

本発明によるＦＥＴブリッジ回路を用いた整流回路について図面に基づいて説明する。
図１は、本発明のＦＥＴブリッジ回路による整流回路の基本回路であって、主にパチンコ機等の遊戯機の電源回路に用いられる整流回路図である。第１、第２、第３、第４ＦＥＴ１、２、３、４によりブリッジ回路が構成されている。
第１ＦＥＴ１のソースと第２ＦＥＴ２のドレインの結合点ａに交流電源の一方の入力端子ｅが接続され、第３ＦＥＴ３のソースと第４ＦＥＴ４のドレインの結合点ｂに前記交流電源の他方の入力端子ｆが接続されている。
第１ＦＥＴ１のドレインと第３ＦＥＴ３のドレインの結合点ｃに一方の出力端子ｇが接続され、第２ＦＥＴ２のソースと第４ＦＥＴ４のソースの結合点ｄに他方の出力端子ｈが接続されている。

前記一方の入力端子ｅ（結合点ａ）と前記他方の出力端子ｈ（結合点ｄ）との間には、抵抗器１１ａと１１ｂからなる第４ＦＥＴ用ゲート電圧発生回路１１が設けられ、この抵抗器１１ａと１１ｂとの結合点ｊは第４ＦＥＴ４のゲートに接続されている。
抵抗器１１ａと１１ｂの抵抗値は、一方の入力端子ｅ側の入力電圧Ｖｅが、一方の出力端子ｇの電圧Ｖｇより低い規定電圧Ｖ１以上のときに、結合点ｊの電圧が第４ＦＥＴ４のゲート電圧の閾値を越えるように設定されている。例えば、抵抗器１１ａが２２ｋΩ、抵抗器１１ｂが１０ｋΩに設定されている。

前記第４ＦＥＴ用ゲート電圧発生回路１１と並列に、抵抗器１９ａと１９ｂからなる第１ＦＥＴ制御用電圧発生回路１９が設けられ、この抵抗器１９ａと１９ｂの結合点ｍは、第１ＦＥＴ用のコンパレータ１５の＋入力端（非反転入力端子）に接続されている。
出力端子ｇ、ｈ間には、出力電圧を検出する抵抗器２１ａと２１ｂからなる出力電圧検出回路２１が設けられ、この抵抗器２１ａと２１ｂの結合点ｋが前記第１ＦＥＴ用のコンパレータ１５の−入力端（反転入力端子）に接続されている。

第１ＦＥＴ制御用電圧発生回路１９の抵抗器１９ａ、抵抗器１９ｂ、出力電圧検出回路２１の抵抗器２１ａ、抵抗器２１ｂは、一方の入力端子ｅに入力している交流電圧Ｖｅが、出力電圧Ｖｇより高い電圧のときに前記第１ＦＥＴ用のコンパレータ１５が出力するように設定されている。
例えば、第１ＦＥＴ制御用電圧発生回路１９の抵抗器１９ａが２２ｋΩ、抵抗器１９ｂが１ｋΩ、出力電圧検出回路２１の抵抗器２１ａが２１．９１ｋΩ、抵抗器２１ｂが１ｋΩに設定されている。
前記第１ＦＥＴ用のコンパレータ１５の出力は、第１ＦＥＴ用の駆動制御回路１３を介して第１ＦＥＴ１のゲート接続されている。

第２、第３ＦＥＴ２、３についても、第１、第４ＦＥＴ１、４と同様に、前記他方の入力端子ｆ（結合点ｂ）と前記他方の出力端子ｈ（結合点ｄ）との間には、抵抗器９ａと９ｂからなる第２ＦＥＴ用ゲート電圧発生回路９が設けられ、この抵抗器９ａと９ｂとの結合点ｉは第２ＦＥＴ２のゲートに接続されている。
抵抗器９ａと９ｂの抵抗値は、他方の入力端子ｆ側の入力電圧Ｖｆが、一方の出力端子ｇの電圧Ｖｇより低い規定電圧Ｖ１以上のときに、結合点ｉの電圧が第２ＦＥＴ２のゲート電圧の閾値を越えるように設定されている。例えば、抵抗器９ａが２２ｋΩ、抵抗器９ｂが１０ｋΩに設定されている。

前記第２ＦＥＴ用ゲート電圧発生回路９と並列に、抵抗器１７ａと１７ｂからなる第３ＦＥＴ制御用電圧発生回路１７が設けられ、この抵抗器１７ａと１７ｂの結合点ｌは、第３ＦＥＴ用のコンパレータ１６の＋入力端に接続されている。
出力端子ｇ、ｈ間に設けられた前記出力電圧検出回路２１の結合点ｋが第３ＦＥＴ用のコンパレータ１６の−入力端に接続されている。

第３ＦＥＴ制御用電圧発生回路１７の抵抗器１７ａ、抵抗器１７ｂ、出力電圧検出回路２１の抵抗器２１ａ、抵抗器２１ｂは、他方の入力端子ｆに入力している交流電圧Ｖｆが、出力電圧Ｖｇより高い電圧のときに前記第３ＦＥＴ用のコンパレータ１６が出力するように設定されている。例えば、第３ＦＥＴ制御用電圧発生回路１７の抵抗器１７ａが２２ｋΩ、抵抗器１７ｂが１ｋΩに設定されている。
前記第３ＦＥＴ用のコンパレータ１６の出力は、第３ＦＥＴの駆動制御回路１４を介して第３ＦＥＴ３のゲート接続されている。

前記出力端子ｇ、ｈ間には平滑用のキャパシタ２３が設けられている。
以上の回路構成を有するキャパシタ２３を除く整流回路はプリント基板に片面実装され、このプリント基板の部品実装面の反対面に放熱フィンを取り付けて電源装置として構成される。

次に以上のＦＥＴ１、２、３、４のオン・オフの動作の概要について、図２（ａ）（ｂ）に基づいて説明する。
図２（ａ）において、一方の入力端子ｅに交流の＋の電圧、他方の入力端子ｆに−（０Ｖ）の電圧が入力されたときは、第１、第４ＦＥＴ１、４がオン、第３、第２ＦＥＴ３、２がオフとなり、一方の入力端子ｅと一方の出力端子ｇが接続されてこの出力端子ｇに＋の電圧が発生し、他方の入力端子ｆと他方の出力端子ｈが接続されて−（０Ｖ）の電圧が発生する。

図２（ｂ）において、一方の入力端子ｅに−（０Ｖ）の電圧、他方の入力端子ｆに＋の電圧が入力されたときは、第１、第４ＦＥＴ１、４がオフ、第３、第２ＦＥＴ３、２がオンとなり、他方の入力端子ｆと一方の出力端子ｇが接続されてこの出力端子ｇに＋の電圧が発生し、一方の入力端子ｅと他方の出力端子ｈが接続されて−（０Ｖ）の電圧が発生する。

次に、図３に基づいて、上述の整流回路の入力端子ｅ及びｆに、図３（ａ）に示す正弦波の交流電源を接続した場合の作用について詳しく説明する。
図３（ａ）に示すように、一方の入力端子ｅに＋の電圧波形が入力されると、一方の入力端子ｅ→結合点ａ→第１ＦＥＴ１の寄生ダイオード→結合点ｃ→出力端子ｇ→負荷→出力端子ｈ→第４ＦＥＴ４の寄生ダイオード→結合点ｂ→他方の入力端子ｆの閉回路が成立する。
すると、第４ＦＥＴ用ゲート電圧発生回路１１の結合点ｊに電圧Ｖｊが発生して、一方の入力端子ｅに入力された電圧Ｖｅがｔ１時に予め設定した規定電圧Ｖ１を超えると、図３（ｅ）に示すように第４ＦＥＴ４がオンとなる。
第１ＦＥＴ制御用電圧発生回路１９の結合点ｍにも電圧が発生して第１ＦＥＴ用のコンパレータ１５の＋入力端に入力され、図３（ａ）に示すように、一方の入力端子ｅに入力された電圧Ｖｅがｔ２時に出力端子ｇの電圧Ｖｇを超えると第１ＦＥＴ用のコンパレータ１５の出力に電圧が発生して第１ＦＥＴ用の駆動制御回路１３を介して第１ＦＥＴ１のゲートに入力され、図３（ｂ）に示すように第１ＦＥＴ１がオンとなる。

図３（ａ）に示すように、一方の入力端子ｅに入力された電圧Ｖｅがｔ３時に出力端子の電圧Ｖｇ以下になると第１ＦＥＴ用のコンパレータ１５の出力電圧がなくなり、第１ＦＥＴ１のゲート電圧も消滅し、図３（ｂ）に示すように第１ＦＥＴ１がオフとなる。
図３（ａ）に示すように、一方の入力端子ｅに入力された電圧Ｖｅがｔ４時に規定電圧Ｖ１以下になると、図３（ｅ）に示すように第４ＦＥＴ４がオフとなる。

一方の入力端子ｅに−（０Ｖ）の電圧波形、つまり他方の入力端子ｆに＋の電圧波形が入力されたものとすると、
他方の入力端子ｆ→結合点ｂ→第３ＦＥＴ３の寄生ダイオード→結合点ｃ→出力端子ｇ→負荷→出力端子ｈ→第２ＦＥＴ２の寄生ダイオード→結合点ａ→一方の入力端子ｅの閉回路が成立する。
すると、第２ＦＥＴ用ゲート電圧発生回路９の結合点ｉに電圧Ｖｉが発生して、他方の入力端子ｆに入力された電圧Ｖｆがｔ５時に予め設定した規定電圧Ｖ１を超えると、図３（ｃ）に示すように第２ＦＥＴ２がオンとなる。
第３ＦＥＴ制御用電圧発生回路１７の結合点ｌにも電圧が発生して第３ＦＥＴ用のコンパレータ１６の＋入力端に入力され、図３（ａ）に示すように、他方の入力端子ｆに入力された電圧Ｖｆがｔ６時に出力端子の電圧Ｖｇを超えると第３ＦＥＴ用のコンパレータ１６の出力に電圧が発生して第３ＦＥＴ用の駆動制御回路１４を介して第３ＦＥＴ３のゲートに入力され、図３（ｄ）に示すように第３ＦＥＴ３がオンとなる。

図３（ａ）に示すように、他方の入力端子ｆに入力された電圧Ｖｆがｔ７時に出力端子の電圧Ｖｇ以下になると第３ＦＥＴ用のコンパレータ１６の出力電圧がなくなり、第３ＦＥＴ３のゲート電圧も消滅し、図３（ｄ）に示すように第３ＦＥＴ３がオフとなる。
図３（ａ）に示すように、他方の入力端子ｆに入力された電圧Ｖｆがｔ８時に規定電圧Ｖ１以下になると、図３（ｃ）に示すように第２ＦＥＴ２がオフとなる。

これらのＦＥＴの動作の結果、ＦＥＴのブリッジ回路の出力は、図３（ｂ）に示す第１ＦＥＴ１のオン・オフ動作と、図３（ｄ）に示す第３ＦＥＴ３のオン・オフ動作によって規制され、図３（ｆ）に示す電圧波形が出力される。その出力電圧波形が、キャパシタ２３により平滑化されて図３（ｇ）に示すような直流電源となって出力される。

以上の作用において、出力端子ｇ、ｈに接続された負荷が大きいときは、キャパシタ２３に充電された電力を多く消費するので出力電圧が下がる。第１、第３ＦＥＴ１、３は、この下がった出力電圧と入力電圧とが比較されて制御されるので早くオンして遅くオフする。これにより電力の供給量を増やすように作用する。
逆に出力端子ｇ、ｈに接続された負荷が小さいときは、キャパシタ２３に充電された電力の消費が少ないので出力電圧があがる。この上がった出力電圧と入力電圧とが比較されて制御されるので、第１、第３ＦＥＴ１、３は遅くオンして早くオフする。これにより電力の供給量を減らすように作用する。

以上の整流回路において、ＦＥＴの抵抗値を７ｍΩ（１０Ａ時の電圧降下が０．０７Ｖ）とすれば、電力損失は、
１０Ａ×０．０７Ｖ×２＝１．４Ｗ
である。

次に、図４に基づいてより具体的な実施例２について説明する。この実施例２は、ＦＥＴのブリッジ回路の基本的な構成は実施例１と同じであり、コンパレータ１５、１６の出力と駆動制御回路１３、１４の結合をより具体的な回路としたものである。
すなわち、コンパレータ１５、１６の出力により作動する発光ダイオード２４、２５と駆動制御回路１３、１４に設けられた受光素子２８、２９からなるフォトカプラにより結合し、コンパレータ１５、１６とＦＥＴ１、２を電気的に絶縁したものである。
以下、実施例１と同一の構成については説明を省略する。

第１ＦＥＴ用の駆動制御回路１３は、受光素子２８及び第１ＦＥＴ用のコンパレータ１５の出力に基づいてこれらを駆動する素子によって構成され、前記発光ダイオード２４と受光素子２８によりフォトカプラが構成されている。
第３ＦＥＴ用の駆動制御回路１４は、受光素子２９及び第３ＦＥＴ用のコンパレータ１６の出力に基づいてこれらを駆動する素子によって構成され、前記発光ダイオード２５と受光素子２９によりフォトカプラが構成されている。
ている。

３０は電源回路で、入力端子ｅ、ｆに入力された交流電源からコンパレータ１５、１６及び発光ダイオード２４、２５の直流電源を生成する。
この電源回路３０は、入力端子ｅ、ｆのそれぞれをダイオード６１、６２を介して整流しキャパシタ６３で平滑化した電圧をツェナーダイオード６４で定電圧化したものである。

第１ＦＥＴ用の駆動制御回路１３は、一方の入力端子ｅと一方の出力端子ｇとの間に、抵抗器６５、ダイオード６６、キャパシタ６７の直列回路が設けられ、ダイオード６６とキャパシタ６７の結合点ｎと第１ＦＥＴ１のゲートとの間に、抵抗器６８と受光素子２８の直列回路が設けられている。
この第１ＦＥＴの駆動制御回路１３は、第１、第４ＦＥＴ１、４がオフし、第２、第３ＦＥＴ２、３がオンしているときに、他方の入力端子ｆ→結合点ｂ→第３ＦＥＴ３→結合点ｃ→抵抗器６５→ダイオード６６→キャパシタ６７→結合点ａ→一方の入力端子ｅの閉回路を形成してキャパシタ６７に充電する。次いで、第３ＦＥＴ３がオフしているときに、発光ダイオード２４の出力により受光素子２８をオンさせてキャパシタ６７の電圧をゲートに入力して第１ＦＥＴ１をオンする。

第３ＦＥＴ用の駆動制御回路１４は、他方の入力端子ｆと一方の出力端子ｇとの間に、抵抗器６９、ダイオード７０、キャパシタ７１の直列回路が設けられ、ダイオード７０とキャパシタ７１の結合点ｏと第３ＦＥＴ３のゲートとの間に、抵抗器７２と受光素子２９の直列回路が設けられている。
この第３ＦＥＴ用の駆動制御回路１４は、第３、第２ＦＥＴ３、２がオフし、第１、第４ＦＥＴ１、４がオンしているときに、一方の入力端子ｅ→結合点ａ→第１ＦＥＴ１→結合点ｃ→抵抗器６９→ダイオード７０→キャパシタ７１→結合点ｂ→他方の入力端子ｆの閉回路を形成してキャパシタ７１に充電する。次いで、第１ＦＥＴ１がオフしているときに、発光ダイオード２５の出力により受光素子２９をオンさせてキャパシタ７１の電圧をゲートに入力して第３ＦＥＴ３をオンする。
この実施例２は、コンパレータ１５、１６と駆動制御回路１３、１４をフォトカプラで結合した点以外は、実施例１と特に違いはないので作用の説明は省略する。

以上の実施例では、直列に接続した抵抗器により電圧を分割して制御用の電圧を生成してＦＥＴのゲートやコンパレータに入力するようにしたが、本発明はこれに限られるものではなく、該当する電圧を直接ＦＥＴのゲートやコンパレータに入力しても良い。但しこの場合、ＦＥＴのゲートやコンパレータの入力端の耐電圧がその電圧以上である必要がある。
また、コンパレータには、オペアンプを用いることができる。

１、２、３、４…第１、第２、第３、第４ＦＥＴ、９…第２ＦＥＴ用ゲート電圧発生回路、１１…第４ＦＥＴ用ゲート電圧発生回路、９ａ、９ｂ、１１ａ、１１ｂ…抵抗器、１３…第１ＦＥＴ用の駆動制御回路、１４…第３ＦＥＴ用の駆動制御回路、１５…第１ＦＥＴ用のコンパレータ、１６…第３ＦＥＴ用のコンパレータ、１７…第３ＦＥＴ制御用電圧発生回路、１９…第１ＦＥＴ制御用電圧発生回路、２１…出力電圧検出回路、１７ａ、１７ｂ、１９ａ、１９ｂ、２１ａ、２１ｂ…抵抗器、２３…キャパシタ、２４、２５…発光ダイオード、２８、２９…受光素子、６１、６２…ダイオード、６３…キャパシタ、６４…ツェナーダイオード、６５…抵抗器、６６…ダイオード、６７…キャパシタ、６８…抵抗器、６９…抵抗器、７０…ダイオード、７１…キャパシタ、７２…抵抗器。

Claims (5)

1. 第１ＦＥＴのソースと第２ＦＥＴのドレインの結合点に交流電源の一方の入力端子を接続し、第３ＦＥＴのソースと第４ＦＥＴのドレインの結合点に前記交流電源の他方の入力端子を接続し、前記第１ＦＥＴのドレインと第３ＦＥＴのドレインの結合点に一方の出力端子を接続し、前記第２ＦＥＴのソースと第４ＦＥＴのソースの結合点に他方の出力端子を接続したブリッジ回路において、
   前記第４ＦＥＴのオン・オフを、一方の入力端子の電圧が一方の出力端子の電圧より低い規定電圧を越えたときにオンするように制御し、
   前記第１ＦＥＴのオン・オフを、一方の入力端子の電圧が一方の出力端子の電圧を越えたときにオンするように制御し、
   前記第２ＦＥＴのオン・オフを、他方の入力端子の電圧が一方の出力端子の電圧より低い規定電圧を越えたときにオンするように制御し、
   前記第３ＦＥＴのオン・オフを、他方の入力端子の電圧が前記一方の出力端子の電圧を越えたときにオンするように制御するようにし、
   第１ＦＥＴのオン・オフの制御は、一方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第１ＦＥＴ用のコンパレータと、この第１ＦＥＴ用のコンパレータの出力を第１ＦＥＴのゲートに入力する第１ＦＥＴ用の駆動制御回路とを介してを行い、
   第３ＦＥＴのオン・オフの制御は、他方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第３ＦＥＴ用のコンパレータと、この第３ＦＥＴ用のコンパレータの出力を第３ＦＥＴのゲートに入力する第３ＦＥＴ用の駆動制御回路とを介して行うことを特徴とするＦＥＴブリッジ回路を利用した整流回路の制御方法。
2. 第１ＦＥＴ用、第３ＦＥＴ用のコンパレータの出力信号と第１ＦＥＴ用、第３ＦＥＴ用の駆動制御回路の入力信号との間は、それぞれフォトカプラを介して伝達することを特徴とする請求項１記載のＦＥＴブリッジ回路を利用した整流回路の制御方法。
3. 第１ＦＥＴのソースと第２ＦＥＴのドレインの結合点に交流電源の一方の入力端子を接続し、第３ＦＥＴのソースと第４ＦＥＴのドレインの結合点に前記交流電源の他方の入力端子を接続し、第１ＦＥＴのドレインと第３ＦＥＴのドレインの結合点に一方の出力端子を接続し、第２ＦＥＴのソースと第４ＦＥＴのソースの結合点に他方の出力端子を接続したブリッジ回路において、
   一方の入力端子の入力電圧が一方の出力端子の電圧より低い予め設定した規定電圧を越えたか否かにより第４ＦＥＴのオン・オフを制御するために一方の入力端子の電圧を分割してゲート電圧を生成する第４ＦＥＴ用ゲート電圧発生回路と、
   一方の入力端子の入力電圧が一方の出力端子の電圧を越えたか否かにより第１ＦＥＴのオン・オフを制御するために一方の入力端子の電圧を分割した電圧と出力端子の電圧を分割した電圧を比較して一方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第１ＦＥＴ用のコンパレータと、この第１ＦＥＴ用のコンパレータの出力を第１ＦＥＴのゲートに入力する第１ＦＥＴ用の駆動制御回路とからなる第１ＦＥＴ制御用電圧発生回路と、
   他方の入力端子の入力電圧が一方の出力端子の電圧より低い予め設定した規定電圧を越えたか否かにより第２ＦＥＴのオン・オフを制御するために一方の入力端子の電圧を分割してゲート電圧を生成する第２ＦＥＴ用ゲート電圧発生回路と、
   他方の入力端子の入力電圧が一方の出力端子の電圧を越えたか否かにより第３ＦＥＴのオン・オフを制御するために他方の入力端子の電圧を分割した電圧と出力端子の電圧を分割した電圧を比較して他方の入力端子の電圧が一方の出力端子の電圧より高くなると出力する第３ＦＥＴ用のコンパレータと、この第３ＦＥＴ用のコンパレータの出力を第３ＦＥＴのゲートに入力する第３ＦＥＴ用の駆動制御回路とからなるゲート電圧を生成する第３ＦＥＴ制御用電圧発生回路とを設けたことを特徴とするＦＥＴブリッジ回路を利用した整流回路。
4. 第１ＦＥＴ用、第３ＦＥＴ用のコンパレータの出力と第１ＦＥＴ用、第３ＦＥＴ用の駆動制御回路の入力のそれぞれの間を、前記コンパレータの出力により発光するフォトダイオードと、前記駆動制御回路に設けられたフォトトランジスタからなるフォトカプラを介して結合したことを特徴とする請求項３記載のＦＥＴブリッジ回路を利用した整流回路。
5. 入力端子に入力される交流電源を２４Ｖとして、遊戯機の直流電源として用いたことを特徴とする請求項３又は４記載のＦＥＴブリッジ回路を利用した整流回路。

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