JP5151889B2 - 電源回路 - Google Patents

Description

この発明は、交流電流を整流し、安定した直流電圧を生成する電源回路に関する。

ＰＦＣ（Power Factor Correction ：力率改善）電源回路は、力率を改善することによって、高調波の発生を抑制することができる。このような電源回路の典型的な構成を図８に示す。図８に示すように、交流電源１に対してブリッジ整流回路１２が接続される。交流電源１の電圧の正の半サイクル期間では、ダイオードＤ１１、Ｄ１４がオンし、負の半サイクル期間では、ダイオードＤ１２、Ｄ１３がオンする。

ブリッジ整流回路１２の一方の出力端子がインダクタＬ１１およびダイオードＤ１５を介して平滑コンデンサＣ１１の一端に接続され、コンデンサＣ１１の他端がブリッジ整流回路１２の他方の出力端子と接続される。インダクタＬ１１の一端とダイオードＤ１５のアノードとの接続点がＭＯＳＦＥＴ Ｑ１１のドレインに接続される。ＭＯＳＦＥＴ Ｑ１１のソースがブリッジ整流回路１２の他方の出力端子と接続される。

ＭＯＳＦＥＴ Ｑ１１のゲートにドライブパルスが供給される。ＭＯＳＦＥＴ Ｑ１１がオンする期間でインダクタＬ１１およびＭＯＳＦＥＴ Ｑ１１を通じて電流が流れる。ＭＯＳＦＥＴ Ｑ１１がオフすると、インダクタＬ１１およびＭＯＳＦＥＴ Ｑ１１のドレインの接続点にキックバックによって逆起電圧が発生し、逆起電圧によってコンデンサＣ１に対して電流が流れる。ＭＯＳＦＥＴ Ｑ１１のオン／オフ動作によって平滑コンデンサＣ１１の両端に発生する出力直流電圧が負荷ＲＬに印加される。

図８に示す従来の構成の電源回路において発生する損失について、下記の条件を設定して求める。
入力交流電圧：８５Ｖ〜２６４Ｖ(rms:root mean square 二乗平均平方根＝実効値)
直流出力電圧：４００Ｖ 最大出力電力：９００Ｗ 電源の効率：９０％（すなわち、最大入力電力：１０００Ｗ）
（９００Ｗ／４００Ｖ）によって最大直流出力電流が２．２５Ａとなり、（１０００Ｗ／８５Ｖ(rms) ）によって最大入力電流が１１．７６Ａ(rms) となる。

一般的なブリッジ整流回路では、一つのダイオード当たりで１．０Ｖ程度の電圧ドロップが発生する。正の半サイクルおよび負の半サイクルのそれぞれにおいて２個のダイオードがオンとなる。したがって、ブリッジ整流回路１２のダイオードにより発生する損失は、２×１．０×１１．７６＝２３．５Ｗと求まる。

電源回路の全体の損失は、１０００Ｗ−９００Ｗ＝１００Ｗであり、全体の損失の内の２３．５％の割合を占める損失は、大きな損失量である。近年、損失低減を目的として整流ダイオードをＰＦＣによって昇圧した後に配置する回路構成（ブリッジレスＰＦＣと称する）が提案されている。例えば上述した損失の計算例において、整流回路を昇圧した後に設ける構成に変更すると、整流ダイオードに流れる電流が４００Ｖの出力ラインの電流（２．２５Ａ）となるので、１個の整流ダイオードにより発生する損失を２．２５Ｗと少なくすることができる。ブリッジレスＰＦＣの一例が下記の特許文献１に記載されている。
特表２００７−５２７６８７号公報

図９に特許文献１に記載の回路構成を示す。１Ｐおよび１Ｎは、交流電源の両端と接続される入力端子であり、１Ｇが接地端子である。二つのインダクタＬ２１およびＬ２２と、スイッチング素子としてのＭＯＳＦＥＴ Ｑ２１およびＱ２２と、整流ダイオードＤ２１およびＤ２２と、平滑コンデンサＣ２２とが図示のように接続されている。制御回路２３によってＭＯＳＦＥＴ Ｑ２１およびＱ２２に対するドライブパルスが形成される。

端子１Ｐが正で、端子１Ｎが負の半サイクル期間では、ＭＯＳＦＥＴ Ｑ２１がスイッチング動作を行い、ＭＯＳＦＥＴ Ｑ２２がオフとされる。この半サイクル期間で流れる電流が実線で示されている。破線の電流は、端子１Ｐおよび１Ｎの正負が反転した関係となる半サイクル期間で流れる電流を示している。Ｑ２１がオンの期間にインダクタＬ２１およびＱ２１を通じて電流が流れる。Ｑ２１がオフすると、インダクタＬ２１およびＱ２１のドレインの接続点に発生する電圧によって、インダクタＬ２１、整流ダイオードＤ２１、平滑コンデンサＣ２２および負荷ＲＬを介して電流が流れる。端子１Ｎ側の電流は、ＭＯＳＦＥＴ Ｑ２２のボディダイオードおよびインダクタＬ２２を介して流れる。

このように、インダクタＬ２１またはインダクタＬ２２が昇圧動作に関与しない単なる電流経路を構成する素子として機能する。この場合、インダクタＬ２２の直流抵抗成分が入力電流値の２乗と乗じられた損失が発生する。仮にインダクタの直流抵抗成分を０．１Ωとすると、上述した数値例でのインダクタＬ２２と入力リターン電流により発生する損失が下記のように求められる。
１１．７６×１１．７６×０．１＝１３．８Ｗ

さらに、上述したように、整流ダイオードＤ２１およびＤ２２に流れる電流が４００Ｖの出力ラインの電流（２．２５Ａ）となるので、整流ダイオードおよびボディダイオードを経由することにより発生する損失が４．５Ｗとなる。

入力側のリターン電流とインダクタの損失の低減を図ったブリッジレスＰＦＣが例えば下記の非特許文献１に記載されている。
Performance Evaluation of Bridgeless PFC Boost RectifiersHuber, Laszlo; Jang, Yungtaek; Jovanovic, Milan M.Applied Power Electronics Conference, APEC 2007 - Twenty Second Annual IEEEVolume , Issue , Feb. 25 2007-March 1 2007 Page(s):165 - 171

非特許文献１に記載の回路構成を図１０に示す。図９の構成と同様に、インダクタＬ２１、Ｌ２２と、ＭＯＳＦＥＴ Ｑ２１およびＱ２２、整流ダイオードＤ２１およびＤ２２、平滑コンデンサＣ２２が接続されている。ダイオードＤ２３およびＤ２４を介して交流側入力電流のリターン電流が流れる。ダイオードＤ２３およびＤ２４の一方で生じる損失は、下記のものとなる。整流ダイオードの全体で発生する損失は、さらに、ダイオードＤ２１およびＤ２２の一方で生じる損失（２．２５Ｗ）が加算された値（１４．０１Ｗ）となる。
１．０×１１．７６＝１１．７６Ｗ

上述した各構成による損失と使用するインダクタの個数とを図１１の表にまとめて示す。図８に示す従来の電源回路の損失が２３．５Ｗと最も大きくなる。ブリッジレスＰＦＣ１に比して他のブリッジレスＰＦＣ２の方が損失を少なくすることができる。しかしながら、損失の低減量が不充分である。さらに、ブリッジレスＰＦＣの場合では、インダクタを２つ使用しなければならず、電源回路の小型化が阻害される問題がある。

したがって、この発明の目的は、上記問題点を解消し、高効率、低損失という省エネルギーであって、小型の電源回路を提供することにある。

上述した課題を解決するために、この発明は、交流電源が接続され、第１および第２の回路線が導出される第１および第２の入力端子と、
直流電源が出力される第１および第２の出力端子と、
第１および第２の出力端子間に接続される平滑コンデンサと、
インダクタと、
第１の回路線とインダクタの一端との間に接続される第１のスイッチング素子と、
第２の回路線とインダクタの他端との間に接続される第２のスイッチング素子と、
インダクタの一端にアノードが接続され、第１の出力端子にカソードが接続される第１のダイオードと、
インダクタの他端にアノードが接続され、第１の出力端子にカソードが接続される第２のダイオードと、
第１の回路線にカソードが接続され、第２の出力端子にアノードが接続される第３のダイオードと、
第２の回路線にカソードが接続され、第２の出力端子にアノードが接続される第４のダイオードと、
交流電源電圧の一方の半サイクル期間中には、第１のスイッチング素子を常にオン状態とすると共に、第２のスイッチング素子をスイッチング動作させ、交流電源電圧の他方の半サイクル期間中には、第２のスイッチング素子を常にオン状態とすると共に、第１のスイッチング素子をスイッチング動作させる制御回路と
を有する電源回路である。

この発明は、交流電源が接続され、第１および第２の回路線が導出される第１および第２の入力端子と、
直流電源が出力される第１および第２の出力端子と、
第１および第２の出力端子間に接続される平滑コンデンサと、
インダクタと、
第１の回路線とインダクタの一端との間に、ドレイン・ソース間が接続される第１のＭＯＳＦＥＴと、
第２の回路線とインダクタの他端との間に、ドレイン・ソース間が接続される第２のＭＯＳＦＥＴと、
インダクタの一端にアノードが接続され、第１の出力端子にカソードが接続される第１のダイオードと、
インダクタの他端にアノードが接続され、第１の出力端子にカソードが接続される第２のダイオードと、
第１の回路線にカソードが接続され、第２の出力端子にアノードが接続される第３のダイオードと、
第２の回路線にカソードが接続され、第２の出力端子にアノードが接続される第４のダイオードと、
交流電源電圧の一方の半サイクル期間中には、第１のＭＯＳＦＥＴを常にオン状態とすると共に、第２のＭＯＳＦＥＴをスイッチング動作させ、交流電源電圧の他方の半サイクル期間中には、第２のＭＯＳＦＥＴを常にオン状態とすると共に、第１のＭＯＳＦＥＴをスイッチング動作させる制御回路と
を有する電源回路である。

この発明によれば、ブリッジレスＰＦＣを含む従来のＰＦＣ電源回路に比して低損失で、小型な電源回路を実現できる。

以下、この発明を実施するための最良の形態（以下実施の形態とする）について説明する。なお、説明は、以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態

なお、以下に説明する実施の形態は、この発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、この発明の範囲は、以下の説明において、特にこの発明を限定する旨の記載がない限り、これらの実施の形態に限定されないものとする。

＜１．第１の実施の形態＞
「第１の実施の形態の構成」
図１を参照して第１の実施の形態の構成について説明する。交流電源１と第１の入力端子１Ｐおよび第２の入力端子１Ｎが接続される。交流電源の一例は、商用電源である。入力端子１Ｐおよび入力端子１Ｎのそれぞれから第１の回路線ｌｐおよび第２の回路線ｌｎが導出される。直流電源が出力される第１の出力端子２Ｐおよび第２の出力端子２Ｎに対して負荷（図示せず）が接続される。出力端子２Ｐおよび出力端子２Ｎ間に平滑コンデンサＣ１が接続される。

回路線ｌｐと昇圧用のインダクタＬ１の一端との間に第１のスイッチング素子Ｓ１が接続される。回路線ｌｎと昇圧用のインダクタＬ１の他端との間に第２のスイッチング素子Ｓ２が接続される。インダクタＬ１の一端に第１のダイオードＤ１のアノードが接続され、第１の出力端子２ＰにダイオードＤ１のカソードが接続される。インダクタＬ１の他端に第２のダイオードＤ２のアノードが接続され、第１の出力端子２ＰにダイオードＤ２のカソードが接続される。

回路線ｌｐに第３のダイオードＤ３のカソードが接続され、ダイオードＤ３のアノードが第２の出力端子２Ｎに接続される。回路線ｌｎに第４のダイオードＤ４のカソードが接続され、ダイオードＤ４のアノードが第２の出力端子２Ｎに接続される。スイッチング素子Ｓ１およびスイッチング素子Ｓ２のオン／オフ動作は、制御回路３によって生成されたパルス信号（ドライブパルス）によって制御される。

制御回路３には、入力交流電源電圧が供給される。制御回路３が出力するドライブパルスによって、交流電源電圧の一方の半サイクル期間例えば正の半サイクル期間中には、第１のスイッチング素子Ｓ１が常にオン状態とされると共に、第２のスイッチング素子Ｓ２がスイッチング動作される。交流電源電圧の他方の半サイクル期間例えば負の半サイクル期間中には、第２のスイッチング素子Ｓ２が常にオン状態とされると共に、第１のスイッチング素子Ｓ１がスイッチング動作される。なお、交流電源の上側回路線の電位が下側回路線の電位より高くなる期間を正の半サイクル期間と称する。この状態ではない期間を負の半サイクル期間と称する。

「第１の実施の形態の動作」
正の半サイクル期間において、スイッチング素子Ｓ１が常にオンとされ、スイッチング素子Ｓ２がスイッチング動作を行う。スイッチング素子Ｓ２がオンの期間では、入力端子１Ｐからスイッチング素子Ｓ１、インダクタＬ１、スイッチング素子Ｓ２を順に経由して入力端子１Ｎに電流が流れる。

スイッチング素子Ｓ２がオフすると、インダクタ電流が瞬時に遮断されるので、インダクタＬ１のスイッチング素子Ｓ２が接続された端子側には高電圧が発生する。インダクタＬ１による昇圧動作がなされる。昇圧された電圧がダイオードＤ２を介して平滑コンデンサＣ１を充電する。平滑コンデンサＣ１の両端に発生する電圧が出力端子２Ｐおよび２Ｎ間に接続される負荷に出力される。負荷からのリターン電流、或いは平滑コンデンサＣ１を充電したリターン電流は、ダイオードＤ４を介して交流電源の下側の回路線ｌｎへ流れる。

負の半サイクル期間において、スイッチング素子Ｓ２が常にオンとされ、スイッチング素子Ｓ１がスイッチング動作を行う。スイッチング素子Ｓ１がオンの期間では、入力端子１Ｎからスイッチング素子Ｓ２、インダクタＬ１、スイッチング素子Ｓ１を順に経由して入力端子１Ｐに電流が流れる。

スイッチング素子Ｓ１がオフすると、インダクタ電流が瞬時に遮断されるので、インダクタＬ１のスイッチング素子Ｓ１が接続された端子側には高電圧が発生する。インダクタＬ１による昇圧動作がなされる。昇圧された電圧がダイオードＤ１を介して平滑コンデンサＣ１を充電する。平滑コンデンサＣ１の両端に発生する電圧が出力端子２Ｐおよび２Ｎ間に接続される負荷に出力される。負荷からのリターン電流、或いは平滑コンデンサＣ１を充電したリターン電流は、ダイオードＤ３を介して交流電源の上側の回路線ｌｐへ流れる。

この発明の第１の実施の形態では、第１のダイオードＤ１、第２のダイオードＤ２、第３のダイオードＤ３および第４のダイオードＤ４には、昇圧された電位による電流しか流れないので、上述した説明例では、整流ダイオードＤ１乃至Ｄ４による損失が９．０Ｗとなる。さらに、インダクタが昇圧動作しないときがある図９および図１０に示す従来の構成と異なり、使用するインダクタ数が一つで済む。したがって、図９に示す従来の構成のように、入力リターン電流とインダクタの直流抵抗成分による損失が生じない利点がある。

図１１の比較表に示すように、この発明は、従来のＰＦＣ電源回路に比較して損失を最も少ないものとできる。しかも、従来のブリッジレスＰＦＣに比して必要とするインダクタの個数が１個で良い。このことは、電源回路を小型化する上で都合が良い。

＜２．第２の実施の形態＞
「第２の実施の形態の構成」
図２を参照して、この発明の第２の実施の形態の構成について説明する。第２の実施の形態は、第１の実施の形態において、スイッチング素子Ｓ１およびスイッチング素子Ｓ２として、Ｎチャネル型ＭＯＳ(Metal Oxide Semiconductor) ＦＥＴ(Field Effect Transistor) Ｑ１およびＭＯＳＦＥＴ Ｑ２を使用する構成である。ＭＯＳＦＥＴ Ｑ１およびＭＯＳＦＥＴ Ｑ２のゲートに対して、別個の制御回路３Ａおよび制御回路３Ｂがドライブパルスをそれぞれ供給する。

制御回路３Ａおよび制御回路３Ｂに対しては、それぞれ絶縁された別個のＤＣ電源が供給される。制御回路３Ａおよび制御回路３Ｂに対するＤＣ電源は、ＶＤＤ１およびＧＮＤ１、並びにＶＤＤ２およびＧＮＤ２である。一般的に、ＫＷオーダーの大容量電源では、制御用に数ワット程度の小型のＡＣ−ＤＣ電源が併設されることが多い。いわゆるサブコンバータである。サブコンバータ用の絶縁トランスに負荷巻線を追加することは容易であり、追加された負荷巻線と簡単な整流回路によって２つの制御回路３Ａ、３Ｂに対して絶縁された個別のＤＣ電源が供給される。

ＭＯＳＦＥＴ Ｑ１およびＭＯＳＦＥＴ Ｑ２を一つの制御回路で駆動することも可能である。第２の実施の形態のように、ＭＯＳＦＥＴ Ｑ１およびＭＯＳＦＥＴ Ｑ２に対して別々の制御回路３Ａおよび制御回路３Ｂを設けることによって、各ＭＯＳＦＥＴに適した制御が可能となる。

入力端子１Ｐおよび入力端子１Ｎのそれぞれから第１の回路線ｌｐおよび第２の回路線ｌｎが導出される。回路線ｌｐおよび回路線ｌｎの間に、抵抗Ｒ１、抵抗Ｒ２および抵抗Ｒ３の直列回路が挿入される。抵抗直列回路は、制御回路３Ａおよび制御回路３Ｂが力率補正を行うために入力電圧の位相を検出するための分圧抵抗群である。制御回路３Ａおよび制御回路３Ｂは、抵抗Ｒ１および抵抗Ｒ２の接続点の電圧、並びに抵抗Ｒ２および抵抗Ｒ３の接続点の電圧から入力電圧の極性も検出できる。

回路線ｌｐと昇圧用のインダクタＬ１の一端との間に、抵抗Ｒ４および第１のＭＯＳＦＥＴ Ｑ１のドレイン・ソース間が直列に接続される。抵抗Ｒ４とＭＯＳＦＥＴ Ｑ１のソースとの接続点が制御回路３Ａの制御信号入力端子と接続される。回路線ｌｎと昇圧用のインダクタＬ１の他端との間に抵抗Ｒ５および第２のＭＯＳＦＥＴ Ｑ２のドレイン・ソース間が直列に接続される。抵抗Ｒ５とＭＯＳＦＥＴ Ｑ２のソースとの接続点が制御回路３Ｂの制御信号入力端子と接続される。

抵抗Ｒ４および抵抗Ｒ５は、ＭＯＳＦＥＴ Ｑ１およびＱ２のそれぞれのソース電流を検出するためのシャント抵抗である。ソース電流の検出信号が制御回路３Ａおよび制御回路３Ｂに制御信号として供給される。検出信号が入力された制御回路３Ａおよび制御回路３Ｂは、スイッチングのタイミングの制御と過電流に対する保護とを行うことができる。抵抗Ｒ４および抵抗Ｒ５の実際の抵抗値は数１０ｍΩ程度であり、抵抗Ｒ４および抵抗Ｒ５における損失は、無視できる量である。

インダクタＬ１の一端に第１のダイオードＤ１のアノードが接続され、第１の出力端子２ＰにダイオードＤ１のカソードが接続される。インダクタＬ１の他端に第２のダイオードＤ２のアノードが接続され、第１の出力端子２ＰにダイオードＤ２のカソードが接続される。出力端子２Ｐおよび出力端子２Ｎ間に、平滑コンデンサＣ１並びに抵抗Ｒ６、抵抗Ｒ７および抵抗Ｒ８の直列回路が並列に挿入される。

抵抗Ｒ６および抵抗Ｒ７の接続点が制御回路３Ａの制御信号入力端子に接続され、抵抗Ｒ７および抵抗Ｒ８の接続点が制御回路３Ｂの制御信号入力端子に接続される。制御回路３Ａおよび制御回路３Ｂは、抵抗分圧回路から取り出された出力電圧に対応する電圧を制御信号として受け取って、出力電圧を所定の電圧に保つ安定化制御を行う。

回路線ｌｐに第３のダイオードＤ３のカソードが接続され、ダイオードＤ３のアノードが第２の出力端子２Ｎに接続される。回路線ｌｎに第４のダイオードＤ４のカソードが接続され、ダイオードＤ４のアノードが第２の出力端子２Ｎに接続される。ＭＯＳＦＥＴ
Ｑ１およびＭＯＳＦＥＴ Ｑ２のオン／オフ動作は、制御回路３Ａおよび制御回路３Ｂによってそれぞれ生成されたパルス信号（ドライブパルス）によって制御される。

「制御回路の構成例」
制御回路の構成の一例について説明する。制御回路３Ａおよび制御回路３Ｂは、同一の構成とされている。図３に示すように、制御回路は、発振器５と、パルス幅変調（ＰＷＭ；Pulse Width Modulation）回路６と、ドライブ回路７とを有する。なお、制御回路には、過電流に対する保護回路が設けられているが、簡単のため省略する。

発振器５は、のこぎり波出力信号を発生する。発振器５の出力信号と、制御信号ＣＮＴがＰＷＭ変調回路６に供給される。制御信号ＣＮＴは、制御信号生成部８によって生成される。制御信号生成部８には、入力交流電圧Ｖｉおよび出力検出電圧Ｖｆｂが入力され、入力交流電圧Ｖｉの位相と、出力検出電圧Ｖｆｂから求められた電圧レベルを有する制御信号ＣＮＴが形成される。

ＰＷＭ変調回路６は、例えばのこぎり波信号を制御信号ＣＮＴと比較するコンパレータの構成とされ、制御信号ＣＮＴのレベルに応じてＰＷＭ変調回路６の出力パルス信号のデューティ比が可変される。ＰＷＭ変調回路６の出力パルス信号がドライブ回路７に供給され、ドライブ回路７から出力されるドライブパルスがＭＯＳＦＥＴ（Ｑ１またはＱ２）のゲートに対して供給される。例えば負荷が重くなると、ＰＷＭ変調回路６の出力信号のデューティ比が大となり、ＭＯＳＦＥＴのオン期間がより長くなるような制御がなされる。その結果、負荷が重くなっても出力電圧が所定の値に制御される。

制御回路３Ａ（３Ｂ）が出力するドライブパルスによって、交流電源電圧の一方の半サイクル期間例えば正の半サイクル期間中には、ＭＯＳＦＥＴ Ｑ１が常にオン状態とされると共に、ＭＯＳＦＥＴ Ｑ２がスイッチング動作される。交流電源電圧の他方の半サイクル期間例えば負の半サイクル期間中には、ＭＯＳＦＥＴ Ｑ２が常にオン状態とされると共に、ＭＯＳＦＥＴ Ｑ１がスイッチング動作される。

「第２の実施の形態の動作」
図４の各部波形図を参照してこの発明の第２の実施の形態の動作について説明する。図４Ａは、交流電源１の電圧波形である。Ｔ＋で示す期間は、入力端子１Ｐが正極で、入力端子１Ｎが負極となる正の半サイクル期間である。Ｔ−で示す期間は、入力端子１Ｐが正極で、入力端子１Ｎが負極となる負の半サイクル期間である。

図４Ｂに示すように、正の半サイクル期間Ｔ＋において、ＭＯＳＦＥＴ Ｑ１が常にオンとされ、ＭＯＳＦＥＴ Ｑ２が制御回路３Ｂからのドライブパルス信号によってスイッチング動作を行う。負の半サイクル期間Ｔ−において、ＭＯＳＦＥＴ Ｑ２が常にオンとされ、ＭＯＳＦＥＴ Ｑ１が制御回路３Ａからのドライブパルス信号によってスイッチング動作を行う。

図４Ｃに示すように、ＭＯＳＦＥＴ Ｑ１およびＭＯＳＦＥＴ Ｑ２のそれぞれのドレイン電圧は、常時オン状態では、入力交流電圧の波形の電圧となる。ＭＯＳＦＥＴ Ｑ１およびＭＯＳＦＥＴ Ｑ２のそれぞれのドレイン電圧は、オフ状態では、スイッチング動作によって発生するパルス波形となる。スイッチング動作は、交流電圧の振幅が小さい期間では、比較的粗い密度でパルス信号を発生し、交流電圧の振幅が大きい期間では、比較的細かい密度でパルス信号を発生するようになされる。図４Ｃのドレイン電圧波形の線の間隔の大小がパルス信号の密度を表している。

正の半サイクル期間Ｔ＋におけるＭＯＳＦＥＴ Ｑ２のスイッチング動作について述べると、ＭＯＳＦＥＴ Ｑ２がオンの期間では、入力端子１ＰからＭＯＳＦＥＴ Ｑ１、インダクタＬ１、ＭＯＳＦＥＴ Ｑ２を順に経由して入力端子１Ｎに電流が流れる。ＭＯＳＦＥＴ Ｑ２がオフすると、インダクタ電流が瞬時に遮断されるので、インダクタＬ１のＭＯＳＦＥＴ Ｑ２が接続された端子側には高電圧が発生する。インダクタＬ１による昇圧動作がなされる。

昇圧された電圧がダイオードＤ２を介して平滑コンデンサＣ１を充電する。平滑コンデンサＣ１の両端に発生する電圧が出力端子２Ｐおよび２Ｎ間に接続される負荷に出力される。負荷からのリターン電流、或いは平滑コンデンサＣ１を充電したリターン電流は、ダイオードＤ４を介して交流電源の下側の回路線ｌｎへ流れる。

負の半サイクル期間Ｔ−において、ＭＯＳＦＥＴ Ｑ２が常にオンとされ、ＭＯＳＦＥＴ Ｑ１がスイッチング動作を行う。ＭＯＳＦＥＴ Ｑ１がオンの期間では、入力端子１ＮからＭＯＳＦＥＴ Ｑ２、インダクタＬ１、ＭＯＳＦＥＴ Ｑ１を順に経由して入力端子１Ｐに電流が流れる。ＭＯＳＦＥＴ Ｑ１がオフすると、インダクタ電流が瞬時に遮断されるので、インダクタＬ１のＭＯＳＦＥＴ Ｑ１が接続された端子側には高電圧が発生する。インダクタＬ１による昇圧動作がなされる。

昇圧された電圧がダイオードＤ１を介して平滑コンデンサＣ１を充電する。平滑コンデンサＣ１の両端に発生する電圧が出力端子２Ｐおよび２Ｎ間に接続される負荷に出力される。負荷からのリターン電流、或いは平滑コンデンサＣ１を充電したリターン電流は、ダイオードＤ３を介して交流電源の上側の回路線ｌｐへ流れる。

図４Ｄに示すように、インダクタＬ１にのこぎり波電流が流れる。図４Ｄの電流波形は、図５に拡大して示すように、制御回路３Ａ（または３Ｂ）からの駆動パルスＯＵＴに対して、のこぎり波電流波形を繰り返すものとなる。図５の波形は、インダクタ電流が０とならない電流連続モードの波形である。しかしながら、この発明は、電流連続モードに限らず、インダクタ電流が０となるのに同期してスイッチング動作を反転させる臨界モードのＰＦＣに対しても適用できる。臨界モードの場合、インダクタ電流が０となることを検出する巻線を設けても良い。

さらに、負の半サイクル期間Ｔ−においてダイオードＤ１およびＤ３をそれぞれ流れる電流は、ほぼ同様な波形であるので、図４Ｅに一つの波形として示す。正の半サイクル期間Ｔ＋においてダイオードＤ２およびＤ４をそれぞれ流れる電流は、ほぼ同様な波形であるので、図４Ｆに一つの波形として示す。

図４Ｇに示すように、出力端子２Ｐには、一定の直流出力電圧が取り出される。図４の波形図から入力電圧の極性が変わる毎に、ＭＯＳＦＥＴ Ｑ１と、ＭＯＳＦＥＴ Ｑ２との役割が入れ替わりながら動作することがわかる。同様に、ダイオードＤ１、Ｄ３と、Ｄ２、Ｄ４との役割が入れ替わりながら動作することがわかる。

この発明の第２の実施の形態は、上述した第１の実施の形態と同様に損失を少なくできる。さらに、１個のインダクタを使用すれば良く、電源回路を小型化できる。

図６は、出力電力１ＫＷクラスの従来のＰＦＣ回路の損失特性と、計算したこの発明の第２の実施の形態（図２）によるＰＦＣ回路の損失特性とのグラフを示す。横軸は出力電力である。図６から分かるように、出力電力が大きいほど、従来のＰＦＣ回路に比してこの発明により改善される損失量が大きくなる。

図７は、図６と同様に横軸を出力電力とし、縦軸を効率で表したグラフである。ここでの効率とは、出力電力を入力電力で割った値を％で表したものである。出力電力が大きくなっても、従来のＰＦＣ回路に比して効率が落ちにくい結果となった。このように、この発明は、大出力のＰＦＣ回路に適している。しかも使用するインダクタ数を１個で良く、電源回路を小型化するのに適している。

「変形例」
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。例えばスイッチング素子としては、ＭＯＳＦＥＴ以外にＩＧＢＴ(Insulated Gate Bipolar
Transistor：絶縁ゲートバイポーラトランジスタ）を使用しても良い。リレー素子を使用することも可能である。さらに、この発明が適用された電源回路は、電子機器に組み込まれても良いし、ＡＣ−ＤＣ電源装置単体の構成としても良い。

この発明による電源回路の第１の実施の形態の接続図である。 この発明による電源回路の第２の実施の形態の接続図である。 制御回路の一例のブロック図である。 この発明の第２の実施の形態の動作説明に用いる各部波形図である。 図３の一部の区間を拡大した波形図である。 出力電力１ＫＷクラスの従来のＰＦＣ回路の損失特性と、計算したこの発明の第２の実施の形態によるＰＦＣ回路の損失特性とを示すグラフである。 従来のＰＦＣ回路の効率と、計算したこの発明の第２の実施の形態によるＰＦＣ回路の効率とを示すグラフである。 従来の電源回路の一例の接続図である。 従来のブリッジレスＰＦＣの一例の接続図である。 従来のブリッジレスＰＦＣの他の例の接続図である。 この発明による電源回路と従来の電源回路に関して、損失とインダクタの個数との比較表を示す略線図である。

１・・・交流電源
１Ｐ，１Ｎ・・・入力端子
２Ｐ，２Ｎ・・・出力端子
３，３Ａ，３Ｂ・・・制御回路
ｌｐ，ｌｎ・・・回路線
Ｓ１，Ｓ２・・・スイッチング素子
Ｑ１，Ｑ２・・・ＭＯＳＦＥＴ
Ｌ１・・・インダクタ
Ｃ１・・・平滑コンデンサ
ＳＷ・・・スイッチ回路
Ｄ１〜Ｄ４・・・ダイオード

Claims (5)

1. 交流電源が接続され、第１および第２の回路線が導出される第１および第２の入力端子と、
   直流電源が出力される第１および第２の出力端子と、
   上記第１および第２の出力端子間に接続される平滑コンデンサと、
   インダクタと、
   上記第１の回路線と上記インダクタの一端との間に接続される第１のスイッチング素子と、
   上記第２の回路線と上記インダクタの他端との間に接続される第２のスイッチング素子と、
   上記インダクタの一端にアノードが接続され、上記第１の出力端子にカソードが接続される第１のダイオードと、
   上記インダクタの他端にアノードが接続され、上記第１の出力端子にカソードが接続される第２のダイオードと、
   上記第１の回路線にカソードが接続され、上記第２の出力端子にアノードが接続される第３のダイオードと、
   上記第２の回路線にカソードが接続され、上記第２の出力端子にアノードが接続される第４のダイオードと、
   交流電源電圧の一方の半サイクル期間中には、上記第１のスイッチング素子を常にオン状態とすると共に、上記第２のスイッチング素子をスイッチング動作させ、上記交流電源電圧の他方の半サイクル期間中には、上記第２のスイッチング素子を常にオン状態とすると共に、上記第１のスイッチング素子をスイッチング動作させる制御回路と
   を有する電源回路。
2. 交流電源が接続され、第１および第２の回路線が導出される第１および第２の入力端子と、
   直流電源が出力される第１および第２の出力端子と、
   上記第１および第２の出力端子間に接続される平滑コンデンサと、
   インダクタと、
   上記第１の回路線と上記インダクタの一端との間に、ドレイン・ソース間が接続される第１のＭＯＳＦＥＴと、
   上記第２の回路線と上記インダクタの他端との間に、ドレイン・ソース間が接続される第２のＭＯＳＦＥＴと、
   上記インダクタの一端にアノードが接続され、上記第１の出力端子にカソードが接続される第１のダイオードと、
   上記インダクタの他端にアノードが接続され、上記第１の出力端子にカソードが接続される第２のダイオードと、
   上記第１の回路線にカソードが接続され、上記第２の出力端子にアノードが接続される第３のダイオードと、
   上記第２の回路線にカソードが接続され、上記第２の出力端子にアノードが接続される第４のダイオードと、
   交流電源電圧の一方の半サイクル期間中には、上記第１のＭＯＳＦＥＴを常にオン状態とすると共に、上記第２のＭＯＳＦＥＴをスイッチング動作させ、上記交流電源電圧の他方の半サイクル期間中には、上記第２のＭＯＳＦＥＴを常にオン状態とすると共に、上記第１のＭＯＳＦＥＴをスイッチング動作させる制御回路と
   を有する電源回路。
3. 上記制御回路に対して、上記交流電源と、上記直流電源とが供給され、
   上記制御回路が上記交流電源の位相と上記直流電源の電圧に応じてデューティ比が変調されたパルス信号を生成し、
   上記パルス信号によって上記第１および第２のＭＯＳＦＥＴをスイッチング駆動する請求項２記載の電源回路。
4. 上記第１および第２のＭＯＳＦＥＴを流れる電流が検出され、検出結果が上記制御回路に供給される請求項３記載の電源回路。
5. 上記制御回路が上記第１および第２の制御回路から構成され、
   上記第１の制御回路が上記第１のＭＯＳＦＥＴを制御し、上記第２の制御回路が上記第２のＭＯＳＦＥＴを制御する請求項２記載の電源回路。

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