JP5151837B2 - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
この発明は、半導体装置の製造方法に関し、特にIGBT(Insulated Gate Bipolar Transistor:絶縁ゲートバイポーラトランジスタ)などの縦型半導体装置を備えるパワー半導体装置の製造方法に関する。 This invention relates to a method of manufacturing a semiconductor equipment, in particular IGBT: relates to a power semiconductor equipment manufacturing method comprising a vertical semiconductor device such as a (Insulated Gate Bipolar Transistor insulated gate bipolar transistor).
従来、絶縁基板に設けられた回路パターン上に、IGBTなどの縦型半導体素子が接合されたパッケージ構造を有するパワーデバイスが提案されている。図14は、第1従来例の半導体装置の構造について示す断面図である。図14に示すように、第1従来例の半導体装置は、半導体素子61と、セラミクス絶縁基板(DCB基板)などの絶縁基板62と、銅(Cu)ベース66と、冷却体67と、を備えている。なお、図14においては、絶縁基板62と、半導体素子61またはCuベース66との接合部分を明確にするために、樹脂ケース、外部端子、ワイヤボンディングなどの図示を省略している。
Conventionally, there has been proposed a power device having a package structure in which a vertical semiconductor element such as an IGBT is bonded on a circuit pattern provided on an insulating substrate. FIG. 14 is a cross-sectional view showing the structure of the semiconductor device of the first conventional example. As shown in FIG. 14, the semiconductor device of the first conventional example includes a
絶縁基板62は、絶縁層63のおもて面側に回路パターン64が設けられ、裏面側に裏銅箔65が設けられている。半導体素子61の裏面は、第1半田層71を介して回路パターン64と接合している。Cuベース66のおもて面は、第2半田層72を介して裏銅箔65と接合している。また、Cuベース66の裏面は、サーマルコンパウンド73を介して冷却体67と接合している。図示はしないが、冷却体67の周縁には、外部端子の設けられた樹脂ケースが接着されている。このような半導体装置においては、半導体素子61のおもて面に設けられた図示省略した電極と回路パターン64とは図示省略したアルミワイヤなどのワイヤボンディングによって電気的に接続されている。
The
また、第1半田層71および第2半田層72は、板半田やクリーム半田などの、半田層の厚さが一定となるような半田である。ここで、近時、環境上の配慮から、鉛を含まない(Pbフリー)半田材料を用いることが要求されている。Pbフリー半田材料としては、例えばSnAg系半田(溶融点:約220℃)が挙げられる。
Further, the
上述したパッケージ構造の半導体装置に、Pbフリー半田を用いた場合、半導体装置の動作寿命を推定する実機動作試験(パワーサイクル試験)などにおいて、半導体素子61の中央部が高温になる。このため、半導体素子61の中央部周辺に接する第1半田層71が劣化し、縦方向に割れが生じ、半導体装置の機能を喪失させることがある(例えば、下記非特許文献1参照。)。
When Pb-free solder is used for the semiconductor device having the above-described package structure, the central portion of the
さらに、半導体パッケージの小型化、半導体素子61の面積低減化に伴い、電流密度の増加が望まれている。一方、従来のワイヤボンディング技術では、負荷電流レベルの限界にきており、パワーサイクル寿命の点でも、ボンディングワイヤと半導体素子61の接合部の熱疲労が一層、厳しいものとなっている。これらの対策として、半導体素子61の表面の電流密度を均一化して温度分布の均一化を図るとともに、半導体素子61の裏面側に加えて表面側からも熱を逃がす構造として、半導体素子61の表面電極にリードフレームなどの配線用導体を面接合させてその接合面積を大きくすることが考えられる。
Furthermore, with the miniaturization of the semiconductor package and the reduction in the area of the
図15は、第2従来例の半導体装置の構造について示す断面図である。図15に示すように、第2従来例の半導体装置において、半導体素子61のおもて面に設けられた図示省略した電極は、第3半田層74を介してリードフレーム81と接合している。さらに、リードフレーム81は、第4半田層75を介して絶縁基板62の図示省略した回路パターンと接合している。このように、半導体素子61のおもて面の電極は、絶縁基板62の回路パターンと、ワイヤボンディングではなく接合面積の大きいリードフレーム81による面接合よって電気的に接続されている(例えば、下記特許文献1参照。)。
FIG. 15 is a cross-sectional view showing the structure of the semiconductor device of the second conventional example. As shown in FIG. 15, in the semiconductor device of the second conventional example, an electrode (not shown) provided on the front surface of the
なお、図15においては、絶縁基板62の回路パターンの一部が、半導体素子61のおもて面に設けられた図示省略したゲート電極と、ボンディングワイヤ85によって電気的に接続されている。また、Cuベース66の周縁にはエミッタ用端子83とコレクタ用端子84などの外部端子が設けられたケース82が接着されている。絶縁基板62の回路パターンの一部は、エミッタ用端子83やコレクタ用端子84と、ボンディングワイヤ86によって電気的に接続されている。
In FIG. 15, a part of the circuit pattern of the
また、半導体装置の放熱性をさらによくするため、半導体素子とリードフレームとの接合面積をさらに大きくする方法が提案されている(例えば、下記特許文献2参照。)。特許文献2の技術においては、半導体素子の活性領域の周囲に設けられた、例えばガードリングなどの耐圧構造領域の上にも、半田を介してリードフレームを接合している。
In order to further improve the heat dissipation of the semiconductor device, a method of further increasing the junction area between the semiconductor element and the lead frame has been proposed (for example, see
しかしながら、上述した特許文献1の技術では、半導体素子のおもて面の電極に第3半田層を介してリードフレームを接合する際に、電極であるアルミニウム(Al)膜が損傷し、半導体装置の寿命を極端に短くしてしまうという問題がある。その理由は、半導体素子のおもて面には、一般に半田が接合しにくいAl膜を電極として設けるが、リードフレームなどの導体を半田を介して接合する場合、Al膜の上にめっき、蒸着またはスパッタなどの処理をおこない、半田との接合性に優れているニッケル(Ni)膜やCu膜を成膜するためである。このとき、NiやCuは、Alよりもヤング率が高いため、何らかの力がかかった場合、Al膜に応力が集中し、Al膜にクラックが生じてしまう。また、半導体層の、半導体素子のおもて面のNi膜やCu膜と、半田層との境界近傍にクラックが入る可能性がある。このように、Al膜にクラックが入ると半導体素子の機能が喪失するため、半導体装置の寿命が短くなるという問題がある。
However, in the technique of
また、上述した特許文献2の技術では、半導体素子とリードフレームとを接合する半田の端部が、耐圧構造領域である絶縁層の上を覆うように設けられている。ここで、Ni膜や半田は、絶縁膜と接合しないため、半導体素子の表面電極であるAl膜の、絶縁膜とNi膜との境界部分に応力が集中する。このため、Al膜にクラックが生じ、半導体素子が破壊されるという問題が挙げられる。このことは、例えば半導体素子に設けられたトレンチの上に半田の端部が位置する場合も同様である。
Further, in the technique disclosed in
この発明は、上述した従来技術による問題点を解消するため、半田により基板に接合された半導体素子の寿命を長くすることができる半導体装置の製造方法を提供することを目的とする。 The present invention, in order to solve the problems in the conventional techniques described above, and an object thereof is to provide a semiconductor equipment manufacturing method which can increase the life of the semiconductor element bonded to the substrate by soldering.
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、おもて面に表面電極を有する活性領域と、前記活性領域の周囲に設けられた耐圧構造領域とを有する半導体素子の当該表面電極が、半田層によってリードフレームに接合された半導体装置の製造方法において、前記半導体素子の前記活性領域内に、当該活性領域と前記耐圧構造領域との境界から所定の幅のマスクを形成するマスク形成工程と、前記活性領域の前記マスクの形成されていない領域に、前記半田層の前記リードフレームとの接触面の端部より外側の領域の幅が厚さの2倍以上となる量の鉛フリー半田を設ける半田載せ工程と、前記半田の上に、前記リードフレームを載置する載置工程と、前記半田が前記半導体素子と前記リードフレームとに挟まれた状態のまま加熱し、当該半田によって当該半導体素子と当該リードフレームとを接合する接合工程と、を含むことを特徴とする。 To solve the above problems and achieve an object, a method of manufacturing a semiconductor device according to this invention, an active region having a surface electrode on the front surface, the breakdown voltage structure region provided around the active region In a method of manufacturing a semiconductor device in which the surface electrode of a semiconductor element having a semiconductor layer is bonded to a lead frame by a solder layer, a predetermined distance from the boundary between the active region and the breakdown voltage structure region is within the active region of the semiconductor element. A mask forming step of forming a mask having a width of the active layer; and a region outside the edge of the contact surface of the solder layer with the lead frame in a region of the active region where the mask is not formed. A solder placing step of providing a lead-free solder in an amount that is twice or more; a placing step of placing the lead frame on the solder; and the solder comprising the semiconductor element and the lead frame Heating remains sandwiched, characterized in that it comprises a and a bonding step of bonding the said semiconductor element and said lead frame by the solder.
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記マスク形成工程の前、または前記マスク形成工程と前記半田載せ工程との間に、前記半導体素子の前記表面電極に、金をめっきするめっき工程をさらに含むことを特徴とする。 A method of manufacturing a semiconductor device according to this invention is the invention described above, before the mask formation process, or between the mask formation step and the solder placed step, the surface electrode of the semiconductor element, The method further includes a plating step of plating gold.
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記マスク形成工程の前、または前記マスク形成工程と前記半田載せ工程との間に、前記半導体素子の前記表面電極の表面に形成されている酸化膜を除去する酸化膜除去工程をさらに含むことを特徴とする。 A method of manufacturing a semiconductor device according to this invention is the invention described above, before the mask formation process, or between the mask formation step and the solder placed step, the surface of the surface electrode of the semiconductor element The method further includes an oxide film removing step of removing the oxide film formed in the step.
上述した各請求項の発明によれば、半導体素子とリードフレームとを接合している半田層にクラックが入る場合、半田層とリードフレームとの境界近傍にクラックが入るため、半導体素子の表面電極にクラックが入ることを抑えることができる。 According to the invention of each claim described above, when a crack is generated in the solder layer joining the semiconductor element and the lead frame, the crack is generated in the vicinity of the boundary between the solder layer and the lead frame. Can prevent cracks from entering.
上述した発明によれば、半導体素子とリードフレームとを接合している半田層が、活性領域と耐圧構造領域との境界を覆わないため、活性領域と耐圧構造領域との境界に応力が集中することを防ぐことができる。このため、この境界から、半導体素子の表面電極に直接クラックが入ることを防ぐことができる。 According to inventions described above, a solder layer which bonds the semiconductor element and the lead frame, because does not cover the boundary between the active region and the breakdown withstanding structure region, the stress in the boundary between the active region and the breakdown withstanding region It can prevent concentration. For this reason, it is possible to prevent cracks from directly entering the surface electrode of the semiconductor element from this boundary.
上述した発明によれば、半導体素子の表面電極の濡れ性を調整することで、半田層の半導体素子との接触面の端部の位置を調整することができる。したがって、半田層のリードフレームとの接触面の端部より外側の領域の幅を、所望の幅にすることができる。 According to inventions described above, by adjusting the wettability of the surface electrode of the semiconductor element, it is possible to adjust the position of the end portion of the contact surface between the semiconductor element of the solder layer. Therefore, the width of the region outside the end of the contact surface of the solder layer with the lead frame can be set to a desired width.
本発明にかかる半導体装置の製造方法によれば、半田により基板に接合された半導体素子の寿命を長くすることができるという効果を奏する。 According to the semiconductor equipment manufacturing method according to the present invention, an effect that it is possible to increase the life of the semiconductor element bonded to the substrate by soldering.
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 With reference to the accompanying drawings, illustrating a preferred embodiment of the manufacturing method of the semiconductor equipment according to the present invention in detail. Note that, in the following description of the embodiments and all the attached drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.
(実施の形態1)
図1は、実施の形態1にかかる半導体装置の構造について示す要部の断面図である。図1においては、パッケージ構造の半導体装置における半導体素子1と、リードフレーム3との接合部分を拡大して示している。図1に示すように、実施の形態1にかかる半導体装置において、半導体素子1は、半田層2を介してリードフレーム3と接合している。なお、半田層2のリードフレーム3との接触面の端部より外側の領域を、フィレット20とする。
(Embodiment 1)
FIG. 1 is a cross-sectional view of the main part showing the structure of the semiconductor device according to the first embodiment. In FIG. 1, a joint portion between the
半導体素子1は、例えばおもて面側と裏面側に電極を有する、縦型のIGBTなどである。半導体素子1のおもて面には、表面電極11が設けられている。表面電極11は、例えばAl膜12の上にNi膜13が積層された構造となっている。Al膜12の上に、Ni膜13を積層する理由は、Al膜12には、例えばSnAg系のPbフリー半田を接合することが困難なためである。したがって、Al膜12の上にSnAg系のPbフリー半田が接合可能なNi膜13を積層する。
The
リードフレーム3は、例えばCuで作製されている。ここで、CuとNiの濡れ広がりが異なるため、Cuの表面で半田が広がりにくく、Niの表面で半田が広がりやすくなっている。このため、図1に示すように、半田とNiの接触面積が、半田とCuとの接触面積よりも大きくなるため、フィレット20の形状は、リードフレーム3側から半導体素子1側に向かって広がった形状となる。なお、図1においては、フィレット20の端部の形状を直線形状として記載しているが、例えば上に凸の形状でもよい。
The
半田層2の厚さhは、例えば50μm〜500μm程度であり、150μm〜250μmが好ましい。また、フィレット20と半導体素子1(厳密には、Ni膜13、以下同様)が接する領域の幅(以下、フィレット幅xとする)は、半田層2の厚さhの2倍以上である。すなわち、フィレット幅xは、アスペクト比(フィレット幅x/半田層2の厚さh)が2.0以上となるような幅である。その理由は後述する。
The thickness h of the
また、図2は、実施の形態1にかかる半導体装置の、活性領域と耐圧構造領域との境界付近の構造について示す要部の断面図である。図2においては、半導体素子1の活性領域51と、活性領域51の周囲に設けられたガードリングなどの耐圧構造領域52と、の境界付近の構造について拡大して示している。図2に示すように、実施の形態1にかかる半導体装置においては、フィレット20の端部と半導体素子1(Ni膜13)との境界点は、ガードリングとなる絶縁膜4とNi膜13との境界より、活性領域51側である。すなわち、半田層2の端部が耐圧構造領域52の絶縁膜4に達していない。
FIG. 2 is a cross-sectional view of the main part showing the structure near the boundary between the active region and the breakdown voltage structure region of the semiconductor device according to the first embodiment. In FIG. 2, the structure in the vicinity of the boundary between the
(アスペクト比について)
つぎに、実施の形態1にかかる半導体装置におけるフィレットのアスペクト比について説明する。まず、アスペクト比が異なる場合にフィレットにかかる熱応力の比を、有限要素法(FEM)解析によって構造解析した結果を図3に示す。図3は、アスペクト比と、フィレットにかかる熱応力比と、の関係について示す特性図である。なお、図3において、縦軸は、熱応力比であり、横軸は、アスペクト比である。また、FEM解析の前提条件として、図1に示した層構成を仮定している。
(About aspect ratio)
Next, the aspect ratio of the fillet in the semiconductor device according to the first embodiment will be described. First, FIG. 3 shows the result of structural analysis of the ratio of thermal stress applied to the fillet when the aspect ratio is different by finite element method (FEM) analysis. FIG. 3 is a characteristic diagram showing the relationship between the aspect ratio and the thermal stress ratio applied to the fillet. In FIG. 3, the vertical axis represents the thermal stress ratio, and the horizontal axis represents the aspect ratio. Moreover, the layer structure shown in FIG. 1 is assumed as a precondition for the FEM analysis.
ここで、実施例においては、パワーサイクル試験を想定し、温度差が100℃となるように、温度範囲を室温(約25℃)から125℃にしたときの熱応力をFEM解析によって解析した。また、半田層の厚さhを、100μmとした。なお、熱応力比は、フィレット幅xが100μm(アスペクト比:1)のときに生じた熱応力を基準(1)とした比率である。 Here, in the examples, assuming a power cycle test, the thermal stress when the temperature range was changed from room temperature (about 25 ° C.) to 125 ° C. was analyzed by FEM analysis so that the temperature difference would be 100 ° C. Further, the thickness h of the solder layer was set to 100 μm. The thermal stress ratio is a ratio based on the thermal stress generated when the fillet width x is 100 μm (aspect ratio: 1) as a reference (1).
図3に示すように、アスペクト比が2以上になると、アスペクト比が1のときと比べて、表面電極に生じる熱応力が25%程度低減する。したがって、後述するように、フィレットにかかるせん断応力の集中部がフィレットとリードフレームとの境界近傍となる。 As shown in FIG. 3, when the aspect ratio is 2 or more, the thermal stress generated in the surface electrode is reduced by about 25% compared to when the aspect ratio is 1. Therefore, as will be described later, the concentrated portion of shear stress applied to the fillet is in the vicinity of the boundary between the fillet and the lead frame.
なお、FEM解析モデルは実機と同様の構造で、温度負荷に関しても同様としている。実機でもアスペクトを2以上にすることで、フィレットにかかるせん断応力の集中部がフィレットとリードフレームとの境界近傍になることを確認した。 The FEM analysis model has the same structure as the actual machine, and the same applies to the temperature load. In the actual machine, it was confirmed that by setting the aspect to 2 or more, the concentrated portion of the shear stress applied to the fillet is in the vicinity of the boundary between the fillet and the lead frame.
つぎに、FEM解析結果のせん断応力分布について示す。図4〜図9においては、アスペクト比を変化させた場合の、フィレットにかかるせん断応力の分布を示している。図4は、アスペクト比が0.5の場合のせん断応力の分布を示す説明図である。また、図5は、アスペクト比が1.0の場合のせん断応力の分布を示す説明図である。図4または図5に示すように、アスペクト比が1.0以下の場合、せん断応力の集中部P1、P2がフィレット21、22と半導体素子1との境界近傍となる。したがって、半導体素子1の表面電極にクラックが入りやすくなり、半導体素子1の寿命が短くなる。
Next, the shear stress distribution of the FEM analysis result is shown. 4 to 9 show the distribution of shear stress applied to the fillet when the aspect ratio is changed. FIG. 4 is an explanatory diagram showing the distribution of shear stress when the aspect ratio is 0.5. FIG. 5 is an explanatory diagram showing the distribution of shear stress when the aspect ratio is 1.0. As shown in FIG. 4 or 5, when the aspect ratio is 1.0 or less, the shear stress concentration portions P <b> 1 and P <b> 2 are in the vicinity of the boundary between the
図6は、アスペクト比が1.5の場合のせん断応力の分布を示す説明図である。図6に示すように、アスペクト比が1.5の場合、せん断応力の集中部P3がフィレット23の端部全体に分布している。このため、フィレット23の端部の全体にクラックの入る可能性があるため、半導体素子1の表面電極にクラックが入る可能性がある。
FIG. 6 is an explanatory diagram showing the distribution of shear stress when the aspect ratio is 1.5. As shown in FIG. 6, when the aspect ratio is 1.5, the shear stress concentration portion P <b> 3 is distributed over the entire end portion of the
図7は、アスペクト比が2.0の場合のせん断応力の分布を示す説明図である。また、図8は、アスペクト比が3.0の場合のせん断応力の分布を示す説明図である。図7または図8に示すように、アスペクト比が2.0以上の場合、せん断応力の集中部P4、P5がフィレット24、25とリードフレーム3との境界近傍となる。このため、半田層2にクラックが入っても、半導体素子1の表面電極からは遠いため、半導体素子1の表面電極にクラックが入りづらくなり、半導体素子1の寿命が長くなる。このように、アスペクト比を2.0以上とすることで、半導体素子1の寿命を長くすることができる。
FIG. 7 is an explanatory diagram showing the distribution of shear stress when the aspect ratio is 2.0. FIG. 8 is an explanatory diagram showing the distribution of shear stress when the aspect ratio is 3.0. As shown in FIG. 7 or FIG. 8, when the aspect ratio is 2.0 or more, the shear stress concentration portions P <b> 4 and P <b> 5 are near the boundaries between the
さらに、図9は、アスペクト比が2.0で、フィレットの端部の形状が上に凸の場合のせん断応力の分布を示す説明図である。図9に示すように、フィレット26の端部の形状が上に凸の形状でも、直線形状の場合と同様に、せん断応力の集中部P6がフィレット26とリードフレーム3との境界近傍となる。したがって、フィレット26の端部の形状によらず、アスペクト比が2.0以上の場合は、半導体素子1の寿命が長くなることがわかる。
Further, FIG. 9 is an explanatory diagram showing the distribution of shear stress when the aspect ratio is 2.0 and the shape of the end of the fillet is convex upward. As shown in FIG. 9, even when the shape of the end portion of the
上述した実施の形態1によれば、半導体素子のおもて面側と、リードフレームとに挟まれた半田層の端部において、半田層へのクラックが、半田層とリードフレームとの境界の近傍に生じやすいため、半導体素子の表面電極にクラックが入ることを防ぐことができる。また、活性領域に形成されたNi膜と、耐圧構造領域に形成された絶縁膜との境界に半田層が達していないため、Ni膜と絶縁膜との境界にせん断応力が集中するのを防ぎ、表面電極のAl膜に直接クラックが入ることを防ぐことができる。 According to the first embodiment described above, cracks in the solder layer occur at the boundary between the solder layer and the lead frame at the end of the solder layer sandwiched between the front surface side of the semiconductor element and the lead frame. Since it is likely to occur in the vicinity, cracks can be prevented from entering the surface electrode of the semiconductor element. In addition, since the solder layer does not reach the boundary between the Ni film formed in the active region and the insulating film formed in the breakdown voltage structure region, shear stress is prevented from concentrating on the boundary between the Ni film and the insulating film. Further, it is possible to prevent cracks from being directly formed in the Al film of the surface electrode.
(実施の形態2)
つぎに、実施の形態2にかかる半導体装置の製造方法について説明する。図10〜図13は、実施の形態2にかかる半導体装置の製造方法について順に示す平面図である。まず、図10に示すように、半導体素子1の活性領域51の周囲の耐圧構造領域52において、ガードリングとなる絶縁膜4を形成する。
(Embodiment 2)
Next, a method for manufacturing the semiconductor device according to the second embodiment will be described. 10 to 13 are plan views sequentially illustrating the method for manufacturing the semiconductor device according to the second embodiment. First, as shown in FIG. 10, the insulating film 4 serving as a guard ring is formed in the breakdown
ついで、図11に示すように、活性領域51と絶縁膜4の境界部分に、カプトンテープやポリイミドなどの高耐熱有機材料によりマスク53を形成する。マスク53の幅は、チップサイズ、チップ上に接合するリードフレームの大きさ、半田層の厚さを考慮して、アスペクト比2となるようにする。具体的には、例えば半田層の厚さを100μm程度にする場合、チップ上に接合するリードフレームより200μmほど大きな開口部を設けたマスクを形成する。
Next, as shown in FIG. 11, a
ついで、図12に示すように、半田層のフィレットにおけるアスペクト比が2以上になる量の、板半田またはクリーム半田などのPbフリー半田2aを活性領域51の表面電極の上に設ける。Pbフリー半田としては、例えばSnAg系半田が好ましい。ここで、半田2aを設ける前に、半導体素子1の表面電極の清浄度を高めてもよい。具体的には、半導体素子1の表面電極に例えばAuなどのめっきを施す。また、半導体素子1の表面電極の表面の酸化膜を、プラズマ洗浄や水素還元などにより除去する。このようにすることで、半導体素子1の表面電極における半田の濡れ性が向上する。なお、これらの処理は、図11に示すマスクを施す処理の前におこなってもよい。
Next, as shown in FIG. 12, Pb-
ついで、図13に示すように、Pbフリー半田2aの上にリードフレーム3を載置し、Pbフリー半田2aが半導体素子1とリードフレーム3とに挟まれた状態のまま、リフロー炉に投入し加熱する。このようにすることで、半導体素子1とリードフレーム3とを半田2aを介して接合する。
Next, as shown in FIG. 13, the
上述した実施の形態2によれば、実施の形態1と同様の効果を得ることができる。また、半導体素子の表面電極の濡れ性を向上させることで、フィレットの半導体素子との接触面の端部の位置を調整し、フィレットのアスペクト比を調整することができる。 According to the second embodiment described above, the same effect as in the first embodiment can be obtained. Further, by improving the wettability of the surface electrode of the semiconductor element, the position of the end of the contact surface of the fillet with the semiconductor element can be adjusted, and the aspect ratio of the fillet can be adjusted.
以上のように、本発明にかかる半導体装置の製造方法は、高温で動作するパワーデバイスに有用であり、特に、半導体素子の表面電極に半田を介してリードフレームを接合する半導体装置に適している。 As described above, the method of manufacturing a semiconductor equipment according to the present invention is useful for power devices operating at high temperatures, in particular, suitable for a semiconductor device for joining the lead frame through the solder surface electrode of the semiconductor element Yes.
1 半導体素子
2 半田層
3 リードフレーム
11 表面電極
12 Al膜
13 Ni膜
20 フィレット
DESCRIPTION OF
Claims (3)
前記半導体素子の前記活性領域内に、当該活性領域と前記耐圧構造領域との境界から所定の幅のマスクを形成するマスク形成工程と、Forming a mask having a predetermined width from the boundary between the active region and the breakdown voltage structure region in the active region of the semiconductor element;
前記活性領域の前記マスクの形成されていない領域に、前記半田層の前記リードフレームとの接触面の端部より外側の領域の幅が厚さの2倍以上となる量の鉛フリー半田を設ける半田載せ工程と、Lead-free solder is provided in an area of the active area where the mask is not formed so that the width of the area outside the end of the contact surface of the solder layer with the lead frame is at least twice the thickness. Solder loading process;
前記半田の上に、前記リードフレームを載置する載置工程と、A placing step of placing the lead frame on the solder;
前記半田が前記半導体素子と前記リードフレームとに挟まれた状態のまま加熱し、当該半田によって当該半導体素子と当該リードフレームとを接合する接合工程と、Heating while the solder is sandwiched between the semiconductor element and the lead frame, and joining the semiconductor element and the lead frame with the solder; and
を含むことを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device, comprising:
前記半導体素子の前記表面電極に、金をめっきするめっき工程をさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1, further comprising a plating step of plating gold on the surface electrode of the semiconductor element.
前記半導体素子の前記表面電極の表面に形成されている酸化膜を除去する酸化膜除去工程をさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1, further comprising an oxide film removing step of removing an oxide film formed on a surface of the surface electrode of the semiconductor element.
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