JP5136148B2 - Manufacturing method of thermal head and thermal head - Google Patents

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Description

本発明はサーマルヘッドの製造方法及びサーマルヘッドに関し、特に、保護層とレジストマスクの密着性を向上させたサーマルヘッドの製造方法及びサーマルヘッドに関する。   The present invention relates to a method for manufacturing a thermal head and a thermal head, and more particularly to a method for manufacturing a thermal head and an improved thermal head with improved adhesion between a protective layer and a resist mask.

サーマルヘッドは、ビデオプリンタ、バーコードプリンタ、ラベルプリンタ、カードプリンタ、ファクシミリ、券売機など各種の印画装置に用いられる。かかるサーマルヘッドは、一般に、以下のようにして製造される（例えば、特許文献１参照）。   Thermal heads are used in various printing apparatuses such as video printers, bar code printers, label printers, card printers, facsimile machines, and ticket vending machines. Such a thermal head is generally manufactured as follows (see, for example, Patent Document 1).

まず、基板上にグレーズを形成し、グレーズ上に発熱体層を成膜する。次いで、この上に電極層を成膜する。次に、ＣＶＤ（Chemical Vapor Deposition）法やバイアススパッタ法を用いてＳｒ−ＳｉＯＮなどからなる保護層を成膜する。その後、レジストマスクを形成し、保護層をパターニングすることにより、電極層の一部を露出させ、電極パッドを形成する。
特開２００６−７６２０１号公報 First, a glaze is formed on a substrate, and a heating element layer is formed on the glaze. Next, an electrode layer is formed thereon. Next, a protective layer made of Sr—SiON or the like is formed using a CVD (Chemical Vapor Deposition) method or a bias sputtering method. Thereafter, a resist mask is formed and the protective layer is patterned to expose a part of the electrode layer and form an electrode pad.
JP 2006-76201 A

しかしながら、上述のようにして保護層を成膜した場合、保護層の表面が滑らかになりすぎ、その上に形成されるレジストマスクとの密着性が悪くなって、保護層をパターニングする際にレジストマスクの剥がれが発生する場合がある。これにより、保護層のパターニングが良好に行われず、歩留まり低下の原因となっていた。   However, when the protective layer is formed as described above, the surface of the protective layer becomes too smooth, and the adhesion with the resist mask formed thereon deteriorates. Mask peeling may occur. Thereby, the patterning of the protective layer is not performed satisfactorily, causing a decrease in yield.

本発明は、このような問題を解決すべくなされたものであって、保護層とレジストマスクの密着性を向上させ、レジストマスクの剥がれを抑制し、これにより安定した高歩留まりを得ることが可能なサーマルヘッドの製造方法及びサーマルヘッドを提供することを目的とする。   The present invention has been made to solve such problems, and can improve the adhesion between the protective layer and the resist mask, suppress the peeling of the resist mask, and thereby obtain a stable high yield. It is an object to provide a thermal head manufacturing method and a thermal head.

本発明によるサーマルヘッドの製造方法は、発熱体層及び電極層を形成する第１の工程と、前記発熱体層及び電極層を覆う保護層を形成する工程であって、前記保護層の表面粗さを制御する表面粗さ制御ステップを含む第２の工程と、前記第２の工程の後、前記保護層上にレジストマスクを形成する第３の工程と、前記レジストマスクを用いて前記保護層をパターニングする第４の工程とを含むことを特徴とする。   The method for manufacturing a thermal head according to the present invention includes a first step of forming a heating element layer and an electrode layer, and a step of forming a protective layer covering the heating element layer and the electrode layer, the surface roughening of the protective layer. A second step including a surface roughness control step for controlling the roughness; a third step of forming a resist mask on the protective layer after the second step; and the protective layer using the resist mask. And a fourth step of patterning.

本発明によれば、保護層の表面粗さを制御する表面粗さ制御ステップを有していることから、保護層の表面を粗くすることができ、その上に形成するレジストマスクと保護層との密着性を向上させることが可能となる。これによりレジストマスクが保護層から剥がれることを抑制することができる。従って、高い歩留まりを安定して得ることが可能となる。   According to the present invention, since it has a surface roughness control step for controlling the surface roughness of the protective layer, the surface of the protective layer can be roughened, and a resist mask and a protective layer formed thereon are provided. It becomes possible to improve the adhesiveness. Thereby, it can suppress that a resist mask peels from a protective layer. Therefore, it is possible to stably obtain a high yield.

本発明において、前記保護層は、シリコンオキシナイトライドを含むことが好ましい。これにより、サーマルヘッドの耐摩耗性を向上させ、表面に付着した塵埃などの影響を低減することが可能となる。   In the present invention, the protective layer preferably contains silicon oxynitride. As a result, it is possible to improve the wear resistance of the thermal head and reduce the influence of dust and the like adhering to the surface.

本発明において、前記表面粗さ制御ステップは、前記保護層の表面をプラズマエッチングによりエッチングするステップを含むことが好ましい。これによれば、保護層の表面粗さをエッチング時間によって制御することができる。   In the present invention, the surface roughness control step preferably includes a step of etching the surface of the protective layer by plasma etching. According to this, the surface roughness of the protective layer can be controlled by the etching time.

本発明において、前記保護層はバイアススパッタにより形成され、前記表面粗さ制御ステップは、前記バイアススパッタのバイアス電圧を低下させるステップと前記低下後のバイアス電圧を印加した状態で前記バイアススパッタを行うステップを含むことが好ましい。これによれば、バイアススパッタにより発熱体層及び電極層に対する保護層のカバレッジを向上させるとともに、第１のバイアス電圧よりも低い第２のバイアス電圧を印加して行うバイアススパッタにより保護層の表面を粗くすることができる。 In the present invention, the protective layer is formed by bias sputtering, and the surface roughness control step includes a step of reducing the bias voltage of the bias sputtering and a step of performing the bias sputtering with the bias voltage after the decrease being applied. It is preferable to contain. According to this, the coverage of the protective layer with respect to the heating element layer and the electrode layer is improved by bias sputtering, and the surface of the protective layer is formed by bias sputtering performed by applying a second bias voltage lower than the first bias voltage. It can be roughened.

本発明において、前記第１のバイアス電圧は、前記バイアススパッタのバイアス電圧を段階的に小さくするステップを含むことが好ましい。これにより、形成される保護層内に急な応力変化が生じることが抑制され、保護層が下層の発熱体層及び電極層から剥がれることを防止することができる。   In the present invention, it is preferable that the first bias voltage includes a step of gradually decreasing the bias voltage of the bias sputtering. Thereby, it is possible to suppress a sudden stress change in the protective layer to be formed, and to prevent the protective layer from being peeled off from the lower heating element layer and electrode layer.

本発明において、前記低下後のバイアス電圧は０Ｖであることが好ましい。これによれば、保護層の表面を特に粗くすることができる。   In the present invention, the lowered bias voltage is preferably 0V. According to this, the surface of the protective layer can be particularly roughened.

本発明によるサーマルヘッドは、上述の製造方法により製造されることを特徴とする。   The thermal head according to the present invention is manufactured by the above-described manufacturing method.

本発明によれば、保護層の表面粗さを制御する表面粗さ制御ステップを有していることから、表面粗さを適宜制御して粗くすることにより、その上に形成するレジストマスクと保護層との密着性を向上させることができる。これによりレジストマスクが保護層から剥がれることを抑制することができる。従って、高い歩留まりを安定して得ることが可能となる。   According to the present invention, since the surface roughness control step for controlling the surface roughness of the protective layer is provided, the resist mask and the protection formed thereon are protected by appropriately controlling and roughening the surface roughness. Adhesion with the layer can be improved. Thereby, it can suppress that a resist mask peels from a protective layer. Therefore, it is possible to stably obtain a high yield.

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。   Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

図１及び図２は、本発明の好ましい実施形態によるサーマルヘッドの製造方法を説明するための工程断面図であり、図３は、図１及び図２を説明するためのフローチャートである。本実施形態では、平面グレーズタイプのサーマルヘッドを例にとって説明する。   1 and 2 are process cross-sectional views for explaining a method of manufacturing a thermal head according to a preferred embodiment of the present invention, and FIG. 3 is a flowchart for explaining FIGS. In the present embodiment, a planar glaze type thermal head will be described as an example.

本発明の好ましい実施形態によるサーマルヘッドの製造方法では、まず、図１（ａ）に示すように、アルミナセラミックス等からなる絶縁性の基板１１上に、ガラス製のグレーズ１２を形成し、その上に、ポリシリコン薄膜からなる発熱体層１３を形成する。さらに、発熱体層１３の上に発熱体層１３の一部を露出する開口１４を備えたアルミニウムからなる電極層１５を形成する（図３、ステップＳ１）。この開口１４に露出する上記発熱体層１３の一部がサーマルヘッドの発熱部（印字部）となる。   In the thermal head manufacturing method according to the preferred embodiment of the present invention, first, as shown in FIG. 1 (a), a glass glaze 12 is formed on an insulating substrate 11 made of alumina ceramics, etc. Then, a heating element layer 13 made of a polysilicon thin film is formed. Further, an electrode layer 15 made of aluminum and having an opening 14 for exposing a part of the heating element layer 13 is formed on the heating element layer 13 (FIG. 3, step S1). A part of the heating element layer 13 exposed in the opening 14 becomes a heating part (printing part) of the thermal head.

次に、図１（ｂ）に示すように、保護層１６を形成する（ステップＳ２）。保護層１６としては、シリコンオキシナイトライド系の材料を用いることが好ましく、例えば、Ｓｒ−ＳｉＯＮ膜を用いることが好適である。かかる材料を用いることにより、サーマルヘッドの耐摩耗性を向上させ、表面に付着した塵埃などの影響を低減することができる。   Next, as shown in FIG. 1B, the protective layer 16 is formed (step S2). As the protective layer 16, it is preferable to use a silicon oxynitride-based material, and for example, it is preferable to use a Sr—SiON film. By using such a material, it is possible to improve the wear resistance of the thermal head and reduce the influence of dust and the like adhering to the surface.

ステップＳ２は、図３に示すように、「表面粗さ制御ステップ」を含んでいる。すなわち、単に一般的なＣＶＤやスパッタリング等の方法により保護層を形成するだけではなく、保護層１６の表面が粗くなるよう制御する工程を含んでいる。このステップＳ２については、詳細は後述する。   Step S2 includes a “surface roughness control step” as shown in FIG. That is, it includes a step of controlling the surface of the protective layer 16 to be rough, as well as forming the protective layer by a general method such as CVD or sputtering. Details of step S2 will be described later.

次に、図２（ａ）に示すように、表面粗さが制御された（表面が粗くなるよう形成された）保護層１６の表面上にフォトレジストを形成し、これを露光・現像することにより、レジストマスク１７を形成する（ステップＳ３）。レジストマスク１７は、図２（ａ）に示すように、保護層１６の表面の一部を露出する開口１８を備えて形成される。   Next, as shown in FIG. 2A, a photoresist is formed on the surface of the protective layer 16 whose surface roughness is controlled (the surface is formed to be rough), and this is exposed and developed. Thus, a resist mask 17 is formed (step S3). As shown in FIG. 2A, the resist mask 17 is formed with an opening 18 that exposes a part of the surface of the protective layer 16.

ここで、本実施形態では、保護層１６の表面を粗くしていることにより、レジストマスク１７と保護層１６との密着性を高くすることができる。これにより、レジストマスク１７が保護層１６から剥がれることを防止でき、したがって、レジストマスク１７を用いた保護層１６のパターニングを精度良く行うことが可能となる。また、保護層１６は、サーマルヘッドにおいて、印字される紙と直接接する部分であるため、保護層１６の表面を粗くすることにより、紙が保護層上を摺動する際の摩擦抵抗を低減することができる。   Here, in this embodiment, the adhesiveness of the resist mask 17 and the protective layer 16 can be made high by roughening the surface of the protective layer 16. Thereby, it is possible to prevent the resist mask 17 from being peeled off from the protective layer 16, and thus it is possible to accurately pattern the protective layer 16 using the resist mask 17. Further, since the protective layer 16 is a portion in direct contact with the paper to be printed in the thermal head, the friction resistance when the paper slides on the protective layer is reduced by roughening the surface of the protective layer 16. be able to.

続いて、図２（ｂ）に示すように、レジストマスク１７を用いて異方性エッチングを行うことにより、保護層１６をパターニングし、これにより電極層１５の一部を露出させる（ステップＳ４）。こうして、電極パッド１９が形成される。   Subsequently, as shown in FIG. 2B, anisotropic etching is performed using the resist mask 17 to pattern the protective layer 16, thereby exposing a part of the electrode layer 15 (step S4). . Thus, the electrode pad 19 is formed.

以下、表面粗さ制御ステップを含む保護層の形成工程（ステップＳ２）につき、詳細に説明する。   Hereinafter, the protective layer forming step (step S2) including the surface roughness control step will be described in detail.

まず、図４及び図５を用いて、ステップＳ２の第１の方法について説明する。図４は、図３におけるステップＳ２の詳細を示すフローチャートであり、図５は、図４におけるサブステップＳＳ２を説明するためのグラフである。   First, the first method of step S2 will be described using FIG. 4 and FIG. FIG. 4 is a flowchart showing details of step S2 in FIG. 3, and FIG. 5 is a graph for explaining sub-step SS2 in FIG.

図４に示すように、図３に示すステップＳ１に続いて、例えば、ＣＶＤ法によりＳｒ−ＳｉＯＮからなる保護層１６を堆積する（サブステップＳＳ１）。その後、プラズマエッチングにより、堆積された保護層１６の表面をエッチングし、保護層１６の表面を堆積直後の状態よりも粗くする（サブステップＳＳ２）。このサブステップＳＳ２が、図３のステップ２における「表面粗さ制御ステップ」に相当する。   As shown in FIG. 4, following step S1 shown in FIG. 3, a protective layer 16 made of Sr—SiON is deposited by, eg, CVD (substep SS1). Thereafter, the surface of the deposited protective layer 16 is etched by plasma etching to make the surface of the protective layer 16 rougher than the state immediately after deposition (substep SS2). This sub-step SS2 corresponds to the “surface roughness control step” in step 2 of FIG.

図５は、サブステップＳＳ２におけるプラズマエッチングのエッチング時間と保護層１６の表面粗さとの関係を示すグラフである。これは、ガス比をＣＨＦ３：Ｏ２＝９５：５、エッチング圧力を３．５Ｐａ、投入電力を１８００Ｗとして、０ｍｉｎから３ｍｉｎまで０．５ｍｉｎ刻みでプラズマエッチングを行ったときの結果を示している。図５に示すように、プラズマエッチングを行うと、エッチング時間の経過と共に保護層１６の表面粗さＲａが大きくなっていき、２．５ｍｉｎ以上で飽和している。 FIG. 5 is a graph showing the relationship between the etching time of plasma etching and the surface roughness of the protective layer 16 in sub-step SS2. This shows the results when plasma etching is performed in increments of 0.5 min from 0 min to 3 min with a gas ratio of CHF 3 : O 2 = 95: 5, an etching pressure of 3.5 Pa, and an input power of 1800 W. . As shown in FIG. 5, when plasma etching is performed, the surface roughness Ra of the protective layer 16 increases with the lapse of etching time, and is saturated at 2.5 min or more.

レジストマスク１７の剥がれを十分に抑制するためには、保護層１６の表面粗さＲａが４〜１０ｎｍであることが好適である。したがって、図５より、プラズマエッチングのエッチング時間をおよそ１．５〜２．５ｍｉｎとするのが好ましい。なお、エッチング時間が１ｍｉｎ以下であると図示のように特に剥がれが発生しやすくなる。   In order to sufficiently suppress the peeling of the resist mask 17, it is preferable that the surface roughness Ra of the protective layer 16 is 4 to 10 nm. Therefore, from FIG. 5, it is preferable to set the etching time for plasma etching to about 1.5 to 2.5 min. If the etching time is 1 min or less, peeling is particularly likely to occur as shown in the figure.

次に、図６及び図７を用いて、ステップＳ２の第２の方法について説明する。図６は、図３におけるステップＳ２の詳細を示すフローチャートであり、図７は、図６におけるバイアススパッタのバイアス電圧の印加方法の一例を示す図である。 Next, the second method of step S2 will be described using FIG. 6 and FIG. 6 is a flowchart showing details of step S2 in FIG. 3, and FIG. 7 is a diagram showing an example of a bias voltage application method of bias sputtering in FIG.

第２の方法では、上記第１の方法と異なり、保護層１６（Ｓｒ−ＳｉＯＮ層）の成膜後にその表面を粗くするのではなく、表面が粗くなるように制御しながら保護層１６を形成する。その方法として、バイアススパッタを用いる。   In the second method, unlike the first method, the surface of the protective layer 16 (Sr—SiON layer) is not roughened after the film formation, but the protective layer 16 is formed while controlling the surface to be rough. To do. As the method, bias sputtering is used.

図６に示すように、図３に示すステップＳ１に続いて、まず、バイアス電圧として、第１電圧をかけながらバイアススパッタを行う（サブステップＳＳ２１）。次に、サブステップＳＳ２２として、まず、第１電圧よりも低い第２電圧にバイアス電圧を下げ（サブステップＳＳ２２ｒ）、その状態で所定時間バイアススパッタを行う（サブステップＳＳ２２ｐ）。これを所定回数繰り返した後、最後に、サブステップＳＳ２ｎとして、第ｎ−１電圧から第ｎ−１電圧よりも低い第ｎ電圧にバイアス電圧を切り替え（サブステップＳＳ２ｎｒ）、その状態で所定時間バイアススパッタを行う（サブステップＳＳ２ｎｐ）。   As shown in FIG. 6, following step S1 shown in FIG. 3, first, bias sputtering is performed while applying a first voltage as a bias voltage (sub-step SS21). Next, as sub-step SS22, first, the bias voltage is lowered to a second voltage lower than the first voltage (sub-step SS22r), and in this state, bias sputtering is performed for a predetermined time (sub-step SS22p). After repeating this a predetermined number of times, finally, as sub step SS2n, the bias voltage is switched from the (n-1) th voltage to the nth voltage lower than the (n-1) th voltage (substep SS2nr), and in this state, the bias is applied for a predetermined time Sputtering is performed (substep SS2np).

第２の方法においては、上記サブステップＳＳ２ｎが図３のステップ２における「表面粗さ制御ステップ」に相当する。また、保護層１６を成膜する工程（サブステップＳＳ２ｄ）は、サブステップＳＳ２１、サブステップＳＳ２２〜ＳＳ２ｎ−１及びサブステップＳＳ２ｎを含んでいる。すなわち、サブステップＳＳ２ｎは、保護層１６を成膜する工程（サブステップＳＳ２ｄ）の一部でもある。   In the second method, the sub-step SS2n corresponds to the “surface roughness control step” in step 2 of FIG. Further, the step of forming the protective layer 16 (sub-step SS2d) includes sub-step SS21, sub-steps SS22 to SS2n-1, and sub-step SS2n. That is, the sub-step SS2n is also a part of the process of forming the protective layer 16 (sub-step SS2d).

バイアススパッタを用いると、ノンバイアスのスパッタに比べ、保護層１６をカバレッジ良く形成することができる。保護層１６を形成する際、下地層となる電極層１５には開口１４があり、このため、開口１４端部に段差が生じている（図１（ａ）参照）。かかる状態の下地層上に、ノンバイアスのスパッタにより保護層１６を形成した場合、段差部にマイクロクラックが生じやすくなる。これに対し、バイアススパッタを用いて保護層１６を形成すると、保護層１６の表面がなだらかに形成され、マイクロクラックの発生を抑制することができる。   When bias sputtering is used, the protective layer 16 can be formed with better coverage than non-bias sputtering. When the protective layer 16 is formed, the electrode layer 15 serving as a base layer has an opening 14, and thus a step is formed at the end of the opening 14 (see FIG. 1A). When the protective layer 16 is formed on the underlayer in such a state by non-bias sputtering, microcracks are likely to occur in the stepped portion. On the other hand, when the protective layer 16 is formed using bias sputtering, the surface of the protective layer 16 is gently formed, and generation of microcracks can be suppressed.

しかしながら、マイクロクラックを防止し得る程度のバイアス電圧をかけたバイアススパッタのみで保護層１６の形成を終了すると、その表面が滑らかになりすぎてしまう。その結果、保護層１６とレジストマスク１７との密着性が低くなり、レジストマスク１７の剥がれが生じやすくなってしまう。そこで、本実施形態の第２の方法では、サブステップＳＳ２ｎを設けて表面を粗くしている。   However, when the formation of the protective layer 16 is completed only by bias sputtering to which a bias voltage sufficient to prevent microcracks is applied, the surface becomes too smooth. As a result, the adhesion between the protective layer 16 and the resist mask 17 is lowered, and the resist mask 17 is easily peeled off. Therefore, in the second method of the present embodiment, the sub-step SS2n is provided to roughen the surface.

一方、バイアス電圧をいきなり大きく低下させると、保護層１６中に急な応力変化が発生し、下地層に対する密着性が低下してしまう。そこで、本実施形態の第２の方法では、バイアススパッタにおけるバイアス電圧を第１電圧から第ｎ電圧まで段階的に下げている（サブステップＳＳ２ｓｃ（ＳＳ２２〜ＳＳ２ｎ−１））。   On the other hand, if the bias voltage is suddenly greatly reduced, a sudden stress change occurs in the protective layer 16 and the adhesion to the underlayer is lowered. Therefore, in the second method of the present embodiment, the bias voltage in bias sputtering is gradually reduced from the first voltage to the nth voltage (substep SS2sc (SS22 to SS2n-1)).

図７には、一例として、８段階のバイアス電圧を用いてステップＳ２（サブステップＳＳ２ｄ）を行った場合のスパッタ時間とバイアススパッタ投入電力（バイアス電圧の二乗に比例する値）との関係を示している。図７は、スパッタ条件を、ガス圧を０．５５Ｐａ、バイアス電力を２．０ＫＷ（ノンバイアス時は０Ｗ）、カソード電力を２．８ＫＷとしたときのグラフを示している。   FIG. 7 shows, as an example, the relationship between the sputtering time and the bias sputtering input power (a value proportional to the square of the bias voltage) when step S2 (substep SS2d) is performed using eight stages of bias voltages. ing. FIG. 7 shows a graph when the sputtering conditions are a gas pressure of 0.55 Pa, a bias power of 2.0 kW (0 W at non-bias), and a cathode power of 2.8 kW.

図７に示すように、バイアススパッタ開始時は、第１電圧(1)（０．０１３６Ｗ／ｍｍ２。バイアススパッタ投入電力換算。以下同じ。）を印加しながらスパッタを行い（サブステップＳＳ２１）、続いて第１電圧から第１電圧よりも低い第２電圧(2)（０．０１２２Ｗ／ｍｍ２）にバイアス電圧を切り替え、第２電圧(2)を印加しながらスパッタを行い、同様にして徐々にバイアス電圧を下げながら各バイアス電圧で所定時間スパッタを行っていく（(3)〜(7)）（サブステップＳＳ２ｓｃ）。電圧(3)〜(7)は、バイアススパッタ投入電力換算でそれぞれ０．０１０９Ｗ／ｍｍ２、０．００９５Ｗ／ｍｍ２、０．００８２Ｗ／ｍｍ２、００．００６８Ｗ／ｍｍ２、０．００３４Ｗ／ｍｍ２である。そして、最後に第８電圧(8)としてバイアス電圧を０Ｖ（ノンバイアス。バイアススパッタ投入電力換算で０Ｗ／ｍｍ２）に切り替え、その状態で所定時間スパッタを行う（サブステップＳＳ２ｎ（ｎ＝８））。


As shown in FIG. 7, when bias sputtering is started, sputtering is performed while applying the first voltage (1) (0.0136 W / mm 2, bias sputtering input power conversion, the same applies hereinafter) (substep SS21). Subsequently, the bias voltage is switched from the first voltage to the second voltage (2) (0.0122 W / mm 2 ) lower than the first voltage, and sputtering is performed while the second voltage (2) is applied , and gradually in the same manner. Sputtering is performed for a predetermined time at each bias voltage while lowering the bias voltage ((3) to (7)) (substep SS2sc). Voltage (3) to (7), bias sputtering input power converted at each 0.0109W / mm 2, 0.0095W / mm 2, 0.0082W / mm 2, 00.0068W / mm 2, 0.0034W / mm 2 . Finally, as the eighth voltage (8), the bias voltage is switched to 0 V (non-bias, 0 W / mm 2 in terms of bias sputtering input power), and sputtering is performed for a predetermined time in this state (substep SS2n (n = 8)). ).


以上の各工程のうち、サブステップＳＳ２１〜サブステップＳＳ２７の工程（バイアススパッタ）により、まず膜厚５〜８μｍの保護層１６が成膜される。いくつかのサンプルを用いてサブステップＳＳ２１〜サブステップＳＳ２７の工程が終了した時点での保護層１６の表面粗さＲａを測定すると１．０８〜３．４３ｎｍとの結果が得られた。また、サブステップＳＳ２８の工程（ノンバイアススパッタ）により１〜２μｍの保護層１６が成膜される。いくつかのサンプルを用いてステップＳＳ２８まで終了した時点での保護層１６の表面粗さＲａを測定すると４．０３〜７．２９ｎｍとの結果が得られた。   Of the above steps, first, the protective layer 16 having a thickness of 5 to 8 μm is formed by the steps (bias sputtering) of sub-step SS21 to sub-step SS27. When the surface roughness Ra of the protective layer 16 at the time when the processes of the sub-step SS21 to the sub-step SS27 were completed using several samples, a result of 1.08 to 3.43 nm was obtained. In addition, the protective layer 16 having a thickness of 1 to 2 μm is formed by the process (non-bias sputtering) in sub-step SS28. When the surface roughness Ra of the protective layer 16 was measured using several samples up to Step SS28, a result of 4.03 to 7.29 nm was obtained.

このように、ノンバイアススパッタを行うことで保護層１６の表面粗さＲａを大きくすることができ、保護層１６とレジストマスク１７との密着性を高め、レジストマスク１７の剥がれを防止することが可能となる。   Thus, by performing non-bias sputtering, the surface roughness Ra of the protective layer 16 can be increased, the adhesion between the protective layer 16 and the resist mask 17 can be improved, and peeling of the resist mask 17 can be prevented. It becomes possible.

上述のとおり、図７に示す例では、バイアススパッタのバイアス電圧を８段階で低下させていき、最終的に、ノンバイアスでスパッタを行う例を示した。しかしながら、最終段階のスパッタは、保護層１６とレジストマスク１７との密着性を十分に確保できる程度に保護層１６表面を粗くすることが可能であれば、必ずしもノンバイアス（０Ｖ）としなくてもよく、図８に示すように、最終段階の第８電圧(8)（バイアススパッタ投入電力）を所定の電圧ＸＶ（電力ｘＷ／ｍｍ２）としても構わない。 As described above, the example shown in FIG. 7 shows an example in which the bias voltage of bias sputtering is decreased in eight stages and finally sputtering is performed with no bias. However, the final sputtering does not necessarily require non-bias (0 V) as long as the surface of the protective layer 16 can be rough enough to ensure sufficient adhesion between the protective layer 16 and the resist mask 17. As shown in FIG. 8, the eighth voltage (8) (bias sputtering input power) at the final stage may be set to a predetermined voltage XV (power xW / mm 2 ).

また、保護層１６の膜厚が薄くてよい場合等、保護層１６中に応力が生じることが問題とならないような場合は、図９に示すように、第１電圧(1)によるスパッタと、第２電圧(2)（ノンバイアス）によるスパッタの２段階で保護層１６を成膜することも可能である。このときの第２電圧(2)も上記と同様、必ずしもノンバイアス（０Ｖ）でなくてもよい。   Further, when the protective layer 16 may be thin, such as when stress does not arise in the protective layer 16, as shown in FIG. 9, sputtering by the first voltage (1), It is also possible to form the protective layer 16 in two stages of sputtering with the second voltage (2) (non-bias). The second voltage (2) at this time is not necessarily non-biased (0 V) as described above.

このように、本実施形態によれば、保護層１６を形成する際、その表面粗さを制御することができる。したがって、保護層１６とレジストマスク１７との密着性が高くなるように保護層の表面粗さを制御する（粗さを大きくする）ことにより、レジストマスク１７が保護層１６から剥がれることを防止することが可能となる。また、本実施形態によれば、上述のような製造方法により製造したサーマルヘッドを提供することができる。   Thus, according to this embodiment, when forming the protective layer 16, the surface roughness can be controlled. Therefore, by controlling the surface roughness of the protective layer so as to increase the adhesion between the protective layer 16 and the resist mask 17 (increasing the roughness), the resist mask 17 is prevented from being peeled off from the protective layer 16. It becomes possible. Moreover, according to this embodiment, the thermal head manufactured with the above manufacturing methods can be provided.

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。   The preferred embodiments of the present invention have been described above, but the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Needless to say, it is included in the range.

例えば、上記実施形態において、第１の方法では、保護層の成膜にＣＶＤ法を用いているが（サブステップＳＳ１）、これに限らず、例えばスパッタ法を用いることももちろん可能である。スパッタ法を用いる場合、カバレッジ向上のためにバイアススパッタとすることが好ましい。   For example, in the above-described embodiment, the first method uses the CVD method for forming the protective layer (substep SS1). However, the present invention is not limited to this, and it is of course possible to use the sputtering method, for example. When the sputtering method is used, it is preferable to use bias sputtering to improve coverage.

また、保護層１６の材料としては、シリコンオキシナイトライド系の材料に限らず、その他の絶縁膜を用いてもよい。   Further, the material of the protective layer 16 is not limited to a silicon oxynitride material, and other insulating films may be used.

また、上記実施形態では、平面グレーズタイプのサーマルヘッドを例として説明したが、部分グレーズタイプや凸型基板タイプのサーマルヘッドにも本発明を適用することももちろん可能である。   In the above embodiment, the planar glaze type thermal head has been described as an example. However, the present invention can also be applied to a partial glaze type or a convex substrate type thermal head.

本発明の好ましい実施形態によるサーマルヘッドの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of the thermal head by preferable embodiment of this invention. 本発明の好ましい実施形態によるサーマルヘッドの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of the thermal head by preferable embodiment of this invention. 図１及び図２を説明するためのフローチャートである。It is a flowchart for demonstrating FIG.1 and FIG.2. 図３におけるステップＳ２の詳細を示すフローチャートである。It is a flowchart which shows the detail of step S2 in FIG. 図４におけるサブステップＳＳ２を説明するためのグラフである。It is a graph for demonstrating substep SS2 in FIG. 図３におけるステップＳ２の詳細を示すフローチャートである。It is a flowchart which shows the detail of step S2 in FIG. スパッタ時間とバイアススパッタ投入電力との関係を示すグラフの一例である。It is an example of the graph which shows the relationship between sputtering time and bias sputtering input electric power. スパッタ時間とバイアススパッタ投入電力との関係を示すグラフの他の例である。It is another example of the graph which shows the relationship between sputtering time and bias sputtering input electric power. スパッタ時間とバイアススパッタ投入電力との関係を示すグラフのその他の例である。It is the other example of the graph which shows the relationship between sputtering time and bias sputtering input electric power.

符号の説明Explanation of symbols

１１ 基板
１２ グレーズ
１３ 発熱体層
１４ 開口
１５ 電極層
１６ 保護層
１７ レジストマスク
１８ 開口
１９ 電極パッド 11 Substrate 12 Glaze 13 Heating Element Layer 14 Opening 15 Electrode Layer 16 Protective Layer 17 Resist Mask 18 Opening 19 Electrode Pad

Claims (5)

発熱体層及び電極層を形成する第１の工程と、
前記発熱体層及び電極層を覆う保護層を形成する工程であって、前記保護層の表面粗さを制御する表面粗さ制御ステップを含む第２の工程と、
前記第２の工程の後、前記保護層上にレジストマスクを形成する第３の工程と、
前記レジストマスクを用いて前記保護層をパターニングする第４の工程とを含み、
前記保護層はバイアススパッタにより形成され、
前記表面粗さ制御ステップは、前記バイアススパッタのバイアス電圧を低下させるステップと前記低下後のバイアス電圧を印加した状態で前記バイアススパッタを行うステップを含むことを特徴とするサーマルヘッドの製造方法。 A first step of forming a heating element layer and an electrode layer;
A step of forming a protective layer covering the heating element layer and the electrode layer, the second step including a surface roughness control step of controlling a surface roughness of the protective layer;
A third step of forming a resist mask on the protective layer after the second step;
Look including a fourth step of patterning the protective layer by using the resist mask,
The protective layer is formed by bias sputtering,
The method for manufacturing a thermal head, wherein the surface roughness control step includes a step of reducing a bias voltage of the bias sputtering and a step of performing the bias sputtering in a state where the bias voltage after the reduction is applied . 前記保護層は、シリコンオキシナイトライドを含むことを特徴とする請求項１に記載のサーマルヘッドの製造方法。   The method for manufacturing a thermal head according to claim 1, wherein the protective layer contains silicon oxynitride. 前記バイアススパッタのバイアス電圧を段階的に小さくするステップを含むことを特徴とする請求項１又は２に記載のサーマルヘッドの製造方法。 A thermal head manufacturing method according to claim 1 or 2, characterized in that it comprises a step of reducing the bias voltage of the bias sputtering stepwise. 前記低下後のバイアス電圧は０Ｖであることを特徴とする請求項１乃至３のいずれか一項に記載のサーマルヘッドの製造方法。 A thermal head manufacturing method according to any one of claims 1 to 3, characterized in that the bias voltage after the drop is 0V. 請求項１乃至４のいずれか一項に記載のサーマルヘッドの製造方法により製造したことを特徴とするサーマルヘッド。 Thermal head is characterized in that produced by the manufacturing method for a thermal head according to any one of claims 1 to 4.
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