JP5124344B2 - バイポーラパルス電源及び複数のバイポーラパルス電源からなる電源装置並びに出力方法 - Google Patents

Description

本発明は、プラズマ及び表面処理装置にバイポーラパルス状に電力供給するバイポーラパルス電源及び複数のバイポーラパルス電源からなる電源装置、並びに直流電力供給源からの正負の直流出力間に接続された、プラズマに接触する一対の電極に対し、所定の周波数でバイポーラパルス状に出力する出力方法に関する。

この種のバイポーラパルス電源は、例えば処理基板表面に所定の薄膜を形成するスパッタリング装置に用いられ、直流電力を供給する整流回路と、この整流回路の正負の出力間に接続され、４個のスイッチング素子からなるＭＯＳＦＥＴブリッジ回路とを有するものが知られている。そして、制御手段によって各スイッチング素子を適宜作動させて、出力端（電極）である一対のターゲットに所定の周波数で交互に極性を切換えて任意のパルス電圧を印加し、ターゲットをアノード電極、カソード電極に交互にそれぞれ切換えてアノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成し、各ターゲットをスパッタリングする。これにより、ターゲット表面に蓄積する電荷が反対の位相電圧を印加したとき打ち消され、安定的な放電が得られるという利点がある（例えば、特許文献１）。

このようなグロー放電中では、何らかの原因によりアーク放電（異常放電）が発生することが知られている。アーク放電が発生すると、プラズマ（負荷）のインピーダンスが急激に小さくなるため、急激な電圧低下が起こり、それに伴って電流が増加する。ここで、ターゲットが、特にアルミニウム等の金属製である場合、高いアーク電流値のアーク放電がターゲット間で局所的に発生すると、ターゲットが溶かされて放出されたものが処理基板表面に付着するというパーティクルやスプラッシュ（数μｍ〜数百μｍの塊）が発生し、良好な成膜ができない。

このことから、上記特許文献１記載のバイポーラパルス電源では、ブリッジ回路からの出力電流を検出する検出回路と、アーク放電発生時の電流上昇を抑制するインダクタとを設け、この検出回路で検出した出力電流が定常出力電流値を超えたときに、作動中のスイッチング素子を切換え、その電極への出力を一旦遮断する。そして、過電流が鎮静してその値が定常出力電流値近くになると、その電極への出力を再開するようにしている。この場合、出力電流が一定の範囲を超えて変化すると、異常放電の前段現象（マイクロアーク）として捉え、その消弧処理を行うことで電流変化量の多いアーク放電の発生を抑制することもできる。

ここで、直流電力供給源からの出力が定電圧特性を有していれば、インダクタンス成分より容量成分（キャパシタンス）成分が支配的になる。このため、アーク放電発生時に、プラズマ負荷側のインピーダンスが小さくなる（場合によっては、数オーム以下まで小さくなる）ことで、出力とプラズマ（負荷）とが結合されて容量成分から急激に出力側に放出される。その結果、インダクタンス値の小さなインダクタを設けも、電流上昇を効率よく抑制できず、短時間（数μＳの間）で過電流が流れる（つまり、アーク放電発生時の単位時間当たりの電流上昇率が高い）という問題がある。

単位時間当たりの電流上昇率が高い場合、電流変化量が比較的小さい状態を捕らえてマイクロアーク処理を行うときですら、電圧変化に遅れて発生する電流変化に基づくアーク放電検出からプラズマへの電力供給の遮断までの時間内で大きなアーク電流が流れる場合があり、放出されるアークエネルギが大きくなって（定常電流値の２倍程度の電流が流れる）、スプラッシュやパーティクルが発生し易くなり、特に、アーク放電が連続して発生しているときには、スプラッシュやパーティクルの発生を実質的に抑制できない。

他方で、プラズマのインダクタンス成分より一桁以上大きいインダクタンス値のインダクタを設けると、直流電源供給源からの出力は定電流特性となり、アーク放電の発生時の単位時間当たりの電流上昇率が制限される。然し、ブリッジ回路の各スイッチング素子を切換えるとき、通常の放電電圧より高い電圧が発生する場合がある。つまり、プラズマにインダクタンス成分が発生することで、各ターゲットでの極性反転時に過電圧が生じる。このように過電圧が生じると、アーク放電を誘発する虞がある。
特許第３６３９６０５号公報

そこで、本発明、以上の点に鑑み、スプラッシュやパーティクルの発生に直結するアーク放電発生時の電流上昇を効果的に制限しつつ、極性反転時に過電圧が生じることを防止できるようにしたバイポーラパルス電源及び複数のバイポーラパルス電源からなる電源装置並びに出力方法を提供することをその課題とする。

上記課題を解決するために、本発明のバイポーラパルス電源は、直流電力供給源からの正負の直流出力間に接続されたスイッチング素子から構成されるブリッジ回路を備え、スイッチング素子の作動を制御してプラズマに接触する一対の電極に所定の周波数でバイポーラパルス状に出力するバイポーラパルス電源において、前記電極に出力する際に、その当初は前記電極への出力が定電圧特性を有し、その後に前記電極への出力が定電流特性を有するように前記出力を切り換える出力特性切換回路を備えたことを特徴とする。

本発明によれば、出力特性切換回路を設けたことで、何らかの原因でアーク放電が発生した場合、プラズマのインピーダンスが急激に小さくなることに起因して急激な電圧低下が起こり、それに伴って電流が増加する。このとき、直流電源供給源から電極への出力が定電流特性であるため、アーク放電の発生時の単位時間当たりの電流上昇率が制限される。他方で、各電極での極性反転時にのみ定電圧特性となっていることで、その極性反転時に過電圧が生じることが防止され、過電流に起因したアーク放電の発生が抑制される。

本発明においは、前記出力特性切換回路が、前記直流電力供給源からブリッジ回路への正負の直流出力のうち少なくとも一方に配置されたインダクタと、前記インダクタに並列に接続された他のスイッチング素子とを備え、前記スイッチング素子の切換え当初に前記他のスイッチング素子を所定時間作動させてインダクタを短絡する構成を採用すれば、定電圧特性から定電流特性に切り換わる構成を簡単に実現できる。この場合、上記スイッチング素子の切換のタイミングは、プラズマの発生空間の容積（即ち、プラズマのインピーダンス）に応じて適宜設定することができ、また、マイクロアーク処理時には、アーク放電の発生時の電流上昇率が制限されるように上記スイッチング素子がオフに制御される。

他方で、前記出力特性切換回路は、前記直流電力供給源からブリッジ回路への正負の直流出力のうち少なくとも一方に配置されたインダクタと、前記インダクタに並列接続され、過電圧発生時に前記インダクタを短絡するダイオードとを備える構成を採用すれば、極性反転時に過電圧が生じている間、ダイオードがオン状態となってインダクタが短絡されることで、その間だけ定電圧特性になる。これによれば、切換えを制御する必要があるスイッチング素子を用いないため、回路構成やその制御を簡素化できてよい。

本発明においては、前記他のスイッチング素子またはダイオードに直列に抵抗を接続した構成を採用し、極性反転時に生じる過電圧からスイッチング素子やダイオードを保護するようにしてもよい。

なお、本発明においては、前記電極は、スパッタリング法を実施する処理室内に配置した一対のターゲットである場合に、特に有効である。

また、上記課題を解決するために、本発明の電源装置は、請求項１乃至請求項５のいずれか１項に記載のバイポーラパルス電源を複数台並列接続してなる電源装置であって、各バイポーラパルス電源を同期させて同一の処理室内に配置した少なくとも一対の電極に対しバイポーラパルス状に出力するように構成したことを特徴とする。

更に、上記課題を解決するために、本発明は、直流電力供給源からの正負の直流出力間に接続された、プラズマに接触する一対の電極に対し、所定の周波数でバイポーラパルス状に出力する出力方法において、前記電極に出力する際に、その当初は定電圧特性を有し、その後に定電流特性を有するように前記出力を切り換えることを特徴とする。

以下に図面を参照して本発明のバイポーラパルス電源Ｅを説明する。図１に示すように、バイポーラパルス電源Ｅは、例えばスパッタリング装置内の処理基板に対向させて配置され、プラズマＰに接触する電極である一対のターゲットＴ１、Ｔ２に対し、所定の周波数でバイポーラパルス状に電力供給（出力）するために用いられる。バイポーラパルス電源Ｅは、直流電力の供給を可能とする直流電力供給部１と、各ターゲットＴ１、Ｔ２への出力を制御する発振部２とから構成される。出力電圧の波形は、略方形波や略正弦波であってもよい。

直流電力供給部１は、その作動を制御する第１のＣＰＵ回路１１と、商用の交流電力（３相ＡＣ２００Ｖ又は４００Ｖ）が入力される入力部１２と、入力された交流電力を整流して直流電力に変換する６個のダイオード１３ａからなる整流回路１３とを有し、正負の直流電力ライン１４ａ、１４ｂを介して直流電力を発振部２に出力する。また、直流電力供給部１には、直流電力ライン１４ａ、１４ｂ間に設けたスイッチングトランジスタ１５と、第１のＣＰＵ回路１１に通信自在に接続され、スイッチングトランジスタ１５のオン、オフを制御する出力発振用のドライバー回路１６とが設けられている。直流電力ライン１４ａ、１４ｂ間には、その電流、電圧を検出する検出回路１７ａが接続され、検出回路１７ａで検出された電流、電圧は、ＡＤ変換回路１７ｂを介して第１のＣＰＵ回路１１に入力されるようになっている。

発振部２には、第１のＣＰＵ回路１１に通信自在に接続された第２のＣＰＵ回路２１と、正負の直流電力ライン１４ａ、１４ｂ間に接続された４個の第１乃至第４のスイッチングトランジスタＳＷ１乃至ＳＷ４からなるブリッジ回路２２と、第２のＣＰＵ回路２１に通信自在に接続され、各スイッチングトランジスタＳＷ１乃至ＳＷ４のオン、オフの切換を制御する出力発振用のドライバー回路２３とが設けられている。

そして、出力発振用のドライバー回路２３によって、例えば第１及び第４のスイッチングトランジスタＳＷ１、ＳＷ４と、第２及び第３のスイッチングトランジスタＳＷ２、ＳＷ３とのオン、オフのタイミングが反転するように各スイッチングトランジスタＳＷ１乃至ＳＷ４の切換えを制御すると、ブリッジ回路２２からの出力ライン２４ａ、２４ｂを介して一対のターゲットＴ１、Ｔ２にバイポーラパルス状に出力される。出力ライン２４ａ、２４ｂには、一対のターゲットＴ１、Ｔ２への出力電流及び出力電圧を検出する検出回路２５が接続され、この検出回路２５で検出された出力電流及び出力電圧は、ＡＤ変換回路２６を介して第２のＣＰＵ回路２１に入力されるようになっている。

ここで、上記構成のバイポーラパルス電源Ｅにおいて、直流電力供給部１から直流電力を出力した状態で各スイッチングトランジスタＳＷ１乃至ＳＷ４を切換えたのでは、それらのスイッチング損失が多大となるため、各スイッチングトランジスタＳＷ１乃至ＳＷ４の耐久性が向上するように構成する必要がある。そこで、直流電力供給部１からの正負の直流出力ライン１４ａ、１４ｂ間に、出力発振用のドライバー回路２３によってオン、オフの切換が制御される出力短絡用のスイッチングトランジスタＳＷ５を設け、出力短絡用のスイッチトランジスタＳＷ５の短絡状態（ターゲットＴ１、Ｔ２への出力が遮断される状態）で、ブリッジ回路２２の各スイッチングトランジスタＳＷ１乃至ＳＷ４の切換えを行うように構成している。

つまり、図２に示すように、一対のターゲットＴ１、Ｔ２にバイポーラパルス状に出力する場合、スイッチングトランジスタＳＷ５の短絡状態（オン）で、例えば第１及び第４のスイッチングトランジスタＳＷ１、ＳＷ４をオンし、その後、スイッチングトランジスタＳＷ５の短絡を解除（オフ）して一方のターゲットＴ１に出力する（ターゲットＴ１に負の電位が印加される）。次いで、スイッチングトランジスタＳＷ５を再度短絡し、第１及び第４のスイッチングトランジスタＳＷ１、ＳＷ４をオフすると共に、第２及び第３のスイッチングトランジスタＳＷ２、ＳＷ３をオンし、その後、スイッチングトランジスタＳＷ５をオフして他方のターゲットＴ２に出力する（ターゲットＴ２に負の電位が印加される）。

そして、各スイッチングトランジスタＳＷ１乃至ＳＷ４のオン、オフのタイミングが反転する上記制御を繰り返すことで、一対のターゲットＴ１、Ｔ２の間に所定の周波数でバイポーラパルス状に出力される。その際、所定圧力に保持された装置内にＡｒなどのスパッタガスを導入した状態で、所定の周波数で交互に極性をかえて電力投入される一対のターゲットＴ１、Ｔ２がアノード電極、カソード電極に交互に切換わり、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気が形成され、各ターゲットＴ１、Ｔ２がスパッタリングされる。

これにより、ターゲットＴ１、Ｔ２への出力する際に発生するスイッチング損失は、スイッチングトランジスタＳＷ５でのみ発生し、各スイッチングトランジスタＳＷ１乃至ＳＷ４にはスイッチング損失が殆ど発生しない。その結果、高機能のスイッチング素子を用いることなく、高い耐久性を達成でき、しかも、４個のスイッチング素子でスイッチング損失が発生する場合のような十分な放熱機構が不要になり、低コスト化が図れる。

ここで、直流電力供給部１からの出力が定電圧特性であると、インダクタンス成分より容量成分（キャパシタンス）成分が支配的になる。このように容量成分（キャパシタンス）成分が支配的であると、アーク放電発生時にプラズマ負荷側のインピーダンスが小さくなることで、出力とプラズマ負荷とが結合されて容量成分から急激に出力側に放出される。このため、検出手段によるアーク放電の検出から電極への出力遮断までの時間内で大きなアーク電流が流れる。その結果、一度の処理でアーク放電を消弧できないと、マイクロアーク処理を行う毎にアーク電流値が高くなり（放出されるアークエネルギが大きくなる）、スプラッシュやパーティクルが発生し易くなる（図３参照）。

そこで、負の直流出力ライン１４ｂに、プラズマのインダクタンス成分より大きいインダクタンス値を有するインダクタ２８を設けることとした（図１参照）。ここで、マイクロアーク処理時の電流上昇率が、定常電流値の２００％より小さく、より好ましくは、１５０％以下に制限する場合、アーク放電発生時の出力電流上昇率（Δｉ）が、インダクタ２８のインダクタンス値をＬ、ターゲットＴ１、Ｔ２への出力電圧をＶ及び電流変化時間Δｔとすると、Δｉ＝Δｔ・Ｖ／Ｌで算出される。その際、一対のターゲットＴ１、Ｔ２への出力電圧を５００Ｖ、出力電流を１００Ａとし、マイクロアーク処理（出力遮断）時間を２００μＳとし、過電流を検出して出力を遮断するまでの電流上昇率を１５０％にするには、Δｉは５０Ａとなる。このような場合には２ｍＨのインダクタンス値を持つインダクタ２８を負の直流出力ライン１４ｂに接続すればよい。尚、本実施の形態では、負の直流出力ライン１４ｂに所定値のインダクタ２８を設けることとしたが、インダクタ２８の接続位置はこれに限定されるものではなく、正の直流出力ライン１４ａまたは正負の両直流出力ライン１４ａ、１４ｂにそれぞれ設けてもよい。

上記のように、例えば２ｍＨの値を持つインダクタ２８を設けた場合、ブリッジ回路２２の各スイッチング素子ＳＷ１乃至ＳＷ４を所定の周波数（例えば、５ｋＨｚ）で切換えるときに通常の放電電圧Ｖｃより高い電圧Ｖａが発生する（図４（ａ）参照）。つまり、プラズマＰにインダクタンス成分が発生し、一対のターゲットＴ１、Ｔ２への出力を交互に切り換える毎（極性反転時）に過電圧が生じる。このように過電圧が生じると、アーク放電を誘発する虞がある。なお、図４では、一方のターゲットＴ１での出力電圧及び出力電流の変化のみを示している。

そこで、直流電力供給部１からの正負の直流出力ライン１４ａ、１４ｂに、上記インダクタ２８及び当該インダクタ２８に並列接続された他のスイッチング素子ＳＷ６とを備える出力特性切換回路を設けることとした（図１参照）。スイッチング素子ＳＷ６は、ＦＥＴなど公知の構造を有するものであり、ドライバー回路２３によってオン、オフの切換が制御される。また、過電圧を防止する際に、スイッチング素子ＳＷ６を保護するため当該スイッチング素子ＳＷ６に直列に例えば数Ω〜数百Ωの抵抗値を有する抵抗（図示せず）を接続した構成を採用してもよい。

そして、スイッチングトランジスタＳＷ５の短絡状態（オン）で、例えば第１及び第４のスイッチングトランジスタＳＷ１、ＳＷ４をオンし、その後、スイッチングトランジスタＳＷ５の短絡を解除（オフ）して一方のターゲットＴ１に出力する場合に、スイッチング素子ＳＷ６を一定期間オンすることでインダクタ２８を短絡する。次に、スイッチングトランジスタＳＷ５を再度短絡し、第１及び第４のスイッチングトランジスタＳＷ１、ＳＷ４をオフすると共に、第２及び第３のスイッチングトランジスタＳＷ２、ＳＷ３をオンし、その後、スイッチングトランジスタＳＷ５をオフした後にも、スイッチング素子ＳＷ６を一定期間オンすることでインダクタ２８を短絡する（図２参照）。尚、スイッチング素子ＳＷ６の切換のタイミング（スイッチング素子ＳＷ６をオンさせる時間）、プラズマの発生空間の容積（即ち、プラズマのインピーダンス）に応じて適宜設定することができ、また、後述するマイクロアーク処理時には、アーク放電の発生時の電流上昇率が制限されるようにスイッチング素子ＳＷ６がオフに制御される。

このように極性反転時にスイッチング素子ＳＷ６を作動させてインダクタ２８を所定時間だけ短絡することで、インダクタ２８が短絡されている間、ターゲットＴ１、Ｔ２への出力が定電圧特性となり、出力電流Ｉｃが徐々に増加する（つまり、出力電流は０Ａから始まるランプ出力となる）。そして、スイッチング素子ＳＷ６をオフに戻すと、定電流特性となり、各ターゲットＴ１、Ｔ２での極性反転時に過電圧が生じることが防止され、過電流に起因したアーク放電の発生を抑制がされる（図４（ｂ）参照）。

次に、本発明のバイポーラパルス電源におけるアーク処理について説明する。即ち、上記のようなグロー放電中では、何らかの原因によりアーク放電が発生する場合があり、アーク放電が発生すると、プラズマのインピーダンスが急激に小さくなるため、急激に電圧低下が起こり、それに伴って電流が増加する。このことから、検出回路２５で検出された出力電流及び出力電圧が入力されるアーク検出制御回路２７を第２のＣＰＵ回路２１に通信自在に設け（図１参照）、出力電流が一定の範囲を超えて変化すると、アーク放電の前段現象（マイクロアーク）として捉え、その消弧処理を行うことでアーク電流の大きなアーク放電の発生を抑制する。

図５及び図６を参照して説明すれば、検出回路２５で検出した出力電流Ｉａが、定常出力電流値Ｉｃを超えたとき、アーク検出制御回路２７によってアーク放電発生の前段現状として捕え、第２のＣＰＵ回路２１及びアーク検出制御回路２７を介して出力発振用のドライバー回路２３によって出力短絡用のスイッチングトランジスタＳＷ５が短絡（オン）される。このとき、直流出力ライン１４ｂにインダクタ２８を設けていることで、直流電源供給部１からの出力が定電流特性となり、アーク放電の発生時の電流上昇率が制限される。出力短絡用のスイッチングトランジスタＳＷ５が短絡（オン）されたとき、ブリッジ回路２２の各スイッチングトランジスタＳＷ１乃至ＳＷ４は、いずれか一方のターゲットＴ１、Ｔ２への出力状態に保持されているが、スイッチングトランジスタＳＷ０が短絡されることでターゲットＴ１、Ｔ２への出力が遮断される（マイクロアーク処理）。

次いで、所定時間経過後（数μＳ〜数ｍＳ）に、出力短絡用のスイッチングトランジスタＳＷ５の短絡を解除（オフ）し、各スイッチングトランジスタＳＷ１乃至ＳＷ４の作動状態に応じていずれか一方のターゲットＴ１、Ｔ２への出力を再開する。このとき、スイッチング素子ＳＷ６を一定期間オンすることでインダクタ２８が短絡され、上記同様に、インダクタ２８が短絡されている間、ターゲットＴ１、Ｔ２への出力が定電圧特性となり、一方のターゲットＴ１、Ｔ２への出力再開時に、過電圧が生じることが防止される。そして、アーク検出制御回路２７によって出力電流Ｖａが定常出力電流値Ｖｃを超えているかを判断し、定常出力電流値Ｖｃを未だ超えていれば、出力発振用ドライバー回路２３によって出力短絡用のスイッチングトランジスタＳＷ５を再度短絡する。

この一連のマイクロアーク処理を複数回繰り返しても出力電流Ｉａが定常出力電流値Ｉｃを超えた状態のままであるか、または、出力電流Ｉａが予め設定された所定値を超えると、スプラッシュやパーティクルの発生を誘発するアーク放電が発生すると判断し、第１のＣＰＵ回路１１からの制御によってスイッチングトランジスタ１５をオフし、直流電力供給部１からの出力を停止する（ハードアーク処理）。この処理の間でも、アーク電流値は、定常電流値の２００％より小さく保持されることと（図６参照）、出力中の２個のスイッチングトランジスタＳＷ１乃至ＳＷ４を切換えてアーク放電の消弧処理を行う場合より、応答性よくその出力遮断の制御ができることとが相俟って、放出されるアークエネルギが小さくして、スプラッシュやパーティクルの発生を効果的に抑制できる。この処理の間、ブリッジ回路２２の各スイッチングトランジスタＳＷ１乃至ＳＷ４にはスイッチング損失が殆ど発生しないため、その耐久性を一層向上できる。

なお、本実施の形態では、バイポーラパルス電源Ｅにより電極たるターゲットＴ１、Ｔ２に出力（マイクロアーク処理の際に出力を再開する場合を含む）する際に、その当初は前記各電極への出力が定電圧特性を有し、その後に前記各電極への出力が定電流特性を有するように切り換える出力特性切換回路として、インダクタ２８及びスイッチング素子ＳＷ６を設けたものを例に説明したがこれに限定されるものではない。

例えば、ＦＥＴ等のスイッチング素子に代えて、過電圧発生時にインダクタ２８を短絡するダイオード（図示せず）をインダクタ２８に並列接続して出力特性切換回路とする構成を採用できる。これにより、簡単な構成で出力特性切換回路を実現でき、その上、スイッチング素子を用いた場合のような制御が不要になってよい。この場合、直流電力供給部１からの正負の直流出力ライン１４ａ、１４ｂに接続されたキャパシタＣと、インダクタ２８に並列であって相互に直列接続されたダイオードＤ及び抵抗Ｒとから構成される出力クランプ回路で出力特性切換回路としてもよい。キュパシタＣとしては、５〜２０μＦのものが用いられ、抵抗Ｒとしては、数Ω〜１０Ωの範囲のものを用いればよい。

次に、図７及び図８を参照して、本発明のバイポーラパルス電源Ｅを複数台並列接続してなる電源装置について説明する。ＥＳは、本発明の電源装置であり、この電源装置ＥＳは、例えば次の構成を有するマグネトロンスパッタリング装置（以下、「スパッタ装置」という）３に用いられている。

スパッタ装置３は、ロータリーポンプ、ターボ分子ポンプなどの真空排気手段（図示せず）を介して所定の真空圧（例えば、１０^−５Ｐａ）に保持できる真空チャンバ３１を有し、スパッタ室（処理室）３２を構成する。真空チャンバ３１の上部には、例えばＦＰＤ製造の際に用いられる大面積の処理基板Ｓを電位的にフローティング状態で保持する基板ホルダー３３が設けられている。真空チャンバ３１にはまた、プロセスガスをスパッタ室３２内に導入するガス導入管（図示せず）が設けられ、Ａｒ等の希ガスからなるスパッタガスや反応性スパッタにより所定の薄膜を形成する場合に処理基板Ｓ表面に形成しようとする薄膜の組成に応じて適宜選択されるＯ_２、Ｎ_２やＨ_２Ｏなどの反応性ガスとが処理室３２に導入できる。

スパッタ室３２には、処理基板Ｓに対向させて、複数枚（本実施の形態では８枚）のターゲット４１ａ乃至４１ｈが等間隔で並設されている。各ターゲット４１ａ乃至４１ｈは、Ａｌ、Ｔｉ、Ｍｏ、インジウム及び錫の酸化物（ＩＴＯ）やインジウム及び錫の合金など、処理基板Ｓ表面に形成しようとする薄膜の組成に応じて公知の方法で作製され、例えば略直方体（上面視において長方形）など同形状に形成されている。

各ターゲット４１ａ乃至４１ｈは、スパッタ中、ターゲット４１ａ乃至４１ｈを冷却するバッキングプレートに、インジウムやスズなどのボンディング材を介して接合されている。各ターゲット４１ａ乃至４１ｈは、未使用時のスパッタ面が処理基板Ｓに平行な同一平面上に位置するように、絶縁部材を介して真空チャンバ３１に設けられる。また、ターゲット４１ａ乃至４１ｈの後方（スパッタ面と背向する側）には、公知の構造を有する磁石組立体（図示せず）が配置され、各ターゲット４１ａ乃至４１ｈの前方（スパッタ面）側で電離した電子及びスパッタリングによって生じた二次電子を捕捉することで、各ターゲット４１ａ乃至４１ｈ前方での電子密度を高くしてプラズマ密度が高まり、スパッタレートを高くできる。

各ターゲット４１ａ乃至４１ｈは、隣り合う２枚で一対のターゲット（４１ａと４１ｂ、４１ｃと４１ｄ、４１ｅと４１ｆ、４１ｇと４１ｈ）を構成し、一対のターゲット４１ａ乃至４１ｈ毎に割当てて上記実施の形態のパイポーラパルス電源Ｅ１乃至Ｅ４が設けられ、パイポーラパルス電源Ｅ１乃至Ｅ４からの出力ライン２４ａ、２４ｂが各一対のターゲット４１ａ、４１ｂ（４１ｃ及び４１ｄ、４１ｅ及び４１ｆ、４１ｇ及び４１ｈ）に接続されている。これにより、パイポーラパルス電源Ｅ１乃至Ｅ４によって、各一対のターゲット４１ａ乃至４１ｈに対し交互に極性をバイポーラパルス状の電力供給が可能になる。

本実施の形態では、安定してターゲット４１ａ乃至４１ｈの前方にプラズマを生成するために、相互に隣接するターゲット４１ａ乃至４１ｈの極性が相互に反転するように、各パイポーラパルス電源Ｅ１乃至Ｅ４を同期させて電力供給される（図５参照）。この同期運転のために、各パイポーラパルス電源Ｅ１乃至Ｅ４の第２のＣＰＵ回路２１に通信自在に接続されたＣＰＵからなる統括制御手段５が設けられている。

そして、各バイポーラパルス電源Ｅ１乃至Ｅ４の出力短絡用のスイッチングトランジスタＳＷ５の短絡状態で、各バイポーラパルス電源Ｅ１乃至Ｅ４毎に、第１及び第４のスイッチングトランジスタＳＷ１、ＳＷ４と、第２及び第３のスイッチングトランジスタＳＷ２、ＳＷ３とのオン、オフのタイミングが反転すると共に、相互に隣合うターゲット４１ａ乃至４１ｈへの極性が反転するように各スイッチングトランジスタＳＷ１乃至ＳＷ４を作動させた後、統括制御手段５からの出力でスイッチングトランジスタＳＷ５の短絡が解除され、一対のターゲットのうち各一方のもの４１ａ、４１ｃ、４１ｅ、４１ｇに出力する。

次いで、統括制御手段５からの出力で各バイポーラパルス電源Ｅ１乃至Ｅ４の出力短絡用のスイッチングトランジスタＳＷ５を短絡し、各スイッチングトランジスタＳＷ１乃至ＳＷ４を切換えた後に、統括制御手段からの出力でスイッチングトランジスタＳＷ５の短絡が解除し、他方の各ターゲット４１ｂ、４１ｄ、４１ｆ、４１ｈに出力する。そして、上記制御を繰り返すことで、各ターゲット４１ａ乃至４１ｈに所定の周波数でバイポーラパルス状に電力供給されて同期運転される。

この同期運転の際、統括制御手段５によって各バイポーラパルス電源Ｅ１乃至Ｅ４の出力短絡用のスイッチング素子ＳＷ５のオン、オフの切換えのタイミングのみを同期させれば良いため、各バイポーラパルス電源Ｅ１乃至Ｅ４のスイッチング素子ＳＷ１乃至ＳＷ４を十分な余裕を持って作動させることができ、各バイポーラパルス電源のスイッチング素子や制御回路に個体差があっても、その同期運転は容易である。

また、各バイポーラパルス電源Ｅ１乃至Ｅ４は、スパッタリング中に、いずれか１個のバイポーラパルス電源において検出回路２５で検出した出力電流Ｉａが、定常出力電流値Ｉｃを超えたとき、そのバイポーラパルス電源のアーク検出制御回路２３による出力短絡用のスイッチングトランジスタＳＷ５の切換えで上述したマイクロアーク処理を行うように構成されている。

いずれか１個のバイポーラパルス電源でマイクロアーク処理を行う際、このバイポーラパルス電源からの出力ケーブル２４ａ、２４ｂが接続された一対のターゲットと、この一対のターゲットに隣合う他のバイポーラパルス電源からの出力ケーブル２４ａ、２４ｂが接続された他のターゲットとの電位が相互に一致していると、アーク放電を消弧し易くできる。

本実施の形態では、いずれか１個のバイポーラパルス電源Ｅ１乃至Ｅ４においてマイクロアーク処理を開始したとき、それが統括制御手段５を介して、隣合うターゲットに出力しているバイポーラパルス電源の第２のＣＰＵ回路２１にそれが出力される。この場合、その第２のＣＰＵ回路２１を介して、出力発振用のドライバー回路２３によって出力短絡用のスイッチングトランジスタＳＷ５が一旦短絡され、各スイッチングトランジスタＳＷ１乃至ＳＷ４の作動状態に応じて、電位が相互に一致するように各スイッチングトランジスタＳＷ１乃至ＳＷ４の作動のタイミングが変更され、出力短絡用のスイッチングトランジスタＳＷ５の短絡が解除され、ターゲットに出力されるようにしている。

尚、本実施の形態では、各パイポーラパルス電源Ｅ１乃至Ｅ４を同期運転するため統括制御手段を設けたものについて説明したが、いずれか１個の第２のＣＰＵ回路２１を統括制御手段として構成し（マスター電源）、この統括制御手段の出力によって、他のパイポーラパルス電源Ｅ２乃至Ｅ４（スレーブ電源）の作動が制御されるようにしてもよい。また、上記のものでは、一つのパイポーラパルス電源Ｅ１乃至Ｅ４で一対のターゲットに出力するものを例に説明したが、複数台のパイポーラパルス電源Ｅ１乃至Ｅ４で一対のターゲットに出力するような場合にも本発明を適用できる。

本発明のバイポーラパルス電源の構成を概略的に示す図。 本発明のバイポーラパルス電源の出力制御を説明する図。 従来のバイポーラパルス電源でのマイクロアーク処理時の電流変化を説明する図。 （ａ）及び（ｂ）は、一対の電極への出力電圧及び出力電流の波形を説明する図。 本発明のバイポーラパルス電源でのマイクロアーク処理を説明する図。 本発明のバイポーラパルス電源でのマイクロアーク処理時の電流変化を説明する図。 本発明の電源装置を用いたスパッタリング装置を概略的に説明する図。 本発明の電源装置の出力制御を説明する図。

１ 直流電力供給部
２ 発振部
２２ ブリッジ回路
２４ａ、２４ｂ 出力ケーブル
２５ 出力電流、電圧検出回路
２７ アーク検知制御回路
２８ インダクタ
Ｅ バイポーラパルス電源
ＳＷ１乃至ＳＷ６ スイッチング素子
Ｔ１、Ｔ２ 電極（ターゲット）

Claims (7)

1. 直流電力供給源からの正負の直流出力間に接続されたスイッチング素子から構成されるブリッジ回路を備え、スイッチング素子の作動を制御してプラズマに接触する一対の電極に所定の周波数でバイポーラパルス状に出力するバイポーラパルス電源において、
   前記電極に出力する際に、その当初は前記電極への出力が定電圧特性を有し、その後に前記電極への出力が定電流特性を有するように前記出力を切り換える出力特性切換回路を備えたことを特徴とするバイポーラパルス電源。
2. 前記出力特性切換回路は、前記直流電力供給源からブリッジ回路への正負の直流出力のうち少なくとも一方に配置されたインダクタと、前記インダクタに並列接続された他のスイッチング素子とを備え、前記スイッチング素子の切換え当初に前記他のスイッチング素子を所定時間作動させてインダクタを短絡することを特徴とする請求項１記載のバイポーラパルス電源。
3. 前記出力特性切換回路は、前記直流電力供給源からブリッジ回路への正負の直流出力のうち少なくとも一方に配置されたインダクタと、前記インダクタに並列接続され、過電圧発生時に前記インダクタを短絡するダイオードとを備えることを特徴とする請求項１記載のバイポーラパルス電源。
4. 前記他のスイッチング素子またはダイオードに直列に抵抗を接続したことを特徴とする請求項２または請求項３記載のバイポーラパルス電源。
5. 前記電極は、スパッタリング法を実施する処理室内に配置した一対のターゲットであることを特徴とする請求項１乃至請求項４のいずれか１項に記載のバイポーラパルス電源。
6. 請求項１乃至請求項５のいずれか１項に記載のバイポーラパルス電源を複数台並列接続してなる電源装置であって、各バイポーラパルス電源を同期させて同一の処理室内に配置した少なくとも一対の電極に対しバイポーラパルス状に出力するように構成したことを特徴とする電源装置。
7. 直流電力供給源からの正負の直流出力間に接続された、プラズマに接触する一対の電極に対し、所定の周波数でバイポーラパルス状に出力する出力方法において、
   前記電極に出力する際に、その当初は定電圧特性を有し、その後に定電流特性を有するように前記出力を切り換えることを特徴とする出力方法。