JP5120216B2 - 歪補償回路 - Google Patents
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Description
かかる従来の問題点に鑑み、本発明は、歪補償の特性更新により前置歪信号の連続性が損なわれることを抑制する歪補償回路を提供することを目的とする。
上記のように構成された歪補償回路では、入力信号の区切り位置を表す信号をトリガ入力として特性を更新するので、入力信号のひとかたまりを成す単位(例えばフレームやスロットやシンボル)の途中での特性更新を回避することができる。従って、特性更新により前置歪信号の連続性が損なわれることを、抑制することができる。
この場合、一つの多項式に基づいた更新前の係数を用いる演算のうち未完了分を、更新後に行うことができる。
この場合、遅延によって更新前の係数を、更新後に供給することができる。
入力信号xとN次の係数とを乗算し、乗算結果と(N−1)次の係数とを加算した出力信号を次段へ送る第1段演算ユニットと、前記第1段演算ユニットに続く複数段構成の演算ユニット群として設けられ、直前の演算ユニットから送られてくる出力信号と入力信号xとを乗算し、乗算結果と、降順の次の次数の係数とを加算した出力信号を次の演算ユニットへ送るという処理を(N−2)段で実行する複数段演算ユニット群と、前記複数段演算ユニット群の最後段出力信号と入力信号xとを乗算して出力する最終段演算ユニットとを備えたものとすることができる。
この場合、歪補償処理をパイプライン処理によって行うことができるので、高速に動作する歪補償回路を提供することができる。
また、前置歪補償部4において実行される、多項式で表される歪補償は、一般化して、以下のように表現することができる。
式(1)は、簡略化して展開すれば、
u=α1・x+α2・x2+α3・x3+ ...+αN・xN
の形となっており、これは、
u=(α1+(α2+(...(αN-1+αN・x)x)...)x)x
と変形することができる。この式は、uが、xに対する乗算と加算の繰り返しによって構成されることを示している。
なお、図中の記号の括弧内に表示する時間は、第1段演算ユニットS1を基準とした場合の、後段の時間のずれを表している。また、時間の1単位は、クロックの1周期を意味している。
これを数列で表現すると、以下のようになる。
上記のように構成された前置歪補償部4では、第1段演算ユニットS1及びこれに続く複数段構成の演算ユニット群(S2からSN-1まで)並びに最終段演算ユニットSNによって、N次べき級数の多項式で表される歪補償処理をパイプライン処理によって行うことができる。この場合、処理数(段数)は増えるが、1段あたりの演算ユニット(乗算・加算)の演算は簡単であり、演算時間が短くなることによりスループットが高速になる。従って、数百MHz以上の高速な信号処理が可能となり、高速に動作する歪補償回路を提供することができる。
図4は、図3の構成における入力と演算との関係の一例を示す図である。図4において、前置歪補償部4(図1)への入力は、終始、フレームaであり、第1演算ユニットS1〜第3演算ユニットS3には、図示の係数が与えられ、演算が行われる。例えば、第2列のクロック1周期において、第1演算ユニットS1の演算結果E1は、
E1=αN-1+αN・|x(t)|
となる。
E2=αN-2+(αN-1+αN・|x(t)|)・|x(t−1)|
となる。この直後、係数更新のタイミングが訪れて、係数はαからα’に更新される。従って、上記E2の演算後、第4列のクロック1周期において、第3演算ユニットS3の演算結果E3は、
E3=α’N-3+
{αN-2+(αN-1+αN・|x(t)|)・|x(t−1)|}・|x(t−2)|
となる。このように、E3では、係数αと、係数α’とが互いに混在することになる。この結果、前置歪信号の連続性が損なわれる。
E1=αN-1+αN・|x(t)|
となる。
E2=αN-2+(αN-1+αN・|x(t)|)・|x(t−1)|
となる。この後、ベースバンド信号がフレームaからフレームbに変わる際の区切り位置を表す信号、すなわちフレームパルス(図5)をトリガ入力として、係数の更新が行われる。これにより、係数はαからα’に更新される。しかしながら、その次の第4列におけるクロック1周期において、例えば第3演算ユニットS3には、第2列の第1演算ユニットS1より2T遅れて更新前の係数αN-3が届く。従って、係数更新後にも関わらず、第3演算ユニットS3の演算結果E3は、
E3=αN-3+
{αN-2+(αN-1+αN・|x(t)|)・|x(t−1)|}・|x(t−2)|
となる。このように、上記E3では、係数αのみが存在し、係数α’は存在しない。この結果、前置歪信号の連続性が確保される。
E4=α’N-1+α’N・|x(t)|
となる。
また、上記E1の演算後、第5列における第2演算ユニットS2の演算結果E5は、
E5=α’N-2+(α’N-1+α’N・|x(t)|)・|x(t−1)|
となる。さらに、E5の演算後、第6列における第3演算ユニットS3の演算結果E6は、
E6=α’N-3+
{α’N-2+(α’N-1+α’N・|x(t)|)・|x(t−1)|}・|x(t−2)|
となる。すなわち、第2演算ユニットS2及び第3演算ユニットS3の演算結果は、更新後の係数α’のみに依存し、更新前の係数αとの混在は生じない。
また、図9は、他の例である。カウンタ13は0からカウントを開始し、カウント値を出力しながら例えば3の次は0に戻るものとする。比較器14〜16は、カウンタ13が出力した数値を所定値(1,2,3)と比較し、一致すればフリップフロップ17〜19に保持された係数を出力させる。このようにして、係数の信号が出力されるのを1〜3クロック周期、遅延させることができる。この図9の構成は、遅延部の数が多い場合にはフリップフロップの数を節約できる点で有利である。
2:モデル推定部
3:係数テーブル
4:前置歪補償部
5:ベースバンド部
6:増幅器
11,12:フリップフロップ
13:カウンタ
14〜16:比較器
17〜19:フリップフロップ
A:加算器
D1,D2:遅延部
M:乗算器
R:パイプラインレジスタ
S1:第1段演算ユニット
S2〜SN-1:演算ユニット群
SN;最終段演算ユニット
Claims (4)
- 増幅器の歪特性を打ち消すための歪補償の特性を有する前置歪信号を、自己への入力信号に基づいて生成し、これを前記増幅器に対して出力することにより歪補償を行う歪補償回路であって、
前記入力信号の区切り位置を表す信号をトリガ入力として、前記歪補償を構成する演算ごとに対応するタイミングで前記特性を更新することを特徴とする歪補償回路。 - 入力信号xに対して、xのN次べき級数の多項式で表される前置歪信号を生成し、前記トリガ入力によって各次の係数を更新する一方で、更新時点で既に多項式の一部の演算を行っていた入力信号に対しては、全ての次数についての演算が完了するまで更新前の係数を適用する請求項1記載の歪補償回路。
- 前記更新前の係数については、各次の演算が行われるタイミングに同期するように、更新のタイミングを遅延させる請求項2記載の歪補償回路。
- 前記多項式で表される前置歪信号はパイプライン処理によって生成され、当該パイプライン処理を実現する手段として、
入力信号xとN次の係数とを乗算し、乗算結果と(N−1)次の係数とを加算した出力信号を次段へ送る第1段演算ユニットと、
前記第1段演算ユニットに続く複数段構成の演算ユニット群として設けられ、直前の演算ユニットから送られてくる出力信号と入力信号xとを乗算し、乗算結果と、降順の次の次数の係数とを加算した出力信号を次の演算ユニットへ送るという処理を(N−2)段で実行する複数段演算ユニット群と、
前記複数段演算ユニット群の最後段出力信号と入力信号xとを乗算して出力する最終段演算ユニットと
を備えた請求項2又は3に記載の歪補償回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008286809A JP5120216B2 (ja) | 2008-11-07 | 2008-11-07 | 歪補償回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008286809A JP5120216B2 (ja) | 2008-11-07 | 2008-11-07 | 歪補償回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010114759A JP2010114759A (ja) | 2010-05-20 |
JP5120216B2 true JP5120216B2 (ja) | 2013-01-16 |
Family
ID=42302951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008286809A Expired - Fee Related JP5120216B2 (ja) | 2008-11-07 | 2008-11-07 | 歪補償回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5120216B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015103861A (ja) * | 2013-11-21 | 2015-06-04 | 住友電気工業株式会社 | 歪補償装置、増幅装置及び無線通信装置 |
WO2019234925A1 (ja) * | 2018-06-08 | 2019-12-12 | 三菱電機株式会社 | 歪み補償回路及び無線送信機 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05174050A (ja) * | 1991-12-26 | 1993-07-13 | Matsushita Electric Ind Co Ltd | 級数演算装置 |
WO2007046370A1 (ja) * | 2005-10-17 | 2007-04-26 | Hitachi Kokusai Electric Inc. | 非線形歪検出方法及び歪補償増幅装置 |
JP2007221613A (ja) * | 2006-02-20 | 2007-08-30 | Fujitsu General Ltd | 歪補償方法および装置 |
JP5146086B2 (ja) * | 2007-10-18 | 2013-02-20 | 富士通株式会社 | 無線送信装置 |
JP4766061B2 (ja) * | 2008-02-05 | 2011-09-07 | 住友電気工業株式会社 | プリディストータ、拡張型プリディストータ及び増幅回路 |
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2008
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Publication number | Publication date |
---|---|
JP2010114759A (ja) | 2010-05-20 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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