JP5111865B2 - 半導体装置の製造方法および半導体装置の製造装置 - Google Patents

Description

本発明は、半導体装置の製造方法および半導体装置の製造装置に関するものである。

近年、半導体装置の集積度が高くなることに伴い、これを構成するＬＳＩ素子の回路パターンは、ますます微細化している。このパターンの微細化に伴い、配線の断面積が減少するため、配線抵抗が増大すると共に、隣接する配線間の配線間隔が減少するため、配線間の静電容量が増大することが避けられない。このため、配線の電気抵抗と静電容量との積に比例する信号遅延時間が増大し、回路動作の高速化に多くの困難をもたらす。

従来、信号遅延を軽減させるために、配線層の多層化を用いて信号遅延を軽減させる手法が用いられているが、配線層の総数が増大することはリソグラフィー工程も増加することを意味する。現在の量産コストの多くの部分を占めているのはリソグラフィー工程のコストであるため、配線層の多層化を進めることは製品コストの上昇要因となる。また、電源電圧が一定の場合、配線抵抗を下げることは電流が増加することを意味するので、消費電力の増大を招き、低消費電力化のために別の工夫が必要となる課題が存在する。

一方、このような配線の問題を根本的に解決する技術として、電気信号の代わりに光を用いて信号の伝達を行う、光配線の技術が注目されている。光配線では、金属の配線に代えて、光導波路を信号の伝播に使用する。そして、光導波路を伝播する信号の速度は、光導波路の屈折率のみに依存し、通常は真空中の光速の１／２〜１／３程度となる。このため、光配線は、特に長距離の配線を置き換える技術として有望である。そして、このような光配線を用いた光電気混載集積回路が提案されている（例えば、特許文献１参照）。

特開２００６−２３７７７号公報

しかしながら、上記従来の技術においては、光導波路と組み合わせる発光素子や受光素子は、通常の半導体素子であるシリコンとは異なる原子種である、ＩＩＩ−Ｖ族半導体で構成されているため、同一基板上に形成するためには、異種基板の貼り合わせ工程が必要となる。さらに、光学素子間に要請される位置合せ精度は、使用する光の波長の１／８程度以下であり、通常の貼り合わせ技術にとっては極めて厳しい値であるが、従来開示されている光電気混載集積回路（例えば、特許文献１参照）では、このような高精度の位置合せへの対応は、課題として認識されていなかった。

すなわち、光電気混載集積回路では、異種基板の貼り合わせ工程が必須であるが、光学素子間に要請される位置合せ精度をウェハ全面で達成することは困難であり、下地基板の面内変形に起因する下地パターンの面内歪や、下地基板表面の平坦面からのずれに誘起される面内歪が無視できない大きさとなることが懸念されている。さらに、シリコン基板は１２インチ径が標準となりつつあるが、ＩＩＩ−Ｖ族半導体基板は高々４インチ径の大きさに過ぎず、単純な１対１の貼り合せでは、シリコンウェハ全面に光電気混載集積回路を形成することは困難である、という問題があった。すなわち、光電気混載集積回路におけるこのような高精度の位置合せ技術は未だ確立されていないのが現状である。

本発明は、上記に鑑みてなされたものであって、異種基板の貼り合わせにおける位置合せ精度を大幅に向上させた半導体装置の製造方法および半導体装置の製造装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、実施形態にかかる半導体装置の製造方法は、第１基板と第２基板とを貼り付ける工程を有する半導体装置の製造方法であって、前記第１の基板の一面と前記第２の基板の一面とを対向させた状態で近接させて保持する工程と、前記近接させて保持した前記第１の基板の一面と前記第２の基板の一面との面内方向の位置合わせを行う工程と、前記位置合わせ後の前記第１の基板の一面と前記第２の基板の一面との前記面内方向の位置ずれ分布を測定する工程と、前記面内方向の位置ずれ分布に基づいて前記第１の基板の一面と前記第２の基板の一面との前記面内方向の局所的な位置ずれを部分的に補正する工程と、前記面内方向の位置ずれが補正された状態で前記第１の基板の一面と前記第２の基板の一面とを加圧して接合する工程と、を含み、前記面内方向の位置ずれを補正する工程は、前記面内方向の位置ずれ分布に基づいて前記第２の基板の他面の一部の高さを部分的に調整することにより、前記第２の基板の一面における前記面内方向の歪みを部分的に調整して前記面内方向の位置ずれを部分的に補正することを特徴とする。

また、実施形態にかかる半導体装置の製造装置は、第１基板と第２基板とを貼り付ける半導体装置の製造装置であって、前記第１の基板の一面と前記第２の基板の一面とを対向させた状態で近接させて保持する保持部と、前記近接させて保持した前記第１の基板の一面と前記第２の基板の一面との面内方向の位置合わせを行う位置合わせ部と、前記近接させて保持した前記第１の基板の一面と前記第２の基板の一面との前記面内方向の位置ずれ分布を測定する位置ずれ分布測定部と、前記面内方向の位置ずれ分布に基づいて前記第１の基板の一面と前記第２の基板の一面との前記面内方向の局所的な位置ずれを部分的に補正する補正部と、前記面内方向の位置ずれが補正された状態で前記第１の基板の一面と前記第２の基板の一面とを加圧して接合する加圧押し付け部と、を備え、前記補正部は、前記面内方向の位置ずれ分布に基づいて前記第２の基板の他面の一部の高さを部分的に調整することにより、前記第２の基板の一面における前記面内方向の歪みを部分的に調整して前記面内方向の位置ずれを部分的に補正することを特徴とする。

この発明によれば、第１の基板の一面と第２の基板の一面とを貼り合わせる際の、該第１の基板の一面と第２の基板の一面との位置合わせ精度が大幅に向上する。これにより、第１の基板の一面と第２の基板の一面とを貼り合わせ位置の位置ずれ分布の極めて小さい高品質の貼り合わせを実現した半導体装置の製造方法および半導体装置の製造装置を提供することが可能となる、という効果を奏する。

以下に添付図面を参照して、本発明にかかる半導体装置の製造方法および半導体装置の製造装置の好適な実施の形態を詳細に説明する。なお、本発明は以下の記述により限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。

図１および図２は本発明の第１の実施の形態にかかる半導体装置の製造装置の概略構成を示す構成図である。この半導体装置の製造装置は、本発明にかかる半導体装置の製造方法を実現する基板貼り合せ装置であり、図１はサイズの異なる基板（ウェハ）同士を貼り合せる際に用いる第１の基板貼り合せ装置であり、図２はサイズがほぼ同じ基板（ウェハ）同士を貼り合せる際に用いる第２の基板貼り合せ装置である。なお、本実施の形態において基板とは、基本的にベース基板上に素子層等の他層が形成されたものを意味するが、本実施の形態で説明する半導体装置の製造方法および半導体装置の製造装置は、ベース基板同士の貼り合わせに対しても適用可能である。

図１に示すように、第１の基板貼り合せ装置は、ウェハステージ３と、高さ調整部４と、制御部５と、位置ずれ分布測定部６と、演算部７と、基板剥離光照射部８と、加圧押し付け部９と、ウェハチャック１０と、格納部１１と、を備えて構成される。

このような本実施の形態にかかる第１の基板貼り合せ装置においては、第一の基板となるウェハ１は加圧押し付け部９に真空吸着により保持され、第二の基板となるウェハ２と対向して配置される。ウェハ２はウェハチャック１０により保持され、ウェハステージ３上で該ウェハステージ３の面内方向において移動可能とされている。ウェハチャック１０により保持されたウェハ２とウェハステージ３との間の、ウェハ２の素子領域に対応する部分には、格子状に並んでウェハ２の高さを部分的に調節可能な高さ調整部４が備えられる。該高さ調整部４は、格納部１１に納められている。また、ウェハステージ３の動作と高さ調整部４の動作は、制御部５により制御される。

加圧押し付け部９は、ウェハ１をウェハ２に近づける動作を行い、加圧押し付けする機能を有する。この加圧押し付け部９がウェハ１をウェハ２に近づける動作は、ウェハ１とウェハ２との間に数十μｍ以下の間隙が残り接触していない近接状態にまで近づける第一段階と、ウェハ１とウェハ２とが間隙無しで完全に接触している状態に至る第二段階の、二つの段階に分けられる。

第一段階において、位置ずれ分布測定部６は、加圧押し付け部９によりウェハ１がウェハ２上に近接した状態で、ウェハ１上のパターンとウェハ２上のパターンとの相対位置ずれを測定する。この測定結果は、演算部７により高さ調整部４の制御用信号に変換されて、制御部５に送られる。

ウェハ１とウェハ２との接合は、接着剤等を介さない直接接合により行われる。これは、被接合面を平坦に研磨しておいて常温で当接することにより、平面間の接合を行うものである。このような接着剤等を介さない直接接合は、加熱工程を含まないので、異種材料を用いた場合でも、高精度の接合が可能となる特徴がある。加圧押し付け部９は、制御部５および演算部７からの信号に基づき、ウェハ１とウェハ２との位置合せが完了した段階で、加圧押し付けを行うことにより、ウェハ１とウェハ２とを当接し、直接接合を行う。

加圧押し付け部９の動作を二段階に分けたのは、ウェハ１とウェハ２とが一部分でも接触すると、接触した部分で直接接合が開始されてウェハ１とウェハ２との面内方向の相対移動が制約され、面内方向での位置合せの調整が困難になるためである。すなわち、ウェハ１とウェハ２との間隙が数十μｍ以下の近接状態でウェハ１とウェハ２との面内方向における位置合せの調整を行い、この位置合せが完了したことを確認した後に、第二段階の加圧押し付け動作を行ってウェハ１とウェハ２との直接接合を行うことにより、高位置合せ精度の貼り合せを行うことができる。

なお、この加圧押し付けの段階で、ウェハ１の貼り合せ部分の真空吸着を解放することにより、接合むらを防ぐことが可能となる。

基板剥離光照射部８は、後述する剥離層に光を照射することにより、素子層と基板との剥離を行う機能を有する。通常は予めウェハ２の素子層と基板との間に剥離層を備えておき、ウェハ１とウェハ２との接合後に光照射を行い、ウェハ２の素子層をウェハ１と接合させた状態で、ウェハ２の基板を分離させる。

図２に示すように、第２の基板貼り合せ装置は、ウェハステージ２３と、高さ調整部２４と、制御部２５と、位置ずれ分布測定部２６と、演算部２７と、基板剥離光照射部２８と、加圧押し付け部２９と、ウェハチャック３０と、格納部３１と、を備えて構成される。

このような本実施の形態にかかる第２の基板貼り合せ装置においては、第一の基板となるウェハ２１は加圧押し付け部２９に真空吸着により保持され、第二の基板となるウェハ２２と対向して配置される。ウェハ２２はウェハチャック３０に保持され、ウェハステージ２３上で該ウェハステージ２３の面内方向において移動可能とされている。

ウェハチャック３０により保持されたウェハ２２とウェハステージ２３との間には、格子状に並んでウェハ２２の高さを部分的に調節可能な高さ調整部２４が備えられる。該高さ調整部２４は、ウェハ２２の外周部８ｍｍを除く、ほぼ全面を覆っている。また、高さ調整部２４は、格納部３１に納められている。なお、高さ調整部２４を納める格納部３１は、図１の第１の基板貼り合せ装置の場合と比較すると移動距離が極めて小さくてもかまわないので、ウェハチャック３０に支点を有する形態で構わない。また、ウェハステージ２３の動作と高さ調整部２４の動作は、制御部２５により制御される。

加圧押し付け部２９は、ウェハ２１をウェハ２２に近づける動作を行い、加圧押し付けする機能を有する。この加圧押し付け部２９がウェハ２１をウェハ２２に近づける動作は、ウェハ２１とウェハ２２との間に数十μｍ以下の間隙が残り接触していない近接状態にまで近づける第一段階と、ウェハ２１とウェハ２２が間隙無しで完全に接触している状態に至る第二段階の、二つの段階に分けられる。

第一段階において、位置ずれ分布測定部２６は、加圧押し付け部２９によりウェハ２１がウェハ２２上に近接した状態で、ウェハ２１上のパターンとウェハ２２上のパターンとの相対位置ずれを測定する。この測定結果は、演算部２７により高さ調整部２４の制御用信号に変換されて、制御部２５に送られる。

ウェハ２１とウェハ２２との接合は、接着剤等を介さない直接接合により行われる。これは、被接合面を平坦に研磨しておいて常温で当接することにより、平面間の接合を行うものである。このような接着剤等を介さない直接接合は、加熱工程を含まないので、異種材料を用いた場合でも、高精度の接合が可能となる特徴がある。加圧押し付け部２９は、制御部２５および演算部２７からの信号に基づき、ウェハ２１とウェハ２２との位置合せが完了した段階で、加圧押し付けを行うことにより、ウェハ２１とウェハ２２とを当接し、直接接合を行う。

加圧押し付け部２９の動作を二段階に分けたのは、ウェハ２１とウェハ２２とが一部分でも接触すると、接触した部分で直接接合が開始されてウェハ２１とウェハ２２との面内方向の相対移動が制約される、面内位置合せの調整が困難になるためである。すなわち、ウェハ２１とウェハ２２との間隙が数十μｍ以下の近接状態でウェハ２１とウェハ２２との面内方向における位置合せの調整を行い、この位置合せが完了したことを確認した後に、第二段階の加圧押し付け動作を行ってウェハ２１とウェハ２２との直接接合を行うことにより、高位置合せ精度の貼り合せを行うことができる。

なお、この加圧押し付けの段階で、ウェハ２１の真空吸着を解放することにより、接合むらを防ぐことが可能となる。

基板剥離光照射部２８は、後述する剥離層に光を照射することにより、素子層と基板との剥離を行う機能を有する。通常は予めウェハ２１の素子層と基板との間に剥離層を備えておき、ウェハ２１とウェハ２２との接合後に光照射を行い、ウェハ２１の素子層をウェハ２２と接合した状態で、ウェハ２１の基板を分離させる。

以上のように、図１および図２に示した構成を備える第１の基板貼り合せ装置および第２の基板貼り合せ装置により基板の面内方向の歪補正が可能となることを説明するために、まず図３−１および図３−２を用いて、基板の高さ方向への変形が、位置合わせ精度に与える影響について説明する。図３−１は、本実施の形態にかかる半導体装置の製造装置における補正の原理を説明するためのウェハＷの断面模式図である。また、図３−２は、図３−１における領域Ａを拡大して示す図である。

ウェハが高さ方向（ウェハの厚み方向）に変形する場合、体積変形の歪エネルギーは極度に大きいので、通常、体積一定の変形が発生する。このため、ウェハの厚み方向（高さ方向）の中心面が中立面となり、この中心面上では変形前後で横方向（ウェハの面内方向）への変位が発生しない。したがって、この中立面とパターン面との間に発生する横方向への変位が、位置合わせのずれ量を与える。

ここで、たとえば中立面の形状を、横方向の座標（ｘ、ｙ）を用いて、ｈ（ｘ、ｙ）と記述する。この場合、ｈが余り大きくない条件では、この位置合わせのずれ量は、図３−２に示すように、ｈ（ｘ、ｙ）の勾配にウェハの厚みｔ_Wの半分を乗じ、符号を反転させた、−ｔ_W／２＊ｇｒａｄ（ｈ）で与えられる。一例として、厚み７２０μｍのウェハがあり、横方向１ｍｍあたりの高さの変形量が１００ｎｍであったとすると、この場合には３６ｎｍの位置合わせずれ量が発生することになる。

図４−１は、本実施の形態にかかる貼り合せ装置における補正の原理を説明するためのウェハ１（２１）とウェハ２（２２）との断面模式図である。また、図４−２は、図４−１における領域Ｂを拡大して示す図である。図１および図２に示す第１の基板貼り合せ装置および第２の基板貼り合せ装置では、ウェハ１（２１）がウェハ２（２２）に加圧押し付けされるので、ウェハ１（２１）の面形状はウェハ２（２２）の面形状に沿う。

上記において説明した様に、両ウェハ共に、厚み方向の中心面が中立面となるので、ウェハ１（２１）のパターンの変形とウェハ２（２２）のパターン変形を合わせた、貼り合せ時の位置合せずれ量は、ウェハ１（２１）の厚さをｔｗ₁、ウェハ２（２２）の厚さをｔｗ₂とすると、−（ｔｗ₁＋ｔｗ₂）／２＊ｇｒａｄ（ｈ）で与えられる。一例として、ウェハ１（２１）の厚さが４００μｍ、ウェハ２（２２）の厚さが７２０μｍ、高さ方向の変形が横方向１ｍｍあたり１００ｎｍであったとすると、５６ｎｍの位置合せずれ量がもたらされる。

したがって、高さ調整機構の調整機能を、±１μｍ程度の小さな変位を発生できる性能で設計しておくことにより、貼り合せ領域内で数十ｎｍの部分的な位置合せずれの補正が可能となる。一般に、位置合せずれ量の許容値は、信号伝送に用いる光の波長の１／８以下とされているので、可視光帯域の光を用いる場合でも、この程度の位置合せ補正が可能であれば十分である。

また、直接接合による貼り合せでは加圧押し付けが行われる。このため、本実施の形態における高さ調整部４（２４）は、単に押し上げる方向の力を備えていれば良く、単純な構成とすることが可能であり、低コストで構成することが可能である。これに対し、加圧押し付けの無い接着剤等を用いる貼り合せでは、ウェハ裏面の高さ調整機構は、凹面を形成する必要のある場合には押し上げるのみでなく、引き込む動作が必要となるので、微小な真空チャックを構成する等の工夫が必要となる。

次に、本実施の形態にかかる貼り合せ装置を用いた実際の基板の貼り合わせ方法を、図５−１および図５−２を参照しながら以下に説明する。図５−１および図５−２は、本実施の形態にかかる基板の貼り合わせ方法の処理フローを説明するためのフローチャートである。まず、ＩＩＩ−Ｖ族基板からなるウェハ２には、予め発光素子・受光素子・回路パターンと共に、位置合せずれ検出のためのパターンを剥離層上に形成しておく。なお、回路パターンの一部を位置合せずれ検出に利用しても構わない。

ウェハ２は直径３インチ、厚さ４００μｍで、周辺部の転写不要な領域は、素子層をエッチング除去してある。また、貼り合せ対象である直径１２インチ、膜厚４００μｍのガラス製ウェハ１には、予め別の剥離層上に下地パターンを形成し、さらにＳｉＯ₂膜を形成し、表面を研磨しておく。下地パターンは、光導波路パターンと共に、位置合せずれ検出のためのパターンを含むものとする。なお、ここでも、光導波路パターンの一部を位置合せずれ検出に利用しても構わない。

用意されたウェハ１は、図示されていないプリアライメント機構により、水平方向の位置と水平面内の回転の粗調整（プリアライメント）を行った後に（ステップＳ１０１）、加圧押し付け部９に真空吸着される。そして、ウェハステージ３上の基準マークを用いて、水平方向位置の位置と回転方向の微調整を行う（ステップＳ１０１）。また、ウェハ２についても同様に、図示しないプリアライメント機構により、ノッチを基準として水平方向の位置と水平面内の回転の粗調整（プリアライメント）を行った後に（ステップＳ１０２）、ウェハステージ３上のウェハチャック１０に固定される。ウェハ２は、該ウェハ２のウェハ周辺部のパターン形成を行わない部分を利用してウェハチャック１０に固定される。

次に、ウェハ２上の粗アライメントマークを検出することにより、ウェハ２の水平方向の位置と回転方向の微調整を行う（ステップＳ１０２）。そして、この段階で、ウェハ１の精アライメントマークを検出することにより、ウェハ１上の下地パターンの位置座標をウェハステージ座標に対する値として記録し、いわゆるショット中心のマップを作成する。このマップを貼り合せの際の中心座標の値として使用する。なお、ウェハ１はガラス製であるため、アライメント光には、通常の可視光を用いることが可能であり、ウェハ１を通してウェハ２のアライメントマークを検出することができる構成となっている。

一方、高さ調整部４は、１ｍｍ毎の格子状に配列されたＰＺＴ（チタン酸ジルコン酸鉛）からなるピエゾ素子により構成されている。そして、ウェハ１上で素子が形成されている領域（５０ｍｍ×５０ｍ）に対応して、５３個×５３個の計２８０９個が、格納部１１に納められている。図６−１に示すように、高さ調整部４の主要部分であるピエゾ素子１２は、５２ｍｍ角の点線で示された領域Ｃに配置され、その先端には、硬質フッ素樹脂製のウェハ接触部１３が貼り付けられている。図６−１は、高さ調整部４の構成を説明する斜視図である。硬質フッ素樹脂は、金属等の汚染源となりにくく、低発塵性にも優れているので、ウェハと接触する部材として好適である。

図６−２は、図６−１における領域Ｄを拡大して示す拡大図である。図６−２の拡大図に示すように、ピエゾ素子１２には、それぞれ二個の接続端子があり、一方は共通電位線（接地電位線）１４ａに、もう一方は制御線１４ｂに接続される。共通電位線１４ａと制御線１４ｂは、二層のプリント配線１４により形成されており、ノイズの影響を抑制するために、共通電位線１４ａの方が、ピエゾ素子１２に近い構成となっている。制御線１４ｂのプリント配線１４での最小配線ピッチは４０μｍであり、ピエゾ素子１２の反対側の面で、配線コネクタ１５に接続されている。

各ピエゾ素子の可動域は±１μｍであり、制御部５からの信号に応じて、各ピエゾ素子に所定の電圧が印加され、所望の高さ分布が形成される。具体的には、配線コネクタ１５の設けられている面には、各制御線１４ｂへの印加電圧値を保持するメモリが備えられており、制御部５から送られたデジタル信号が直接書き込まれる。メモリの総容量は６４Ｋビットであり、メモリ上の値から、同じ面上に設けられた１２ビットのデジタル−アナログ変換器（ＤＡ変換アンプ）により、各制御線への印加電圧が生成される。

このような構成とすることにより、配線コネクタ１５と制御部５を連結する配線の数量を大幅に削減することが可能となる。すなわち、各ピエゾ素子への印加電圧を、全て制御部５にて生成し、配線により供給する場合には、ピエゾ素子の数＋１本の配線が必要であるのに対し、プリント配線基板上で生成する場合には、メモリへの書き込みに必要なアドレス線とデータ線と電源線等のみで十分なので、必要な配線数は高々数十本でかまわない。また、格納部全体が上下方向に移動可能な構成となっており、貼り合せを行わない時、特にウェハステージ３の動作により次の貼り合せ領域へウェハ２を移動させる時に、高さ調整部４を退避させることができる。

ウェハ１とウェハ２とが前述の貼り合せ前の所定の状態に置かれた段階で、ウェハ１の第一貼り合せ箇所の中心座標の位置にウェハステージを移動し、第一貼り合せ箇所の中心座標とウェハ２の中心座標を位置合せする。引き続き、格納部１１を駆動して高さ調整部４をウェハ２の裏面（ウェハ１との貼り合わせ面との反対面）に近接させる。さらに、加圧押し付け部９に第一段階の駆動を行い、ウェハ１をウェハ２に約５μｍの位置まで近接させる。そして、ウェハ１の第一貼り合せ箇所の中心座標とウェハ２の中心座標の位置合せを、ウェハステージの微小移動により微調整し、ウェハ間の精アライメントを行う（ステップＳ１０３）。

この状態で、位置ずれ分布測定部６を用いて、ウェハ１の位置合せずれ検出パターンと、ウェハ２の位置合せずれ検出パターンと、の間の位置ずれ量を、光学的に測定し、位置ずれ分布を計測する（ステップＳ１０４）。この測定結果をｕ（ｘ，ｙ）（但し、ｕは二次元ベクトル量）とすると、得られたｕ（ｘ，ｙ）から線積分を用いて、ｈ＝２／（ｔｗ₁＋ｔｗ₂）∫ｕｄｌを求めれば、前述の原理により、位置合せずれｕ（ｘ，ｙ）を相殺することが可能となる。実際には、ｕ（ｘ，ｙ）は連続値ではなく離散値なので、積分は和で近似され、演算部７では、ｈの近似値マップｈ１が得られる。

また、位置合わせずれ検出パターンの位置と高さ調整部４の格子位置とが一致しているとは限らない。このため、演算部７では、さらに近似値マップｈ１に多項式近似を施し、最小二乗法により多項式の各係数を求める。そして、得られた多項式の係数を、制御部５へデータとして送出する。

制御部５は、演算部７から受け取った多項式の係数を用いて、位置ずれ分布を補正する高さ分布情報を求め、高さ調整部４の各格子点に与えるべき補正高さ分布情報ｈ２を算出する（ステップＳ１０５）。そして、制御部５は、算出した補正高さ分布情報ｈ２を高さ調整部４の各ピエゾ素子に印加すべき電圧に換算するとともに該電圧をピエゾ素子に印加して該ピエゾ素子を駆動し、転写位置の面内における高さ分布の調整を行う（ステップＳ１０６）。

この状態で、加圧押し付け部９の第二段階の駆動を行い、ウェハ１をウェハ２に押し付けると共に、格納部１１を駆動し、高さ調整部４をウェハ２の裏面（ウェハ１との貼り合わせ面と反対面）に接触させ、同時にウェハ１の貼り合せ部分の真空吸着を解放する。これにより、位置合せずれが相殺された状態で、ウェハ１上の所定の位置にウェハ２が直接接合される（ステップＳ１０７）。なお、高さ調整部４をウェハ２の裏面に接触させた後に、ウェハ１をウェハ２に押しつけても良い。

そして、この状態で、ウェハ１の裏面（ウエハ２との貼り合わせ面と反対面）から可視光を用いて接合状態の確認を行い、直接接合が形成されていること（ゼロ・コンタクト状態）を確認した後、ウェハチャック１０を解放すると共に、格納部１１を駆動して高さ調整機構を退避させ、さらに加圧押し付け部９を約５μｍ退避させる。

引き続き、基板剥離光照射部８を用いてウェハ２の裏面（ウェハ１との貼り合わせ面と反対面）から赤外線領域のパルス光を照射し（ステップＳ１０８）、ウェハ２上の剥離層からウェハ２の素子領域を分離する。すなわち、ウェハ１と、ウェハ２の基板部分（基部）を離間させる（ステップＳ１０９）。ウェハ１を真空吸着させた状態で、分離したウェハ２の基板部分は、再びウェハチャック１０に保持され、ウェハステージ３を駆動して、図示されていないアンロード・ポートに搬出される。

次に、制御部５が、次の接合位置があるか否か、すなわちウェハ１上に未だウェハ２の貼り合せ箇所が残っているか否かを判断する（ステップＳ１１０）。次の接合位置があると判断した場合は（ステップＳ１１０肯定）、ステップ１０２に戻り、次のウェハ２を再びロードし、次の貼り合せ中心座標にて、同様の工程を繰り返す。また、次の接合位置がないと判断した場合は（ステップＳ１１０否定）、ウェハ１上の全ての貼り合せ箇所の貼り合せ工程が終了後しているので、貼り合せ済のウェハ１を加圧押し付け部９から取り外し（ステップＳ１１１）、次のウェハ１の処理に移行する。

以上の一連の工程により、部分的な歪を補正した、位置ずれ分布の極めて小さい、発光素子・受光素子・回路パターンと光導波路パターンの貼り合せウェハ２１を形成することが可能となる。なお、必要に応じて、この貼り合せウェハ２１上に、さらに光導波路層を追加することも可能である。

次に、直径１２インチ、厚さ７２０μｍのシリコン基板上に通常のＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路の電気配線部までを形成したウェハ２２を用意する。ウェハ２２は通常のＣＭＯＳ回路の製造工程で処理されるので、当然通常の位置合せのためのマークは既に備えられているが、さらに位置合せずれ検出のためのパターンを形成しておく。なお、回路パターンの一部を位置合せずれ検出に利用しても構わない。

ウェハ２２の最上層には、ＳｉＯ₂膜を形成した後、表面を研磨処理し、直接接合の準備を施しておく。また、前述の発光素子・受光素子・回路パターンと光導波路パターンの貼り合せウェハ２１の表面にも、研磨処理を行い、直接接合の準備を施しておく。前述の通り、貼り合せウェハ２１には、既に位置合せずれ検出のためのパターンが形成されているので、これを再利用する。

用意されたウェハ２１は、図示されていないプリアライメント機構により、水平方向の位置と水平面内の回転の粗調整（プリアライメント）を行った後に、加圧押し付け部２９に真空吸着される。そして、ウェハステージ２３上の基準マークを用いて、水平方向位置の位置と回転方向の微調整を行う（ステップＳ２０１）。

また、ウェハ２２も同様に、図示しないプリアライメント機構により、ノッチを基準として水平方向の位置と水平面内の回転の粗調整（プリアライメント）を行った後に（ステップＳ２０２）、ウェハステージ２３上のウェハチャック３０に固定される。ウェハ２２は、該ウェハ２２のウェハ周辺部のパターン形成を行わない部分を利用してウェハチャック３０に固定される。

次に、ウェハ２２上の粗アライメントマークを検出することにより、ウェハ２２の水平方向の位置と回転方向の微調整を行う（ステップＳ２０２）。なお、ウェハ２１はガラス製であるため、アライメント光には、通常の可視光を用いることが可能であり、ウェハ２１を通してウェハ２２のアライメントマークを検出することができる構成となっている。

一方、高さ調整部２４は、１ｍｍ毎の格子状に配列されたＰＺＴからなるピエゾ素子により構成されている。そして、ウェハ２１、２２上で素子が形成されている領域に対応して、計約６８０００個のピエゾ素子が納められている。図６−３に示すように、高さ調整部２４の主要部分であるピエゾ素子３２は、点線で示された直径２８４ｍｍφの領域Ｅに配置され、その先端には、硬質フッ素樹脂製のウェハ接触部３３が貼り付けられている。図６−３は、高さ調整部２４の構成を説明する斜視図である。硬質フッ素樹脂は、金属等の汚染源となりにくく、低発塵性にも優れているので、ウェハと接触する部材として好適である。

図６−２に示した拡大図と同様に、ピエゾ素子３２には、それぞれ二個の接続端子があり、一方は共通電位線（接地電位線）に、もう一方は制御線に接続される。共通電位線と制御線は、九層のプリント配線により形成されており、ノイズの影響を抑制するために、共通電位線の方が、ピエゾ素子３２に最も近い構成となっている。制御線のプリント配線での最小配線ピッチは５０μｍであり、ピエゾ素子２２の反対側の面で、配線コネクタ３５に接続されている。

各ピエゾ素子の可動域は±１μｍであり、制御部２５からの信号に応じて、各ピエゾ素子に所定の電圧が印加され、所望の高さ分布が形成される。具体的には、配線コネクタ３５の設けられている面には、各制御線への印加電圧値を保持するメモリが備えられており、制御部２５から送られたデジタル信号が直接書き込まれる。メモリの総容量は１Ｍビットであり、メモリ上の値から、同じ面上に設けられた１２ビットのデジタル−アナログ変換器（ＤＡ変換アンプ）により、各制御線への印加電圧が生成される。

このような構成とすることにより、配線コネクタ３５と制御部２５を連結する配線の数量を大幅に削減することが可能となる。すなわち、各ピエゾ素子への印加電圧を、全て制御部２５にて生成し、配線により供給する場合には、ピエゾ素子の数＋１本の配線が必要であるのに対し、プリント配線基板上で生成する場合には、メモリへの書き込みに必要なアドレス線とデータ線と電源線等のみで十分なので、必要な配線数は高々数十本でかまわない。また、格納部全体が上下方向に移動可能な構成となっており、貼り合せを行わない時、特にウェハステージ２３の動作によりウェハ２２を移動させる時に、高さ調整部２４を退避させることができる。

ウェハ２１とウェハ２２が前述の貼り合せ前の所定の状態に置かれた段階で、ウェハ２１の貼り合せ箇所の中心座標の位置にウェハステージ２３を移動し、貼り合せ箇所の中心座標とウェハ２２の中心座標を位置合せする。引き続き、格納部３１を駆動して高さ調整部２４をウェハ２２の裏面（ウェハ２１との貼り合わせ面と反対面）に近接させる。さらに、加圧押し付け部２９に第一段階の駆動を行い、ウェハ２１をウェハ２２に約５μｍの位置まで近接させる。そして、ウェハ２１の中心座標とウェハ２２の中心座標の位置合せを、ウェハステージの微小移動により微調整し、ウェハ間の精アライメントを行う（ステップＳ２０３）。

この状態で、位置ずれ分布測定部２６を用いて、ウェハ２１の位置合せずれ検出パターンと、ウェハ２２の位置合せずれ検出パターンと、の間の位置ずれ量を、光学的に測定し、位置ずれ分布を計測する（ステップＳ２０４）。この測定結果をｕ（ｘ，ｙ）（但し、ｕは二次元ベクトル量）とすると、得られたｕ（ｘ，ｙ）から線積分を用いて、ｈ＝２／（ｔｗ₁＋ｔｗ₂）∫ｕｄｌを求めれば、前述の原理により、位置合せずれｕ（ｘ，ｙ）を相殺することが可能となる。実際には、ｕ（ｘ，ｙ）は連続値ではなく離散値なので、積分は和で近似され、演算部２７では、ｈの近似値マップｈ１が得られる。

また、位置合わせずれ検出パターンの位置と高さ調整部２４の格子位置とが一致しているとは限らない。このため、演算部２７では、さらに近似値マップｈ１に多項式近似を施し、最小二乗法により多項式の各係数を求める。そして、得られた多項式の係数を、制御部２５へデータとして送出する。

制御部２５は、演算部７から受け取った多項式の係数を用いて、位置ずれ分布を補正する高さ分布情報を求め、高さ調整部４の各格子点に与えるべき補正高さ分布情報ｈ２を算出する（ステップＳ２０５）。そして、制御部２５は、算出した補正高さ分布情報ｈ２を高さ調整部２４の各ピエゾ素子に印加すべき電圧に換算するとともに該電圧をピエゾ素子に印加して該ピエゾ素子を駆動し、転写位置の面内における高さ分布の調整を行う（ステップＳ２０６）。

この状態で、加圧押し付け部２９の第二段階の駆動を行い、ウェハ２１をウェハ２２に押し付けると共に、格納部３１を駆動し、高さ調整部２４をウェハ２２の裏面（ウェハ２１との貼り合わせ面と反対面）に接触させ、同時にウェハ２１の貼り合せ部分の真空吸着を解放する。これにより、位置合せずれが相殺された状態で、ウェハ２１上の所定の位置にウェハ２が直接接合される（ステップＳ２０７）。なお、高さ調整部２４をウェハ２２の裏面に接触させた後に、ウェハ２１をウェハ２２に押しつけても良い。

そして、この状態で、ウェハ２１の裏面（ウエハ２２との貼り合わせ面と反対面）から可視光を用いて接合状態の確認を行い、直接接合が形成されていること（ゼロ・コンタクト状態）を確認した後、ウェハチャック３０を解放すると共に、格納部３１を駆動して高さ調整機構を退避させ、さらに加圧押し付け部２９を約５μｍ退避させる。

引き続き、基板剥離光照射部２８を用いてウェハ２１の裏面（ウェハ２２との貼り合わせ面と反対面）より、基板剥離光照射部８とは異なる波長領域のパルス光を照射し（ステップＳ２０８）、ウェハ２１上の剥離層からウェハ２１の素子領域を分離する。すなわち、ウェハ２２と、ウェハ２１の基板部分（基部）を離間させる（ステップＳ２０９）。分離したウェハ２１の基板部分は、再び加圧押し付け部２９に全面が真空吸着され、図示されていないアンロード・ポートに搬出される。

一方、貼り合せ済のウェハ２２は、再びウェハチャック３０に保持され、ウェハステージ２３を駆動して、図示されていない別のアンロード・ポートに搬出され（ステップＳ２１０）、次のウェハの処理に移行する。以上の一連の工程により、部分的な歪を補正した、位置ずれ分布の極めて小さい、発光素子・受光素子・回路パターンと光導波路パターンの貼り合せ基板２１と、シリコンＣＭＯＳ回路基板２２を貼り合せた基板を形成することが可能となる。なお、必要に応じて、この貼り合せ基板上に、さらに電気配線層を追加することも可能である。

本実施の形態にかかる貼り合せ装置を用いて上述したような一連の工程を実施することにより、基板における面内方向の部分的な歪を補正して基板１２１と基板１２２との位置合わせ精度を大幅に向上させた、位置ずれ分布の極めて小さい高品質の基板の貼り合わせが可能となる。

次に、上述した本実施の形態にかかる第１の基板貼り合せ装置および第２の基板貼り合せ装置を用いて実現される本実施の形態にかかる半導体装置の製造方法について図７−１〜図９−４を参照して説明する。図７−１〜図９−４は、本実施の形態にかかる半導体装置の製造方法を説明する断面図である。

まず、図７−１に示すように、直径３インチのガリウム砒素（ＧａＡｓ）基板５１に対して、インジウム（Ｉｎ）およびアンチモン（Ｓｂ）のイオン注入とアニールとによる結晶性回復処理を行い、ＧａＡｓ基板５１の一面上に剥離層５２と緩衝層５３とをこの順番で形成する。また、これらは堆積法により形成することも可能である。ついで、図７−２に示すように、ＩＩＩ−Ｖ族半導体のエピタキシャル成長により、ＧａＩｎＮＡｓ発光層やＩｎＧａＡｓ受光層等を含む、光学素子層５４を緩衝層５３上に形成する。そして、図示されていない引出配線部を形成する。

引き続き、図７−３に示すように、スパッタリング法により二酸化シリコン（ＳｉＯ₂）からなる緩衝層５５を光学素子層５４上に形成し、最上部を研磨する。そして、図７−４に示すように、ウェハ周辺部を含む、光学素子部として不要な部分（緩衝層５３、光学素子層５４、緩衝層５５）をフォトリソグラフィー工程とエッチングにより除去する。これにより得られた基板を基板１０２と呼ぶ。

一方、図８−１に示すように、直径１２インチのガラス基板６１上に、たとえばクロム（Ｃｒ）含有ガラスの薄膜を形成し、剥離層６２を形成する。ついで、図８−２に示すように、二酸化シリコン（ＳｉＯ₂）膜中に埋め込まれた窒化シリコン（Ｓｉ_1-xＮ_x）からなる光導波路層６３を形成し、二酸化シリコン（ＳｉＯ₂）膜最上部を研磨しておく。これにより得られた基板を基板１０１と呼ぶ。

ついで、図８−３に示すように、図７−４に示す基板１０２を上下反転した状態で使用し、上述した第１の基板貼り合せ装置を用いて位置合せ補正を行って、基板１０１と貼り合せる。ついで、図８−４に示すように、上述した第１の基板貼り合せ装置に内蔵されている基板剥離光照射装置を用いて、基板５１の裏面（貼り合わせ面と反対面）より基板剥離光としてたとえば赤外線領域のパルス光の照射を行い、剥離層５２から基板５１を分離する。

ついで、図８−５に示すように、基板１０１上の他の所望の位置にも図７−４に示す基板１０２を上述した第１の基板貼り合せ装置を用いて順次貼り合せる。そして、図８−６に示すように、テトラエトキシシラン（ＴＥＯＳ）を用いたプラズマＣＶＤ法により、基板全面にＳｉＯ₂膜６４を成膜し、表面を研磨して平坦化する。これにより得られた基板を基板１２１と呼ぶ。

さらに、図９−１に示すように、直径１２インチのシリコン（Ｓｉ）基板７１上に、通常のＣＭＯＳ回路の製造工程を用いて、電気回路配線を含むＣＭＯＳ回路層７２を形成する。ついで、図９−２に示すように、ＴＥＯＳを用いたプラズマＣＶＤ法により、基板全面に二酸化シリコン（ＳｉＯ₂）膜７３を成膜し、表面を研磨して平坦化する。これにより得られた基板を基板１２２と呼ぶ。

ついで、図９−３に示すように、図８−６に示す基板１２１を上下反転した状態で使用し、上述した第２の基板貼り合せ装置を用いて位置合せ補正を行って、基板１２２と貼り合せる。ついで、図９−４に示すように、上述した第２の基板貼り合せ装置に内蔵されている、第１の基板貼り合せ装置とは異なる波長の光源を有する基板剥離光照射装置を用いて、基板６１の裏面（基板１２２との貼り合わせ面と反対面）より基板剥離光の照射を行い、剥離層６２から基板６１を分離する。

そして、図示されていないが、光学素子層５４の素子およびＣＭＯＳ回路層７２の回路を接続する配線層形成工程を行い、最後に、ファイナル・パッシベーション形成、パッド形成等、通常の半導体素子製造工程を経ることにより、光電気混載半導体素子を形成することが可能となる。

本実施の形態にかかる貼り合せ装置を用いて上述したような一連の工程を実施することにより、基板における面内方向の部分的な歪を補正して基板１２１と基板１２２との位置合わせ精度を大幅に向上させた、位置ずれ分布の極めて小さい高品質の基板の貼り合わせを行い、高品質の光電気混載半導体素子を形成することが可能となる。

（変形例）
なお、本発明は上述した各実施の形態に限定されるものではない。上述した実施の形態では直接接合を基板同士の貼り合せに用いたが、直接接合後に加熱処理を施すことにより接合をより強固にすることも可能であり、接合の際に電界印加と加熱を行う陽極接合を利用することも可能である。さらに、上述した実施の形態ではピエゾ素子としてＰＺＴを用いたが、ランタンドープジルコン酸チタン酸鉛（ＰＬＺＴ）等の他の材料を用いることも可能である。そして、上述した実施の形態では発光素子と受光素子をＩＩＩ−Ｖ族基板上に形成したが、光源を外部光源とすることにより、発光素子を形成せず、代わりにニオブ酸リチウム等からなる光変調素子を導波路に組み込むことも可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。

以上のように、本発明にかかる半導体装置の製造方法は、光配線を用いた半導体装置の製造方法に有用であり、特に、光電気混載の半導体素子の製造に適している。

本発明の実施の形態にかかる半導体装置の製造装置であり、サイズの異なる基板（ウェハ）同士を貼り合せる際に用いる第１の基板貼り合せ装置の構成図である。 本発明の実施の形態にかかる半導体装置の製造装置であり、サイズがほぼ同じ基板（ウェハ）同士を貼り合せる際に用いる第２の基板貼り合せ装置の構成図である。 本発明の実施の形態にかかる半導体装置の製造装置における補正の原理を説明するための断面模式図である。 図３−１における領域Ａを拡大して示す図である。 本発明の実施の形態にかかる半導体装置の製造装置における補正の原理を説明するための断面模式図である。 図４−１における領域Ｂを拡大して示す図である。 本発明の実施の形態にかかる基板の貼り合わせ方法の処理フローを説明するためのフローチャートである。 本発明の実施の形態にかかる基板の貼り合わせ方法の処理フローを説明するためのフローチャートである。 本発明の実施の形態にかかる高さ調整部の構成を説明する斜視図である。 図６−１における領域Ｄを拡大して示す拡大図である。 本発明の実施の形態にかかる高さ調整部の構成を説明する斜視図である。 本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。

符号の説明

１、２、２１、２２ ウェハ
３、２３ ウェハステージ
４、２４ 高さ調整部
５、２５ 制御部
６、２６ 位置ずれ分布測定部
７、２７ 演算部
８、２８ 基板剥離光照射部
９、２９ 加圧押し付け部
１０、３０ ウェハチャック
１１、３１ 格納部
１２、３２ ピエゾ素子
１３、３３ ウェハ接触部
１４ プリント配線
１５、３５ 配線コネクタ
５１ ３インチＧａＡｓ基板
５２、６２ 剥離層
５３、５５ 緩衝層
５４ 光学素子層
６１ １２インチガラス基板
６３ 光導波路層
６４、７３ ＳｉＯ₂膜
７１ １２インチＳｉ基板
７２ ＣＭＯＳ回路層
１０１、１０２、１２１、１２２ 基板

Claims (10)

1. 第１基板と第２基板とを貼り付ける工程を有する半導体装置の製造方法であって、
   前記第１の基板の一面と前記第２の基板の一面とを対向させた状態で近接させて保持する工程と、
   前記近接させて保持した前記第１の基板の一面と前記第２の基板の一面との面内方向の位置合わせを行う工程と、
   前記位置合わせ後の前記第１の基板の一面と前記第２の基板の一面との前記面内方向の位置ずれ分布を測定する工程と、
   前記面内方向の位置ずれ分布に基づいて前記第１の基板の一面と前記第２の基板の一面との前記面内方向の局所的な位置ずれを部分的に補正する工程と、
   前記面内方向の位置ずれが補正された状態で前記第１の基板の一面と前記第２の基板の一面とを加圧して接合する工程と、
   を含み、
   前記面内方向の位置ずれを補正する工程は、前記面内方向の位置ずれ分布に基づいて前記第２の基板の他面の一部の高さを部分的に調整することにより、前記第２の基板の一面における前記面内方向の歪みを部分的に調整して前記面内方向の位置ずれを部分的に補正することを特徴とする半導体装置の製造方法。
2. 前記面内方向の位置ずれ分布を高さ方向の補正量分布に換算する工程をさらに含み、
   前記面内方向の位置ずれを補正する工程は、前記高さ方向の補正量分布に基づいて前記第２の基板の他面の一部の高さを部分的に調整すること、
   を特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第２の基板は、ベース基板と、該ベース基板の一面上に形成された剥離層と、該剥離層上に形成された素子層とを含む素子基板であり、
   前記第１の基板の一面と前記第２の基板の一面とを加圧して接合した後、前記剥離層を剥離するための基板剥離光を前記第２の基板の他面側から照射して前記ベース基板と前記素子層とを分離する工程をさらに含む、
   を特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記第１の基板および第２の基板のうち一方は、電気配線を含むＩＶ族半導体からなる素子を含む基板であり、他方は発光素子または受光素子の少なくとも１つを含むＩＩＩ−Ｖ族半導体からなる素子を含む基板であること、
   を特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記面内方向の位置合わせを行う工程は、前記近接させて保持した前記第１の基板の一面と前記第２の基板の一面との前記面内方向の位置合わせを位置合わせ光により行い、
   前記第１の基板は、前記位置合わせ光を透過する基板であること、
   を特徴とする請求項１に記載の半導体装置の製造方法。
6. 前記第１の基板を前記位置合わせ光を透過する第３の基板に接合する工程をさらに含み、
   前記加圧して接合する工程は、前記第３の基板に接合した前記第１の基板を前記第２の基板に加圧して接合すること、
   を特徴とする請求項５に記載の半導体装置の製造方法。
7. 複数の前記第１の基板を貼り合わせる工程をさらに含み、
   前記第１の基板を前記第３の基板に接合する工程は、前記積層された複数の前記第１の基板を前記第３の基板に接合すること、
   を特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記第２の基板の直径が前記第１の基板の直径よりも大であり、前記第２の基板の直径と前記第３の基板の直径とが略等しいこと、
   を特徴とする請求項７に記載の半導体装置の製造方法。
9. 第１基板と第２基板とを貼り付ける半導体装置の製造装置であって、
   前記第１の基板の一面と前記第２の基板の一面とを対向させた状態で近接させて保持する保持部と、
   前記近接させて保持した前記第１の基板の一面と前記第２の基板の一面との面内方向の位置合わせを行う位置合わせ部と、
   前記近接させて保持した前記第１の基板の一面と前記第２の基板の一面との前記面内方向の位置ずれ分布を測定する位置ずれ分布測定部と、
   前記面内方向の位置ずれ分布に基づいて前記第１の基板の一面と前記第２の基板の一面との前記面内方向の局所的な位置ずれを部分的に補正する補正部と、
   前記面内方向の位置ずれが補正された状態で前記第１の基板の一面と前記第２の基板の一面とを加圧して接合する加圧押し付け部と、
   を備え、
   前記補正部は、前記面内方向の位置ずれ分布に基づいて前記第２の基板の他面の一部の高さを部分的に調整することにより、前記第２の基板の一面における前記面内方向の歪みを部分的に調整して前記面内方向の位置ずれを部分的に補正することを特徴とする半導体装置の製造装置。
10. 前記第２の基板は、ベース基板と、該ベース基板の一面上に形成された剥離層と、該剥離層上に形成された素子層とを含む素子基板であり、
    前記第１の基板の一面と前記第２の基板の一面とを加圧して接合した後、前記剥離層を剥離して前記ベース基板と前記素子層とを分離するための基板剥離光を前記第２の基板の他面側から照射する基板剥離光照射部をさらに備えること、
    を特徴とする請求項９に記載の半導体装置の製造装置。

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