以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図1は、本願の請求項1に係る発明(第1の発明)によるプラズマディスプレイ装置の概略構成を示す図である。
図1に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのPDP50、X行電極駆動回路51、Y行電極駆動回路53、列電極駆動回路55、駆動制御回路56及び負荷量検出回路57から構成される。
PDP50には、2次元表示画面の縦方向(垂直方向)に各々伸張して配列された列電極D1〜Dm、横方向(水平方向)に各々伸張して配列された行電極X1〜Xn及び行電極Y1〜Ynが形成されている。この際、互いに隣接するもの同士で対を為す行電極対(Y1,X1)、(Y2,X2)、(Y3,X3)、・・・・、(Yn,Xn)が各々、PDP50における第1表示ライン〜第n表示ラインを担う。各表示ラインと列電極D1〜Dm各々との各交叉部(図1中の一点鎖線にて囲まれた領域)には、画素を担う画素セルPCが形成されている。すなわち、PDP50には、第1表示ラインに属する画素セルPC1、1〜PC1、m、第2表示ラインに属する画素セルPC2、1〜PC2、m、・・・・、第n表示ラインに属する画素セルPCn、1〜PCn、mの各々がマトリクス状に配列されているのである。
PDP50の列電極D1〜Dm各々は列電極駆動回路55に接続され、行電極X1〜Xn各々はX行電極駆動回路51に接続され、行電極Y1〜Yn各々はY行電極駆動回路53に接続されている。
図2は、表示面側から眺めたPDP50の内部構造を模式的に示す正面図である。図2においては、PDP50の列電極D1〜D3各々と、第1表示ライン(Y1,X1)及び第2表示ライン(Y2,X2)との各交叉部を抜粋して示すものである。図3は、図2のV3−V3線におけるPDP50の断面を示す図であり、図4は、図2のW2−W2線におけるPDP50の断面を示す図である。
図2に示すように、各行電極Xは、2次元表示画面の水平方向に伸張するバス電極Xbと、かかるバス電極Xb上の各表示セルPCに対応した位置に各々接触して設けられたT字形状の透明電極Xaと、から構成される。各行電極Yは、2次元表示画面の水平方向に伸張するバス電極Ybと、かかるバス電極Yb上の各表示セルPCに対応した位置に各々接触して設けられたT字形状の透明電極Yaと、から構成される。透明電極Xa及びYaは所定長の放電ギャップg1を介して互いに対向している。透明電極Xa及びYaは例えばITO等の透明導電膜からなり、バス電極Xb及びYbは例えば金属膜からなる。透明電極Xa及バス電極Xbからなる行電極X、並びに透明電極Ya及バス電極Ybからなる行電極Yは、図3に示す如く、その前面側がPDP50の表示面となる前面透明基板10の背面側に形成されている。各行電極対(X、Y)における透明電極Xa及びYaは、互いに対となる相手の行電極側に伸張しており、放電ギャップg1近傍の幅広部と、この幅広部とバス電極を連結する幅狭部とを有する。その幅広部の頂辺同士が放電ギャップg1を介して互いに対向している。前面透明基板10の背面側には、1対の行電極対(X1、Y1)とこの行電極対に隣接する行電極対(X2、Y2)との間に、2次元表示画面の水平方向に伸張する黒色または暗色の光吸収層(遮光層)11が形成されている。さらに、前面透明基板10の背面側には、行電極対(X,Y)を被覆するように誘電体層12が形成されている。この誘電体層12の背面側(行電極対が接触する面とは反対側の面)には、図3に示す如く、光吸収層11とこの光吸収層11に隣接するバス電極Xb及びYbとが形成されている領域に対応した部分に、嵩上げ誘電体層12Aが形成されている。この誘電体層12及び嵩上げ誘電体層12Aの表面上には、後述するような気相法酸化マグネシウム(MgO)単結晶体粉末を含む酸化マグネシウム層13が形成されている。
一方、前面透明基板10と平行に配置された背面基板14上には、列電極Dの各々が、各行電極対(X,Y)における透明電極Xa及びYaに対向する位置において行電極対(X,Y)と直交する方向に伸張して形成されている。背面基板14上には、更に列電極Dを被覆する白色の列電極保護層15が形成されている。この列電極保護層15上には隔壁16が形成されている。隔壁16は、各行電極対(X,Y)のバス電極Xb及びYbに対応した位置において各々2次元表示画面の横方向に伸張している横壁16Aと、互いに隣接する列電極D間の各中間位置において2次元表示画面の縦方向に伸張している縦壁16Bとによって梯子形状に形成されている。なお、PDP50の各表示ライン毎に、図2に示す如き梯子形状の隔壁16が各々形成されており、互いに隣接する隔壁16の間には、図2に示す如き隙間SLが存在する。又、梯子状の隔壁16によって、各々独立した放電空間S、透明電極Xa及びYaを含む画素セルPCが区画されている。放電空間S内には、キセノンガスを含む放電ガスが封入されている。各画素セルPC内における横壁16Aの側面、縦壁16Bの側面、及び列電極保護層15の表面には、図3に示す如くこれらの面を全て覆うように蛍光体層17が形成されている。この蛍光体層17は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の3種類からなる。各画素セルPCの放電空間Sと隙間SLとの間は、図3に示す如く酸化マグネシウム層13が横壁16Aに当接されることによって互いに閉じられている。一方、図4に示す如く、縦壁16Bは酸化マグネシウム層13に当接されていないので、その間に隙間r1が存在する。すなわち、2次元表示画面の横方向において互いに隣接する画素セルPC各々の放電空間Sは、この隙間r1を介して互いに連通しているのである。
ここで、上記酸化マグネシウム層13を形成する酸化マグネシウム結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られる単結晶体、例えば電子線の照射により励起されて波長域200〜300nm内(特に、230〜250nm内の235nm付近)にピークを有するCL発光を行う気相法酸化マグネシウム結晶体を含んでいる。この気相法酸化マグネシウム結晶体には、図5のSEM写真像に示す如き立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは図6のSEM写真像に示す如き立方体の単結晶構造を有する、2000オングストローム以上の粒径のマグネシウム単結晶体が含まれている。このようなマグネシウム単結晶体は、他の方法によって生成された酸化マグネシウムと比較すると高純度であると共に微粒子であり、粒子の凝集が少ない等の特徴を備えており、後述するように放電遅れ等の放電特性の改善に寄与する。なお、本実施例においては、BET法によって測定した平均粒径が500オングストローム以上、好ましくは2000オングストローム以上の気相酸化マグネシウム単結晶体を用いている。そして、このような酸化マグネシウム単結晶体を、スプレー法や静電塗布法等により、図7に示す如く誘電体層12の表面に付着させることにより酸化マグネシウム層13を形成させるのである。なお、誘電体層12及び嵩上げ誘電体層12Aの表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上に気相法酸化マグネシウム単結晶体を付着させて酸化マグネシウム層13を形成するようにしても良い。
駆動制御回路56は、上記構造を有するPDP50を図8に示す如きサブフィールド法(サブフレーム法)を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号をX行電極駆動回路51、Y行電極駆動回路53、及び列電極駆動回路55の各々に供給する。X行電極駆動回路51、Y行電極駆動回路53、及び列電極駆動回路55は、図8に示す発光駆動シーケンスに従ってPDP50を駆動すべき各種駆動パルスを生成してPDP50に供給する。
負荷量検出回路57は映像信号に応じてサブフィールド毎の点灯セルの状態にされる画素セルPCの数を検出し、それを検出負荷量とする。後述するように、各画素セルPCはサブフィールド各々のアドレス行程Wにおいて映像信号に応じて点灯セルの状態と消灯セルの状態とのいずれかに設定されており、点灯セルの状態ではセル内の壁電荷が残留され、消灯セルの状態ではセル内の壁電荷が消去される。点灯セルの状態にされた画素セルPCだけがサスティン行程Iにおいてサスティン放電して発光することになる。負荷量検出回路57によって検出された負荷量のデータは駆動制御回路56に供給され、サスティン期間に生成される正極性のサスティンパルスIPX,IPYの立ち上がり期間(前エッジ期間)の長さを調整するためにその立ち上がりの際に最大電位VSにクランプされるタイミング(時点)がその負荷量に応じて制御される。負荷量が大であるるほど電位VSに達する時点が遅くなる。このサスティンパルスの立ち上がり期間の制御については後述する。
図8に示す発光駆動シーケンスにおいては、1フィールド(1フレーム)の表示期間内のサブフィールドSF1〜SF12各々において、アドレス行程W及びサスティン行程Iを各々実行する。また、先頭のサブフィールドSF1に限り、アドレス行程Wに先立ちリセット行程Rを実行する。サブフィールドSF1〜SF12のサスティン行程Iの期間はSF1〜SF12の順に長くされている。なお、アドレス行程Wが実行される期間がアドレス期間であり、サスティン行程Iが実行される期間がサスティン期間である。
図9は、図8に示されるが如き発光駆動シーケンスに基づいて実施される発光駆動の全パターンを示す図である。サブフィールドSF1〜SF12の発光駆動シーケンスによりって13階調が形成される。図9に示されるように、各階調についてサブフィールドSF1〜SF12の内の1つのサブフィールドのアドレス行程Wにおいて、各画素セルに対して選択消去放電を実施する(黒丸にて示す)。すなわち、リセット行程Rの実行によってPDP50の全画素セル内に形成された壁電荷は、選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドSF各々でのサスティン行程Iにおいて放電発光を促す(白丸にて示す)。各画素セルは、1フィールド期間内において選択消去放電が為されるまでの間、発光状態となり、その発光状態の長さによって13階調が得られる。
図10は、サブフィールドSF1〜SF12の内からSF1及びSF2を抜粋して、PDP50の列電極D、行電極X及びYに印加される各種駆動パルスの印加タイミングを示す図である。
先頭のサブフィールドSF1においてのみアドレス行程Wに先立ち実施されるリセット行程Rでは、X行電極駆動回路51が図10に示す如き負極性のリセットパルスRPXを行電極X1〜Xnに一斉に印加する。リセットパルスRPXは時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形を有している。更に、かかるリセットパルスRPXの印加と同時に、Y行電極駆動回路53は、図10に示す如き、リセットパルスRPXと同様に時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形であって正極性のリセットパルスRPYを行電極Y1〜Ynに一斉に印加する。リセットパルスRPY及びリセットパルスRPxの同時印加により、全ての画素セルPC1、1〜PCn、m各々内の行電極X及びY間においてリセット放電が生起される。かかるリセット放電の終息後、各画素セルPCの放電空間S内における酸化マグネシウム層13の表面に所定量の壁電荷が形成される。具体的には酸化マグネシウム層13の表面上における行電極Xの近傍には正極性の電荷が形成され、行電極Yの近傍には負極性の電荷が形成される、いわゆる壁電荷の形成された状態となる。
保護層として気相法酸化マグネシウム層13を設けたパネルでは、放電確率が著しく高いため、微弱なリセット放電が安定して生じる。突起電極、特にT字形状の先端幅広電極との組み合わせにより、放電ギャップ近傍にリセット放電が局所化され、行電極全体で放電が生じるような強い突発的なリセット放電が生じる可能性が一層抑制される。よって、列電極と行電極との間で強い放電が生じ難く、短時間に安定した微弱リセット放電を生じさせることが可能である。
また、気相法酸化マグネシウム層13を設けた構成では、放電確率が著しく向上しているので、1つのリセットパルスの印加、すなわち1回のリセット放電であってもプライミング効果が持続する。よって、リセット動作及び選択消去動作をより安定化することができる。また、リセット放電の回数を最小にすることによりコントラストが向上する。
なお、気相法酸化マグネシウム層13を設けた場合の作用については更に後述する。
次に、サブフィールドSF1〜SF12各々のアドレス行程Wでは、Y行電極駆動回路53が正極性の電圧を全ての行電極Y1〜Ynに印加しつつ、それに重畳して負極性の電圧を有する走査パルスSPを行電極Y1〜Yn各々に順次印加して行く。この間、X電極駆動回路51は、行電極X1〜Xn各々を0Vにさせる。列電極駆動回路55は、このサブフィールドSF1に対応した画素駆動データビット群DB1における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、列電極駆動回路55は、論理レベル0の画素駆動データビットを正極性の高電圧の画素データパルスDPに変換する一方、論理レベル1の画素駆動データビットを低電圧(0ボルト)の画素データパルスDPに変換する。そして、かかる画素データパルスDPを走査パルスSPの印加タイミングに同期して1表示ライン分(m個)ずつ列電極D1〜Dmに印加して行く。つまり、列電極駆動回路55は、先ず、第1表示ラインに対応したm個の画素データパルスDPからなる画素データパルス群DP1を列電極D1〜Dmに印加し、次に、第2表示ラインに対応したm個の画素データパルスDPからなる画素データパルス群DP2を列電極D1〜Dmに印加して行くのである。負極性の電圧を有する走査パルスSPと高電圧の画素データパルスDPとが同時に印加された画素セルPC内の列電極D及び行電極Y間において選択消去放電が生起され、画素セルPC内に形成されていた壁電荷が消滅する。一方、走査パルスSPが印加されたものの低電圧(0ボルト)の画素データパルスDPが印加された画素セルPC内では上記の如き選択消去放電は生起されない。よって、画素セルPC内の壁電荷の形成状態が維持される。すなわち、画素セルPC内に壁電荷が存在する場合にはそれがそのまま残留し、壁電荷が存在しない場合には壁電荷の非形成状態が維持される。
このように、選択消去アドレス法に基づくアドレス行程Wでは、サブフィールドに対応した画素駆動データビット群の各データビットに応じて選択的に画素セルPC各々内に選択消去アドレス放電を生起させて壁電荷を消去させる。これにより、壁電荷の残留する画素セルPCを点灯セルの状態、壁電荷が消去された画素セルPCを消灯セルの状態に設定するのである。
次に、各サブフィールドのサスティン行程Iでは、X行電極駆動回路51及びY行電極駆動回路53の各々が、交互に繰り返し正極性のサスティンパルスIPX及びIPYを行電極X1〜Xn及びY1〜Ynに印加する。サスティンパルスIPX及びIPYを印加する回数は、各サブフィールドにおける輝度の重み付けに依存する。この際、これらサスティンパルスIPX及びIPYが印加される度に、所定量の壁電荷が形成されている上記点灯セルの状態にある画素セルPCのみがサスティン放電し、この放電に伴い蛍光体層17が発光してパネル面に画像が形成される。
ここで、前述した如く、各画素セルPC内に形成されている酸化マグネシウム層13に含まれている気相酸化マグネシウム単結晶体は、電子線の照射により励起されて図11に示す如き波長域200〜300nm内(特に、230〜250nm内の235nm付近)にピークを有するCL発光を行う。この際、図12に示す如く、気相法酸化マグネシウム結晶体の粒径が大なるほどCL発光のピーク強度が大となる。すなわち、気相法酸化マグネシウム結晶体を生成する際に、通常よりも高い温度でマグネシウムを加熱すると、平均粒径500オングストロームの気相酸化マグネシウム単結晶体と共に、図5或いは図6の如き粒径2000オングストローム以上の比較的大なる単結晶体が形成される。この際、マグネシウムを加熱する際の温度が通常よりも高温であるので、マグネシウムと酸素が反応する火炎の長さも長くなる。従って、かかる火炎と周囲との温度差が大になり、それ故に、粒径が大なる気相酸化マグネシウム単結晶体のグループほど、200〜300nm(特に235nm付近)に対応したエネルギー準位の高い単結晶体が多く含まれることになると推測される。
図13は、画素セルPC内に酸化マグネシウム層を設けなかった場合の放電確率、従来の蒸着法によって酸化マグネシウム層を構築した場合の放電確率、電子線の照射により200〜300nm(特に230〜250nm内の235nm付近)にピークを有するCL発光を生起する気相酸化マグネシウム単結晶体を含む酸化マグネシウム層を設けた場合各々での放電確率を示す図である。尚、図13中において横軸は、放電の休止時間、つまり放電が生起されてから次の放電が生起されるまでの時間間隔を表すものである。
このように、各画素セルPCの放電空間Sに、図5又は図6に示す如き電子線の照射により200〜300nm(特に230〜250nm内の235nm付近)にピークを有するCL発光を行う気相酸化マグネシウム単結晶体を含む酸化マグネシウム層13を形成すると、従来の蒸着法によって酸化マグネシウム層を形成させた場合に比して放電確率が高まるのである。尚、図14に示す如く、上記気相酸化マグネシウム単結晶体としては、電子線を照射した際の特に235nmにピークを有するCL発光の強度が大なるものほど、放電空間S内において生起される放電遅れを短縮させることができる。
従って、表示画像には関与しないリセット放電に伴う発光を抑えてコントラスト向上を図るべく、行電極に印加するリセットパルスの電圧推移を図10に示す如く緩やかにしてリセット放電を微弱化させても、この微弱なリセット放電を短時間に安定して生起させることが可能となる。特に、各画素セルPCは、T字形状の透明電極Xa及びYa間の放電ギャップ近傍で局所的に放電を生起させる構造を採用しているので、行電極全体で放電してしまうような強い突発的なリセット放電が抑制されると共に、列電極及び行電極間での強い誤放電も阻止される。
また、放電確率が高くなる(放電遅れが少なくなる)ことにより、上記リセット行程Rでのリセット放電によるプライミング効果が長く持続することになるので、アドレス行程Wにおいて生起されるアドレス放電、並びにサスティン行程Iにおいて生起されるサスティン放電が高速化する。これにより、アドレス放電を生起させるべく列電極D及び行電極Yに夫々印加される図10に示す如き画素データパルスDP及び走査パルスSP各々のパルス幅を短くすることができるようになり、その分だけ、アドレス行程Wに費やす処理時間を短縮させることが可能となる。更に、サスティン放電を生起させるべく行電極Yに印加される図10に示す如きサスティンパルスIPYのパルス幅を短くすることができるようになり、その分だけ、サスティン行程Iに費やす処理時間を短縮させることが可能となる。
従って、アドレス行程W及びサスティン行程I各々に費やされる処理時間を短縮した分だけ、1フィールド(又は1フレーム)表示期間内において設けるべきサブフィールドの数を増加させることが可能となり、階調数の増加を図ることができるようになる。
図15はX行電極駆動回路51及びY行電極駆動回路53の具体的構成を電極Xj及び電極Yjについて示している。電極Xjは電極X1〜Xnのうちの第j行の電極であり、電極Yjは電極Y1〜Ynのうちの第j行の電極である。電極XjとYjとの間はコンデンサC0として作用するようになっている。
X行電極駆動回路51においては、2つの電源B1,B2が備えられている。電源B1は電圧Vs(例えば、170V)を出力し、電源B2は電圧Vr(例えば、190V)を出力する。電源B1の正端子はスイッチング素子S3を介して電極Xjへの接続ライン21に接続され、負端子はアース接続されている。接続ライン21とアースとの間にはスイッチング素子S4が接続されている他、スイッチング素子S1、ダイオードD1及びコイルL1からなる直列回路と、コイルL2、ダイオードD2及びスイッチング素子S2からなる直列回路とがコンデンサC1を共通にアース側に介して接続されている。なお、ダイオードD1はコンデンサC1側をアノードとしており、ダイオードD2はコンデンサC1側をカソードとして接続されている。また、電源B2の負端子はスイッチング素子S8及び抵抗R1を介して接続ライン21に接続され、電源B2の正端子はアース接続されている。
Y行電極駆動回路53においては、4つの電源B3〜B6が備えられている。電源B3は電圧Vs(例えば、170V)を出力し、電源B4は電圧Vr(例えば、190V)を出力し、電源B5は電圧Voff(例えば、140V)を出力し、電源B6は電圧Vh(例えば、160V、Vh>Voff)を出力する。電源B3の正端子はスイッチング素子S13を介してスイッチング素子S15への接続ライン22に接続され、負端子はアース接続されている。接続ライン22とアースとの間にはスイッチング素子S14が接続されている他、スイッチング素子S11、ダイオードD3及びコイルL3からなる直列回路と、コイルL4、ダイオードD4及びスイッチング素子S12からなる直列回路とがコンデンサC2を共通にアース側に介して接続されている。なお、ダイオードD3はコンデンサC2側をアノードとしており、ダイオードD4はコンデンサC2側をカソードとして接続されている。
接続ライン22はスイッチング素子S15を介して電源B6の負端子への接続ライン23に接続されている。電源B4の負端子及び電源B5の正端子はアース接続されている。電源B4の正端子はスイッチング素子S16、そして抵抗R2を介して接続ライン23に接続され、電源B5の負端子はスイッチング素子S17を介して接続ライン23に接続されている。
電源B6の正端子はスイッチング素子S21を介して電極Yjへの接続ライン24に接続され、接続ライン23と接続された電源B6の負端子はスイッチング素子S22を介して接続ライン24に接続されている。スイッチング素子S21にはダイオードD5が並列に接続され、またスイッチング素子S22にはダイオードD6が並列に接続されている。ダイオードD5は接続ライン24側をアノードとし、ダイオードD6は接続ライン24側をカソードとして接続されている。
上記のスイッチング素子S1〜S4、S8、S11〜S17,S21及びS22のオンオフは駆動制御回路56によって制御される。
なお、X行電極駆動回路51において抵抗R1、スイッチング素子S8及び電源B2がリセット部を構成し、その他の部分がサスティン部を構成している。Y行電極駆動回路53において電源B3、スイッチング素子S11〜S15、コイルL3、L4、ダイオードD3、D4及びコンデンサC2がサスティン部を構成し、電源B4、抵抗R2及びスイッチング素子S16がリセット部を構成し、残りの電源B5、B6、スイッチング素子S13、S17、S21、S22及びダイオードD5、D6がアドレス部を構成している。
次に、かかる構成のX行電極駆動回路51及びY行電極駆動回路53の動作について図16のタイミングチャートを参照しつつ説明する。
先ず、リセット行程Rになると、X行電極駆動回路51のスイッチング素子S8がオンとなり、Y行電極駆動回路53のスイッチング素子S16,S22が共にオンとなる。その他のスイッチング素子はオフである。スイッチング素子S16,S22のオンにより電源B4の正端子からスイッチング素子S16、抵抗R2及びスイッチング素子S22を介して電極Yjに電流が流れ、またスイッチング素子S8のオンにより電極Xjから抵抗R1、スイッチング素子S8を介して電源B2の負端子に電流が流れ込む。電極Xjの電位はコンデンサC0と抵抗R1との時定数により徐々に低下してリセットパルスRPXとなり、電極Yjの電位はコンデンサC0と抵抗R2との時定数により徐々に上昇してリセットパルスRPYとなる。リセットパルスRPXは最終的に電圧−Vrとなり、リセットパルスRPYは最終的に電圧Vrとなる。このリセットパルスRPXは電極X1〜Xnの全てに同時に印加され、リセットパルスRPYも電極Y1〜Yn毎に生成されて電極Y1〜Yn全てに同時に印加される。
これらリセットパルスRPX及びRPYの同時印加により、PDP50の全ての画素セルが放電励起して荷電粒子が発生し、この放電終息後、全画素セルの誘電体層には一様に所定量の壁電荷が形成される。
スイッチング素子S8,S16はリセットパルスRPX及びRPYのレベルが飽和した後、リセット行程終了以前にオフとなる。また、この時点にスイッチング素子S4、S14及びS15がオンとなり、電極Xj及びYjは共にアースされる。これによりリセットパルスRPX及びRPYは消滅する。
次に、アドレス行程Wが開始されると、スイッチング素子S14、S15及びS22がオフとなり、スイッチング素子S17がオンとなり、同時にスイッチング素子S21がオンとなる。これにより、電源B6と電源B5とが直列接続された状態となるので、電源B6の正端子の電位はVh−Voffとなる。この正電位がスイッチング素子S21を介して電極Yjに印加される。
アドレス行程Wにおいて列電極駆動回路55は映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスDP1〜DPnに変換し、これを1行分毎に、上記列電極D1〜Dmに順次印加する。図16に示すように電極Yj,Yj+1に対する画素データパルスDPj,DPj+1が列電極Diに印加される。
Y行電極駆動回路53は、上記画素データパルス群DP1〜DPn各々のタイミングに同期させて負電圧の走査パルスSPを行電極Y1〜Ynに順次印加して行く。
列電極駆動回路55からの画素データパルスDPjの印加に同期してスイッチング素子S21がオフとなり、スイッチング素子S22がオンとなる。これにより電源B5の負端子の負電位−Voffがスイッチング素子S17、そしてスイッチング素子S22を介して電極Yjに走査パルスSPとして印加される。そして、列電極駆動回路55からの画素データパルスDPjの印加の停止に同期してスイッチング素子S21がオンとなり、スイッチング素子S22がオフとなり、電源B6の正端子の電位Vh−Voffがスイッチング素子S21を介して電極Yjに印加される。その後、電極Yj+1についても図16に示すように、電極Yjと同様に列電極駆動回路55からの画素データパルスDPj+1の印加に同期して走査パルスSPが印加される。
走査パルスSPが印加された行電極に属する画素セルの内では、正電圧の画素データパルスが更に同時に印加された画素セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスSPが印加されたものの正電圧の画素データパルスが印加されなかった画素セルでは放電が生じないので、上記壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった画素セルは点灯セルの状態になり、壁電荷が消滅してしまった画素セルは消灯セルの状態となる。
アドレス行程Wからサスティン行程Iに切り替わる時には、スイッチング素子S17,S21はオフとなり、代わってスイッチング素子S14、S15及びS22がオンとなる。スイッチング素子S4のオン状態は継続される。
サスティン行程Iにおいて、X行電極駆動回路51では、スイッチング素子S4のオンにより電極Xjの電位はほぼ0Vのアース電位(第1電位)となる。次に、スイッチング素子S4がオフとなり、スイッチング素子S1がオンになると、コンデンサC1に蓄えられている電荷によりコイルL1、ダイオードD1、そしてスイッチング素子S1を介して電流が電極Xjに達してコンデンサC0に流れ込み、コンデンサC0を充電させる。このとき、コイルL1及びコンデンサC0の時定数により電極Xjの電位は図16に示すように徐々に上昇し、共振遷移が行われる。
次いで、スイッチング素子S3がオンとなる。これにより、電極Xjには電源B1の正端子の電位VS(第2電位)が印加されて電極Xjの電位はVSにクランプされる。
その後、スイッチング素子S1及びS3がオフとなり、スイッチング素子S2がオンとなり、コンデンサC0に蓄積された電荷により電極XjからコイルL2、ダイオードD2、そしてスイッチング素子S2を介してコンデンサC1に電流が流れ込む。このとき、コイルL2及びコンデンサC1の時定数により電極Xjの電位は図16に示すように徐々に低下し、共振遷移が行われる。電極Xjの電位がほぼ0Vに達すると、スイッチング素子S2がオフとなり、スイッチング素子S4がオンとなる。
X行電極駆動回路51においてはスイッチング素子S1がオンになってからスイッチング素子S3がオンとなる直前までが第1行程の期間である。スイッチング素子S3のオン期間は第2行程の期間である。スイッチング素子S2のオン期間は第3行程の期間である。スイッチング素子S4のオン期間が第4行程の期間である。
かかる動作によってX行電極駆動回路51は図16に示した如き正電圧のサスティンパルスIPXを電極Xjに印加する。
Y行電極駆動回路53では、サスティンパルスIPXが消滅するスイッチング素子S4のオン時に同時に、スイッチング素子S11がオンとなり、スイッチング素子S14がオフとなる。スイッチング素子S14がオンであったときには電極Yjの電位はほぼ0Vのアース電位となっているが、スイッチング素子S14がオフとなり、スイッチング素子S11がオンになると、コンデンサC2に蓄えられている電荷によりコイルL3、ダイオードD3、スイッチング素子S11、スイッチング素子S15、そしてダイオードD6を介して電流が電極Yjに達してコンデンサC0に流れ込み、コンデンサC0を充電させる。このとき、コイルL3及びコンデンサC0の時定数により電極Yjの電位は図16に示すように徐々に上昇する。
次いで、スイッチング素子S13がオンとなる。これにより、電極Yjには電源B3の正端子の電位VSがスイッチング素子S13,スイッチング素子S15、そしてダイオードD6を介して印加される。
その後、スイッチング素子S11及びS13がオフとなり、スイッチング素子S12がオンとなり、更にスイッチング素子S22がオンとなり、コンデンサC0に蓄積された電荷により電極Yjからスイッチング素子S22、スイッチング素子S15、コイルL4、ダイオードD4、そしてスイッチング素子S12を介してコンデンサC2に電流が流れ込む。このとき、コイルL4及びコンデンサC2の時定数により電極Yjの電位は図16に示すように徐々に低下する。電極Yjの電位がほぼ0Vに達すると、スイッチング素子S12及びS22がオフとなり、スイッチング素子S14がオンとなる。
Y行電極駆動回路53においてもスイッチング素子S11がオンになってからスイッチング素子S13がオンとなる直前までが第1行程の期間である。スイッチング素子S13のオン期間は第2行程の期間である。スイッチング素子S12のオン期間は第3行程の期間である。スイッチング素子S14のオン期間は第4行程の期間である。
かかる動作によってY行電極駆動回路53は図16に示した如き正電圧のサスティンパルスIPYを電極Yjに印加する。
このように、サスティン行程Iにおいては、サスティンパルスIPXとサスティンパルスIPYとが交互に生成して電極X1〜Xnと電極Y1〜Ynとに交互に印加されるので、上記壁電荷が残留したままとなっている画素セルは放電発光を繰り返しその点灯セルの状態を維持する。
サスティンパルスIPX,IPY各々の立ち上がり期間は上記のようにアース電位から電位VSまで変化する期間であるが、その期間の長さは負荷量検出回路57によって検出された負荷量に応じて制御される。負荷量が大であるほどそのサスティンパルスIPX,IPY各々の立ち上がり期間は長くなる。
次に、サスティンパルスIPX,IPYの生成のために負荷量に応じて立ち上がり期間の長さが異なる2種類のサスティンパルスが発生される場合について説明する。
駆動制御回路56は負荷量検出回路57によって検出された負荷量が閾値以上であるときには立ち上がり期間が長い第1サスティンパルスをX行電極駆動回路51及びY行電極駆動回路53に発生させ、負荷量が閾値より小であるときには立ち上がり期間が第1サスティンパルスより短い第2サスティンパルスをX行電極駆動回路51及びY行電極駆動回路53に発生させる。
第1サスティンパルスの場合には、図17(a)に示すように、時点t0でスイッチング素子S1(S11)がオンとなり、スイッチング素子S4(S14)がオフになるとすると、スイッチング素子S3(S13)は時点t2にてオンとなる。一方、第2サスティンパルスの場合には、図17(b)に示すように、スイッチング素子S3(S13)は時点t2より早い時点t1にてオンとなる。これにより、第2サスティンパルスは時点t1にて電位VSにクランプされる。すなわち、共振作用により電位VSに達する前に電位VSにクランプされる。第1サスティンパルスは時点t1より遅れて時点t2にて電位VSにクランプされる。この時点t2は共振作用によりサスティンパルスIPX,IPYの電位VSに達した後の時点である。このようにして、第1サスティンパルスの立ち上がり期間は第2サスティンパルスの立ち上がり期間よりも長くされている。なお、図17(a)及び(b)においてS1〜S4はサスティンパルスIPXの生成用のスイッチング素子に対応し、S11〜S14はサスティンパルスIPYの生成用のスイッチング素子に対応している。
このように、負荷量が閾値以上のときに生成されるサスティンパルスIPX,IPYの電位VSへのクランプタイミングを負荷量が閾値より小のときに生成されるサスティンパルスIPX,IPYのクランプタイミングよりも遅らせることより、多数の画素セルがサスティン放電を行う場合であっても各画素セルにおけるサスティン放電タイミングに若干のバラツキが生じるので、輝度ムラの改善を図ることができる。すなわち、多数の画素セルが同一時点でサスティン放電を行うとサスティンパルスの波形が大きく歪んで放電強度が減少することになるが、上記の第1サスティンパルスのようにパルスの立ち上がり期間を長くすることより、画素セルの全てが同一時点で放電することが起きず、若干のバラツキをもって放電することになる。よって、多数の画素セルがサスティン放電を行う場合にサスティンパルスの波形が大きく歪むことなく、各画素セルの放電強度の低下を抑制することができるので、輝度ムラが改善されることになる。
なお、駆動制御回路56は、負荷量検出回路57によって検出された負荷量が大きいほどサスティンパルスIPX,IPY各々の立ち上がり期間を長くしても良い。すなわち、駆動制御回路56は、負荷量と電位VSへのクランプ時点とを示すデータテーブルをメモリに予め形成しておき、サブフィールド毎に負荷量検出回路57によって検出された負荷量に対応したクランプ時点をそのデータテーブルから読み出し、サスティンパルスIPX,IPYのクランプを行う。
図18は本願請求項5の発明(第2の発明)の実施例を示している。図18に示したプラズマディスプレイ装置において、負荷量検出回路57は、サブフィールド(SF)毎の負荷量検出部58と、表示ライン毎の負荷量検出部59とを備えている。駆動制御回路56には、負荷量検出部58によって検出されたサブフィールド毎の負荷量と、負荷量検出部59によって検出された表示ライン毎の負荷量とがデータとして供給される。駆動制御回路56は検出されたサブフィールド毎の負荷量及び表示ライン毎の負荷量に応じてサブフィールド毎に印加されるサスティンパルスの電位VSへのクランプ時点を設定することにより立ち上がり期間(前エッジ期間)の長さを制御する。1サブフィールドとしての負荷量が同一であっても表示ライン毎の負荷量から負荷分布を判断してサスティンパルスの立ち上がり期間の長さが制御される。この結果、サブフィールドにおける負荷量が同一であっても輝度ムラが生じ易い負荷分布の場合には放電強度が適切になるようにサスティンパルスの立ち上がり期間が長くされるので、輝度ムラがより改善されることになる。
なお、上記した各実施例におけるPDP50としては、行電極対(X1,Y1),(X2,Y2),(X3,Y3),………,(Xn,Yn)の如き互いに対を為す行電極Xと行電極Yとの間に画素セルPCが形成される構造を採用しているが、互いに隣接する全ての行電極間に画素セルPCが形成された構造を採用しても良い。すなわち、行電極X1及びY1の間、行電極Y1及びX2間、行電極X2及びY2の間、………、行電極Yn-1及びXnの間、行電極Xn及びYnの間、に夫々画素セルPCが形成された構造を採用しても良いのである。
更に、上記した実施例におけるPDP50としては、前面透明基板10に行電極X及びY、背面基板14に列電極D及び蛍光体層17を夫々形成される構造を採用しているが、前面透明基板10に列電極Dと共に行電極X及びYを形成し、背面基板14に蛍光体層17を形成させた構造を採用しても良い。
また、上記した実施例においては、正極性のサスティンパルスIPX,IPYが生成されているので、前エッジ期間として立ち上がり期間の長さが設定されているが、負極性のサスティンパルスが生成される場合には、前エッジ期間として立ち下がり期間の長さが設定されるのである。
以上のように、本発明によれば、サブフィールド毎に印加されるサスティンパルスの立ち上がり期間の長さがサブフィールド毎の負荷量が大となるほど長くされるので、多数の画素セルがサスティン放電を行う場合であっても各画素セルにおけるサスティン放電タイミングに若干のバラツキが生じる。よって、サスティンパルスの波形が大きく歪むことなく、各画素セルの放電強度の低下を抑制することができるので、輝度ムラが改善され、表示品質の向上を図ることができる。