JP5095743B2 - 不揮発性メモリの性能又は電力最適化コード／データ記憶 - Google Patents

Description

消費者向アプリケーションにおける連続的な革新により、より高密度のメモリ記憶に対する需要が増えている。

フラッシュ・メモリに固有の属性により、多くの消費者向アプリケーションのデータ維持の必要性が満たされる。フラッシュ・メモリは、電源が取り外されてもそのデータを維持し、マルチレベル・セル（ＭＬＣ）手法を使用すれば、消費者が望む、より高い密度が達成される。ＭＬＣ手法は、メモリ・セル毎の複数のデータ・ビットの記憶を可能にすることにより、メモリ・コストの低減をもたらしている。単一メモリ・トランジスタ上の複数の情報ビットを加算することにより、シリコン領域が削減されており、高密度の要求が達成されている。

しかし、ＭＬＣ手法は、メモリをプログラムすることに関連したコストを有し、前述のコストの管理を支援する解決策が望ましい。

本発明とみなされる主題は、特許請求の範囲に具体的に、かつ明確に記載している。しかし、動作の編成及び方法に関して、本発明、並びにその目的、特徴及び利点は、以下の詳細な説明を添付図面とともに参照すると最もよく分かり得る。

本発明による、不揮発性メモリの性能を向上させるためにビット・スワップ符号化を提供するための回路及びアルゴリズムを組み入れた装置を示す図である。 本発明による、ビット・スワップ符号化を使用し、ビット・スワップ・アルゴリズムを利用してシステム性能を向上させる必要性を判定するために不揮発性メモリ領域を特徴付ける方法を示すフロー図である。 本発明による、メモリ領域をメモリ・プログラミング及び読み出し動作にマッピングするビット・スワップ符号化の一例を示すブロック図である。

例証を単純かつ明確にするために、図に示す構成要素は必ずしも一律の縮尺通りに描いていない。例えば、構成要素のうちの一部の寸法は、明確にするために他の構成要素に対して強調していることがあり得る。更に、適宜、参照符号は図間で反復させて、対応しているか、又は類似している構成要素を示す。

以下の詳細な説明では、数多くの具体的な詳細を記載して本発明を詳細に理解させるようにしている。しかし、前述の具体的な詳細なしで本発明を実施することができることは当業者に明らかになるであろう。一方、周知の手法、手順、構成部分及び回路は、本発明を分かりにくくすることのないように、詳細には説明していない。

以下の明細書及び特許請求の範囲では、「結合された」及び「接続された」という語、並びにそれらの派生形を使用することができる。前述の語は、互いの同義語として意図されているものでない。むしろ、特定の実施例では、「接続された」を使用して、２つ以上の構成要素が、互いに直接、物理的又は電気的に接触している旨を示すことができる一方、「結合された」は、２つ以上の構成要素が、互いに直接接触している訳でないが、なお、互いに協調又は相互作用する。

図１は、例えば、装置１０に組み入れることができる本発明の特徴を示す。示した実施例では、装置１０は無線通信装置であるが、本発明は無線アプリケーションに限定されるものでない。無線の実施例では、トランシーバ１２は、１つ又は複数のアンテナを介して変調信号を受信し、送信する。アナログ・フロント・エンド・トランシーバは、スタンドアロン型無線周波数（ＲＦ）集積アナログ回路であるか、あるいは、混合モードの集積回路としてプロセッサ１４とともに埋め込み得る。受信された変調信号は、周波数ダウンコンバートされ、フィルタリングされ、次いで、ベースバンドのディジタル信号に変換され得る。

プロセッサ１４をトランシーバ１２に接続して、１つ又は複数のプロセッサ・コアを利用し得るベースバンド及びアプリケーション処理機能を提供する。一般に、プロセッサ・コア１６及び１８は、命令をフェッチし、デコードを生成し、オペランドを求め、適切な動作を行い、次いで結果を記憶する。複数コアを使用することにより、一コアが、例えば、グラフィックス、モデム機能等などのアプリケーション特有の機能を扱うことに特化することが可能になり得る。あるいは、複数のコアは、処理ワークロードをコア間で共有することを可能にし得る。

メモリ・コントローラは、プロセッサ１４内に埋め込まれたプロセッサ・コア及びキャッシュ・メモリがシステム・メモリ２４とデータを交換することを可能にするメモリ・インタフェース２２を制御する。システム・メモリ２４は、ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリー・メモリ（ＲＯＭ）及び不揮発性メモリ２６などのメモリの組合せを含み得るが、システム・メモリ２４に含まれるメモリのタイプも多様性も本発明の制約でない。

無線の実施例では、トランシーバ１２、プロセッサ１４及び不揮発性メモリ２６を組合せて、種々のアプリケーションに対する解決策を提供する。不揮発性記憶装置によく適した通常アプリケーションには、ディジタル・ビデオ及びディジタル・スチル・カメラ・メモリ・カード、ＵＳＢフラッシュ・デバイス、ＭＰ３プレイヤ、自動車診断、ＧＰＳ装置、アニマトロニクス、ビデオ・ゲーム・カード、及び玩具のアプリケーションが含まれる。更なるアプリケーションには、プリンタ（フォント）用メモリ・カード、携帯電話機、テレコム・アプリケーション、ボイスメール、セットトップ・ボックス、ソリッド・ステート・ハード・ディスク・ドライブ、ＨＤＴＶ、バー・コード・スキャナ、及び他のタイプのハンドヘルド型記憶装置が含まれる。示したように、プロセッサ１４及び不揮発性メモリ２６は、無線アプリケーション以外のシステムに組み入れることができる。例として、プロセッサ１４及び不揮発性メモリ２６は、デスクトップ・コンピュータ及びラップトップを含むアプリケーションに組み入れられた、特許請求の範囲記載の主題とともに含まれ得る。

不揮発性メモリ２６は、種々の記憶装置（例えば、ＥＴＯＸ（商標）フラッシュＮＯＲメモリ、ＮＡＮＤメモリ、電気的に消去・プログラム可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）、強誘電ランダム・アクセス・メモリ（ＦＲＡＭ）、ポリマー強誘電ランダム・アクセス・メモリ（ＰＦＲＡＭ）、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）、ＯＵＭ（オーユーエム）、命令及び／又はデータを記憶し、電力節減モードにある装置１０によっても命令及び／又はデータを記憶し、その情報を維持することができる単一の分子又は何れかの他の装置タイプの周りのいくつかのアクティブなサイトにおける電荷の束の形式で情報を記憶するマルチレベル分子メモリなど）から選択することができる。よって、本発明の範囲は、前述の不揮発性メモリ２６の例のみに限定されるものでない。

プロセッサ１４は、更にメモリ・ビット・スワップ符号化器２０を含み得、あるいは、不揮発性メモリ２６は、メモリ・ビット・スワップ符号化器を含み得る。本発明によれば、メモリ・ビット・スワップ符号化器２０は、メモリ領域を、その領域に対して行われる特定の機能にマッピングする。図２は、メモリ・ビット・スワップがシステム性能を向上することができる不揮発性メモリ２６内で行う動作を示す例を提供する。図は、種々の制御可能なビット状態に基づいて不揮発性メモリ内のメモリ領域のプログラミング及び読み出しを示す。

制御されたプログラミング手法により、不揮発性メモリ・セルの浮遊ゲート上に厳密な電荷量が施される。フラッシュ・メモリ・セルの電荷格納機能は、複数のビットを単一のセル内に格納することを可能にする。浮遊ゲート上の電荷を４つの電荷状態又は範囲のうちの１つに正確に入れることにより、メモリ・セルは２ビットのデータを記憶することができる。しかし、セル毎ビットの密度の増加が、より厳密な電荷配置制御によって考えられる。本発明を例証し、単純にするために、テーブルは、セル毎に２つの記憶データ・ビットを示しているに過ぎないが、他の実施例はセル毎の更なるビットを記憶することができ、よって、本発明は、セル毎２ビットに過ぎないセル密度に制限されるものでない。

マルチレベル・セル（ＭＬＣ）手法は、別個のフラッシュ・セル閾値電圧範囲によって規定された種々のレベルまでトランジスタの浮遊ゲートを充電することにより、メモリ・セル毎の複数のビットの記憶を可能にする。浮遊ゲート上に記憶された電荷は、そのメモリ・セル・トランジスタ内の制御ゲ―トに印加される、より高いターンオン閾値電圧（Ｖｔ）によって超えられなければならない電圧電位をもたらす。浮遊ゲート上の格納された電荷の量はメモリ・セル・トランジスタの挙動を修正し、この格納されたゲート電荷は、格納されたデータのレベルとしてメモリ読み出し動作において検出することができる。

フラッシュ・メモリ・セルに格納された４つの閾値電圧の範囲又はＶｔレベルと、対応するロジック・レベルとの間の関係は、２ビットの組合せ’１１ｂ、’１０ｂ、’０１ｂ及び’００ｂにより、一意に表すことができる。４つの閾値電圧の分布により、メモリ読み出し動作が、’１１ｂ（例えば、消去状態、’１０ｂ、例えば、部分セル・プログラミング状態、’０１ｂ、例えば、部分セル・プログラミング状態、及び００ｂ、例えば、完全なセル・プログラミング状態として解釈し得る格納データに変換される。よって、ゲート電荷が存在していることは、データ状態又は離散レベル’１１ｂ、’１０ｂ、’０１ｂ及び’００ｂとして解釈することができる。

フラッシュ・メモリの内容は、ブロック領域上で消去し、消去動作により、フラッシュ・メモリからデータがクリアされ得る。‘１１ｂ消去レベルへのメモリ・ブロックの消去後、アドレス指定されたメモリ・セルを次いで、’１０ｂ、’０１ｂ又は’００ｂのプログラムされたレベルにプログラムすることができる。セル毎に２ビットを格納することには、読み出し参照セルによって規定された４つのレベルが必要である。データは、メモリ装置に入ると、電源の有無にかかわらず、留まることになる。

前述の４つのレベルのプログラミング時間は同じでない。例えば、’１１ｂとして表すＶｔレベルの１つは、「消去」状態に対応し、４レベルのうちの最低プログラミング時間を有する。この’１１ｂ消去レベルは、「何もしない」レベルであり、このビット対を格納する場合、セルのＶｔを変えるために必要なプログラミング動作は何も存在しない。よって、この消去状態は、他のビット対の何れかと比較して最小のプログラミング時間を表す。’１０ｂ、’０１ｂ及び００ｂのレベルへのプログラミングには、メモリ・セルのトランジスタの浮遊ゲートを、’１１ｂのレベルよりも長いプログラミング時間を確かに要する種々のレベルに充電することが関係する。

図２は、図１に示す不揮発性メモリ２６装置について、本発明によって使用されるプログラミング・アルゴリズム及び読み出しアルゴリズムを表すフロー図である。通常、不揮発性メモリの規定された領域内で維持された符号及びデータは、ビット対の組合せそれぞれの等しい分布でない。すなわち、不揮発性メモリを備えた特定の領域は一般に、’００ｂ、’０１ｂ、’１０ｂ及び’１１ｂのレベルの等しい割り当てを格納する訳でなく、むしろ、プログラムされた特定のレベルは、他のビット対に対する一ビット対のより高い傾向を有する。一ビット対を優先するこの傾向は、例えば、プロセッサ１４における符号の命令セット符号化が、１よりも０を多く生成する場合に生じ得る。より多くの’００ｂのビット対の組合せが、他のビット対の組合せと比較して、不揮発性メモリ２６の定義済み領域に記憶することが予定されていることは、理にかなっている。

本発明は、プログラムされた記憶が予定された他のビット対の組合せに対して、一ビット対組合せの生成を優先する、等しくないこの非対称を活用する。特定の実施例では、方法２００又はその一部分を、通常動作で不揮発性メモリ２６によって行って性能を向上させ、システム動作電力を削減する。他の実施例では、方法２００又はその一部分をプロセッサ１４と協調して不揮発性メモリ２６によって行うことができる。方法２００は、方法を行う特定のタイプの装置、ソフトウェア構成要素、又はシステムによって制限されるものでない。

不揮発性メモリ２６内に、プログラミングされるメモリ領域又はメモリ容量が設定される処理２１０で始まる方法２００を示す。特定の実施例では、この領域は１Ｋバイト領域として規定することができるが、この１Ｋ領域サイズは、制限するものでなく、他の領域サイズが想定される。処理２１２では、定義されたメモリ領域は、最も頻度が高いビット対符号化組合せを求めるよう特徴付けられている。処理２１４では、処理２１２で求められた最も頻度が高いビット対符号化の組合せが消去された’１１ｂレベルに対応しているか否かについて決定される。頻度が最も高いビット対符号化組合せが、消去された’１１ｂレベルに対応する場合、処理２２２が行われ、ビット対符号化又はビット・スワップは行われない。そのメモリ領域が、消去されたもの（例えば、「何もしない」’１１ｂレベル）を表すＶｔに直接マッピングする優位のビット対組合せを含む場合、スワップは行われず、アルゴリズムは、メモリ領域を普通にプログラムすることに進む。

しかし、メモリ領域が、消去された’１１ｂレベルとは異なる優位のビット対符号化組合せを有する場合、アルゴリズムは処理２１６の実行に進む。処理２１６は、最も頻度が高いビット対組合せを’１１ｂ符号化でスワップする。言い換えれば、メモリ領域の優位のビット対組合せが、「何もしない」消去されたＶｔよりも長くかかるＶｔがマッピングされた場合、最も優位のビット対組合せが「何もしない」Ｖｔにマッピングするようにそのプログラミング領域のビット符号化をスワップする。スワップ状態が求められ、処理２１６が行われると、不揮発性メモリ２６は、処理２１８で示されたものと同様のこのプログラム領域のスワップ情報を表す余分な２ビットを記憶する。選択されたメモリ領域は次いで、スワップ後符号化を使用してプログラムされる（処理２２０を参照）。

図３は、本発明による、メモリ領域をメモリ・プログラミング及び読み出し動作にマッピングするビット・スワップ符号化の一例を示すブロック図である。ブロック３１０における’１１ｂ、’１０ｂ、’０１ｂ及び’００ｂのＶｔレベルは、プログラミングに選択された不揮発性メモリ領域のビット対組合せを表す。ブロック３２０における’１１ｂ、’１０ｂ、’０１ｂ及び’００ｂのＶｔレベルは、（図２に示すアルゴリズム中の処理２２０に表す）スワップ後符号化を表す。この例では、前述の選択されたメモリ領域の優位のビット対組合せは、’１０ｂとして求められる（図２に表すアルゴリズム中の処理２１２に対応する）。言い換えれば、参照符号３１４で表すＶｔレベルは、選択されたメモリ領域の、生起の頻度が最も高いビット対組合せを表す。

最も多いビット対組合せが、’１１ｂビット対に等しくない場合（図２中に示すアルゴリズム中の処理２１４に表す）、’１０ｂレベルは、’１１ｂ消去レベルにマッピングされるか、又は’１１ｂ消去レベルとスワップされてプログラミング時間を最適化する（図２中に示すアルゴリズム中の処理２１６に表す）。よって、ブロック３１０におけるスワップ前ビット対組合せ’１０ｂが、ブロック３２０における’１１ｂのスワップ後符号化にマッピングされ、スワップ情報を表すための２ビットが、選択されたプログラミング領域に記憶される（図２に示すアルゴリズム中の処理２１８に表す）。対マッピングを完了するためには、ブロック３１０における参照符号３１２で表す’１１ｂビット対が、ブロック３２０における参照符号３２４で表す’１０ｂビット対とスワップされる。

話を単純にするために、一メモリ・スワップ対化のみを図３に示すが、更なるスワップを予定して、最適なプログラミング時間を達成し、システム電力を削減することができる。よって、メモリ・ビット・スワップ符号化器２０は、メモリ領域毎に複数のスワップをマッピングすることができる。図２は、このプログラミング領域に記憶された情報がもう一度読み出されると、このプログラミング領域についての記憶されたスワップ状態に対応する余分な２ビットを使用して、プログラミング動作に使用されたＶｔスワップを逆にして、元のユーザ・データを再生する（処理２５０、２５２、２５４及び２５６を参照されたい）。

フラッシュ手法では、一方向プログラミングは、１から０にプログラムするためのビットを可能にする。ビットは、例えば、０ｘＦから０ｘＥ、０ｘＣ、０ｘ８、０ｘ０に、消去が行われるまでプログラムすることができる。別の例では、ビットは、０ｘＦから０ｘ７、０ｘ３、０ｘ１、０ｘ０に、消去が行われるまでプログラムすることができる。このワンタイム・プログラミングの制限は、レベル・スワップを可能にする。２度以上行われるプログラミングは、メモリ対をスワップするための機能を遮断するが、領域内のプログラムが一度のみである旨の制限を課すことにより、スワップが可能になる。実際には、誤り訂正によるデータの保護は、このワンタイム・プログラミングの制約が必要である。一般に、誤り訂正は、誤り訂正されたセルが書き込まれるに過ぎないことを必要とする。データが２回目、書き込まれた場合、ＥＣＣパリティ・ビットは０から１になり得、パリティ・ビット・データのこの遷移は、フラッシュ・プログラム動作により、記憶することが可能でない。

不揮発性メモリ２６を、プロセッサ１４による介入なしで使用して、選択されたプログラム領域に関連付けられた目標ビット対組合せスイッチを管理し、実行することにより、性能及び電源の問題を解決することができるということはもう明らかなはずである。既存の符号を適切にスワップするために、不揮発性メモリ２６は、性能の差異を最小にし、プログラミング特性における改良を達成する。ランダムでないデータ・ビット（すなわち、プログラミング領域内の全てのレベルにわたって均一に分散させる訳でないデータ・ビット）は、スワップ・アルゴリズムを使用して恩恵を受けることができる。しかし、別のレベルよりも一般的なレベルがない場合、スワップは有用でない。実際には、セルラ符号化及び他のタイプのデータは、スワップ・アルゴリズムから恩恵を受けるはずであり、他のタイプのデータは、スワップ・アルゴリズムから恩恵を受けるはずであり、例えば、７％乃至３７％の範囲における改善を実現することができる。「何もしない」旨を最適化することにより、より少ない数のセルを平均してプログラミングする必要があるので、所望のプログラミング電流が削減される。

本発明の特定の構成を本明細書及び特許請求の範囲に例証し、説明しているが、次に、多くの修正、置換、変更及び均等物を当業者が思いつくであろう。したがって、特許請求の範囲は、本発明の真の精神の内に収まる前述の修正及び変更全てを網羅することが意図されている。

Claims (20)

1. 無線装置であって、
   プロセッサと、
   不揮発性メモリの領域に符号が記憶される優位の閾値電圧レベルを求めるよう、前記プロセッサから受信された符号を特徴付けるためのメモリ・ビット・スワップ符号化器を有する不揮発性メモリとを備え、前記メモリ・ビット・スワップ符号化器は、プログラミング時間を削減するために記憶前に前記優位の閾値電圧レベルとスワップ閾値電圧レベルを置き換える無線装置。
2. 請求項１記載の無線装置であって、前記メモリ・ビット・スワップ符号化器は、プログラミング電流を削減するために記憶前に優位の閾値電圧レベルで前記スワップ閾値電圧レベルを置き換える無線装置。
3. 請求項１記載の無線装置であって、前記不揮発性メモリの前記領域が、前記スワップ閾値電圧レベルについての情報を保持するための少なくとも２つの更なるメモリ・ビットを更に含む無線装置。
4. 請求項３記載の無線装置であって、前記不揮発性メモリの前記領域に前記符号を記憶するためのプログラミング時間を最適化するために前記特徴付けられた符号の閾値電圧レベルそれぞれを更にマッピングする無線装置。
5. 請求項４記載の無線装置であって、プログラム動作は、前記優位の閾値電圧レベルで置き換えられた前記スワップ閾値電圧レベルを使用して前記不揮発性メモリの前記領域に前記符号を記憶し、読み出し動作は、前記少なくとも２つの更なるメモリ・ビットを使用して前記符号を復元する無線装置。
6. 無線装置であって、
   無線信号を受信するための複数のアンテナと、
   前記複数のアンテナから変調信号を受信するためのトランシーバと、
   前記トランシーバに結合されたプロセッサと、
   設定されたメモリ領域の優位の閾値電圧レベルを求めるよう前記プロセッサによって実行されたプログラミング符号を特徴付けるためのビット・スワップ符号化器とを備え、
   前記ビット・スワップ符号化器は、前記優位の閾値電圧レベルに関連付けられたプログラミング時間よりも少ないプログラミング時間を有する閾値電圧レベルを前記優位の閾値電圧レベルで置き換えて前記設定されたメモリ領域をプログラムする無線装置。
7. 請求項６記載の無線装置であって、前記優位の閾値電圧レベルに関連付けられたプログラミング時間よりも少ないプログラミング時間を有する前記閾値電圧レベルが消去閾値電圧レベルである無線装置。
8. 請求項６記載の無線装置であって、前記優位の閾値電圧レベルは４つの閾値電圧レベルのうちの１つである無線装置。
9. 請求項６記載の無線装置であって、前記閾値電圧レベルは、前記優位の閾値電圧レベルに関連付けられたプログラミング時間よりも少ないプログラミング時間を有する消去レベルである無線装置。
10. 優位の閾値電圧レベルを求め、前記優位の閾値電圧レベルを、選択されたスワップ閾値電圧レベルとスワップしてプログラミング時間を削減するようメモリ領域における記憶前に符号を特徴付けるためのメモリ・ビット・スワップ符号化器を有する不揮発性メモリを備える無線装置。
11. 請求項１０記載の無線装置であって、前記スワップ閾値電圧レベルは、前記優位の閾値電圧レベルに関連付けられたプログラミング時間よりも少ないプログラミング時間を有する消去閾値電圧レベルである無線装置。
12. 請求項１１記載の無線装置であって、前記不揮発性メモリの前記メモリ領域が、前記スワップ閾値電圧レベル及び前記優位の閾値電圧レベルについてのマッピング情報を保持するための少なくとも２つの更なるメモリ・ビットを更に含む無線装置。
13. 請求項１２記載の無線装置であって、前記少なくとも２つの更なるメモリ・ビットを使用して前記メモリ領域の読み出し動作において前記符号を復元する無線装置。
14. 不揮発性メモリを使用する方法であって、
    メモリ領域に関連付けられたデータ・パターンの閾値電圧Ｖｔの符号化を特徴付ける工程と、
    前記メモリ領域の優位の閾値電圧レベルを選ぶ工程と、
    前記優位の閾値電圧レベルの代わりとして消去閾値電圧レベルをマッピングする工程と、
    前記優位の閾値電圧レベルの代わりの前記消去閾値電圧レベルを使用して前記不揮発性メモリ内の前記データ・パターンをプログラムする工程とを含む方法。
15. 請求項１４記載の方法であって、前記優位の閾値電圧レベルの代わりとして前記消去閾値電圧レベルのマッピングを示す情報を前記メモリ領域内に記憶する工程を更に含む方法。
16. 請求項１５記載の方法であって、プログラミング時間を最小にするよう各閾値電圧レベルをマッピングする工程を更に含む方法。
17. 請求項１６記載の方法であって、各閾値電圧レベルのマッピングを示す前記情報を使用して前記メモリ領域に記憶された前記データ・パターンを読み出す工程を更に含む方法。
18. 無線装置であって、
    プロセッサと、
    不揮発性メモリの領域における符号のプログラミングに関連付けられた優位の閾値電圧レベルを求めるよう前記プロセッサから受信された符号を特徴付けるためのメモリ・ビット・スワップ符号化器を有する不揮発性メモリとを備え、
    前記メモリ・ビット・スワップ符号化器は、前記優位の閾値電圧レベルで、関連付けられたプログラミング時間よりも少ないプログラミング時間を有するスワップ閾値電圧レベルを置き換える無線装置。
19. 請求項１８記載の無線装置であって、前記スワップ閾値電圧レベルとの優位の閾値電圧レベルのマッピングを表す情報を前記メモリ領域に記憶する手段を更に含む無線装置。
20. 請求項１８記載の無線装置であって、前記メモリ・ビット・スワップ符号化器は、前記スワップ閾値電圧レベルを前記優位の閾値電圧レベルで置き換えてプログラミング電流を削減する無線装置。

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