JP5089425B2 - 通信装置 - Google Patents

Description

この発明は、電話回線、無線回線、光通信回線などを利用して通信を行う通信装置に関し、特に、送信装置、受信装置において特性を自動補正する等化機能を備えた通信装置に関する。

従来、無線通信回線を用いるときの通信装置（例えば、特許文献１参照）として、伝送すべきデータにＱＰＳＫ、１６ＱＡＭ、ＯＦＤＭなどのベースバンド変調に加え、フィルタによる帯域制限を行って出力するベースバンド変調回路と、ベースバンド変調回路から出力されたデータをアナログ信号に変換するディジタルアナログ変換回路と、ディジタルアナログ変換回路で変換されたアナログ信号を変調して所望の周波数成分を持つ高周波無線信号を得る高周波変調回路とを備えた送信用通信装置がある。高周波無線信号は、アンテナから送信される。

一方、アンテナで受信した信号をベースバンド信号に変換する高周波復調回路と、高周波復調回路で変換されたベースバンド信号をディジタル信号に変換するアナログディジタル変換回路と、アナログディジタル変換回路で変換されたディジタル信号からベースバンド信号を復調して出力するベースバンド復調回路とを備えた受信用通信装置がある。

特開２００４−２３５８０３号公報

しかしながら、上述した通信装置において、広帯域通信、特に移動体無線通信においては、装置に用いるデバイスの特性歪、伝搬路における電力・遅延・周波数応答の変動があり、誤り率特性の劣化を引き起こす。

この発明は上述した点に鑑みてなされたもので、デバイス歪及び伝搬歪を補正して良好な特性を得ることができる通信装置を得ることを目的とする。

この発明に係る受信用通信装置は、受信した信号をベースバンド信号に変換する高周波復調回路と、前記高周波復調回路で変換されたベースバンド信号をディジタル信号に変換するアナログディジタル変換回路と、前記アナログディジタル変換回路で変換されたディジタル信号からベースバンド信号を復調して出力するベースバンド復調回路とを備えた受信用通信装置において、前記アナログディジタル変換回路と前記ベースバンド復調回路との間に、デバイス歪及び伝搬歪を補正する受信用周波数等化回路を設け、前記受信用周波数等化回路は、前記アナログディジタル変換回路により変換されたディジタル信号のダウンサンプリングのタイミングを決定するダウンサンプリング用タイミング抽出回路と、ダウンサンプリングされたディジタル信号をフレーム毎にシリアルパラレル変換するタイミングを決定するフレーム用タイミング抽出回路とを有する同期機能ブロックと、前記同期機能ブロックによりダウンサンプリングされたディジタル信号を前記フレーム用タイミング抽出回路により決定されたタイミングに基づいてフレーム毎にシリアルパラレル変換するシリアルパラレル変換回路と、前記シリアルパラレル変換回路によりシリアルパラレル変換されたディジタル信号のガードインターバルを削除するガードインターバル削除回路と、前記ガードインターバル削除回路の出力を高速フーリエ変換する高速フーリエ変換回路と、前記高速フーリエ変換回路の出力を周波数領域等化処理する周波数領域等化回路と、前記周波数領域等化回路の出力を逆高速フーリエ変換する逆高速フーリエ変換回路と、前記逆高速フーリエ変換回路の出力をパラレルシリアル変換するパラレルシリアル変換回路とを有する周波数等化機能ブロックとからなり、前記周波数等化機能ブロックは、前記逆高速フーリエ変換回路の出力に基づいて雑音電力を推定すると共に、ガードインターバルに相当する時間を切り出し、高速フーリエ変換により周波数領域データに変換し、推定された雑音電力と変換された周波数領域データに基づいてＣＯＲＤＩＣアルゴリズムによる割算機能により前記周波数領域等化回路への重み付け係数を計算する重み付け推定回路をさらに有することを特徴とする。

この発明によれば、周波数等化回路を組み込むことで、送受信装置に使われるデバイスの歪や伝送路における伝搬歪を補正して、高信頼な通信路を提供することが可能となる。

無線装置におけるデバイス歪は、個体差があるものの定常的な歪である。従って、送信側、もしくは受信側で、個体差の揺らぎを許容した固定的な等化を行う必要がある。また、伝送路の歪は、フェージングにより時事刻々と変化する。従って、受信側でパケット毎に歪を検出して、等化する必要がある。

この発明では、周波数等化機能をもつ回路を具備することで、デバイス歪及び伝搬歪を補正して良好な特性を得るものである。以下、具体的な実施の形態について説明する。

実施の形態１．
図１は、この発明の実施の形態１に係る受信用無線装置の構成を示すブロック図である。図１に示すように、実施の形態１に係る受信用無線装置は、アンテナ１で受信した信号をベースバンド信号に変換する高周波復調回路２と、高周波復調回路２で変換されたベースバンド信号をディジタル信号に変換するアナログディジタル変換回路（ＡＤＣ：Analog to Digital Converter）３と、アナログディジタル変換回路３で変換されたディジタル信号からデバイス歪及び伝搬歪を補正する受信用周波数等化回路４と、受信用周波数等化回路４の出力からベースバンド信号を復調してデータ出力として出力するベースバンド復調回路５とを備えている。

図２は、図１に示す受信用周波数等化回路４の詳細な内部構成を示すブロック図である。受信用周波数等化回路４は、図２に示すように、同期機能ブロック４１と、周波数等化機能ブロック４２とを備える。同期機能ブロック４１には、アナログディジタル変換回路３によりオーバーサンプリングされたディジタル信号が帯域制限フィルタ６を介して入力され、周波数等化機能ブロック４２の出力はシンボル判定回路７によりシンボル判定されデータが復元される。

ここで、同期機能ブロック４１は、アナログディジタル変換回路３により変換されたディジタル信号をダウンサンプリングするダウンサンプリング回路４１ａと、ダウンサンプリングのタイミングを決定するダウンサンプリング用タイミング抽出回路４１ｂと、ダウンサンプリングされたディジタル信号をフレーム毎にシリアルパラレル変換するタイミングを決定するフレーム用タイミング抽出回路４１ｃとを有する。

また、周波数等化機能ブロック４２は、同期機能ブロック４１によりダウンサンプリングされたディジタル信号をフレーム用タイミング抽出回路４１ｃにより決定されたタイミングに基づいてフレーム毎にシリアルパラレル変換するシリアルパラレル変換回路４２ａと、シリアルパラレル変換されたディジタル信号のガードインターバルを削除するガードインターバル削除回路４２ｂと、ガードインターバル削除回路４２ｂの出力を高速フーリエ変換処理する高速フーリエ変換（ＦＦＴ：Fast Fourier Transform）回路４２ｃと、高速フーリエ変換回路４２ｃの出力を周波数領域等化処理する周波数領域等化（ＦＤＥ：Frequency Domain Equalization）回路４２ｄと、周波数領域等化回路４２ｄの出力を逆高速フーリエ変換処理する逆高速フーリエ変換（ＩＦＦＦ：Inverse FFT）回路４２ｅと、逆高速フーリエ変換回路４２ｅの出力をパラレルシリアル変換するパラレルシリアル変換回路４２ｆと、周波数領域等化回路４２ｄへの重み付け係数を計算する重み付け推定回路４２ｇとを有する。

図２に示す構成を備える受信用周波数等化回路４において、アナログディジタル変換回路３により変換されてオーバーサンプリングされたディジタル信号は、帯域制限フィルタ６を介して同期機能ブロック４１に入力され、ダウンサンプリング回路４１ａによりダウンサンプリングされる。ダウンサンプリングのタイミングは、ダウンサンプリング用タイミング抽出回路４１ｂにより決定される。

ダウンサンプリングされたディジタル信号は、フレーム用タイミング抽出回路４１ｃにより決定されたタイミングに基づいて周波数等化機能ブロック４２のシリアルパラレル変換回路４２ａにより、フレーム毎にシリアルパラレル変換される。その後、シリアルパラレル変換されたディジタル信号は、ガードインターバル削除回路４２ｂによりガードインターバルが削除され、高速フーリエ変換回路４２ｃ、周波数領域等化回路４２ｄ、逆高速フーリエ変換回路４２ｅを通過し、パラレルシリアル変換回路４２ｆによりパラレルシリアル変換され、シンボル判定回路７によってシンボル判定を行い、データが復元される。

ここで、周波数領域等化回路４２ｄで用いる重み付け係数は、バーストの先頭もしくは定期的に送信されるパイロット信号のフレームを用い、ガードインターバルを削除した後のパイロット信号から重み付け推定回路４２ｇにより決定される。

図３は、図２に示す重み付け推定回路４２ｇの構成を示すブロック図である。図３に示すように、重み付け推定回路４２ｇは、逆高速フーリエ変換回路４２ｅの出力に基づいて雑音電力を推定する雑音電力推定回路４２ｇ１と、逆高速フーリエ変換回路４２ｅからのパイロット信号のうち、ガードインターバルに相当する時間を切り出すWindowing回路４２ｇ２と、Windowing回路４２ｇ２の出力を高速フーリエ変換により周波数領域データに変換する高速フーリエ変換（ＦＦＴ：Fast Fourier Transform）回路４２ｇ３と、推定された雑音電力と変換された周波数領域データに基づいてＣＯＲＤＩＣ（COordinate Rotation DIgital Computer）アルゴリズムを用いてＭＭＳＥ（Minimizing Mean Square Error）の推定による割算機能により周波数領域等化回路４２ｄへの重み付け係数を計算する重み付け計算回路４２ｇ４とを有する。

図３において、受信信号のうち、パイロット信号を含むフレームは、ＦＦＴ回路４２ｃ、ＦＤＥ回路４２ｄ、ＩＦＦＴ回路４２ｅを通過した後、重み付け推定回路４２ｇへ入力される。入力されたデータは、雑音電力推定回路４２ｇ１に入力されて雑音電力が推定される。一方、パイロット信号のうち、Windowing回路４２ｇ２でガードインターバルに相当する時間が切り出され、ＦＦＴ回路４２ｇ３により周波数領域データに変換される。重み付け計算回路４２ｇ４は、変換された周波数領域データと、推定された雑音電力により重み付け係数を決定する。重み付け計算回路４２ｇ４において、重み付けの計算はＭＭＳＥで行うが、このとき、必要な割り算には、ＣＯＲＤＩＣアルゴリズムを利用する。計算された重み付け係数は、ＦＤＥ回路４２ｄへフィードバックされ、後に受信したデータ信号の周波数領域等化の重み付け係数として用いられる。

図４は、図２に示す同期機能ブロック４１内のフレーム用タイミング抽出回路４１ｃの構成を示すブロック図である。図４に示すように、フレーム用タイミング抽出回路４１ｃは、パイロット信号の相関検出を行う相関器４１ｃ１と、相関器４１ｃ２の出力をガードインターバルの区間で積分する積分器４１ｃ２、積分器４１ｃ２の出力から最大値検出を行い、検出された最大値を同期検出のタイミングとして決定する最大値検索器４１ｃ３とからなる。

図４において、タイミング検出は、送信側から送られてくるタイミング決定符号に対し、相関器４１ｃ１により検出を行う。相関器４１ｃ１の出力を積分器４１ｃ２によりガードインターバルの区間で積分して最大値検索器４１ｃ３により最大値検出を行い、フレームのタイミングを決定する。これは、ガードインターバル内に受信信号の最大電力が入るようにするために行うもので、特に、ＮＬＯＳ（non line of sight）の環境で第一波が第二波より小さい場合に有効である。

図５と図６は、図４に示すフレーム用タイミング抽出回路４１ｃの動作を説明する信号波形図とフローチャートである。相関器４１ｃ１の出力は、伝搬路のインパルスレスポンスを反映した出力が得られる。これを積分器４１ｃ２を通すことで、積分器４１ｃ２の出力波形が得られ、最大値検索器４１ｃ３によりその最大値を同期検出のタイミングとして決定する。

すなわち、図６に示すように、最大値検索器４１ｃ３は、積分器４１ｃ２の出力を閾値と比較し（ステップＳ６１，Ｓ６２）、閾値以上の出力からガードインターバルＧＩの標本の中で最大値を検索し（ステップＳ６３）、最大値のところでガードインターバルＧＩを決定し、同期検出する（ステップＳ６４）。

図７は、図４に示す構成とは異なる、フレーム用タイミング抽出回路４１ｃの構成を示すブロック図である。図７に示すフレーム用タイミング抽出回路４１ｃは、パイロット信号の相関検出を行う相関器４１ｃ１と、相関器４１ｃ１の出力から最大値検出を行い、検出された最大値を同期検出のタイミングとして決定する最大値検索器４１ｃ３とからなる。

図７に示すフレーム用タイミング抽出回路４１ｃによれば、相関器４１ｃ１の出力から最大値検索器４１ｃ３により直接最大値検出を行い、その点をタイミングに決定することから、回路の簡略化が可能である。

なお、上述した実施の形態１の図３に示す構成の重み付け推定回路４２ｇの代わりに、図８に示す平均値補正回路４３を用いても同様の効果を奏することができる。

図８において、ＦＦＴされた受信パイロットは、隣接データ平均化部４３ａに入力されて重み付けを決定するデータの隣接した二つのデータの平均が求められ、比較部４３ｂにより重み付けを決定するデータと平均値との差分がとられ、重み付け部４３ｃによりその差分が閾値を超えている場合は、その差分がなくなるような重み付け係数を決定する。閾値を超えていない場合は、重み付け部４３ｄにより重み付け係数を１．０とする。ＦＦＴのポイント数の重み付け係数を決定して、その重み付け係数を用いて、パイロットの後ろに送られてくるデータの等化を行う。この処理を全ての周波数成分に対して繰り返して行う。

図８に示す平均値補正回路４３を用いることで、受信回路などに良く存在するＤＣオフセットによる影響を簡単に除去可能となる。

また、図３に示す構成の重み付け推定回路４２ｇと図８の平均値補正回路４３を直列に接続して用いることで、逐次変動するフェージングとＤＣオフセットのような歪を同時に取り去ることもできる。

なお、上述した実施の形態１は、受信用通信装置を説明したものであるが、同様な構成を用いて送信用通信装置にも適用できる。

図９は、図１に示す受信用通信装置の構成に対応した送信用通信装置の構成を示すブロック図である。図９に示す送信用通信装置は、伝送すべきデータにベースバンド変調に加え、帯域制限を行って出力するベースバンド変調回路１１と、ベースバンド変調回路１１から出力されたデータのデバイス歪及び伝搬歪を補正する送信用周波数等化回路１２と、送信用周波数等化回路１２の出力をアナログ信号に変換するディジタルアナログ変換回路（ＤＡＣ：Digital-to-Analog Converter）１３と、ディジタルアナログ変換回路１３で変換されたアナログ信号を変調して所望の周波数成分を持つ高周波無線信号を得てアンテナ１５から送信する高周波変調回路１４とを備える。

図示構成によれば、ベースバンド変調回路１１とディジタルアナログ変換回路１３との間に、受信用周波数等化回路４と同様なデバイス歪及び伝搬歪を補正する送信用周波数等化回路１２を設けることで、送信用通信装置に使われるデバイスの歪や伝送路における伝搬歪を補正して、高信頼な通信路を提供することができる。

また、上述した通信装置は、アンテナを備えて無線回線を利用して通信を行う通信装置について説明したものであるが、アンテナの代わりに光ファイバ端子及びＥ／Ｏ・Ｏ／Ｅ変換回路を持つ光通信回線を利用した通信装置や、電話回線を利用した通信装置にも適用できるのはも勿論である。

この発明の実施の形態１に係る受信用無線装置の構成を示すブロック図である。 図１に示す受信用周波数等化回路４の詳細な内部構成を示すブロック図である。 図２に示す重み付け推定回路４２ｇの構成を示すブロック図である。 図２に示す同期機能ブロック４１内のフレーム用タイミング抽出回路４１ｃの構成を示すブロック図である。 図４に示すフレーム用タイミング抽出回路４１ｃの動作を説明する信号波形図である。 図４に示すフレーム用タイミング抽出回路４１ｃの動作を説明するフローチャートである。 図４に示す構成とは異なる他の例によるフレーム用タイミング抽出回路４１ｃの構成を示すブロック図である。 図３に示す構成の重み付け推定回路４２ｇの代わりに用いられた平均値補正回路４３の構成を示すブロック図である。 図１に示す受信用通信装置の構成に対応した送信用通信装置の構成を示すブロック図である。

符号の説明

１ アンテナ、２ 高周波復調回路、３ アナログディジタル変換回路、４ 受信用周波数等化回路、５ ベースバンド復調回路、６ 帯域制限フィルタ、７ シンボル判定回路、４１ 同期機能ブロック、４２ 周波数等化機能ブロック、４１ａ ダウンサンプリング回路、４１ｂ ダウンサンプリング用タイミング抽出回路、４１ｃ フレーム用タイミング抽出回路、４２ａ シリアルパラレル変換回路、４２ｂ ガードインターバル削除回路、４２ｃ 高速フーリエ変換回路、４２ｄ 周波数領域等化回路、４２ｅ 逆高速フーリエ変換回路、４２ｆ パラレルシリアル変換回路、４２ｇ 重み付け推定回路、４２ｇ１ 雑音電力推定回路、４２ｇ２ Windowing回路、４２ｇ３ ＦＦＴ回路、４２ｇ４ 重み付け計算回路、４１ｃ１ 相関器、４１ｃ２ 積分器、４１ｃ３ 最大値検索器、１１ ベースバンド変調回路、１２ 送信用周波数等化回路、１３ ディジタルアナログ変換回路、１４ 高周波変調回路、１５ アンテナ。

Claims (3)

1. 受信した信号をベースバンド信号に変換する高周波復調回路と、前記高周波復調回路で変換されたベースバンド信号をディジタル信号に変換するアナログディジタル変換回路と、前記アナログディジタル変換回路で変換されたディジタル信号からベースバンド信号を復調して出力するベースバンド復調回路とを備えた受信用通信装置において、
   前記アナログディジタル変換回路と前記ベースバンド復調回路との間に、デバイス歪及び伝搬歪を補正する受信用周波数等化回路を設け、
   前記受信用周波数等化回路は、
   前記アナログディジタル変換回路により変換されたディジタル信号のダウンサンプリングのタイミングを決定するダウンサンプリング用タイミング抽出回路と、ダウンサンプリングされたディジタル信号をフレーム毎にシリアルパラレル変換するタイミングを決定するフレーム用タイミング抽出回路とを有する同期機能ブロックと、
   前記同期機能ブロックによりダウンサンプリングされたディジタル信号を前記フレーム用タイミング抽出回路により決定されたタイミングに基づいてフレーム毎にシリアルパラレル変換するシリアルパラレル変換回路と、前記シリアルパラレル変換回路によりシリアルパラレル変換されたディジタル信号のガードインターバルを削除するガードインターバル削除回路と、前記ガードインターバル削除回路の出力を高速フーリエ変換する高速フーリエ変換回路と、前記高速フーリエ変換回路の出力を周波数領域等化処理する周波数領域等化回路と、前記周波数領域等化回路の出力を逆高速フーリエ変換する逆高速フーリエ変換回路と、前記逆高速フーリエ変換回路の出力をパラレルシリアル変換するパラレルシリアル変換回路とを有する周波数等化機能ブロックと
   からなり、
   前記周波数等化機能ブロックは、前記逆高速フーリエ変換回路の出力に基づいて雑音電力を推定すると共に、ガードインターバルに相当する時間を切り出し、高速フーリエ変換により周波数領域データに変換し、推定された雑音電力と変換された周波数領域データに基づいてＣＯＲＤＩＣアルゴリズムによる割算機能により前記周波数領域等化回路への重み付け係数を計算する重み付け推定回路をさらに有する
   ことを特徴とする受信用通信装置。
2. 請求項１に記載の受信用通信装置において、
   前記同期機能ブロックは、
   パイロット信号の相関検出を行う相関器と、前記相関器の出力をガードインターバルの区間で積分する積分器と、前記積分器の出力から最大値検出を行い、検出された最大値を同期検出のタイミングとして決定する最大値検索器とからなるフレーム用タイミング抽出回路とを有する
   ことを特徴とする受信用通信装置。
3. 請求項１に記載の受信用通信装置において、
   前記同期機能ブロックは、
   パイロット信号の相関検出を行う相関器と、前記相関器の出力から最大値検出を行い、検出された最大値を同期検出のタイミングとして決定する最大値検索器とからなるフレーム用タイミング抽出回路を有する
   ことを特徴とする受信用通信装置。

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