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Description
【0001】
【発明の属する技術分野】
本発明は、半導体表示装置の駆動回路に関する。特に、半導体表示装置のソース信号線駆動回路に入力するアナログまたはデジタルの信号を生成する回路に関する。特に、シリアル−パラレル変換を行う分割回路(Serial−to−Parallel Conversion Circuit:SPC)から出力されたパラレルなアナログまたはデジタルの分割信号を、ソース信号線駆動回路に入力する前に処理する回路に関する。また本発明は、ソース信号線駆動回路に入力するアナログまたはデジタルの信号を生成する回路を有する半導体表示装置に関する。
【0002】
【従来の技術】
近年、絶縁性基板上に半導体薄膜を用いて形成された半導体素子、例えば薄膜トランジスタ(TFT)を作製する技術が急速に発達している。その理由は、半導体素子を用いた半導体表示装置(代表的には、アクティブマトリクス型半導体表示装置)の需要が高まってきたことによる。なお本明細書において、表面に半導体素子が形成された絶縁性基板をアクティブマトリクス基板と呼ぶ。
【0003】
アクティブマトリクス型半導体表示装置は、マトリクス状に配置された数十〜数百万個もの画素電極の電荷を、画素が有するTFTにより制御して画像を表示するものである。
【0004】
アクティブマトリクス型半導体表示装置の駆動回路は高速動作が要求される。特に駆動回路の中でもソース信号線駆動回路は、ゲート信号線に信号が入力されている期間内に、前記ゲート信号線に接続されている画素TFT全てに順に信号を入力する必要がある。そのためソース信号線駆動回路は、ゲート信号線駆動回路よりも高速で動作することが必要である。例えばVGAのアクティブマトリクス型半導体表示装置の場合、ソース信号線駆動回路の駆動周波数は一般的に約20MHzである。
【0005】
アクティブマトリクス型半導体表示装置は高精細、高解像度、多階調な画像を表示することが望まれている。そのためアクティブマトリクス型半導体表示装置の水平方向の画素数(水平画素数:Hn)が増える傾向にある。
【0006】
水平画素数Hnが増加すると、ソース信号線駆動回路をより高速で動作させることが要求される。ソース信号線駆動回路の動作速度が低下すると、画像表示スピードが遅くなり、表示画像のチラツキやフリッカなどの諸問題が発生する。
【0007】
上記諸問題を回避しつつ、アクティブマトリクス型半導体表示装置の水平方向の画素数を増やすためには、ソース信号線駆動回路の駆動周波数をより高くしなくてはならない。しかしソース信号線駆動回路の駆動周波数を高くしていくと、ソース信号線駆動回路が有するTFTの応答速度がソース信号線駆動回路の駆動周波数に対応しきれなくなり、動作が不可能か、または信頼性の上で難が出てくる可能性があった。
【0008】
そこで、画像表示スピードを遅くすることなくソース信号線駆動回路の駆動周波数を抑えるために、分割駆動する方法が従来から用いられている。分割駆動とは、水平方向に並んでいる画素をm個のグループに分割し、1ライン期間中に、同時に各グループの画素に画像情報を有する信号を入力する駆動方法である。
【0009】
なお本明細書において1ライン期間とは、水平方向に並んでいる1ラインの画素のうち、最初の画素に画像情報を有する信号が入力されてから、次の1ラインの最初の画素に画像情報を有する信号が入力される直前までの期間を意味する。
【0010】
m分割での分割駆動の場合(mは1より大きい正数であり、一般的には自然数)、分割しない場合と1ライン期間の長さが同じだとすると、分割しない場合に比べて1画素あたりの画像情報を有する信号(画像信号)を入力する期間がm倍になる。そのためソース信号線駆動回路の駆動周波数は1/mとなり、ソース信号線駆動回路が完全に動作可能な程度になるまで、ソース信号線駆動回路の駆動周波数を低くすることが可能になる。
【0011】
m分割の分割駆動の場合、m個の画素に対応する画像情報を有するビデオ信号(分割ビデオ信号)がソース信号線駆動回路においてサンプリングされ、m個の画像信号としてm個の画素のそれぞれに同時に入力される。
【0012】
ソース信号線駆動回路に入力される分割ビデオ信号は、一般的には、アクティブマトリクス基板にFPC(フレキシブル・プリント・サーキット)を介して接続されているICチップ(単結晶シリコン上に形成されたMOSFETで構成される半導体回路)上に設けられた回路群において生成される。図17は、アナログ駆動のアクティブマトリクス型半導体表示装置において、ソース信号線駆動回路に入力される分割ビデオ信号を生成する回路群を示している。
【0013】
901は制御回路、902はA/D変換回路、903はγ補正回路、904はD/A変換回路、905は分割回路、906はバッファ回路群を示している。
【0014】
Hsync信号とVsync信号とが制御回路901に入力される。そして制御回路901からソース信号線駆動回路を駆動するクロック信号(CK)、スタートパルス信号(SP)等がソース信号線駆動回路に入力される。またさらに制御回路901から、A/D変換回路902、γ補正回路903、D/A変換回路904及び分割回路905に、それぞれ各回路を駆動する信号が入力されている。
【0015】
そして画像情報を有するアナログのビデオ信号がA/D変換回路902に入力される。A/D変換回路902に入力されたアナログのビデオ信号は、デジタルのビデオ信号に変換され、γ補正回路903に入力される。γ補正回路903に入力されたデジタルのビデオ信号は、γ補正されてD/A変換回路904に入力される。D/A変換回路904に入力されたデジタルのビデオ信号は、再びアナログのビデオ信号に変換され、分割回路905に入力される。
【0016】
分割回路905に入力されたアナログのビデオ信号は、シリアル−パラレル変換され、分割駆動の分割数と同じ数の分割ビデオ信号に変換される。m分割の分割駆動の場合、アナログのビデオ信号はm個の分割ビデオ信号に変換されることになる。
【0017】
m個の分割ビデオ信号は、バッファ回路群906に入力される。バッファ回路群906はバッファ回路906_1〜906_mを有しており、m個の分割ビデオ信号はそれぞれ対応するバッファ回路906_1〜906_mに入力される。
【0018】
ところで、ある回路から出力された信号を別の回路に入力する際に、信号の立ち上がりまたは立ち下がりに鈍りが生じて信号の波形が矩形にならなかったり、信号の電位及び振幅が変化したりすることがある。これは、信号が入力される側の回路に負荷容量(寄生容量)が存在するためである。そしてこれは、信号が入力される側の回路が有する回路素子の数が多くなって回路の構成が複雑になればなるほど、顕著に現れる現象である。バッファ回路とは、ある回路から出力された信号を別の回路に入力する際に、信号の波形、電位及び振幅が変化しないように緩衝増幅する回路である。
【0019】
m個の分割ビデオ信号は、バッファ回路906_1〜906_mにおいて緩衝増幅され、ソース信号線駆動回路に入力される。そしてアナログ駆動のアクティブマトリクス型半導体表示装置の場合、m個の分割ビデオ信号はソース信号線駆動回路においてサンプリングされ、m個の画像信号として対応する画素にソース信号線を介して入力される。
【0020】
【発明が解決しようとする課題】
バッファ回路群906が有するバッファ回路906_1〜906_mは、理論的には全て構成が同じである。しかし実際には個々のバッファ回路の特性は全く同じではない。バッファ回路によって、入力された信号と出力される信号の、振幅の増幅の度合い(増幅度)が異なっていたり、出力された信号がオフセット電位を有していたりする。バッファ回路の特性は、そのバッファ回路が有する回路素子の製造誤差や、バッファ回路の周辺温度に左右される。
【0021】
そのため、バッファ回路から出力される分割ビデオ信号の電位及び振幅は、常にそのバッファ回路の特性の影響を受ける。よって、特性が異なっているバッファ回路から出力される分割ビデオ信号は、他の分割ビデオ信号と振幅が異なっていたり、オフセット電位を有していたりし、他の分割ビデオ信号と電位差を有してしまう。
【0022】
そして、電位差を有する分割ビデオ信号がソース信号線駆動回路においてサンプリングされると、サンプリングによって画素に入力される画像信号も電位差を有する。そして、その画像信号が有する電位差が画面中に明暗として表示され、観察者に明暗による縞(分割縞)が視認されてしまう。
【0023】
上述したことに鑑み、本発明は分割駆動を行う際に、観察者に分割縞が視認されにくい、高精細、高解像度、多階調の画像の表示が可能な、アクティブマトリクス型半導体表示装置を提供することを課題とする。
【0024】
【課題を解決するための手段】
本発明人は、分割縞が観察者に視認されるのは、画像信号の電位差によって画面上に表示される明るい部分または暗い部分が、特定のソース信号線に接続されている画素において、常に現れるためだと考えた。そしてそれは、分割回路から出力される複数の分割ビデオ信号が、それぞれの分割ビデオ信号に対応した特定のバッファ回路に常に入力されているためだと考えた。
【0025】
そこで本発明では、分割回路から出力される複数の分割ビデオ信号を、それぞれ常に特定のバッファ回路に入力するのではなく、ある期間ごとに異なるバッファ回路に入力するようにした。つまり、入力する複数の分割ビデオ信号と入力される複数のバッファ回路とが一対一で対応しており、複数の分割ビデオ信号の各々に対する複数のバッファ回路をある期間ごとに互いに入れ替える、言い換えると、分割ビデオ信号とバッファ回路の組み合わせをある期間ごとに組み替えるようにした。
【0026】
上記構成によって、特性が異なるバッファ回路から出力された分割ビデオ信号が、他の分割ビデオ信号との間に電位差を有していることによって画面中に分割縞が表示されても、ある期間ごとにその分割縞の表示される位置が移動するので、観察者に分割縞が視認されにくい。
【0027】
なお本発明では、分割ビデオ信号とバッファ回路の組み合わせのパターンの数と、その組み合わせが変わるまでの期間とを、分割縞が観察者に視認されにくい程度に設定することが重要である。分割ビデオ信号とバッファ回路の組み合わせの種類の数は多ければ多いほど好ましく、より分割縞が観察者に視認されにくくなる。また組み合わせが変わるまでの期間は短い方が好ましく、1/20sec以下であることが望ましい。
【0028】
よって、本発明は分割駆動を行う際に、観察者に分割縞が視認されにくい。そしてなおかつ、分割駆動することによって、高精細、高解像度、多階調の画像の表示が可能になる。
【0029】
以下に本発明の構成を示す。
【0030】
本発明によって、
m個のバッファ回路とソース信号線駆動回路とを有する半導体表示装置であって、
前記m個のバッファ回路のそれぞれは、パラレルデータであるm個の分割ビデオ信号のそれぞれに対応しており、
前記m個の分割ビデオ信号のそれぞれに対応するm個のバッファ回路は、ある一定の期間ごとに互いに入れ替わり、
前記m個のバッファ回路に入力された前記m個の分割ビデオ信号は、前記m個のバッファ回路から出力されて前記ソース信号線駆動回路に入力され、
前記ソース信号線駆動回路に入力された前記m個の分割ビデオ信号は、サンプリングされ、前記m個の各分割ビデオ信号に対応する既定のm本のソース信号線にそれぞれ入力されることを特徴とする半導体表示装置が提供される。
【0031】
本発明によって、
分割回路と、第1入れ替え回路と、第2入れ替え回路と、m個のバッファ回路と、ソース信号線駆動回路とを有する半導体表示装置であって、
ビデオ信号がシリアル−パラレル変換されて形成されたm個の分割ビデオ信号が前記分割回路から出力され、
前記分割回路から出力されたm個の分割ビデオ信号は、前記第1入れ替え回路に入力され、
前記第1入れ替え回路に入力されたm個の分割ビデオ信号は、それぞれ対応する前記m個のバッファ回路に入力され、
前記m個のバッファ回路に入力されたm個の分割ビデオ信号は、前記m個のバッファ回路から出力されて前記第2入れ替え回路に入力され、
前記第2入れ替え回路に入力されたm個の分割ビデオ信号は、前記m個の各分割ビデオ信号に対応する既定のm本の分割ビデオ信号線にそれぞれ入力され、
前記m本の分割ビデオ信号線に入力されたm個の分割ビデオ信号は、前記ソース信号線駆動回路に入力されてサンプリングされ、前記m個の各分割ビデオ信号に対応する既定のm本のソース信号線にそれぞれ入力され、
前記m個の分割ビデオ信号のそれぞれに対応するm個のバッファ回路は、ある一定の期間ごとに互いに入れ替わることを特徴とする半導体表示装置が提供される。
【0032】
本発明によって、
分割回路と、第1入れ替え回路と、m個のバッファ回路と、ソース信号線駆動回路とを有する半導体表示装置であって、
前記ソース信号線駆動回路は第2入れ替え回路を有しており、
ビデオ信号がシリアル−パラレル変換されて形成されたm個の分割ビデオ信号が前記分割回路から出力され、
前記分割回路から出力されたm個の分割ビデオ信号は、前記第1入れ替え回路に入力され、
前記第1入れ替え回路に入力されたm個の分割ビデオ信号は、それぞれ対応する前記m個のバッファ回路に入力され、
前記m個のバッファ回路に入力されたm個の分割ビデオ信号は、前記m個のバッファ回路から出力されて前記第2入れ替え回路に入力され、
前記第2入れ替え回路に入力されたm個の分割ビデオ信号は、サンプリングされ、前記m個の各分割ビデオ信号に対応する既定のm本のソース信号線にそれぞれ入力され、
前記m個の分割ビデオ信号のそれぞれに対応するm個のバッファ回路は、ある一定の期間ごとに互いに入れ替わることを特徴とする半導体表示装置が提供される。
【0033】
前記m個の分割ビデオ信号のそれぞれに対応するm個のバッファ回路の入れ替えは、入れ替えデータ回路において制御されることを特徴としていても良い。
【0034】
前記m個の分割ビデオ信号のそれぞれに対応するm個のバッファ回路が互いにどの様に入れ替わるかが、入れ替えデータ回路において決められていることを特徴としていても良い。
【0035】
前記入れ替えデータ回路はメモリ回路とカウンタ回路とを有しており、
前記メモリ回路には、前記m個の分割ビデオ信号のそれぞれに対応するm個のバッファ回路の組み合わせについての情報を有する入れ替えデータが複数記憶されており、前記カウンタ回路によって前記入れ替えデータの1つが選択されることを特徴としていても良い。
【0036】
本発明によって、
マルチプレクサ回路とl個のD/A変換回路とl個の分割回路とを有する半導体表示装置であって、
前記l個のD/A変換回路のそれぞれは、前記マルチプレクサ回路から出力されたl個のデジタルの分配信号のそれぞれに対応しており、
前記l個のデジタルの分配信号のそれぞれに対応するl個のD/A変換回路は、ある一定の期間ごとに互いに入れ替わり、
前記l個のD/A変換回路に入力された前記l個のデジタルの分配信号は、l個のアナログの分配信号に変換されて、それぞれ対応する既定の前記l個の分割回路に入力されることを特徴とする半導体表示装置が提供される。
【0037】
前記半導体表示装置は液晶を用いていることを特徴としても良い。
【0038】
前記半導体表示装置は発光素子を用いていることを特徴としても良い。
【0039】
本発明は、前記半導体表示装置を用いたコンピュータであっても良い。
【0040】
本発明は、前記半導体表示装置を用いたビデオカメラであっても良い。
【0041】
本発明は、前記半導体表示装置を用いたDVDプレーヤーであっても良い。
【0042】
【発明の実施の形態】
本発明の分割ビデオ信号を生成する回路群について、図1を用いて説明する。
なおここでは、アナログ駆動のアクティブマトリクス型半導体表示装置を、m分割で分割駆動する場合について説明する。
【0043】
101は制御回路、102はA/D変換回路、103はγ補正回路、104はD/A変換回路、105は分割回路、106は入れ替えデータ回路を示している。
【0044】
Hsync信号とVsync信号とが制御回路101に入力される。そして制御回路101からソース信号線駆動回路を駆動するクロック信号(CK)、スタートパルス信号(SP)等がソース信号線駆動回路に入力される。またさらに制御回路101から、A/D変換回路102、γ補正回路103、D/A変換回路104、分割回路105、入れ替えデータ回路106に、各回路を駆動する信号がそれぞれ入力されている。
【0045】
画像情報を有するアナログのビデオ信号が、A/D変換回路102に入力される。A/D変換回路102に入力されたアナログのビデオ信号は、A/D変換回路102においてデジタルのビデオ信号に変換され、γ補正回路103に入力される。γ補正回路103に入力されたデジタルのビデオ信号は、γ補正され、D/A変換回路104に入力される。D/A変換回路104に入力されたγ補正後のデジタルのビデオ信号は、再びアナログのビデオ信号に変換され、分割回路105に入力される。
【0046】
分割回路105に入力されたアナログのビデオ信号は、シリアル−パラレル変換され、分割駆動の分割数分だけ分割された分割ビデオ信号になる。m分割の分割駆動の場合、アナログのビデオ信号はm個の分割ビデオ信号に変換されることになる。
【0047】
m個の分割ビデオ信号は、第1入れ替え回路108に同時に入力される。図2に点線で囲った部分107の詳しいブロック図を示す。108は第1入れ替え回路、109はバッファ回路群、110は第2入れ替え回路、111は入れ替えデータ処理回路である。バッファ回路群109は少なくともm個のバッファ回路(109_1〜109_m)を有している。
【0048】
第1入れ替え回路108は、入力された分割ビデオ信号(Vs1〜Vsm)を、入れ替えデータ処理回路111から入力される第1入れ替え信号によって、バッファ回路(109_1〜109_m)にそれぞれ入力する。その際、入力するm個の分割ビデオ信号(Vs1〜Vsm)と、m個のバッファ回路(109_1〜109_m)とは一対一で対応している。そしてm個の分割ビデオ信号のうちのどの分割ビデオ信号が、m個のバッファ回路のうちのどのバッファ回路に入力されるかが、入れ替えデータ処理回路111から入力される第1入れ替え信号によって決められる。
【0049】
バッファ回路(109_1〜109_m)に入力されたm個の分割ビデオ信号(Vs1〜Vsm)は、各バッファ回路において緩衝増幅され、第2入れ替え回路110に入力される。
【0050】
第2入れ替え回路110は、入れ替えデータ処理回路111から入力される第2入れ替え信号によって、バッファ回路(109_1〜109_m)から出力されたm個の分割ビデオ信号(Vs1〜Vsm)をそれぞれ特定の分割ビデオ信号線(Vl1〜Vlm)に入力する。つまり第1入れ替え信号によってm個の分割ビデオ信号(Vs1〜Vsm)のそれぞれが、どのバッファ回路(109_1〜109_m)に入力されるかに拘わらず、m個のバッファ回路(109_1〜109_m)から出力されたm個の分割ビデオ信号(Vs1〜Vsm)を、予め定められている分割ビデオ信号線(Vl1〜Vlm)にそれぞれ入力する。
【0051】
分割ビデオ信号線(Vl1〜Vlm)に入力されたm個の分割ビデオ信号(Vs1〜Vsm)はソース信号線駆動回路に入力される。そしてアナログ駆動のアクティブマトリクス型半導体表示装置の場合、ソース信号線駆動回路においてm個の分割ビデオ信号がサンプリングされ、m個の画素にそれぞれ対応したm個の画像情報を有する信号(画像信号)として、対応する画素に接続されたm本のソース信号線にそれぞれ入力される。
【0052】
次に入れ替えデータ回路106について説明する。入れ替えデータ回路106において生成される入れ替えデータ信号が、入れ替えデータ処理回路111に入力されることによって、第1入れ替え信号と第2入れ替え信号とが生成される。
【0053】
図3に入れ替えデータ回路106のブロック図を示す。112はカウンタ回路、113はメモリ回路である。メモリ回路113には、どの分割ビデオ信号がどのバッファ回路に入力されるかのデータ、言い換えると、分割ビデオ信号(Vs1〜Vsm)とバッファ回路(109_1〜109_m)との組み合わせのデータ(入れ替えデータ)がq通り(qは2以上の自然数)記憶されている。
【0054】
この分割ビデオ信号とバッファ回路とのq通りの組み合わせは、それぞれメモリ回路113のメモリアドレスの0番地から(q−1)番地に入れ替えデータとして記憶されている。
【0055】
カウンタ回路112は制御回路101から入力された信号によって駆動し、メモリ回路113のメモリアドレスの番地を指定するカウンタ値を決定する。例えばカウンタ値が0だとメモリ回路113のメモリアドレスは0番地が指定され、カウンタ値が1だと1番地が、カウンタ値が2だと2番地が、カウンタ値がq−1だと(q−1)番地がそれぞれ指定される。カウンタ値の情報はカウンタ信号としてカウンタ回路112からメモリ回路113に入力される。
【0056】
メモリ回路113に入力されたカウンタ信号によって、メモリアドレスの番地が指定される。そして指定された番地に記憶されている分割ビデオ信号とバッファ回路との組み合わせの情報である入れ替えデータが、入れ替えデータ信号として入れ替えデータ処理回路106に入力される。
【0057】
なお、カウンタ値はある一定の期間ごとにその値が変わってゆく。カウンタ値の値が変わるごとに、カウンタ信号としてメモリ回路113にカウンタ値の情報が伝えられる。そしてこのカウンタ値が変わるまでの期間が、分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間に相当する。
【0058】
カウンタ値が0からq−1までの値を一通りとったら、再び0からq−1までの値をとっていく。つまりメモリ回路113のメモリアドレスの番地が0番地から(q−1)番地まで一通り指定されたら、再び0番地から(q−1)番地までの指定が開始される。カウンタ値がとる値に特に順番はなく、0からq−1までの値を順にとっても良いし、ランダムにとっても良い。
【0059】
分割ビデオ信号(Vs1〜Vsm)とバッファ回路(109_1〜109_m)との組み合わせのデータである入れ替えデータの数qは大きいほど良い。しかし、分割ビデオ信号とバッファ回路の組み合わせを組み替えない図17で示した従来例に比べて、分割縞を観察者に視認されにくくすることができるぐらいの大きさの数であれば良い
【0060】
またメモリ回路113に記憶される分割ビデオ信号とバッファ回路の組み合わせは、分割ビデオ信号とバッファ回路の組み合わせを組み替えない図17で示した従来例に比べて、分割縞を観察者に視認されにくくすることができる組み合わせであれば何でも良い。乱数や他の関数を利用し、分割ビデオ信号とバッファ回路の組み合わせを設定しても良い。
【0061】
この分割ビデオ信号とバッファ回路の組み合わせはランダムであっても良いが、必ずしもそうである必要はなく、ある一定の規則性を有していても良い。例えば、ある期間において分割ビデオ信号Vsp(pは1〜mの任意の数)がバッファ回路109_pに入力されていたとする。そして次の期間において分割ビデオ信号Vspがバッファ回路109_(p+1)(p=mの場合はバッファ回路109_1)に入力される。そしてその次の期間において、分割ビデオ信号Vspがバッファ回路109_(p+2)(p=mの場合はバッファ回路109_2、p=m+1の場合はバッファ回路109_1)に入力される。この様に、ある分割ビデオ信号に対して、対応するバッファ回路がある一定の規則性を持って入れ替えられていても良い。
【0062】
なお本発明では分割ビデオ信号とバッファ回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間を分割縞が観察者に視認されにくい程度の長さに設定することが重要である。バッファ回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間は、言い換えるとカウンタ値が変化してから、次にまたカウンタ値が変わるまでの期間である。そしてその期間は、第1入れ替え信号及び第2切り替え信号の有する情報が変化してから、次にまた第1入れ替え信号及び第2切り替え信号の有する情報が変わるまでの期間にも相当する。
【0063】
分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間は短い方が好ましく、短いと、より分割縞が観察者に視認されにくくなる。分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間は1/20sec以下であることが望ましい。本実施の形態においては、1フレーム期間ごとに、分割ビデオ信号とバッファ回路の組み合わせが変わるように設定する。
【0064】
なお本実施の形態では、分割ビデオ信号を形成するための図1で示した回路群を外付けの回路としてICチップ(単結晶シリコン上に形成されたMOSFETで構成される半導体回路)上に設けている。そして前記回路群は、FPC(フレキシブル・プリント・サーキット)を介してアクティブマトリクス基板上に設けられたソース信号線駆動回路と接続している。ただし、本発明は上記構成に限られず、上記回路群と一緒にソース信号線駆動回路もICチップ上に設ける構成としても良い。または上記回路群の一部である107の一部、または全てをアクティブマトリクス基板上に設けても良い。
【0065】
本発明は上記構成によって、特性が異なるバッファ回路から出力された分割ビデオ信号が、他の分割ビデオ信号との間に電位差を有していることによって画面中に明暗による縞(分割縞)が表示されても、ある期間ごとにその分割縞の表示される位置が移動する。そのため画面中に分割縞が表示されても、観察者に視認されにくい。
【0066】
よって、本発明は分割駆動を行う際に、観察者に分割縞が視認されにくい。そしてなおかつ分割駆動することによって、アクティブマトリクス型半導体表示装置の水平方向の画素数を増やしても、ソース信号線駆動回路の駆動周波数を抑えつつ表示画像のチラツキやフリッカを防ぐことができ、高精細、高解像度、多階調の画像の表示が可能になる。
【0067】
なお本発明は図1に示した構成に限定されない。ある一定の期間ごとに、複数の分割ビデオ信号と、該複数の分割ビデオ信号を入力する複数のバッファ回路の組み合わせを変え、該複数のバッファ回路から出力された複数の分割ビデオ信号がサンプリングされて、それぞれ予め定められた特定のソース信号線に入力される構成を有していれば良い。
【0068】
【実施例】
以下に、本発明の実施例を示す。
【0069】
(実施例1)
本発明の分割ビデオ信号を生成する回路群を有する、液晶を用いたアクティブマトリクス型半導体表示装置(アクティブマトリクス型液晶表示装置)の構成のについて説明する。図4に、本発明の分割ビデオ信号を生成する回路群を有するアクティブマトリクス型液晶表示装置の一例をブロック図で示すが、本発明はこの構成に限定されない。
【0070】
なお本実施例では、図1に示した構成を有する分割ビデオ信号を生成する回路群を用いているが、本実施例において用いられる、分割ビデオ信号を生成する回路群は、図1に示した構成に限定されない。ある一定の期間ごとに、複数のバッファ回路と、前記複数のバッファ回路にそれぞれ入力する複数の分割ビデオ信号の組み合わせが変えられており、そして複数のバッファ回路から出力された複数の分割ビデオ信号が、それぞれ予め定められた特定の分割ビデオ信号線に入力される構成を有していれば良い。
【0071】
115はソース信号線駆動回路、116はゲート信号線駆動回路、120は画素部、110は分割ビデオ信号を生成する回路群の中の、第2入れ替え回路を示している。本実施例ではソース信号線駆動回路とゲート信号線駆動回路とを1つづつ設けたが、本発明はこの構成に限定されない。ソース信号線駆動回路を2つ設けても良いし、ゲート信号線駆動回路を2つ設けても良い。
【0072】
ソース信号線駆動回路115は、シフトレジスタ回路115_1、レベルシフト回路115_2、サンプリング回路115_3を有している。なおレベルシフト回路は必要に応じて用いればよく、必ずしも用いなくとも良い。また本実施例においてレベルシフト回路115_2はシフトレジスタ回路115_1とサンプリング回路115_3との間に設ける構成としたが、本発明はこの構成に限定されない。シフトレジスタ回路115_1の中にレベルシフト回路115_2が組み込まれている構成にしても良い。
【0073】
クロック信号(CLK)、スタートパルス信号(SP)は、図1で示した制御回路101からシフトレジスタ回路115_1に入力される。本実施例において分割ビデオ信号を生成する回路群はICチップ上に設けられており、FPCを介してアクティブマトリクス基板上のソース信号線駆動回路115と接続されている。
【0074】
シフトレジスタ回路115_1から分割ビデオ信号をサンプリングするためのサンプリング信号が出力される。出力されたサンプリング信号はレベルシフト回路115_2に入力され、その電位の振幅を大きくされて出力される。
【0075】
レベルシフト回路115_2から出力されたサンプリング信号は、サンプリング回路115_3に入力される。そして同時に、第2入れ替え回路110から分割ビデオ信号線を介して分割ビデオ信号(Vs1〜Vsm)が、サンプリング回路115_3に入力される。第2入れ替え回路110は図1に示した分割ビデオ信号を生成する回路群に含まれている。
【0076】
サンプリング回路115_3において、入力された分割ビデオ信号(Vs1〜Vsm)がサンプリング信号によってそれぞれサンプリングされ、m個の画像信号としてソース信号線117を介して所定の画素に入力される。
【0077】
画素部120では、ソース信号線駆動回路115に接続されたソース信号線117と、ゲート信号線駆動回路116に接続されたゲート信号線118とが交差している。そのソース信号線117とゲート信号線118とに囲まれた領域に、画素119の薄膜トランジスタ(画素TFT)121と、対向電極と画素電極の間に液晶を挟んだ液晶セル122と、保持容量123とが設けられている。
【0078】
画素TFT121は、ゲート信号線駆動回路116からゲート信号線118を介して入力される選択信号により動作する。ソース信号線117のうち対応するm本のソース信号線にそれぞれ入力されたm個の画像信号は、画素TFT121により選択され、同時に所定の画素電極に書き込まれる。
【0079】
以下に図5を用いて、ソース信号線をm分割で分割駆動したアクティブマトリクス型液晶表示装置の動作の例について説明する。
【0080】
図5に示すように、1フレーム期間は複数のライン期間で構成されている。なお本明細書において1フレーム期間(F)とは、画素部にある一画面(フレーム)を表示するためのデータが入力され始めてから、次の一画面を表示するためのデータが入力され始めるまでの期間を意味する。そして1ライン期間(L)とは、あるゲート信号線に選択信号が入力されはじめてから、次のゲート信号線に選択信号が入力されるまでの期間を意味する。
【0081】
本実施例においてソース信号線は1番目からn番目まで存在しており、ゲート信号線は1番目からr番目まで存在している。よって1フレーム期間中にL1〜Lrのライン期間が存在することになる。なおn、rは共に任意の正の整数である。
【0082】
ライン期間L1において、ゲート信号線駆動回路116から1番目のゲート信号線に選択信号が入力される。その結果1番目のゲート信号線に接続されている画素の画素TFTが全てオンの状態になる。つまり1番目のゲート信号線に接続されている全ての画素(1,1)、(1,2)、…、(1,m)、…、(1,n)が有する画素TFTが、オンの状態になる。
【0083】
そしてソース信号線駆動回路115から、1番目からm番目までのm本のソース信号線のそれぞれに、m個の画像信号が同時に入力される。つまり、1番目のゲート信号線に接続され、なおかつ1番目からm番目までのm本のソース信号線のいずれかに接続されている画素(1,1)、(1,2)、…、(1,m)のそれぞれに、m個の画像信号が同時に入力される。その結果、この入力されたm個の画像信号の電位により液晶が駆動し、透過光量が制御されて、画素(1,1)、(1,2)、…、(1,m)に画像(画面)の一部(画素(1,1)、(1,2)、…、(1,m)に相当する画像)が表示される。
【0084】
次に、画素(1,1)、(1,2)、…、(1,m)に画像が表示された状態を保持容量等で保持したまま、ソース信号線駆動回路115から、m+1番目から2m番目までのm本のソース信号線のそれぞれに、m個の画像信号が同時に入力される。つまり、1番目のゲート信号線に接続され、なおかつm+1番目から2m番目までのm本のソース信号線のいずれかに接続されている画素(1,m+1)、(1,m+2)、…、(1,2m)のそれぞれに、m個の画像信号が同時に入力される。その結果、この入力された、m個の画像信号の電位により液晶が駆動し、透過光量が制御されて、画素(1,m+1)、(1,m+2)、…、(1,2m)に画像の一部(画素(1,m+1)、(1,m+2)、…、(1,2m)に相当する画像)が表示される。
【0085】
このような表示動作を順次行い、1番目のゲート信号線に接続されている画素(1,1)、(1,2)、…、(1,m)、…、(1,n)の全てに画像の一部を次々と表示させる。この第1のライン期間L1中において、1番目のゲート信号線には選択信号が入力され続けている。そして一度画像の一部が表示された画素は、再び画像信号が該画素に入力されるまで、表示された状態を保持容量等で保持し続ける。
【0086】
1番目のゲート信号線に接続されている画素の全てに画像情報を有する信号が入力されると、1番目のライン期間L1が終了し、1番目のゲート信号線には選択信号が入力されなくなる。引き続いて2番目のライン期間L2となり、2番目のゲート信号線にのみ選択信号が入力される。そしてライン期間L1の場合と同様に、2番目のゲート信号線に接続されている全ての画素に画像信号が入力される。その結果、2番目のゲート信号線に接続されている画素の全てに画像の一部が次々と表示される。この間、2番目のゲート信号線には選択信号が入力され続けている。
【0087】
2番目のライン期間L2が終了すると3番目のライン期間L3になり、順にr番目のライン期間Lrまで同じ動作を繰り返す。r番目のライン期間Lrが終了すると、画素部120に1つの画像(フレーム)が表示される。そして図5では図示していないが、r番目のライン期間Lrと次のフレーム期間の最初のライン期間L1との間に帰線期間を設けても良い。帰線期間を設ける場合、ライン期間L1〜Lrと帰線期間とを含めて1フレーム期間とする。
【0088】
これらの表示動作を順次繰り返すことにより、画素部120に画像を表示する。
【0089】
なお本実施例では、L1においては1番目からm番目のソース信号線に、L2においてはm+1番目から2m番目のソース信号線に、L3においては2m+1番目から3m番目のソース信号線にと、m本のソース信号線毎に、順に画像信号を入力していた。しかし本発明はこの構成に限定されない。各ライン期間において、画像信号を入力するm本のソース信号線はどのような順序で選択しても良い。
【0090】
本発明は上述したように分割駆動を行う。そして本発明は、分割ビデオ信号を形成するための図1で示した回路群によって、特性が異なるバッファ回路から出力された分割ビデオ信号が、他の分割ビデオ信号との間に電位差を有していることによって画面中に明暗による縞(分割縞)が表示されても、ある期間ごとにその分割縞の表示される位置が移動する。そのため画面中に分割縞が表示されても、観察者に視認されにくい。
【0091】
よって、本発明は上述した分割駆動を行う際に、観察者に分割縞が視認されにくい。そしてなおかつ、分割駆動することによって、高精細、高解像度、多階調の画像の表示が可能になる。
【0092】
(実施例2)
本実施例では、実施例1で示したソース信号線駆動回路の詳しい回路構成について説明する。なお実施例1で示したソース信号線駆動回路は、本実施例で示す構成に限定されない。本実施例では4分割の場合の分割駆動について説明する。
【0093】
図6に本実施例のソース信号線駆動回路の回路図を示す。115_1はシフトレジスタ回路、115_2はレベルシフト回路、115_3はサンプリング回路を示している。
【0094】
クロック信号CLK、スタートパルス信号SP、駆動方向切り替え信号SL/Rは、それぞれ図に示した配線からシフトレジスタ回路115_1に入力される。分割ビデオ信号は分割ビデオ信号線124を介してサンプリング回路115_3に入力される。4分割の分割駆動なので、分割ビデオ信号線124は4本存在する。
【0095】
各分割ビデオ信号線124に入力された分割ビデオ信号は、サンプリング回路115_3において、レベルシフト回路115_2から入力されるサンプリング信号によってサンプリングされる。具体的には、分割ビデオ信号はサンプリング回路115_3が有するアナログスイッチ125においてサンプリングされ、4個の画像信号として、それぞれ対応するソース信号線117_1〜117_4に同時に入力される。
【0096】
上記動作を繰り返すことによって、全てのソース信号線に画像信号が入力される。
【0097】
図7(A)にアナログスイッチ125の等価回路図を示す。アナログスイッチ125はnチャネル型TFTとpチャネル型TFTとを有している。分割ビデオ信号が図に示す配線からVinとして入力される。そしてレベルシフト回路115_2から出力されたサンプリング信号と該サンプリング信号とは逆の極性を有する信号が、それぞれINまたはINbから入力される。このサンプリング信号によって分割ビデオ信号がサンプリングされ、画像信号がアナログスイッチからVoutとして出力される。
【0098】
図7(B)にレベルシフト回路115_2の等価回路図を示す。シフトレジスタ回路115_1から出力されたサンプリング信号と該サンプリング信号とは逆の極性を有する信号が、それぞれVinまたはVinbから入力される。また、Vddhはプラスの電圧、Vssはマイナスの電圧の印加を示している。レベルシフト回路115_2は、Vinに入力された信号を高電圧化し反転させた信号が、Voutbから出力されるように設計されている。つまり、VinにHiが入力されるとVoutbからVss相当の信号が、Loが入力されるとVoutからVddh相当の信号が出力される。
【0099】
なお本実施例の構成は、実施例1と自由に組み合わせて実施することが可能である。
【0100】
(実施例3)
本実施例では、実施の形態、実施例1、実施例2で示したものとは別の形態を有する、本発明のアナログ駆動のアクティブマトリクス型半導体表示装置について説明する。
【0101】
本実施例における分割ビデオ信号を生成する回路群について、図8を用いて説明する。なおここでは、アナログ駆動のアクティブマトリクス型半導体表示装置をm分割で分割駆動する場合について説明する。
【0102】
601は制御回路、602はA/D変換回路、603はγ補正回路、604はD/A変換回路、605は分割回路、606は入れ替えデータ回路を示している。
【0103】
Hsync信号とVsync信号とが制御回路601に入力される。そして制御回路601からソース信号線駆動回路を駆動するクロック信号(CK)、スタートパルス信号(SP)等がソース信号線駆動回路に入力されている。またさらに制御回路601から、A/D変換回路602、γ補正回路603、D/A変換回路604、分割回路605、入れ替えデータ回路606に、それぞれ各回路を駆動する信号が入力されている。
【0104】
画像情報を有するアナログのビデオ信号が、A/D変換回路602に入力される。A/D変換回路602に入力されたアナログのビデオ信号は、デジタルのビデオ信号に変換され、γ補正回路603に入力される。γ補正回路603に入力されたデジタルのビデオ信号は、γ補正されてD/A変換回路604に入力される。D/A変換回路604に入力されたγ補正後のデジタルのビデオ信号は、再びアナログのビデオ信号に変換され、分割回路605に入力される。
【0105】
分割回路605に入力されたアナログのビデオ信号は、シリアル−パラレル変換され、分割駆動の分割数分だけ分割された分割ビデオ信号になる。m分割の分割駆動の場合、アナログのビデオ信号はm個の分割ビデオ信号に変換されることになる。
【0106】
m個の分割ビデオ信号は、第1入れ替え回路608に同時に入力される。図9に点線で囲った部分607の詳しいブロック図を示す。608は第1入れ替え回路、609はバッファ回路群、611aは第1入れ替えデータ処理回路である。バッファ回路群609は少なくともm個のバッファ回路(609_1〜609_m)を有している。
【0107】
第1入れ替え回路608は、入力された分割ビデオ信号(Vs1〜Vsm)を、第1入れ替えデータ処理回路611aから入力される第1入れ替え信号によって、バッファ回路(609_1〜609_m)にそれぞれ入力する。その際、入力するm個の分割ビデオ信号(Vs1〜Vsm)と、m個のバッファ回路(609_1〜609_m)とは一対一で対応している。そしてm個の分割ビデオ信号のうちのどの分割ビデオ信号が、m個のバッファ回路のうちのどのバッファ回路に入力されるかが、第1入れ替えデータ処理回路611aから入力される第1入れ替え信号によって決められる。
【0108】
バッファ回路(609_1〜609_m)に入力されたm個の分割ビデオ信号(Vs1〜Vsm)は、各バッファ回路において緩衝増幅され、第2入れ替え回路615_3に入力される。また同時に第1入れ替えデータ処理回路611aから第2入れ替え回路615_3に第1入れ替え情報信号が入力される。第1入れ替え情報信号とは、第1入れ替え回路608において分割ビデオ信号(Vs1〜Vsm)とバッファ回路(609_1〜609_m)の組み合わせが、第1入れ替え信号によってどのように変えられたかという情報を含んでいる信号である。なお本実施例において第2入れ替え回路615_3はソース信号線駆動回路内に組み込まれている。
【0109】
次に図11を用いて、第2入れ替え回路615_3及び第2入れ替えデータ処理回路611bの動作について説明する。なお図11に示す構成は本発明の分割ビデオ信号を生成する回路群を有するのアクティブマトリクス型液晶表示装置の一例であり、本発明はこの構成に限定されない。
【0110】
図11に示したアクティブマトリクス型液晶表示装置は、分割ビデオ信号を生成する回路群の一部である第2信号入れ替え回路615_3及び第2入れ替えデータ処理回路611bがアクティブマトリクス基板上のソース信号線駆動回路615内に設けられている。なお第2入れ替えデータ処理回路611bはソース信号線駆動回路615内に設けない構成にしても良い。
【0111】
クロック信号(CLK)、スタートパルス信号(SP)等が、制御回路601からソース信号線駆動回路615内のシフトレジスタ回路615_1に入力される。
【0112】
シフトレジスタ回路615_1から分割ビデオ信号をサンプリングするためのサンプリング信号が出力される。出力されたサンプリング信号は同じくソース信号線駆動回路615内のレベルシフト回路615_2に入力され、その振幅を大きくされて出力される。
【0113】
なおレベルシフト回路は必要に応じて用いればよく、必ずしも用いなくても良い。また本実施例においてレベルシフト回路615_2はシフトレジスタ回路615_1と第2入れ替え回路615_3との間に設ける構成としたが、本発明はこの構成に限定されない。シフトレジスタ回路615_1の中にレベルシフト回路615_2が組み込まれている構成にしても良い。
【0114】
レベルシフト回路615_2から出力されたサンプリング信号は、ソース信号線駆動回路615内の第2入れ替え回路615_3に入力される。
【0115】
一方、第1入れ替えデータ処理回路611aから出力された第1入れ替え情報信号が、第2入れ替えデータ処理回路611bに入力される。そして第1入れ替え情報信号によって、第2入れ替えデータ処理回路611bから出力された第2入れ替え信号が、第2入れ替え回路615_3に入力される。
【0116】
また同時に、バッファ回路群609から出力された分割ビデオ信号(Vs1〜Vsm)が、分割ビデオ信号線を介して第2入れ替え回路615_3に入力される。
【0117】
第2入れ替え信号によって、第2入れ替え回路615_3は、m本のソース信号線のそれぞれに入力するべき分割ビデオ信号(Vs1〜Vsm)が入力されている分割ビデオ信号線(Vl1〜Vlm)を1つづつ選択する。そしてサンプリング信号によってm個の分割ビデオ信号(Vs1〜Vsm)をサンプリングし、m個の画像信号として、予め定められたm本のソース信号線にそれぞれ入力する。つまり第1入れ替え信号によってm個の分割ビデオ信号(Vs1〜Vsm)のそれぞれが、どのバッファ回路(609_1〜609_m)に入力されるかに拘わらず、m個のバッファ回路(609_1〜609_m)から出力されたm個の分割ビデオ信号(Vs1〜Vsm)をサンプリングして生成したm個の画像信号を、予め定められているm本のソース信号線にそれぞれ入力する。
【0118】
ソース信号線に入力されたm個の画像信号は所定の画素に入力される。
【0119】
画素部617では、第2入れ替え回路611bに接続されたソース信号線と、ゲート信号線駆動回路616に接続されたゲート信号線とが交差している。そのソース信号線とゲート信号線とに囲まれた領域に、画素の薄膜トランジスタ(画素TFT)と、対向電極と画素電極の間に液晶を挟んだ液晶セルと、保持容量とが設けられている。
【0120】
画素TFTは、ゲート信号線駆動回路からゲート信号線を介して入力される選択信号により動作する。ソース信号線のうち対応するm本のソース信号線にそれぞれ入力されたm個の画像信号は、画素TFTにより選択され、同時に所定の画素電極に書き込まれる。
【0121】
次に、入れ替えデータ回路606について説明する。入れ替えデータ回路606において生成される入れ替えデータ信号が、第1入れ替えデータ処理回路611aに入力されることによって、第1入れ替え信号と第1入れ替え情報信号とが生成される。
【0122】
図10に入れ替えデータ回路606のブロック図を示す。612はカウンタ回路、613はメモリ回路である。メモリ回路613には、どの分割ビデオ信号がどのバッファ回路に入力されるかのデータ、言い換えると、分割ビデオ信号(Vs1〜Vsm)とバッファ回路(609_1〜609_m)との組み合わせのデータ(入れ替えデータ)がq通り記憶されている。
【0123】
この分割ビデオ信号とバッファ回路とのq通りの組み合わせは、それぞれメモリ回路のメモリアドレスの0番地から(q−1)番地に入れ替えデータとして記憶されている。
【0124】
カウンタ回路612は制御回路601から入力された信号によって駆動し、メモリ回路613のメモリアドレスの番地を指定するカウンタ値を決定する。例えばカウンタ値が0だとメモリ回路113のメモリアドレスは0番地が指定され、カウンタ値が1だと1番地が、カウンタ値が2だと2番地が、カウンタ値が(q−1)だと(q−1)番地がそれぞれ指定される。カウンタ値の情報はカウンタ信号としてカウンタ回路612からメモリ回路613に入力される。
【0125】
メモリ回路613に入力されたカウンタ信号によって、メモリアドレスの番地が指定される。そして指定された番地に記憶されている分割ビデオ信号とバッファ回路との組み合わせの情報である入れ替えデータが、入れ替えデータ信号として第1入れ替えデータ処理回路611aに入力される。
【0126】
なお、カウンタ値はある一定の期間ごとにその値が変わってゆく。カウンタ値の値が変わるごとに、カウンタ信号としてメモリ回路613にカウンタ値の情報が伝えられる。そしてこのカウンタ値が変わるまでの期間が、分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間に相当する。
【0127】
カウンタ値が0から(q−1)までの値を一通りとったら、再び0から(q−1)までの値をとっていく。つまりメモリ回路613のメモリアドレスの番地が0番地から(q−1)番地まで一通り指定されたら、再び0番地から(q−1)番地までの指定が開始される。カウンタ値がとる値に特に順番はなく、0から(q−1)までの値を順にとっても良いし、ランダムにとっても良い。
【0128】
また分割ビデオ信号(Vs1〜Vsm)とバッファ回路(609_1〜609_m)との組み合わせのデータである入れ替えデータの数qは大きいほど良い。しかし、分割ビデオ信号とバッファ回路の組み合わせを組み替えない図17で示した従来例に比べて、分割縞を観察者に視認されにくくすることができるぐらいの大きさの数であれば良い
【0129】
またメモリ回路613に記憶される分割ビデオ信号とバッファ回路の組み合わせは、分割ビデオ信号とバッファ回路の組み合わせを組み替えない図17で示した従来例に比べて、分割縞を観察者に視認されにくくすることができる組み合わせであれば何でも良い。乱数や他の関数を利用し、分割ビデオ信号とバッファ回路の組み合わせを設定しても良い。
【0130】
この分割ビデオ信号とバッファ回路の組み合わせはランダムであっても良いが、必ずしもそうである必要はない。分割ビデオ信号とバッファ回路の組み合わせがある一定の規則性を有していても良いことは、実施の形態において説明したとおりである。本発明において重要なのは、分割ビデオ信号とバッファ回路の組み合わせをある期間ごとに変えることによって、分割縞を観察者に視認されにくくすることである。
【0131】
本実施例ではソース信号線駆動回路とゲート信号線駆動回路とを1つづつ設けたが、本発明はこの構成に限定されない。ソース信号線駆動回路を2つ設けても良いし、ゲート信号線駆動回路を2つ設けても良い。
【0132】
なお本発明では分割ビデオ信号とバッファ回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間を分割縞が観察者に視認されにくい程度の長さに設定することが重要である。バッファ回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間は、言い換えるとカウンタ値が変化してから、次にまたカウンタ値が変わるまでの期間である。そしてその期間は、第1入れ替え信号及び第2切り替え信号の有する情報が変化してから、次にまた第1入れ替え信号及び第2切り替え信号の有する情報が変わるまでの期間にも相当する。
【0133】
分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間は短い方が好ましく、より分割縞が観察者に視認されにくくなる。分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間は1/20sec以下であることが望ましい。本実施の形態においては、1フレーム期間ごとに、分割ビデオ信号とバッファ回路の組み合わせが変わるように設定する。
【0134】
本実施例では、実施例1において分割ビデオ信号を形成するための回路群の一部である第2入れ替え回路をソース信号線駆動回路内に形成し、同時にサンプリング回路としての機能を持たせた。しかし本発明はこの構成に限定されない。第2入れ替え回路にサンプリング回路としての機能を持たせず、サンプリング回路を別途ソース信号線駆動回路内に設けても良い。またアクティブマトリクス基板上に第2入れ替え回路をソース信号線駆動回路とは別に形成しても良い。この場合、第2入れ替え回路は外付けの回路としてICチップ上に設けられた分割ビデオ信号を形成するための回路群とアクティブマトリクス基板上に設けられたソース信号線駆動回路との間に設け、ICチップ上に設けられた分割ビデオ信号を形成するための回路群と第2入れ替え回路とがFPCを介して接続されている構成を有していても良い。
【0135】
また本実施例において第2入れ替えデータ処理回路をソース信号線駆動回路内に設けたが、言うまでもなく第2入れ替えデータ処理回路をソース信号線駆動回路とは別に、アクティブマトリクス基板上に形成しても良い。また第1入れ替えデータ処理回路と第2入れ替えデータ処理回路とを一つにまとめてICチップ上に設け、FPCを介してアクティブマトリクス基板上の第2入れ替え回路に第2入れ替え信号を入力する構成にしても良い。
【0136】
また本実施例においては入れ替えデータ信号を第1入れ替えデータ処理回路にのみ入力し、第1入れ替えデータ処理回路から第2入れ替えデータ処理回路に第1入れ替え情報信号が入力される構成になっている。しかし本発明はこの構成に限定されず、入れ替えデータ信号を第1入れ替えデータ処理回路と第2入れ替えデータ処理回路の両方に入力し、第2入れ替えデータ処理回路において、第1入れ替え情報信号からではなく、入れ替えデータ信号から第2入れ替え信号を生成する構成にしても良い。
【0137】
本発明は上記構成によって、特性が異なるバッファ回路から出力された分割ビデオ信号が、他の分割ビデオ信号との間に電位差を有していることによって画面中に明暗による縞(分割縞)が表示されても、ある期間ごとにその分割縞の表示される位置が移動する。そのため画面中に分割縞が表示されても、観察者に視認されにくい。
【0138】
よって、本発明は分割駆動を行う際に、観察者に分割縞が視認されにくい。そしてなおかつ分割駆動することによって、アクティブマトリクス型半導体表示装置の水平方向の画素数を増やしても、ソース信号線駆動回路の駆動周波数を抑えつつ表示画像のチラツキやフリッカを防ぐことができ、高精細、高解像度、多階調の画像の表示が可能になる。
【0139】
なお本実施例は図8〜図11に示した構成に限定されない。ある一定の期間ごとに、複数のバッファ回路と、前記複数のバッファ回路にそれぞれ入力する複数の分割ビデオ信号の組み合わせを変え、そして複数の分割ビデオ信号がサンプリングされて、それぞれ予め定められた特定のソース信号線に入力される構成を有していれば良い。
【0140】
(実施例4)
【0141】
本実施例では、実施例3で示したソース信号線駆動回路の詳しい回路構成について説明する。なお実施例3で示したソース信号線駆動回路は、本実施例で示す構成に限定されない。本実施例では説明を容易にするために、4分割の場合の分割駆動を例にとって説明する。
【0142】
図12に本実施例のソース信号線駆動回路の回路図を示す。615_1はシフトレジスタ回路、615_2はレベルシフト回路、615_3は第2入れ替え回路、611bは第2入れ替えデータ処理回路を示している。
【0143】
クロック信号CLK、スタートパルス信号SP、駆動方向切り替え信号SL/Rは、それぞれ図に示した配線からシフトレジスタ回路615_1に入力される。
【0144】
分割ビデオ信号は分割ビデオ信号線616を介して第2入れ替え回路615_3に入力される。4分割の分割駆動なので、分割ビデオ信号線616は4本存在する。
【0145】
また第1入れ替え情報信号が第2入れ替えデータ処理回路611bに入力され、第2入れ替え信号が出力される。出力された第2入れ替え信号は、第2入れ替え回路615_3が有するNAND回路619に入力される。そして同時にレベルシフト回路615_2から出力されたサンプリング信号がNAND回路619に入力される。
【0146】
NAND回路619に入力された第2入れ替え信号及びサンプリング信号によって、分割ビデオ信号線の1つが選択され、前記分割ビデオ信号線に入力されている分割ビデオ信号がサンプリングされる。そしてサンプリングされた分割ビデオ信号は、画像信号としてソース信号線に入力される。具体的には、分割ビデオ信号は第2入れ替え回路615_3が有するアナログスイッチ617によってサンプリングされ、画像信号として対応するソース信号線618_1〜618_4に同時にそれぞれ入力される。
【0147】
上記動作を繰り返すことによって、全てのソース信号線に画像信号が入力される。
【0148】
なお、本実施例において用いられるアナログスイッチ617及びレベルシフト回路615_2は、図7に示した構成を有している。しかし本実施例はこの構成に限定されないのは言うまでもない。
【0149】
(実施例5)
本実施例では本発明の構成を、デジタル駆動のアクティブマトリクス型液晶表示装置に用いた例について説明する。なおここでは、m分割で分割駆動する場合について説明する。
【0150】
図13に本実施例の分割ビデオ信号を生成する回路群のブロック図を示す。701は制御回路、702はA/D変換回路、703はγ補正回路、705は分割回路、706は入れ替えデータ回路を示している。
【0151】
Hsync信号とVsync信号とが制御回路701に入力される。そして制御回路701からソース信号線駆動回路を駆動するクロック信号(CK)、スタートパルス信号(SP)等がソース信号線駆動回路に入力される。またさらに制御回路701から、A/D変換回路702、γ補正回路703、分割回路705、入れ替えデータ回路706に、それぞれ各回路を駆動する信号が入力されている。
【0152】
画像情報を有するアナログのビデオ信号が、A/D変換回路702に入力される。入力されたアナログのビデオ信号は、デジタルのビデオ信号に変換され、γ補正回路703に入力される。γ補正回路703に入力されたデジタルのビデオ信号は、γ補正されて分割回路705に入力される。
【0153】
入力されたデジタルのビデオ信号は、分割回路705においてシリアル−パラレル変換され、分割駆動の分割数分に分割された分割ビデオ信号に変換される。m分割の分割駆動の場合、デジタルのビデオ信号はm個の分割ビデオ信号に変換されることになる。sビット(sは正の整数)のデジタル駆動の場合、このm個の分割ビデオ信号の一つ一つは、D0からDSのs個のデジタル分割ビデオ信号からなっている。
【0154】
m個の分割ビデオ信号は、第1入れ替え回路708に入力される。図14に点線で囲った部分707の詳しいブロック図を示す。708は第1入れ替え回路、709はバッファ回路群、711は入れ替えデータ処理回路である。バッファ回路群709は少なくともm個のバッファ回路(709_1〜709_m)を有している。
【0155】
第1入れ替え回路708は、入力された分割ビデオ信号(Vs1〜Vsm)を、入れ替えデータ処理回路711から入力される第1入れ替え信号によって、バッファ回路(709_1〜709_m)にそれぞれ入力する。その際、入力するm個の分割ビデオ信号(Vs1〜Vsm)と、m個のバッファ回路(709_1〜709_m)とは一対一で対応している。そしてm個の分割ビデオ信号のうちのどの分割ビデオ信号が、m個のバッファ回路のうちのどのバッファ回路に入力されるかが、入れ替えデータ処理回路711から入力される第1入れ替え信号によって決められる。
【0156】
バッファ回路(709_1〜709_m)に入力されたm個の分割ビデオ信号(Vs1〜Vsm)は、各バッファ回路において緩衝増幅され、ソース信号線駆動回路が有するラッチ回路1 801−2に入力される。
【0157】
図15は、本実施例のアクティブマトリクス型液晶表示装置の概略ブロック図である。801はソース信号線駆動回路であり、802はゲート信号線駆動回路である。803は画素部である。
【0158】
ソース信号線駆動回路801は、シフトレジスタ回路801−1、ラッチ回路1(801−2)、ラッチ回路2(801−3)、セレクタ回路1(801−4)、D/A変換回路801−5、セレクタ回路2(801−6)を有している。その他、バッファ回路やレベルシフト回路(いずれも図示せず)を有していても良い。また、DAC801−5にレベルシフト回路が含まれていても良い。
【0159】
本実施例ではソース信号線駆動回路とゲート信号線駆動回路とを1つづつ設けたが、本発明はこの構成に限定されない。ソース信号線駆動回路を2つ設けても良いし、ゲート信号線駆動回路を2つ設けても良い。
【0160】
またゲート信号線駆動回路802は、シフトレジスタ回路、バッファ回路(いずれも図示せず)を有している。また、レベルシフト回路を有していても良い。
【0161】
画素部803は、複数の画素を有している。各画素には画素TFTが配置されており、各画素TFTのソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている。また、各画素TFTのドレイン領域には画素電極が電気的に接続されている。各画素TFTは、各画素TFTに電気的に接続された画素電極への映像信号(アナログ信号)の供給を制御している。各画素電極に映像信号(アナログ信号)が供給され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。
【0162】
ソース信号線側駆動回路801の動作について説明する。シフトレジスタ回路801−1にクロック信号(CK)、スタートパルス(SP)が入力される。シフトレジスタ回路801−1は、これらのクロック信号(CK)およびスタートパルス(SP)に基づきタイミング信号を順に発生させ、ラッチ回路1(801−2)へタイミング信号を順次供給する。
【0163】
ラッチ回路1(801−2)は、それぞれsビットのデジタル分割ビデオ信号からなるm個の分割ビデオ信号を処理するラッチ回路を有している。ラッチ回路1(801−2)は、前記タイミング信号が入力されると、図13に示したバッファ回路709から供給される分割ビデオ信号を、m個づつ順次取り込み、保持する。
【0164】
ラッチ回路1(801−2)の全てのステージのラッチ回路に分割ビデオ信号の書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、ラッチ回路1(801−2)の中で一番左側のステージのラッチ回路に分割ビデオ信号の書き込みが開始される時点から、一番右側のステージのラッチ回路に分割ビデオ信号の書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【0165】
1ライン期間の終了後、ラッチ回路2(801−3)にラッチシグナル(Latch Signal)が供給される。この瞬間、ラッチ回路1(801−2)に書き込まれ保持されている分割ビデオ信号は、ラッチ回路2(801−3)に一斉に送出され、ラッチ回路2(801−3)の全ステージのラッチ回路に書き込まれ、保持される。
【0166】
分割ビデオ信号をラッチ回路2(801−3)に送出し終えたラッチ回路1(801−2)には、シフトレジスタ回路801−1からのタイミング信号に基づき、再びバッファ回路709から分割ビデオ信号線を介して供給される分割ビデオ信号の書き込みが、m個づつ順次行われる。
【0167】
この2順目の1ライン期間中には、ラッチ回路2(801−3)に書き込まれ、保持されている分割ビデオ信号が、セレクタ回路1(801−4)によって順次選択され、D/A変換回路(DAC)801−5に供給される。
【0168】
セレクタ回路801−4で選択された分割ビデオ信号がDAC801−5に供給される。
【0169】
DAC801−5は、デジタルの分割ビデオ信号をm個のアナログの分割ビデオ信号に変換し、セレクタ回路2(801−6)によって選択されるソース信号線に順次供給する。
【0170】
本実施例では、セレクタ回路2(801−6)には、入れ替えデータ処理回路711から第2入れ替え信号が入力されている。セレクタ回路1(801−4)は、入れ替えデータ処理回路711から入力される第2入れ替え信号によって、DAC801−5から出力されたm個のアナログの分割ビデオ信号をそれぞれ特定のソース信号線に入力する。つまり第1入れ替え信号によってm個の分割ビデオ信号(Vs1〜Vsm)のそれぞれが、どのバッファ回路(709_1〜709_m)に入力されるかに拘わらず、DAC801−5から出力されたm個のアナログの分割ビデオ信号(Vs1〜Vsm)を、予め定められているm本のソース信号線にそれぞれ入力する。
【0171】
第1入れ替え信号と第2入れ替え信号は、入れ替えデータ処理回路711に入れ替えデータ信号が入力されることによって生成される。入れ替えデータ信号は入れ替えデータ回路706において生成される。なお本実施例における入れ替えデータ回路706の動作については、実施の形態において上述したアナログ駆動の場合の入れ替えデータ回路の動作と同じである。
【0172】
ソース信号線に供給されるアナログの分割ビデオ信号は、ソース信号線に接続されている画素部の画素TFTのソース領域に供給される。
【0173】
ゲート信号線駆動回路802においては、シフトレジスタ(図示せず)からのタイミング信号がバッファ回路(図示せず)に供給され、対応するゲート信号線(走査線)に供給される。ゲート信号線には、1ライン分の画素TFTのゲート電極が接続されており、1ライン分全ての画素TFTを同時にONにしなくてはならないので、バッファ回路には電流容量の大きなものが用いられる。
【0174】
このように、ゲート信号線駆動回路802からの選択信号によって対応する画素TFTのスイッチングが行われ、ソース信号線駆動回路からのアナログの分割ビデオ信号が画素TFTに供給され、液晶分子が駆動される。
【0175】
本発明は上記構成によって、特性が異なるバッファ回路、及びソース信号線駆動回路が有するD/A変換回路から出力された分割ビデオ信号が、他の分割ビデオ信号との間に電位差を有していることによって画面中に明暗による縞(分割縞)が表示されても、ある期間ごとにその分割縞の表示される位置が移動する。そのため画面中に分割縞が表示されても、観察者に視認されにくい。
【0176】
なお本発明では分割ビデオ信号とバッファ回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間を分割縞が観察者に視認されにくい程度の長さに設定することが重要である。バッファ回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間は、言い換えるとカウンタ値が変化してから、次にまたカウンタ値が変わるまでの期間である。そしてその期間は、第1入れ替え信号及び第2切り替え信号の有する情報が変化してから、次にまた第1入れ替え信号及び第2切り替え信号の有する情報が変わるまでの期間にも相当する。
【0177】
分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間は短い方が好ましく、より分割縞が観察者に視認されにくくなる。分割ビデオ信号とバッファ回路の組み合わせが変わるまでの期間は1/20sec以下であることが望ましい。本実施の形態においては、1フレーム期間ごとに、分割ビデオ信号とバッファ回路の組み合わせが変わるように設定する。
【0178】
よって、本発明は分割駆動を行う際に、観察者に分割縞が視認されにくい。そしてなおかつ分割駆動することによって、アクティブマトリクス型半導体表示装置の水平方向の画素数を増やしても、ソース信号線駆動回路の駆動周波数を抑えつつ表示画像のチラツキやフリッカを防ぐことができ、高精細、高解像度、多階調の画像の表示が可能になる。
【0179】
なお本発明は図13〜図15に示した構成に限定されない。ある一定の期間ごとに、複数のバッファ回路と、前記複数のバッファ回路にそれぞれ入力する複数の分割ビデオ信号の組み合わせを、任意に組み替え、そして複数の分割ビデオ信号がサンプリングされてそれぞれ対応するソース信号線に入力される構成を有していれば良い。
【0180】
(実施例6)
実施例1〜5に示した構造を有するアクティブマトリクス基板を用い、アクティブマトリクス型液晶表示装置を形成した例を図16に示す。図16はアクティブマトリクス型液晶表示装置のディスプレイに相当する部位であり、液晶パネルとも呼ばれる。なお本実施例では液晶パネルのFPCとの貼り合わせの部分について説明するため、便宜上シール材やセル構成部は図示しなかった。
【0181】
図16において、8001はアクティブマトリクス基板であり、アクティブマトリクス基板8001上に複数のTFTが形成されている。これらのTFTは基板上に画素部8002、ゲート信号線駆動回路8003、ソース信号線駆動回路8004を構成する。その様なアクティブマトリクス基板に対して対向基板8006が貼り合わされる。アクティブマトリクス基板と対向基板8006との間には液晶(図示せず)が挟持される。
【0182】
また、図16に示す構成では、アクティブマトリクス基板8001の側面と対向基板8006の側面とをある1辺を除いて全てそろえることが望ましい。こうすることで大版基板からの多面取り数を効率良く増やすことができる。また、前述の一辺では、対向基板8006の一部を除去してアクティブマトリクス基板8001の一部を露出させ、そこにFPC(フレキシブル・プリント・サーキット)8007を取り付ける。FPC8007を介してICチップ上に設けられた本発明の分割ビデオ信号を生成する回路群とアクティブマトリクス基板8001のゲート信号線駆動回路8003、ソース信号線駆動回路8004とを接続する。
【0183】
(実施例7)
本実施例においては、本発明の半導体表示装置の1つであるアクティブマトリクス型液晶表示装置の作製方法例を図18〜図22を用いて説明する。ここでは画素部の画素TFTと、画素部の周辺に設けられる駆動回路(ソース信号線駆動回路、ゲート信号線駆動回路、D/A変換回路等)のTFTを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路ではシフトレジスタ回路、バッファ回路、D/A変換回路などの基本回路であるCMOS回路と、nチャネル型TFTとを図示することにする。
【0184】
図18(A)において、基板(アクティブマトリクス基板)6001には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも10〜20℃程度低い温度であらかじめ熱処理しておいても良い。この基板6001のTFTを形成する表面には、基板6001からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜6002を形成する。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜を100nm、同様にSiH4、N2Oから作製される酸化窒化シリコン膜を200nmの厚さに積層形成する。
【0185】
次に、20〜150nm(好ましくは30〜80nm)の厚さで非晶質構造を有する半導体膜6003aを、プラズマCVD法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマCVD法で非晶質シリコン膜を55nmの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜6002と非晶質シリコン膜6003aとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するTFTの特性バラツキやしきい値電圧の変動を低減させることができる。(図18(A))
【0186】
そして、公知の結晶化技術を使用して非晶質シリコン膜6003aから結晶質シリコン膜6003bを形成する。例えば、レーザー結晶化法や熱結晶化法(固相成長法)を適用すれば良い。レーザー結晶化の際に、連続発光エキシマレーザーを用いても良い。ここでは、特開平7−130652号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜6003bを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、400〜500℃で1時間程度の熱処理を行い、含有水素量を5atomic%以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ(本実施例では55nm)よりも1〜15%程度減少した。(図18(B))
【0187】
そして、結晶質シリコン膜6003bを島状に分割して、島状半導体層6004〜6007を形成する。その後、プラズマCVD法またはスパッタ法により50〜100nmの厚さの酸化シリコン膜によるマスク層6008を形成する。(図18(C))
【0188】
そしてレジストマスク6009を設け、nチャネル型TFTを形成する島状半導体層6005〜6007の全面にしきい値電圧を制御する目的で1×1016〜5×1017atoms/cm3程度の濃度でp型を付与する不純物元素としてボロン(B)を添加した。ボロン(B)の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン(B)添加は必ずしも必要でないが、ボロン(B)を添加した半導体層6010〜6012はnチャネル型TFTのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。(図18(D))
【0189】
駆動回路のnチャネル型TFTのLDD領域を形成するために、n型を付与する不純物元素を島状半導体層6010、6011に選択的に添加する。そのため、あらかじめレジストマスク6013〜6016を形成した。n型を付与する不純物元素としては、リン(P)や砒素(As)を用いれば良く、ここではリン(P)を添加すべく、フォスフィン(PH3)を用いたイオンドープ法を適用した。形成された不純物領域6017、6018のリン(P)濃度は2×1016〜5×1019atoms/cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域6017〜6019に含まれるn型を付与する不純物元素の濃度を(n-)と表す。また、不純物領域6019は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン(P)を添加した。(図19(A))
【0190】
次に、マスク層6008をフッ酸などにより除去して、図18(D)と図19(A)で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で500〜600℃で1〜4時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、KrFエキシマレーザー光(波長248nm)を用い、線状ビームを形成して、発振周波数5〜300Hz、エネルギー密度100〜500mJ/cm2として線状ビームのオーバーラップ割合を50〜90%として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。また連続発光エキシマレーザーを用いて活性化を行っても良い。
【0191】
そして、ゲート絶縁膜6020をプラズマCVD法またはスパッタ法を用いて10〜150nmの厚さでシリコンを含む絶縁膜で形成する。例えば、120nmの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。(図19(B))
【0192】
次に、ゲート電極を形成するために第1の導電層を成膜する。この第1の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層(A)6021と金属膜から成る導電層(B)6022とを積層させた。導電層(B)6022はタンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜(代表的にはMo−W合金膜、Mo−Ta合金膜)で形成すれば良く、導電層(A)6021は窒化タンタル(TaN)、窒化タングステン(WN)、窒化チタン(TiN)膜、窒化モリブデン(MoN)で形成する。また、導電層(A)6021は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層(B)は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては30ppm以下とすると良かった。例えば、タングステン(W)は酸素濃度を30ppm以下とすることで20μΩcm以下の比抵抗値を実現することができた。
【0193】
導電層(A)6021は10〜50nm(好ましくは20〜30nm)とし、導電層(B)6022は200〜400nm(好ましくは250〜350nm)とすれば良い。本実施例では、導電層(A)6021に30nmの厚さの窒化タンタル膜を、導電層(B)6022には350nmのTa膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのArに適量のXeやKrを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層(A)6021の下に2〜20nm程度の厚さでリン(P)をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層(A)または導電層(B)が微量に含有するアルカリ金属元素がゲート絶縁膜6020に拡散するのを防ぐことができる。(図19(C))
【0194】
次に、レジストマスク6023〜6027を形成し、導電層(A)6021と導電層(B)6022とを一括でエッチングしてゲート電極6028〜6031と容量配線6032を形成する。ゲート電極6028〜6031と容量配線6032は、導電層(A)から成る6028a〜6032aと、導電層(B)から成る6028b〜6032bとが一体として形成されている。この時、駆動回路に形成するゲート電極6029、6030は不純物領域6017、6018の一部と、ゲート絶縁膜6020を介して重なるように形成する。(図19(D))
【0195】
次いで、駆動回路のpチャネル型TFTのソース領域およびドレイン領域を形成するために、p型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極6028をマスクとして、自己整合的に不純物領域を形成する。このとき、nチャネル型TFTが形成される領域はレジストマスク6033で被覆しておく。そして、ジボラン(B2H6)を用いたイオンドープ法で不純物領域6034を形成した。この領域のボロン(B)濃度は3×1020〜3×1021atoms/cm3となるようにする。本明細書中では、ここで形成された不純物領域6034に含まれるp型を付与する不純物元素の濃度を(p+)と表す。(図20(A))
【0196】
次に、nチャネル型TFTにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク6035〜6037を形成し、n型を付与する不純物元素が添加して不純物領域6038〜6042を形成した。これは、フォスフィン(PH3)を用いたイオンドープ法で行い、この領域のリン(P)濃度を1×1020〜1×1021atoms/cm3とした。本明細書中では、ここで形成された不純物領域6038〜6042に含まれるn型を付与する不純物元素の濃度を(n+)と表す。(図20(B))
【0197】
不純物領域6038〜6042には、既に前工程で添加されたリン(P)またはボロン(B)が含まれているが、それに比して十分に高い濃度でリン(P)が添加されるので、前工程で添加されたリン(P)またはボロン(B)の影響は考えなくても良い。また、不純物領域6038に添加されたリン(P)濃度は図20(A)で添加されたボロン(B)濃度の1/2〜1/3なのでp型の導電性が確保され、TFTの特性に何ら影響を与えることはなかった。
【0198】
そして、画素部のnチャネル型TFTのLDD領域を形成するためのn型を付与する不純物添加の工程を行った。ここではゲート電極6031をマスクとして自己整合的にn型を付与する不純物元素をイオンドープ法で添加した。添加するリン(P)の濃度は1×1016〜5×1018atoms/cm3であり、図19(A)および図20(A)と図20(B)で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域6043、6044のみが形成される。本明細書中では、この不純物領域6043、6044に含まれるn型を付与する不純物元素の濃度を(n--)と表す。(図20(C))
【0199】
その後、それぞれの濃度で添加されたn型またはp型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜800℃、代表的には500〜600℃で行うものであり、本実施例では550℃で4時間の熱処理を行った。また、基板6001に石英基板のような耐熱性を有するものを使用した場合には、800℃で1時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【0200】
この熱処理において、ゲート電極6028〜6031と容量配線6032形成する金属膜6028b〜6032bにおいて、表面から5〜80nmの厚さで導電層(C)6028c〜6032cが形成される。例えば、導電層(B)6028b〜6032bがタングステン(W)の場合には窒化タングステン(WN)が形成され、タンタル(Ta)の場合には窒化タンタル(TaN)を形成することができる。本発明では、シリコン(Si)膜とWN膜とW膜とを積層したもの、W膜とSiを有するW膜とを積層したもの、W膜とSiを有するW膜とSiとを積層したもの、Moを有するWの膜、またはMoを有するTaの膜を用いてゲート電極としても良い。また、導電層(C)6028c〜6032cは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極6028〜6031を晒しても同様に形成することができる。さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素、プラズマ化した水素を用いる)を行っても良い。
【0201】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもTFTを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン(P)によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン(P)の濃度は図20(B)で形成した不純物領域(n+)と同程度であり、ここで実施される活性化工程の熱処理により、nチャネル型TFTおよびpチャネル型TFTのチャネル形成領域から触媒元素をゲッタリングをすることができた。(図20(D))
【0202】
活性化および水素化の工程が終了したら、ゲート配線とする第2の導電膜を形成する。この第2の導電膜は低抵抗材料であるアルミニウム(Al)や銅(Cu)を主成分とする導電層(D)と、にチタン(Ti)やタンタル(Ta)、タングステン(W)、モリブデン(Mo)から成る導電層(E)とで形成すると良い。本実施例では、チタン(Ti)を0.1〜2重量%含むアルミニウム(Al)膜を導電層(D)6045とし、チタン(Ti)膜を導電層(E)6046として形成した。導電層(D)6045は200〜400nm(好ましくは250〜350nm)とすれば良く、導電層(E)6046は50〜200nm(好ましくは100〜150nm)で形成すれば良い。(図21(A))
【0203】
そして、ゲート電極に接続するゲート配線を形成するために導電層(E)6046と導電層(D)6045とをエッチング処理して、ゲート配線6047、6048と容量配線6049を形成した。エッチング処理は最初にSiCl4とCl2とBCl3との混合ガスを用いたドライエッチング法で導電層(E)の表面から導電層(D)の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層(D)を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。(図21(B))
【0204】
第1の層間絶縁膜6050は500〜1500nmの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線6051〜6054と、ドレイン配線6055〜6058を形成する。図示していないが、本実施例ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の積層膜とした。
【0205】
次に、パッシベーション膜6059として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を50〜500nm(代表的には100〜300nm)の厚さで形成する。この状態で水素化処理を行うとTFTの特性向上に対して好ましい結果が得られた。例えば、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜6059に開口部を形成しておいても良い。(図21(C))
【0206】
その後、有機樹脂からなる第2の層間絶縁膜6060を1.0〜1.5μmの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、300℃で焼成して形成した。そして、第2の層間絶縁膜6060及びパッシベーション膜6059にドレイン配線6058に達するコンタクトホールを形成し、画素電極6061、6062を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ(ITO)膜を100nmの厚さにスパッタ法で形成した。(図22)
【0207】
こうして同一基板上に、駆動回路のTFTと画素部の画素TFTとを有した基板を完成させることができた。駆動回路にはpチャネル型TFT6101、第1のnチャネル型TFT6102、第2のnチャネル型TFT6103、画素部には画素TFT6104、保持容量6105が形成された。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【0208】
駆動回路のpチャネル型TFT6101には、島状半導体層6004にチャネル形成領域6106、ソース領域6107a、6107b、ドレイン領域6108a、6108bを有している。第1のnチャネル型TFT6102には、島状半導体層6005にチャネル形成領域6109、ゲート電極6029と重なるLDD領域6110(以降、このようなLDD領域をLovと記す)、ソース領域6111、ドレイン領域6112を有している。このLov領域のチャネル長方向の長さは0.5〜3.0μm、好ましくは1.0〜1.5μmとした。第2のnチャネル型TFT6103には、島状半導体層6006にチャネル形成領域6113、LDD領域6114、6115、ソース領域6116、ドレイン領域6117を有している。このLDD領域はLov領域とゲート電極6030と重ならないLDD領域(以降、このようなLDD領域をLoffと記す)とが形成され、このLoff領域のチャネル長方向の長さは0.3〜2.0μm、好ましくは0.5〜1.5μmである。画素TFT6104には、島状半導体層6007にチャネル形成領域6118、6119、Loff領域6120〜6123、ソースまたはドレイン領域6124〜6126を有している。Loff領域のチャネル長方向の長さは0.5〜3.0μm、好ましくは1.5〜2.5μmである。さらに、容量配線6032、6049と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素TFT6104のドレイン領域6126に接続し、n型を付与する不純物元素が添加された半導体層6127とから保持容量6105が形成されている。図22では画素TFT6104をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【0209】
以上の様に本実施例では、画素TFTおよび駆動回路が要求する仕様に応じて各回路を構成するTFTの構造を最適化し、半導体表示装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりLDD領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部(画面サイズ)が4インチクラス以上の表示装置にも適用することができる。
【0210】
なお、本実施例においては透過型の液晶パネルについて説明した。しかし、本発明はこれに限定されるわけではなく、反射型の液晶パネルにも用いることができる。
【0211】
(実施例8)
本実施例では、本発明を用いて発光装置を作製した例について説明する。
【0212】
発光装置は、液晶表示装置と異なり自発光型である。発光素子は一対の電極(陽極と陰極)の間に有機化合物を含む層(以下、有機化合物層と記す)が挟まれた構造となっているが、有機化合物層は通常、積層構造となっている。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層/発光層/電子輸送層」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在、研究開発が進められている発光装置は殆どこの構造を採用している。
【0213】
発光素子は、電場を加えることで発生するルミネッセンス(Electro Luminescence)が得られると、陽極層と、有機化合物層と、陰極層とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光(蛍光)と三重項励起状態から基底状態に戻る際の発光(リン光)とがあるが、本発明の発光装置は、どちらの発光を用いていても良い。
【0214】
図23(A)は本発明を用いた発光装置の上面図である。図23(A)において、4010は基板、4011は画素部、4012はソース信号線駆動回路、4013はゲート信号線駆動回路であり、それぞれの駆動回路は配線4014〜4016を経てFPC4017に至り、本発明の分割ビデオ信号を生成する回路群へと接続される。
【0215】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材6000、シーリング材(ハウジング材ともいう)7000、密封材(第2のシーリング材)7001が設けられている。
【0216】
また、図23(B)は本実施例の発光装置の断面構造であり、基板4010、下地膜4021の上に駆動回路用TFT(但し、ここではnチャネル型TFTとpチャネル型TFTを組み合わせたCMOS回路を図示している)4022及び画素部用TFT4023(但し、ここでは発光素子への電流を制御するTFTだけ図示している。)が形成されている。これらのTFTは公知の構造(トップゲート構造またはボトムゲート構造)を用いれば良い。
【0217】
駆動回路用TFT4022、画素部用TFT4023が完成したら、樹脂材料でなる層間絶縁膜(平坦化膜)4026の上に画素部用TFT4023のドレインと電気的に接続する透明導電膜でなる画素電極4027を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物(ITOと呼ばれる)または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極4027を形成したら、絶縁膜4028を形成し、画素電極4027上に開口部を形成する。
【0218】
次に、有機化合物層4029を形成する。有機化合物層4029は電場を加えることで発生するルミネッセンスが得られる公知の有機化合物材料(正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層)を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、有機化合物材料には低分子系材料と高分子系(ポリマー系)材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【0219】
本実施例では、シャドーマスクを用いて蒸着法により有機化合物層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層(赤色発光層、緑色発光層及び青色発光層)を形成することで、カラー表示が可能となる。その他にも、色変換層(CCM)とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光の発光装置とすることもできる。
【0220】
有機化合物層4029を形成したら、その上に陰極4030を形成する。陰極4030と有機化合物層4029の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で有機化合物層4029と陰極4030を連続成膜するか、有機化合物層4029を不活性雰囲気で形成し、大気解放しないで陰極4030を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。
【0221】
なお、本実施例では陰極4030として、LiF(フッ化リチウム)膜とAl(アルミニウム)膜の積層構造を用いる。具体的には有機化合物層4029上に蒸着法で1nm厚のLiF(フッ化リチウム)膜を形成し、その上に300nm厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるMgAg電極を用いても良い。そして陰極4030は4031で示される領域において配線4016に接続される。配線4016は陰極4030に所定の電圧を与えるための電源供給線であり、導電性ペースト材料4032を介してFPC4017に接続される。
【0222】
4031に示された領域において陰極4030と配線4016とを電気的に接続するために、層間絶縁膜4026及び絶縁膜4028にコンタクトホールを形成する必要がある。これらは層間絶縁膜4026のエッチング時(画素電極用コンタクトホールの形成時)や絶縁膜4028のエッチング時(有機化合物層形成前の開口部の形成時)に形成しておけば良い。また、絶縁膜4028をエッチングする際に、層間絶縁膜4026まで一括でエッチングしても良い。この場合、層間絶縁膜4026と絶縁膜4028が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【0223】
このようにして形成された発光素子の表面を覆って、パッシベーション膜6003、充填材6004、カバー材6000が形成される。
【0224】
さらに、発光素子部を囲むようにして、カバー材6000と基板4010の内側にシーリング材7000が設けられ、さらにシーリング材7000の外側には密封材(第2のシーリング材)7001が形成される。
【0225】
このとき、この充填材6004は、カバー材6000を接着するための接着剤としても機能する。充填材6004としては、PVC(ポリビニルクロライド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。この充填材6004の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【0226】
また、充填材6004の中にスペーサーを含有させてもよい。このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【0227】
スペーサーを設けた場合、パッシベーション膜6003はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【0228】
また、カバー材6000としては、ガラス板、アルミニウム板、ステンレス板、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材6004としてPVBやEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【0229】
但し、発光素子からの発光方向(光の放射方向)によっては、カバー材6000が透光性を有する必要がある。
【0230】
また、配線4016はシーリング材7000および密封材7001と基板4010との隙間を通ってFPC4017に電気的に接続される。なお、ここでは配線4016について説明したが、他の配線4014、4015も同様にしてシーリング材7000および密封材7001の下を通ってFPC4017に電気的に接続される。
【0231】
なお本実施例では、充填材6004を設けてからカバー材6000を接着し、充填材6004の側面(露呈面)を覆うようにシーリング材7000を取り付けているが、カバー材6000及びシーリング材7000を取り付けてから、充填材6004を設けても良い。この場合、基板4010、カバー材6000及びシーリング材7000で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態(10-2Torr以下)にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【0232】
(実施例9)
本実施例では、本発明を用いて実施例8とは異なる形態の発光装置を作製した例について、図24(A)、24(B)を用いて説明する。図23(A)、23(B)と同じ番号のものは同じ部分を指しているので説明は省略する。
【0233】
図24(A)は本実施例の発光装置の上面図であり、図24(A)をA-A'で切断した断面図を図24(B)に示す。
【0234】
実施例8に従って、発光素子の表面を覆ってパッシベーション膜6003までを形成する。
【0235】
さらに、発光素子を覆うようにして充填材6004を設ける。この充填材6004は、カバー材6000を接着するための接着剤としても機能する。充填材6004としては、PVC(ポリビニルクロライド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。この充填材6004の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【0236】
また、充填材6004の中にスペーサーを含有させてもよい。このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【0237】
スペーサーを設けた場合、パッシベーション膜6003はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【0238】
また、カバー材6000としては、ガラス板、アルミニウム板、ステンレス板、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材6004としてPVBやEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【0239】
但し、発光素子からの発光方向(光の放射方向)によっては、カバー材6000が透光性を有する必要がある。
【0240】
次に、充填材6004を用いてカバー材6000を接着した後、充填材6004の側面(露呈面)を覆うようにフレーム材6001を取り付ける。フレーム材6001はシーリング材(接着剤として機能する)6002によって接着される。このとき、シーリング材6002としては、光硬化性樹脂を用いるのが好ましいが、有機化合物層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材6002はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材6002の内部に乾燥剤を添加してあっても良い。
【0241】
また、配線4016はシーリング材6002と基板4010との隙間を通ってFPC4017に電気的に接続される。なお、ここでは配線4016について説明したが、他の配線4014、4015も同様にしてシーリング材6002の下を通ってFPC4017に電気的に接続される。FPCを介して配線4014、4015、4016が本発明の分割ビデオ信号を生成する回路群と接続している。
【0242】
なお本実施例では、充填材6004を設けてからカバー材6000を接着し、充填材6004の側面(露呈面)を覆うようにフレーム材6001を取り付けているが、カバー材6000及びフレーム材6001を取り付けてから、充填材6004を設けても良い。この場合、基板4010、カバー材6000及びフレーム材6001で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態(10-2Torr以下)にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【0243】
(実施例10)
ここで表示パネルにおける画素部のさらに詳細な断面構造を図25に、上面構造を図26(A)に、回路図を図26(B)に示す。図25、図26(A)及び図26(B)では共通の符号を用いるので互いに参照すれば良い。
【0244】
図25において、基板3501上に設けられたスイッチング用TFT3502は公知の方法で作製されたNチャネル型TFTを用いて形成される。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのTFTが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、Pチャネル型TFTを用いて形成しても構わない。
【0245】
また、電流制御用TFT3503は公知の方法で作製されたNチャネル型TFTを用いて形成される。このとき、スイッチング用TFT3502のドレイン配線35は配線36によって電流制御用TFTのゲート電極37に電気的に接続されている。また、38で示される配線は、スイッチング用TFT3502のゲート電極39a、39bを電気的に接続するゲート配線である。
【0246】
電流制御用TFTは発光素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用TFTのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにLDD領域を設ける本発明の構造は極めて有効である。
【0247】
また、本実施例では電流制御用TFT3503をシングルゲート構造で図示しているが、複数のTFTを直列につなげたマルチゲート構造としても良い。さらに、複数のTFTを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【0248】
また、図26(A)に示すように、電流制御用TFT3503のゲート電極37となる配線は3504で示される領域で、電流制御用TFT3503のドレイン配線40と絶縁膜を介して重なる。このとき、3504で示される領域ではコンデンサが形成される。このコンデンサ3504は電流制御用TFT3503のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線40は電流供給線(電源線)3506に接続され、常に一定の電圧が加えられている。
【0249】
スイッチング用TFT3502及び電流制御用TFT3503の上には第1パッシベーション膜41が設けられ、その上に樹脂絶縁膜でなる平坦化膜42が形成される。平坦化膜42を用いてTFTによる段差を平坦化することは非常に重要である。後に形成される有機化合物層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、有機化合物層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【0250】
また、43は反射性の高い導電膜でなる画素電極(発光素子の陰極)であり、電流制御用TFT3503のドレインに電気的に接続される。画素電極43としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【0251】
また、絶縁膜(好ましくは樹脂)で形成されたバンク44a、44bにより形成された溝(画素に相当する)の中に発光層45が形成される。なお、ここでは一画素しか図示していないが、R(赤)、G(緑)、B(青)の各色に対応した発光層を作り分けても良い。発光層とする有機化合物材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン(PPV)系、ポリビニルカルバゾール(PVK)系、ポリフルオレン系などが挙げられる。
【0252】
なお、PPV系有機化合物材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平10−92576号公報に記載されたような材料を用いれば良い。
【0253】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は30〜150nm(好ましくは40〜100nm)とすれば良い。
【0254】
但し、以上の例は発光層として用いることのできる有機化合物材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて有機化合物層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い。
【0255】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機化合物材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの電場を加えることで発生するルミネッセンスが得られる有機化合物材料や無機材料は公知の材料を用いることができる。
【0256】
本実施例では発光層45の上にPEDOT(ポリチオフェン)またはPAni(ポリアニリン)でなる正孔注入層46を設けた積層構造の有機化合物層としている。そして、正孔注入層46の上には透明導電膜でなる陽極47が設けられる。本実施例の場合、発光層45で生成された光は上面側に向かって(TFTの上方に向かって)放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【0257】
陽極47まで形成された時点で発光素子3505が完成する。なお、ここでいう発光素子3505は、画素電極(陰極)43、発光層45、正孔注入層46及び陽極47で形成されたコンデンサを指す。図26(A)に示すように画素電極43は画素の面積にほぼ一致するため、画素全体が発光素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【0258】
ところで、本実施例では、陽極47の上にさらに第2パッシベーション膜48を設けている。第2パッシベーション膜48としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部と発光素子とを遮断することであり、有機化合物材料の酸化による劣化を防ぐ意味と、有機化合物材料からの脱ガスを抑える意味との両方を併せ持つ。これにより発光装置の信頼性が高められる。
【0259】
以上のように本発明の表示パネルは図25のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電流制御用TFTとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な表示パネルが得られる。
【0260】
(実施例11)
本実施例では、実施例10に示した画素部において、発光素子3505の構造を反転させた構造について説明する。説明には図27を用いる。なお、図25の構造と異なる点は発光素子の部分と電流制御用TFTだけであるので、その他の説明は省略することとする。
【0261】
図27において、電流制御用TFT3503は公知の方法で作製されたPチャネル型TFTを用いて形成される。
【0262】
本実施例では、画素電極(陽極)50として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【0263】
そして、絶縁膜でなるバンク51a、51bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層52が形成される。その上にはカリウムアセチルアセトネート(acacKと表記される)でなる電子注入層53、アルミニウム合金でなる陰極54が形成される。この場合、陰極54がパッシベーション膜としても機能する。こうして発光素子3701が形成される。
【0264】
本実施例の場合、発光層52で発生した光は、矢印で示されるようにTFTが形成された基板の方に向かって放射される。
【0265】
(実施例12)
本実施例では、図26(B)に示した回路図とは異なる構造の画素とした場合の例について図28(A)〜(C)に示す。なお、本実施例において、3801はスイッチング用TFT3802のソース配線、3803はスイッチング用TFT3802のゲート配線、3804は電流制御用TFT、3805はコンデンサ、3806、3808は電流供給線、3807は発光素子とする。
【0266】
図28(A)は、二つの画素間で電流供給線3806を共通とした場合の例である。即ち、二つの画素が電流供給線3806を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【0267】
また、図28(B)は、電流供給線3808をゲート配線3803と平行に設けた場合の例である。なお、図28(B)では電流供給線3808とゲート配線3803とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線3808とゲート配線3803とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【0268】
また、図28(C)は、図28(B)の構造と同様に電流供給線3808をゲート配線3803と平行に設け、さらに、二つの画素を電流供給線3808を中心に線対称となるように形成する点に特徴がある。また、電流供給線3808をゲート配線3803のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【0269】
(実施例13)
実施例10に示した図26(A)、26(B)では電流制御用TFT3503のゲートにかかる電圧を保持するためにコンデンサ3504を設ける構造としているが、コンデンサ3504を省略することも可能である。実施例10の場合、電流制御用TFT3503として、ゲート絶縁膜を介してゲート電極に重なるように設けられたLDD領域を有しているNチャネル型TFTを用いている。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ3504の代わりとして積極的に用いる点に特徴がある。
【0270】
この寄生容量のキャパシタンスは、上記ゲート電極とLDD領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるLDD領域の長さによって決まる。
【0271】
また、実施例12に示した図28(A)、(B)、(C)の構造においても同様に、コンデンサ3805を省略することは可能である。
【0272】
(実施例14)
本実施例では、図1に示した分割ビデオ信号を生成する回路群において、マルチプレクサ回路を設ける。そしてマルチプレクサ回路から出力される複数の信号(分配信号)をそれぞれの信号に対応する複数のD/A変換回路に入力する際に、複数の分配信号と複数のD/A変換回路の組み合わせを、ある期間ごとに変える構成を有する。
【0273】
複数のD/A変換回路の構成は、理論的には全て同じである。しかし実際には個々のD/A変換回路の特性は全く同じではない。同じデジタルの信号を入力しても、D/A変換回路によって出力されるアナログの信号の電位が異なることがある。D/A変換回路の特性は、そのD/A変換回路が有する回路素子の製造誤差や、D/A変換回路の周辺温度に左右される。
【0274】
そのため、D/A変換回路から出力されるアナログ信号の電位は、常にそのD/A変換回路の特性の影響を受ける。よって、特性が異なっているD/A変換回路から出力されるアナログのビデオ信号は、他のD/A変換回路から出力されたアナログのビデオ信号と電位差を有してしまう。
【0275】
そして、電位差を有するアナログのビデオ信号が、分割駆動するために分割ビデオ信号に変換され、ソース信号線駆動回路においてサンプリングされると、サンプリングによって画素に入力される画像信号も電位差を有する。そして、その画像信号が有する電位差が画面中に明暗として表示され、観察者に明暗による縞(分割縞)が視認されてしまう。
【0276】
本実施例の分割ビデオ信号を生成する回路群について、図32を用いて説明する。なおここでは、アナログ駆動のアクティブマトリクス型半導体表示装置を、m分割で分割駆動する場合について説明する。
【0277】
401は制御回路、402はA/D変換回路、403はγ補正回路、404はマルチプレクサ回路、406は分割回路群、407は入れ替えデータ回路を示している。また点線で囲った408で示す部分は、図2に示した構成と同じであるので、本実施例では説明を省略する。分割回路群406は図示してはいないがl個の分割回路を有している。
【0278】
Hsync信号とVsync信号とが制御回路401に入力される。そして制御回路401からソース信号線駆動回路を駆動するクロック信号(CK)、スタートパルス信号(SP)等がソース信号線駆動回路に入力されている。またさらに制御回路401から、A/D変換回路402、γ補正回路403、分割回路406、入れ替えデータ回路407に、各回路を駆動する信号がそれぞれ入力されている。
【0279】
画像情報を有するアナログのビデオ信号が、A/D変換回路402に入力される。A/D変換回路402に入力されたアナログのビデオ信号は、A/D変換回路402においてデジタルのビデオ信号に変換され、γ補正回路403に入力される。γ補正回路403に入力されたデジタルのビデオ信号は、γ補正され、マルチプレクサ回路404に入力される。
【0280】
マルチプレクサ回路404に入力されたγ補正後のデジタルのビデオ信号は、多数の出力端子に切り替えて分配される。そしてマルチプレクサ回路から、例えばl個に分配された信号(分配信号)が出力される。なおγ補正回路から出力されたデジタルのビデオ信号のビット数がnビットだったとき、l個の分配信号は、それぞれnビットのデジタルの信号である。
【0281】
l個の分配信号は、D/A第1入れ替え回路409に同時に入力される。図33に点線で囲った部分405の詳しいブロック図を示す。409はD/A第1入れ替え回路、410はD/A変換回路群、411はD/A第2入れ替え回路、412はD/A入れ替えデータ処理回路である。D/A変換回路群410は少なくともl個のD/A変換回路(410_1〜410_m)を有している。
【0282】
D/A第1入れ替え回路409は、入力されたデジタルの分配信号(Dv1〜Dvm)を、D/A入れ替えデータ処理回路412から入力されるD/A第1入れ替え信号によって、D/A変換回路(410_1〜410_m)にそれぞれ入力する。その際、入力するl個のデジタルの分配信号(Dv1〜Dvm)と、l個のD/A変換回路(410_1〜410_m)とは一対一で対応している。そしてl個のデジタルの分配信号のうちのどのデジタルの分配信号が、l個のD/A変換回路のうちのどのD/A変換回路に入力されるかが、D/A入れ替えデータ処理回路412から入力されるD/A第1入れ替え信号によって決められる。
【0283】
D/A変換回路(410_1〜410_m)に入力されたl個のデジタルの分配信号(Dv1〜Dvm)は、各D/A変換回路においてl個のアナログの分配信号(Av1〜Avm)に変換され、D/A第2入れ替え回路411に入力される。
【0284】
D/A第2入れ替え回路411は、D/A入れ替えデータ処理回路412から入力されるD/A第2入れ替え信号によって、D/A変換回路(410_1〜410_m)から出力されたl個のアナログの分配信号(Av1〜Avm)をそれぞれ予め定められているl個の分割回路に入力する。つまりD/A第1入れ替え信号によってl個のデジタルの分配信号(Dv1〜Dvm)のそれぞれが、どのD/A変換回路(410_1〜410_m)に入力されるかに拘わらず、l個のD/A変換回路(410_1〜410_m)から出力されたl個のアナログの分配信号(Av1〜Avm)を、予め定められているl個の分割回路に入力する。
【0285】
l個の分割回路に入力されたl個のアナログの分配信号(Av1〜Avm)は、m個の分割ビデオ信号に変換され出力される。以下は、実施の形態において上述した通りであるので説明は省略する。
【0286】
本発明は上記構成によって、特性が異なるD/A変換回路から出力されたアナログの分配信号が、他のD/A変換回路から出力されたアナログの分配信号との間に電位差を有していることによって、画面中に明暗による縞(分割縞)が表示されても、ある期間ごとにその分割縞の表示される位置が移動する。そのため画面中に分割縞が表示されても、観察者に視認されにくい。
【0287】
なお本発明ではデジタルの分配信号とD/A変換回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間を分割縞が観察者に視認されにくい程度の長さに設定することが重要である。D/A変換回路の組み合わせが変わってから、次にまたその組み合わせが変わるまでの期間は、言い換えるとD/A第1入れ替え信号及び第2切り替え信号の有する情報が変化してから、次にまたD/A第1入れ替え信号及び第2切り替え信号の有する情報が変わるまでの期間にも相当する。
【0288】
デジタルの分配信号とD/A変換回路の組み合わせが変わるまでの期間は短い方が好ましく、より分割縞が観察者に視認されにくくなる。本実施例においては、1フレーム期間ごとに、デジタルの分配信号とD/A変換回路の組み合わせが変わるように設定する。
【0289】
よって、本発明は分割駆動を行う際に、観察者に分割縞が視認されにくい。そしてなおかつ分割駆動することによって、アクティブマトリクス型半導体表示装置の水平方向の画素数を増やしても、ソース信号線駆動回路の駆動周波数を抑えつつ表示画像のチラツキやフリッカを防ぐことができ、高精細、高解像度、多階調の画像の表示が可能になる。
【0290】
なお図32及び図33に示した構成の他に、D/A変換回路に入力する前に、D/A変換回路と信号との組み合わせを入れ替え、バッファ回路から信号が出力された後に、入れ替えた組み合わせを元に戻すようにしても良い。詳しく説明すると、マルチプレクサ回路404から出力されたデジタル分配信号を、D/A変換回路(410_1〜410_m)に入力する前にD/A第1入れ替え回路409で組み替えて、D/A変換回路から出力されたアナログ分配信号をD/A第2入れ替え回路411を経ずにそのまま分割回路406に入力する。そして分割回路から出力された分割ビデオ信号を第1入れ替え回路108を経ずにそのままバッファ回路(109_1〜109_m)に入力し、バッファ回路から出力された分割ビデオ信号を、第2入れ替え回路110において組み合わせを入れ替えることで、組み替えを元に戻す構成にしても良い。
【0291】
そしてさらに、本実施例に示した構成は、実施の形態1及び実施例3で示した構成に比べ、より観察者に分割縞を視認されにくくすることができる。
【0292】
(実施例15)
本発明は様々な半導体表示装置(アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型発光装置、アクティブマトリクス型ECディスプレイ)に用いることができる。即ち、それら電気光学装置を表示媒体として組み込んだ半導体表示装置全てに本発明を実施できる。
【0293】
その様な半導体表示装置としては、ビデオカメラ、デジタルカメラ、プロジェクター(リア型またはフロント型)、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図29、図30及び図31に示す。
【0294】
図29(A)はパーソナルコンピュータであり、本体7001、映像入力部7002、表示装置7003、キーボード7004で構成される。本発明の半導体表示装置を表示装置7003に適用することができる。
【0295】
図29(B)はビデオカメラであり、本体7101、表示装置7102、音声入力部7103、操作スイッチ7104、バッテリー7105、受像部7106で構成される。本発明の半導体表示装置を表示装置7102に適用することができる。
【0296】
図29(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体7201、カメラ部7202、受像部7203、操作スイッチ7204、表示装置7205で構成される。本発明の半導体表示装置は表示装置7205に適用できる。
【0297】
図29(D)はゴーグル型ディスプレイであり、本体7301、表示装置7302、アーム部7303で構成される。本発明の半導体表示装置は表示装置7302に適用することができる。
【0298】
図29(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体7401、表示装置7402、スピーカ部7403、記録媒体7404、操作スイッチ7405で構成される。なお、この装置は記録媒体としてDVD(Digital Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明の半導体表示装置は表示装置7402に適用することができる。
【0299】
図30(A)はフロント型プロジェクターであり、光源光学系及び表示装置7601、スクリーン7602で構成される。本発明の半導体表示装置は表示装置7601に適用することができる。
【0300】
図30(B)はリア型プロジェクターであり、本体7701、光源光学系及び表示装置7702、ミラー7703、ミラー7704、スクリーン7705で構成される。本発明の半導体表示装置は表示装置7702に適用することができる。
【0301】
なお、図30(C)は、図30(A)及び図30(B)中における光源光学系及び表示装置7601、7702の構造の一例を示した図である。光源光学系及び表示装置7601、7702は、光源光学系7801、ミラー7802、7804〜7806、ダイクロイックミラー7803、光学系7807、表示装置7808、位相差板7809、投射光学系7810で構成される。投射光学系7810は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示装置7808を三つ使用しているため三板式と呼ばれている。また、図30(C)中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等を設けてもよい。
【0302】
また、図30(D)は、図30(C)中における光源光学系7801の構造の一例を示した図である。本実施例では、光源光学系7801は、リフレクター7811、光源7812、レンズアレイ7813、7814、偏光変換素子7815、集光レンズ7816で構成される。なお、図30(D)に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等を設けてもよい。
【0303】
図30(C)は三板式の例を示したが、図31(A)は単板式の一例を示した図である。図31(A)に示した光源光学系及び表示装置は、光源光学系7901、表示装置7902、投射光学系7903で構成される。投射光学系7903は、投射レンズを備えた複数の光学レンズで構成される。図31(A)に示した光源光学系及び表示装置は図30(A)及び図30(B)中における表示装置7601、7702に適用できる。また、光源光学系7901は図30(D)に示した光源光学系を用いればよい。なお、表示装置7902にはカラーフィルター(図示しない)が設けられており、表示映像をカラー化している。
【0304】
また、図31(B)に示した光源光学系及び表示装置は、図31(A)の応用例であり、カラーフィルターを設ける代わりに、RGBの回転カラーフィルター円板7905を用いて表示映像をカラー化している。図31(B)に示した光源光学系及び表示装置は図30(A)及び図30(B)中における表示装置7601、7702に適用できる。
【0305】
また、図31(C)に示した光源光学系及び表示装置は、カラーフィルターレス単板式と呼ばれている。この方式は、表示装置7916にマイクロレンズアレイ7915を設け、ダイクロイックミラー(緑)7912、ダイクロイックミラー(赤)7913、ダイクロイックミラー(青)7914を用いて表示映像をカラー化している。投射光学系7917は、投射レンズを備えた複数の光学レンズで構成される。図31(C)に示した光源光学系及び表示装置は図30(A)及び図30(B)中における光源光学系及び表示装置7601、7702に適用できる。また、光源光学系7911としては、光源の他に結合レンズ、コリメータレンズを用いた光学系を用いればよい。
【0306】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の半導体表示装置に適用することが可能である。
【0307】
【発明の効果】
本発明は上記構成によって、特性が異なるバッファ回路から出力された分割ビデオ信号が、他の分割ビデオ信号との間に電位差を有していることによって画面中に明暗による縞(分割縞)が表示されても、ある期間ごとにその分割縞の表示される位置が移動する。そのため画面中に分割縞が表示されても、観察者に視認されにくい。
【0308】
よって、本発明は分割駆動を行う際に、観察者に分割縞が視認されにくい。そしてなおかつ分割駆動することによって、アクティブマトリクス型半導体表示装置の水平方向の画素数を増やしても、ソース信号線駆動回路の駆動周波数を抑えつつ表示画像のチラツキやフリッカを防ぐことができ、高精細、高解像度、多階調の画像の表示が可能になる。
【図面の簡単な説明】
【図1】 本発明の分割ビデオ信号を生成する回路群のブロック図。
【図2】 分割ビデオ信号を生成する回路群の一部のブロック図。
【図3】 入れ替えデータ回路のブロック図。
【図4】 本発明のアクティブマトリクス型液晶の半導体表示装置の上面概略図。
【図5】 本発明のアナログのアクティブマトリクス型液晶の半導体表示装置の駆動方法を示す図。
【図6】 ソース信号線駆動回路の回路図。
【図7】 アナログスイッチ及びレベルシフト回路の等価回路図。
【図8】 本発明の分割ビデオ信号を生成する回路群のブロック図。
【図9】 分割ビデオ信号を生成する回路群の一部のブロック図。
【図10】 入れ替えデータ回路のブロック図。
【図11】 本発明のアクティブマトリクス型液晶の半導体表示装置の上面概略図。
【図12】 ソース信号線駆動回路の回路図。
【図13】 本発明の分割ビデオ信号を生成する回路群のブロック図。
【図14】 分割ビデオ信号を生成する回路群の一部のブロック図。
【図15】 本発明のアクティブマトリクス型液晶表示装置の上面概略図。
【図16】 本発明の半導体表示装置の斜視図。
【図17】 従来の分割ビデオ信号を生成する回路群のブロック図。
【図18】 本発明に用いられるTFTの作製行程を示す図。
【図19】 本発明に用いられるTFTの作製行程を示す図。
【図20】 本発明に用いられるTFTの作製行程を示す図。
【図21】 本発明に用いられるTFTの作製行程を示す図。
【図22】 本発明に用いられるTFTの作製行程を示す図。
【図23】 本発明を用いた発光装置の上面図及び断面図。
【図24】 本発明を用いた発光装置の上面図及び断面図。
【図25】 本発明を用いた発光装置の断面図。
【図26】 本発明を用いた発光装置の上面図及び回路図。
【図27】 本発明を用いた発光装置の断面図。
【図28】 本発明を用いた発光装置の回路図。
【図29】 本発明を用いた半導体表示装置の図。
【図30】 本発明を用いた液晶プロジェクターの図。
【図31】 本発明を用いた単板式液晶プロジェクターの図。
【図32】 本発明の分割ビデオ信号を生成する回路群のブロック図。
【図33】 分割ビデオ信号を生成する回路群の一部のブロック図。
【符号の説明】
101 制御回路
102 A/D変換回路
103 γ補正回路
104 D/A変換回路
105 分割回路
106 入れ替えデータ回路
108 第1入れ替え回路
109 バッファ回路
110 第2入れ替え回路
111 入れ替えデータ処理回路
112 カウンタ回路
113 メモリ回路
115 ソース信号線駆動回路
116 ゲート信号線駆動回路
117 ソース信号線
118 ゲート信号線
119 画素
120 画素部
121 画素TFT
122 液晶セル
123 保持容量[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a drive circuit for a semiconductor display device. In particular, the present invention relates to a circuit that generates an analog or digital signal to be input to a source signal line driver circuit of a semiconductor display device. In particular, the present invention relates to a circuit that processes a parallel analog or digital divided signal output from a dividing circuit (Serial-to-Parallel Conversion Circuit: SPC) that performs serial-parallel conversion before it is input to a source signal line driver circuit. The present invention also relates to a semiconductor display device having a circuit for generating an analog or digital signal to be input to a source signal line driver circuit.
[0002]
[Prior art]
2. Description of the Related Art In recent years, a technique for manufacturing a semiconductor element such as a thin film transistor (TFT) formed using a semiconductor thin film on an insulating substrate has been rapidly developed. This is because the demand for semiconductor display devices (typically, active matrix semiconductor display devices) using semiconductor elements has increased. Note that in this specification, an insulating substrate having a semiconductor element formed on its surface is referred to as an active matrix substrate.
[0003]
An active matrix semiconductor display device displays an image by controlling the charges of several tens to several millions of pixel electrodes arranged in a matrix by TFTs of the pixels.
[0004]
The drive circuit of the active matrix semiconductor display device is required to operate at high speed. In particular, the source signal line driver circuit among the driver circuits needs to sequentially input signals to all the pixel TFTs connected to the gate signal line during a period in which the signal is input to the gate signal line. Therefore, the source signal line driver circuit needs to operate at a higher speed than the gate signal line driver circuit. For example, in the case of a VGA active matrix semiconductor display device, the driving frequency of the source signal line driving circuit is generally about 20 MHz.
[0005]
An active matrix semiconductor display device is desired to display a high-definition, high-resolution, multi-gradation image. Therefore, the number of pixels in the horizontal direction (horizontal pixel number: Hn) of the active matrix semiconductor display device tends to increase.
[0006]
As the number of horizontal pixels Hn increases, it is required to operate the source signal line driving circuit at a higher speed. When the operation speed of the source signal line driving circuit is reduced, the image display speed is reduced, and various problems such as flickering of the display image and flickering occur.
[0007]
In order to increase the number of pixels in the horizontal direction of the active matrix semiconductor display device while avoiding the above problems, the drive frequency of the source signal line drive circuit must be increased. However, when the drive frequency of the source signal line driver circuit is increased, the response speed of the TFT included in the source signal line driver circuit cannot fully correspond to the drive frequency of the source signal line driver circuit, and operation is impossible or reliable. There was a possibility that difficulty would appear on the nature.
[0008]
In order to suppress the drive frequency of the source signal line drive circuit without slowing down the image display speed, a split drive method has been conventionally used. Divided driving is a driving method in which pixels arranged in the horizontal direction are divided into m groups, and signals having image information are simultaneously input to the pixels of each group during one line period.
[0009]
Note that in this specification, one line period means that image information is input to the first pixel of the next line after a signal having image information is input to the first pixel among the pixels of one line arranged in the horizontal direction. Means a period immediately before a signal having
[0010]
In the case of division driving with m division (m is a positive number larger than 1 and is generally a natural number) The period for inputting a signal having image information (image signal) is m times. Therefore, the drive frequency of the source signal line driver circuit is 1 / m, and the drive frequency of the source signal line driver circuit can be lowered until the source signal line driver circuit is fully operable.
[0011]
In the case of m-division division driving, a video signal (division video signal) having image information corresponding to m pixels is sampled in the source signal line driving circuit, and is simultaneously applied to each of the m pixels as m image signals. Entered.
[0012]
A divided video signal input to a source signal line driving circuit is generally an IC chip (MOSFET formed on single crystal silicon) connected to an active matrix substrate via an FPC (flexible printed circuit). Are generated in a circuit group provided on the semiconductor circuit). FIG. 17 shows a circuit group for generating a divided video signal input to the source signal line driver circuit in an analog-driven active matrix semiconductor display device.
[0013]
Reference numeral 901 denotes a control circuit, 902 denotes an A / D conversion circuit, 903 denotes a γ correction circuit, 904 denotes a D / A conversion circuit, 905 denotes a division circuit, and 906 denotes a buffer circuit group.
[0014]
The Hsync signal and the Vsync signal are input to the control circuit 901. Then, a clock signal (CK), a start pulse signal (SP), and the like for driving the source signal line driver circuit are input from the control circuit 901 to the source signal line driver circuit. Further, signals for driving the respective circuits are input from the control circuit 901 to the A / D conversion circuit 902, the
[0015]
Then, an analog video signal having image information is input to the A / D conversion circuit 902. The analog video signal input to the A / D conversion circuit 902 is converted into a digital video signal and input to the
[0016]
The analog video signal input to the dividing circuit 905 is serial-parallel converted and converted into the same number of divided video signals as the number of divided driving divisions. In the case of m-division driving, the analog video signal is converted into m divided video signals.
[0017]
The m divided video signals are input to the buffer circuit group 906. The buffer circuit group 906 includes buffer circuits 906_1 to 906_m, and m divided video signals are input to the corresponding buffer circuits 906_1 to 906_m, respectively.
[0018]
By the way, when a signal output from one circuit is input to another circuit, the rise or fall of the signal becomes dull and the signal waveform does not become rectangular, or the signal potential and amplitude change. Sometimes. This is because a load capacitance (parasitic capacitance) exists in the circuit on the signal input side. This is a phenomenon that appears more prominently as the number of circuit elements in the circuit on the signal input side increases and the circuit configuration becomes more complicated. A buffer circuit is a circuit that performs buffer amplification so that the waveform, potential, and amplitude of a signal do not change when a signal output from one circuit is input to another circuit.
[0019]
The m divided video signals are buffered and amplified in the buffer circuits 906_1 to 906_m and input to the source signal line driver circuit. In the case of an analog-driven active matrix semiconductor display device, m divided video signals are sampled by a source signal line driving circuit and input to corresponding pixels as m image signals via the source signal lines.
[0020]
[Problems to be solved by the invention]
The buffer circuits 906_1 to 906_m included in the buffer circuit group 906 all have the same configuration in theory. In practice, however, the characteristics of the individual buffer circuits are not exactly the same. Depending on the buffer circuit, the degree of amplification (amplification degree) of the amplitude of the input signal and the output signal may be different, or the output signal may have an offset potential. The characteristics of the buffer circuit depend on manufacturing errors of circuit elements included in the buffer circuit and the ambient temperature of the buffer circuit.
[0021]
Therefore, the potential and amplitude of the divided video signal output from the buffer circuit are always affected by the characteristics of the buffer circuit. Therefore, the divided video signal output from the buffer circuit having different characteristics has an amplitude different from other divided video signals or has an offset potential, and has a potential difference from other divided video signals. End up.
[0022]
When a divided video signal having a potential difference is sampled in the source signal line driver circuit, an image signal input to the pixel by the sampling also has a potential difference. And the potential difference which the image signal has is displayed as light and dark on the screen, and a stripe (divided stripe) due to light and dark is visually recognized by an observer.
[0023]
In view of the above, the present invention provides an active matrix semiconductor display device capable of displaying a high-definition, high-resolution, multi-gradation image in which divided stripes are not easily viewed by an observer when performing division driving. The issue is to provide.
[0024]
[Means for Solving the Problems]
The inventor of the present invention recognizes that the divided stripes are visually recognized by the observer because a bright part or a dark part displayed on the screen due to a potential difference of the image signal always appears in a pixel connected to a specific source signal line. I thought it was because of this. The reason is that a plurality of divided video signals output from the dividing circuit are always input to a specific buffer circuit corresponding to each divided video signal.
[0025]
Therefore, in the present invention, a plurality of divided video signals output from the dividing circuit are not always input to a specific buffer circuit, but are input to different buffer circuits every certain period. That is, a plurality of divided video signals to be input and a plurality of input buffer circuits have a one-to-one correspondence, and a plurality of buffer circuits for each of the plurality of divided video signals are replaced with each other for a certain period, in other words, The combination of the divided video signal and the buffer circuit is rearranged every certain period.
[0026]
Even if divided stripes are displayed on the screen due to the potential difference between the divided video signal output from the buffer circuit having different characteristics and the other divided video signals by the above configuration, every divided period Since the position where the divisional stripe is displayed moves, it is difficult for the observer to visually recognize the divisional stripe.
[0027]
In the present invention, it is important to set the number of patterns of the combination of the divided video signal and the buffer circuit and the period until the combination is changed so that the divided stripes are not easily seen by the observer. The larger the number of types of combinations of the divided video signal and the buffer circuit, the better. The divided stripes are less likely to be visually recognized by the observer. The period until the combination is changed is preferably short, and is preferably 1/20 sec or less.
[0028]
Therefore, according to the present invention, when the division driving is performed, it is difficult for the observer to visually recognize the division stripes. In addition, high-definition, high-resolution, multi-gradation images can be displayed by the division driving.
[0029]
The configuration of the present invention is shown below.
[0030]
According to the present invention,
A semiconductor display device having m buffer circuits and source signal line driving circuits,
Each of the m buffer circuits corresponds to each of m divided video signals that are parallel data,
The m buffer circuits corresponding to each of the m divided video signals are replaced with each other at a certain period.
The m divided video signals input to the m buffer circuits are output from the m buffer circuits and input to the source signal line driver circuit.
The m divided video signals input to the source signal line driving circuit are sampled and input to predetermined m source signal lines corresponding to the m divided video signals, respectively. A semiconductor display device is provided.
[0031]
According to the present invention,
A semiconductor display device having a dividing circuit, a first switching circuit, a second switching circuit, m buffer circuits, and a source signal line driving circuit,
M divided video signals formed by serial-parallel conversion of the video signal are output from the dividing circuit;
M divided video signals output from the dividing circuit are input to the first replacement circuit;
The m divided video signals input to the first replacement circuit are input to the corresponding m buffer circuits, respectively.
The m divided video signals input to the m buffer circuits are output from the m buffer circuits and input to the second replacement circuit.
The m divided video signals input to the second replacement circuit are respectively input to predetermined m divided video signal lines corresponding to the m divided video signals,
The m divided video signals input to the m divided video signal lines are input to the source signal line driving circuit and sampled, and predetermined m sources corresponding to the m divided video signals. Each is input to the signal line,
A semiconductor display device is provided in which m buffer circuits corresponding to each of the m divided video signals are replaced with each other at certain intervals.
[0032]
According to the present invention,
A semiconductor display device having a dividing circuit, a first replacement circuit, m buffer circuits, and a source signal line driving circuit,
The source signal line drive circuit has a second replacement circuit;
M divided video signals formed by serial-parallel conversion of the video signal are output from the dividing circuit;
M divided video signals output from the dividing circuit are input to the first replacement circuit;
The m divided video signals input to the first replacement circuit are input to the corresponding m buffer circuits, respectively.
The m divided video signals input to the m buffer circuits are output from the m buffer circuits and input to the second replacement circuit.
The m divided video signals input to the second replacement circuit are sampled and input to predetermined m source signal lines corresponding to the m divided video signals, respectively.
A semiconductor display device is provided in which m buffer circuits corresponding to each of the m divided video signals are replaced with each other at certain intervals.
[0033]
The replacement of m buffer circuits corresponding to each of the m divided video signals may be controlled by a replacement data circuit.
[0034]
The replacement data circuit may determine how the m buffer circuits corresponding to each of the m divided video signals are replaced with each other.
[0035]
The replacement data circuit has a memory circuit and a counter circuit,
The memory circuit stores a plurality of replacement data having information on a combination of m buffer circuits corresponding to each of the m divided video signals, and one of the replacement data is selected by the counter circuit. It may be characterized by being.
[0036]
According to the present invention,
A semiconductor display device having a multiplexer circuit, l D / A conversion circuits, and l division circuits,
Each of the l D / A conversion circuits corresponds to each of the l digital distribution signals output from the multiplexer circuit,
L D / A conversion circuits corresponding to the l digital distribution signals are replaced with each other at a certain period,
The l digital distribution signals input to the l D / A conversion circuits are converted into l analog distribution signals and input to the corresponding predetermined l division circuits. A semiconductor display device is provided.
[0037]
The semiconductor display device may use liquid crystal.
[0038]
The semiconductor display device may use a light emitting element.
[0039]
The present invention may be a computer using the semiconductor display device.
[0040]
The present invention may be a video camera using the semiconductor display device.
[0041]
The present invention may be a DVD player using the semiconductor display device.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
A circuit group for generating a divided video signal according to the present invention will be described with reference to FIG.
Note that, here, a case where an analog-driven active matrix semiconductor display device is divided and driven by m division will be described.
[0043]
Reference numeral 101 denotes a control circuit, 102 denotes an A / D conversion circuit, 103 denotes a γ correction circuit, 104 denotes a D / A conversion circuit, 105 denotes a division circuit, and 106 denotes a replacement data circuit.
[0044]
The Hsync signal and the Vsync signal are input to the control circuit 101. Then, a clock signal (CK), a start pulse signal (SP), and the like for driving the source signal line driver circuit are input from the control circuit 101 to the source signal line driver circuit. Further, signals for driving the respective circuits are input from the control circuit 101 to the A / D conversion circuit 102, the
[0045]
An analog video signal having image information is input to the A / D conversion circuit 102. The analog video signal input to the A / D conversion circuit 102 is converted into a digital video signal by the A / D conversion circuit 102 and input to the
[0046]
The analog video signal input to the dividing circuit 105 is serial-parallel converted into a divided video signal divided by the number of divisions for division driving. In the case of m-division driving, the analog video signal is converted into m divided video signals.
[0047]
The m divided video signals are input to the first replacement circuit 108 at the same time. FIG. 2 shows a detailed block diagram of the
[0048]
The first replacement circuit 108 inputs the input divided video signals (Vs1 to Vsm) to the buffer circuits (109_1 to 109_m) by the first replacement signal input from the replacement data processing circuit 111, respectively. At that time, the input m divided video signals (Vs1 to Vsm) and the m buffer circuits (109_1 to 109_m) have a one-to-one correspondence. Which divided video signal of the m divided video signals is input to which buffer circuit of the m buffer circuits is determined by the first replacement signal input from the replacement data processing circuit 111. .
[0049]
The m divided video signals (Vs1 to Vsm) input to the buffer circuits (109_1 to 109_m) are buffered and amplified in each buffer circuit and input to the second replacement circuit 110.
[0050]
The second replacement circuit 110 receives the m divided video signals (Vs1 to Vsm) output from the buffer circuits (109_1 to 109_m) according to the second replacement signal input from the replacement data processing circuit 111, respectively, as specific divided videos. Input to the signal lines (Vl1 to Vlm). That is, each of the m divided video signals (Vs1 to Vsm) is output from the m buffer circuits (109_1 to 109_m) regardless of which buffer circuit (109_1 to 109_m) is input by the first replacement signal. The m divided video signals (Vs1 to Vsm) are input to predetermined divided video signal lines (V11 to Vlm), respectively.
[0051]
The m divided video signals (Vs1 to Vsm) input to the divided video signal lines (Vl1 to Vlm) are input to the source signal line driver circuit. In the case of an analog-driven active matrix semiconductor display device, m divided video signals are sampled in a source signal line driving circuit, and a signal (image signal) having m pieces of image information corresponding to each of m pixels. , Input to m source signal lines connected to corresponding pixels.
[0052]
Next, the
[0053]
FIG. 3 shows a block diagram of the
[0054]
The q combinations of the divided video signal and the buffer circuit are stored as replacement data from the
[0055]
The counter circuit 112 is driven by a signal input from the control circuit 101 and determines a counter value that designates the memory address of the memory circuit 113. For example, when the counter value is 0, the memory address of the memory circuit 113 is designated as
[0056]
The address of the memory address is specified by the counter signal input to the memory circuit 113. Then, replacement data, which is information on a combination of the divided video signal and the buffer circuit, stored at the designated address is input to the replacement
[0057]
The counter value changes every certain period. Each time the counter value changes, the counter value information is transmitted to the memory circuit 113 as a counter signal. The period until the counter value changes corresponds to the period until the combination of the divided video signal and the buffer circuit changes.
[0058]
When the counter value takes a value from 0 to q−1, the value from 0 to q−1 is taken again. That is, when the address of the memory address of the memory circuit 113 is designated from
[0059]
The larger the number q of replacement data that is the combination data of the divided video signals (Vs1 to Vsm) and the buffer circuits (109_1 to 109_m), the better. However, as compared with the conventional example shown in FIG. 17 in which the combination of the divided video signal and the buffer circuit is not rearranged, the number of the divided stripes may be small enough to make it difficult for an observer to see.
[0060]
Further, the combination of the divided video signal and the buffer circuit stored in the memory circuit 113 makes the divided stripes less visible to the observer than the conventional example shown in FIG. 17 in which the combination of the divided video signal and the buffer circuit is not rearranged. Any combination is possible. A combination of the divided video signal and the buffer circuit may be set using a random number or other functions.
[0061]
The combination of the divided video signal and the buffer circuit may be random, but is not necessarily so, and may have a certain regularity. For example, it is assumed that the divided video signal Vsp (p is an arbitrary number from 1 to m) is input to the buffer circuit 109_p in a certain period. In the next period, the divided video signal Vsp is input to the buffer circuit 109_ (p + 1) (the buffer circuit 109_1 when p = m). In the next period, the divided video signal Vsp is input to the buffer circuit 109_ (p + 2) (the buffer circuit 109_2 when p = m, and the buffer circuit 109_1 when p = m + 1). In this way, the buffer circuit corresponding to a certain divided video signal may be replaced with a certain regularity.
[0062]
In the present invention, it is important to set a period from when the combination of the divided video signal and the buffer circuit is changed to when the combination is changed next to such a length that the divided stripes are hardly visible to the observer. The period from when the combination of the buffer circuits is changed to when the combination is changed again is, in other words, the period from when the counter value is changed to when the counter value is changed again. The period corresponds to a period from when the information included in the first replacement signal and the second switching signal changes until the information included in the first replacement signal and the second switching signal changes.
[0063]
It is preferable that the period until the combination of the divided video signal and the buffer circuit is changed is shorter, and if it is shorter, the divided stripes are more difficult to be seen by an observer. The period until the combination of the divided video signal and the buffer circuit is changed is preferably 1/20 sec or less. In the present embodiment, the setting is made such that the combination of the divided video signal and the buffer circuit changes every frame period.
[0064]
In this embodiment mode, the circuit group shown in FIG. 1 for forming a divided video signal is provided as an external circuit on an IC chip (a semiconductor circuit including MOSFETs formed on single crystal silicon). ing. The circuit group is connected to a source signal line driving circuit provided on the active matrix substrate via an FPC (flexible printed circuit). However, the present invention is not limited to the above structure, and the source signal line driver circuit may be provided on the IC chip together with the circuit group. Alternatively, a part or all of 107 which is a part of the circuit group may be provided on the active matrix substrate.
[0065]
According to the present invention, the divided video signal output from the buffer circuit having different characteristics has a potential difference between the divided video signal and the other divided video signals. Even if it is done, the position where the divisional stripe is displayed moves every certain period. For this reason, even if a split stripe is displayed on the screen, it is difficult for an observer to visually recognize it.
[0066]
Therefore, according to the present invention, when the division driving is performed, it is difficult for the observer to visually recognize the division stripes. In addition, by dividing driving, even if the number of pixels in the horizontal direction of the active matrix semiconductor display device is increased, flickering and flickering of the display image can be prevented while suppressing the driving frequency of the source signal line driving circuit. High-resolution, multi-gradation images can be displayed.
[0067]
The present invention is not limited to the configuration shown in FIG. The combination of a plurality of divided video signals and a plurality of buffer circuits to which the plurality of divided video signals are input is changed at a certain period, and the plurality of divided video signals output from the plurality of buffer circuits are sampled. It is only necessary to have a configuration in which each is input to a predetermined specific source signal line.
[0068]
【Example】
Examples of the present invention are shown below.
[0069]
Example 1
A structure of an active matrix semiconductor display device using liquid crystal (active matrix liquid crystal display device) having a circuit group for generating a divided video signal according to the present invention will be described. FIG. 4 is a block diagram illustrating an example of an active matrix liquid crystal display device having a circuit group for generating a divided video signal according to the present invention, but the present invention is not limited to this configuration.
[0070]
In this embodiment, the circuit group for generating the divided video signal having the configuration shown in FIG. 1 is used. However, the circuit group for generating the divided video signal used in this embodiment is shown in FIG. It is not limited to the configuration. The combination of a plurality of buffer circuits and a plurality of divided video signals respectively input to the plurality of buffer circuits is changed every certain period, and a plurality of divided video signals output from the plurality of buffer circuits are changed. It suffices to have a configuration in which each is input to a predetermined specific divided video signal line.
[0071]
Reference numeral 115 denotes a source signal line driving circuit, 116 denotes a gate signal line driving circuit, 120 denotes a pixel portion, and 110 denotes a second replacement circuit in a circuit group that generates a divided video signal. In this embodiment, one source signal line driving circuit and one gate signal line driving circuit are provided, but the present invention is not limited to this configuration. Two source signal line driver circuits may be provided, or two gate signal line driver circuits may be provided.
[0072]
The source signal line driver circuit 115 includes a shift register circuit 115_1, a level shift circuit 115_2, and a sampling circuit 115_3. Note that the level shift circuit may be used as necessary, and is not necessarily used. In this embodiment, the level shift circuit 115_2 is provided between the shift register circuit 115_1 and the sampling circuit 115_3; however, the present invention is not limited to this structure. The level shift circuit 115_2 may be incorporated in the shift register circuit 115_1.
[0073]
The clock signal (CLK) and the start pulse signal (SP) are input from the control circuit 101 illustrated in FIG. 1 to the shift register circuit 115_1. In this embodiment, a circuit group for generating a divided video signal is provided on an IC chip, and is connected to a source signal line driver circuit 115 on an active matrix substrate through an FPC.
[0074]
A sampling signal for sampling the divided video signal is output from the shift register circuit 115_1. The output sampling signal is input to the level shift circuit 115_2, and the potential amplitude is increased and output.
[0075]
The sampling signal output from the level shift circuit 115_2 is input to the sampling circuit 115_3. At the same time, the divided video signals (Vs1 to Vsm) are input from the second replacement circuit 110 to the sampling circuit 115_3 through the divided video signal lines. The second replacement circuit 110 is included in the circuit group for generating the divided video signal shown in FIG.
[0076]
In the sampling circuit 115_3, the input divided video signals (Vs1 to Vsm) are sampled by the sampling signal, respectively, and are input as m image signals to predetermined pixels via the source signal line 117.
[0077]
In the
[0078]
The
[0079]
Hereinafter, an example of the operation of the active matrix liquid crystal display device in which the source signal line is divided and driven by m division will be described with reference to FIG.
[0080]
As shown in FIG. 5, one frame period is composed of a plurality of line periods. Note that in this specification, one frame period (F) means that data for displaying one screen (frame) in the pixel portion starts to be input until data for displaying the next one screen starts to be input. Means the period. One line period (L) means a period from when a selection signal starts to be input to a certain gate signal line to when a selection signal is input to the next gate signal line.
[0081]
In the present embodiment, the source signal lines exist from the first to the nth, and the gate signal lines exist from the first to the rth. Therefore, there are L1 to Lr line periods in one frame period. Note that n and r are both arbitrary positive integers.
[0082]
In the line period L1, a selection signal is input from the gate signal
[0083]
Then, m image signals are simultaneously input from the source signal line driving circuit 115 to each of the m source signal lines from the first to the m-th. That is, the pixels (1, 1), (1, 2),... (, Connected to the first gate signal line and connected to any of the m source signal lines from the first to the m-th. 1, m), m image signals are input simultaneously. As a result, the liquid crystal is driven by the potential of the input m image signals, and the amount of transmitted light is controlled, so that the image ((1,1), (1,2),. A part (image corresponding to pixels (1, 1), (1, 2),..., (1, m)) is displayed.
[0084]
Next, from the source signal line driving circuit 115, the state in which the image is displayed on the pixels (1, 1), (1, 2),. M image signals are simultaneously input to each of the m source signal lines up to the 2mth. That is, the pixels (1, m + 1), (1, m + 2),... (, Connected to the first gate signal line and connected to any of the m + 1 to 2mth source signal lines. 1, 2m), m image signals are input simultaneously. As a result, the liquid crystal is driven by the input potentials of the m image signals, and the amount of transmitted light is controlled, so that the image on the pixels (1, m + 1), (1, m + 2),. (Images corresponding to pixels (1, m + 1), (1, m + 2),..., (1,2m)) are displayed.
[0085]
All of the pixels (1, 1), (1, 2),..., (1, m),..., (1, n) connected to the first gate signal line are sequentially performed. Display part of the image one after another. During the first line period L1, the selection signal continues to be input to the first gate signal line. A pixel on which a part of the image has been displayed continues to hold the displayed state by a storage capacitor or the like until an image signal is input to the pixel again.
[0086]
When a signal having image information is input to all of the pixels connected to the first gate signal line, the first line period L1 ends and the selection signal is not input to the first gate signal line. . Subsequently, in the second line period L2, the selection signal is input only to the second gate signal line. As in the case of the line period L1, an image signal is input to all the pixels connected to the second gate signal line. As a result, a part of the image is displayed one after another on all the pixels connected to the second gate signal line. During this time, the selection signal continues to be input to the second gate signal line.
[0087]
When the second line period L2 ends, the third line period L3 starts, and the same operation is repeated until the r-th line period Lr. When the r-th line period Lr ends, one image (frame) is displayed on the
[0088]
By sequentially repeating these display operations, an image is displayed on the
[0089]
In this embodiment, m is the first to mth source signal line in L1, m + 1 to 2m source signal lines in L2, 2m + 1 to 3m source signal lines in L3, m Image signals are input in order for each source signal line of the book. However, the present invention is not limited to this configuration. In each line period, m source signal lines for inputting image signals may be selected in any order.
[0090]
The present invention performs split driving as described above. In the present invention, the divided video signal output from the buffer circuit having different characteristics has a potential difference with other divided video signals by the circuit group shown in FIG. 1 for forming the divided video signal. Therefore, even if a bright and dark stripe (divided stripe) is displayed on the screen, the position where the divided stripe is displayed moves every certain period. For this reason, even if a split stripe is displayed on the screen, it is difficult for an observer to visually recognize it.
[0091]
Therefore, according to the present invention, when the above-described division driving is performed, it is difficult for the observer to visually recognize the division stripes. In addition, high-definition, high-resolution, multi-gradation images can be displayed by the division driving.
[0092]
(Example 2)
In this embodiment, a detailed circuit configuration of the source signal line driver circuit shown in
[0093]
FIG. 6 shows a circuit diagram of the source signal line driving circuit of this embodiment. 115_1 denotes a shift register circuit, 115_2 denotes a level shift circuit, and 115_3 denotes a sampling circuit.
[0094]
The clock signal CLK, the start pulse signal SP, and the driving direction switching signal SL / R are input to the shift register circuit 115_1 from the wirings illustrated in the drawing, respectively. The divided video signal is input to the sampling circuit 115_3 through the divided
[0095]
The divided video signal input to each divided
[0096]
By repeating the above operation, image signals are input to all the source signal lines.
[0097]
FIG. 7A shows an equivalent circuit diagram of the analog switch 125. The analog switch 125 has an n-channel TFT and a p-channel TFT. The divided video signal is input as Vin from the wiring shown in the figure. A sampling signal output from the level shift circuit 115_2 and a signal having a polarity opposite to that of the sampling signal are input from IN or INb, respectively. The divided video signal is sampled by this sampling signal, and the image signal is output as Vout from the analog switch.
[0098]
FIG. 7B shows an equivalent circuit diagram of the level shift circuit 115_2. A sampling signal output from the shift register circuit 115_1 and a signal having a polarity opposite to that of the sampling signal are input from Vin or Vinb, respectively. Vddh indicates application of a positive voltage, and Vss indicates application of a negative voltage. The level shift circuit 115_2 is designed so that a signal obtained by increasing the voltage of the signal input to Vin and inverting it is output from Voutb. That is, when Hi is input to Vin, a signal corresponding to Vss is output from Voutb, and when Lo is input, a signal corresponding to Vddh is output from Vout.
[0099]
Note that the configuration of this embodiment can be implemented in combination with
[0100]
(Example 3)
In this example, an analog-driven active matrix semiconductor display device of the present invention having a mode different from those shown in the embodiment mode, the first example, and the second example will be described.
[0101]
A circuit group for generating a divided video signal in this embodiment will be described with reference to FIG. Note that, here, a case where an analog-driven active matrix semiconductor display device is divided and driven by m division will be described.
[0102]
Reference numeral 601 denotes a control circuit, 602 denotes an A / D conversion circuit, 603 denotes a γ correction circuit, 604 denotes a D / A conversion circuit, 605 denotes a division circuit, and 606 denotes a replacement data circuit.
[0103]
The Hsync signal and the Vsync signal are input to the control circuit 601. A clock signal (CK), a start pulse signal (SP), and the like for driving the source signal line driver circuit are input from the control circuit 601 to the source signal line driver circuit. Furthermore, signals for driving the respective circuits are input from the control circuit 601 to the A / D conversion circuit 602, the γ correction circuit 603, the D /
[0104]
An analog video signal having image information is input to the A / D conversion circuit 602. The analog video signal input to the A / D conversion circuit 602 is converted into a digital video signal and input to the γ correction circuit 603. The digital video signal input to the γ correction circuit 603 is γ corrected and input to the D /
[0105]
The analog video signal input to the dividing circuit 605 is serial-parallel converted into a divided video signal that is divided by the number of division driving divisions. In the case of m-division driving, the analog video signal is converted into m divided video signals.
[0106]
The m divided video signals are input to the first replacement circuit 608 at the same time. FIG. 9 shows a detailed block diagram of a
[0107]
The first replacement circuit 608 inputs the input divided video signals (Vs1 to Vsm) to the buffer circuits (609_1 to 609_m) by the first replacement signal input from the first replacement data processing circuit 611a, respectively. At that time, the input m divided video signals (Vs1 to Vsm) and the m buffer circuits (609_1 to 609_m) have a one-to-one correspondence. Which divided video signal of the m divided video signals is input to which buffer circuit of the m buffer circuits is determined by the first replacement signal input from the first replacement data processing circuit 611a. It is decided.
[0108]
The m divided video signals (Vs1 to Vsm) input to the buffer circuits (609_1 to 609_m) are buffered and amplified in each buffer circuit and input to the second replacement circuit 615_3. At the same time, a first replacement information signal is input from the first replacement data processing circuit 611a to the second replacement circuit 615_3. The first replacement information signal includes information on how the combination of the divided video signals (Vs1 to Vsm) and the buffer circuits (609_1 to 609_m) is changed by the first replacement signal in the first replacement circuit 608. It is a signal. In this embodiment, the second replacement circuit 615_3 is incorporated in the source signal line driver circuit.
[0109]
Next, operations of the second exchange circuit 615_3 and the second exchange
[0110]
In the active matrix liquid crystal display device shown in FIG. 11, the second signal replacement circuit 615_3 and the second replacement
[0111]
A clock signal (CLK), a start pulse signal (SP), and the like are input from the control circuit 601 to the shift register circuit 615_1 in the source signal line driver circuit 615.
[0112]
A sampling signal for sampling the divided video signal is output from the shift register circuit 615_1. The output sampling signal is also input to the level shift circuit 615_2 in the source signal line driver circuit 615, and the amplitude is increased and output.
[0113]
Note that the level shift circuit may be used as necessary, and is not necessarily used. In this embodiment, the level shift circuit 615_2 is provided between the shift register circuit 615_1 and the second replacement circuit 615_3; however, the present invention is not limited to this structure. A structure in which the level shift circuit 615_2 is incorporated in the shift register circuit 615_1 may be employed.
[0114]
The sampling signal output from the level shift circuit 615_2 is input to the second replacement circuit 615_3 in the source signal line driver circuit 615.
[0115]
On the other hand, the first replacement information signal output from the first replacement data processing circuit 611a is input to the second replacement
[0116]
At the same time, the divided video signals (Vs1 to Vsm) output from the buffer circuit group 609 are input to the second replacement circuit 615_3 through the divided video signal lines.
[0117]
In response to the second replacement signal, the second replacement circuit 615_3 uses one divided video signal line (Vl1 to Vlm) to which the divided video signal (Vs1 to Vsm) to be input to each of the m source signal lines is input. Select one by one. Then, m divided video signals (Vs1 to Vsm) are sampled by the sampling signal, and input to m predetermined source signal lines as m image signals. That is, each of the m divided video signals (Vs1 to Vsm) is output from the m buffer circuits (609_1 to 609_m) regardless of which buffer circuit (609_1 to 609_m) is input by the first replacement signal. The m image signals generated by sampling the m divided video signals (Vs1 to Vsm) are input to predetermined m source signal lines.
[0118]
The m image signals input to the source signal line are input to predetermined pixels.
[0119]
In the
[0120]
The pixel TFT operates by a selection signal input from the gate signal line driving circuit via the gate signal line. The m image signals respectively input to the corresponding m source signal lines among the source signal lines are selected by the pixel TFT and are simultaneously written to a predetermined pixel electrode.
[0121]
Next, the
[0122]
FIG. 10 shows a block diagram of the
[0123]
The q combinations of the divided video signal and the buffer circuit are stored as replacement data from the
[0124]
The counter circuit 612 is driven by a signal input from the control circuit 601 and determines a counter value that designates the memory address of the memory circuit 613. For example, when the counter value is 0, the memory address of the memory circuit 113 is designated as
[0125]
The address of the memory address is designated by the counter signal input to the memory circuit 613. Then, replacement data, which is information on the combination of the divided video signal and the buffer circuit, stored at the designated address is input to the first replacement data processing circuit 611a as a replacement data signal.
[0126]
The counter value changes every certain period. Each time the counter value changes, the counter value information is transmitted to the memory circuit 613 as a counter signal. The period until the counter value changes corresponds to the period until the combination of the divided video signal and the buffer circuit changes.
[0127]
When the counter value takes one value from 0 to (q−1), the value from 0 to (q−1) is taken again. That is, when the address of the memory address of the memory circuit 613 is designated from
[0128]
Further, the larger the number q of replacement data, which is the combination data of the divided video signals (Vs1 to Vsm) and the buffer circuits (609_1 to 609_m), is better. However, as compared with the conventional example shown in FIG. 17 in which the combination of the divided video signal and the buffer circuit is not rearranged, the number of the divided stripes may be small enough to make it difficult for an observer to see.
[0129]
Also, the combination of the divided video signal and the buffer circuit stored in the memory circuit 613 makes the divided stripes less visible to the observer than the conventional example shown in FIG. 17 in which the combination of the divided video signal and the buffer circuit is not rearranged. Any combination is possible. A combination of the divided video signal and the buffer circuit may be set using a random number or other functions.
[0130]
The combination of the divided video signal and the buffer circuit may be random, but it is not always necessary. As described in the embodiment, the combination of the divided video signal and the buffer circuit may have a certain regularity. What is important in the present invention is to change the combination of the divided video signal and the buffer circuit every certain period, thereby making it difficult for the observer to see the divided stripes.
[0131]
In this embodiment, one source signal line driving circuit and one gate signal line driving circuit are provided, but the present invention is not limited to this configuration. Two source signal line driver circuits may be provided, or two gate signal line driver circuits may be provided.
[0132]
In the present invention, it is important to set a period from when the combination of the divided video signal and the buffer circuit is changed to when the combination is changed next to such a length that the divided stripes are hardly visible to the observer. The period from when the combination of the buffer circuits is changed to when the combination is changed again is, in other words, the period from when the counter value is changed to when the counter value is changed again. The period corresponds to a period from when the information included in the first replacement signal and the second switching signal changes until the information included in the first replacement signal and the second switching signal changes.
[0133]
It is preferable that the period until the combination of the divided video signal and the buffer circuit is changed is shorter, and the divided stripes are more difficult to be visually recognized by the observer. The period until the combination of the divided video signal and the buffer circuit is changed is preferably 1/20 sec or less. In the present embodiment, the setting is made such that the combination of the divided video signal and the buffer circuit changes every frame period.
[0134]
In the present embodiment, the second replacement circuit, which is a part of the circuit group for forming the divided video signal in the first embodiment, is formed in the source signal line drive circuit, and at the same time, it has a function as a sampling circuit. However, the present invention is not limited to this configuration. The second switching circuit may not be provided with a function as a sampling circuit, and the sampling circuit may be separately provided in the source signal line driver circuit. Further, the second replacement circuit may be formed on the active matrix substrate separately from the source signal line driver circuit. In this case, the second replacement circuit is provided as an external circuit between a circuit group for forming a divided video signal provided on the IC chip and a source signal line driving circuit provided on the active matrix substrate, The circuit group for forming the divided video signal provided on the IC chip and the second replacement circuit may be connected via the FPC.
[0135]
In the present embodiment, the second replacement data processing circuit is provided in the source signal line driving circuit. Needless to say, the second replacement data processing circuit may be formed on the active matrix substrate separately from the source signal line driving circuit. good. In addition, the first replacement data processing circuit and the second replacement data processing circuit are integrated and provided on the IC chip, and the second replacement signal is input to the second replacement circuit on the active matrix substrate via the FPC. May be.
[0136]
In this embodiment, the replacement data signal is input only to the first replacement data processing circuit, and the first replacement information signal is input from the first replacement data processing circuit to the second replacement data processing circuit. However, the present invention is not limited to this configuration, and the replacement data signal is input to both the first replacement data processing circuit and the second replacement data processing circuit. In the second replacement data processing circuit, not from the first replacement information signal. The second replacement signal may be generated from the replacement data signal.
[0137]
According to the present invention, the divided video signal output from the buffer circuit having different characteristics has a potential difference between the divided video signal and the other divided video signals. Even if it is done, the position where the divisional stripe is displayed moves every certain period. For this reason, even if a split stripe is displayed on the screen, it is difficult for an observer to visually recognize it.
[0138]
Therefore, according to the present invention, when the division driving is performed, it is difficult for the observer to visually recognize the division stripes. In addition, by dividing driving, even if the number of pixels in the horizontal direction of the active matrix semiconductor display device is increased, flickering and flickering of the display image can be prevented while suppressing the driving frequency of the source signal line driving circuit. High-resolution, multi-gradation images can be displayed.
[0139]
The present embodiment is not limited to the configuration shown in FIGS. The combination of a plurality of buffer circuits and a plurality of divided video signals respectively input to the plurality of buffer circuits is changed every certain period, and the plurality of divided video signals are sampled to each of a predetermined specific value. It only needs to have a configuration that is input to the source signal line.
[0140]
Example 4
[0141]
In this embodiment, a detailed circuit configuration of the source signal line driver circuit shown in
[0142]
FIG. 12 shows a circuit diagram of the source signal line driving circuit of this embodiment. Reference numeral 615_1 denotes a shift register circuit, 615_2 denotes a level shift circuit, 615_3 denotes a second replacement circuit, and 611b denotes a second replacement data processing circuit.
[0143]
The clock signal CLK, the start pulse signal SP, and the drive direction switching signal SL / R are respectively input to the shift register circuit 615_1 from the wirings illustrated in the drawing.
[0144]
The divided video signal is input to the second switching circuit 615_3 through the divided
[0145]
In addition, the first replacement information signal is input to the second replacement
[0146]
One of the divided video signal lines is selected by the second replacement signal and the sampling signal input to the
[0147]
By repeating the above operation, image signals are input to all the source signal lines.
[0148]
Note that the
[0149]
(Example 5)
In this embodiment, an example in which the structure of the present invention is applied to a digital drive active matrix liquid crystal display device will be described. Here, a case where divided driving is performed by m division will be described.
[0150]
FIG. 13 is a block diagram of a circuit group for generating a divided video signal according to this embodiment.
[0151]
The Hsync signal and the Vsync signal are input to the
[0152]
An analog video signal having image information is input to the A /
[0153]
The input digital video signal is subjected to serial-parallel conversion in the
[0154]
The m divided video signals are input to the first replacement circuit 708. FIG. 14 shows a detailed block diagram of a
[0155]
The first replacement circuit 708 inputs the input divided video signals (Vs1 to Vsm) to the buffer circuits (709_1 to 709_m) by the first replacement signal input from the replacement data processing circuit 711, respectively. At that time, the input m divided video signals (Vs1 to Vsm) and the m buffer circuits (709_1 to 709_m) have a one-to-one correspondence. Then, which divided video signal of m divided video signals is input to which buffer circuit of m buffer circuits is determined by the first replacement signal input from replacement data processing circuit 711. .
[0156]
The m divided video signals (Vs1 to Vsm) input to the buffer circuits (709_1 to 709_m) are buffered and amplified in each buffer circuit and input to the latch circuit 1801-2 included in the source signal line driver circuit.
[0157]
FIG. 15 is a schematic block diagram of the active matrix liquid crystal display device of this embodiment. Reference numeral 801 denotes a source signal line driver circuit, and
[0158]
The source signal line driver circuit 801 includes a shift register circuit 801-1, a latch circuit 1 (801-2), a latch circuit 2 (801-3), a selector circuit 1 (801-4), and a D / A conversion circuit 801-5. , Selector circuit 2 (801-6). In addition, a buffer circuit and a level shift circuit (both not shown) may be included. Further, the DAC 801-5 may include a level shift circuit.
[0159]
In this embodiment, one source signal line driving circuit and one gate signal line driving circuit are provided, but the present invention is not limited to this configuration. Two source signal line driver circuits may be provided, or two gate signal line driver circuits may be provided.
[0160]
The gate signal
[0161]
The
[0162]
The operation of the source signal line side driver circuit 801 will be described. A clock signal (CK) and a start pulse (SP) are input to the shift register circuit 801-1. The shift register circuit 801-1 sequentially generates timing signals based on the clock signal (CK) and the start pulse (SP), and sequentially supplies the timing signals to the latch circuit 1 (801-2).
[0163]
The latch circuit 1 (801-2) has a latch circuit for processing m divided video signals each composed of an s-bit digital divided video signal. When the timing signal is input, the latch circuit 1 (801-2) sequentially captures and holds m divided video signals supplied from the buffer circuit 709 illustrated in FIG.
[0164]
The time until the divided video signal is completely written to the latch circuits of all the stages of the latch circuit 1 (801-2) is called a line period. That is, the writing of the divided video signal to the latch circuit of the rightmost stage is completed from the time when the writing of the divided video signal is started to the latch circuit of the leftmost stage in the latch circuit 1 (801-2). The time interval until the point in time is the line period. Actually, a period obtained by adding a horizontal blanking period to the line period may be called a line period.
[0165]
After the end of one line period, a latch signal (Latch Signal) is supplied to the latch circuit 2 (801-3). At this moment, the divided video signals written and held in the latch circuit 1 (801-2) are sent all at once to the latch circuit 2 (801-3), and latches of all stages of the latch circuit 2 (801-3) are performed. It is written and held in the circuit.
[0166]
The latch circuit 1 (801-2) that has finished sending the divided video signal to the latch circuit 2 (801-3) again receives the divided video signal line from the buffer circuit 709 based on the timing signal from the shift register circuit 80-1. The divided video signals supplied via the m are sequentially written m by m.
[0167]
During the second line period, the divided video signals that are written and held in the latch circuit 2 (801-3) are sequentially selected by the selector circuit 1 (801-4), and are subjected to D / A conversion. It is supplied to a circuit (DAC) 801-5.
[0168]
The divided video signal selected by the selector circuit 801-4 is supplied to the DAC 801-5.
[0169]
The DAC 801-5 converts the digital divided video signal into m analog divided video signals, and sequentially supplies them to the source signal lines selected by the selector circuit 2 (801-6).
[0170]
In this embodiment, the selector circuit 2 (801-6) receives the second replacement signal from the replacement data processing circuit 711. The selector circuit 1 (801-4) inputs m analog divided video signals output from the DAC 801-5 to specific source signal lines, respectively, in response to the second replacement signal input from the replacement data processing circuit 711. . That is, m analog video signals output from the DAC 801-5 are output from the DAC 801-5 regardless of which buffer circuit (709_1 to 709_m) each of the m divided video signals (Vs1 to Vsm) is input by the first replacement signal. The divided video signals (Vs1 to Vsm) are respectively input to m source signal lines that are determined in advance.
[0171]
The first replacement signal and the second replacement signal are generated when the replacement data signal is input to the replacement data processing circuit 711. The replacement data signal is generated in the
[0172]
The analog divided video signal supplied to the source signal line is supplied to the source region of the pixel TFT of the pixel portion connected to the source signal line.
[0173]
In the gate signal
[0174]
In this way, the corresponding pixel TFT is switched by the selection signal from the gate signal
[0175]
According to the present invention, the divided video signal output from the D / A conversion circuit included in the buffer circuit having different characteristics and the source signal line driver circuit has a potential difference from the other divided video signals. As a result, even if bright and dark stripes (divided stripes) are displayed on the screen, the position where the divided stripes are displayed moves every certain period. For this reason, even if a split stripe is displayed on the screen, it is difficult for an observer to visually recognize it.
[0176]
In the present invention, it is important to set a period from when the combination of the divided video signal and the buffer circuit is changed to when the combination is changed next to such a length that the divided stripes are hardly visible to the observer. The period from when the combination of the buffer circuits is changed to when the combination is changed again is, in other words, the period from when the counter value is changed to when the counter value is changed again. The period corresponds to a period from when the information included in the first replacement signal and the second switching signal changes until the information included in the first replacement signal and the second switching signal changes.
[0177]
It is preferable that the period until the combination of the divided video signal and the buffer circuit is changed is shorter, and the divided stripes are more difficult to be visually recognized by the observer. The period until the combination of the divided video signal and the buffer circuit is changed is preferably 1/20 sec or less. In the present embodiment, the setting is made such that the combination of the divided video signal and the buffer circuit changes every frame period.
[0178]
Therefore, according to the present invention, when the division driving is performed, it is difficult for the observer to visually recognize the division stripes. In addition, by dividing driving, even if the number of pixels in the horizontal direction of the active matrix semiconductor display device is increased, flickering and flickering of the display image can be prevented while suppressing the driving frequency of the source signal line driving circuit. High-resolution, multi-gradation images can be displayed.
[0179]
In addition, this invention is not limited to the structure shown in FIGS. A plurality of buffer circuits and a combination of a plurality of divided video signals respectively input to the plurality of buffer circuits are arbitrarily recombined every certain period, and a plurality of divided video signals are sampled and corresponding source signals are respectively sampled. What is necessary is just to have the structure input into a line.
[0180]
(Example 6)
FIG. 16 shows an example in which an active matrix liquid crystal display device is formed using the active matrix substrate having the structure shown in the first to fifth embodiments. FIG. 16 shows a portion corresponding to a display of an active matrix liquid crystal display device, which is also called a liquid crystal panel. In this embodiment, the portion of the liquid crystal panel to be bonded to the FPC will be described, and therefore the sealing material and the cell component are not shown for convenience.
[0181]
In FIG. 16,
[0182]
In the structure shown in FIG. 16, it is desirable to align all of the side surfaces of the
[0183]
(Example 7)
In this embodiment, an example of a method for manufacturing an active matrix liquid crystal display device which is one of semiconductor display devices of the present invention will be described with reference to FIGS. Here, a process for manufacturing a pixel TFT of a pixel portion and a TFT of a driver circuit (a source signal line driver circuit, a gate signal line driver circuit, a D / A converter circuit, etc.) provided on the periphery of the pixel portion over the same substrate It explains in detail according to. However, in order to simplify the description, a CMOS circuit, which is a basic circuit such as a shift register circuit, a buffer circuit, and a D / A conversion circuit, and an n-channel TFT are illustrated in the drive circuit.
[0184]
In FIG. 18A, a low alkali glass substrate or a quartz substrate can be used as the substrate (active matrix substrate) 6001. In this example, a low alkali glass substrate was used. In this case, heat treatment may be performed in advance at a temperature lower by about 10 to 20 ° C. than the glass strain point. A
[0185]
Next, a
[0186]
Then, a
[0187]
Then, the
[0188]
Then, a resist
[0189]
In order to form the LDD region of the n-channel TFT of the driver circuit, an impurity element imparting n-type conductivity is selectively added to the island-shaped
[0190]
Next, the
[0191]
Then, the
[0192]
Next, a first conductive layer is formed to form a gate electrode. The first conductive layer may be formed as a single layer, but may have a laminated structure such as two layers or three layers as necessary. In this example, a conductive layer (A) 6021 made of a conductive nitride metal film and a conductive layer (B) 6022 made of a metal film were laminated. The conductive layer (B) 6022 is an element selected from tantalum (Ta), titanium (Ti), molybdenum (Mo), and tungsten (W), an alloy containing the element as a main component, or an alloy film in which the elements are combined. (Typically, a Mo—W alloy film or a Mo—Ta alloy film). The conductive layer (A) 6021 is a tantalum nitride (TaN), tungsten nitride (WN), titanium nitride (TiN) film, or nitride. It is made of molybdenum (MoN). Alternatively, tungsten silicide, titanium silicide, or molybdenum silicide may be applied to the conductive layer (A) 6021 as an alternative material. In the conductive layer (B), the concentration of impurities contained in the conductive layer (B) should be reduced in order to reduce the resistance. In particular, the oxygen concentration should be 30 ppm or less. For example, tungsten (W) was able to realize a specific resistance value of 20 μΩcm or less by setting the oxygen concentration to 30 ppm or less.
[0193]
The conductive layer (A) 6021 may be 10 to 50 nm (preferably 20 to 30 nm), and the conductive layer (B) 6022 may be 200 to 400 nm (preferably 250 to 350 nm). In this embodiment, a 30 nm thick tantalum nitride film is used for the conductive layer (A) 6021 and a 350 nm Ta film is used for the conductive layer (B) 6022, both of which are formed by sputtering. In film formation by this sputtering method, if an appropriate amount of Xe or Kr is added to the sputtering gas Ar, the internal stress of the film to be formed can be relaxed and the film can be prevented from peeling. Although not shown, it is effective to form a silicon film doped with phosphorus (P) with a thickness of about 2 to 20 nm under the conductive layer (A) 6021. This improves adhesion and prevents oxidation of the conductive film formed thereon, and at the same time, an alkali metal element contained in a trace amount in the conductive layer (A) or the conductive layer (B) diffuses into the
[0194]
Next, resist
[0195]
Next, in order to form a source region and a drain region of the p-channel TFT of the driver circuit, a step of adding an impurity element imparting p-type is performed. Here, impurity regions are formed in a self-aligning manner using the
[0196]
Next, in the n-channel TFT, an impurity region functioning as a source region or a drain region was formed. Resist
[0197]
The
[0198]
Then, an impurity addition step for imparting n-type for forming an LDD region of the n-channel TFT in the pixel portion was performed. Here, an impurity element imparting n-type in a self-aligning manner is added by an ion doping method using the
[0199]
Thereafter, a heat treatment process is performed to activate the impurity element imparting n-type or p-type added at each concentration. This step can be performed by a furnace annealing method, a laser annealing method, or a rapid thermal annealing method (RTA method). Here, the activation process was performed by furnace annealing. The heat treatment is performed at 400 to 800 ° C., typically 500 to 600 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, heat treatment is performed at 550 ° C. for 4 hours. went. Further, in the case where a
[0200]
In this heat treatment, conductive layers (C) 6028c to 6032c are formed from the surface to a thickness of 5 to 80 nm in the
[0201]
In the case where the island-shaped semiconductor layer was formed from an amorphous silicon film by a crystallization method using a catalytic element, a trace amount of the catalytic element remained in the island-shaped semiconductor layer. Of course, it is possible to complete the TFT even in such a state, but it is more preferable to remove at least the remaining catalyst element from the channel formation region. As one of means for removing the catalyst element, there is a means for utilizing the gettering action by phosphorus (P). The concentration of phosphorus (P) necessary for gettering is the impurity region (n) formed in FIG. + The catalytic element could be gettered from the channel formation regions of the n-channel TFT and the p-channel TFT by the heat treatment in the activation process performed here. (Fig. 20D)
[0202]
When the activation and hydrogenation steps are completed, a second conductive film is formed as a gate wiring. This second conductive film includes a conductive layer (D) mainly composed of aluminum (Al) or copper (Cu), which is a low resistance material, and titanium (Ti), tantalum (Ta), tungsten (W), molybdenum. It is good to form with the conductive layer (E) which consists of (Mo). In this embodiment, an aluminum (Al) film containing 0.1 to 2% by weight of titanium (Ti) is formed as the conductive layer (D) 6045, and a titanium (Ti) film is formed as the conductive layer (E) 6046. The conductive layer (D) 6045 may be 200 to 400 nm (preferably 250 to 350 nm), and the conductive layer (E) 6046 may be 50 to 200 nm (preferably 100 to 150 nm). (FIG. 21 (A))
[0203]
Then, in order to form a gate wiring connected to the gate electrode, the conductive layer (E) 6046 and the conductive layer (D) 6045 were etched to form
[0204]
The first
[0205]
Next, a silicon nitride film, a silicon oxide film, or a silicon nitride oxide film is formed as the
[0206]
Thereafter, a second
[0207]
In this way, a substrate having the TFT of the driving circuit and the pixel TFT of the pixel portion on the same substrate was completed. A p-channel TFT 6101, a first n-channel TFT 6102, and a second n-channel TFT 6103 are formed in the driver circuit, and a pixel TFT 6104 and a storage capacitor 6105 are formed in the pixel portion. In this specification, such a substrate is referred to as an active matrix substrate for convenience.
[0208]
The p-channel TFT 6101 of the driver circuit includes a
[0209]
As described above, in this embodiment, it is possible to optimize the structure of the TFT constituting each circuit according to the specifications required by the pixel TFT and the drive circuit, and to improve the operation performance and reliability of the semiconductor display device. be able to. Furthermore, the LDD region, the source region, and the drain region can be easily activated by forming the gate electrode from a heat-resistant conductive material, and the wiring resistance can be sufficiently reduced by forming the gate electrode from a low-resistance material. Therefore, the present invention can be applied to a display device having a pixel portion (screen size) of 4 inches class or more.
[0210]
In this embodiment, the transmissive liquid crystal panel has been described. However, the present invention is not limited to this, and can be used for a reflective liquid crystal panel.
[0211]
(Example 8)
In this example, an example in which a light-emitting device is manufactured using the present invention will be described.
[0212]
Unlike the liquid crystal display device, the light emitting device is a self-luminous type. A light-emitting element has a structure in which a layer containing an organic compound (hereinafter referred to as an organic compound layer) is sandwiched between a pair of electrodes (an anode and a cathode). The organic compound layer usually has a laminated structure. Yes. A typical example is a “hole transport layer / light emitting layer / electron transport layer” stacked structure proposed by Tang et al. Of Kodak Eastman Company. This structure has very high luminous efficiency, and most of the light emitting devices that are currently under research and development employ this structure.
[0213]
When luminescence (Electro Luminescence) generated by applying an electric field is obtained, the light emitting element has an anode layer, an organic compound layer, and a cathode layer. Luminescence in organic compounds includes light emission (fluorescence) when returning from the singlet excited state to the ground state and light emission (phosphorescence) when returning from the triplet excited state to the ground state. Either light emission may be used.
[0214]
FIG. 23A is a top view of a light-emitting device using the present invention. In FIG. 23A,
[0215]
At this time, a
[0216]
FIG. 23B shows a cross-sectional structure of the light-emitting device of this embodiment. A driver circuit TFT (however, here an n-channel TFT and a p-channel TFT are combined on a
[0217]
When the driving
[0218]
Next, an
[0219]
In this embodiment, the organic compound layer is formed by vapor deposition using a shadow mask. Color display is possible by forming a light emitting layer (a red light emitting layer, a green light emitting layer, and a blue light emitting layer) capable of emitting light having different wavelengths for each pixel using a shadow mask. In addition, there are a method in which a color conversion layer (CCM) and a color filter are combined, and a method in which a white light emitting layer and a color filter are combined, but either method may be used. Needless to say, a single color light emitting device can also be provided.
[0220]
After the
[0221]
In this embodiment, a stacked structure of a LiF (lithium fluoride) film and an Al (aluminum) film is used as the
[0222]
In order to electrically connect the
[0223]
A
[0224]
Further, a sealing
[0225]
At this time, the
[0226]
In addition, a spacer may be included in the
[0227]
In the case where a spacer is provided, the
[0228]
As the
[0229]
However, the
[0230]
The
[0231]
In this embodiment, the
[0232]
Example 9
In this example, an example of manufacturing a light-emitting device having a different form from that of Example 8 using the present invention will be described with reference to FIGS. The same reference numerals as those in FIGS. 23A and 23B denote the same parts, and the description thereof is omitted.
[0233]
FIG. 24A is a top view of the light-emitting device of this example, and FIG. 24B is a cross-sectional view taken along line AA ′ of FIG.
[0234]
According to Example 8, a
[0235]
Further, a
[0236]
In addition, a spacer may be included in the
[0237]
In the case where a spacer is provided, the
[0238]
As the
[0239]
However, the
[0240]
Next, after the
[0241]
The
[0242]
In this embodiment, the
[0243]
(Example 10)
Here, a more detailed cross-sectional structure of the pixel portion in the display panel is shown in FIG. 25, a top structure is shown in FIG. 26A, and a circuit diagram is shown in FIG. In FIG. 25, FIG. 26 (A), and FIG.
[0244]
In FIG. 25, a switching
[0245]
The
[0246]
Since the current control TFT is an element for controlling the amount of current flowing through the light emitting element, a large amount of current flows and is also an element with a high risk of deterioration due to heat or hot carriers. Therefore, the structure of the present invention in which the LDD region is provided on the drain side of the current control TFT so as to overlap the gate electrode through the gate insulating film is extremely effective.
[0247]
In this embodiment, the
[0248]
In addition, as shown in FIG. 26A, the wiring that becomes the
[0249]
A
[0250]
[0251]
A
[0252]
There are various types of PPV-based organic compound materials, such as “H. Shenk, H. Becker, O. Gelsen, E. Kluge, W. Kreuder, and H. Spreitzer,“ Polymers for Light Emitting ”. Materials such as those described in “Diodes”, Euro Display, Proceedings, 1999, p. 33-37 ”and Japanese Patent Laid-Open No. 10-92576 may be used.
[0253]
As a specific light emitting layer, cyanopolyphenylene vinylene may be used for a light emitting layer that emits red light, polyphenylene vinylene may be used for a light emitting layer that emits green light, and polyphenylene vinylene or polyalkylphenylene may be used for a light emitting layer that emits blue light. The film thickness may be 30 to 150 nm (preferably 40 to 100 nm).
[0254]
However, the above example is an example of an organic compound material that can be used as the light emitting layer, and is not necessarily limited to this. A light emitting layer, a charge transport layer, or a charge injection layer may be freely combined to form an organic compound layer (a layer for causing light emission and carrier movement therefor).
[0255]
For example, in this embodiment, an example in which a polymer material is used as the light emitting layer is shown, but a low molecular organic compound material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer or the charge injection layer. A known material can be used as the organic compound material or the inorganic material from which the luminescence generated by applying these electric fields can be obtained.
[0256]
In this embodiment, an organic compound layer having a laminated structure in which a
[0257]
When the
[0258]
By the way, in the present embodiment, a
[0259]
As described above, the display panel of the present invention has a pixel portion composed of pixels having a structure as shown in FIG. 25, and has a switching TFT with a sufficiently low off-current value and a current control TFT resistant to hot carrier injection. . Therefore, a display panel having high reliability and capable of displaying a good image can be obtained.
[0260]
(Example 11)
In this embodiment, a structure in which the structure of the light-emitting
[0261]
In FIG. 27, a
[0262]
In this embodiment, a transparent conductive film is used as the pixel electrode (anode) 50. Specifically, a conductive film made of a compound of indium oxide and zinc oxide is used. Of course, a conductive film made of a compound of indium oxide and tin oxide may be used.
[0263]
Then, after
[0264]
In the case of the present embodiment, the light generated in the
[0265]
(Example 12)
In this embodiment, FIGS. 28A to 28C show an example of a pixel having a structure different from the circuit diagram shown in FIG. In this embodiment, 3801 is a source wiring of the switching
[0266]
FIG. 28A shows an example in which the
[0267]
FIG. 28B illustrates an example in which the
[0268]
In FIG. 28C, a
[0269]
(Example 13)
26A and 26B shown in Embodiment 10, the
[0270]
Since the capacitance of the parasitic capacitance varies depending on the area where the gate electrode and the LDD region overlap, the capacitance of the parasitic capacitance is determined by the length of the LDD region included in the overlapping region.
[0271]
Similarly, in the structure of FIGS. 28A, 28B, and 28C shown in Embodiment 12, the
[0272]
(Example 14)
In the present embodiment, a multiplexer circuit is provided in the circuit group for generating the divided video signal shown in FIG. When a plurality of signals (distribution signals) output from the multiplexer circuit are input to a plurality of D / A conversion circuits corresponding to the respective signals, a combination of the plurality of distribution signals and the plurality of D / A conversion circuits is obtained. It has a configuration that changes every certain period.
[0273]
The configurations of the plurality of D / A conversion circuits are all the same in theory. However, in practice, the characteristics of individual D / A conversion circuits are not exactly the same. Even if the same digital signal is input, the potential of the analog signal output by the D / A conversion circuit may be different. The characteristics of the D / A conversion circuit depend on the manufacturing errors of circuit elements included in the D / A conversion circuit and the ambient temperature of the D / A conversion circuit.
[0274]
Therefore, the potential of the analog signal output from the D / A conversion circuit is always affected by the characteristics of the D / A conversion circuit. Therefore, an analog video signal output from a D / A conversion circuit having different characteristics has a potential difference from an analog video signal output from another D / A conversion circuit.
[0275]
Then, when an analog video signal having a potential difference is converted into a divided video signal for division driving and sampled in the source signal line driver circuit, an image signal input to the pixel by sampling also has a potential difference. And the potential difference which the image signal has is displayed as light and dark on the screen, and a stripe (divided stripe) due to light and dark is visually recognized by an observer.
[0276]
A circuit group for generating a divided video signal according to the present embodiment will be described with reference to FIG. Note that, here, a case where an analog-driven active matrix semiconductor display device is divided and driven by m division will be described.
[0277]
[0278]
The Hsync signal and the Vsync signal are input to the
[0279]
An analog video signal having image information is input to the A / D conversion circuit 402. The analog video signal input to the A / D conversion circuit 402 is converted into a digital video signal by the A / D conversion circuit 402 and input to the γ correction circuit 403. The digital video signal input to the γ correction circuit 403 is γ corrected and input to the
[0280]
The γ-corrected digital video signal input to the
[0281]
The l distributed signals are simultaneously input to the D / A first switching circuit 409. FIG. 33 shows a detailed block diagram of a
[0282]
The D / A first switching circuit 409 converts the input digital distribution signal (Dv1 to Dvm) into a D / A conversion circuit according to the D / A first switching signal input from the D / A replacement data processing circuit 412. (410_1 to 410_m) respectively. In this case, the input digital distribution signals (Dv1 to Dvm) and the input D / A conversion circuits (410_1 to 410_m) have a one-to-one correspondence. Then, which D / A conversion data processing circuit 412 determines which digital distribution signal of the l digital distribution signals is input to which D / A conversion circuit of the l D / A conversion circuits. Is determined by the first D / A replacement signal input from.
[0283]
The l digital distribution signals (Dv1 to Dvm) input to the D / A conversion circuits (410_1 to 410_m) are converted into l analog distribution signals (Av1 to Avm) in each D / A conversion circuit. , D / A second switching circuit 411.
[0284]
The D / A second switching circuit 411 receives the l analog signals output from the D / A conversion circuits (410_1 to 410_m) in response to the D / A second switching signal input from the D / A replacement data processing circuit 412. The distribution signals (Av1 to Avm) are respectively input to l predetermined dividing circuits. In other words, regardless of which D / A conversion circuit (410_1 to 410_m) each of the l digital distribution signals (Dv1 to Dvm) is input by the D / A first replacement signal, l D / A The l analog distribution signals (Av1 to Avm) output from the A conversion circuits (410_1 to 410_m) are input to l predetermined division circuits.
[0285]
l analog distribution signals (Av1 to Avm) input to l division circuits are converted into m division video signals and output. Since the following is as described above in the embodiment, the description is omitted.
[0286]
According to the present invention, the analog distribution signal output from the D / A conversion circuit having different characteristics has a potential difference from the analog distribution signal output from another D / A conversion circuit. As a result, even if bright and dark stripes (divided stripes) are displayed on the screen, the position where the divided stripes are displayed moves every certain period. For this reason, even if a split stripe is displayed on the screen, it is difficult for an observer to visually recognize it.
[0287]
In the present invention, the period from when the combination of the digital distribution signal and the D / A converter circuit is changed to when the combination is changed next can be set to a length that makes it difficult for the observer to visually recognize the divided stripes. is important. The period from when the combination of the D / A conversion circuits is changed to when the combination is changed again, in other words, after the information of the D / A first replacement signal and the second switching signal is changed, This also corresponds to a period until the information of the D / A first replacement signal and the second switching signal changes.
[0288]
It is preferable that the period until the combination of the digital distribution signal and the D / A conversion circuit is changed is shorter, and the divided stripes are less visible to the observer. In this embodiment, the combination of the digital distribution signal and the D / A conversion circuit is set to change every frame period.
[0289]
Therefore, according to the present invention, when the division driving is performed, it is difficult for the observer to visually recognize the division stripes. In addition, by dividing driving, even if the number of pixels in the horizontal direction of the active matrix semiconductor display device is increased, flickering and flickering of the display image can be prevented while suppressing the driving frequency of the source signal line driving circuit. High-resolution, multi-gradation images can be displayed.
[0290]
In addition to the configuration shown in FIGS. 32 and 33, the combination of the D / A conversion circuit and the signal is switched before being input to the D / A conversion circuit, and the signal is output after being output from the buffer circuit. You may make it return a combination. More specifically, the digital distribution signal output from the
[0291]
Further, the configuration shown in this example can make the divided stripes less visible to the observer than the configurations shown in
[0292]
(Example 15)
The present invention can be used for various semiconductor display devices (active matrix liquid crystal display, active matrix light emitting device, active matrix EC display). That is, the present invention can be implemented in all semiconductor display devices in which these electro-optical devices are incorporated as display media.
[0293]
Such semiconductor display devices include video cameras, digital cameras, projectors (rear type or front type), head mounted displays (goggles type displays), game machines, car navigation systems, personal computers, personal digital assistants (mobile computers, mobile phones). Phone or electronic book). Examples of these are shown in FIGS. 29, 30 and 31. FIG.
[0294]
FIG. 29A illustrates a personal computer, which includes a
[0295]
FIG. 29B illustrates a video camera which includes a main body 7101, a display device 7102, an
[0296]
FIG. 29C illustrates a mobile computer, which includes a main body 7201, a camera portion 7202, an
[0297]
FIG. 29D illustrates a goggle type display which includes a main body 7301, a
[0298]
FIG. 29E shows a player using a recording medium (hereinafter referred to as a recording medium) on which a program is recorded, and includes a main body 7401, a
[0299]
FIG. 30A illustrates a front projector, which includes a light source optical system, a
[0300]
FIG. 30B shows a rear projector, which includes a main body 7701, a light source optical system and
[0301]
Note that FIG. 30C illustrates an example of the structure of the light source optical system and the
[0302]
FIG. 30D illustrates an example of the structure of the light source optical system 7801 in FIG. In this embodiment, the light source optical system 7801 includes a reflector 7811, a light source 7812, lens arrays 7813 and 7814, a polarization conversion element 7815, and a condenser lens 7816. Note that the light source optical system illustrated in FIG. 30D is an example and is not particularly limited. For example, the practitioner may appropriately provide an optical lens, a film having a polarization function, a film for adjusting a phase difference, an IR film, and the like in the light source optical system.
[0303]
FIG. 30C shows an example of a three-plate type, while FIG. 31A shows an example of a single-plate type. The light source optical system and display device illustrated in FIG. 31A includes a light source optical system 7901, a display device 7902, and a projection optical system 7903. The projection optical system 7903 is composed of a plurality of optical lenses provided with a projection lens. The light source optical system and the display device illustrated in FIG. 31A can be applied to the
[0304]
The light source optical system and display device shown in FIG. 31B is an application example of FIG. 31A. Instead of providing a color filter, a display image is displayed using an RGB rotating color filter disc 7905. Colored. The light source optical system and the display device illustrated in FIG. 31B can be applied to the
[0305]
The light source optical system and the display device shown in FIG. 31C are called a color filterless single plate type. In this method, a microlens array 7915 is provided in a display device 7916, and a display image is colored using a dichroic mirror (green) 7912, a dichroic mirror (red) 7913, and a dichroic mirror (blue) 7914. The projection optical system 7917 includes a plurality of optical lenses provided with a projection lens. The light source optical system and the display device shown in FIG. 31C can be applied to the light source optical system and the
[0306]
As described above, the application range of the present invention is extremely wide and can be applied to semiconductor display devices in various fields.
[0307]
【Effect of the invention】
According to the present invention, the divided video signal output from the buffer circuit having different characteristics has a potential difference between the divided video signal and the other divided video signals. Even if it is done, the position where the divisional stripe is displayed moves every certain period. For this reason, even if a split stripe is displayed on the screen, it is difficult for an observer to visually recognize it.
[0308]
Therefore, according to the present invention, when the division driving is performed, it is difficult for the observer to visually recognize the division stripes. In addition, by dividing driving, even if the number of pixels in the horizontal direction of the active matrix semiconductor display device is increased, flickering and flickering of the display image can be prevented while suppressing the driving frequency of the source signal line driving circuit. High-resolution, multi-gradation images can be displayed.
[Brief description of the drawings]
FIG. 1 is a block diagram of a circuit group for generating a divided video signal according to the present invention.
FIG. 2 is a block diagram of a part of a circuit group that generates a divided video signal.
FIG. 3 is a block diagram of a replacement data circuit.
FIG. 4 is a schematic top view of an active matrix liquid crystal semiconductor display device of the present invention.
FIG. 5 is a diagram showing a driving method of an analog active matrix liquid crystal semiconductor display device of the present invention.
FIG. 6 is a circuit diagram of a source signal line driver circuit.
FIG. 7 is an equivalent circuit diagram of an analog switch and a level shift circuit.
FIG. 8 is a block diagram of a circuit group for generating a divided video signal according to the present invention.
FIG. 9 is a block diagram of a part of a circuit group that generates a divided video signal.
FIG. 10 is a block diagram of a replacement data circuit.
FIG. 11 is a schematic top view of an active matrix liquid crystal semiconductor display device of the present invention.
FIG. 12 is a circuit diagram of a source signal line driver circuit.
FIG. 13 is a block diagram of a circuit group for generating a divided video signal according to the present invention.
FIG. 14 is a block diagram of a part of a circuit group for generating a divided video signal.
FIG. 15 is a schematic top view of an active matrix liquid crystal display device of the present invention.
FIG. 16 is a perspective view of a semiconductor display device of the present invention.
FIG. 17 is a block diagram of a circuit group for generating a conventional divided video signal.
FIG. 18 is a diagram showing a manufacturing process of a TFT used in the present invention.
FIG. 19 is a diagram showing a manufacturing process of a TFT used in the present invention.
FIG. 20 is a diagram showing a manufacturing process of a TFT used in the present invention.
FIG. 21 is a diagram showing a manufacturing process of a TFT used in the present invention.
FIG. 22 is a diagram showing a manufacturing process of a TFT used in the present invention.
FIG. 23 is a top view and a cross-sectional view of a light-emitting device using the present invention.
24A and 24B are a top view and a cross-sectional view of a light-emitting device using the present invention.
FIG. 25 is a cross-sectional view of a light-emitting device using the present invention.
26A and 26B are a top view and a circuit diagram of a light-emitting device using the present invention.
FIG. 27 is a cross-sectional view of a light-emitting device using the present invention.
FIG. 28 is a circuit diagram of a light-emitting device using the present invention.
FIG. 29 is a diagram of a semiconductor display device using the present invention.
FIG. 30 is a diagram of a liquid crystal projector using the present invention.
FIG. 31 is a diagram of a single-plate liquid crystal projector using the present invention.
FIG. 32 is a block diagram of a circuit group for generating a divided video signal according to the present invention.
FIG. 33 is a block diagram of a part of a circuit group that generates a divided video signal.
[Explanation of symbols]
101 Control circuit
102 A / D conversion circuit
103 γ correction circuit
104 D / A converter circuit
105 Dividing circuit
106 Replacement data circuit
108 First switching circuit
109 Buffer circuit
110 Second switching circuit
111 Replacement data processing circuit
112 Counter circuit
113 Memory circuit
115 Source signal line drive circuit
116 Gate signal line driving circuit
117 Source signal line
118 Gate signal line
119 pixels
120 pixels
121 pixel TFT
122 Liquid crystal cell
123 Retention capacity
Claims (4)
前記第1の入れ替え回路は、m個の分割ビデオ信号をそれぞれ対応する前記バッファ回路に入力する機能、及び該対応する組み合わせを一定の期間ごとに入れ替える機能を有し、
前記第2の入れ替え回路は、前記バッファ回路で処理された前記m個の分割ビデオ信号をサンプリングして画像信号を生成する機能、及び前記画像信号をそれぞれ対応する前記ソース信号線に入力する機能を有することを特徴とする表示装置。A first exchange circuit, a second exchange circuit, m (m is a natural number greater than 1) source signal lines, and at least m buffer circuits;
The first replacement circuit has a function of inputting m divided video signals to the corresponding buffer circuits, and a function of replacing the corresponding combinations at regular intervals,
The second switching circuit has a function of sampling the m divided video signals processed by the buffer circuit to generate an image signal, and a function of inputting the image signal to the corresponding source signal line. A display device comprising:
前記第1の入れ替え回路は、m個の分割ビデオ信号をそれぞれ対応する前記バッファ回路に入力する機能、及び該対応する組み合わせを一定の期間ごとに入れ替える機能を有し、
前記第2の入れ替え回路は、ソース信号線駆動回路内にあり、前記バッファ回路で処理された前記m個の分割ビデオ信号をサンプリングして画像信号を生成する機能、及び前記画像信号をそれぞれ対応する前記ソース信号線に入力する機能を有することを特徴とする表示装置。A first exchange circuit, a second exchange circuit, m (m is a natural number greater than 1) source signal lines, and at least m buffer circuits;
The first replacement circuit has a function of inputting m divided video signals to the corresponding buffer circuits, and a function of replacing the corresponding combinations at regular intervals,
The second replacement circuit is in the source signal line driving circuit, and corresponds to the function of sampling the m divided video signals processed by the buffer circuit to generate an image signal, and the image signal, respectively. A display device having a function of inputting to the source signal line.
前記第1の入れ替え回路に前記組み合わせの情報を入力する第1の入れ替えデータ処理回路と、
前記第2の入れ替え回路に前記組み合わせの情報を入力する第2の入れ替えデータ処理回路と、を有し、
前記第2の入れ替えデータ処理回路は、前記ソース信号線駆動回路内にあることを特徴とする表示装置。In claim 2,
A first replacement data processing circuit for inputting the combination information to the first replacement circuit;
A second replacement data processing circuit for inputting the combination information to the second replacement circuit,
The display device, wherein the second replacement data processing circuit is in the source signal line driver circuit.
前記第1の入れ替え回路は、m個の分割ビデオ信号をそれぞれ対応する前記信号処理回路に入力する機能、及び該対応する組み合わせを一定の期間ごとに入れ替える機能を有し、
前記第2の入れ替え回路は、前記信号処理回路で処理された前記m個の分割ビデオ信号をサンプリングして画像信号を生成する機能、及び前記画像信号をそれぞれ対応する前記信号線に入力する機能を有することを特徴とする表示装置。A first exchange circuit, a second exchange circuit, m signal lines (m is a natural number greater than 1), and at least m signal processing circuits having the same function;
The first replacement circuit has a function of inputting m divided video signals to the corresponding signal processing circuits, and a function of replacing the corresponding combinations at regular intervals,
The second switching circuit has a function of sampling the m divided video signals processed by the signal processing circuit to generate an image signal, and a function of inputting the image signal to the corresponding signal line. A display device comprising:
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