JP5087845B2 - 画像ディスプレイ回路および画像表示処理方法 - Google Patents

Description

本発明は、デジタルカメラなどで撮像した画像に表示用処理を施す画像ディスプレイ回路と画像表示処理方法に関する。

ＶＧＡ(Video Graphics Array)方式に準じた画素数の輝度色差系のデジタル画像データに対し、ＮＴＳＣ(National Television Standard Committee)方式の水平走査周期に対応した水平方向の画素数に変換する画像ディスプレイ回路が知られている（例えば、特許文献１参照）。この画像ディスプレイ回路ではまた、５ラインに１ラインの割合で同じラインを繰り返すことによって垂直方向のライン数を６／５倍に変倍している。

この出願の発明に関連する先行技術文献としては次のものがある。
特開２００４−１９４２８６号公報

デジタルカメラで撮像された画像は多数の階層調データを有する自然画の表示面であるが、デジタルカメラで扱う画像には自然画の他に、アイコンやフォントとして種々の情報を表示するためのＯＳＤ(On Screen Display)などの複数の表示面があり、自然画の表示面にＯＳＤの表示面を重ねて表示することがある。自然画の表示面は比較的滑らかなエッジを有しているが、ＯＳＤの表示面は自然画のような比較的滑らかなエッジを有する多階調データではなく、カラーパレット画像の表示面であり、自然画に比べてエッジが先鋭である。

このような性質の異なる自然画表示面とＯＳＤ表示面とを重ね合わせてから水平画素数変換処理を施すと、ＯＳＤ面の画像であるアイコンやフォントのエッジに色つきが発生したり、逆にエッジの色つきを避けるような水平画素数変換処理を施すと自然画の滑らかさが失われてしまうという問題がある。また、５ラインに１ラインの割合で同じラインを繰り返しライン数を６／５倍に変倍するというライン数変換処理では、汎用のＤＭＡコントローラーで実現するのは困難であり、専用のライン数変換処理回路を設けなければならないという問題がある。

請求項１に記載の画像ディスプレイ回路は、自然画面の表示データに対して水平方向の画素数を変換するための水平変倍処理を施す第１水平変倍手段と、ＯＳＤ(On Screen Display)面の表示データに対して水平方向の画素数を変換するための水平変倍処理を施す第２水平変倍手段と、第１水平変倍手段による水平変倍処理後の自然画面と、第２水平変倍手段による水平変倍処理後のＯＳＤ面とを重ね合わせる重ね合わせ手段と、 自然画面およびＯＳＤ面の表示データに対して垂直方向のライン数を変換するためのライン数変換処理を施す垂直変倍手段とを備え、垂直変倍手段は、自然画面およびＯＳＤ面におけるインターレース走査の第１フィールドと第２フィールドをそれぞれ５ラインのブロックｎ（ｎはブロック番号でｎ＝１，２，・・）に分割し、第１フィールドでは、各ブロックｎの上位３ラインの下に、対応する第２フィールドのブロックｎの下位３ラインを加えて６ラインの新ブロックｎを形成するとともに、第２フィールドでは、各ブロックｎの上位３ラインの下に、対応する第１フィールドのブロックｎの下位２ラインと次のブロックｎ＋１の最上位の１ラインを加えて６ラインの新ブロックｎを形成し、自然画面およびＯＳＤ面のライン数を６／５倍にすることを特徴とする。
請求項８に記載の画像表示処理方法は、自然画面の表示データに対して水平方向の画素数を変換するための水平変倍処理を施す第１水平変倍処理と、ＯＳＤ(On Screen Display)面の表示データに対して水平方向の画素数を変換するための水平変倍処理を施す第２水平変倍処理と、第１水平変倍処理による水平変倍処理後の自然画面と、第２水平変倍処理による水平変倍処理後のＯＳＤ面とを重ね合わせる重ね合わせ処理と、自然画面およびＯＳＤ面の表示データに対して垂直方向のライン数を変換するためのライン数変換処理を施す垂直変倍処理とを行い、垂直変倍処理は、自然画面およびＯＳＤ面におけるインターレース走査の第１フィールドと第２フィールドをそれぞれ５ラインのブロックｎ（ｎ＝１，２，・・）に分割し、第１フィールドでは、各ブロックｎの上位３ラインの下に、対応する第２フィールドのブロックｎの下位３ラインを加えて６ラインの新ブロックｎを形成するとともに、第２フィールドでは、各ブロックｎの上位３ラインの下に、対応する第１フィールドのブロックｎの下位２ラインと次のブロックｎ＋１の最上位の１ラインを加えて６ラインの新ブロックｎを形成し、自然画面およびＯＳＤ面のライン数を６／５倍にすることを特徴とする。

本発明によれば、自然画面とＯＳＤ面のそれぞれに最適な画像表示処理を施すことができる。

《発明の第１の実施の形態》
図１はデジタルカメラの構成を示す図である。なお、図１では本願発明と直接に関係のあるデジタルカメラの機器および回路のみを表し、説明する。撮像素子１はＣＣＤやＣＭＯＳなどから構成され、撮影レンズ２により結像された被写体像を受光して画像信号に変換する。Ａ／Ｄコンバーター３は画像信号をデジタル画像データに変換する。画像処理回路４は、画像データに対して欠陥補正、ゲイン調整、ホワイトバランス調整、γ補正、色補正、解像度変換などの各種処理を施す。ＪＰＥＧ回路５は画像処理後の画像データを圧縮し、圧縮後の画像データはバス７を介してメモリカード９に記録されたりＳＤＲＡＭ６に記憶される。

ＣＰＵ８はカメラの各種制御と演算を行う。画像ディスプレイ回路１０は電子ビューファインダー（不図示）における被写体の確認や、画像再生モードにおける外部モニター１１やＬＣＤ１２への再生画像の表示の他、メニューなどのカメラ情報の表示などを行う。この画像ディスプレイ回路１０の詳細については後述する。ＤＭＡコントローラー１３はＳＤＲＡＭ６と画像ディスプレイ回路１０、あるいはＳＤＲＡＭ６と画像処理回路４、ＪＰＥＧ回路５、メモリカード９などとの間でＤＭＡによるデータ転送を行う。このデータ転送については詳細を後述する。

図２は画像ディスプレイ回路１０の詳細な構成を示す図である。
ＳＤＲＡＭ６上に置かれた自然画表示データと、ＯＳＤ面表示データ(カラーパレットデータ)は、ＳＤＲＡＭ６から1ラインずつインターレース順に読み出され、バス７を介してそれぞれのバッファメモリー２１，２２に入る。ＳＤＲＡＭ６から画像ディスプレイ回路１０へ画像データを送るときは、ＤＭＡコントローラー１３によるＤＭＡ転送が行われる。ＬＣＤ１２などの表示器への画像表示は約３０フレーム/秒で繰り返されるので、表示が続く限りこのレートで表示データを転送し続けなければならない。

自然画表示データはＹＣbＣr＝４：２：２の画像データから構成され、ＯＳＤ面表示データはカラーパレット(ＬＵＴ)のアドレス情報から構成される。カラーパレットが２５６色であればカラーパレットデータは「８ビット/画素」、１６色あれば「４ビット/画素」のデータとなる。通常、これらの表示データは正方画素からなる。なお、図示を省略するが画像ディスプレイ回路１０には画像データを1画素ずつ回路に流すクロック(Pixel Clock)が供給されている。

ここで、ＴＶ信号の正方画素の基本画像サイズは、ＮＴＳＣ方式が水平画素数６４０×垂直ライン数４８０であり、ＰＡＬ方式が水平画素数７６８×垂直ライン数５７６である。また、インターレース走査における１フレーム期間の映像信号は、ＮＴＳＣ方式が図３(ａ)に示す構成となり、ＰＡＬ方式が図３(ｂ)に示す構成となる。

この画像ディスプレイ回路１０では、ＮＴＳＣとＰＡＬ(Phase Alternating Line)で同じ１３．５ＭＨｚのクロック(Pixel Clock)を使用している。自然画面とＯＳＤ面のバッファメモリー２１，２２の後段にはそれぞれ水平（Ｈ）変倍回路２３，２４が配置されるが、この水平変倍回路２３，２４はそれぞれ複数の固定変倍率を有する。この第１の実施の形態では、自然画面とＯＳＤ面にそれぞれ１／１、１１／１０、２２／１０の複数の変倍率を設定した例を示すが、変倍率の種類および内容についてはこの一実施の形態に限定されない。

バッファメモリー２１，２２に取り込まれた２種類の表示データは、1画素ずつクロック(Pixel Clock)にしたがってそれぞれの水平変倍回路２３，２４へ送られる。水平変倍回路２３，２４は、上述した複数の返倍率の中から選択された変倍率でこの表示データに変倍処理(拡大)を施す。このとき、自然画面とＯＳＤ面では表示データの形式が異なるため、それぞれの水平変倍回路２３，２４で行われる変倍処理の方式(アルゴリズム)も異なる。

自然画面の表示データは濃淡を表す画像データであるから、それらの画素値を滑らかに結ぶような変倍処理が望ましい。そのため、隣り合う２つの画素の画素値(振幅)を直線で結び、その直線上の値をそれらの間の画素値とする線形補間法を自然画面の変倍処理として用いる。この線形補間法による画像処理は簡単であり、回路規模の増大を抑制できる。

一方、ＯＳＤ面の表示データは、画素の濃淡を表す画像データではなく、カラーパレット(ＬＵＴ)によって実際の画像データに変換されるようなアドレス情報である。したがって、そのようなデータの変倍処理に画素値を滑らかに結ぶような線形補間法を用いると、ＯＳＤ面に表示される文字やアイコンのエッジがボケたり偽色が発生したりするおそれがある。そのため、ＯＳＤ面の水平変倍回路２４では、中間の画素をそれに最も近い隣の画素で補間するような補間法を用いている。この補間法では元の画素値以外の値は発生しないため、エッジ部のボケや偽色の発生はない。この補間法は線形補間法以上に簡単であり、回路規模の増大を抑制できる。

複数の変倍率の中からどの変倍率を選択するかは、画像ディスプレイ回路１０へ入力される画像のサイズによって決まる。具体的には、画像データの水平画素数が６４０の場合は、変倍率１１／１０を選択する。変倍後の水平画素数は７０４になる。また、画像データの水平画素数が３２０の場合は、変倍率２２／１０を選択する。変倍後の水平画素数は７０４になる。さらに、画像データの水平画素数が７０４や７２０の場合は、変倍率１／１すなわち等倍を選択する。この場合は当然、変倍後の水平画素数は７０４や７２０である。１１／１０という変倍率は、ＶＧＡ(６４０×４８０)の画像データを画像ディスプレイ回路１０へ入力する場合を想定している。

図４は、ＮＴＳＣ方式とＰＡＬ方式の正方画素サンプリングとＩＴＵ−Ｒ６０１サンプリングにおける１水平走査期間(１Ｈ)の映像信号を示す。１１／１０という変倍率は、図４(ａ)に示すＮＴＳＣ方式における正方画素サンプリング（１２．２７２７ＭＨｚ）の水平走査期間１Ｈに対する、図４(ｂ)に示すＮＴＳＣ方式におけるＩＴＵ−Ｒ６０１サンプリング（１３．５ＭＨｚ）の水平走査期間１Ｈの比、すなわち８５８／７８０＝１１／１０である。つまり、ＶＧＡ(６４０×４８０)の正方画素データを入力して変倍率１１／１０という水平変倍処理を施せば、ＩＴＵ−Ｒ６０１サンプリングモードと等価であることが分かる。したがって、１３．５ＭＨｚのクロック(Pixel Clock)からＮＴＳＣのＴＶ信号を作成することができる。

また、この水平変倍後の画像データをデジタルＬＣＤインタフェース（図２に示される画像ディスプレイ回路１０のデジタルＬＣＤ ＩＦ３２）へ送っても、ＮＴＳＣのタイミングでＬＣＤ１２に画像を表示することができる。この場合は、外部ＴＶモニター１１と内蔵ＬＣＤ１２への同時表示が可能となる。

一方、ＰＡＬ方式のＴＶ信号を作成する場合に、７６８×５７６の正方画素データを画像ディスプレイ回路１０へ入力するとしたら、図４(ｃ)に示すＰＡＬ方式における平方画素サンプリング（１４．７５ＭＨｚ）の水平走査期間１Ｈに対する、図４(ｄ)に示すＰＡＬ方式におけるＩＴＵ−Ｒ６０１サンプリング（１３．５ＭＨｚ）の水平走査期間１Ｈの比、すなわち８６４／９４４＝５４／５９という変倍率(縮小)が必要になることが分かる。しかし、５４／５９という変倍率は分母と分子の数が大きいため、変倍率が１１／１０の場合よりも水平変倍回路が複雑になると思われる。

また、水平変倍回路が有する変倍率を増やすのは回路規模が増大するので好ましくない。そもそも、ＰＡＬのＴＶ信号を作成するために５７６ラインの画像データを用意するのであれば、何も正方画素の画像データにこだわる必要はない。デジタルカメラではＶＧＡ(６４０×４８０)の正方画素の画像を記録することはあるが、７６８×５７６というサイズの正方画素の画像を記録することはまずない。つまり、７６８×５７６の画像データを用意するとしたら、それは記録されている画像から作成しなければならないのである。それなら、最初から水平変倍処理の必要がない非正方画素の画像データを作成した方が得策である。この非正方画素の画像データを作成する場合は当然、画像処理回路４の解像度変換機能が利用される。

ところで、６／５倍という簡易的なライン数変換によってＶＧＡ(６４０×４８０)の画像からＰＡＬと同じライン数の画像を作成することができる。したがって、この簡易的なライン数変換と１１／１０倍の水平変倍とを組み合わせれば、７０４／５７６というＩＴＵ−Ｒ６０１サンプリングモードのＰＡＬ画像を得ることができる。なお、ＩＴＵ−Ｒ６０１サンプリングモードの場合のＰＡＬ画像の水平画素数“７０４”というのは正確な値ではない。その正確な水平画素数は、図４(ｃ)、(ｄ)に示されるように、ＰＡＬ方式における平方画素サンプリング（１４．７５ＭＨｚ）の水平走査期間に対する、ＰＡＬ方式におけるＩＴＵ−Ｒ６０１サンプリング（１３．５ＭＨｚ）の水平走査期間の比、すなわち８６４／９４４＝５４／５９から、７６８＊５４／５９＝７０２．９１５≒７０３が正しい値である。

つまり、図４(ｄ)に示されるＰＡＬ方式の水平有効画素数“７０４”は近似値であり、上述したように“７０３”の方が正確である。水平有効画素数は偶数の方が都合よいので“７０４”の値を採用する。なお、“７０２”ではなく“７０４”を採用したのは、６４０を１１／１０倍すれば容易に得られるからである。この誤差は僅かであるため、６４０を１１／１０倍すればＩＴＵ−Ｒ６０１サンプリングモードのＰＡＬ画像と同一水平画素数の画像データが得られるとしてよい。

ＶＧＡ(６４０×４８０)という単一の正方画素の画像データから、ＩＴＵ−Ｒ６０１サンプリングモードのＮＴＳＣとＰＡＬ両方の表示データを得ることができる。また、ＯＳＤ面に表示する文字やアイコンのデータをＮＴＳＣ用とＰＡＬ用の２種類持つことは考えられないため、ＶＧＡ(６４０×４８０)のＯＳＤ面表示データ１つからＮＴＳＣとＰＡＬ両方の表示ができることは大変便利である。

ただし、この簡易的なライン数変換は垂直方向に均一でないため、表示器に表示された画像の品質が多少劣ることが考えられる。これが問題なのであれば、自然画については画像処理回路４の解像度変換機能を利用して７０４×５７６、あるいは７２０×５７６のＰＡＬ用の非正方画素表示データを用意すればよい。その場合は、水平変倍回路の変倍率として１／１を選択することになる。

一方、ＯＳＤ面の表示データは画像処理回路４の解像度変換機能が使えないので、１１／１０倍の水平変倍と６／５倍の簡易的なライン数変換を使うことになる。あるいは、この垂直方向に不均一なライン数変換を使いたくないのであれば、文字やアイコンの縦間隔を広げて１画面のライン数が５７６となるようにＯＳＤ面の表示データを配置してもよい。その場合は、文字やアイコンの縦サイズが５／６に縮むが、文字やアイコンの横線に太いものや細いものが混じるという問題は起こらない。

また、１１／１０倍の水平変倍は均一な拡大なので、ＯＳＤ面でもそのまま利用することができる。しかし、１１／１０倍の水平変倍を利用せずに文字やアイコンの横間隔を広げ、１ラインの有効画素数が７０４となるようにＯＳＤ面の表示データを配置することもできる。その場合は文字やアイコンの横サイズが１０／１１に縮むが、文字やアイコンには水平変倍処理が施されないため歪みはまったく起こらない。ただし、縦５／６と横１０／１１の縮小率が同一でないため横長となる。この場合も、水平変倍回路の変倍率として１／１を選択する。

このように、システム(カメラ)の都合に応じて自由に変倍率を選択できるという特徴がある。また、自然画面とＯＳＤ面ではそれぞれ独立に変倍率が選択できるので、自然画面とＯＳＤ面とで異なる水平画素数の表示データを用意してもそれらを正しく重ねて表示することができる。

次に、２２／１０という変倍率であるが、これは容易に想像することができるように、ＱＶＧＡ(３２０×２４０)の画像データを画像ディスプレイ回路１０へ入力することを想定している。この変倍率は１１／１０の2倍であるから、１１／１０倍が実装されているならば１１／１０も容易に実装される。したがって、この変倍率を追加しても回路規模の増大は少ない。水平方向の画素数はこの変倍率で合わせることはできるが、ライン数の方は未だ２４０のままである。

しかし、幸いＮＴＳＣもＰＡＬもインターレース走査が標準であるため、第１フィールド(ＯＤＤ)と第２フィールド(ＥＶＥＮ)で同じ２４０ラインの画像データを利用することによって、簡単に“縦２倍拡大”が実現される。ＰＡＬのＴＶ信号を作成する場合は、この２４０ラインの画像データに対して６／５倍の簡易的ライン数変換を行えばよい。この簡易的ライン数変換を２つのフィールドで繰り返せば、ＰＡＬの場合も容易に縦２倍拡大が達成される。このように変換された表示データをデジタルＬＣＤインタフェース（不図示）へ送れば、ＮＴＳＣとＰＡＬそれぞれのタイミングでＬＣＤ１２に画像を表示することができる。

ここでは水平変倍回路の変倍率としてよく使われそうな値を上げたが、もちろんそれ以外の変倍率を含めることもできる。しかし、余りに多くの変倍率や複雑な値の変倍率を含めると、回路規模が増大してしまうという問題が起こる。したがって、単純な値の変倍率を少ない数だけ実装する方が好ましい。

なお、画像ディスプレイ回路１０の中では画像データが1画素ずつ１３．５ＭＨｚのクロック(Pixel Clock)に載って流れると述べたが、正確には、「ＩＴＵ−Ｒ６０１サンプリングモードの水平画素数に変換された画像データが、１画素ずつ１３．５ＭＨｚのクロック(Pixel Clock)に載って画像ディスプレイ回路１０を流れる」と言うべきである。つまり、１画素／Pixel Clockのレートでデータが流れるのは水平変倍回路の出力から後の回路である。

一方、水平変倍回路の入力側の回路は必ずしもそのレートでデータを流すことができない。その理由は、上述した複数の変倍率が等倍１／１と拡大から成るためである。等倍の場合は、入力側のデータもＩＴＵ−Ｒ６０１サンプリングモードの水平画素数から成るので、水平変倍回路には１３．５ＭＨｚのクロック(Pixel Clock)ごとに１画素のデータが送られてくる。然るに拡大の場合は、１３．５ＭＨｚのクロックごとに１画素のデータが水平変倍回路に入力されてしまうと、入力レートの方が出力レートよりも高くなってしまうので、水平変倍回路がデータのオーバーフローを起こす。

それを避けるため、水平変倍回路がデータの入力を受け付けられなくなった場合は、ＢＵＳＹ信号を発生してバッファーメモリから水平変倍回路にデータが送られるのを停止するようになっている。ＢＵＳＹ信号が発生した場合もクロック(Pixel Clock)は停止しないが、データ(表示データ)の流れが停止するため、その期間はデータを伴わないアイドルクロックとなる。そのため、水平変倍回路の入力側の回路は必ずしも１画素／Pixel Clockのレートでデータが流れない。なお、水平帰線期間のデータ停止のことは除外している。

次に、水平変倍回路から出力されたデータ(表示データ)の説明に移る。この出力データは、図４(ｂ)、(ｄ)に示される水平画素数(水平有効画素)に変換されている。図２において、自然画面とＯＳＤ面の水平変倍回路２３，２４の後にはそれぞれダミー画素付加回路２５，２６が置かれている。これらのダミー画素付加回路２５，２６は水平変倍後のデータ(表示データ)の両端に、指定された画素値のダミー画素を指定された数だけ付加する。また、この付加されるダミー画素は自然画面とＯＳＤ面それぞれ独立に指定することができる。

さらに、このダミー画素は水平変倍後のデータの左端と右端それぞれ独立に指定することができるようにもなっている。例えば、ＶＧＡ(６４０×４８０)の正方画素の表示データを水平変倍回路で１１／１０倍に拡大した場合は、７０４／４８０というサイズの非正方画素の表示データに変換される。これはＮＴＳＣのＩＴＵ−Ｒ６０１サンプリングモードのデータとなるが、通常は７２０×４８０の方が正規のＩＴＵ−Ｒ６０１サンプリングモードのデータと言われている。

しかし、サンプリングクロック(Pixel Clock)の周波数比から求められた７０４×４８０の方がスケーリングは正しいと思われる。水平画素数が７０４の場合は、７２０−７０４＝１６の部分が表示デバイス上でどのように表示されるか予測できない。この１６画素の部分に見苦しい模様や色が表示されることは意図しない。このダミー画素付加回路２５，２６は不足分の１６画素を埋めるために使用される。通常、この部分には何も表示しないはずなので、付加するダミー画素の値は“黒”に設定する。ＹＣｂＣｒデータで表すとＹ＝０、Ｃｂ＝１２８、Ｃｒ＝１２８となる。ＯＳＤ面のダミー画素の値としては、上記のＹＣｂＣｒデータが格納されているカラーパレットＬＵＴのアドレスを設定することになる。

しかし、この１６画素の部分にある色を意図的に表示させることもできる。その場合は希望する色彩値（ＹＣｂＣｒデータ）や、その色彩値が格納されているカラーパレットＬＵＴのアドレスを設定する。一方、付加するダミー画素の数であるが、常識的には７０４×４８０の画像が画面の中央に表示されるようにするので、左端に８画素、右端にも８画素付加することになる。しかし、左右方向の表示位置を意図的にずらすため、左端と右端にそれぞれ異なる数のダミー画素を付加することもできる。

自然画面には７２０×４８０に表示データ、ＯＳＤ面には６４０×４８０の表示データを置くような使い方をした場合は、ＯＳＤ面だけ１１／１０倍の水平変倍処理を施すことになる。したがって、このような場合はＯＳＤ面だけダミー画素を付加することになる。このダミー画素付加回路２５，２６は、自然画面とＯＳＤ面それぞれ独立に付加するダミー画素が設定できるようになっているため、一方の表示面だけにダミー画素を付加し、もう一方の表示面にはダミー画素を付加しないようにすることもできる。

一方、このダミー画素付加回路２５，２６を自然画面とＯＳＤ面それぞれに持つのではなく、図５に示すように重ね合わせ回路(ＭＩＸ)２９の後段に共用のダミー画素付加回路３３を配置することも考えられる。なお、図５において、図２に示す機器と同様な機器に対しては同一の符号を付して説明を省略する。図５に示す画像ディスプレイ回路１０Ａではダミー画素付加回路３３が１つですむため、図２に示す画像ディスプレイ回路１０に比べて回路規模が少ないというメリットがある。

しかし、自然画面とＯＳＤ面の表示データの水平画素数が異なるような場合は、自然画面とＯＳＤ面では付加するダミー画素のサイズが異なるため、図５に示す回路構成では困ることになる。ＯＳＤ面の表示データはカラーパレットデータであるため、ビット数は少ない。したがって、ダミー画素付加回路を自然画面とＯＳＤ面それぞれに持ったとしても、回路規模はそれ程大きくはならない。つまり、システム(カメラ)にとって使い方の自由度が高い図２に示す回路構成の方が望ましいことになる。

ダミー画素付加回路２５，２６でダミー画素が付加された表示データは、次に自然画面の方が遅延回路(Delay)２７に入り、ＯＳＤ面の方はカラーパレットＬＵＴ２８へ送られる。これ以降は従来の画像ディスプレイ回路と全く同様に処理され、さらに重ね合わせ回路２９で自然画面とＯＳＤ面とが重ね合わされた映像信号が生成される。そして、その映像信号は外部ＴＶモニター１１やＬＣＤ１２に送られて画像が表示される。

第１の実施の形態の画像ディスプレイ回路は、複数の固定変倍率を有する水平変倍手段を備えており、選択された1つの変倍率で画像ディスプレイ回路に入力された表示データに水平変倍処理を施す。そのため、異なる水平画素数の表示データが画像ディスプレイ回路に入力されても、それを適切な水平画素数の表示データに変換して表示デバイスに表示することができる。したがって、表示デバイスには適切なアスペクト比の画像が表示される。

さらに、第１の実施の形態の画像ディスプレイ回路は、水平変倍回路の後にダミー画素付加回路を備えており、水平変倍回路によって水平画素数の変換された表示データの両端に、指定された画素値を持つダミー画素を指定された数だけ付加する。そのため、水平変倍後の水平画素数が規定の数より少なくても、付加されたダミー画素によって不足していた画素を補うことができる。したがって、その不足していた画素の部分に意図せぬ模様や色が表示されること防ぐことができる。

また、第１の実施の形態の画像ディスプレイ回路は、自然画を表示するための自然画面と、文字やアイコンなどを表示するＯＳＤ面を少なくとも１つずつ備え、それらの表示面を１つに重ねて表示することができるととともに、自然画面とＯＳＤ面にそれぞれ水平変倍回路とダミー画素付加回路を備えている。そのため、自然画面とＯＳＤ面では異なる方式(アルゴリズム)の水平変倍処理を施すことができる。したがって、自然画面の画像は滑らかに変倍されると共に、ＯＳＤ面の文字やアイコンのエッジ部にボケや偽色が発生したりすることが少ない。

さらに、自然画面とＯＳＤ面の水平変倍回路はそれぞれ独立に変倍率が選択できるため、自然画面の表示データとＯＳＤ面の表示データの水平画素数が異なっていても、それらを正しく重ね合わせて表示することができる。また、ダミー画素付加回路で付加されるダミー画素の数も自然画表示面とＯＳＤ面それぞれ独立に指定することができる。そのため、自然画面の表示データとＯＳＤ面の表示データの水平画素数が異なっていても、ダミー画素が付加された後の２面の表示データを正しく重ね合わせて表示することができる。さらに、ダミー画素付加回路は水平変倍後の表示データの左端と右端にそれぞれ独立に指定した数のダミー画素を付加することができる。そのため、表示デバイスに表示される画像の左右方向の位置を調製することができる。

《発明の第２の実施の形態》
次に、ブロック転送機能を持った汎用のＤＭＡコントローラー１３（図１参照）によって、ＮＴＳＣテレビ方式に適したライン数の画像データをＰＡＬテレビ方式に適したライン数の画像データに変換する第２の実施の形態を説明する。デジタルカメラが元々持っている機能を利用するだけで、比較的品質のよいＰＡＬテレビ方式に適したライン数の画像データが得られる。

ＮＴＳＣテレビ方式に適した画像データのサイズはＶＧＡ(６４０×４８０)である。これをデジタルカメラの表示装置に内蔵された水平変倍回路によって７０４×４８０、もしくは７２０×４８０のサイズに変換してＮＴＳＣテレビ信号を生成する。一方、ＰＡＬテレビ方式に適した画像データは５７６ラインから成る。両テレビ方式で共通の画像データ６４０×４８０を利用したいという事情があるため、ＰＡＬテレビ信号を生成するには上述した６４０から７０４または７２０への水平変倍に加え、垂直方向にも４８０ラインから５７６ラインへの６／５の変倍が必要となる。

上述した従来の装置（特許文献１参照）では、６／５倍の垂直拡大を５ラインに１ラインの割合で同じラインを繰り返すという簡易的な方法で実現している。つまり、４８０ラインの画像データをＰＡＬテレビ方式に適した５７６ラインの画像データに変換するために、５ラインごとにビデオメモリ(ＶＲＡＭ)から１ラインの画像データを２回重複して読み出している。この重複してＶＲＡＭから読み出された画像データをライン番号で表すと、１，２，３，４，５，５，６，７，８，９，１０，１０，１１，１２，１３，１４，１５，１５，１６，１７，１８，１９，２０，２０，・・・となる。

つまり、１から始まるライン番号を５ライン単位のブロックに区切り、各ブロックの最後のラインだけ２回繰り返して読み出される。元の画像データの５ラインから６ラインが生成されるので、４８０ラインの画像データは垂直方向に６／５倍されて５７６ライン（４８０×６／５＝５７６）に変換される。重複して読み出されるのはライン番号の下一桁が５と０のラインである。なお、上述した特許文献１には、この重複読み出しをどのように実現するかについては開示がない。一方、上述した重複読み出しパターンは、ブロック転送機能（２次元アドレシング）を持った汎用のＤＭＡコントローラーで実現するのは困難である。

ここで、ＤＭＡコントローラー１３のブロック転送機能について説明する。ブロック転送機能を持つＤＭＡコントローラー１３は、図６、図７に示すように、指定されたメモリ領域を小さな均一のブロックに分け、そのブロック単位でデータ転送を行う。つまり、ＤＭＡコントローラー１３はデータ転送にともなって変化するメモリアドレスが指定の値に達するたびに、アドレスをジャンプさせる２次元的なアドレシングを行い、メモリと回路機器との間でデータ転送を行う。

ブロックは連続したアドレス領域である小ラインを複数寄せ集めたものであり、ある小ラインの最終アドレスと同一ブロック内の次の小ラインの先頭アドレスは連続ではなく、一定のオフセットを持っている。図６に示す例では、小ラインの最終アドレス(右端)に達した場合は同一ブロック内の次の小ラインの先頭アドレス(左端)にジャンプし、ブロック内の最終小ラインの最終アドレス(右端)に達した場合は右隣のブロックの先頭小ラインの先頭アドレス(左端)にジャンプし、そのブロック行の右端のブロックの最終小ラインの最終アドレス(右端)に達した場合はさらにその下のブロック行の左端のブロックの先頭小ラインの先頭アドレス(左端)にジャンプし、この手順をすべてのブロックが終わるまで継続する。このような２次元アドレシングでは、それぞれのアドレスジャンプに対応した３つのアドレスオフセット値を持つ。なお、図７に示す例では、同一ブロック列の上端のブロックから下端のブロックまで順次ジャンプし、下端のブロックに達したら右隣のブロック列の上端ブロックへジャンプする。

ＪＰＥＧの圧縮伸長処理も８×８画素のブロック単位で行われるため、このブロック転送機能（２次元アドレシング）が必須となる。画像サイズは一定ではないため、これら３つのアドレスオフセット値は可変である。

次に、このＤＭＡコントローラー１３のブロック転送機能を用いて、上述した重複読み出しパターンの実現を試みる。しかしながら、画像データの５ライン目まではライン順に読み出しておきながら、最後の５ライン目だけラインの先頭アドレスに戻って二重に読み出すことは、１ブロック内のライン間オフセットが一定にならないため、先に述べたＤＭＡコントローラーのブロック転送機能（図６、図７参照）と相性が悪い。ＤＭＡコントローラーのブロック転送機能を利用するのであれば、次のブロックの先頭ラインを前のブロックの最終ラインと一致させるのがよい。

このように、隣接した上下のブロックの境界１ラインが重なるようにすれば、次のブロックにジャンプするだけで自動的に重なった１ラインが二重に読み出される。この場合は、ブロック内の各ライン間のオフセットが一定となり、先に述べたＤＭＡコントローラーのブロック転送機能の条件を満たす。しかし、単純にライン番号５が重なるようにすると、１ブロックのライン数が５となって、６／５倍ではなく５／４倍というライン数変換になってしまう。ブロック境界の１ラインが重なるようにして二重読み出しを行うのであれば、１ブロックを６ラインで構成する必要がある。そのようにしたのが図８に示すブロック転送である。これはライン番号の下一桁が６と１であるラインを二重に読み出すもので、上述した重複読み出しパターンとは少し異なる。しかし、その違いは大きなものではなく本質的には同じと考えられる。

上述した読み出しパターンを実現するのであれば、ライン番号１の前にダミーライン（ライン番号０）を付加し、ダミーラインを含めた６ラインから成るブロックを構成してブロックの境界の１ラインが重なるようにする。そのようにしたのが図９のブロック転送である。ダミーラインが付加されたことにより、ライン番号の下一桁が５と０であるラインを二重に読み出すので、上述した重複読み出しパターンを実現することができる。実は、この事情は図８のブロック転送の場合も同じであって、ライン番号４８０の後にダミーライン（ライン番号４８１）を付加する必要がある。

ところで、実際のテレビ信号の場合はさらにインターレース走査について考慮しなければならない。ＮＴＳＣテレビ方式の場合もＰＡＬテレビ方式の場合も、１ライン置きに走査した２つのフィールドを合成して１つの表示画面(フレーム)を構成している。したがって、ライン数を６／５倍する重複読み出しにおいても、そのライン番号は第１フィールド（Odd Field）と第２フィールド（Even Field）それぞれのライン番号を表していると考えるべきである。つまり、ＰＡＬテレビ方式に適するようにライン数を６／５倍するには、図８、図９とは異なりそれぞれのフィールドのライン数を６／５倍する。

ビデオメモリＶＲＡＭ（表示データを格納しておくＳＤＲＡＭ６上の記憶領域）上の画像データはＶＧＡ(６４０×４８０)なので各フィールドのライン数は２４０であり、それが各々６／５倍されて２８８ラインとなり、１画面(フレーム)ではＰＡＬテレビ信号の５７６ラインが実現される。それぞれのフィールドは１ライン置きの画像データから構成されているので、同一フィールド内で次のラインに移るときはメモリアドレスのジャンプが起こる。したがって、その点を考慮してＤＭＡコントローラー１３のブロック転送の設定を行わなければならない。幸いなことにインターレース走査の場合でも、ＤＭＡコントローラー１３が持つ汎用のブロック転送機能を使って、インターレース走査における６／５倍のライン数変換を達成することができる。

先ず、ライン数変換のないＮＴＳＣのインターレース走査を図１０に示す。図１０では、混乱を避けるために走査順に従って第１フィールドと第２フィールドで通しのライン番号を付している。ライン番号１から走査(画像データ読み出し)が始まりライン番号２，３，・・・，２４０と続いて第１フィールドの走査が終わり、次いでライン番号２４１に移り、ライン番号２４２，２４３，・・・，４８０と続いて第２フィールドの走査が終わる。これで１画面(フレーム)分の画像データ読み出しが完了する。

それぞれのフィールド内では１ラインという一定のアドレスジャンプ(オフセット)が発生するので、１フィールドをＤＭＡコントローラー１３のブロック転送機能における１ブロックと考えることができる。また、第１フィールドから第２フィールドに移る際は、前のブロックから次のブロックに移るためのアドレスジャンプ(オフセット)を利用する。これで１フレームの走査が完了するので、３つ目のアドレスジャンプ(オフセット)を使う必要がない。

次に、ＰＡＬテレビ方式に適したライン数を６／５倍する走査(画像データ読み出し)を図１１に示す。図１１ではそれぞれのフィールドにおいて図８に示すような６／５倍のライン数変換を行っているが、図８に示すライン数変換とはインターレース走査（１ライン置き）である点が異なる。この６／５倍ライン数変換の走査ではそれぞれのフィールドを６ラインから成るブロックに分割し、それをＤＭＡコントローラー１３のブロック転送機能における１ブロックに対応させている。このブロックの最後のライン（６番目）は次のブロックの先頭ラインと重なっており、この関係がそれぞれのフィールドのブロックについて成り立っている。

したがって、それぞれのブロック内では１ラインの画像データ読み出しが終わるたびにアドレスを＋１ライン分ジャンプ（オフセット）させて次のラインに移り、次いで１ブロック（６ライン）の画像データ読み出しが終わるたびにアドレスを−１ライン分ジャンプ（オフセット）させて次のブロックに移り、最後は第１フィールドの画像データ読み出しが終わったときに３番目のアドレスジャンプを起こして第２フィールドに移り、同様に６ラインのブロック読み出しを行う。よって、インターレース走査の場合もＤＭＡコントローラー１３の汎用ブロック転送機能を用いて６／５倍のライン数変換を実現することができる。つまり、元々カメラが備えている機能を利用するだけで６／５倍のライン数変換を実現することができるという大きなメリットがある。

この６／５倍のライン数変換を行った場合の各走査線の空間的配置を図１２に示す。この図から、第１フィールドの走査線と第２フィールドの走査線相互の空間的位置関係が理解できる。なお、ＤＭＡコントローラー１３のブロック転送機能を利用するために、図１１ではそれぞれのフィールドの最後にダミーライン（ライン番号２４０’と４８０’）を付加したが、図９に対応してそれぞれのフィールドの先頭にダミーラインを付加した場合も、ＤＭＡコントローラー１３のブロック転送機能を使って同様にインターレース走査の６／５倍ライン数変換を実現することができる。

ところで、図１２ではライン番号の下一桁が１と６であるラインが二重に読み出されているが、これは第１フィールド、第２フィールドそれぞれに当てはまる。例えば、第２フィールドのライン番号６や１１、第２フィールドのライン番号２４６や２５１がそれぞれ二重に読み出されている。これらのラインを空間的に上のものから順に並べると、・・・，５，２４５，６，２４６，６，２４６，７，２４７，・・・，１０，２５０，１１，２５１，１１，２５１，１２，２５２，・・・となる。

これを見ると６→２４６→６→２４６や１１→２５１→１１→２５１のように、二重に読み出されるラインは空間のある箇所に集中していることが分かる。したがって、図１２に示す６／５倍のライン数変換は空間的に余り均一ではない。そのため、表示画面中のこれらのラインの部分が他に比べて太めに表示されたり、斜め方向のエッジのこれらのライン部分に段差（ジャギー）が生じたりする。さらに、ライン番号２４６のラインはライン番号６のラインよりも、またライン番号２５１のラインはライン番号１１のラインよりも空間的には下に位置しているにも関わらず、６／５倍のライン数変換を行った後では２４６→６や２５１→１１のように上下関係が逆転してしまうラインが生ずる。よって、ＰＡＬ方式のテレビ信号の場合はＮＴＳＣ方式のテレビ信号の場合よりも表示画質が劣化してしまう。そのため、図１２に示すような方式よりも均一な６／５倍のライン数変換が求められる。

図１３は、第２の実施の形態の６／５倍ライン数変換方式を説明するための図である。図１１と図１２に示す例では、元画像データ（ＶＧＡ６４０×４８０）のそれぞれのフィールドを連続した６ラインのブロックに分割し、かつ隣接するブロックの境界の１ラインが重なり合うようにしている。重なり合うのはライン番号の下一桁が１と６のラインである。例えば、第１フィールドではライン番号が６，１１，１６，２１，・・・、第２フィールドでは２４６，２５１，２５６，２６１，・・・などのラインである。

このように、ブロック分割する場合は最初から６ラインごとに区切るのではなく、先ず元画像データ（ＶＧＡ６４０×４８０）のそれぞれのフィールドを連続した５ラインのブロックに区切るとよい。ただし、分割されたそれぞれのブロックは重なり合わないようにする。元画像データ（ＶＧＡ６４０×４８０）の各フィールドは２４０ラインから成るので、２４０／５＝４８という計算からそれぞれ４８個のブロックに分割される。これらの各ブロックの先頭ラインが同時に１つ前のブロックの最終ラインとなるよう再構成すると、図１１や図１２のように境界の１ラインが重なり合った６ラインから成るブロックが形成される。

しかし、各フィールド最後の５ラインから成るブロックには次のブロックが存在しないので、６ラインから成るブロックを構成することができない。そのため、元画像データ（ＶＧＡ６４０×４８０）の各フィールドの最後にそれぞれダミーラインを付加しているのである。ライン番号の下一桁が１のラインはブロックの境界の重なり合うラインであることを先に述べたが、各フィールド先頭の１と２４１のラインは例外である。本来なら重複するはずのこれらのラインが単独であることから、それを補償するためにダミーラインが付加されているのである。４８個の５ラインから成るブロックがそれぞれ６ラインのブロックに変換されるので、各フィールドの総ライン数は６×４８＝２８８となり、これを合わせたフレームでは５７６ラインというＰＡＬテレビ方式に適したサイズとなる。

一方、図９に示す６／５倍ライン数変換方式も同様の考えで実現することができる。図９はノンインターレース（プログレシブ）走査の場合であるが、インターレース走査の場合はそれぞれのフィールドにおいて図９に示すようなブロック分割を行えばよい。ただし、フィールドの総ライン数は２４０である点に注意する。図９に示すブロック分割では、初め５ラインごとに区切られていた各ブロックの最終ラインが同時に次のブロックの先頭ラインとなるよう再構成している。その結果、ブロック境界の重なり合うラインは１つずつずれて、ライン番号の下一桁が０と５のラインが重なり合う。しかし、各フィールドの先頭ブロックには１つ前のブロックが存在しないので、６ラインから成るブロックを形成するために各フィールドの先頭にダミーラインを付加している。つまり、図８と図９に示す６／５倍のライン数変換方式には本質的な違いがない。

第２の実施の形態の６／５倍ライン数変換方式も従来と同様、元画像データ（ＶＧＡ６４０×４８０）の各フィールドを５ラインから成るブロックに分割することから始める。次に、この５ラインから成る各ブロックを上の３ラインと下の２ラインの２つに分け、このうち下の２ラインをもう一方のフィールドの対応するブロックの下３ラインで置き換える。例えば、第１フィールドの先頭ブロックは１，２，３，４，５の５ラインから成るので、これを１，２，３の３ラインと４，５の２ラインの２つに分ける。一方、これに対応する第２フィールドの先頭ブロックは２４１，２４２，２４３，２４４，２４５の５ラインから成るので、これも２４１，２４２，２４３の３ラインと２４４，２４５の２ラインの２つに分ける。そして、第１フィールドの先頭ブロックは４，５の２ラインを２４３，２４４，２４５の３ラインで置き換え、第２フィールドの先頭ブロックは２４４，２４５の２ラインを４，５，６の３ラインで置き換える。

このような２ラインから３ラインへの置き換えを、それ以降のブロックすべてついて行う。このような置き換えの結果、それぞれのフィールドは図１３に示すようなラインから構成されることになる。２ラインから３ラインへの置き換えであるから６／５倍のライン数変換を行ったことになり、置き換え後のそれぞれのフィールドの総ライン数は２８８となって、ＰＡＬテレビ方式に適したライン数５７６の画像データが得られる。この２ラインから３ラインへの置き換えが行われた後の各フィールドでは、同じラインが繰り返されていない。これは図１２に示す従来の方式と大きく異なる点である。

一方、図１３において第１フィールドと第２フィールドのラインを比較すると、元画像データ（ＶＧＡ６４０×４８０）の第１フィールドにおけるライン番号の下一桁が１と６のラインが重複しており、同様に元画像データの第２フィールドにおけるライン番号の下一桁が３と８のラインが重複していることが分かる。つまり、図１２に示す方式と比較して重複しているラインの種類が２倍に増えており、しかもこれらの重複しているラインは２つのフィールドに分散されている点が大きく異なる。図１２に示す方式では重複するラインが空間のある箇所に集中しているのに対して、図１３に示す第２の実施の形態の方式ではそれらの重複するラインが空間的に分散していることになる。

これにより、図１２に示す方式では空間の特定の部分が太めに表示されていたものが、図１３に示す第２の実施の形態の方式ではそのような欠点が改善され、空間的には比較的均一な表示画像が得られることになる。さらに、第１フィールドと第２フィールドを合わせたフレームにおける各ラインの空間的上下関係が図１２に示す方式では６→２４６→６→２４６や１１→２５１→１１→２５１のように逆転している部分があるのに対して、図１３に示す第２の実施の形態の方式ではこのような重複しているラインを含めても上下関係が逆転している部分はない。よって、第２の実施の形態の６／５倍ライン数変換方式を用いれば、従来の方式に比べてＰＡＬ方式のＴＶモニターへより高品質な表示を行うことができる。

次に、図１３に示す第２の実施の形態の６／５倍ライン数変換をＤＭＡコントローラー１３の汎用ブロック転送機能を用いて実現する方法を説明する。先ず、図１３に示す各フィールドのラインを３ラインずつのブロックに再分割する。すると、元画像データ（ＶＧＡ６４０×４８０）のそれぞれのフィールドから抽出した３ラインから成るブロックが交互に並ぶ。これらの３ラインから成るブロック内部では、ラインが１ライン置きの等間隔となる。よって、メモリ上でブロック内のラインから次のラインに移動する際のアドレスジャンプ量（オフセット）は一定となる。よって、この３ラインから成るブロックはＤＭＡコントローラー１３のブロック転送機能におけるブロックの条件を満たしている。

一方、メモリ上でブロックから次のブロックへ移動する際のアドレスジャンプ量（オフセット）は、ブロック内のラインから次のラインへ移動する際のアドレスジャンプ量（オフセット）と異なる。それは、ブロックの最終ラインと次のブロックの先頭ラインが空間的に隣接しているからである（１ライン置きではない）。よって、ブロックからブロックへ移動するには、ＤＭＡコントローラー１３のブロック転送機能における２つ目のアドレスジャンプ（オフセット）を利用する必要がある。

図１３から明らかなように、同一フィールド内の隣接するブロックからブロックへの移動に必要なアドレスジャンプ量（オフセット）は同一である。よって、この２つ目のアドレスジャンプ（オフセット）を利用して、それぞれのフィールド内の隣接するブロック間の移動を行うことができる。最後に、ＤＭＡコントローラー１３のブロック転送機能における３つ目のアドレスジャンプ（オフセット）を利用して第１フィールドから第２フィールドへの移動を行うことができる。

このように、図１３に示す６／５倍ライン数変換方式も、ＤＭＡコントローラー１３の汎用ブロック転送機能を用いて実現することができる。つまり、何も新しい機能を追加することなくこれを実現することができる。

第２の実施の形態の６／５倍ライン数変換方式では、従来の方式のように一つのフィールド内で同じラインを繰り返して使うことはせず、一方のフィールドの一部のラインをもう一方のフィールドの空間的に近いより数の多いラインで置き換えるようにしている。その結果、重複しているラインが２つのフィールドに分散されるとともに、それらのラインが空間的にも分散されることになる。さらに、２つのフィールドを合わせたフレームにおいては、従来の方式のようにラインの空間的上下関係が逆転することもなくなる。

以上説明したように、ＰＡＬ方式のＴＶモニターへの表示において、第２の実施の形態の６／５倍ライン数変換方式を用いれば、従来の方式よりも高品質な表示を行うことができる。また、従来からカメラが備えていたＤＭＡコントローラー１３のブロック転送機能を利用するだけでこれが実現できるというメリットもある。

なお、上述した一実施の形態では本願発明の画像ディスプレイ回路および画像表示処理方法をデジタルカメラに適用した例を説明したが、本願発明はデジタルカメラに限定されず、画像データに対して水平画素数変倍処理およびライン数変換処理を施すあらゆる機器に適用することができる。

一実施の形態のデジタルカメラの構成を示す図 画像ディスプレイ回路の詳細な構成を示す図 インターレース走査における１フレーム期間の映像信号を示す図 ＮＴＳＣ方式とＰＡＬ方式の正方画素サンプリングとＩＴＵ−Ｒ６０１サンプリングにおける１水平走査期間(１Ｈ)の映像信号を示す図 他の画像ディスプレイ回路の詳細な構成を示す図 ＤＭＡコントローラーのブロック転送を説明するための図 ＤＭＡコントローラーのブロック転送を説明するための図 ライン数変換方法の参考例を説明するための図 ライン数変換方法の参考例を説明するための図 ライン数変換のないＮＴＳＣのインターレース走査を示す図 ＰＡＬテレビ方式に適したライン数を６／５倍する走査を示す図 ６／５倍のライン数変換を行った場合の各走査線の空間的配置を示す図 第２の実施の形態の６／５倍ライン数変換方式を説明するための図

符号の説明

１０，１０Ａ 画像ディスプレイ回路
１１ 外部モニター
１２ ＬＣＤ
１３ ＤＭＡコントローラー
２３，２４ 水平変倍回路
２５，２６，３３ ダミー画素付加回路
２９ 重ね合わせ回路

Claims (10)

1. 自然画面の表示データに対して水平方向の画素数を変換するための水平変倍処理を施す第１水平変倍手段と、
   ＯＳＤ(On Screen Display)面の表示データに対して水平方向の画素数を変換するための水平変倍処理を施す第２水平変倍手段と、
   前記第１水平変倍手段による水平変倍処理後の自然画面と、前記第２水平変倍手段による水平変倍処理後のＯＳＤ面とを重ね合わせる重ね合わせ手段と、
   前記自然画面および前記ＯＳＤ面の表示データに対して垂直方向のライン数を変換するためのライン数変換処理を施す垂直変倍手段とを備え、
   前記垂直変倍手段は、前記自然画面および前記ＯＳＤ面におけるインターレース走査の第１フィールドと第２フィールドをそれぞれ５ラインのブロックｎ（ｎはブロック番号でｎ＝１，２，・・）に分割し、第１フィールドでは、各ブロックｎの上位３ラインの下に、対応する第２フィールドのブロックｎの下位３ラインを加えて６ラインの新ブロックｎを形成するとともに、第２フィールドでは、各ブロックｎの上位３ラインの下に、対応する第１フィールドのブロックｎの下位２ラインと次のブロックｎ＋１の最上位の１ラインを加えて６ラインの新ブロックｎを形成し、前記自然画面および前記ＯＳＤ面のライン数を６／５倍にすることを特徴とする画像ディスプレイ回路。
2. 請求項１に記載の画像ディスプレイ回路において、
   前記第１水平変倍手段による水平変倍処理後の自然画面の片端または両端に、任意の個数の任意の画素値を有するダミー画素を付加する第１ダミー画素付加手段と、
   前記第２水平変倍手段による水平変倍処理後のＯＳＤ面の片端または両端に、任意の個数の任意の画素値を有するダミー画素を付加する第２ダミー画素付加手段とを備え、
   前記重ね合わせ手段は、前記第１ダミー画素付加手段によるダミー画素付加後の自然画面と、前記第２ダミー画素付加手段によるダミー画素付加後のＯＳＤ面とを重ね合わせることを特徴とする画像ディスプレイ回路。
3. 請求項１に記載の画像ディスプレイ回路において、
   前記重ね合わせ手段により重ね合わされた自然画面とＯＳＤ面の片端または両端に、任意の個数の任意の画素値を有するダミー画素を付加するダミー画素付加手段を備えることを特徴とする画像ディスプレイ回路。
4. 請求項１〜３のいずれか１項に記載の画像ディスプレイ回路において、
   前記第１水平変倍手段と前記第２水平変倍手段は、それぞれ別個に変倍率を選択可能とすることを特徴とする画像ディスプレイ回路。
5. 請求項１〜４のいずれか１項に記載の画像ディスプレイ回路において、
   前記第１水平変倍手段と前記第２水平変倍手段は、それぞれ別個の方式の水平変倍処理を行うことを特徴とする画像ディスプレイ回路。
6. 請求項１〜５のいずれか１項に記載の画像ディスプレイ回路において、
   前記第１水平変倍手段と前記第２水平変倍手段は、ともに１／１、１１／１０および２２／１０の３種類の変倍率を有することを特徴とする画像ディスプレイ回路。
7. 請求項１〜６のいずれか１項に記載の画像ディスプレイ回路において、
   前記第１ダミー画素付加手段、前記第２ダミー画素付加手段および前記ダミー画素付加手段は、輝度値０のダミー画素を付加することを特徴とする画像ディスプレイ回路。
8. 自然画面の表示データに対して水平方向の画素数を変換するための水平変倍処理を施す第１水平変倍処理と、
   ＯＳＤ(On Screen Display)面の表示データに対して水平方向の画素数を変換するため の水平変倍処理を施す第２水平変倍処理と、
   前記第１水平変倍処理による水平変倍処理後の自然画面と、前記第２水平変倍処理による水平変倍処理後のＯＳＤ面とを重ね合わせる重ね合わせ処理と、
   前記自然画面および前記ＯＳＤ面の表示データに対して垂直方向のライン数を変換するためのライン数変換処理を施す垂直変倍処理とを行い、
   前記垂直変倍処理は、前記自然画面および前記ＯＳＤ面におけるインターレース走査の第１フィールドと第２フィールドをそれぞれ５ラインのブロックｎ（ｎ＝１，２，・・）に分割し、第１フィールドでは、各ブロックｎの上位３ラインの下に、対応する第２フィールドのブロックｎの下位３ラインを加えて６ラインの新ブロックｎを形成するとともに、第２フィールドでは、各ブロックｎの上位３ラインの下に、対応する第１フィールドのブロックｎの下位２ラインと次のブロックｎ＋１の最上位の１ラインを加えて６ラインの新ブロックｎを形成し、前記自然画面および前記ＯＳＤ面のライン数を６／５倍にすることを特徴とする画像表示処理方法。
9. 請求項８に記載の画像表示処理方法において、
   前記第１水平変倍処理による水平変倍処理後の自然画面の片端または両端に、任意の個数の任意の画素値を有するダミー画素を付加する第１ダミー画素付加処理と、
   前記第２水平変倍処理による水平変倍処理後のＯＳＤ面の片端または両端に、任意の個数の任意の画素値を有するダミー画素を付加する第２ダミー画素付加処理とを行い、
   前記第１ダミー画素付加処理によるダミー画素付加後の自然画面と、前記第２ダミー画素付加処理によるダミー画素付加後のＯＳＤ面とを重ね合わせることを特徴とする画像表示処理方法。
10. 請求項８に記載の画像表示処理方法において、
    前記重ね合わせ処理により重ね合わされた自然画面とＯＳＤ面の片端または両端に、任意の個数の任意の画素値を有するダミー画素を付加するダミー画素付加処理を行うことを特徴とする画像表示処理方法。
    

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