JP5083170B2 - 符号化装置、復号装置、画像形成装置、及びプログラム。 - Google Patents

符号化装置、復号装置、画像形成装置、及びプログラム。 Download PDF

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Description

本発明は、符号化装置、復号装置、画像形成装置、及びプログラムに関する。
従来、画像情報中の注目画素に対する近隣画素の参照によって得られる予測値から符号化処理及び復号化処理を実施するためにバンドの数の分の符号器及び復号器を用いて、符号化処理及び復号処理の並列化を行うことで処理の高速化を行う画像形成装置の制御部（コントローラ）が知られている（例えば、特許文献１参照）。特許文献１に記載の技術では、注目画素と参照画素とを主走査方向にスライドさせて符号化処理及び復号化処理を行っている。
特開平１０−２３５９４５号公報
本発明は、符号化処理または復号処理の並列処理の際に参照される参照画素を記憶するための記憶手段の容量を少なくすることができる符号化装置、及び復号装置を提供することを目的とする。
上記目的を達成するために、請求項１に記載の符号化装置は、画像情報を記憶する第１の記憶手段と、前記画像情報中の注目画素に近接する参照画素の画素情報を記憶する複数の第２の記憶手段と、前記第１の記憶手段に記憶された画像情報のうち、特定された注目画素に対する前記参照画素の画素情報を前記第２の記憶手段に記憶させる制御をする制御手段と、前記第１の記憶手段に記憶された前記画像情報中の画素から特定された注目画素の画素情報を、該特定された注目画素に対する前記第２の記憶手段に記憶された前記参照画素の画素情報を用いて予測することにより、前記注目画素を符号化処理する複数の符号化手段とを備え、前記複数の符号化手段が処理する注目画素どうしは、互いに副走査方向に異なった位置であり、かつ、ひとつの注目画素が他の注目画素と主走査方向に重ならないように配置されるとともに、前記複数の符号化手段が参照する各参照画素の情報量の総和は、前記第１の記憶手段に記憶された画像情報の１ライン分の情報量以下であることを特徴とする符号化装置である。
請求項２に記載の符号化装置は、前記複数の符号化手段の各々に対応して設けられ、かつ前記複数の符号化手段の各々で所定時間内に符号化される画素の数の各々のうち、最も少ない数の画素が符号化される符号化手段で符号化される画素の数に、その他の符号化手段の各々で符号化される画素の数を合わせるための複数の速度調整用手段を更に含む請求項１記載の符号化装置である。
上記目的を達成するために、請求項３に記載の復号装置は、符号化された画像情報を記憶する第１の記憶手段と、前記画像情報中の注目画素に近接する参照画素の画素情報を記憶する複数の第２の記憶手段と、前記第１の記憶手段に記憶された画像情報のうち、特定された注目画素に対する前記参照画素の画素情報を前記第２の記憶手段に記憶させる制御をする制御手段と、前記第１の記憶手段に記憶された画像情報中の画素から特定された注目画素の画素情報を、該特定された注目画素に対する前記第２の記憶手段に記憶された前記参照画素の画素情報を用いて予測することにより、前記注目画素を復号処理する複数の復号手段とを備え、前記複数の復号手段が処理する注目画素どうしは、互いに副走査方向に異なった位置であり、かつ、ひとつの注目画素が他の注目画素と主走査方向に重ならないように配置されるとともに、前記複数の復号手段が参照する各参照画素の情報量の総和は、前記第１の記憶手段に記憶された画像情報の１ライン分の情報量以下であることを特徴とする復号装置である。
請求項４に記載の復号装置は、前記複数の復号手段の各々に対応して設けられ、かつ前記複数の復号手段の各々で所定時間内に復号される画像の画素の数の各々のうち、最も少ない数の画素が復号される復号手段で復号される画素の数に、その他の復号手段の各々で復号される画素の数を合わせるための複数の速度調整用手段を更に含む請求項３記載の復号装置である。
請求項５に記載の画像形成装置は、請求項１または請求項２記載の前記符号化装置及び請求項３または請求項４記載の前記復号装置の少なくとも一方を備えた画像形成装置である。
請求項６に記載のプログラムは、コンピュータを、画像情報を記憶する第１の記憶手段に記憶された画像情報のうち、前記画像情報中の注目画素に近接する参照画素の画素情報を記憶する複数の第２の記憶手段に、特定された注目画素に対する前記参照画素の画素情報を記憶させる制御をする制御手段として機能させ、前記第１の記憶手段に記憶された前記画像情報中の画素から特定された注目画素の画素情報を、該特定された注目画素に対する前記第２の記憶手段に記憶された前記参照画素の画素情報を用いて予測することにより、前記注目画素を符号化処理する複数の符号化手段が処理する注目画素どうしは、互いに副走査方向に異なった位置であり、かつ、ひとつの注目画素が他の注目画素と主走査方向に重ならないように配置されるとともに、前記複数の符号化手段が参照する各参照画素の情報量の総和は、前記第１の記憶手段に記憶された画像情報の１ライン分の情報量以下であることを特徴とするプログラムである。
請求項７に記載のプログラムは、コンピュータを、符号化された画像情報を記憶する第１の記憶手段に記憶された画像情報のうち、前記画像情報中の注目画素に近接する参照画素の画素情報を記憶する複数の第２の記憶手段に、特定された注目画素に対する前記参照画素の画素情報を記憶させる制御をする制御手段として機能させ、前記第１の記憶手段に記憶された画像情報中の画素から特定された注目画素の画素情報を、該特定された注目画素に対する前記第２の記憶手段に記憶された前記参照画素の画素情報を用いて予測することにより、前記注目画素を復号処理する複数の復号手段が処理する注目画素どうしは、互いに副走査方向に異なった位置であり、かつ、ひとつの注目画素が他の注目画素と主走査方向に重ならないように配置されるとともに、前記複数の復号手段が参照する各参照画素の情報量の総和は、前記第１の記憶手段に記憶された画像情報の１ライン分の情報量以下であることを特徴とするプログラムである。
請求項１の発明によれば、１注目画素に対して１ライン分の記憶容量が必要だった技術に比べて、複数の注目画素について符号化処理を並列して行っても参照画素を記憶するための記憶手段の容量を少なくすることができる、という効果が得られる。
請求項２の発明によれば、その他の符号化手段の各々で画像を符号化する際に用いられる第２の記憶手段の記憶内容の各々が、当該その他の符号化手段の各々で適切に符号化処理を実行するための適切な記憶内容となる。
請求項３の発明によれば、従来の技術と比較して、復号処理を並列して行っても参照画素を記憶するための記憶手段の容量を少なくすることができる、という効果が得られる。
請求項４の発明によれば、その他の復号手段の各々で画像を復号する際に用いられる第２の記憶手段の記憶内容の各々が、当該その他の復号手段の各々で適切に復号処理を実行するための適切な記憶内容となる、という効果が得られる。
請求項５、６、７の各発明によれば、１注目画素に対して１ライン分の記憶容量が必要だった技術に比べて、複数の注目画素について符号化処理を並列して行っても、または復号処理を並列して行っても参照画素を記憶するための記憶手段の容量を少なくすることができる。
［第１の実施の形態］
以下、図面を参照して、本発明の第１の実施の形態を詳細に説明する。なお、本実施の形態では、本発明を符号化装置及び復号装置としての画像処理装置を含む画像形成装置に適用した例について説明する。
図１に示すように、本実施の形態に係る画像形成装置１０は、画像処理装置１２、及び入力された画像情報に基づいた画像を、画像形成媒体（例えば用紙）に形成して出力する画像形成部１４を備えている。
画像処理装置１２は、外部のＰＣ（Personal Computer）１６から入力された、ページ記述言語を用いて記述されたＰＤＬデータを受信するためのＩ／Ｆ（インタフェース）１８、ＣＰＵ（Central Processing Unit）２０、ＲＯＭ（Read Only Memory）２２、メモリ２４、入力された中間データをビットマップデータに展開する展開回路２６、画像を符号化する符号化器１〜符号化器ＮのＮ個の符号化器を備えた符号化（圧縮）部２８、符号化された画像を復号する復号器１〜復号器ＮのＮ個の復号器を備えた復号（伸張）部３０、及び画像形成部１４に画像情報を出力するためのＩ／Ｆ３２を含んで構成されている。これらＩ／Ｆ１８、ＣＰＵ２０、ＲＯＭ２２、メモリ２４、展開回路２６、符号化部２８、復号部３０、及びＩ／Ｆ３２は、互いにバス３４で接続されている。なお、メモリ２４は第１の記憶手段に対応する。
符号化器１は、詳細を以下で説明する符号化処理（１）を実行すると共に、符号化器２〜Ｎの各々は、詳細を以下で説明する符号化処理（２）を実行する。符号化器２〜符号化器Ｎの各々はＦＩＦＯ（先入先出）方式で用いられるシフトレジスタ２〜Ｎの各々を有している。更に、復号器１は、詳細を以下で説明する復号処理（１）を実行すると共に、復号器２〜Ｎの各々は、詳細を以下で説明する復号処理（２）を実行する。復号器２〜復号器Ｎの各々はＦＩＦＯ（先入先出）方式で用いられるシフトレジスタ２〜Ｎの各々を有している。これらの符号化器のシフトレジスタ２〜Ｎ及び復号器のシフトレジスタ２〜Ｎは、自身の符号化器での符号化処理または自身の復号器での復号処理において用いられる参照画素の画素情報分の記憶容量を有している。この「参照画素の画素情報分の記憶容量」であるシフトレジスタ２〜Ｎの記憶容量の総和は、「画像の１ライン分の画素の画素情報分の記憶容量」よりも小さい。例えば、自身の符号化器での符号化処理において、用いられる参照画素の数が３個で、１個の画素の画素情報が８ビットである場合には、この符号化器のシフトレジスタの記憶容量は、２４（３×８）ビット分の記憶容量となる。なお、これらの符号化器のシフトレジスタ２〜Ｎ及び復号器のシフトレジスタ２〜Ｎの記憶容量の総和は、「画像の１ライン分の画素の画素情報分の記憶容量」よりも小さければ、自身の符号化器での符号化処理または自身の復号器での復号処理において用いられる参照画素の画素情報を少なくとも記憶できる記憶容量を有しているものであってもよい。また、符号化器のシフトレジスタ２〜Ｎ及び復号器のシフトレジスタ２〜Ｎは第２の記憶手段に対応する。
記憶手段としてのＲＯＭ２２には、ＯＳ等の基本プログラムが記憶されている。また、ＲＯＭ２２には、画像形成装置１０の動作を制御するための制御処理プログラムが記憶されている。
ＣＰＵ２０は、プログラムをＲＯＭ２２から読み出して実行する。メモリ２４には、各種データ（各種情報）が一時的に記憶される。
例えば、ＣＰＵ２０は、制御処理プログラムを実行することにより、以下のように動作する。すなわち、ＣＰＵ２０は、ＰＣ１６から入力された画像形成対象のＰＤＬデータを中間データに変換し、変換された中間データを展開回路２６に入力して、展開回路２６で展開されたビットマップデータをメモリ２４に記憶させるように制御する。なお、ビットマップデータが表す画像は図２に示すように、複数の画素Ｐｉ＿ｊ（ｉ＝１，２，・・・Ｒ、ｊ＝１，２，・・・Ｗ）から構成された画像である。ここで、ｉはその画素が何ライン目の画素であることを示すための情報であり、ｊはその画素が何番目の画素であるかを示すための情報である。
そして、ＣＰＵ２０は、メモリ２４に記憶されたビットマップデータが表す画像の１ライン目を符号化させるために、メモリ２４に記憶されたビットマップデータの１ライン目の画素情報（画像情報）を、符号化器１に出力する。同様に、ＣＰＵ２０は、２ライン目からＮライン目まで各ライン毎に、ビットマップデータの１ライン分の画素の画素情報（画像情報）を、対応する符号化器に出力する。ここで、「ビットマップデータの１ライン分の画素情報（画像情報）を、対応する符号化器に出力する」とは、Ｋ（１，２，・・・Ｎ）ライン目の１ライン分の画素の画素情報を符号化器Ｋに出力することを指す。
この際、ＣＰＵ２０は、符号化器Ｋ（Ｋ＝２，３，・・・Ｎ）の各々において実行される詳細を後述する符号化処理において、注目画素が特定される毎に、メモリ２４に記憶された画像の複数の画素のうち、特定された注目画素に対する参照画素に対応する画素の画素情報（画像情報）を符号化器Ｋが有するシフトレジスタＫに記憶させる制御をする。より具体的には、ＣＰＵ２０は、符号化器Ｋ（Ｋ＝２，３，・・・Ｎ）から、注目画素として画素Ｐｉ´＿ｊ´（ｉ´＝２，・・・Ｒ、ｊ´＝２，・・・Ｗ）を特定したことを表す結果報告を受信すると、本実施の形態における注目画素（画素）Ｐｉ´＿ｊ´に対する参照画素であるＰｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素のうち、画素Ｐｉ´−１＿ｊ´＋１の画素情報をメモリ２４から読み取って、読み取ったＰｉ´−１＿ｊ´＋１の画素の画素情報がシフトレジスタＫに記憶されるように制御する。なお、本実施の形態では処理に用いられる参照画素を記憶するための記憶手段として、シフトレジスタを用いているので、符号化器Ｋから注目画素として画素Ｐｉ´＿ｊ´を特定したことを表す結果報告を受信した場合に、Ｐｉ´−１＿ｊ´＋１の画素の画素情報をメモリ２４から読み取って、読み取ったＰｉ´−１＿ｊ´＋１の画素の画素情報がシフトレジスタＫに新たに記憶されるように制御することで、シフトレジスタＫの記憶内容は、Ｐｉ´−１＿ｊ´−２，Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´の画素の画素情報が記憶された記憶内容から、Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報が記憶された記憶内容に変更される。また、処理に用いられる参照画素を記憶するための記憶手段として、シフトレジスタでないメモリを用いた場合には、符号化器Ｋから注目画素として画素Ｐｉ´＿ｊ´を特定したことを表す結果報告を受信した際に、本実施の形態における注目画素（画素）Ｐｉ´＿ｊ´に対する参照画素であるＰｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報をメモリ２４から読み取って、読み取ったＰｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報がメモリに記憶されるように制御するようにしてもよい。また、本実施の形態において注目画素（画素）Ｐｉ´＿ｊ´に対する参照画素として画素Ｐｉ´−１＿ｊ´が用いられる場合については、この画素Ｐｉ´−１＿ｊ´の値については、すでに符号化器Ｋに出力された１ライン分の画素の画像情報に含まれているので、本実施の形態ではシフトレジスタＫに出力する必要がない。
そして、ＣＰＵ２０は、各符号化器１〜Ｎの各々で符号化された画像の画像情報をメモリ２４に記憶させるように制御する。次に、ＣＰＵ２０は、上述した処理と同様に、（Ｎ＋１）ライン目の１ライン分の画素の画素情報を符号化器１に出力し、（Ｎ＋２）ライン目の１ライン分の画素の画素情報を符号化器２に出力し、・・・そして、（Ｎ＋Ｎ）ライン目の１ライン分の画素の画素情報を符号化器Ｎに出力して、上述した処理と同様に、各符号化器１〜Ｎの各々で符号化された画像の画像情報をメモリ２４に記憶させるように制御する。ＣＰＵ２０は、この制御をビットマップデータの１ページ目の最後のラインＲまで繰り返して行う。これにより、ビットマップデータが表す１ページ目の画像が符号化された情報（コードデータ）がメモリ２４に記憶され、１ページ目の画像が符号化される。そして、ＣＰＵ２０は、１ページ目の画像が符号化されると、２ページ目に対しても同様の処理を行い、そして、全てのページに対して同様の制御処理を行う。これにより、メモリ２４に記憶されたビットマップデータが表す全ページの画像が符号化されて、メモリ２４に記憶される。
また、ＣＰＵ２０は、メモリ２４に記憶された符号化された画像の１ライン目を復号させるために、メモリ２４に記憶された符号化された画像の１ライン目の画素の符号化された値（１ライン目のコードデータ）を、復号器１に出力する。同様に、ＣＰＵ２０は、２ライン目からＮライン目まで各ライン毎に、符号化された画像の１ライン分の画素の符号化された値（各ラインのコードデータ）を、対応する復号器に出力する。ここで、「符号化された画像の１ライン分の画素の符号化された値を、対応する復号器に出力する」とは、Ｋ（１，２，・・・Ｎ）ライン目の１ライン分のコードデータを復号器Ｋに出力することを指す。この際、ＣＰＵ２０は、復号器Ｋ（Ｋ＝２，３，・・・Ｎ）の各々において実行される詳細を後述する符号化処理において、所定の復号器Ｋでの復号処理で復号された画像の画素のうち、この所定の復号器Ｋとは異なる他の復号器（本実施の形態では復号器Ｋ＋１）での復号処理において特定される注目画素に対する参照画素に対応する画素の画素情報が、他の復号器（本実施の形態では復号器Ｋ＋１）において注目画素が特定される毎に、対応する復号器Ｋ＋１が有するシフトレジスタＫ＋１に記憶させる制御をする。より具体的には、ＣＰＵ２０は、復号器Ｋ＋１（Ｋ＝１，２，３，・・・Ｎ−１）から注目画素として画素Ｐｉ´＿ｊ´（ｉ´＝２，・・・Ｒ、ｊ´＝２，・・・Ｗ）を特定したことを表す結果報告を受信すると、本実施の形態における注目画素（画素）Ｐｉ´＿ｊ´に対する参照画素であるＰｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素のうち、復号器Ｋで復号された画素Ｐｉ´−１＿ｊ´＋１の画素情報を復号器Ｋから（メモリ２４を介して）受信して、受信されたＰｉ´−１＿ｊ´＋１の画素の画素情報が復号器Ｋ＋１が有するシフトレジスタＫ＋１に新たに記憶されるように制御する。なお、本実施の形態では参照画素を記憶するための記憶手段としてシフトレジスタを用いているので、復号器Ｋ＋１から注目画素として画素Ｐｉ´＿ｊ´を特定したことを表す結果報告を受信した場合に、復号器Ｋによって復号されたＰｉ´−１＿ｊ´＋１の画素の画素情報を復号器Ｋから受信して、受信されたＰｉ´−１＿ｊ´＋１の画素の画素情報がシフトレジスタＫ＋１に新たに記憶されるように制御することで、このシフトレジスタＫ＋１の記憶内容は、Ｐｉ´−１＿ｊ´−２，Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´の画素の画素情報が記憶された記憶内容から、Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報が記憶された記憶内容に変更される。また、参照画素を記憶するための記憶手段として、シフトレジスタでないメモリを用いた場合には、復号器Ｋ＋１から注目画素として画素Ｐｉ´＿ｊ´を特定したことを表す結果報告を受信した際に、本実施の形態における注目画素（画素）Ｐｉ´＿ｊ´に対する参照画素であるＰｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報を復号器Ｋから受信して、受信されたＰｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報がメモリに記憶されるように制御するようにしてもよい。また、本実施の形態において注目画素（画素）Ｐｉ´＿ｊ´に対する参照画素として画素Ｐｉ´−１＿ｊ´が用いられる場合については、この画素Ｐｉ´−１＿ｊ´の値については、すでに復号器Ｋ＋１に出力された１ライン分の画素の画像情報に含まれているので、本実施の形態ではこのシフトレジスタＫ＋１に出力する必要がない。
そして、ＣＰＵ２０は、各復号器１〜Ｎの各々で復号された画像の画像情報をメモリ２４に記憶させるように制御する。次に、ＣＰＵ２０は、上述した処理と同様に、（Ｎ＋１）ライン目の１ライン分の符号化された値を復号器１に出力し、（Ｎ＋２）ライン目の１ライン分の符号化された値を復号器２に出力し、・・・そして、（Ｎ＋Ｎ）ライン目の１ライン分の符号化された値を復号器Ｎに出力して、上述した処理と同様に、各復号器１〜Ｎの各々で復号された画像の画像情報をメモリ２４に記憶させるように制御する。ＣＰＵ２０は、この制御を１ページ目の最後のラインＲまで繰り返して行う。これにより、１ページ目の画像が復号された情報（すなわち、１ページ目のビットマップデータ）がメモリ２４に記憶され、１ページ目の画像が復号される。そして、ＣＰＵ２０は、１ページ目の画像が復号されると、２ページ目に対しても同様の処理を行い、そして、全てのページに対して同様の制御処理を行う。これにより、全ページの画像が復号されて、メモリ２４に記憶される。
そして、ＣＰＵ２０は、メモリ２４に記憶された全ページ分のビットマップデータをＩ／Ｆ３２を介して画像形成部１４に出力する。これにより、画像形成部１４から、ビットマップデータに基づいた画像が形成された画像形成媒体が出力される。
Ｉ／Ｆ１８には、ＰＣ１６が接続されており、Ｉ／Ｆ３２には、画像形成部１４が接続されている。
展開回路２６は、入力された中間データをビットマップデータに展開する。
次に、符号化器１が実行する符号化処理（１）について図３及び図５（Ａ）、図５（Ｂ）を参照して説明する。なお、図５（Ａ）、図５（Ｂ）の例では、Ｎ＝４の場合について説明している。
まず、ステップ１００で、ＣＰＵ２０から１ライン分の画素の画素情報（画像情報）が入力されたか否かを判定する。
ステップ１００では、ＣＰＵ２０から１ライン分の画素の画素情報（画像情報）が入力されたと判定されるまで、繰り返し判定処理を行う。
ステップ１００で、ＣＰＵ２０から１ライン分の画素の画素情報（画像情報）が入力されたと判定された場合には、次のステップ１０２へ進む。ステップ１０２では、変数Ｑの値を１に設定することにより、変数Ｑの初期化を行う。
次のステップ１０４では、変数Ｑの値が１であるか否かを判定する。ステップ１０４で変数Ｑの値が１であると判定された場合には、次のステップ１０８へ進む。ステップ１０８では、変数Ｑの値が１ライン分の画素の画素数Ｗであるか否かを判定することにより、以下で詳細を説明するステップ１０６での符号化の処理が１ライン分の最終画素Ｗまでの画素（２番目からＷ番目までの画素）に対して行われたか否かを判断する。
ステップ１０８で、変数Ｑの値がＷでないと判定された場合には、ステップ１０６での符号化の処理が１ライン分の最終画素までの画素（２番目からＷ番目までの画素）に対して行われていないと判断して、次のステップ１１０へ進む。
ステップ１１０では、変数Ｑの値を１インクリメントする。そして、ステップ１０４に戻る。
一方、ステップ１０４で、変数Ｑの値が１でないと判定された場合には、次のステップ１０６へ進む。ステップ１０６では、今回入力されたＬライン目の画素のＱ番目の画素ＰＬ＿Ｑを注目画素として特定し、特定された注目画素ＰＬ＿Ｑの画素情報を、注目画素ＰＬ＿Ｑに対する参照画素ＰＬ＿Ｑ−１の画素情報を用いて予測することにより、注目画素ＰＬ＿Ｑの画像を符号化する。そして、ステップ１０８へ進む。
また、ステップ１０８で、変数Ｑの値がＷであると判定された場合には、ステップ１０６での符号化の処理が１ライン分の最終画素までの画素（２番目からＷ番目までの画素）に対して行われたと判断して、符号化処理（１）を終了する。
次に、符号化器２〜Ｎの各々が実行する符号化処理（２）について図４及び図５（Ａ）、図５（Ｂ）を参照して説明する。
まず、ステップ１５０で、ＣＰＵ２０から１ライン分の画素の画素情報（画像情報）が入力されたか否かを判定する。
ステップ１５０では、ＣＰＵ２０から１ライン分の画素の画素情報（画像情報）が入力されたと判定されるまで、繰り返し判定処理を行う。
ステップ１５０で、ＣＰＵ２０から１ライン分の画素の画素情報（画像情報）が入力されたと判定された場合には、次のステップ１５２へ進む。ステップ１５２では、変数Ｑの値を１に設定することにより、変数Ｑの初期化を行う。
次のステップ１５４では、変数Ｑの値が１であるか否かを判定する。ステップ１５４で変数Ｑの値が１であると判定された場合には、次のステップ１６４へ進む。ステップ１６４では、変数Ｑの値が１ライン分の画素の画素数Ｗであるか否かを判定することにより、以下で詳細を説明するステップ１５６〜１６２での処理が１ライン分の最終画素Ｗまでの画素（２番目からＷ番目までの画素）に対して行われたか否かを判断する。
ステップ１６４で、変数Ｑの値がＷでないと判定された場合には、ステップ１５６〜１６０での処理が１ライン分の最終画素までの画素（２番目からＷ番目までの画素）に対して行われていないと判断して、次のステップ１６６へ進む。
ステップ１６６では、変数Ｑの値を１インクリメントする。そして、ステップ１５４に戻る。
一方、ステップ１５４で、変数Ｑの値が１でないと判定された場合には、次のステップ１５６へ進む。ステップ１５６では、今回入力されたＬライン目の画素のＱ番目（変数Ｑの値と同一）の画素ＰＬ＿Ｑを注目画素として特定する。
次のステップ１５８では、注目画素として画素ＰＬ＿Ｑを特定したことを表す結果報告をＣＰＵ２０に送信する。
次のステップ１６０では、ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素の画素情報が、自身が有するシフトレジスタＫ（Ｋ＝２，３，・・・Ｎ）に記憶されているか否かを判定する。ステップ１６０では、ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素の画素情報が、自身が有するシフトレジスタＫに記憶されていると判定されるまで、繰り返し判定処理を行う。
ステップ１６０で、ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素の画素情報が、自身が有するシフトレジスタＫに記憶されていると判定された場合には、次のステップ１６２に進む。
ステップ１６２では、上記ステップ１５６で特定された注目画素ＰＬ＿Ｑの画素情報を、注目画素ＰＬ＿Ｑに対する参照画素である画素ＰＬ＿Ｑ−１の画素情報及びシフトレジスタＫに記憶された画素ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素情報を用いて予測することにより、注目画素ＰＬ＿Ｑの画像を符号化する。そして、ステップ１６４へ進む。
一方、ステップ１６４で、変数Ｑの値がＷであると判定された場合には、ステップ１５６〜１６２での処理が１ライン分の最終画素までの画素（２番目からＷ番目までの画素）に対して行われたと判断して、符号化処理（２）を終了する。
次に、復号器１が実行する復号処理（１）について図６及び図５（Ａ）、図５（Ｂ）を参照して説明する。
まず、ステップ２００で、ＣＰＵ２０から、メモリ２４に記憶された符号化された画像の１ライン分の画素の値（符号化された値、すなわちコードデータ）が入力されたか否かを判定する。
ステップ２００では、ＣＰＵ２０からメモリ２４に記憶された符号化された画像の１ライン分の画素の値（１ライン分のコードデータ（符号データ））が入力されたと判定されるまで、繰り返し判定処理を行う。
ステップ２００で、ＣＰＵ２０からメモリ２４に記憶された符号化された画像の１ライン分の画素の値が入力されたと判定された場合には、次のステップ２０２へ進む。ステップ２０２では、変数Ｑの値を１に設定することにより、変数Ｑの初期化を行う。
次のステップ２０４では、変数Ｑの値が１であるか否かを判定する。ステップ２０４で変数Ｑの値が１であると判定された場合には、次のステップ２０８へ進む。ステップ２０８では、変数Ｑの値が１ライン分の画素の画素数Ｗであるか否かを判定することにより、以下で詳細を説明するステップ２０６での復号の処理が１ライン分の最終画素Ｗまでの画素（２番目からＷ番目までの画素）に対して行われたか否かを判断する。
ステップ２０８で、変数Ｑの値がＷでないと判定された場合には、ステップ２０６での符号化の処理が１ライン分の最終画素までの画素（２番目からＷ番目までの画素）に対して行われていないと判断して、次のステップ２１０へ進む。
ステップ２１０では、変数Ｑの値を１インクリメントする。そして、ステップ２０４に戻る。
一方、ステップ２０４で、変数Ｑの値が１でないと判定された場合には、次のステップ２０６へ進む。ステップ２０６では、今回入力されたＬライン目の画素のＱ番目の画素ＰＬ＿Ｑを注目画素として特定し、特定された注目画素ＰＬ＿Ｑの値と、注目画素ＰＬ＿Ｑに対する参照画素ＰＬ＿Ｑ−１の画素情報とを用いて注目画素ＰＬ＿Ｑの画像を復号する。そして、ステップ２０８へ進む。
また、ステップ２０８で、変数Ｑの値がＷであると判定された場合には、ステップ２０６での復号の処理が１ライン分の最終画素までの画素（２番目からＷ番目までの画素）に対して行われたと判断して、復号処理（１）を終了する。
次に、復号器２〜Ｎの各々が実行する復号処理（２）について図７及び図５（Ａ）、図５（Ｂ）を参照して説明する。
まず、ステップ２５０では、メモリ２４に記憶された符号化された画像の１ライン分の画素の値（符号化された値）が入力されたか否かを判定する。
ステップ２５０では、ＣＰＵ２０からメモリ２４に記憶された符号化された画像の１ライン分の画素の値が入力されたと判定されるまで、繰り返し判定処理を行う。
ステップ２５０で、ＣＰＵ２０からメモリ２４に記憶された符号化された画像の１ライン分の画素の値が入力されたと判定された場合には、次のステップ２５２へ進む。ステップ２５２では、変数Ｑの値を１に設定することにより、変数Ｑの初期化を行う。
次のステップ２５４では、変数Ｑの値が１であるか否かを判定する。ステップ２５４で変数Ｑの値が１であると判定された場合には、次のステップ２６４へ進む。ステップ２６４では、変数Ｑの値が１ライン分の画素の画素数Ｗであるか否かを判定することにより、以下で詳細を説明するステップ２５６〜２６２での処理が１ライン分の最終画素Ｗまでの画素（２番目からＷ番目までの画素）に対して行われたか否かを判断する。
ステップ２６４で、変数Ｑの値がＷでないと判定された場合には、ステップ２５６〜２６２での処理が１ライン分の最終画素までの画素（２番目からＷ番目までの画素）に対して行われていないと判断して、次のステップ２６６へ進む。
ステップ２６６では、変数Ｑの値を１インクリメントする。そして、ステップ２５４に戻る。
一方、ステップ２５４で、変数Ｑの値が１でないと判定された場合には、次のステップ２５６へ進む。ステップ２５６では、今回入力されたＬライン目の画素のＱ番目（変数Ｑの値と同一）の画素ＰＬ＿Ｑを注目画素として特定する。
次のステップ２５８では、注目画素として画素ＰＬ＿Ｑを特定したことを表す結果報告をＣＰＵ２０に送信する。
次のステップ２６０では、ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素の画素情報が、自身が有するシフトレジスタＫ（Ｋ＝２，３，・・・Ｎ）に記憶されているか否かを判定する。ステップ２６０では、ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素の画素情報が、自身が有するシフトレジスタＫに記憶されていると判定されるまで、繰り返し判定処理を行う。
ステップ２６０で、ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素の画素情報が、自身が有するシフトレジスタＫに記憶されていると判定された場合には、次のステップ２６２に進む。
ステップ２６２では、上記ステップ２５６で特定された注目画素ＰＬ＿Ｑの値（符号化された値）と、注目画素ＰＬ＿Ｑに対する参照画素である画素ＰＬ＿Ｑ−１の画素情報及びシフトレジスタＫに記憶された画素ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素情報を用いて注目画素ＰＬ＿Ｑの画像を復号する。そして、ステップ２６４へ進む。
一方、ステップ２６４で、変数Ｑの値がＷであると判定された場合には、ステップ２５６〜２６２での処理が１ライン分の最終画素までの画素（２番目からＷ番目までの画素）に対して行われたと判断して、復号処理（２）を終了する。
なお、上記の例では、符号化処理（１）、（２）、復号処理（１）、（２）において、注目画素ＰＬ＿Ｑに対する参照画素である画素ＰＬ＿Ｑ−１の画素情報及びシフトレジスタＫに記憶された画素ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素情報を用いた例について説明したが、注目画素ＰＬ＿Ｑに対する参照画素として画素ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の少なくとも１つを用いるようにしてもよい。
以上説明したように、本実施の形態の符号化装置としての画像処理装置１２は、複数の画素から構成された画像を記憶する第１の記憶手段としてのメモリ２４と、画像の注目画素ＰＬ＿Ｑに対する参照画素ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素情報を少なくとも記憶できる記憶容量を有する第２の記憶手段としての符号化器２〜Ｎの各々のシフトレジスタ２〜Ｎと、画素の符号化処理において注目画素ＰＬ＿Ｑが特定される毎に、メモリ２４に記憶された画像の複数の画素のうち、特定された注目画素ＰＬ＿Ｑに対する参照画素ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１に対応する画素の画素情報を上記のシフトレジスタ２〜Ｎに記憶させる制御をする制御手段としてのＣＰＵ２０と、メモリ２４に記憶された各々の画素を、注目画素ＰＬ＿Ｑとして順次特定し、特定された注目画素ＰＬ＿Ｑの画素情報を、特定された注目画素ＰＬ＿Ｑに対する上記のシフトレジスタ２〜Ｎに記憶された参照画素ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素情報を用いて予測することにより、メモリ２４に記憶された画像を符号化する符号化処理を実行する符号化手段としての符号化器とを含んで構成されている。
また、本実施の形態の復号装置としての画像処理装置１２は、複数の画素から構成された画像を記憶する第１の記憶手段としてのメモリ２４と、画像の注目画素ＰＬ＿Ｑに対する参照画素ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素情報を少なくとも記憶できる記憶容量を有する複数の第２の記憶手段としての複数の復号器２〜Ｎの複数のシフトレジスタ２〜Ｎと、複数のシフトレジスタ２〜Ｎの各々に対応して設けられ、かつメモリ２４に記憶された画像の各々の画素を注目画素ＰＬ＿Ｑとして順次特定し、特定された注目画素ＰＬ＿Ｑの符号化された値と対応するシフトレジスタ２〜Ｎに記憶された画素情報とを用いて、メモリ２４に記憶された画像を復号する復号処理を実行する複数の復号手段としての複数の復号器と、複数の復号器のうち所定の復号器Ｋでの復号処理で復号された画像の画素のうち、この所定の復号器とは異なる他の復号器Ｋ＋１での復号処理において特定される注目画素ＰＬ＿Ｑに対する参照画素に対応する画素ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素情報が、この他の復号器Ｋ＋１において注目画素ＰＬ＿Ｑが特定される毎に、対応する他の復号器Ｋ＋１が有するシフトレジスタＫ＋１に記憶させる制御をする制御手段としてのＣＰＵ２０とを含んで構成されている。
また、符号化装置としての画像処理装置１２において、複数のシフトレジスタ２〜Ｎ及びこれらのシフトレジスタを有する対応する符号化器を複数備え、制御手段としてのＣＰＵ２０は、複数の符号化器の各々で、それぞれ異なる注目画素を特定させて符号化処理を行わせるように制御することにより、複数の符号化器で並行して符号化処理が実行されるように制御する。
また、復号装置としての画像処理装置１２において、制御手段としてのＣＰＵ２０は、複数の復号器１〜Ｎの各々で、それぞれ異なる注目画素を特定させて復号処理を行わせるように制御することにより、複数の復号器１〜Ｎで並行して復号処理が実行されるように制御する。
また、複数の符号化器１〜Ｎが処理する注目画素どうしは、互いに副走査方向に異なった位置であり、かつ、ひとつの注目画素が他の注目画素と主走査方向に重ならないように配置される。
また、複数の復号器１〜Ｎが処理する注目画素どうしは、互いに副走査方向に重ならないように配置される
［第２の実施の形態］
次に第２の実施の形態について説明する。なお、第１の実施の形態と同様の構成及び同様の処理については、同一の符号を付して説明を省略する。
本実施の形態の符号化器のシフトレジスタ２〜Ｎ及び復号器のシフトレジスタ２〜Ｎは、第１の実施の形態では、各符号化器及び各復号器での処理に参照される参照画素の個数が例えば４（３＋１）個または３個などであったが、本実施の形態では、符号化器２及び復号器２では参照する参照画素の数を例えば４個または３個とし、符号化器３及び復号器３では参照する参照画素の数を例えば７（３×２＋１）個または６個とする。すなわち、符号化器Ｋ及び復号器Ｋ（Ｋ＝２，３，・・・Ｎ）で参照される参照画素の数を（（Ｋ−１）×３＋１）個または（（Ｋ−１）×３）個とする点などが異なる。なお、本実施の形態においても、これらの符号化器のシフトレジスタ２〜Ｎ及び復号器のシフトレジスタ２〜Ｎの記憶容量の総和は、「画像の１ライン分の画素の画素情報分の記憶容量」よりも小さければ、自身の符号化器での符号化処理または自身の復号器での復号処理において用いられる参照画素の画素情報を少なくとも記憶できる記憶容量を有しているものであってもよい。
本実施の形態のＣＰＵ２０は、符号化器Ｋ（Ｋ＝２，３，・・・Ｎ）から注目画素として画素Ｐｉ´＿ｊ´（ｉ´＝２，・・・Ｒ、ｊ＝２，・・・Ｗ）を特定したことを表す結果報告を受信すると、本実施の形態における注目画素（画素）Ｐｉ´＿ｊ´に対する参照画素であるＰｉ´−Ｋ＋１＿ｊ´−１，Ｐｉ´−Ｋ＋１＿ｊ´，Ｐｉ´−Ｋ＋１＿ｊ´＋１，・・・，Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の（（Ｋ−１）×３）個の画素のうち、画素Ｐｉ´−Ｋ＋１＿ｊ´＋１，Ｐｉ´−Ｋ＋２＿ｊ´＋１，・・・Ｐｉ´−１＿ｊ´＋１の（Ｋ−１）個の画素情報をメモリ２４から読み取って、読み取ったＰｉ´−Ｋ＋１＿ｊ´＋１，・・・Ｐｉ´−１＿ｊ´＋１の画素の画素情報がシフトレジスタＫに記憶されるように制御する。なお、本実施の形態では用いられる参照画素を記憶するための記憶手段としてシフトレジスタを用いているので、符号化器Ｋから注目画素として画素Ｐｉ´＿ｊ´を特定したことを表す結果報告を受信した場合に、Ｐｉ´−Ｋ＋１＿ｊ´＋１，・・・Ｐｉ´−１＿ｊ´＋１の（Ｋ−１）個の画素の画素情報をメモリ２４から読み取って、読み取ったＰｉ´−Ｋ＋１＿ｊ´＋１，・・・Ｐｉ´−１＿ｊ´＋１の画素の画素情報がシフトレジスタＫに新たに記憶されるように制御することで、シフトレジスタＫの記憶内容は、Ｐｉ´−Ｋ＋１＿ｊ´−２，Ｐｉ´−Ｋ＋１＿ｊ´−１，Ｐｉ´−Ｋ＋１＿ｊ´，・・・，Ｐｉ´−１＿ｊ´−２，Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´の画素の画素情報が記憶された記憶内容から、Ｐｉ´−Ｋ＋１＿ｊ´−１，Ｐｉ´−Ｋ＋１＿ｊ´，Ｐｉ´−Ｋ＋１＿ｊ´＋１，・・・，Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報が記憶された記憶内容に変更される。また、処理に用いられる参照画素を記憶するための記憶手段として、シフトレジスタ以外のメモリを用いた場合には、符号化器Ｋから注目画素として画素Ｐｉ´＿ｊ´を特定したことを表す結果報告を受信した際に、本実施の形態における注目画素（画素）Ｐｉ´＿ｊ´に対する参照画素であるＰｉ´−Ｋ＋１＿ｊ´−１，Ｐｉ´−Ｋ＋１＿ｊ´，Ｐｉ´−Ｋ＋１＿ｊ´＋１，・・・，Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報をメモリから読み取って、読み取ったＰｉ´−Ｋ＋１＿ｊ´−１，Ｐｉ´−Ｋ＋１＿ｊ´，Ｐｉ´−Ｋ＋１＿ｊ´＋１，・・・，Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報がメモリに記憶されるように制御するようにしてもよい。
また、本実施の形態のＣＰＵ２０は、復号器Ｋ＋１（Ｋ＝１，２，３，・・・Ｎ−１）から注目画素として画素Ｐｉ´＿ｊ´（ｉ´＝２，・・・Ｒ、ｊ＝２，・・・Ｗ）を特定したことを表す結果報告を受信すると、本実施の形態における注目画素（画素）Ｐｉ´＿ｊ´に対する参照画素であるＰｉ´−Ｋ＋１＿ｊ´−１，Ｐｉ´−Ｋ＋１＿ｊ´，Ｐｉ´−Ｋ＋１＿ｊ´＋１，・・・，Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の（（Ｋ−１）×３）個の画素のうち、復号器Ｋで復号された画素Ｐｉ´−Ｋ＋１＿ｊ´＋１，Ｐｉ´−Ｋ＋２＿ｊ´＋１，・・・Ｐｉ´−１＿ｊ´＋１の（Ｋ−１）個の画素情報を復号器Ｋから（メモリ２４を介して）受信して、受信されたＰｉ´−Ｋ＋１＿ｊ´＋１，・・・Ｐｉ´−１＿ｊ´＋１の画素の画素情報が復号器Ｋ＋１が有するシフトレジスタＫ＋１に新たに記憶されるように制御する。なお、本実施の形態では参照画素を記憶するための記憶手段としてシフトレジスタを用いているので、復号器Ｋ＋１から注目画素として画素Ｐｉ´＿ｊ´を特定したことを表す結果報告を受信した場合に、復号器Ｋによって復号されたＰｉ´−Ｋ＋１＿ｊ´＋１，Ｐｉ´−Ｋ＋２＿ｊ´＋１，・・・Ｐｉ´−１＿ｊ´＋１の画素の画素情報を復号器Ｋから受信して、受信されたＰｉ´−Ｋ＋１＿ｊ´＋１，・・・Ｐｉ´−１＿ｊ´＋１の画素の画素情報がシフトレジスタＫ＋１に新たに記憶されるように制御することで、このシフトレジスタＫ＋１の記憶内容は、Ｐｉ´−Ｋ＋１＿ｊ´−２，Ｐｉ´−Ｋ＋１＿ｊ´−１，Ｐｉ´−Ｋ＋１＿ｊ´，・・・，Ｐｉ´−１＿ｊ´−２，Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´の画素の画素情報が記憶された記憶内容から、Ｐｉ´−Ｋ＋１＿ｊ´−１，Ｐｉ´−Ｋ＋１＿ｊ´，Ｐｉ´−Ｋ＋１＿ｊ´＋１，・・・，Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報が記憶された記憶内容に変更される。また、処理に用いる参照画素を記憶するための記憶手段としてシフトレジスタ以外のメモリを用いた場合には、復号器Ｋ＋１から注目画素として画素Ｐｉ´＿ｊ´を特定したことを表す結果報告を受信した際に、本実施の形態における注目画素（画素）Ｐｉ´＿ｊ´に対する参照画素であるＰｉ´−Ｋ＋１＿ｊ´−１，Ｐｉ´−Ｋ＋１＿ｊ´，Ｐｉ´−Ｋ＋１＿ｊ´＋１，・・・，Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報を復号器Ｋから（メモリ２４を介して）受信して、受信されたＰｉ´−Ｋ＋１＿ｊ´−１，Ｐｉ´−Ｋ＋１＿ｊ´，Ｐｉ´−Ｋ＋１＿ｊ´＋１，・・・，Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報がメモリに記憶されるように制御するようにしてもよい。
次に、本実施の形態の符号化器２〜Ｎの各々が実行する符号化処理（３）について図８及び図９（Ａ）、図９（Ｂ）を参照して説明する。なお、図９（Ａ）、図９（Ｂ）の例では、Ｎ＝４の場合について説明している。本実施の形態では第１の実施の形態におけるステップ１６０の代わりにステップ１６１を実行し、ステップ１６１の次にステップ１６３を実行し、ステップ１６３の次にステップ１６４を実行する。
ステップ１６１では、ＰＬ−Ｋ＋１＿Ｑ−１，ＰＬ−Ｋ＋１＿Ｑ，ＰＬ−Ｋ＋１＿Ｑ＋１，・・・，ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素の画素情報が、自身が有するシフトレジスタＫ（Ｋ＝２，３，・・・Ｎ）に記憶されているか否かを判定する。ステップ１６１では、ＰＬ−Ｋ＋１＿Ｑ−１，ＰＬ−Ｋ＋１＿Ｑ，ＰＬ−Ｋ＋１＿Ｑ＋１，・・・，ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素の画素情報が、自身が有するシフトレジスタＫに記憶されていると判定されるまで、繰り返し判定処理を行う。
ステップ１６１で、ＰＬ−Ｋ＋１＿Ｑ−１，ＰＬ−Ｋ＋１＿Ｑ，ＰＬ−Ｋ＋１＿Ｑ＋１，・・・，ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素の画素情報が、自身が有するシフトレジスタＫに記憶されていると判定された場合には、次のステップ１６３に進む。
ステップ１６３では、上記ステップ１５６で特定された注目画素ＰＬ＿Ｑの画素情報を、注目画素ＰＬ＿Ｑに対する参照画素である画素ＰＬ＿Ｑ−１の画素情報及びシフトレジスタＫに記憶された画素ＰＬ−Ｋ＋１＿Ｑ−１，ＰＬ−Ｋ＋１＿Ｑ，ＰＬ−Ｋ＋１＿Ｑ＋１，・・・，ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素情報を用いて予測することにより、注目画素ＰＬ＿Ｑの画像を符号化する。そして、ステップ１６４へ進む。なお、ステップ１６３で、上記ステップ１５６で特定された注目画素ＰＬ＿Ｑの画素情報を、参照画素としてシフトレジスタＫに記憶された画素ＰＬ−Ｋ＋１＿Ｑ−１，ＰＬ−Ｋ＋１＿Ｑ，ＰＬ−Ｋ＋１＿Ｑ＋１，・・・，ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素情報を用いて予測することにより、注目画素ＰＬ＿Ｑの画像を符号化するようにしてもよい。そして、ステップ１６４に進む。
次に、復号器２〜Ｎの各々が実行する復号処理（３）について図１０及び図９（Ａ）、図９（Ｂ）を参照して説明する。本実施の形態では第１の実施の形態におけるステップ２６０の代わりにステップ２６１を実行し、ステップ２６１の次にステップ２６３を実行し、ステップ２６３の次にステップ２６４を実行する。
ステップ２６１では、ＰＬ−Ｋ＋１＿Ｑ−１，ＰＬ−Ｋ＋１＿Ｑ，ＰＬ−Ｋ＋１＿Ｑ＋１，・・・，ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素の画素情報が、自身が有するシフトレジスタＫ（Ｋ＝２，３，・・・Ｎ）に記憶されているか否かを判定する。ステップ２６１では、ＰＬ−Ｋ＋１＿Ｑ−１，ＰＬ−Ｋ＋１＿Ｑ，ＰＬ−Ｋ＋１＿Ｑ＋１，・・・，ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素の画素情報が、自身が有するシフトレジスタＫに記憶されていると判定されるまで、繰り返し判定処理を行う。
ステップ２６１で、ＰＬ−Ｋ＋１＿Ｑ−１，ＰＬ−Ｋ＋１＿Ｑ，ＰＬ−Ｋ＋１＿Ｑ＋１，・・・，ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素の画素情報が、自身が有するシフトレジスタＫに記憶されていると判定された場合には、次のステップ２６３に進む。
ステップ２６３では、上記ステップ２５６で特定された注目画素ＰＬ＿Ｑの値（符号化された値）と、注目画素ＰＬ＿Ｑに対する参照画素である画素ＰＬ＿Ｑ−１の画素情報及びシフトレジスタＫに記憶された画素ＰＬ−Ｋ＋１＿Ｑ−１，ＰＬ−Ｋ＋１＿Ｑ，ＰＬ−Ｋ＋１＿Ｑ＋１，・・・，ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素情報を用いて注目画素ＰＬ＿Ｑの画像を復号する。なお、ステップ２６３で、上記ステップ１５６で特定された注目画素ＰＬ＿Ｑの画素情報を、参照画素としてシフトレジスタＫに記憶された画素ＰＬ−Ｋ＋１＿Ｑ−１，ＰＬ−Ｋ＋１＿Ｑ，ＰＬ−Ｋ＋１＿Ｑ＋１，・・・，ＰＬ−１＿Ｑ−１，ＰＬ−１＿Ｑ，ＰＬ−１＿Ｑ＋１の画素情報を用いて注目画素ＰＬ＿Ｑの画像を復号するようにしてもよい。そして、ステップ２６４へ進む。
［第３の実施の形態］
次に第３の実施の形態について説明する。第３の実施の形態では、図１１に示すように、符号化器１がシフトレジスタ１を備え、復号器１がシフトレジスタ１を備えている。これらのシフトレジスタ１は、自身の符号化器での符号化処理または自身の復号器での復号処理において用いられる参照画素の画素情報分の記憶容量を有している。この「参照画素の画素情報分の記憶容量」は、「画像の１ライン分の画素の画素情報分の記憶容量」よりも小さい。例えば、自身の符号化器での符号化処理において、用いられる参照画素の数が３個で、１個の画素の画素情報が８ビットである場合には、この符号化器のシフトレジスタの記憶容量は、２４（３×８）ビット分の記憶容量となる。なお、これらの符号化器のシフトレジスタ１及び復号器のシフトレジスタ１は、第１の実施の形態及び第２の実施の形態と同様に、「画像の１ライン分の画素の画素情報分の記憶容量」よりも小さければ、自身の符号化器での符号化処理または自身の復号器での復号処理において用いられる参照画素の画素情報を少なくとも記憶できる記憶容量を有しているものであってもよい。
また、本実施の形態では、画像の１ライン目の符号化については、符号化器１が符号化処理（１）を実行して、１ライン目の画像を復号するが、Ｎ＋１ライン目、２Ｎ＋１ライン目・・・の１ライン目より後のライン（ＮＸ＋１：Ｘ＝１，２，・・・）においては、上述した符号化処理（２）または符号化処理（３）を実行する。なお、この符号化処理（２）または符号化処理（３）で用いられる参照画素の画素情報は、図１２に示すように、ラインバッファとしてのメモリ２４に記憶された今回の走査の１つ前の走査で符号化器Ｎが復号したラインの画像の画素情報が用いられる。
本実施の形態では、図１２に示すように、符号化器１が符号化処理（２）または符号化処理（３）を実行する場合には、ＣＰＵ２０は、符号化器１において実行される符号化処理（２）または符号化処理（３）において、注目画素が特定される毎に、メモリ２４に記憶された画像の複数の画素のうち、特定された注目画素に対する参照画素に対応する画素の画素情報（画像情報）を符号化器１が有するシフトレジスタ１に記憶させる制御をする。より具体的には、ＣＰＵ２０は、符号化器１から注目画素として画素Ｐｉ´＿ｊ´（ｉ´＝２，・・・Ｒ、ｊ＝２，・・・Ｗ）を特定したことを表す結果報告を受信すると、本実施の形態における注目画素（画素）Ｐｉ´＿ｊ´に対する参照画素であるＰｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素のうち、画素Ｐｉ´−１＿ｊ´＋１の画素情報をメモリ２４から読み取って、読み取ったＰｉ´−１＿ｊ´＋１の画素の画素情報がシフトレジスタ１に記憶されるように制御する。なお、本実施の形態では用いられる参照画素を記憶するための記憶手段としてシフトレジスタを用いているので、符号化器１から注目画素として画素Ｐｉ´＿ｊ´を特定したことを表す結果報告を受信した場合に、Ｐｉ´−１＿ｊ´＋１の画素の画素情報をメモリ２４から読み取って、読み取ったＰｉ´−１＿ｊ´＋１の画素の画素情報がシフトレジスタ１に新たに記憶されるように制御することで、シフトレジスタ１の記憶内容は、Ｐｉ´−１＿ｊ´−２，Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´の画素の画素情報が記憶された記憶内容から、Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報が記憶された記憶内容に変更される。また、処理に用いられる参照画素を記憶するための記憶手段として、シフトレジスタ以外のメモリを用いた場合には、符号化器１から注目画素として画素Ｐｉ´＿ｊ´を特定したことを表す結果報告を受信した際に、本実施の形態における注目画素（画素）Ｐｉ´＿ｊ´に対する参照画素であるＰｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報をメモリ２４から読み取って、読み取ったＰｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報がメモリに記憶されるように制御するようにしてもよい。
また、本実施の形態では、画像の１ライン目の複合については、復号器１が復号処理（１）を実行して、１ライン目の画像を復号するものの、Ｎ＋１ライン目、２Ｎ＋１ライン目・・・の以降のライン（ＮＸ＋１：Ｘ＝１，２，・・・）においては、上述した復号処理（２）または復号処理（３）を実行する。なお、この復号処理（２）または復号処理（３）で用いられる参照画素の画素情報は、図１２に示すように、ラインバッファとしてのメモリ２４に記憶された今回の走査の１つ前の走査で復号器Ｎが復号したラインの画像の画素情報が用いられる。
本実施の形態では、図１２に示すように、復号器１が復号処理（２）または復号処理（３）を実行する場合には、ＣＰＵ２０は、復号器１において実行される復号処理（２）または復号処理（３）において、前回の走査における所定の復号器Ｎでの復号処理で復号された画像の画素のうち、この所定の復号器Ｎとは異なる他の復号器（本実施の形態では復号器１）での復号処理において特定される注目画素に対する参照画素に対応する画素の画素情報が、他の復号器（本実施の形態では復号器１）において注目画素が特定される毎に、対応する復号器１が有するシフトレジスタ１に記憶させる制御をする。より具体的には、ＣＰＵ２０は、復号器１から注目画素として画素Ｐｉ´＿ｊ´（ｉ´＝２，・・・Ｒ、ｊ＝２，・・・Ｗ）を特定したことを表す結果報告を受信すると、本実施の形態における注目画素（画素）Ｐｉ´＿ｊ´に対する参照画素であるＰｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素のうち、前回の走査において復号器Ｎで復号された画素Ｐｉ´−１＿ｊ´＋１の画素情報をラインバッファとしてのメモリ２４を介してから読み出すことにより、復号器Ｎで復号された画素Ｐｉ´−１＿ｊ´＋１の画素情報を復号器Ｎから受信して、受信されたＰｉ´−１＿ｊ´＋１の画素の画素情報が復号器１が有するシフトレジスタ１に新たに記憶されるように制御する。なお、本実施の形態では参照画素を記憶するための記憶手段としてシフトレジスタを用いているので、復号器１から注目画素として画素Ｐｉ´＿ｊ´を特定したことを表す結果報告を受信した場合に、復号器Ｎの前回の走査によって復号されたＰｉ´−１＿ｊ´＋１の画素の画素情報を受信して、受信されたＰｉ´−１＿ｊ´＋１の画素の画素情報がシフトレジスタ１に新たに記憶されるように制御することで、このシフトレジスタ１の記憶内容は、Ｐｉ´−１＿ｊ´−２，Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´の画素の画素情報が記憶された記憶内容から、Ｐｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報が記憶された記憶内容に変更される。また、参照画素を記憶するための記憶手段としてシフトレジスタ以外のメモリを用いた場合には、復号器１から注目画素として画素Ｐｉ´＿ｊ´を特定したことを表す結果報告を受信した際に、本実施の形態における注目画素（画素）Ｐｉ´＿ｊ´に対する参照画素であるＰｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報をメモリ２４から読み出して、読み出されたＰｉ´−１＿ｊ´−１，Ｐｉ´−１＿ｊ´，Ｐｉ´−１＿ｊ´＋１の画素の画素情報がメモリに記憶されるように制御するようにしてもよい。
［第４の実施の形態］
次に第４の実施の形態について説明する。本実施の形態の画像形成装置５０の画像処理装置５２は、図１３に示すように、それぞれ符号化器１〜Ｎの各々及び復号器１〜Ｎの各々に対応付けられた、Ｎ個のＤＭＡ（Direct Memory Access）コントローラ１〜Ｎを備えている。各ＤＭＡコントローラ１〜Ｎの各々はバス３４に接続されている。本実施の形態では、ＣＰＵ２０及び各符号化器１〜Ｎの各々間の各種情報の通信を、ＣＰＵ２０がＤＭＡコントローラ１〜Ｎの各々に指示を送ることで、ＣＰＵ２０の代わりに対応するＤＭＡコントローラが通信を行う。同様に、本実施の形態では、ＣＰＵ２０及び各復号器１〜Ｎの各々間の各種情報の通信を、ＣＰＵ２０がＤＭＡコントローラ１〜Ｎの各々に指示を送ることで、ＣＰＵ２０の代わりに対応するＤＭＡコントローラが通信を行う。
また、図１３に示すように、本実施の形態の画像処理装置５２の符号化器Ｋ（Ｋ＝２，３，・・・Ｎ）の各々は、速度吸収用のＦＩＦＯバッファＫ（Ｋ＝２，３，・・・Ｎ）を備えており、対応するＤＭＡコントローラＫから送信されてくる画像情報がこのバッファＫを介して符号化器ＫのシフトレジスタＫに記憶されるようになっている。この符号化器２〜Ｎの複数のバッファ２〜Ｎは、複数の符号化器２〜Ｎの各々で所定時間Ｔ内に符号化される画素の数の各々のうち、最も少ない数の画素が符号化される符号化器で符号化される画素の数に、その他の符号化器の各々で符号化される画素の数を合わせるように設けられている。また、復号器Ｋ（Ｋ＝２，３，・・・Ｎ）の各々は、速度吸収用（速度調整用）のＦＩＦＯバッファＫ（Ｋ＝２，３，・・・Ｎ）を備えており、対応するＤＭＡコントローラＫから送信されてくる画像情報がこのバッファＫを介して復号器ＫのシフトレジスタＫに記憶されるようになっている。この復号器２〜Ｎの複数のバッファ２〜Ｎは、複数の復号器２〜Ｎの各々で所定時間Ｔ内に復号される画素の数の各々のうち、最も少ない数の画素が復号される復号器で復号される画素の数に、その他の復号器の各々で復号される画素の数を合わせるように設けられている。
本実施の形態では、例えば、第１の実施の形態のステップ１６０、ステップ２６０、第２の実施の形態のステップ１６１、２６１などで、符号化処理または復号処理の処理に必要な参照画素の画素情報がシフトレジスタに記憶されているか否かを判定しているが、本実施の形態では、この判定において肯定判定された場合（すなわち処理に必要な参照画素の画素情報がシフトレジスタに記憶されていると判定された場合）に、更に、符号化器２〜Ｎの各々及び復号器２〜Ｎの各々が自身の速度吸収用のＦＩＦＯバッファの容量がフルであるか否かを判定して、フルでないと判定された場合にのみステップ１６０からステップ１６２、ステップ２６０からステップ２６２、ステップ１６１からステップ１６３、及びステップ２６１からステップ２６３に進むようにする。
なお、図１４に示すように、符号化された符号データ（コードデータ）がメモリ２４上に配置された場合、復号処理（伸張処理）では、各ラインのコードデータを並行してほぼ同時に読み出す必要があるため、ライン単位でコードデータにヘッダを追加し、各復号器２〜Ｎの各々に対応して設けられた（接続された）ＤＭＡコントローラ２〜Ｎがそれぞれ順次ライン単位のヘッダを読み出していくことで、各ラインのコードデータを並行してほぼ同時に読み出すようにしてもよい。また、ＤＭＡコントローラの転送処理の処理速度が、高速であると認められる基準値α以上となる場合には、並列化された伸張器全てに対して、１つのＤＭＡコントローラのみを設ける構成としてもよい。また、ライン単位のヘッダの配置は、ライン単位のコードデータの先頭ではなく、メモリ２４上にまとめて１つとするように配置してもよい。
また、上記の各実施の形態では、制御処理プログラムがＲＯＭ２２に予め記憶（インストール）されている態様を説明したが、本発明はこれに限られない。例えば、制御処理プログラムが、他の記憶手段（例えばＨＤＤ（Hard Disk Drive））に予め記憶された形態、ＣＤ−ＲＯＭやＤＶＤ−ＲＯＭ等のコンピュータ読み取り可能な記録媒体に格納された状態で提供される形態、有線又は無線による通信手段を介して配信される形態等を適用することができる。
第１の実施の形態を示す概略図である。 画像の構成を説明するための図である。 第１の実施の形態における符号化器が実行する符号化処理（１）の処理ルーチンのフローチャートを示す図である。 第１の実施の形態における符号化器が実行する符号化処理（２）の処理ルーチンのフローチャートを示す図である。 第１の実施の形態における符号化処理及び復号処理を説明するための図である。 第１の実施の形態における復号器が実行する復号処理（１）の処理ルーチンのフローチャートを示す図である。 第１の実施の形態における復号器が実行する復号処理（２）の処理ルーチンのフローチャートを示す図である。 第２の実施の形態における符号化器が実行する符号化処理（３）の処理ルーチンのフローチャートを示す図である。 第２の実施の形態における符号化処理及び復号処理を説明するための図である。 第２の実施の形態における復号器が実行する復号処理（３）の処理ルーチンのフローチャートを示す図である。 第３の実施の形態を示す概略図である。 第３の実施の形態における符号化処理及び復号処理を説明するための図である。 第４の実施の形態を示す概略図である。 第４の実施の形態の変形例を説明するための図である。
符号の説明
１０ 画像形成装置
１２ 画像処理装置
２０ ＣＰＵ
２４ メモリ
２８ 符号化部
３０ 復号部

Claims (7)

  1. 画像情報を記憶する第１の記憶手段と、
    前記画像情報中の注目画素に近接する参照画素の画素情報を記憶する複数の第２の記憶手段と、
    前記第１の記憶手段に記憶された画像情報のうち、特定された注目画素に対する前記参照画素の画素情報を前記第２の記憶手段に記憶させる制御をする制御手段と、
    前記第１の記憶手段に記憶された前記画像情報中の画素から特定された注目画素の画素情報を、該特定された注目画素に対する前記第２の記憶手段に記憶された前記参照画素の画素情報を用いて予測することにより、前記注目画素を符号化処理する複数の符号化手段とを備え、
    前記複数の符号化手段が処理する注目画素どうしは、互いに副走査方向に異なった位置であり、かつ、ひとつの注目画素が他の注目画素と主走査方向に重ならないように配置されるとともに、前記複数の符号化手段が参照する各参照画素の情報量の総和は、前記第１の記憶手段に記憶された画像情報の１ライン分の情報量以下であることを特徴とする符号化装置。
  2. 前記複数の符号化手段の各々に対応して設けられ、かつ前記複数の符号化手段の各々で所定時間内に符号化される画素の数の各々のうち、最も少ない数の画素が符号化される符号化手段で符号化される画素の数に、その他の符号化手段の各々で符号化される画素の数を合わせるための複数の速度調整用手段を更に含む請求項１記載の符号化装置。
  3. 符号化された画像情報を記憶する第１の記憶手段と、
    前記画像情報中の注目画素に近接する参照画素の画素情報を記憶する複数の第２の記憶手段と、
    前記第１の記憶手段に記憶された画像情報のうち、特定された注目画素に対する前記参照画素の画素情報を前記第２の記憶手段に記憶させる制御をする制御手段と、
    前記第１の記憶手段に記憶された画像情報中の画素から特定された注目画素の画素情報を、該特定された注目画素に対する前記第２の記憶手段に記憶された前記参照画素の画素情報を用いて予測することにより、前記注目画素を復号処理する複数の復号手段とを備え、
    前記複数の復号手段が処理する注目画素どうしは、互いに副走査方向に異なった位置であり、かつ、ひとつの注目画素が他の注目画素と主走査方向に重ならないように配置されるとともに、前記複数の復号手段が参照する各参照画素の情報量の総和は、前記第１の記憶手段に記憶された画像情報の１ライン分の情報量以下であることを特徴とする復号装置。
  4. 前記複数の復号手段の各々に対応して設けられ、かつ前記複数の復号手段の各々で所定時間内に復号される画像の画素の数の各々のうち、最も少ない数の画素が復号される復号手段で復号される画素の数に、その他の復号手段の各々で復号される画素の数を合わせるための複数の速度調整用手段を更に含む請求項３記載の復号装置。
  5. 請求項１または請求項２記載の前記符号化装置、及び請求項３または請求項４記載の前記復号装置の少なくとも一方を備えた画像形成装置。
  6. コンピュータを、
    画像情報を記憶する第１の記憶手段に記憶された画像情報のうち、前記画像情報中の注目画素に近接する参照画素の画素情報を記憶する複数の第２の記憶手段に、特定された注目画素に対する前記参照画素の画素情報を記憶させる制御をする制御手段として機能させ、前記第１の記憶手段に記憶された前記画像情報中の画素から特定された注目画素の画素情報を、該特定された注目画素に対する前記第２の記憶手段に記憶された前記参照画素の画素情報を用いて予測することにより、前記注目画素を符号化処理する複数の符号化手段が処理する注目画素どうしは、互いに副走査方向に異なった位置であり、かつ、ひとつの注目画素が他の注目画素と主走査方向に重ならないように配置されるとともに、前記複数の符号化手段が参照する各参照画素の情報量の総和は、前記第１の記憶手段に記憶された画像情報の１ライン分の情報量以下であることを特徴とするプログラム。
  7. コンピュータを、
    符号化された画像情報を記憶する第１の記憶手段に記憶された画像情報のうち、前記画像情報中の注目画素に近接する参照画素の画素情報を記憶する複数の第２の記憶手段に、特定された注目画素に対する前記参照画素の画素情報を記憶させる制御をする制御手段として機能させ、前記第１の記憶手段に記憶された画像情報中の画素から特定された注目画素の画素情報を、該特定された注目画素に対する前記第２の記憶手段に記憶された前記参照画素の画素情報を用いて予測することにより、前記注目画素を復号処理する複数の復号手段が処理する注目画素どうしは、互いに副走査方向に異なった位置であり、かつ、ひとつの注目画素が他の注目画素と主走査方向に重ならないように配置されるとともに、前記複数の復号手段が参照する各参照画素の情報量の総和は、前記第１の記憶手段に記憶された画像情報の１ライン分の情報量以下であることを特徴とするプログラム。
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