JP5081303B2 - ディジタル電力制御システム用フィルタ補償係数を最適化する方法およびシステム - Google Patents

ディジタル電力制御システム用フィルタ補償係数を最適化する方法およびシステム Download PDF

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Description

関連出願のデータ
本特許出願は、２００４年７月１２日に出願され、２００７年７月２４日に米国特許第７，２４９，２６７号として発行された米国特許出願第１０／８８９，８０６号に対する、３５Ｕ．Ｓ．Ｃ．§１２０に基づく一部継続としての優先権を主張する。米国特許出願第１０／８８９，８０６号は、２００４年２月１２日に出願された米国仮特許出願第６０／５４４，５５３号に対する、３５Ｕ．Ｓ．Ｃ．§１１９（ｃ）に基づく優先権を主張し、更に、２００３年２月１０日に出願された米国特許出願第１０／３６１，６６７号および２００２年１２月２１に出願された米国特許出願第１０／３２６，２２２号の、３５Ｕ．Ｓ．Ｃ．§１２０に基づく一部継続としての優先権も主張した。
発明の分野
本発明は、電力供給回路に関し、更に特定すれば、モード切換型電力供給回路のフィルタ補償係数を最適化しプログラミングするディジタル電力制御システムおよび方法に関する。
モード切換型電源(power supply)は、当技術分野では公知であり、入手可能な直流（ＤＣ）または交流（ＡＣ）レベル電圧を別のＤＣレベル電圧に変換する。バック・コンバータ(buck converter)は、１つの特定的な形式のモード切換型電源であり、出力インダクタに電流の流入を切り換えることにより負荷に結合されている出力インダクタに選択的にエネルギを蓄積することによって、規制ＤＣ出力電圧を負荷に供給する。これは、通例ＭＯＳＦＥＴトランジスタによって構成される２つの電力スイッチを含む。負荷に並列に結合されているフィルタ・キャパシタが、出力電流のリップルを低減する。電力スイッチの開閉(gating)を交互に制御して、出力インダクタにおける電流の流れを制御するために、パルス幅変調（ＰＷＭ）制御回路が用いられている。ＰＷＭ制御回路は、フィードバック・ループを通じて伝達される信号を用いる。この信号は、出力電圧および／または電流レベルを反映し、負荷状態の変化に応答して電力スイッチに適用されるデューティ・サイクルを調節する。
従来のＰＷＭ制御回路は、演算増幅器、比較器、ならびにループ補償のための抵抗器およびキャパシタのような受動素子というようなアナログ回路素子、更にはディジタル・ゲートおよびフリップ・フロップのような何らかのディジタル回路素子を用いて組み立てられる。しかし、アナログ回路素子の代わりに完全なディジタル回路を用いることが望ましい。何故なら、ディジタル回路の方が、専有する物理的空間が少なく、引き込む電力も少なく、その上プログラム可能な機構または適応制御技法の実現を可能とするからである。
従来のディジタル制御回路は、アナログ／ディジタル変換器（ＡＤＣ）を含み、制御対象信号（例えば、出力信号（Ｖｏ））と基準との間の差を表す誤差信号を、ｎビットを有するディジタル信号に変換する。ディジタル制御回路は、ディジタル誤差信号を用いて、ディジタル・パルス幅変調器を制御し、ディジタル・パルス幅変調器は、制御信号を、電源の出力値が基準に追従するようなデューティ・サイクルを有する電力スイッチに供給する。更に、このディジタル制御回路は、伝達関数が関連付けられた無限インパルス応答（ＩＩＲ）フィルタのような、ディジタル・フィルタも含む場合がある。伝達関数は、ＩＩＲフィルタの動作を定める補償係数を含む。個々の負荷状態に合わせてディジタル・フィルタの動作を最適化するために、これらの補償係数を変更することまたはプログラミングすることができるのが望ましい。
電子システムは、様々な離散電圧および電流レベルで電力を供給する必要がある場合が多いので、電子システム全体に中間バス電圧を配電し、当該電子システム内部の電力消費地点において、個別の負荷点（「ＰＯＬ」）レギュレータ、例えば、モード切換ＤＣ／ＤＣ変換器を含むことが知られている。具体的には、ＰＯＬレギュレータが含まれると、それぞれの各電子回路が中間バス電圧を、当該電子回路が必要とするレベルに変換する。また、電子システムの中には、複数のＰＯＬレギュレータを含み、複数の電圧レベルの各々に中間バス電圧を変換するものもある。理想的には、ＰＯＬレギュレータは、物理的に、対応する電子回路に隣接して配置され、電子システムを貫通する低電圧、高電流線の長さを最小限に抑えるようにする。中間バス電圧は、損失を最小限に抑える低電流線を用いて、複数のＰＯＬレギュレータに配電することができる。
この配電手法では、電力システムのＰＯＬレギュレータの制御および監視を調整する必要がある。ＰＯＬレギュレータは、一般に、電源コントローラと共に動作する。この電源コントローラは、個々のＰＯＬレギュレータを活性化し、プログラミングし、監視する。当技術分野では、コントローラが多重接続並列バスを用いて各ＰＯＬレギュレータを活性化しプログラミングすることが知られている。例えば、並列バスは、各ＰＯＬレギュレータをオンおよびオフに切り換えるためのイネーブル／ディスエーブル・ビット、およびＰＯＬレギュレータの出力電圧設定点をプログラミングするための電圧識別（ＶＩＤ）コード・ビットを伝達することができる。更に、このコントローラは各ＰＯＬレギュレータによって給送される電圧／電流を監視するために追加の接続を用いて、ＰＯＬレギュレータの障害状態を検出することもできる。このような制御システムの欠点の１つに、電子システム全体の複雑さおよび大きさが余分に加わることが上げられる。
したがって、従来技術のこれらおよびその他の欠点を克服する、モード切換型電源をディジタル的に制御するシステムおよび方法を提供することができれば有利であろう。更に、分散型電源内部において、ディジタル的に制御するモード切換電源の動作を制御および監視するシステムおよび方法を提供することができれば有利であろう。更に特定すれば、分散型電力システム内部において、ディジタル的に制御するモード切換型電源のディジタル・フィルタ補償係数を最適化するシステムおよび方法を提供することができれば有利であろう。
本発明は、従来技術の欠点を克服し、分散型電力システム内においてディジタル的に制御するモード切換電源のディジタル・フィルタ補償係数を最適化するシステムおよび方法を提供する。
本発明の一実施形態では、電力制御システムは、負荷に電力を伝達するように構成されている電力変換回路を有する少なくとも１つの負荷点（ＰＯＬ）レギュレータと、フィードバック・ループを通じて電力変換回路に結合されているディジタル・コントローラとを含む。ディジタル・コントローラは、電力変換回路の出力のフィードバック測定値に応答して、パルス幅変調制御信号を電力変換回路に供給するように構成されている。ディジタル・コントローラは、複数のフィルタ係数によって定められた伝達関数を有するディジタル・フィルタを含む。ディジタル・コントローラは、周期的にフィードバック測定値の連続する複数のサンプルを１つずつを格納する。シリアル・データ・バスが、ＰＯＬレギュレータをシステム・コントローラに動作的に接続する。システム・コントローラは、格納されている連続サンプルの各々をディジタル・コントローラから、シリアル・データ・バスを通じて取り出す。所定数のサンプルを取り出した後、システム・コントローラは、ディジタル・フィルタに合わせて最適化したフィルタ係数を計算し、この最適化したフィルタ係数をディジタル・コントローラに伝達する。その後、ディジタル・コントローラはディジタル・フィルタ内においてこの最適化したフィルタ係数を用いる。
更に特定すると、ディジタル・コントローラは、更に、対称形ノイズ信号をパルス幅変調制御信号に周期的に注入するように構成されているノイズ源を含む。対称形ノイズ信号は、疑似ランダム二進シーケンスによって供給することができる。所定数のサンプルが、疑似ランダム二進シーケンスのシーケンス長に対応する。ディジタル・コントローラは、更に、フィードバック測定値の連続サンプルを格納するように構成されているレジスタも含む。システム・コントローラは、ディジタル・コントローラから取り出したサンプルを格納するように構成されているメモリ・アレイを含む。システム・コントローラは、ディジタル・コントローラから取り出したサンプルに基づいて、フィードバック・ループの伝達関数を計算する。これによって、システム・コントローラは、計算した伝達関数に基づいて、最適化したフィルタ係数を計算する。
以下の好適な実施形態の詳細な説明を検討することにより、ディジタル電力制御システムのフィルタ係数を最適化するシステムおよび方法の更に一層完全な理解、ならびにその更に別の利点および目的の認識が当業者に得られよう。
図１は、ディジタル制御回路を有するモード切換型電源を図示する。 図２は、ハイおよびロー飽和信号を供給するウィンドウ・フラッシュＡＤＣを図示する。 図３は、無限インパルス応答フィルタおよび誤差コントローラを有するディジタル・コントローラを図示する。 図４は、本発明の一実施形態による、フィルタ補償係数を伝達する制御システムの一例を図示する。 図５は、ＰＯＬ制御システムのＰＯＬレギュレータの一例を図示する。 図６は、ＰＯＬ制御システムのシステム・コントローラの一例を示す。 図７は、ＰＯＬレギュレータの動作をシミュレートするグラフィカル・ユーザ・インターフェース（ＧＵＩ）を図示するスクリーン・ショットの一例である。 図８は、ディジタル・コントローラの補償係数をプログラミングするＧＵＩを図示するスクリーン・ショットの一例である。 図９は、本発明の代替実施形態によるＰＯＬ制御システムのＰＯＬレギュレータの一例を図示する。 図１０は、本発明の代替実施形態による、ＰＯＬレギュレータの一例とシステム・コントローラの一例との間における相互作用を示す模式図である。 図１１は、本発明の代替実施形態による、ＰＯＬレギュレータの一例とシステム・コントローラの一例との間における相互作用を示すフロー・チャートである。 図１２は、本発明の代替実施形態による、ディジタル・コントローラ内部における出力電圧フィードバック・ループの構造を示すブロック図である。
本発明は、モード切換型電源をディジタル的に制御する方法を提供する。更に特定すれば、本発明は、分散型電力システム内部においてディジタル的に制御するモード切換型電源のディジタル・フィルタ補償係数を最適化およびプログラミングするシステムおよび方法を提供する。以下に続く詳細な説明では、１つ以上の図に示される同様の要素を記述する際に、同様の要素番号を用いることとする。
図１は、本発明の一実施形態によるディジタル制御回路を有するモード切換電源１０の一例を図示する。電源１０は、バック・コンバータ・トポロジを備えており、入力ＤＣ電圧Ｖｉｎを出力ＤＣ電圧Ｖｏに変換する。出力ＤＣ電圧Ｖｏは、抵抗性負荷２０（Ｒｌｏａｄ）に印加される。電源１０は、ＭＯＳＦＥＴデバイスによって構成された１対の電力スイッチ１２、１４を含む。ハイ側の電力スイッチ１２のドレイン端子は入力電圧Ｖｉｎに結合されており、ロー側電力スイッチ１４のソース端子は接地に接続されており、ハイ側電力スイッチ１２のソース端子およびロー側電力スイッチ１４のドレイン端子は一緒に結合されて、位相ノードを定める。出力インダクタ１６が、位相ノードと、出力電圧Ｖ０を供給する端子との間に直列に結合されており、キャパシタ１８が抵抗性負荷Ｒｌｏａｄと並列に結合されている。それぞれのドライバ２２、２４は、電力スイッチ１２、１４のゲート端子を交互に駆動する。一方、ドライバ２２、２４は、ディジタル制御回路（以下で説明する）によって制御される。電力スイッチ１２、１４の開閉によって、概略的に矩形波形を有する中間電圧が位相ノードに供給され、出力インダクタ１６およびキャパシタ１８によって形成されたフィルタが、この矩形波形を実質的なＤＣ出力電圧Ｖｏに変換する。
ディジタル制御回路３０は、フィードバック信号を電源１０の出力部から受け取る。図１に示すように、フィードバック信号は出力電圧Ｖｏに対応するが、フィードバック信号は、代わりに（または加えて）、抵抗性負荷Ｒｌｏａｄによって引き込まれる出力電流、またはディジタル制御回路３０によって制御すべきパラメータを表す任意の他の信号に対応することもできることは認められてしかるべきであろう。フィードバック経路は、更に、分圧器（図示せず）を含み、分圧器は、検出された出力電圧Ｖｏを代表的電圧レベルに低下させる。ディジタル制御回路３０は、出力電圧Ｖｏ（または出力電流）を所望のレベルに規制するように制御されるデューティ・サイクルを有するパルス幅変調波形を供給する。例示の電源１０は、バック・コンバータ・トポロジを有するように示されているが、ディジタル制御回路３０を用いた電源１０のフィードバック・ループ制御の使用は、分離構成および非分離構成の双方におけるブースト・コンバータおよびバック・ブースト・コンバータのような、他の周知の電源トポロジ、ならびに電圧モード、電流モード、電荷モード、および／または平均電流モード・コントローラとして知られている、異なる制御方式(strategy)にも等しく適用可能であることは言うまでもない。
更に特定すれば、ディジタル制御回路３０は、アナログ／ディジタル変換器（ＡＤＣ）３２、ディジタル・コントローラ３４、およびディジタル・パルス幅変調器（ＤＰＷＭ）３６を含む。更に、ＡＤＣ３２は、ウィンドウ・フラッシュ(windowed flash)ＡＤＣを含む。これは、入力として、フィードバック信号（即ち、出力電圧Ｖｏ）および電圧基準（Ｒｅｆ）を受け取り、これらの入力間の差（Ｒｅｆ−Ｖｏ）を表すディジタル電圧誤差信号（ＶＥｄｋ）を生成する。ディジタル・コントローラ３４は、電圧誤差信号ＶＥｄｋをＤＰＷＭ３６に供給するディジタル出力に変換する伝達関数Ｇ（ｚ）を有し、ＤＰＷＭ３６は、この信号を、比例パルス幅（ＰＷＭｋ）を有する波形に変換する。ディジタル・コントローラ３４は、入力として、以下で更に説明する伝達関数Ｇ（ｚ）において用いられるフィルタ補償係数を受け取る。先に論じたように、ＤＰＷＭ３６によって生成されたパルス変調波形ＰＷＭｋは、それぞれのドライバ２２、２４を介して、電力スイッチ１２、１４のゲート端子に結合される。
図２は、ディジタル制御回路３０において用いるためのウィンドウ・フラッシュＡＤＣ４０の一例を図示する。ＡＤＣ４０は、入力として、電圧基準Ｒｅｆおよび出力電圧Ｖｏを受け取る。電圧基準は、抵抗梯子の中心に印加される。抵抗梯子は、基準電圧端子と、正供給電圧（ＶＤＤ）に接続されている電流源との間に直列に接続されている抵抗器４２Ａ、４２Ｂ、４２Ｃ、４２Ｄと、基準電圧端子と接地に接続されている電流源との間に直列に接続されている抵抗器４４Ａ、４４Ｂ、４４Ｃ、４４Ｄとを含む。これらの抵抗器は、各々、対応する抵抗値を有し、前述の電流源と共に、電圧基準Ｒｅｆの上下にわたる複数の電圧増分値を定める。抵抗値および／または電流源の大きさは、ＡＤＣ４０のＬＳＢ分解能を定めるように選択することができる。比較器のアレイが抵抗梯子に接続されており、複数の正側比較器４６Ａ、４６Ｂ、４６Ｃ、４６Ｄおよび複数の負側比較器４８Ａ、４８Ｂ、４８Ｃ、４８Ｄを含む。正側比較器４６Ａ、４６Ｂ、４６Ｃ、４６Ｄは、各々、出力電圧Ｖｏに接続されている非反転入力端子と、抵抗器４２Ａ、４２Ｂ、４２Ｃ、４２Ｄのそれぞれに接続されている反転入力端子とを有する。同様に、負側比較器４８Ａ、４８Ｂ、４８Ｃは、各々、出力電圧Ｖｏに接続されている非反転入力端子と、抵抗器４４Ａ、４４Ｂ、４４Ｃ、４４Ｄのそれぞれに接続されている反転入力端子とを有する。負側比較器４８Ｄは、接地に接続されている非反転入力端子と、出力電圧Ｖｏに接続されている非反転入力端子とを有する。尚、これよりも多い数の抵抗器および比較器を含ませて、電圧増分値の数を増加させる、したがってＡＤＣ４０の範囲を拡大することもでき、限定した数の抵抗器および比較器を図２に示すのは、例示の目的に過ぎないことは認められてしかるべきである。
ＡＤＣ４０は、更に、比較器４６Ａ、４６Ｂ、４６Ｃ、および４８Ａ、４８Ｂ、４８Ｃの出力端子に結合されている論理デバイス５２も含む。論理デバイス５２は、これらの比較器の出力を受け取り、電圧誤差ＶＥｄｋを表す多ビット（例えば、４ビット）並列出力を供給する。一例として、出力電圧Ｖｏが基準電圧Ｒｅｆを１電圧増分値（例えば、５ｍＶ）だけ超過すると、比較器４６Ｂ、４６Ａ、４８Ｂ、および４８Ｃの出力がハイになり、一方比較器４６Ｃ、４６Ｄ、および４８Ｄの出力はローのままである。論理デバイス５２は、これを論理レベル９（または二進数１００１）として解釈し、関連する電圧誤差信号ＶＥｄｋを生成する。尚、ＡＤＣ４０のウィンドウをずらせるように電圧基準Ｒｅｆは可変であることは言うまでもない。出力電圧Ｖｏが抵抗梯子の最も高い電圧増分値を超過する場合、比較器４６Ｄの出力端子はＨＩＧＨ飽和信号を供給する。同様に、出力電圧Ｖｏが抵抗梯子の最低電圧増分値よりも低い場合、比較器４８Ｄの出力端子はＬＯＷ飽和信号を供給する。
図３において、ディジタル・フィルタおよびＡＤＣ４０を有するディジタル・コントローラが図示されている。このディジタル・フィルタは、更に、無限インパルス応答（ＩＩＲ）フィルタも備えている。無限インパルス応答フィルタは、以前の電圧誤差入力ＶＥｄｋおよび以前の出力ＰＷＭ’ｋから出力ＰＷＭ’ｋを生成する。先に論じたように、ＡＤＣ４０は電圧誤差入力ＶＥｄｋを供給する。ディジタル・フィルタ出力ＰＷＭ’ｋは、ディジタル・パルス幅変調器（ＤＰＷＭ）３６に供給され、ディジタル・パルス幅変調器３６はパルス幅変調制御信号（ＰＷＭｋ）を電源の電力スイッチに供給する。
前述したＩＩＲフィルタがブロック図形式で示されており、第１複数の遅延抵抗器７２、７４・・・７６（各々にｚ−１を付す）、係数７１、７３・・・７７（Ｃ０、Ｃ１・・・Ｃｎで示す）を有する第１複数の数学的演算器（乗算器）、第２複数の数学的演算器（加算器）９２、９４、９６、第２複数の遅延抵抗器８２、８４・・・８６（各々に、ｚ−１を付す）、および係数８３、８７（Ｂ１・・・Ｂｎで示す）を有する第３複数の数学的演算器（乗算器）を含む。第１遅延抵抗器７２、７４、７６の各々は、電圧誤差ＶＥｄｋの以前のサンプルを保持し、そして電圧誤差ＶＥｄｋには係数７１、７３、７７のそれぞれによって重み付けされる。同様に、第２遅延抵抗器８２、８４、８６の各々は、出力ＰＷＭ’ｋの以前のサンプルを保持し、出力ＰＷＭ’ｋには係数８３、８７のそれぞれによって重み付けされる。加算器９２、９４、および９６は、重み付けされた入力および出力サンプルを組み合わせる。尚、ＩＩＲフィルタに含まれる遅延抵抗器および係数の数を増大させてもよいこと、そして限定した数の抵抗器および比較器を図３に示すのは、例示の目的に過ぎないことは認められてしかるべきである。図３に示すディジタル・フィルタの構造は、以下の伝達関数Ｇ（ｚ）の実現例の一例である。
Figure 0005081303
誤差コントローラ６２は、ＡＤＣ４０およびディジタル・フィルタの誤差状態を反映する複数の入力信号を受け取る。具体的には、誤差コントローラ６２は、出力電圧ＶｏがＡＤＣの電圧ウィンドウよりも上および下にあることをそれぞれ反映するＨＩＧＨおよびＬＯＷ飽和信号をＡＤＣ４０から受け取る。数学的演算器（加算器）９２、９４、９６の各々は、オーバーフロー信号を誤差コントローラ６２に供給して、当該数学的演算器のオーバーフロー状態（即ち、キャリー・ビット）を反映する。更に、ディジタル・フィルタは、範囲上限または下限に達したときに、出力ＰＷＭ’ｋを切り詰める範囲リミタ８１も含む。その状況では、範囲リミタ８１は、誤差コントローラ６２に対応する制限信号を供給する。
誤差コントローラ６２は、これらの入力信号を用いてディジタル・フィルタの動作を変更し、変化する負荷状態に対するディジタル・フィルタの応答性を改善する。誤差コントローラ６２は、第１複数の遅延レジスタ７２、７４、７６および第２複数の遅延レジスタ８２、８４、８６の各々に結合されており、その中に格納されている値のリセットおよび／またはプリセットを可能にする。本明細書において用いる場合、「リセット」は値を初期値（例えば、０）に設定することを意味し、一方「プリセット」は別の所定数に値を設定することを意味する。即ち、誤差コントローラ６２は、電圧誤差ＶＥｄｋおよび出力ＰＷＭ’ｋの直前のサンプルを、電源の挙動を変化させる所定の値と置換することができる。誤差コントローラ６２は、外部入力として、係数７１、７３・・・７７および８３・・・８７として用いられるデータ値を受け取る。尚、ディジタル・フィルタの特性は、係数７１、７３・・・７７および８３・・・８７にしかるべきデータ値を選択することによって、プログラミングできることは認められよう。
更に、ディジタル・コントローラはマルチプレクサ６４を含む。マルチプレクサ６４は、ＰＷＭ’ ｋ出力信号と、誤差コントローラ６２によって供給される所定の出力信号との間における選択を可能にする。誤差コントローラ６２によって供給される選択信号は、どの信号がマルチプレクサ６４を通過するのかを決定する。ＡＤＣ４０がＨＩＧＨまたはＬＯＷ飽和になると、誤差コントローラ６２は、マルチプレクサ６４を制御することによって、ＰＷＭ’ｋ信号を特定の所定値（または部分的に直前のサンプルに応ずる一連の値）に設定する。このような状態から円滑に回復するために、誤差コントローラは、第１複数の遅延レジスタ７２、７４、７６および第２複数の遅延レジスタ８２、８４、８６にロードし直すことにより、遅延入力および出力サンプルを変更することもできる。これによって、ＡＤＣ４０が飽和から回復する際に、フィードバック・ループの制御された挙動が保証される。
一例として、ＡＤＣ４０が正の飽和を体験した場合、即ち、ＬＯＷ信号がロー状態からハイ状態に変化した場合、ＰＷＭ’ ｋサンプルを０にリセットして、誤差を低減し易くすることができる。ＰＷＭ’ｋサンプルを０にリセットすることによって、電源１０のハイ側電力スイッチ１２に給送されるパルス幅は０となり、抵抗性負荷２０（図１参照）への電力を事実上遮断することになる。この飽和から円滑に回復するために、サンプルＰＷＭ’ｋ−１、ＰＷＭ’ｋ−２・・・ＰＷＭ’ｋ−ｎも０にリセットすること、または他の値にプリセットして円滑な回復を可能にすることもできる。同様に、ＡＤＣ４０が負の飽和を体験した場合、即ち、ＨＩＧＨ信号がロー状態からハイ状態に変化した場合、ＰＷＭ’ｋサンプルを最大値にプリセットして、ハイ側電力スイッチ１２に給送するパルス幅を増大し、誤差を低減することができる。また、ディジタル・フィルタの内部数値オーバーフローが発生すると、誤差コントローラ６２は、ディジタル・フィルタの入力および出力サンプルを変更するというような、電源の電力スイッチの無制御コマンドを防止するための処置を講ずることができる。
本発明の一実施形態では、図１のモード切換電源は、更に、電子システム内部の電力消費地点に配置された負荷点（「ＰＯＬ」）レギュレータを備えている。電力制御システムは、複数の同様のＰＯＬレギュレータと、これら複数のＰＯＬレギュレータを動作的に接続する少なくとも１つのデータ・バスと、このデータ・バスに接続され、複数のＰＯＬレギュレータにデータを送りこれらからデータを受け取るように構成されているシステム・コントローラとを含む。このシステム・コントローラは、ディジタル・フィルタの伝達関数Ｇ（ｚ）を係数７１、７３・・・７７および８３、．．、８７の値でプログラミングするために、シリアル・バスを通じてデータを伝達する。
これより図４を参照すると、本発明の一実施形態によるＰＯＬ制御システム１００が示されている。具体的には、ＰＯＬ制御システム１００は、システム・コントローラ１０２、フロント・エンド・レギュレータ１０４、ならびにアレイ状に配列されている複数のＰＯＬレギュレータ１０６、１０８、１１０、１１２、および１１４を含む。ここで図示するＰＯＬレギュレータは、限定ではないが、負荷点レギュレータ、負荷上電力レギュレータ、ＤＣ／ＤＣ変換器、電圧レギュレータ、および当業者には一般に知られているその他のあらゆるプログラマブル電圧または電流規制デバイスを含む。電流共有または並列化というような特定的な相互作用を制御するために、デバイス内インターフェース、例えば、ＰＯＬ０ １０６とＰＯＬ１ １０８との間に設けられる電流共有インターフェース（ＣＳ１）、およびＰＯＬ４ １１２とＰＯＬｎ １１４との間に設けられるＣＳ２が、個々のＰＯＬレギュレータ間に設けられている。図４に示す構成例では、ＰＯＬ０ １０６およびＰＯＬ１ １０８が並列モードで動作して、電流能力を増大して出力電圧ＶＯ１を生成し、ＰＯＬ２ １１０が出力電圧ＶＯ２を生成し、更にＰＯＬ４ １１２およびＰＯＬｎ １１４が並列モードで動作して出力電圧ＶＯ３を生成するが、ＰＯＬレギュレータのその他の組み合わせや、別の数のＰＯＬレギュレータも有利に利用できることは認められてしかるべきである。
フロント・エンド・レギュレータ１０４は、中間電圧を複数のＰＯＬレギュレータに中間電圧バスを通じて供給し、単に他のＰＯＬレギュレータを備えてもよい。システム・コントローラ１０２およびフロント・エンド・レギュレータ１０４を一緒に１つのユニットに統合することもでき、あるいは別個のデバイスとして設けることもできる。あるいは、フロント・エンド・レギュレータ１０４は複数の中間電圧をＰＯＬレギュレータに複数の中間電圧バスを通じて供給することもできる。システム・コントローラ１０２は、その電力を中間電圧バスから引き出すことができる。
システム・コントローラ１０２は、図４において同期／データ・バスとして示されている単一方向または双方向シリアル・バスを通じてディジタル・データを書き込むおよび／または読み出す（同期してまたは非同期でのいずれかで）ことによって、複数のＰＯＬレギュレータと通信する。同期／データ・バスは、非同期でデータを送信することができる二線シリアル・バス（例えば、Ｉ２Ｃ）、または同期してデータを送信することができる（即ち、クロック信号に同期して）単線シリアル・バスを備えることができる。アレイの中にある任意の特定ＰＯＬにアドレスするために、各ＰＯＬは一意のアドレスで特定され、アドレスはＰＯＬにハードワイヤ接続(hardwired)またはその他の方法によって設定することができる。例えば、システム・コントローラ１０２は、データを同期／データ・バスを通じて伝達し、各ＰＯＬレギュレータのディジタル・フィルタ伝達関数Ｇ（ｚ）の係数をプログラミングする。また、システム・コントローラ１０２は、障害管理のために、図４においてＯＫ／障害バスとして示されている第２の単一方向または双方向シリアル・バスを通じて複数のＰＯＬレギュレータと通信する。複数のＰＯＬレギュレータを共通のＯＫ／障害バスに接続することによってこれらを一緒に集合化することにより、障害状態の場合、これらのＰＯＬレギュレータが同じ挙動を有することができることになる。また、システム・コントローラ１０２は、ＰＯＬ制御システム１０のプログラミング、設定、および監視のために、ユーザ・インターフェース・バスを通じてユーザ・システムと通信する。最後に、システム・コントローラ１０２は、フロント・エンド・レギュレータの動作をディスエーブルするために、別個の線を通じてフロント・エンド・レギュレータ１０４と通信する。
ＰＯＬ制御システム１０のＰＯＬレギュレータ１０６の一例を、図５に更に詳しく示す。図４のその他のＰＯＬレギュレータは実質的に同一の構成を有する。ＰＯＬレギュレータ１０６は、電力変換回路１４２（例えば、図１のモード交換型電源１０）、シリアル・インターフェース１４４、ＰＯＬコントローラ１４６、デフォルト・コンフィギュレーション・メモリ１４８、およびハードワイヤ設定インターフェース１５０を含む。電力変換回路１４２は、シリアル・インターフェース１４４を通じて受け取った設定値、即ち、ハードワイヤ設定値１５０またはデフォルト設定値に応じて、入力電圧（Ｖｉ）を所望の出力電圧（Ｖｏ）に変換する。また、電力変換回路１４２は、出力電圧、電流、温度、およびローカル制御のために用いることができ、シリアル・インターフェース１４４を通じてシステム・コントローラに戻すように伝達されるその他のパラメータの監視用センサも含むことができる。また、電力変換回路１４２は、簡略化した監視機能を設けるために、単体用途に対して電力正常（ＰＧ）出力信号を発生することもできる。シリアル・インターフェース１４４は、コマンドおよびメッセージをシステム・コントローラ１０２に対して、同期／データおよびＯＫ／障害シリアル・バスを通じて受信および送信する。デフォルト・コンフィギュレーション・メモリ１４８は、プログラミング信号がシリアル・インターフェース１４４やハードワイヤ設定インターフェース１５０を通じて受信されない場合に、ＰＯＬレギュレータ１０６についてのデフォルト・コンフィギュレーションを格納する。デフォルト・コンフィギュレーションは、プログラミング信号がなくてもＰＯＬレギュレータ１０６が「安全な」状態で動作するように選択される。
ハードワイヤ設定インターフェース１５０は、外部接続と通信して、シリアル・インターフェース１４４を用いずに、ＰＯＬレギュレータをプログラミングする。ハードワイヤ設定インターフェース１５０は、入力として、ＰＯＬのアドレス設定値（Ａｄｄｒ）を含むことができ、アドレスの関数として（即ち、ＰＯＬの識別子）設定値の一部、例えば、位相変位、イネーブル／ディスエーブル・ビット（Ｅｎ）、トリム、ＶＩＤコード・ビット、および異なる出力フィルタ・コンフィギュレーションに対して最適化されたディジタル・フィルタ係数の異なる（既定の）集合の選択を変更または設定することができる。更に、アドレスは、通信動作の間、シリアル・インターフェース１４４を通じて、ＰＯＬレギュレータを特定する。トリム入力によって、１つ以上の外部抵抗器の接続が、ＰＯＬレギュレータについて出力電圧レベルを定めることが可能になる。同様に、ＶＩＤコード・ビットは、所望の出力電圧／電流レベルに合わせてＰＯＬレギュレータをプログラムするために用いることができる。イネーブル／ディスエーブル・ビットは、ディジタルｈｉｇｈ／ｌｏｗ信号を切り換えることによって、ＰＯＬレギュレータをオン／オフに切り換えることを可能にする。
ＰＯＬコントローラ１４６は、ＰＯＬレギュレータの設定値を受け取り、優先順位を付ける。ハードワイヤ設定インターフェース１５０およびシリアル・インターフェース１４４のいずれからも設定情報が受信されない場合、ＰＯＬコントローラ１４６は、デフォルト・コンフィギュレーション・メモリ１４８に格納されているパラメータにアクセスする。あるいは、ハードワイヤ設定値インターフェース１５０を通じて設定情報が受信された場合、ＰＯＬコントローラ１４６はこれらのパラメータを適用する。つまり、デフォルト設定値は、ハード・ワイヤ接続(hard wiring)によって設定することができないまたは設定されていないパラメータの全てに適用する。ハードワイヤ設定インターフェース１５０によって受け取られた設定値は、シリアル・インターフェース１４４を通じて受け取られた情報で上書きすることができる。したがって、ＰＯＬレギュレータは、単体モード、完全プログラマブル・モード、またはその組み合わせで動作することができる。このプログラミング柔軟性によって、複数の異なる電力用途を、１つの汎用ＰＯＬレギュレータによって満足させ、これによってコストを削減し、ＰＯＬレギュレータの製造を簡素化することが可能になる。
一例として、システム・コントローラ１０２は、データ値を特定のＰＯＬレギュレータ１０６に同期／データ・バスを通じて伝達し、ディジタル・フィルタ係数をプログラミングする。これらのデータ値は、シリアル・インターフェース１４４によって受信され、ＰＯＬコントローラ１４６に伝達される。次いで、ディジタル・フィルタ係数をプログラミングするために、ＰＯＬコントローラはこれらのデータ値を電力変換回路１４２に、適した命令と共に伝達する。
ＰＯＬ制御システム１００のシステム・コントローラ１０２の一例を、図６に示す。システム・コントローラ１０２は、ユーザ・インターフェース１２２、ＰＯＬインターフェース１２４、コントローラ１２６、およびメモリ１２８を含む。ユーザ・インターフェース１２２は、ユーザ・インターフェース・バスを通じて、メッセージをユーザに送り、ユーザから受け取る。ユーザ・インターフェース・バスは、標準的なインターフェース・プロトコル用いるシリアルまたはパラレル双方向インターフェース、例えば、Ｉ２Ｃインターフェースによって供給することができる。監視値または新たなシステム設定値のようなユーザ情報は、ユーザ・インターフェース１２２を通じて送信される。ＰＯＬインターフェース１２４は、同期／データおよびＯＫ／障害シリアル・バスを通じて、ＰＯＬレギュレータへ／からのデータを変換する。ＰＯＬインターフェース１２４は、同期／データ・シリアル・バスを通じて通信して、設定データを送信し、監視データを受信し、更にＯＫ／デフォルト・シリアル・バスを通じて通信して、割り込み信号を受信する。この割り込み信号は、接続されているＰＯＬレギュレータの少なくとも１つにおける障害状態を示す。メモリ１２８は、システム・コントローラ１０２に接続されているＰＯＬレギュレータのセットアップ・パラメータ（例えば、出力電圧、電流制限設定点、タイミング・データ等）を格納するために用いられる、不揮発性メモリ記憶デバイスを備えている。任意に、補助的な外部メモリ１３２もユーザ・インターフェース１２２に接続し、監視データまたは設定データのための増大メモリ容量を設けることもできる。
コントローラ１２６は、ユーザ・インターフェース１２２、ＰＯＬインターフェース１２４、およびメモリ１２８に動作可能に接続されている。コントローラ１２６は、ディスエーブル信号（ＦＥ ＤＩＳ）をフロント・エンド・レギュレータ１０４に伝達するための外部ポートを有する。ＰＯＬ制御システム１００の起動時に、コントローラ１２６は、内部メモリ１２８（および／または外部メモリ１３２）から、システム設定値を読み出し、ＰＯＬインターフェース１２４を通じてＰＯＬレギュレータをそれに応じてプログラミングする。すると、ＰＯＬレギュレータの各々がセットアップされ、システム・プログラミングに基づいた既定の様式で起動する。通常動作の間、コントローラ１２６は、ユーザまたはＰＯＬレギュレータから来る任意のコマンドまたはメッセージをデコードおよび実行する。コントローラ１２６は、ＰＯＬレギュレータの挙動を監視し、この情報をユーザ・インターフェース１２２を通じてユーザに向けて報告する。また、ＰＯＬレギュレータは、過電流または過電圧状態のような障害に対する具体的、自律的反応を実行するように、ユーザによってコントローラ１２６を通じてプログラミングすることもできる。あるいは、ＰＯＬレギュレータは、障害状態のみをシステム・コントローラ１０２に報告するようにプログラミングすることもでき、この場合、システム・コントローラ１０２は、既定の設定値に応じてしかるべき補正処置を決定する。例えば、ＦＥ ＤＩＳ制御線を通じてフロント・エンド・レギュレータを停止させる。
監視ブロック１３０は、コントローラ１０２に動作可能に接続されていない他の電力システムの１つ以上の電圧または電流レベルの状態を、同期／データまたはＯＫ／障害バスを通じて監視するために、任意に設けることができる。監視ブロック１３０は、ＰＯＬ制御システム１０に関する他の情報と同様に、ユーザ・インターフェースを通じてユーザに報告するために、この情報をコントローラ１２６に提供することができる。このように、ＰＯＬ制御システム１０は、電子システム内に既に存在する電力システムに対する何らかの下位互換性を設けることができる。
先に論じたように、システム・コントローラ１０２は、ＰＯＬ制御システムをプログラミングしその挙動を監視するためにユーザ・システムと通信するインターフェースを有する。このユーザ・システムは、そのインターフェースに直接またはネットワークを通じて結合されているコンピュータを含む。このコンピュータは、システム・コントローラ１０２と通信するように構成された相応のソフトウェアを有する。当技術分野では周知であるが、コンピュータには、Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（登録商標）インターフェースに基づくような、可動ウィンドウ、アイコン、およびマウスを内蔵したグラフィック・ベースのユーザ・インターフェース（ＧＵＩ）が装備されている。このＧＵＩは、テキストおよびグラフィックを表すためにプログラミングされた標準的なフォーマットを含むことができる。これは、当技術分野では一般に熟知されていることである。システム・コントローラ１０２から受信された情報は、ＧＵＩによってコンピュータ画面上に表示され、ユーザは、ＧＵＩの個々の画面上で変更を行うことによって、ＰＯＬ制御システムの動作をプログラミングおよび監視することができる。
図７は、ＰＯＬレギュレータの動作をシミュレートするために用いられるＧＵＩのスクリーン・ショットの一例を示す。このスクリーン・ショットは、図１に関して先に説明したモード切換型電源１０の一例に対応するトポロジを有するＰＯＬレギュレータを示す。このＰＯＬレギュレータは、ＭＯＳＦＥＴデバイスによって構成された１対の電力スイッチ、出力インダクタＬｏ、およびキャパシタＣｏ１８を含む。ＰＯＬレギュレータの出力端子は、ｐｉ−フィルタを介して、負荷抵抗ＲＬに結合されている。ｐｉ−フィルタは、当該ｐｉ−フィルタの第１端部において、直列インダクタンスＬ１および内部抵抗ＲＬ１、容量Ｃ１ならびに内部抵抗ＲＣ１、ｐｉ−フィルタの第２端部において容量Ｃ２および内部抵抗ＲＣ２によって定められる。更に、このＰＯＬレギュレータは制御回路を含む。この制御回路は、ＰＷＭ駆動信号を電力スイッチに供給し、フィードバック信号として、出力電流ＩＬＯおよび出力電圧Ｖｏを受け取る。出力電圧は、スイッチを設定することによって、伝送線のいずれかの端部から検知することができる。
ＧＵＩは、ＰＯＬレギュレータの動作をシミュレートするために、ユーザが当該ＰＯＬレギュレータの種々のパラメータの値を定めることを可能にする。各ユーザ定義可能パラメータは、ユーザに所望のデータ値を入力させるフィールドを含む。ユーザは、ｐｉ−フィルタの第１端部における電圧Ｖ１、ｐｉ−フィルタの第２端部における電圧Ｖ２、電圧遅延、立ち上がり時間および立ち下がり時間、ならびに電力スイッチ駆動パルス幅および周期を定めることによってというようにして、出力電圧のパラメータを選択することができる。また、ユーザは、負荷分散パラメータを選択することができ、ｐｉ−フィルタの抵抗、容量、およびインダクタンスを定めることを含む。また、ユーザは負荷抵抗および負荷電流特性を定めることもできる。
一旦ユーザがＰＯＬレギュレータについて所望のパラメータを選択したなら、ＧＵＩはこれら選択されたパラメータに基づいてシミュレーションを実行することができる。図８は、ＰＯＬレギュレータの伝達関数Ｇ（ｚ）が図式的に示されているＧＵＩのスクリーン・ショットの一例を示す。この伝達関数は、周波数に関する利得の大きさおよび位相のばらつきについて図式的に示されている。シミュレーションの一部として、ディジタルＰＷＭのディジタル・フィルタについてフィルタ係数を計算し、画面上に表示されている。ユーザは、伝達関数の極およびゼロ点を調節するスライド・ポテンショメータを用いて利得プロットの形状を変更することができ、更に挙動結果に満足するまで、ＰＯＬレギュレータのシミュレーションを繰り返すことができる。次いで、ユーザは、しかるべきボタンの選択によって、特定の印刷回路ボード上における個々のＰＯＬレギュレータまたはＰＯＬレギュレータの集合体またはＰＯＬレギュレータの全集合体に対して、選択したディジタル・フィルタの係数を適用することを選択することができる。この行為によって、選択されたフィルタ係数が、システム・コントローラ１０２内部に内蔵されている不揮発性メモリに格納され、次いで、先に論じたように、同期／データ・バスを通じて個々の該当するＰＯＬレギュレータに順に伝達される。
本発明の代替実施形態では、最適なフィルタ係数は、回路内ネットワーク・アナライザを用いて得ることができる。ネットワーク・アナライザは、ＰＯＬレギュレータの主要電圧フィードバック・ループの開ループ伝達関数を測定し、次いでこの測定値に基づいてフィルタ係数を計算するように構成することができる。これによって、回路シミュレーションに基づいてフィルタ係数を推定するよりも、フィードバック・ループを、実際の負荷状態に対して最適化することができる。更に特定すると、ＰＯＬレギュレータには、電力スイッチを駆動するために用いられるパルス幅変調制御信号（ＰＷＭｋ）にノイズ成分を注入する回路を設けることができる。次いで、結果的に得られた誤差値を周期的にサンプリングし、同期／データ・バスを通じてシステム・コントローラ（または、ユーザ・システム）に伝達することができる。次いで、システム・コントローラがループ伝達関数および最適なフィルタ係数を計算する。次に、システム・コントローラは、先に論じたようにディジタル・フィルタをプログラミングするために、フィルタ係数をＰＯＬレギュレータに向けて伝達することができる。
図９は、ノイズ注入およびサンプリング・システムを実装したＰＯＬ制御システムのＰＯＬレギュレータ２００の一例を示す。ＰＯＬレギュレータ２００は、電力変換回路２３０と、ディジタル／アナログ変換器（ＡＤＣ）２３２、ディジタル・フィルタ、およびディジタル・パルス幅変調器（ＤＰＷＭ）２３６を含むフィードバック・ループとを含む。また、ＰＯＬレギュレータ２００は、シリアル・インターフェース２４４、ＰＯＬコントローラ２４６、デフォルト・コンフィギュレーション・メモリ２４８、およびハードワイヤ設定インターフェース２５０も含む。減算器２４２がＡＤＣ２３２の出力を、ＰＯＬコントローラ２４６が供給する基準値から減算して、電圧誤差信号（ＶＥｄｋ）を生成する。これらのシステムの機能および動作は、実質的に前述したものと同様である。電力変換回路２３０は、シリアル・インターフェース２４４を通じて受け取った設定値、ハードワイヤ設定値２５０、またはデフォルト設定値に応じて、入力電圧（Ｖｉ）を所望の出力電圧（Ｖｏ）に変換する。また、ＰＯＬコントローラ２４６は、簡略化した監視機能を設けるために、単体用途に対して電力正常（ＰＧ）出力信号を発生することもできる。
加えて、ＰＯＬレギュレータ２００は、フィードバック・ループに結合されているループ応答検出回路２２０も含む。ループ応答検出回路２２０は、ＰＷＭｋ制御信号に注入するノイズを生成するノイズ源２２２を含む。本発明の一実施形態では、ノイズ源２２２は疑似ランダム二進シーケンス（ＰＲＢＳ）を生成するが、他の対称形ノイズ信号源も有利に利用できることは認められてしかるべきである。加算器２２６は、ＰＷＭｋ制御信号をノイズ信号と組み合わせ、この組み合わせた信号を電力変換回路２３０に供給する。更に、ループ応答検出回路２２０は、電圧誤差信号のサンプルを格納するために、加算器２４２の出力に結合されている抵抗器２２４も含む。シリアル・インターフェース２４４は、ノイズ源２２２およびレジスタ２２４の各々に結合されている。レジスタ２２４によって格納されたサンプルは、周期的にシステム・コントローラにシリアル・インターフェース２４４を通じて伝達される（以下で更に詳しく論ずる）。また、ノイズ源２２０の動作パラメータは、システム・コントローラによってシリアル・インターフェース２４４を通じてプログラミングすることができる。
したがって、ＰＷＭサイクル毎に、ループ誤差の１つの測定値が記録される。システム・コントローラがこの値をレジスタ２２４からシリアル・インターフェース２４４を通じて取り出すときはいつでも、ノイズ源２２２が再初期化される。次いで、ノイズ源２２２は再度ノイズをＰＷＭｋ制御信号に注入し、そのサイクルに対応するループ誤差をサンプリングしてレジスタ２２４に格納し、これをシリアル・インターフェースを通じて読み取ることができるようにする。ＰＲＢＳノイズ源は決定論的である（即ち、繰り返し可能）ので、隣接するサンプル間にある量の遅延があり、これらが直接的に連続でなくても、ループ誤差値はサンプルｋ、ｋ＋１、ｋ＋２・・・ｋ＋ｎに対応する。
ノイズ注入に対するループ応答をインターリーブした測定値を図１０に示す。測定サイクルは、ＰＲＢＳノイズ源２２２の動作と同期してカウンタを初期化することから開始する。次いで、電圧誤差のサンプルを取り込みレジスタ２２４に格納して、シリアル・インターフェース２４４を通じてこれをシステム・コントローラに伝達できるようにする。これを図１０に示す。初期サンプルｋが格納され、、次いでシリアル・インターフェース２４４を通じて読み出される。一旦サンプルを取り込んだなら、ノイズ源２２２を一時的に停止し、負荷のノイズに対する露出を最小限に抑えることができる。次いで、システム・コントローラは、１つのループ誤差値をシリアル・バスから取り出し、次のサンプルに対してカウンタを増分し、ノイズ源２２２を再起動する。ここでは、ノイズ源２２２はｋ＋１サンプルまで実行する。このサイクルをＮ回繰り返すが、ＮはＰＲＢＳシーケンスの長さに対応する。各サイクル以内において、ノイズ源２２２は、サンプルが取り込まれフィードバック制御の設定が可能になる前に、ある時間期間動作することができる。例えば、ノイズ源２２２は、６３個のサンプルに対応する時間期間にわたって動作することができ、６３個のこのようなサンプルが取り込まれて、レジスタ２２６に格納される。したがって、この格納されたサンプルは、ノイズ源２２２が連続的に動作していたかのようなデータ特性 (data character)を有する。Ｎサイクルの間に、ループ利得の高精度な計算が行われるのに十分な数のサンプルが取り込まれる。
更に特定すれば、図１１は、システム・コントローラおよびＰＯＬレギュレータの観点からのループ利得測定サイクルを示すフロー・チャートを提示する。このプロセスはステップ３０２において開始し、ここでＰＯＬレギュレータ２００が、ディジタル・フィルタ２３４によって用いられる現フィルタ係数をシステム・コントローラに伝達する。先に論じたように、ＰＯＬレギュレータ２００とシステム・コントローラとの間における全ての通信は、同期／データ・バスを通過する。システム・コントローラは、ステップ３３２において、現ディジタル・フィルタ係数を受信する。次いで、ステップ３３４において、システム・コントローラはループ利得測定サイクル（システム識別（ＩＤ）サイクルとも呼ぶ）を開始し、カウンタを初期化する（ｋ＝０）。システム・コントローラは、信号をＰＯＬレギュレータに伝達して、これにループ利得測定サイクルを開始するように命令する。ステップ３０４において、ＰＯＬレギュレータは開始信号を受信し、ノイズ源の振幅を、選択されたレベルに設定する。また、ＰＯＬレギュレータはカウンタも初期化する（ｋ＝０）。その後、処理ループが、システム・コントローラおよびＰＯＬレギュレータ双方の内部において開始される。
ＰＯＬレギュレータにおいて、処理ループがステップ３０６において開始し、ノイズ源２２２をリセットし起動する。先に論じたように、ノイズをＰＷＭｋ制御信号に注入する。その間に、システム・コントローラはステップ３４６を実行し、ＰＯＬレギュレータに周期的にポールして、サンプルが入手可能か否か確認する。ステップ３０８において、ＰＯＬレギュレータは、フィードバック・ループが静定することができる時間期間だけノイズ源２２２を動作させ続ける。ｋ番目のサンプル時点になる迄は、ＰＯＬレギュレータは、ステップ３１２を通じて、回答ＮＯをシステム・コントローラに返送する。これによって、システム・コントローラはループ・バックしてステップ３４６を繰り返す。最終的に、ステップ３１０において、ｋ番目のサンプル時点に達したときに、電圧誤差サンプルをレジスタ２２４に格納し、ＰＯＬレジスタは、ステップ３１２を通じて、回答ＹＥＳをシステム・コントローラに返送する。次いで、ステップ３１４において、ＰＯＬレギュレータは電圧誤差サンプルをシステム・コントローラに送る。ステップ３４８において、システム・コントローラはそのサンプルを取り出し、メモリ・アレイに格納する。その後、システム・コントローラおよびＰＯＬレギュレータ双方は、ステップ３５０、３１６において、カウンタを増分する（ｋ＝ｋ＋１）。そのサンプルが最後のサンプルであった場合（即ち、Ｎ番目）、双方の処理ループはステップ３１８、３５２において終了する。そうでない場合、これらは処理ループの先頭に戻り、次のサンプルを収集する。あるいは、ＰＯＬレギュレータは、そのデータ・サンプルに最後の１つであるという印を付けることもできる。このようにすると、システム・コントローラはカウンタｋを追跡する必要がなくなる。
一旦システム・コントローラが全てのサンプルを収集してこれらをメモリ・アレイにロードしたなら、ステップ３５４において、システム・コントローラは誤差サンプルおよび現ディジタル・フィルタ係数の関数として開ループ応答を計算するプロセスを開始する。開ループ応答を計算するには、ノイズおよびループ応答値の相互相関を取り、その結果を、フーリエ変換を用いて周波数ドメインに変換する。次いで、システム・コントローラは、ステップ３５６において、開ループ応答に基づいて、最適化したディジタル・フィルタ係数を計算する。次いで、システム・コントローラは、最適化したディジタル・フィルタ係数をＰＯＬレギュレータに伝達し、ＰＯＬレギュレータは、ステップ３２０において、このディジタル・フィルタ係数を受信し、ディジタル・フィルタに適用する。システム・コントローラ（または、ユーザ）は、周期的にこのプロセス全体を繰り返し、素子の経年変化、素子性能の温度によって誘発されるばらつき、または負荷特性の変化によるというような、開ループ応答のばらつきに、ＰＯＬフィードバック・ループを適応させることができる。開ループ応答を計算する代わりに、システム・コントローラは、電力変換回路２３０の伝達関数を計算することができ、この後に最適化されたコントローラの計算が続く。
前述の方法の利点は、ＰＯＬレギュレータが、全てのサンプルを保持するために大容量のメモリ・アレイを含む必要がない、または開ループ利得およびディジタル・フィルタ係数を計算する算術的処理能力を含む必要がないことである。これによって、ＰＯＬレギュレータの複雑さおよびコストを最小限に抑える。代わりに、余分なメモリおよび処理能力をシステム・コントローラ（またはユーザ）端に配置することができ、電力制御システムのＰＯＬレギュレータ全てに対して、ディジタル・フィルタ係数の最適化を行うことができる。
これより図１２を参照して、出力電圧フィードバック・ループの開ループ利得を計算するプロセスの一例について説明する。出力電圧フィードバック・ループのディジタル実現例では、伝達関数Ｇ（ｚ）は完全に決定論的であり、フィルタ係数を用いたそのｚ−変換によって記述される。Ｇ（ｚ）の出力は、電力変換回路に適用されるデューティ・サイクルである。先に説明したように、ループ利得を測定するには、何らかのＰＷＭノイズｕを注入して、ループ誤差値ｅを測定する。伝達関数は、次の式に対応する。
Figure 0005081303
ループ利得は、次のように定義される。
Figure 0005081303
Ｔ（ｚ）を測定し特定すると、以下の式にしたがって、既知のコントローラ伝達関数Ｇ（ｚ）と共に、ループ利得を計算することができる。
Figure 0005081303
ＡＤＣ倍率は、例えば、次のように表すことができる。
Figure 0005081303
本発明の好適な実施形態では、フィードバックに注入されるノイズは、白色音特性(white notes characteristic)を有する。疑似ランダム二進シーケンス（ＰＲＢＳ）は白色ノイズを近似する。これは、その振幅が束縛されており、白色ノイズに近くても、そのノイズは完全に決定論的であり、したがって測定する必要がない（即ち、予測することができる）という追加の利点を有する。ＰＲＢＳは、シーケンスが対称の周波数帯域においてノイズを発生するように選択された長さを有するシフト・レジスタを用いて発生することができる。最大周波数は、切換周波数（Ｆｓ／２）によって与えられ、最小周波数は二進シーケンスの長さ（Ｆｓ／Ｎ）によって与えられる。例えば、９ビット長および５００ｋＨｚの切換周波数では、ノイズ帯域幅は次のようになる。
Figure 0005081303
シーケンス長は、次の通りである。
Figure 0005081303
ＰＷＭ信号に注入されるノイズは、±ｕの振幅を有する。
注入されるノイズ信号は疑似白色ノイズであるので、相互相関関数ｒｕｅは測定される系のインパルス応答に対応する。
Figure 0005081303
ＰＲＢＳをノイズ源として用いることの更に別の利点は、ノイズがＮサイクルの後も継続し、したがってＭ個の完全なシーケンスにわたる相互相関関数の平均は、以下の式に示すように、測定されたサンプルにおける量子化およびループ・ノイズ効果を最小に抑えるように求めることができることである。
Figure 0005081303
この平均過した相互相関関数の離散フーリエ変換（ＤＦＴ）によって、以下の式に示すように、ｚドメインにおける伝達関数Ｔ（ｚ）が得られる。
Figure 0005081303
ｋは、離散周波数に対応する。
ｋ＝１・・・Ｎ／２に対して、
Figure 0005081303
一旦Ｔ（ｋ）を計算したなら、以下のような既知のコントローラ伝達関数Ｇ（ｋ）によって、ループ利得ＬＧ（ｚ）を計算する。
Figure 0005081303
以上、分散電力システム内部におけるディジタル的に制御するモード切換式電源のディジタル・フィルタ補償係数を最適化するシステムおよび方法の好適な実施形態について説明したが、本システムのある種の利点が達成されたことは、当業者には明白なはずである。また、その種々の修正、適応、および代替実施形態も、本発明の範囲および主旨の範囲内で得られることも認められてしかるべきである。更に、本発明は以下の特許請求の範囲によって定義されることとする。

Claims (19)

  1. 電力制御システムであって、
    少なくとも１つの負荷点（ＰＯＬ）レギュレータであって、電力を負荷に伝えるように構成されている電力変換回路と、フィードバック・ループを通じて前記電力変換回路に結合されたディジタル・コントローラとを有し、前記ディジタル・コントローラは、前記電力変換回路の出力からのフィードバック測定値に応答して、パルス幅変調制御信号を前記電力変換回路に供給するように構成されており、前記ディジタル・コントローラは、更に、複数のフィルタ係数によって定められた伝達関数を有するディジタル・フィルタを含み、前記ディジタル・コントローラが周期的に前記フィードバック測定値の複数のサンプルのうち連続するものを格納する、少なくとも１つの負荷点レギュレータと、
    前記少なくとも１つのＰＯＬレギュレータに動作的に接続されたシリアル・データ・バスと、
    前記シリアル・データ・バスに接続されており、前記シリアル・データ・バスを通じて前記少なくとも１つのＰＯＬレギュレータと通信するように構成されたシステム・コントローラであって、連続する格納されたサンプルの各々を、前記ディジタル・コントローラから前記シリアル・データ・バスを通じて取り出す、システム・コントローラと、
    を備えており、所定数の前記サンプルを取り出した後、前記システム・コントローラは、前記サンプルの少なくとも一部を用いて前記ディジタル・フィルタについて最適化したフィルタ係数を計算し、該最適化したフィルタ係数を前記ディジタル・コントローラに前記シリアル・データ・バスを通じて伝達し、前記ディジタル・コントローラは、その後、前記ディジタル・フィルタ内において前記最適化したフィルタ係数を用い、
    前記ディジタル・コントローラは、更に、対称形ノイズ信号を前記パルス幅変調制御信号に周期的に注入するように構成されたノイズ源を含む、電力制御システム。
  2. 請求項１記載の電力制御システムにおいて、前記対称形ノイズ信号は、更に、疑似ランダム二進シーケンスを含む、電力制御システム。
  3. 請求項２記載の電力制御システムにおいて、前記所定数のサンプルは、前記疑似ランダム二進シーケンスのシーケンス長に対応する、電力制御システム。
  4. 請求項１記載の電力制御システムにおいて、前記ディジタル・コントローラは、更に、前記フィードバック測定値の連続したサンプルを格納するように構成されたレジスタを含む、電力制御システム。
  5. 請求項１記載の電力制御システムにおいて、前記システム・コントローラは、前記ディジタル・コントローラから取り出したサンプルを格納するように構成されたメモリ・アレイを含む、電力制御システム。
  6. 請求項１記載の電力制御システムにおいて、前記システム・コントローラは、前記ディジタル・コントローラから取り出したサンプルに基づいて、前記フィードバック・ループの開ループ伝達関数を計算するように構成された、電力制御システム。
  7. 請求項１記載の電力制御システムにおいて、前記システム・コントローラは、前記ディジタル・コントローラから取り出したサンプルに基づいて、前記電力変換回路の伝達関数を計算するように構成された、電力制御システム。
  8. 請求項６記載の電力制御システムにおいて、前記システム・コントローラは、前記フィードバック・ループの前記開ループ伝達関数に基づいて、前記最適化したフィルタ係数を計算する、電力制御システム。
  9. 請求項７記載の電力制御システムにおいて、前記システム・コントローラは、前記電力変換回路の前記伝達関数に基づいて、前記最適化したフィルタ係数を計算する、電力制御システム。
  10. 請求項１記載の電力制御システムにおいて、前記ディジタル・コントローラは、更に、 前記電力変換回路の出力と基準との間の差を表すディジタル誤差信号を供給するアナログ／ディジタル変換器であって、前記ディジタル誤差信号が前記フィードバック測定値を供給する、アナログ／ディジタル変換器と、
    前記パルス幅変調制御信号を供給するディジタル・パルス幅変調器と、
    を含む、電力制御システム。
  11. 請求項１記載の電力制御システムにおいて、前記ディジタル・コントローラは、更に、 前記電力変換回路の出力の絶対ディジタル表現を供給するアナログ／ディジタル変換器と、前記ディジタル出力表現とディジタル基準との間の差を表すディジタル誤差信号を発生するディジタル減算器であって、前記ディジタル誤差信号が前記フィードバック測定値を供給する、ディジタル減算器と、
    前記パルス幅変調制御信号を供給するディジタル・パルス幅変調器と、
    を含む、電力制御システム。
  12. 請求項１記載の電力制御システムにおいて、前記ディジタル・フィルタは、更に、無限インパルス応答フィルタを含む、電力制御システム。
  13. 請求項１２記載の電力制御システムにおいて、前記無限インパルス応答フィルタは、次の伝達関数Ｇ（ｚ）を提供し、
    Figure 0005081303
    ここで、ＰＷＭ（ｚ）はディジタル制御出力であり、ＶＥｄ（ｚ）は誤差信号であり、Ｃ０・・・Ｃｎは入力側係数であり、Ｂ１・・・Ｂｎは出力側係数である、電力制御システム。
  14. 請求項１記載の電力制御システムにおいて、前記電力変換回路は、更に、少なくとも１つの電力スイッチを含む、電力制御システム。
  15. 共通データ・バスを通じてシステム・コントローラに結合された少なくとも１つの負荷点（ＰＯＬ）レギュレータの制御方法であって、前記少なくとも１つのＰＯＬレギュレータは、負荷に電力を伝えるように構成された電力変換回路と、フィードバック・ループにおいて前記電力変換回路に結合されたディジタル・コントローラとを有し、前記ディジタル・コントローラは、電圧誤差測定値に応答して、パルス幅変調制御信号を前記電力変換回路に供給するように構成されており、前記ディジタル・コントローラは、更に、複数のフィルタ係数によって定められた伝達関数を有するディジタル・フィルタを含み、前記方法は、
    対称形ノイズ信号を前記パルス幅変調制御信号に所定の時間期間注入するステップと、 前記ノイズ信号が静定することができる十分な時間の後、前記電圧誤差測定値のサンプルを格納するステップと、
    前記サンプルを前記システム・コントローラに前記共通データ・バスを通じて送信するステップと、
    前記ノイズ信号の特性に対応する所定の回数、前記の注入するステップ、格納するステップ、および送信するステップを繰り返すステップと、
    前記サンプルのうち複数のものに基づいて、前記フィードバック・ループの伝達関数を計算するステップと、
    計算した前記フィードバック・ループの伝達関数に基づいて、最適なフィルタ係数を計算するステップと、
    前記最適なフィルタ係数を前記少なくとも１つのＰＯＬレギュレータに前記共通データ・バスを通じて送信するステップと、
    前記最適なフィルタ係数を用いて、前記ディジタル・フィルタをプログラミングするステップと、
    を含む、方法。
  16. 請求項１５記載の方法において、前記注入するステップは、更に、疑似ランダム二進シーケンス信号を前記パルス幅変調制御信号に注入することを含む、方法。
  17. 請求項１６記載の方法において、前記繰り返すステップは、更に、前記疑似ランダム二進シーケンスのシーケンス長に対応する回数、前記の注入するステップ、格納するステップ、および送信するステップを繰り返すことを含む、方法。
  18. 請求項１５記載の方法において、前記伝達関数を計算するステップは、更に、前記サンプルをノイズ信号と相互相関させ、フーリエ変換を用いて、前記相互相関の結果を周波数ドメインに変換することを含む、方法。
  19. 請求項１５記載の方法であって、更に、前記サンプルのうち複数のものに基づいて、前記電力変換回路の伝達関数を計算するステップを含む、方法。
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