JP5059218B2 - ディスクファイルプレアンプ周波数応答及び時間遅延の補正 - Google Patents

Description

本発明は、一般に、記憶媒体にアクセスするためのシステム及び方法に係り、特に、ディスクファイルプレアンプ周波数応答及び時間遅延の補正を実現するための方法及び／又は装置に関する。

磁気記憶媒体に情報を書き込むことには、書き込まれる記憶媒体に近接して磁界を生成することを含む。磁気媒体を用いる従来の記憶デバイスでは、磁界が従来の読取／書込ヘッドアセンブリを用いて磁気記憶媒体に近接して生成される。読取／書込ヘッドアセンブリは、誘導書込及び磁気抵抗（ＭＲ）読取素子を含むことができる。格納される情報は、書込／符号化回路に送信される。書込／符号化回路は、記憶効率（storage efficiency）を最大限にするべく情報を符号化する。書込／符号化回路は、その後、記憶媒体を磁化する交番極性の磁界を引き起こすべく書込ヘッド内の電流を調整する。書込情報の品質は、書込ヘッドと媒体との間の適切な間隔（即ち、フライ高）に大きく依存する。

図１を参照すると、磁気フライ高（又は間隔）１４を描写するための方法として、記憶媒体１２に関連して配置された読取／書込ヘッドアセンブリ１０を図示する図が表される。読取／書込ヘッドアセンブリ１０と記憶媒体１２との間の距離は、概してフライ高と呼ばれる。読取中のフライ高の適正な制御は、リードバック信号が可能な限り最良の信号対雑音比を示すことを保証するために必要とされ、その結果としてパフォーマンスを向上させ、且つ有害なヘッド−ディスク接触を防ぐ。一般に、用語フライ高は、磁気フライ高１４を指称するために用いられる。磁気フライ高１４は、一般に記憶媒体１２の磁気フィルムと読取／書込アセンブリ１０のトランスデューサ磁極端との間の距離に相当する。しかしながら、読取／書込アセンブリ１０のヘッド面及び記憶媒体１２は、保護的にオーバーコートされ、侵食を排除し、且つ刻々のヘッド−ディスク接触による損傷を軽減するために滑らかにされるので（即ち、コーティング膜１６及び１８のそれぞれ）、物理フライ高（又は間隔）２０は、コーティング１６及び１８の合計の厚さによって磁気フライ高１４未満になる。

従来のディスクファイルでは、フライ高がリードバック信号の２つ以上の高調波（harmonics）の振幅（amplitudes）の測定によって決定される。従来のアプローチは、高調波を測定することができる周期パターンを包含する磁気記憶媒体の空又は専用領域を用いる。従来のアプローチはフライ高の合理的でスタティックな推定を提供するが、従来のアプローチは標準動作期間（standard operational periods）中にフライ高を生じる（occurring）ことに如何なる変更の指示も提供しない。それ故、従来のアプローチは、磁気記憶媒体の動作中に発生する変化に合わせて調節する性能を提供しない。従来のフライ高測定方式の無能を部分的に軽減するべく、長い書込又は読取データ伝送の間にフライ高を制御するために、データがインタリーブされたサーボ情報はリードバック高調波のソースとして用いることができる。

従来の高調波振幅検出に基づいたフライ高測定方法は、プレアンプと記録チャンネルアナログ回路とこれらを相互に接続する伝送路とを備えるリードバック信号パスの利得についての正確な知識に依存する。フライ高測定の他の方法、例えば、チャンネルビットデンシティ（ＣＢＤ）推定及び全てのリードバック信号の振幅に基づいた方法は、特定周波数における利得変化に感度を示す場合があり、故にそれらの周波数における利得を安定化する性能から利益を得ることができる。

フライ高測定確度は、プレアンプリーダの振幅応答特性、及び読取チャンネルアナログ部分における不可避の変動（drifts）によって制限される。最新のデバイスでさえ、〜４ｎｍ間隔以下のフライ高測定の確度は不十分である。更に許容誤差範囲関連の問題が、記憶媒体上に予め配置されたランド（lands）に書き込まれるトランジションの正確な位置合わせが求められるビットパターンド媒体（ＢＰＭ）記録において発生する。このモードの記録において、プレアンプ及び記録チャンネルを包含する読取書込パスにおける遅延変化の補正は重大である。遅延時間変化を補正する１つの方法は、最大の再生振幅をもたらす書込位相を決定するべく、定義済みの領域において周期的に繰り返す書込／読取動作を用いる。しかしながら、そのような方法は平均ファイル転送レートを下げる。

デバイス寿命に亘って特定周波数における一定の相対利得を維持するべく、プレアンプ周波数応答における変化を測定及び／又は補正するための方法及び／又は装置は望ましいであろう。また、それは遅延の変化の補正を可能にするべく、プレアンプとチャンネル書込読取パスの合計遅延の測定のための方法及び／又は装置を提供するＢＰＭ記録システムにおいて望ましいであろう。

本発明は、１つ以上の読取回路、１つ以上の書込回路、及びループバックチャンネルを含む装置に関する。１つ以上の読取回路は、磁気媒体からデータを読み取るように構成されるであろう。１つ以上の書込回路は、磁気媒体にデータを書き込むように構成されるであろう。ループバックチャンネルは、１つ以上の読取回路と１つ以上の書込回路との間に連結される。

本発明の目的、特徴、及び利点は、ディスクファイルプレアンプ周波数応答及び時間遅延の補正を実現するための方法及び／又は装置を提供することを含み、それは、（ｉ）選択された周波数におけるプレアンプ周波数応答の特徴付け（characterization）を可能にするループバックチャンネルを提供し、（ｉｉ）デバイス寿命に亘って特定周波数における一定の相対利得を維持するべく、プレアンプ周波数応答の変化を測定及び補正し、（ｉｉｉ）再生トーンの相対振幅に基づいたフライ高測定法のための利得安定性を提供し、（ｉｖ）リーダ周波数応答のフィールド特徴付けを可能にし、（ｖ）利得変化を除去するべく補正係数を導き出し、（ｖｉ）書込データ−読取データのタイミングが測定されることを可能にし、（ｖｉｉ）ビットパターンド媒体（ＢＰＭ）記録をサポートし、（ｖｉｉｉ）プレアンプの書込読取パスにおける遅延変化を補正し、及び／又は（ｉｘ）磁気ディスク装置の読取書込プレアンプの適用可能性の領域をＴｂ／ｉｎ²の面密度レベルに拡張するであろう。

本発明のこれらと他の目的、特徴、及び利点は、以下の詳細な説明と添付された特許請求の範囲と図面とから明らかになるであろう。

磁気及び物理フライ高を表現するために記憶媒体に関連して配置された読取／書込ヘッドアセンブリを図示する図である。 本発明の実施の形態によるプレアンプを含む磁気記録システムを図示するブロック図である。 本発明の実施の形態によるフライ高決定プロセスにおけるウォーレスの方程式の利用を図示する。 本発明の実施の形態によるフライ高決定プロセスにおけるウォーレスの方程式の利用を図示する。 本発明の実施の形態による許容可能な長期利得比確度の計算のプロセスを図示する。 本発明の実施の形態による許容可能な長期利得比確度の計算のプロセスを図示する。 様々なフライ高の許容可能な差動利得エラー（differential gain error）を図示するバーチャートである。 本発明の実施の形態の一例による図２のプレアンプの実施の形態の一例を図示するブロック図である。 図６のプレアンプの実施の形態の一例を図示するブロック図である。 図７のループバック回路ブロックの実施の形態の一例を図示するブロック図である。 本発明の別の実施の形態の一例による図２のプレアンプの別の実施の形態の一例を図示するブロック図である。 図９のループバック回路の実施の形態の一例を図示するブロック図である。 図１０のループバック利得ブロックの実施の形態の一例を図示する図である。 本発明の実施の形態によって実現された読取ヘッドセルの一例を図示する図である。 本発明の実施の形態によるループバック零調ブロック（loopback nulling blocks）の一例を図示する図である。 本発明の実施の形態によるループバック零調ブロックの一例を図示する図である。 本発明によるループバック補正の有無による典型的なプレアンプの差動利得エラーの対比を図示するグラフである。 本発明によるループバック補正を含む２周波数フライ高測定プロセスの一例を図示するフローチャートである。 図１５のプロセスにおいて用いられる基準値を決定するプロセスの一例を図示するフローチャートである。

磁気ディスクファイルにおける記録再生ヘッド（reproduce head）は、垂直及び水平記録の両方においてフライ高（ＦＨ）トランスデューサとして用いられるであろう。実施の形態は一様でないかもしれないが、根本的なテーマは、フライ高を推測するために少なくとも２つの異なる周波数及びウォーレススペーシングロス方程式の適用に関する。複数の周波数の利用は、読取パスのバルク利得変化がフライ高の測定から分離されることを可能にする。しかしながら、選択された周波数における利得の比は、一般に製品寿命に亘って実質的に一定に維持される必要がある。低フライ高及びヘッド−ディスク間隔の正確な制御は、１Ｔｂｉｔ／ｉｎ²のデンシティを上回る進歩のために主要な要件である。

ディスクファイルプレアンプは、１つ以上のフロントエンド（又は読取ヘッドセル）低雑音アンプ（ＬＮＡ）、及び関連付けられた磁気抵抗（ＭＲ）ヘッドバイアスインジェクション回路で構成されるであろう。それぞれのヘッドセルは、専用の記録ヘッドをサーブする（serve）であろう。システムデータコントローラからヘッドセレクトコマンドによって命令されるとき、シングル読取ヘッドセルが活性化されるであろう。ヘッドセルの出力は、全てのヘッドセル及びその後の記録チャンネルに共通の利得と信号処理段を通じて通過されるであろう。同様に、書込ヘッドセルのセットが提供されるであろう。それぞれの書込ヘッドセルは、特定の書込ヘッドに関連付けられるであろう。全ての書込ヘッドセルは、記録チャンネルから書込データ入力を受信する信号処理エレクトロニクスの共通セットによってサーブされるであろう。本発明は、一般に読取書込ヘッドに類似する追加のダミー（又はループバック）書込ループバック及び読取ループバックセルを提供する。書込ループバック及び読取ループバックセルはヘッドをサーブせず、書込データがループバックセルによって共通の書込回路を通過するように相互にリンクされ；且つ共通の読取エレクトロニクスによって記録チャンネルに戻る。代替実施形態では、本発明によるループバック機能は、関連付けられた読取書込ヘッドのペア内の回路素子をブリッジすることによって実現されるであろう。

本発明は、一般に構成要素の老朽化及び環境変化を補正するためのプレアンプ読取パス相対利得を繰り込むための補正係数を導き出すための方法及び回路を提供する。繰り込み無しにフライ高の正確な検出を達成するために独力で多重周波数技法を用いることは困難であろう。本発明によって実現されたプレアンプの更なる利益は、プレアンプの下流のアナログ信号処理素子における相対利得変化に合わせて補正する性能である。例えば、本発明による実施の形態は、デバイス寿命に亘って特定周波数における一定の相対利得を維持するべく、プレアンプ周波数応答の変化を測定し補正するであろう。本発明は、更に読取回路素子周波数応答のフィールド特徴付けのための適切な方法及び装置を提供するであろう。一例では、本発明によるループバックチャンネルは、一般にユーザが、選択された周波数における周波数応答を区別し、利得変化を除去する（補正する）べく補正係数を導き出すことを可能にする。本発明によるループバックチャンネルは、低ナノメートルフライ高測定のサポートのために価値のある特徴を提供するであろう。本発明は、正確なフライ高検出を必要とするメトロロジ応用において、交番フライ高制御機構及びアルゴリズムと協力して、又はアクティブなフライ高制御のない状態において行われるであろう。

本発明は、更にプレアンプの書込及び読取パスにおける遅延変化を補正するためにビットパターンド媒体（ＢＰＭ）記録に適用可能な方法を提供するであろう。前もって形成されたシングルビット磁気ランド上の正確なトランジション配置は、ビットパターンド媒体（ＢＰＭ）記録の前提条件である。例えば、〜２５０ｐｓのビットセルを有する〜４Ｇｂｉｔ／秒のデータレートで、結合書込読取プレアンプデータパスにおける〜２５ｐｓ遅延変化は、重大な欠陥であり、且つ従来のディスクファイルプレアンプに典型的な値である。本発明は、一般に遅延補正技法のために有用な補正係数を提供する。本発明によるループバックチャンネルは、例えば、ＢＰＭをサポートして、更に書込データ−読取データタイミングが測定されることを可能にするだろう。

図２を参照すると、本発明の実施の形態が実現された磁気記録システム環境の一例を図示する図が表される。システム１００は、スライダ１０２、磁気記憶装置（記録）媒体１０４、磁気抵抗（ＭＲ）読取ヘッド１０６、プレアンプ１０８、フレックスオンサスペンション（ＦＯＳ）伝送路（又は素子）１１０、読取／書込／ループバックモジュール１１２、ヒータドライバ１１４、読取（記録）チャンネル１１６、アクチュエータフレックス回路１１８、利得可変アンプ（ＶＧＡ）及び連続時間フィルタ（ＣＴＦ）１２０、アナログ−デジタル変換器（ＡＤＣ）１２２、デジタル信号処理（ＤＳＰ）ブロック１２４、フライ高（ＦＨ）制御ブロック１２６、バス１２８、及びディスクドライブデータコントローラ１３０を備えるであろう。プレアンプ１０８の読取／書込／ループバックモジュール１１２は、一般に読取ヘッドセル、読取バックエンド（共通）回路、書込ヘッドセル及び書込バックエンド（共通）回路を含む。読取／書込／ループバックモジュール１１２は、更に本発明によるループバックチャンネルを包含する。ループバックチャンネルは、ユーザが、選択された周波数における周波数応答を区別し、利得変化を除去するべく補正係数を導き出すことを可能にする。本発明によるループバックチャンネルは、一般に低ナノメートルフライ高測定のサポートのための価値のある特徴を提供する。ループバックチャンネルは、ビットパターンド媒体（ＢＰＭ）をサポートして、更に書込データ−読取データタイミングが測定されることを可能にする。

スライダ１０２は、一般に回転する記録媒体１０４から約２〜１０ナノメートルで飛行する。スライダ１０２は、磁気抵抗（ＭＲ）読取ヘッド１０６及び書込ヘッド（図示せず）を運ぶであろう。誘導読取ヘッドは、ＭＲタイプによって廃せられたが、誘導読取ヘッドも本発明と共に用いられても良い。スライダ１０２は、またスライダ１０２の熱的変形によってフライ高に影響を及ぼすかもしれないヒータを運ぶ。プレアンプ１０８は、フレックスオンサスペンション（ＦＯＳ）伝送路１１０によって磁気抵抗（ＭＲ）読取ヘッド１０６及び書込ヘッドに接続されるであろう。読取／書込／ループバック副回路１１２及びヒータドライバ副回路１１４は、一般にプレアンプ１０８の一部として実現される。プレアンプ１０８は、例えば、ボイスコイルモータ（図示せず）によって、駆動されたアクセス機構（例えば、アーム）のベースに一般にマウントされる。スライダ１０２は、ＦＯＳ１１０にマウントされたフレキシブルサスペンションによってアクセス機構に機械的に連結されるであろう。ＦＯＳ１１０は、スライダ１０２上に組み立てられたプレアンプ１０８と読取／書込ヘッド素子１０６との間で信号を伝達する。

プレアンプ１０８は、アクチュエータフレックス回路１１８によって記録チャンネル１１６に連結されるであろう。記録チャンネル１１６は、一般にアナログ変数利得アンプ（ＶＧＡ）及び連続時間フィルタ（ＣＴＦ）段（ＶＧＡ＆ＣＴＦ）１２０によって増幅されたヘッド信号を処理し、信号はディジタル化される（例えば、ＡＤＣ１２２によって）。ＡＤＣ１２２の出力はＤＳＰブロック１２４に導かれる。ＤＳＰブロック１２４は、データ検出（例えば、反復又は最大確度プロセスを用いて）、及び更にプレアンプ１０８から受信された信号のフィルタ及び高調波振幅の抽出を行う。抽出された高調波振幅は、フライ高検出のために用いられるであろう。高調波（トーン）振幅は、その後の処理（図３Ａ、３Ｂ、４Ａ、及び４Ｂに関連して説明される）のためにＦＨ制御ブロック１２６に伝達されるであろう。フライ高制御ブロック１２６は、例えば、ファームウェア又はハードウェアにおいて、実現されるであろう。フライ高制御ブロック１２６は、一般にヒータドライバ副回路１１４によってフライ高レギュレーションループを閉じる。読取動作中に、非直列化された複製データは、記録チャンネル１１６によってバス１２８を通じてディスクドライブデータコントローラ１３０に送信される。書込動作中に、バス１２８は、データコントローラ１３０から記録チャンネル１１６に書込データを伝達し、そこで書込データは、記録媒体１０４上の刻銘のために適切に符号化される。

垂直又は水平記録のための従来の２周波数（ｆ₁、ｆ₂）フライ高測定方式では、（ｆ₁、ｆ₂）トーンの振幅は、プレアンプ１０８の出力で検出される（例えば、読取チャンネルＡＤＣ１２２の出力で測定される）。検出された振幅はフライ高情報を抽出するために処理される。フライ高制御の主用途は以下の通り説明されるであろう。先ず、工場で、公称の環境で、予め記録されたキャリブレーション領域上にヘッドがある状態で、ヘッドが記録媒体の表面にアプローチすることを可能にされる（タッチダウンへのアプローチとして参照される）。その後、ヘッドは、基準振幅が測定される所定の基準（又はフライ高設定値）までバックオフさせられる。タッチダウンは、トラックフォローイング位置誤差信号に重ね合わされた振動によって、又は補助音響若しくは熱センサによって検出されるであろう。タッチダウンとバックオフは、カタストロフィックなヘッド−ディスク干渉のプロセスで増加したリスクにより、フィールドにおいて好適に行われない。

その後は、ドライブの寿命中に周期的に、ヘッドが予め記録されたキャリブレーション領域に復帰され、且つ現行のフライ高で発生する高調波振幅が再度測定される。設定値に関連するフライ高エラーが計算され、且つエラーの補正され基準化されたバージョンは、ヘッドフライ高を設定値に管理（regulate）するためにプレアンプ１０８のヒータドライバに適用される。必要なときに、再測定処理が繰り返されるであろう。フライ高に高調波振幅を関連付ける理論は、ヘッド媒体間隔に複製プロセスの周波数応答を関連付ける周知のウォーレスの方程式に基づく。（Ｈ．Ｎ．バートラム、磁気記録の理論を参照。ケンブリッジ、英国：ケンブリッジ大学出版局、１９９４年、それは引用によって本明細書に組み込まれる）。ウォーレスの方程式が長波長の垂直磁気記録に役に立たないので、キャリブレーション領域において磁束密度を高く維持するか、又は基本的なウォーレスの公式に補正を適用する必要がある。

図３Ａ及び３Ｂを参照すると、ウォーレス「スペーシングロス」方程式を用いる磁気フライ高（又は間隔）計算の一例が図示される。リーダ入力段とフレックスオンサスペンション−−基準における既存の比に関係する−−のインタラクションによる効果を含むｆ₁とｆ₂におけるリーダ信号パス利得の比における変化は、フライ高測定確度に影響を与える。差動利得（例えば、周波数ｆ₁及びｆ₂における相対利得で変化する）は、ドライブ寿命に亘って制限される必要がある。図３Ａ及び３Ｂで表される解析は、一般にタッチダウンから推測された磁気フライ高の基準測定の決定を図示する（図３Ａ）。磁気フライ高の基準とトーン振幅の続く値とに関連したトーン振幅値は、ドライブの寿命中に未知の磁気フライ高を決定するために用いられるであろう（図３Ｂ）。

図４Ａを参照すると、許容可能なアナログパス差動利得変化の定量化のプロセスが図示される。図３Ａ及び３Ｂにおいて表される磁気フライ高計算は、ＭＲヘッド１０６からアナログシステム全体に亘る長期利得比確度仕様を記録チャンネルアナログパス（例えば、ＶＧＡ＆ＣＴＦブロック１２０）によって定量化するべく拡張されるであろう。一例では、指定されたフライ高測定確度を達成するために必要とされる差動利得シフトの範囲は、図４Ａに図示されたプロセスを用いて決定されるであろう。図４Ｂは、値の一例を用いて図４Ａの技法の適用を図示する。

図５を参照すると、固定された±１０％の磁気フライ高エラーの許容可能な最大の差動利得エラーε_dBを意味する、プロットされたカーブＡ−Ｌを図示するグラフが表される；これはＯＤに近接して配置されたヘッドを有する７２００ＲＰＭ、３．５インチドライブの場合である。感度（Ｓｄ）は図４ａの方程式の式６に従って決定されるであろう。エラー（・ｄＢ）は図４Ａの方程式の式８〜式１０に従って決定されるであろう。例えば、図５のグラフは、ＤＲ＝３Ｇｂｉｔ／秒のデータレート、代表的なｆ₁＝ＤＲ／８及びｆ₂＝３ＤＲ／８で、〜４．５ナノメートルの磁気フライ高をサポートするために、システム差動利得エラーの許容限度（permissible levels）が〜±０．５８ｄＢを上回るべきでないことを表すことが読み取れるであろう。カーブＡ−Ｌのフライ高及び周波数値は以下の表１に要約される：

列記された係数は典型的な記録チャンネルにおいてサポートされる係数を示すであろう。しかしながら、特定の実施の形態のその設計基準を満たすために適宜他の係数が用いられても良い。点Ｍは、３００５Ｍｂｉｔ／秒のデータレート、４．５ナノメートルのフライ高、及び±０．５８ｄＢの許容可能な最大の差動利得エラーを意味するカーブＣ上の位置を示す。点Ｎは、３０００Ｍｂｉｔ／秒のデータレート、３．５ナノメートルのフライ高、及び・０．４６ｄＢの許容可能な最大の差動利得エラーを意味するカーブＥ上の位置を示す。点Ｏは、３０００Ｍｂｉｔ／秒のデータレート、２ナノメートルのフライ高、及び±０．２６ｄＢの許容可能な最大の差動利得エラーを意味するカーブＪ上の位置を示す。

４．５ナノメートルの磁気フライ高は、１Ｔｂｉｔ／ｉｎ²の記憶密度への進展のために必要とされる範囲にある。±０．５８ｄＢのシステム差動利得エラーについて、結合されたプレアンプ読取／書込／ループバックモジュール１１２、フレックスオンサスペンション伝送路１１０、及びＭＲヘッド１０６のカスケードに〜±０．５ｄＢエラーを割り当てることは合理的であるが、従来のリーダにおいて一般に得がたい。残りの〜±０．０８ｄＢエラーは、記録チャンネル１１６のアナログ処理回路（例えば、ＶＧＡ＆ＣＴＦブロック１２０）において、及び関連付けられたＡＤＣ１２２において量子化ノイズとして消費されるであろう。本発明は、一般に「補正された」エラーを許容限度に減らすことができる方式を提供する。

図６を参照すると、本発明の実施の形態の一例による図２のプレアンプ１０８の実施の形態の一例を図示するブロック図が表される。一例では、プレアンプ１０８はマルチヘッドプレアンプとして実現されるであろう。ヒータドライバ素子１１４は明暸性のために省略される。本発明の実施の形態によるプレアンプ１０８は、読取パス回路素子１３０、書込パス回路素子１３２、ループバックパス（又はチャンネル）１３４、端子１３６、及び端子１３８を備えるであろう。プレアンプ１０８の通常の読取パス回路素子１３０は、入力段（又は回路）１４０（例えば、読取ヘッドセル）、及び利得段（又は回路）１４２を含む。通常の読取データパスは、またＭＲ読取ヘッド１０６、及びフレックスオンサスペンション（ＦＯＳ）アセンブリ１１０を含む。入力段１４０及び利得段１４２は、図２の読取／書込／ループバックモジュール１１２に簡単のために統合される。入力段１４０の数は、ドライブ上のヘッドの数と等しいであろう。利得段１４２は、〜１２ｄＢから〜４２ｄＢまでの典型的な範囲を有しているユーザプログラマブル利得を合同して提供するであろう。利得段１４２は、またプログラマブルな周波数応答整形を提供するであろう。利得段１４２は、入力段１４０を共通にサーブするであろう。ＦＯＳ１１０の端子は、入力段１４０に接続される（accomplished）であろう。入力段１４０は、最適な動作点に関連付けられたＭＲヘッド１０６をバイアスするためにＭＲバイアス回路素子が統合されているであろう。処理後、増幅されたリードバック信号（例えば、ＲＤ ＯＵＴ）は、読取チャンネル１１６への伝達のためにフレックス回路１１８を通じて端子１３６上に送信されるであろう。増幅されたリードバック信号ＲＤ ＯＵＴは、差動形式（例えば、ＲＤＰ／ＲＤＮ）で送信されるであろう。

プレアンプ１０８の書込パス回路素子１３２は、一般に端子１３８から始まる。一例では、端子１３８は、フレックス回路１１８を介して記録チャンネル１１６の書込回路（図１で図示せず）から低振動（low-swing）の差動書込データ（例えば、ＷＤ ＩＮ）を受信するであろう。書込データは、レシーバと信号調整段１５０を通り、（書込ドライバ（書込ヘッドセル））１５２を通り、その後、ＦＯＳ１５４及び誘導書込ヘッド１５６に入ってくる。複数の読取書込素子は、プレアンプ１０８に含まれるであろう。複数の読取書込素子は、シングルシリコンチップが多数のヘッドをサーブすることを可能にする。一例では、プレアンプ１０８はヘッドセレクトバス１５８を含むであろう。ヘッドセレクトバス１５８は、読取書込パスが所定の時間に活性化されるようにコントロールするために用いられるであろう。

プレアンプ１０８のループバックパス（又はチャンネル）１３４は、（ｉ）入力段１４０と利得段１４２との間の読取パス回路素子１３０、及び（ｉｉ）レシーバと信号調整段１５０と書込ドライバ１５２との間の書込パス回路素子１３２に連結されるであろう。一例では、ループバックパス１３４は、レシーバ及び信号調整段１５０の出力、及び利得段１４２の入力に連結される出力に連結される入力を有するであろう。一例では、ループバックパス１３４は、ブロック（又は素子）１６０、ブロック（又は素子）１６２、ブロック（又は素子）１６４、及びブロック（又は素子）１６６を備えるであろう。素子１６０、１６２、１６４、及び１６６は、本発明の斬新な素子である。ブロック１６０、１６２、１６４、及び１６６は、ループバック補正較正のためにのみ一般に活性化される。ループバック補正較正中に、入力回路１４０は無効にされる。ループバック補正較正が書込動作の間に行われる場合、１つ以上の書込ヘッドセル１５２が有効に維持されるであろう。ループバック補正較正が分離して行われる場合、全ての書込ドライバ１５２が切られるであろう。一例では、ヘッドセレクトバス１５８は、ループバックコマンドを符号化するか、又は他のモードタグはループバックチャンネル１３４を有効にし、且つ入力段１４０及び書込ドライバ１５２を無効にするために用いられるであろう。

ブロック１６０は、一例では、リーダ入力段１４０の単純化された（ダミー）バージョンとして実現されるであろう。ブロック１６０は、一般に読取ループバックセル（又は回路）として本明細書で指称される。読取ループバックセル１６０は、例えば、簡単、及び電源消費を削減するために通常のリーダ入力段１４０に組み込まれたＭＲバイアス回路素子を省略するかもしれない。読取ループバックセル１６０が入力段１４０の応答を十分に複製する限り、通常のリーダ入力段１４０にある追加機能は読取ループバックセル１６０から削除されるであろう。例えば、入力段１４０及び読取ループバックセル１６０は同様の入力構成を有するべきである。

ブロック１６２は、一例では、電流スイッチ回路として実現されるであろう。ブロック１６２は、一般に読取ループバックセル１６０に変動振幅電流モード差動信号ドライブを提供する。プログラマブルな振幅制御（例えば、プレアンプ１０８の制御論理のレジスタフィールドから）は、ユーザが線形領域の端子１３６で確実に送信されたプレアンプ１０８の出力を維持するドライブレベルを選択することを可能にするであろう。プログラム可能性はリーダ利得段１４２における選択可能な利得の影響を埋め合わせるのに望ましい。一例では、電流スイッチ１６２は、プログラマブルな可変テール電流ソースを有する電流ルーティング（current-routing）ロングテール（long-tailed）のペアとして、従来の技法を用いて実現されるであろう。

ブロック１６４は、一例では、選出回路として実現されるであろう。ブロック１６６は、一例では、単純化された（ダミー）書込ドライバセル（又は回路）として実現されるであろう。ブロック１６６は、一般に書込ループバックセル（又は回路）として本明細書で指称される。ブロック１６４は、一般に書込データレシーバ及び信号調整段１５０、又は書込ループバックセル１６６の２つのソースの１つから電流スイッチ１６２の入力を仲介する。ループバック補正がフライ高測定のために行われるとき、書込データレシーバ及び信号調整段１５０が選択されるであろう。ループバックがＢＰＭシステムにおける時間遅延の補正のために行われるとき、書込ループバックセル１６６が選択されるであろう。セレクタ１６４、及び電流スイッチ１６２の周波数応答は、所望の動作周波数以上に均一であるべきである。

本発明の教示によれば、読取ループバック回路１６０は、入力段１４０と平行して効果的に追加され、読取ループバック回路１６０の出力が入力段１４０の出力の代わりにユーザ管理の下で選択されるように構成される。同様の方法で、書込ループバック回路１６６は、書込ドライバ１５２と平行して効果的に提供される。一例では、書込ループバック回路１６６は、ユーザ管理の下で、端子１３８からの入力を受信するように命令され、その場合には、書込ドライバ１５２のいくつかは、ブロック１５０の出力によって常に駆動されるであろう。読取ループバック回路１６０及び書込ループバック回路１６６は、スイッチ１６４及び可変利得ブロック１６２によってリンクされる。

一般に、パルス歪みが抽出されたループバック高調波振幅に影響を与えるかもしれないので、ループバック励磁パスの書込ループバックドライバ１６６を含むことは、フライ高ループバック補正較正中に不適当である。ＢＰＭの利用のために、追加の書込ループバックセル１６６はループバック励磁パスに含まれる。低内部振動にもかかわらず、時間遅延対通常の書込ドライバセル１５２の温度特性を維持している間に、書込ループバックセル１６６は、一般に通常の書込ドライバセル１５２の動作を模倣する。このように、ＢＰＭループバック動作は、書込データパス入力端子１３８から読み取られたデータパス出力端子１３６までの遅延を測定するであろう。フライ高補正ループバックがアクティブなときは常に、書込ドライバ１５２は記憶媒体上の不注意な書き込みを防ぐために無効にされるであろう。ＢＰＭループバック中に、書込ドライバ１５２は全て無効にされるであろう；あるいは、しかしながら、１つ以上の書込ドライバ１５２が書込動作中にライトクロックを調整する動的補正を可能にするためにアクティブであろう。

本発明によるループバック技法を用いて、差動利得補正値を決定するべく、ｆ₁、ｆ₂の周波数成分を有するデジタルシーケンスは、一般に書込データパス入力端子１３８に適用される。その後、端子１３６で読み取られたデータパス出力は、ｆ₁、ｆ₂成分の相対振幅を決定するべく分析される（例えば、記録チャンネルにおける離散フーリエ変換（ＤＦＴ）によって）。あるいは、ピュアｆ₁又はｆ₂トーンは、端子１３８に連続して送られ、且つ電流スイッチ１６２及びＰＥＣＬレシーバ１５０が両方とも高利得電流モード回路であるので、２つの測定が再びＤＦＴ技法を用いて行われる。ループバックプロシージャはドライブのメモリに永続的に保存される最初のループバック基準応答を得るべく、ポストタッチダウン（post-touchdown）基準測定の後に行われるべきである。フライ高測定がなされるときは常に、後のループバックプロシージャは行われるであろう。プレアンプ相対利得変化の補正は、（保存された）基準と後のループバック結果との間の差分に基づくであろう。

一般に、本発明によるプレアンプループバック測定は、フレックス回路１１８及びチャンネルアナログチェーン１２０の影響を暗に含む。これは有用で、チャンネルアナログチェーンの別々のローカルループバック較正の必要性を除去する。一般に、ループバックプロシージャは、ＦＯＳ／Ｚｉｎミスマッチ変化から発生するミス端子効果の原因とならないであろう。従って、本発明によって実現されたプレアンプは、温度に亘って安定した広帯域の入力インピーダンスを提供することができる。タンデムＦＯＳ／入力段又は選択されたフライ高動作周波数ｆ₁、ｆ₂の電流から電圧への変換ネットワークの相対応答は、製品寿命に亘って目立って変化すべきでない。

図７を参照すると、図６のプレアンプ１０８の実施の形態を付加的に詳細に図示する図が表される。一例では、ブロック１３４のループバック回路は、ブロック（又は回路）１７０、ブロック（又は回路）１７２、ブロック（又は回路）１７４、及びブロック（又は回路）１７６に配置されるであろう。ブロック１７０及び１７２は、一般に図６の中の読取ループバックセル１６０に類似している。ブロック１７４は、一般に図６の中のブロック１６２及び１６４に類似している。ブロック１７６は、一般に図６の中の書込ループバックセル１６６に類似している。ブロック１７０は、一例では、ダミーループバック共通モード及び零調回路として実現されるであろう。ブロック１７２は、一例では、ダミー（ループバック）読取セルとして実現されるであろう。ブロック１７４は、一例では、ループバックインジェクション及び利得制御回路として実現されるであろう。ブロック１７６は、一例では、ダミー（ループバック）書込回路として実現されるであろう。

ブロック１７０は、ダミー読取セル１７２に関連付けられた出力零調及び共通モード制御回路を包含するであろう。ブロック１７０の回路素子はダミー読取セル１７２のスタティックなオフセットがリーダバックエンド利得段１４２をオーバードライブしないことを保証するために用いられても良い。ダミー読取セル１７２のスタティックなオフセットがリーダバックエンド利得段１４２をオーバードライブしない。同様のオフセット零調回路素子は、読取ヘッドセル１４０に関連して提供されるであろう。そのような零調回路が提供されるとき、零調回路は読取ヘッドセル１４０に関連付けられ、且つダミー読取セル１７２がマージされるであろう。一例では、ループバックインジェクション及び利得制御ブロック１７４は、セレクタブロック１６４、及び相互にマージされた図６の電流スイッチブロック１６２を備えるであろう。セレクタブロック１６４及び電流スイッチブロック１６２は、回路にカスケードされた増加した伝搬遅延の不確実性を低減するためにマージされるであろう。ブロック１７６は、ＢＰＭ経路遅延測定のために用いられる書込ループバックセル１６６を備えるであろう。

図８を参照すると、図７のループバックブロック１３４の実施の形態の一例を図示する図が表される。図８に表される回路は、一般に本発明による実施の形態の一例を図示する。また、本明細書に包含される教示を読む当業者に明らかであろうように、交番の実現も可能である。一例では、相補型シリコンゲルマニウムＢｉＣＭＯＳプロセス（バイポーラ接合トランジスタと相補型金属酸化膜半導体の技術の集積化）の利用が好適である。しかしながら、他のプロセス技術が、本発明の意図した範囲から外れることなくループバックブロック１３４を実現するために用いられても良い。一例では、ループバックブロック１７４は、相補型バイポーラ折り返しカスコード（complementary-bipolar folded-cascode）を用いて実現されるであろう。ループバックインジェクション及び利得制御ブロック１７４は、一般に、増加した伝搬遅延の不確実性がカスケードされた回路を減らすために、セレクタブロック１６４及び変動振幅電流スイッチブロック１６２の機能をマージする。

一例では、結合セレクタ及び変動振幅電流スイッチブロック１７４は、ループバック読取セル１７２の抵抗ディバイダ１７６に電流モード信号を伝達するであろう。抵抗ディバイダ１７６は、一般にＭＲヘッドをシミュレートする。抵抗ディバイダ１７６の中心抵抗は、最大のＦｔ又はＦｍａｘをもたらすコレクター電流でデバイスを動作することによりデバイス応答時間を最適化するために、ループバックインジェクションスイッチ１７４において十分なデバイス電流密度の利用を許可する低値、例えば、５Ωであろう。電流スイッチ１７４は、ループバックインジェクションレベルの制御を可能にするために可変強度のテール電流ミラー（例えば、Ｉアンペア）を含むであろう。前に示したように、そのような制御はプレアンプのリーダ部分の利得設定における変化を補正するために好適である。（ｐｎｐ）折り返しカスケードエミッタソースは、強度２Ｉに従属するであろう。演算相互コンダクタンスアンプ（ＯＴＡ）１７８は、ダミー読取セル１７２のグランドの共通モードを設定し、利得段１４２への出力の適用の前に読取セルの出力を零調するであろう。ループ補正は、ＯＴＡ１７８の出力で連結されるコンデンサによって提供されるであろう。ＯＴＡ１７８は、リーダ入力段１４０のＭＲバイアス制御回路素子に包含されるＯＴＡと独立し、又はそれと同時にマージされるであろう。高いヌルポイント確度と速いリカバリタイムがループバックモードにおいて不必要なとき、ＯＴＡ１７８は単純設計であろう。

一例では、ダミー読取セル１７２は、ホストプレアンプの共通ゲート／相互結合共通ゲートアーキテクチャとマッチするように、入力インピーダンス（例えば、Ｚｉｎ）を設定するテールソースを有する共通ゲートトポロジとして構成されるであろう。ダミー読取段１７２は、並列帰還差動共通エミッタ型と等しくされる。しかしながら、他のダミー段設計は、特定のホストプレアンプの入力段とマッチするように実現されるであろう。

図９を参照すると、本発明の代替実施形態によって実現されたプレアンプの別の一例を図示する回路１０８’の図が表される。同様の番号が付されたブロックは、図６の中の対応ブロックと機能的に等しい。回路１０８’は、複数の別々でより小さいブリッジループバックセル１３４ａ〜１３４ｎのために、図６の完全なダミーループバック回路１３４を省略する。より小さいブリッジループバックセル１３４ａ〜１３４ｎのそれぞれは、図６のセル１３４と同様に構成されるであろう。各ブリッジセル１３４ａ〜１３４ｎは、読取書込ヘッド（例えば、１４０ａ及び１５２ａ、１４０ｂ及び１５２ｂなど）のペアをサーブするであろう。複雑性を低減するために、１８２で表されるように、信号はそれぞれの書込ヘッドセル１５２ａ〜１５２ｎ内からタップされる（tapped）、１８０で表されるように、それぞれの読取ヘッドセル１４０ａ〜１４０ｎに送られる。ブリッジループバックセル１３４ａ〜１３４ｎは、同様の番号が付された読取書込ヘッドとの間に連結されて図示されるが、与えられたブリッジループバックセルによって連結させる特定の読取書込ヘッドはクリティカルではない。図６に示されるようなシングルループバック回路１３４の代わりに複数のブリッジループバックセル１３４ａ〜１３４ｎを実装することによって、ループバックパスは図６の実施の形態より多い読取／書込データパスを包含する。その成果は、図６で示された実施の形態に関連するループバックとデータ伝送経路との間の有益に向上されたマッチである。また、図９の実施の形態におけるループバックと読取／書込ヘッドセルとが接近しているために、図９の実現におけるループバックとデータパスとの間で引き起こされた熱によるパラメータの変動は、図６の実現のそれよりも低い。

典型的な読取ヘッドセル１４０ｘはまた、出力素子１８４の最初の入力に接続されたブリッジループバックセル１３４ａ〜１３４ｎ、及び素子１８４の第２の入力に接続された読取ヘッドセルの他の回路素子１８６が図示して表される。典型的な書込ヘッドセル１５２ｘはまた、書込ヘッドセル１５２のレベルシフティング素子１８７と書込ブリッジ素子１８９との間に接続されたブリッジループバックセル１３４ａ〜１３４ｎが図示して表される。

図１０を参照すると、図９のプレアンプ１０８’の実施の形態を更に詳細に図示する図が表される。一例では、素子１０６、１１０、１３８、１４０、１４２、１４６、１５０、１５２、１５４、及び１５６は、同様に図７の同様の番号が付された素子と同様に実現されるであろう。図７に示されるように、書込ヘッドセル１５２及び読取ヘッドセル１４０はペアにされるであろう。ループバックチャンネルは、ブリッジ回路部分１９０、１９２、１９４、１９６、及び１９８によって導入されるであろう。ループバックブリッジ部分１９０及び１９２はもっぱらビットパターンド媒体記録で用いられるであろう。部分１９０は、ライタセル１５２に一般に存在するレベルシフタ１８７からの入力を受信するであろう。部分１９２は、部分１９０及びＰＥＣＬレシーバ１５０からの入力を受信するであろう。一例では、ＰＥＣＬレシーバ１５０からの信号は、部分１９６によってバッファされるであろう。部分１９０は、ＣＭＯＳレベル信号を差動信号に変換するように構成されるであろう。部分１９２は、一例では、ＡＯＩゲートとして実現されるであろう。

部分１９０は、ライタ出力ドライバ１８９によってほぼ遅延を追跡する遅延を提供する。ビットパターンド媒体及びフライ高ループバックモードとの間の選択はＡＯＩゲート１９２によって行われるであろう。ＡＯＩゲート１９２は、一般に図９のスイッチ１６４に対応する。ＡＯＩゲートは、１５０でＰＥＣＬレシーバからの入力を受信し、部分１９６にこの信号を伝達する。部分１９６は、一般に図９のブリッジループバック回路の読取部分１３４ａ〜１３４ｎに対応する。部分１９８は、読取ヘッドセル１４０にループバック信号を投入する。部分１９０、１９２、及び１９４を備える１個のループバックブリッジセルは、読取書込ヘッド１４０ａ〜１４０ｎ及び１５２ａ〜１５２ｎのペアのそれぞれに関連付けられるであろう。

アンプ１４２への入力のオフセットの零調は、部分１９８によって行われるであろう。部分１９８は、ヌルループＯＴＡ及びコンデンサとして実現されるであろう。部分１９８は、アンプ１４２の入力を零にサーボオフセットする部分１９４に電流を導入する。別の零調部品１９８を提供するための代わりに、ＭＲバイアス制御フィードバックループは零調を行うために多重化されるであろう。

しかし、本発明による本ブリッジ方式の別の変形は、完全にバイアスされた読取ヘッドセル１４０で入力アンプ１８４を維持し、ＭＲヘッドバイアスを抑制することである。ＭＲヘッドバイアスの不活性化は、一般にヘッドリードバック信号を抑制し、オフセット零調回路の複雑な構成を削減する一方で、ループバックが際立つことを可能にする。なお、本発明によるブリッジ方式の別の変形では、ブリッジループバックセル１３４ａ〜１３４ｎは、その出力がそれぞれの読取ヘッドセル１４０ａ〜１４０ｎに直接電流を導入する単純な電流スイッチングのロングテールペアを利用するであろう。この方法の要請は単純である。しかしながら、マイクロアンペアループバックインジェクション電流における適切なＦｔを有するバイポーラ又はＭＯＳＦＥＴデバイスは必要であろう。

図１１を参照すると、ループバック利得回路２００の実施の形態の一例を図示する図が表される。回路２００は、図１０のループバック利得ブロック１９４を実現するために用いられるであろう。共通ベーストランジスタＱＡは、ループバック段へのオフセット零調電流のインジェクションを可能にする。スイッチは、ループバックインジェクションを選択するために活性化される。一例では、スイッチは信号（例えば、ＥＮＡＢＬＥ ＬＯＯＰＢＡＣＫ）に応じて制御するであろう。スイッチは、一例では、ＮＭＯＳデバイスとして実現されるであろう。各アーム上に複数のスイッチを有することによって、シングルループバックセルはいくつかのリーダセルの間で共有されるであろう。電流源ＩＬはマッチされる。従って、ソースＩＬからの電流はＮＭＯＳソースに流れない。従って、ＮＭＯＳデバイスは、もっぱら電流源ＩＸによってバイアスされる。電流源ＩＬは、抵抗Ｒ１に電圧を生じさせる切り替えられた電流を制御することによってループバック利得を設定する。抵抗Ｒ１は、一般に小さく値である（例えば、５〜２０オーム）。抵抗Ｒ２は、一般にＭＲヘッドの抵抗に近似するように構成される（例えば、それぞれ〜２００オーム）。ＮＭＯＳデバイスのゲートは、一般にＮＭＯＳ共通ゲート段のＶｇｓ（ｏｎ）を追跡する電圧源（例えば、＋Ｖｇｓｏｎ）に接続する。このように、ＣＧ ＮＭＯＳ出力を〜０Ｖにする。

図１２を参照すると、本発明による読取ヘッドセルの実施の形態の一例を図示する回路２１０の図が表される。読取ヘッドセル回路２１０は、図１０のブロック１４０を実現するために用いられるであろう。回路２１０は、回路２１０が（ｉ）ループバック段（例えば、回路２００）に回路２１０を接続するための接続点（例えば、ワイヤ）、（ｉｉ）本発明によるノーマルモード（例えば、従来の読取ヘッドセル）とループバックモードとの間の回路２１０を切り替えるように構成されたスイッチを含むという点を除いて従来の読取ヘッドセルと同様に実現されるであろう。スイッチは、一例では、ＮＭＯＳデバイスとして実現されるであろう。スイッチは、ループバック段における同種のスイッチと協力して動くであろう。一例では、スイッチは、ループバックモードを選択するために不活性化されるであろう。一例では、スイッチは信号（例えば、〜ＥＮＡＢＬＥ ＬＯＯＰＢＡＣＫ）に応じて制御されるであろう。一例では、信号〜ＥＮＡＢＬＥ ＬＯＯＰＢＡＣＫは、信号ＥＮＡＢＬＥ ＬＯＯＰＢＡＣＫの補完（complement）であろう。

図１３Ａを参照すると、演算相互コンダクタンスアンプ（ＯＴＡ）を備えるループバック零調回路の実施の形態の一例を図示する回路２２０の図が表される。回路２２０は、図１０の零調ブロック１９８を実現するために用いられるであろう。回路２２０は、ヘッドセルの全てに送信されるであろう読取ヘッドセルブリッジヌル信号を生成するように構成されるであろう。回路２２０は、センス信号（例えば、ＮＵＬＬＰＯＩＮＴ ＳＥＮＳＥ）及び基準信号（例えば、ＣＵＲＲＥＮＴ＿ＳＷＩＴＣＨ ＣＭ ＲＥＦ）に基づいた読取ヘッドセルブリッジヌル信号を生成するように構成されるであろう。

図１３Ｂを参照すると、ループバック零調回路の別の実施の形態の一例を図示する回路２３０の図が表される。回路２３０は、一般に回路２２０の簡略版である。例えば、回路２３０は１つのＯＴＡ、２つのＮＭＯＳデバイス、コンデンサ及び２つの抵抗を削減する。ＯＴＡ及びＰＭＯＳ差動対は、リーダ利得段の利得段の入力からのスタティックなオフセットを除去するために、直流電圧ヌルループとして振る舞う。コンデンサは、フィードバックループを補正するように選択される。

図１４を参照すると、本発明によるループバック補正の有無によるプレアンプ、ＦＯＳ、及びＭＲヘッドの差動利得エラーを図示するバーチャートが表される。暗くされた棒は未補正の差動利得エラーを意味する。白い棒は、本発明によるループバック補正により得られた補正された差動利得エラーを意味する。３０％から６０％の相対湿度は、乾燥剤を用いるＨＤＡの内部湿度に対応して対象にされる（湿度は、ＦＯＳカプトン誘電体のε_Rに影響を与える）。産業環境の指標の−１℃から１３９℃に及ぶプレアンプのダイ温度が図示される。横軸の中間の矢印２８０は、最初のタッチダウン／バックオフ測定が行われる製造工場の環境条件を識別する。白い棒は、ＤＲ＝３Ｇｂｉｔ／秒のデータレート、代表的なｆ₁＝ＤＲ／８及びｆ₂＝３ＤＲ／８、ＯＤに近接して配置されたヘッドを有する、７２００ＲＰＭ、３．５インチドライブのための補正された（例えば、ループバック補正を用いて）結果を示す。ｆ₁、ｆ₂に関連する差動利得エラーの〜６０％の削減は、黒い棒によって強調された未補正の値と比較して達成され、本発明によって補正されたプレアンプが、今後の１Ｔｂ／ｉｎ²の記録システムにおける〜２ｎｍのフライ高測定の許容可能な〜±０．１８ｄＢの差動利得エラーに対応できることを示す。

図１５を参照すると、本発明によるループバック補正を含む２周波数フライ高測定法のプロセス３００を図示するフローチャートが表される。プロセス３００は、タッチダウン／バックオフ測定が工場で既に行われたと推定する。従って、プロセス３００は、ディスクドライブの寿命に亘って周期的に行われるフライ高較正及び制御シーケンスの代表である。プロセス（方法）３００は、一般にドライブの寿命の全体に亘って周期的に行われる。方法３００は、一般にステップ（又は状態）３０２、ステップ（又は状態）３０４、ステップ（又は状態）３０６、ステップ（又は状態）３０８、ステップ（又は状態）３１０、ステップ（又は状態）３１２、及びステップ（又は状態）３１４を備える。方法（又はプロセス）３００は、プレアンプ１０８を用いて実現されるであろう。全ての振幅測定は、一般にデシベル（ｄＢ）で表現される。完全な差動利得補正は明暸性のためにステップ３０８で適用されることとして図示されるが、ループバック補正は各ループバックトライアルの後になされた分離して部分的な補正であるであろう。メモリは、一般に後のアプローチ中で保存される。

ステップ３０２では、プロセス３００が開始する。ステップ３０４では、ヘッドが予め記録されたキャリブレーション領域に復帰され、現在のフライ高（例えば、ｄ’）で発生する２つの（例えば、ｆ₁、ｆ₂）トーンの再生振幅がプレアンプ１０２の出力（例えば、読取チャンネルＡＤＣ１２２の出力で測定された）で測定される。その測定は、Ａ_f1とＡ_f2と指称される（表示される）であろう。ステップ３０６では、ループバックモードが（有効に）設定され、合成ｆ₁、ｆ₂シーケンスが書込データラインに導入される。合成ｆ₁、ｆ₂シーケンスが書込データラインに導入されるとき、ｆ₁、ｆ₂の振幅成分が記録される（例えば、読取チャンネルＡＤＣ１２２の出力で）。記録された振幅はＡ_f1(Loopback)とＡ_f2(Loopback)と指称されるであろう。ステップ３０８では、補正された再生振幅が所定の（例えば、工場セット）基準再生及び基準ループバック値（例えば、Ａ_{f1(Corrected)}＝Ａ_f1−（Ａ_f1(baseline)−Ａ_{f1(Loopback baseline)}）、及びＡ_{f2(Corrected)}＝Ａ_f2−（Ａ_f2(baseline)−Ａ_{f2(Loopback baseline)}））を用いて計算されるであろう。ステップ３１０では、セットポイントｄ_BL：ε＝ｄ_BL−ｄ’に関連するフライ高エラーがウォーレスの方程式を用いて計算されるであろう。ステップ３１２では、εの補正されて基準化されたバージョンがセットポイントｄ_BLにフライ高を管理するためにプレアンプ１０８のヒータドライバ１１４が使用されるであろう。ステップ３１４では、プロセス３００が終了するであろう。しかしながら、必要なときに、プロセス３００は繰り返されるであろう（例えば、複数の繰り返し）。

図１６を参照すると、本発明によるループバック補正を含む２周波数フライ高測定法で用いられる基準パラメータを測定するプロセス４００を図示するフローチャートが表される。プロセス４００は、一般に本発明によるループバック補正を含む２周波数フライ高測定を具体化する装置が、製造されるかテストされる工場で行われる。プロセス４００は、不注意なヘッド−ディスク干渉のフィールドにおける機会を予防するために、工場で試みられる。プロセス４００は、プロセス３００（図１２に関連して上に記述した）の実行に必須である。方法４００は、一般にステップ（又は状態）４０２、ステップ（又は状態）４０４、ステップ（又は状態）４０６、及びステップ（又は状態）４０８を備える。方法（又はプロセス）４００は、プレアンプ１０８を用いて実現されるであろう。

ステップ４０２では、基準パラメータ測定プロセス４００が開始する。ステップ４０４では、公称の環境で、予め記録されたキャリブレーション領域上にヘッドがある状態で、ヘッドが「タッチダウン」アプローチのために調節され、その後、所望の基準／セットポイントフライ高（例えば、ｄ_BL）までバックオフさせられる。所望の基準／セットポイントフライ高では、２つの（例えば、ｆ₁、ｆ₂）トーンの振幅は、プレアンプ１０８の出力（例えば、読取チャンネルＡＤＣ１２２の出力で測定される）で検出され、Ａ_f1（_baseline）及びＡ_f2（_baseline）として永続的に保存される。ステップ４０４では、ループバックモードが直ちに設定され、合成ｆ₁、ｆ₂シーケンスが書込データラインに導入される。合成ｆ₁、ｆ₂シーケンスが書込データラインに導入されるとき、ｆ₁、ｆ₂トーンの振幅がＡ_f1（_{Loopback baseline}）及びＡ_f2（_{Loopback baseline}）として記録され（例えば、読取チャンネルＡＤＣ１２２の出力で）、格納される。ステップ４０８では、プロセス４００が終了する。

図１２及び１３の図によって行われる機能は、従来のメインプロセッサ、デジタルコンピュータ、マイクロプロセッサ、マイクロコントローラ、ＲＩＳＣ（縮小命令型コンピュータ）プロセッサ、ＣＩＳＣ（複雑命令セットコンピュータ）プロセッサ、ＳＩＭＤ（単一命令多重データ）プロセッサ、信号プロセッサ、中央演算処理装置（ＣＰＵ）、算術論理演算装置（ＡＬＵ）、ビデオデジタル信号プロセッサ（ＶＤＳＰ）、及び／又は関連する技術分野における当業者に明らかであろうように本明細書の教示に従ってプログラムされた同種の計算機の１つ以上を用いて実現されるであろう。適切なソフトウェア、ファームウェア、コード、ルーチン、命令、オペコード、マイクロコード、及び／又はプログラムモジュールは、関連する技術分野における当業者に明らかであろうように本明細書に開示される教示に基づいて熟練したプログラマによって容易に用意されるであろう。ソフトウェアは、一般に機械実装のプロセッサの１つ以上によって１つの媒体又はいくつかの媒体から実行される。

本発明は、またＡＳＩＣ（特定用途向け集積回路）、プラットホームＡＳＩＣ、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）、ＰＬＤ（プログラマブルロジックデバイス）、ＣＰＬＤ（コンプレックスプログラマブルロジックデバイス）、シーゲート、ＲＦＩＣ（高周波集積回路）、ＡＳＳＰ（特定用途専用標準品）の用意によって、又は本明細書に記載されるように従来の構成回路の適切なネットワークを相互に接続することによって実現され、それらの修正は技術分野における当業者に容易に明らかであろう。

本発明は、また本発明による１つ以上のプロセス又は方法を行うように機械をプログラムするために用いられる命令を含むコンピュータ製品である記憶媒体又は媒体及び／又は送信媒体又は媒体を含むであろう。コンピュータ製品に包含される命令の機械による実行は、回路素子を取り巻く動作に加えて、入力データを記憶媒体で１つ以上のファイル、及び／又はオーディオ及び／又はビジュアルな描写のような物理オブジェクト又は実体の典型である１つ以上の出力信号に変換するであろう。記憶媒体は、限定されるものではないが、フロッピー（登録商標）ディスク、ハードドライブ、磁気ディスク、光ディスク、ＣＤＲＯＭ、ＤＶＤ、及び光磁気ディスクを含む如何なるタイプのディスク、及びＲＯＭ（読取専用メモリ）、ＲＡＭ（ランダムアクセスメモリ）、ＥＰＲＯＭ（電子的にプログラム可能なＲＯＭ）、ＥＥＰＲＯＭ（電子的に消去可能なＲＯＭ）、ＵＶＰＲＯＭ（紫外線で消去可能なＲＯＭ）、フラッシュメモリ、磁気カード、光カードのような回路、及び／又は電子命令の格納のために適切な如何なるタイプの媒体を含むであろう。

本発明の素子は、１つ以上のデバイス、ユニット、コンポーネント、システム、機械及び／又は装置の一部又は全てを構成するであろう。デバイスは、限定されるものではないが、サーバー、ワークステーション、記憶アレイコントローラ、記憶システム、パーソナルコンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、パームコンピュータ、携帯情報端末、携帯電子デバイス、バッテリ駆動デバイス、セットトップボックス、エンコーダ、デコーダ、トランスコーダ、コンプレッサ、デコンプレッサ、プリプロセッサ、ポストプロセッサ、トランスミッタ、レシーバ、トランシーバ、サイファ回路、携帯電話、デジタルカメラ、ポジショニング及び／又はナビゲーションシステム、医療機器、ヘッドアップ表示装置、無線デバイス、オーディオ録音、記憶及び／又は再生装置、ビデオ録画、記憶及び／又は再生装置、ゲームプラットホーム、周辺装置及び／又はマルチチップモジュールを含むであろう。

関連する技術分野における当業者は、特定用途の基準を満たすための他のタイプのデバイスで、本発明の構成要素が実現されるであろうことを理解するであろう。

本発明は、特にその好適な実施の形態に関して表され説明されたが、本発明の範囲から逸脱することなく、形式と細部の様々な変更なし得るであろうことが当業者によって理解されるであろう。

Claims (19)

1. 装置であって、
   １つ以上の読取ヘッドを介して磁気媒体からデータを読み取るように構成された１つ以上の読取ヘッドセル回路であって、前記データが増幅されたリードバック信号で送信されることを特徴とする読取ヘッドセル回路と、
   １つ以上の書込ヘッドを介して磁気媒体にデータを書き込むように構成された１つ以上の書込ヘッドセル回路と、
   前記１つ以上の読取ヘッドセル回路と前記１つ以上の書込ヘッドセル回路との間に連結されたループバックチャンネルであって、前記ループバックチャンネルは、前記１つ以上の読取ヘッドセル回路に接続されたループバック読取セルと、前記ループバック読取セル及び前記装置の書込パスに接続されたループバックインジェクション及び利得制御回路と、を備えることを特徴とするループバックチャンネルと、
   を備える装置。
2. 前記ループバックインジェクション及び利得制御回路は、
   前記ループバック読取セルに接続された変動振幅電流スイッチと、
   前記変動振幅電流スイッチと前記１つ以上の書込ヘッドセル回路に接続された選択セルと、
   を備えることを特徴とする請求項１に記載の装置。
3. 前記ループバックチャンネルは、前記選択セルと前記１つ以上の書込ヘッドセル回路に接続されたループバック書込セルを更に備えることを特徴とする請求項２に記載の装置。
4. 前記変動振幅電流スイッチは、電流ルーティングロングテールペアを備えることを特徴とする請求項２に記載の装置。
5. 前記ループバックチャンネルは、前記ループバック読取セルのために共通モードグランドを提供し、前記１つ以上の読取ヘッドセル回路に送信される前のループバックセルチャンネルの出力を零調するように構成された演算相互コンダクタンスアンプのペアを更に備えることを特徴とする請求項１に記載の装置。
6. 前記ループバックインジェクションと前記利得制御回路は、相補型バイポーラ折り返しカスコードを備えることを特徴とする請求項１に記載の装置。
7. 装置であって、
   磁気媒体からデータを読み取るように構成された１つ以上の読取回路と、
   磁気媒体にデータを書き込むように構成された１つ以上の書込回路と、
   前記１つ以上の読取回路と前記１つ以上の書込回路との間に連結されたループバックチャンネルであって、前記ループバックチャンネルは、相補型シリコンゲルマニウムＢｉＣＭＯＳプロセスを用いて実現され、前記１つ以上の読取ヘッドセル回路に接続されたループバック読取セルと、前記ループバック読取セル及び前記装置の書込パスに接続されたループバックインジェクション及び利得制御回路と、を備えることを特徴とするループバックチャンネルと、
   を備える装置。
8. 前記ループバックチャンネルは、２周波数フライ高測定のために有効にされ、通常の読取書込動作中に無効にされることを特徴とする請求項１に記載の装置。
9. 前記１つ以上の読取ヘッドセル回路と前記１つ以上の書込ヘッドセル回路は、前記２周波数フライ高測定中に無効にされることを特徴とする請求項８に記載の装置。
10. 磁気記憶媒体の予め記録されたキャリブレーション領域を読み取りながらプレアンプの出力における２つの周波数振幅を測定するステップと、
    前記プレアンプのループバックモードを有効にし、前記プレアンプの書込データラインに合成２周波数シーケンスを導入するステップと、
    前記合成２周波数シーケンスが前記書込データラインに導入されているとき、前記プレアンプの出力における２つの周波数の振幅を記録するステップと、
    （ｉ）予め記録されたキャリブレーション領域を読み取りながら測定された振幅と、（ｉｉ）ループバックモードで記録された振幅と、（ｉｉｉ）所定の基準ループバック値と、を用いて補正された再生振幅を計算するステップと、
    を備える方法。
11. 前記補正された再生振幅とウォーレススペーシングロス方程式とを用いて、所定のセットポイントフライ高に関連するフライ高エラーを計算するステップを更に備えることを特徴とする請求項１０に記載の方法。
12. 前記所定の基準ループバック値は、前記磁気記憶媒体を備えるディスクファイルのメモリに格納されることを特徴とする請求項１０に記載の方法。
13. 前記所定のセットポイントにフライ高を管理するために、ヒータドライバ素子にセットポイントに関連する前記フライ高エラーの補正され基準化されたバージョンを適用するステップを更に備えることを特徴とする請求項１１に記載の方法。
14. 請求項１０のステップを２回以上繰り返すステップを更に備えることを特徴とする請求項１３に記載の方法。
15. 前記所定のループバック基準値は、
    前記磁気記憶媒体の予め記録されたキャリブレーション領域上に読取ヘッドを移動させ、
    タッチダウンにアプローチするように前記ヘッドを制御し、その後、前記所定のセットポイントフライ高に前記ヘッドを後退させ、
    前記所定のセットポイントフライ高で、前記プレアンプの前記出力における２つの周波数の２つの振幅を測定し、前記測定された振幅を永続的に格納し、
    前記プレアンプのループバックモードを有効にし、合成２周波数シーケンスを前記プレアンプの前記書込データラインに導入し、
    前記合成２周波数シーケンスが前記プレアンプの前記書込データラインに導入されているとき、前記プレアンプの前記出力における２つの周波数の振幅を記録し、
    前記記録された振幅を前記所定のループバック基準値として格納することによって工場で決定されることを特徴とする請求項１１に記載の方法。
16. 前記所定の値が公称の環境で測定されることを特徴とする請求項１５に記載の方法。
17. タッチダウンは、トラックフォローイング位置誤差信号に重ね合わされた振動によって、又は補助音響若しくは熱センサによって検出されることを特徴とする請求項１５に記載の方法。
18. 装置であって、
    磁気媒体からデータを読み取るように構成された１つ以上の読取回路と、
    磁気媒体にデータを書き込むように構成された１つ以上の書込回路と、
    前記１つ以上の読取回路と前記１つ以上の書込回路との間に連結されたループバックチャンネルであって、前記ループバックチャンネルは、前記１つ以上の読取回路に接続されたループバック読取セルと、前記ループバック読取セルと前記装置の書込パスに接続されたループバックインジェクション及び利得制御回路と、を備え、前記ループバックインジェクション及び利得制御回路は、相補型バイポーラ折り返しカスコード回路を備えることを特徴とするループバックチャンネルと、
    を備える装置。
19. 磁気媒体からデータを読み取るように構成された１つ以上の読取回路と、
    磁気媒体にデータを書き込むように構成された１つ以上の書込回路と、
    前記１つ以上の読取回路と前記１つ以上の書込回路との間に連結されたループバックチャンネルであって、前記ループバックチャンネルは、前記１つ以上の読取回路に接続されたループバック読取セルと、前記ループバック読取セルのために共通モードグランドを提供し、前記１つ以上の読取回路に送信する前の前記ループバックチャンネルの出力を零調するように構成された演算相互コンダクタンスアンプのペアと、を備えることを特徴とするループバックチャンネルと、
    を備える装置。