JP5046886B2

JP5046886B2 - Semiconductor device

Info

Publication number: JP5046886B2
Application number: JP2007305586A
Authority: JP
Inventors: 寛渡邊; 直毅油谷; 健一大塚; 成久三浦; 陽一郎樽井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-11-27
Filing date: 2007-11-27
Publication date: 2012-10-10
Anticipated expiration: 2027-11-27
Also published as: JP2009130244A

Description

この発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

炭化珪素パワーＭＯＳＦＥＴでは炭化珪素ｎ型半導体基板表面に複数のセルが縦横に配列される。各セルは基板表層部にｐ型ベース層、さらにその内側の表層部にｎ型ソース層を形成し、その上面にはゲート絶縁膜、ゲート電極およびソース電極、裏面にドレイン電極を形成して作成される。ｎ型半導体基板とｎ型ソース層との間のｐ型ベース層表面をチャネル領域といい、その距離をチャネル長と定義する。チャネル領域のうちｎ型半導体基板とｎ型ベース層のｐ型ベース層との境界の長さ(周囲長)が長いほど、またセルピッチが小さいほど単位面積当たりのチャネル抵抗は減少する。ソース電極とｐ型ベース層はｐ型用ソースコンタクト部に電気的に接触し、ソース電極とｎ型ソース層はｎ型用ソースコンタクト部に電気的に接触している。 In the silicon carbide power MOSFET, a plurality of cells are arranged vertically and horizontally on the surface of the silicon carbide n-type semiconductor substrate. Each cell is formed by forming a p-type base layer on the substrate surface layer, an n-type source layer on the inner surface layer, a gate insulating film, a gate electrode and a source electrode on the top surface, and a drain electrode on the back surface. Is done. The surface of the p-type base layer between the n-type semiconductor substrate and the n-type source layer is called a channel region, and the distance is defined as the channel length. In the channel region, the channel resistance per unit area decreases as the boundary length (peripheral length) between the n-type semiconductor substrate and the p-type base layer of the n-type base layer is longer and the cell pitch is smaller. The source electrode and the p-type base layer are in electrical contact with the p-type source contact portion, and the source electrode and the n-type source layer are in electrical contact with the n-type source contact portion.

特許文献１には、Ｓｉ基板を用いて製造されたｎ型ＤＭＯＳ（Ｄｏｕｂｌｅ−ＤｉｆｆｕｓｅｄＭＯＳ）素子において、ｐ型用ソースコンタクト部とｎ型用ソースコンタクト部が分離して配置され、セルコーナー部のｐ型半導体領域にｐ型用ソースコンタクト部を配置した縦型半導体装置が、記載されている。これは、ｐ型ベース層を部分的に接続して１つの連続した領域とし、ソース電極と接続するｐ型ベース層と同一導電型の抜き取り領域を形成することで、寄生トランジスタの動作を抑制し、破壊耐量を向上させる方法として示されている。その他、破壊耐量を向上させる方法として、ｐ型のクランプ領域を形成することにより、破壊的な電圧ブレークダウンの発生を抑制する方法が、特許文献２に示されている。 In Patent Document 1, in an n-type DMOS (Double-Diffused MOS) device manufactured using a Si substrate, a p-type source contact portion and an n-type source contact portion are arranged separately, and a cell corner portion is formed. A vertical semiconductor device in which a p-type source contact portion is arranged in a p-type semiconductor region is described. This is because the p-type base layer is partially connected to form one continuous region, and the extraction region of the same conductivity type as the p-type base layer connected to the source electrode is formed, thereby suppressing the operation of the parasitic transistor. It is shown as a method of improving the breakdown tolerance. In addition, Patent Document 2 discloses a method for suppressing the occurrence of destructive voltage breakdown by forming a p-type clamp region as a method for improving breakdown resistance.

特許文献３，４は、パワーＭＯＳＦＥＴにおけるオン抵抗を小さくする方法を、どちらもＵ字型ゲートＭＯＳＦＥＴについて記載している。特許文献３には、ｐ型用ソースコンタクト部を複数個のセルで共通化し、単位面積当たりのチャネル幅を大きくする方法が示され、特許文献４には、低次のミラー指数を有する面のみでＵ字型ゲート部の側壁を構成する方法が示されている。 Patent Documents 3 and 4 both describe a method for reducing the on-resistance in a power MOSFET for a U-shaped gate MOSFET. Patent Document 3 discloses a method in which a p-type source contact portion is shared by a plurality of cells to increase the channel width per unit area. Patent Document 4 describes only a surface having a low-order Miller index. A method of forming the side wall of the U-shaped gate portion is shown.

特開平５−１０２４８７号公報Japanese Patent Laid-Open No. 5-102487 特開平３−１４２９７２号公報JP-A-3-142972 特開平１１−７４５１１号公報Japanese Patent Laid-Open No. 11-74511 特開平９−２１３９５１号公報JP-A-9-213951

しかしながら、特許文献１に示されているセルコーナー部のｐ型半導体領域にｐ型用ソースコンタクト部を配置した縦型半導体装置では、ｐ型半導体領域を配置しない場合にはチャネルとして機能していたセルコーナー部側のチャネル領域がチャネルとしての機能を消失している。そのため、チャネル領域の周囲長が短くなる結果、チャネル抵抗が増大するという課題がある。また、特許文献３，４に示されているオン抵抗を小さくする方法は、上記課題の解決には繋がらない。 However, in the vertical semiconductor device in which the p-type source contact portion is disposed in the p-type semiconductor region at the cell corner portion disclosed in Patent Document 1, the p-type semiconductor region functions as a channel when the p-type semiconductor region is not disposed. The channel region on the cell corner side has lost its function as a channel. Therefore, there is a problem that the channel resistance increases as a result of a decrease in the perimeter of the channel region. Moreover, the method of making ON resistance small shown by patent document 3, 4 does not lead to the solution of the said subject.

この発明は、上記のような問題点を解決するためになされたものであり、セルコーナー部のｐ型半導体領域にｐ型用ソースコンタクト部を配置した縦型半導体装置において、チャネル抵抗を低減した縦型半導体装置を得ることを目的としている。 The present invention has been made to solve the above-described problems, and in a vertical semiconductor device in which a p-type source contact portion is arranged in a p-type semiconductor region at a cell corner portion, the channel resistance is reduced. The object is to obtain a vertical semiconductor device.

本発明に係る半導体装置は、主面の片側にはドレイン電極を、他方の主面には第１導電型のドリフト層を有する半導体基板、ドリフト層の表層部に行方向と列方向とに離散的に配設された複数の第２導電型のベース層、ベース層の表層部にベース層の外周部から第１の距離離れて内側に配設された第１導電型のソース層、ドリフト層の表層部に配設され、ベース層どうしを対角方向に接続する第２導電型のブリッジ層を備える。また、ブリッジ層の表層部の周縁部にソース層と第２の距離離れて形成された第１導電型の伝導層、伝導層に囲まれた第２導電型のコンタクト層、ソース層とドリフト層間のチャネル領域と、ソース層と伝導層間のチャネル領域とに絶縁膜を介して形成されたゲート電極とを備え、コンタクト層はブリッジ層と連続しており、伝導層はドリフト層と連続して構成される。 In the semiconductor device according to the present invention, a drain electrode is provided on one side of the main surface, a semiconductor substrate having a drift layer of the first conductivity type on the other main surface, and a surface layer portion of the drift layer is discrete in the row direction and the column direction. A plurality of second conductivity type base layers, and a first conductivity type source layer and a drift layer disposed on the surface layer portion of the base layer at a first distance from the outer peripheral portion of the base layer. of arranged in the surface portion, and a bridge layer of a second conductivity type for connecting to copper base layer in a diagonal direction. Further, a first conductive type conductive layer formed at a second distance away from the source layer at the peripheral portion of the surface layer portion of the bridge layer, a second conductive type contact layer surrounded by the conductive layer, the source layer and the drift layer a channel region, and a gate electrode formed on the channel regions via an insulating film of the source layer and the conductive layer, the contact layer is continuous with the bridge layer, conductive layer constituting continuous drift layer Is done.

この発明によれば、ベース層を接続して配設されたブリッジ層の周縁部に第１導電型の伝導層が形成されるため、ｐ型用ソースコンタクト部を配置した縦型半導体装置においても、セルコーナー部側のチャネル領域がチャネルとして機能する。それによりチャネル領域の周囲長が長くなり、従来よりもチャネル抵抗を低減することができる、といった顕著な効果を奏するものである。 According to the present invention, the conductive layer of the first conductivity type is formed at the peripheral portion of the bridge layer disposed by connecting the base layer. Therefore, even in the vertical semiconductor device in which the p-type source contact portion is disposed. The channel region on the cell corner side functions as a channel. As a result, the perimeter of the channel region is lengthened, and the channel resistance can be reduced as compared with the prior art.

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。 Hereinafter, the present invention will be specifically described with reference to the drawings showing embodiments thereof.

（構成）
図１〜図５は、本実施の形態における炭化珪素半導体装置であるＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を示している。図１はその表面パターンを示す平面図、図２，図３は図１の平面図と同位置で異なる層のパターンを示す平面図、図４は図１におけるＡーＡ'断面図、図５は図１におけるＢ−Ｂ'断面図である。図２は図４，図５に示す層Ｃにおけるパターンを示す平面図、図３は図４，図５に示す層Ｄにおけるパターンを示す平面図を示す。なお、図１にソース電極は図示していない。 (Constitution)
1 to 5 show a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) which is a silicon carbide semiconductor device in the present embodiment. 1 is a plan view showing the surface pattern, FIGS. 2 and 3 are plan views showing patterns of different layers at the same position as the plan view of FIG. 1, FIG. 4 is a cross-sectional view taken along line AA ′ in FIG. FIG. 2 is a cross-sectional view taken along line BB ′ in FIG. 1. 2 is a plan view showing a pattern in the layer C shown in FIGS. 4 and 5, and FIG. 3 is a plan view showing a pattern in the layer D shown in FIGS. Note that the source electrode is not shown in FIG.

本実施の形態に係るＭＯＳＦＥＴの構造では、図４に示すように単位セルの辺方向（図１のＡ−Ａ'）においては、半導体基板である炭化珪素基板１が備えられ、炭化珪素基板１は主面側の表層部において高濃度のｎ⁺型ドレイン層１ａを含有する。その主面側に比較的低濃度のｎ^-型ドリフト層（第１導電型のドリフト層）２が形成される。 In the MOSFET structure according to the present embodiment, as shown in FIG. 4, silicon carbide substrate 1, which is a semiconductor substrate, is provided in the side direction of the unit cell (AA ′ in FIG. 1). Contains a high-concentration n ⁺ -type drain layer 1a in the surface layer portion on the main surface side. A relatively low concentration n ⁻ type drift layer (first conductivity type drift layer) 2 is formed on the main surface side.

図２および図４の層Ｃに示すように、ｎ^-型ドリフト層２の主表面側の表層部には行列方向に離散的にｐ型ベース層（第２導電型のベース層）３が配設され、図３および図４の層Ｄに示すように、ｐ型ベース層３の表層部においてｐ型ベース層３の外周部から第１の距離離れて内側に、ｎ⁺型ソース層（第１導電型のソース層）４が配設されている。 As shown in the layer C of FIGS. 2 and 4, p-type base layers (second conductivity type base layers) 3 are discretely arranged in the matrix direction on the surface layer portion on the main surface side of the n ⁻ -type drift layer 2. 3 and 4, an n ⁺ -type source layer (first layer) is formed on the surface layer portion of the p-type base layer 3 at a first distance away from the outer peripheral portion of the p-type base layer 3. 1 conductivity type source layer) 4 is provided.

一方、単位セルの対角方向（図１のＢ−Ｂ'）においては、図２および図５の層Ｃに示すように、各ｐ型ベース層３はｐ型ベース層３と同一の導電型のｐ型ブリッジ層（第２導電型のブリッジ層）１２を介して接続されている。すなわち、ｎ^-型ドリフト層２の表層部にはｐ型ベース層３を接続して配設されたｐ型ブリッジ層１２が形成されている。ｐ型ベース層３は上述のように行列方向に配設され、ｐ型ブリッジ層１２はｐ型ベース層３を対角方向に接続して配設され、図２に示すようにｐ型ベース層３とｐ型ブリッジ層１２は格子状の連続したｐ型半導体領域を形成している。ｐ型ベース層３とｐ型ブリッジ層１２は同じ深さで形成される。 On the other hand, in the diagonal direction of the unit cell (BB ′ in FIG. 1), each p-type base layer 3 has the same conductivity type as the p-type base layer 3 as shown in the layer C of FIGS. The p-type bridge layer (second conductivity type bridge layer) 12 is connected. That is, a p-type bridge layer 12 is formed on the surface layer portion of the n ⁻ -type drift layer 2 so as to be connected to the p-type base layer 3. The p-type base layer 3 is arranged in the matrix direction as described above, and the p-type bridge layer 12 is arranged by connecting the p-type base layer 3 in the diagonal direction, and as shown in FIG. 3 and the p-type bridge layer 12 form a lattice-like continuous p-type semiconductor region. The p-type base layer 3 and the p-type bridge layer 12 are formed with the same depth.

図３および図５の層Ｄに示すように、ｐ型ブリッジ層１２の主表面側の表層部において、ｐ型ブリッジ層１２の周縁部に、ｎ^-型ドリフト層２と同一の導電型であり、ｎ^-型ドリフト層２よりも高い不純物濃度を有するｎ⁺型伝導層（第１伝導型の伝導層）１４が、ｎ⁺型ソース層４と第２の距離離れて形成される。また、ｐ型ブリッジ層１２と同一の導電型であり、ｐ型ブリッジ層１２よりも高い不純物濃度を有するｐ⁺型コンタクト層１３（第２導電型のコンタクト層）が、ｎ⁺型伝導層１４に囲まれて形成される。ｐ⁺型コンタクト層１３はｎ⁺型伝導層１４よりも深くかつｐ型ブリッジ層１２よりも浅く形成され、図３に示すようにｎ⁺型伝導層１４はｎ^-型ドリフト層２と連続して形成される。ｐ⁺型コンタクト層１３とｎ⁺型伝導層１４はそれぞれ部分的にｐ型ブリッジ層１２と接続されている。 As shown in the layer D of FIGS. 3 and 5, in the surface layer portion on the main surface side of the p-type bridge layer 12, the peripheral portion of the p-type bridge layer 12 has the same conductivity type as the n ⁻ -type drift layer 2. , An n ⁺ type conductive layer (first conductive type conductive layer) 14 having an impurity concentration higher than that of the n ⁻ type drift layer 2 is formed apart from the n ⁺ type source layer 4 by a second distance. Further, the p ⁺ type contact layer 13 (second conductivity type contact layer) having the same conductivity type as the p type bridge layer 12 and having an impurity concentration higher than that of the p type bridge layer 12 is an n ⁺ type conductive layer 14. It is surrounded by The p ⁺ -type contact layer 13 is formed deeper than the n ⁺ -type conductive layer 14 and shallower than the p-type bridge layer 12, and the n ⁺ -type conductive layer 14 is continuous with the n ⁻ -type drift layer 2 as shown in FIG. Formed. The p ⁺ type contact layer 13 and the n ⁺ type conductive layer 14 are partially connected to the p type bridge layer 12, respectively.

図３に示すように、ｎ⁺型伝導層１４はｐ型ブリッジ層１２の表層部の周縁部に環状に形成されており、半導体基板内にｎ⁺型伝導層１４とｎ^-型ドリフト層２は格子状の連続したｎ型半導体領域を形成している。ｐ型ベース層３内のｎ⁺型ソース層４とｎ⁺型伝導層１４は分離して配置されており、セルコーナー部１６におけるｎ⁺型伝導層１４はｎ⁺型ソース層４との間にｐ型ベース層３を挟む構成となる。 As shown in FIG. 3, the n ⁺ type conductive layer 14 is formed in an annular shape at the peripheral edge of the surface layer portion of the p type bridge layer 12, and the n ⁺ type conductive layer 14 and the n ⁻ type drift layer 2 are formed in the semiconductor substrate. Forms a lattice-like continuous n-type semiconductor region. n ⁺ -type source layer 4 and the n ⁺ -type conduction layer 14 of p-type base layer 3 are arranged to be separated, while the n ⁺ -type conduction layer 14 in the cell corners 16 of the n ⁺ -type source layer 4 The p-type base layer 3 is sandwiched between the two.

ｐ型ベース層３の表面において、ｎ⁺型ソース層４とｎ^-型ドリフト層２の間、およびｎ⁺型ソース層４とｎ⁺型伝導層１４の間がそれぞれ第１のチャネル領域１７、第２のチャネル領域１８となる。図４、図５に示すように、第１・第２のチャネル領域１７，１８の上にはゲート絶縁膜５を介してゲート電極６が形成され、ゲート電極６の上には層間絶縁膜７が形成されている。 On the surface of the p-type base layer 3, the first channel region 17, between the n ⁺ -type source layer 4 and the n ⁻ -type drift layer 2 and between the n ⁺ -type source layer 4 and the n ⁺ -type conductive layer 14, respectively. This becomes the second channel region 18. As shown in FIGS. 4 and 5, the gate electrode 6 is formed on the first and second channel regions 17 and 18 via the gate insulating film 5, and the interlayer insulating film 7 is formed on the gate electrode 6. Is formed.

図５に示すようにｐ⁺型コンタクト層１３の上にはｐ⁺型ソースコンタクト電極（第２導電型の第２のソースコンタクト電極）１５が形成され、層間絶縁膜７の開口部にてｐ⁺型ソースコンタクト電極１５とソース電極８が接触し、オーミック接続されている。層間絶縁膜７の上に形成されたソース電極８は、層間絶縁膜７の開口部にてｎ⁺型ソース層４の表面に形成されたｎ⁺型ソースコンタクト電極（第１導電型の第１のソースコンタクト電極）９を介してｎ⁺型ソース層４にオーミック接続されている。ドレイン電極１１はｎ⁺型ドレイン層１の他方主面側に形成されている。 As shown in FIG. 5, a p ⁺ type source contact electrode (second conductivity type second source contact electrode) 15 is formed on the p ⁺ type contact layer 13, and p is formed at the opening of the interlayer insulating film 7. ^{The +} type source contact electrode 15 and the source electrode 8 are in contact and are in ohmic contact. The source electrode 8 formed on the interlayer insulating film 7 is an n ⁺ type source contact electrode (first conductivity type first electrode) formed on the surface of the n ⁺ type source layer 4 at the opening of the interlayer insulating film 7. Source contact electrode) 9 and ohmically connected to the n ⁺ -type source layer 4. The drain electrode 11 is formed on the other main surface side of the n ⁺ -type drain layer 1.

（製法）
以下に、本実施の形態に係る半導体装置の製法を製造工程に従って説明する。なお、図６〜１１は図１に示すＡ−Ａ'断面における製造工程順の断面図を示す。また、図１２〜１７は、図６〜１１に対応するＢ−Ｂ'断面における製造工程順の断面図を示す。 (Manufacturing method)
Below, the manufacturing method of the semiconductor device which concerns on this Embodiment is demonstrated according to a manufacturing process. 6 to 11 are sectional views in the order of the manufacturing process in the AA ′ section shown in FIG. Moreover, FIGS. 12-17 shows sectional drawing of the order of a manufacturing process in the BB 'cross section corresponding to FIGS. 6-11.

はじめに、図６，１２に示すように、表層にｎ⁺型ドレイン層１ａを含有する炭化珪素基板１を用意し、ｎ⁺型ドレイン層１ａの表面上に、炭化珪素層である厚さ１０μｍ、ｎ型不純物濃度が１×１０¹⁶／ｃｍ³の炭化珪素であるｎ^-型ドリフト層２をエピタキシャル成長する。 First, as shown in FIG. 6 and 12, providing a silicon carbide substrate 1 containing n ⁺ -type drain layer 1a in the surface layer, on the surface of the n ⁺ -type drain layer 1a, a thickness of 10μm is silicon carbide layer, An n ⁻ type drift layer 2 made of silicon carbide having an n type impurity concentration of 1 × 10 ¹⁶ / cm ³ is epitaxially grown.

次に、ｎ^-型ドリフト層２の主表面上にフォトリソグラフィを用いて第１レジストパターンを形成した状態で、第２導電型の不純物イオンでありｐ型の不純物であるＡｌイオンをｎ^-型ドリフト層２にイオン注入する（第１イオン注入工程）。 Next, in a state where the first resist pattern is formed on the main surface of the n ⁻ type drift layer 2 using photolithography, Al ions that are the second conductivity type impurity ions and the p type impurities are changed to the n ⁻ type. Ions are implanted into the drift layer 2 (first ion implantation step).

このイオン注入により、図６，１２に示すように炭化珪素ｎ^-型ドリフト層２の表面側で第１レジストパターンに覆われていない部分に、ｐ型ベース層３とｐ型ブリッジ層１２を同時に形成する。上面から見ると、図２に示すような格子状に形成される。 By this ion implantation, the p-type base layer 3 and the p-type bridge layer 12 are simultaneously formed on the surface of the silicon carbide n ⁻ -type drift layer 2 that is not covered with the first resist pattern as shown in FIGS. Form. When viewed from above, it is formed in a lattice shape as shown in FIG.

第１イオン注入工程においては、ｎ^-型ドリフト層２の表面から深さ０．８μｍまでＡｌイオンの濃度が２×１０¹⁸個／ｃｍ³で一定（ボックスプロファイル）となるようにＡｌイオンを注入する。イオン注入時の炭化珪素基板１の温度は２５℃とする。 In the first ion implantation step, Al ions are implanted so that the concentration of Al ions is constant at 2 × 10 ¹⁸ ions / cm ³ from the surface of the n ⁻ -type drift layer 2 to a depth of 0.8 μm (box profile). To do. The temperature of silicon carbide substrate 1 at the time of ion implantation is set to 25 ° C.

つづいて、図７，１３に示すように、第１レジストパターンを除去した後、上記の過程で形成された半導体基板の主表面上にフォトリソグラフィを用いて第２レジストパターンを形成した状態で、第１導電型の不純物イオンでありｎ型の不純物となる窒素イオンをｐ型ベース層３、ｐ型ブリッジ層１２にイオン注入する（第２イオン注入工程）。このイオン注入により、ｐ型ベース層３内にｎ⁺型ソース層４と、ｐ型ブリッジ層１２の表層全面にｎ⁺型伝導層１４を形成する。 Subsequently, as shown in FIGS. 7 and 13, after removing the first resist pattern, the second resist pattern is formed on the main surface of the semiconductor substrate formed in the above process using photolithography. Nitrogen ions which are impurity ions of the first conductivity type and are n-type impurities are implanted into the p-type base layer 3 and the p-type bridge layer 12 (second ion implantation step). By this ion implantation, an n ⁺ type source layer 4 in the p type base layer 3 and an n ⁺ type conductive layer 14 are formed on the entire surface of the p type bridge layer 12.

第２イオン注入工程においては、窒素イオンの濃度が、ｎ^-型ドリフト層２の表面から深さ０．３μｍまで３×１０¹⁹個／ｃｍ³で一定（ボックスプロファイルという）となるようにイオンを注入する。イオン注入時の炭化珪素基板１の温度は２５℃とする。 In the second ion implantation step, ions are ionized so that the concentration of nitrogen ions is constant at 3 × 10 ¹⁹ ions / cm ³ from the surface of the n ⁻ -type drift layer 2 to a depth of 0.3 μm (referred to as a box profile). inject. The temperature of silicon carbide substrate 1 at the time of ion implantation is set to 25 ° C.

つづいて、図８，１４に示したように第２レジストパターンを除去した後、上記の過程で形成された半導体基板の主表面上に酸化膜パターンを形成した状態で、第１導電型の不純物イオンでありｐ型の不純物となるＡｌイオンをｐ型ブリッジ層１２にイオン注入する。（第３イオン注入工程）。このイオン注入により、図１４に示すように、ｎ⁺型伝導層１４を貫通してｐ型ブリッジ層１２に達し接続する、ｐ⁺型コンタクト層１３を形成する。 Next, as shown in FIGS. 8 and 14, after removing the second resist pattern, an oxide film pattern is formed on the main surface of the semiconductor substrate formed in the above process, and the first conductivity type impurity is formed. Al ions which are ions and become p-type impurities are ion-implanted into the p-type bridge layer 12. (Third ion implantation step). By this ion implantation, as shown in FIG. 14, a p ⁺ -type contact layer 13 that penetrates the n ⁺ -type conductive layer 14 and reaches and connects to the p-type bridge layer 12 is formed.

第３イオン注入工程においては、Ａｌイオンの濃度が、ｎ^-型ドリフト層２の表面から深さ０．４μｍまで３×１０²⁰個／ｃｍ³で一定（ボックスプロファイルという）となるようにイオンを注入する。このイオン注入時の炭化珪素基板１の温度は５００℃とする。 In the third ion implantation step, ions are implanted so that the concentration of Al ions is constant at 3 × 10 ²⁰ ions / cm ³ from the surface of the n ⁻ -type drift layer 2 to a depth of 0.4 μm (referred to as a box profile). inject. The temperature of silicon carbide substrate 1 during this ion implantation is set to 500 ° C.

つづいて、活性化アニール工程が行われる。酸化膜パターンを除去した後、ｎ^-型ドリフト層２などの炭化珪素膜表面にカーボン保護層（図示せず）を形成し、第１イオン注入工程、第２イオン注入工程および第３イオン注入工程で注入された不純物イオンを活性化するために、アルゴン（Ａｒ）ガス雰囲気中で、１７００℃、１０分間の熱処理（活性化アニール）を行う。活性化アニール後にカーボン保護層を除去する（活性化アニール工程、図示せず）。 Subsequently, an activation annealing step is performed. After removing the oxide film pattern, a carbon protective layer (not shown) is formed on the surface of the silicon carbide film such as the n ⁻ -type drift layer 2, and the first ion implantation step, the second ion implantation step, and the third ion implantation step. In order to activate the impurity ions implanted in step 1, heat treatment (activation annealing) is performed at 1700 ° C. for 10 minutes in an argon (Ar) gas atmosphere. After the activation annealing, the carbon protective layer is removed (activation annealing step, not shown).

ここで、図８，１４に示した第３イオン注入工程後の断面図において、第１イオン注入工程によりＡｌイオンがイオン注入されたｐ型ベース層３とｐ型ブリッジ層１２のうち、第２イオン注入工程により形成されたｎ⁺型ソース層４とｎ⁺型伝導層１４には、第１イオン注入工程で注入されたｐ型の不純物となるＡｌイオンと逆の導電型を与えるｎ型の不純物である窒素イオンが第２イオン注入工程で注入される。第２イオン注入工程で注入されるイオンの体積密度が第１イオン注入工程で注入されるイオンの体積密度より多いため、ｎ⁺型ソース層４およびｎ⁺型伝導層１４の導電型は活性化アニール工程の後にｎ型となる。 Here, in the cross-sectional view after the third ion implantation step shown in FIGS. 8 and 14, the second of the p-type base layer 3 and the p-type bridge layer 12 into which Al ions are implanted by the first ion implantation step. The n ⁺ -type source layer 4 and the n ⁺ -type conductive layer 14 formed by the ion implantation process have n-type conductivity that provides a conductivity type opposite to that of the Al ions that are p-type impurities implanted in the first ion implantation process. Impurity nitrogen ions are implanted in the second ion implantation step. Since the volume density of ions implanted in the second ion implantation process is larger than the volume density of ions implanted in the first ion implantation process, the conductivity types of the n ⁺ type source layer 4 and the n ⁺ type conductive layer 14 are activated. It becomes n-type after the annealing step.

ｎ⁺型伝導層１４のうち、第３イオン注入工程により形成されたｐ⁺型コンタクト層１３は、第２イオン注入工程で注入されたｎ型の不純物となる窒素イオンと逆の導電型を与えるｐ型の不純物であるＡｌイオンが第３イオン注入工程で注入される。第３イオン注入工程で注入されるイオンの体積密度が第２イオン注入工程で注入されるイオンの体積密度より多いため、ｎ⁺型伝導層１４内のｐ⁺型コンタクト層１３の導電型は活性化アニール工程の後にｐ型となる。 Of the n ⁺ -type conductive layer 14, the p ⁺ -type contact layer 13 formed by the third ion implantation step provides a conductivity type opposite to that of the nitrogen ions that become the n-type impurity implanted in the second ion implantation step. Al ions, which are p-type impurities, are implanted in the third ion implantation step. Since the volume density of ions implanted in the third ion implantation step is higher than the volume density of ions implanted in the second ion implantation step, the conductivity type of the p ⁺ type contact layer 13 in the n ⁺ type conductive layer 14 is active. It becomes p-type after the annealing step.

ｐ型ベース層３とｐ型ブリッジ層１２のうち、ｎ⁺型ソース層４、ｎ⁺型伝導層１４以外の領域は、第１イオン注入工程で注入されるイオンの体積密度がｎ^-型ドリフト層２のｎ型不純物の体積密度よりも多いため、活性化アニール工程の後にｐ型の導電型になる。 Of the p-type base layer 3 and the p-type bridge layer 12, regions other than the n ⁺ -type source layer 4 and the n ⁺ -type conductive layer 14 have an n ⁻ -type drift in the volume density of ions implanted in the first ion implantation process. Since the volume density of the n-type impurity of the layer 2 is higher than that of the layer 2, it becomes a p-type conductivity type after the activation annealing step.

次に、図９，１５に示すように、ｎ^-型ドリフト層２の表面を熱酸化して所望の厚みのゲート絶縁膜５を形成した後、ゲート絶縁膜５の上に導電性を付与した多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６を形成する（ゲート形成工程）。 Next, as shown in FIGS. 9 and 15, after the surface of the n ⁻ -type drift layer 2 is thermally oxidized to form a gate insulating film 5 having a desired thickness, conductivity is imparted on the gate insulating film 5. A polycrystalline silicon film is formed by a low pressure CVD method and patterned to form a gate electrode 6 (gate forming step).

その後、図１０，１６に示すように、ゲート電極６およびゲート絶縁膜５の上に酸化珪素からなる層間絶縁膜７を形成後、層間絶縁膜７およびゲート絶縁膜５に開口し、ｐ⁺型コンタクト層１３の上にｐ型ソースコンタクト層を堆積し、これを熱処理することによってｐ型ソースコンタクト電極１５を形成する。また、開口部のｎ⁺型ソース層４の上にはｎ型ソースコンタクト層を堆積し、これを熱処理することによってｎ型ソースコンタクト電極９を形成する。 Thereafter, as shown in FIG. 10, 16, after forming an interlayer insulating film 7 made of silicon oxide on the gate electrode 6 and the gate insulating film 5, an opening in the interlayer insulating film 7 and the gate insulating film 5, p ⁺ -type A p-type source contact electrode 15 is formed by depositing a p-type source contact layer on the contact layer 13 and heat-treating it. In addition, an n-type source contact layer is deposited on the n ⁺ -type source layer 4 in the opening, and an n-type source contact electrode 9 is formed by heat treatment.

ｐ型ソースコンタクト電極１５としては、例えばＡｌ合金を用いる。ｎ型ソースコンタクト電極９としては例えばＮｉ合金を用いる。このように、ｐ型ソースコンタクト電極材料とｎ型ソースコンタクト電極材料を変えることによって、ｎ⁺型ソース層４およびｐ⁺型コンタクト層１３それぞれにおいて、低いコンタクト抵抗が得られる最適な材料を選択することができる。 As the p-type source contact electrode 15, for example, an Al alloy is used. For example, a Ni alloy is used as the n-type source contact electrode 9. In this way, by changing the p-type source contact electrode material and the n-type source contact electrode material, an optimum material that can obtain a low contact resistance in each of the n ⁺ -type source layer 4 and the p ⁺ -type contact layer 13 is selected. be able to.

本実施の形態におけるｐ型ソースコンタクト電極１５は、ｐ⁺型コンタクト層１３上に形成されｐ⁺型コンタクト層１３に対してオーミック接合となる。ｎ⁺型伝導層１４におけるｎ型イオンの注入量が少なく、ｎ^-型ドリフト層２と同程度以下のイオン注入量で、ｐ型ブリッジ層１２のｐ型イオン注入量よりも大きい場合は、ｐ型ソースコンタクト電極１５はｎ⁺型伝導層１４と接触しても良い。この場合、ｐ型ソースコンタクト電極１５はｎ⁺型伝導層１４に対してショットキー接合を形成する。ただし、ｐ型ブリッジ層１２は耐圧確保の点からｐ型ベース層３と同程度の厚さとイオン注入量が必要である。そのため、ｐ型ブリッジ層１２の表層近傍のみｐ型イオン注入量を減らしｎ型イオンの注入量の少ないｎ⁺型伝導層１４を形成することにより、耐圧を確保してｎ型伝導層１４とｐ型ソースコンタクト電極１５との接続をショットキー接続にすることが可能である。 P-type source contact electrode 15 in the present embodiment, the ohmic junction with is formed on the p ⁺ -type contact layer 13 p ⁺ -type contact layer 13. When the amount of n-type ions implanted into the n ⁺ -type conductive layer 14 is small, the ion implantation amount is about the same as or less than that of the n ⁻ -type drift layer 2 and is larger than the p-type ion implanted amount of the p-type bridge layer 12, p The type source contact electrode 15 may be in contact with the n ⁺ type conductive layer 14. In this case, the p-type source contact electrode 15 forms a Schottky junction with the n ⁺ -type conductive layer 14. However, the p-type bridge layer 12 needs to have the same thickness and ion implantation amount as the p-type base layer 3 from the viewpoint of ensuring a breakdown voltage. Therefore, by reducing the p-type ion implantation amount only in the vicinity of the surface layer of the p-type bridge layer 12 and forming the n ⁺ -type conductive layer 14 with a small n-type ion implantation amount, a breakdown voltage is ensured and the n-type conductive layer 14 and the p-type bridge layer 12 are formed. The connection with the type source contact electrode 15 can be a Schottky connection.

ｐ型ソースコンタクト電極１５をｎ⁺型伝導層１４と接触させることが可能であれば、ｐ型ソースコンタクト電極１５とｐ⁺型コンタクト層１３との間の重ね合わせ誤差を見込んで、ｐ⁺型コンタクト層の面積を大きくする必要がなく、炭素珪素の表面側のｐ⁺型コンタクト層１３の面積を小さくできるので、セルピッチを縮小することが可能である。 The p-type source contact electrode 15 n ⁺ -type conduction layer 14 and if it is possible to contact, in anticipation of the overlay error between the p-type source contact electrode 15 and the p ⁺ -type contact layer 13, p ⁺ -type It is not necessary to increase the area of the contact layer, and the area of the p ⁺ -type contact layer 13 on the surface side of the carbon silicon can be reduced, so that the cell pitch can be reduced.

続いて、図１１，１７に示すようにｐ型ソースコンタクト電極１５とｎ型ソースコンタクト電極９上にソース電極８および図示しない内部配線を形成する。最後に、窒化珪素基板１の裏面側にドレイン電極(例えばＮｉ合金)１１を形成する（裏面電極形成工程）。 Subsequently, as shown in FIGS. 11 and 17, the source electrode 8 and an internal wiring (not shown) are formed on the p-type source contact electrode 15 and the n-type source contact electrode 9. Finally, a drain electrode (for example, Ni alloy) 11 is formed on the back surface side of the silicon nitride substrate 1 (back electrode forming step).

上記構造により、複数個の単位セル間において、各ｐ型ベース層３はｐ型ベース層３と同一の伝導型のｐ型ブリッジ層１２を介して接続され、ｐ型ベース層３とｐ型ブリッジ層１２は格子状の連続したｐ型半導体領域を形成する。複数個の単位セル間において、ｎ⁺型伝導層１４とｎ^-型ドリフト層２は格子状の連続したｎ型半導体領域を形成する。 With the above structure, each p-type base layer 3 is connected between the plurality of unit cells via the p-type bridge layer 12 having the same conductivity type as the p-type base layer 3, and the p-type base layer 3 and the p-type bridge are connected. Layer 12 forms a lattice-like continuous p-type semiconductor region. Between the plurality of unit cells, the n ⁺ type conductive layer 14 and the n ⁻ type drift layer 2 form a continuous n-type semiconductor region in a lattice shape.

ｎ^-型ドリフト層２の主表面側にはｐ型ベース３層と同一の伝導型のｐ⁺型コンタクト層１３がｎ⁺型ソース層４と同一の伝導型のｎ⁺型伝導層１４を貫通して形成され、ｐ⁺型コンタクト層１３とｎ⁺型伝導層１４はそれぞれ部分的にｐ型ブリッジ層１２と接続される。このｎ⁺伝導層１４はｐ型ベース層３内のｎ⁺型ソース層４と分離して配置される。 n ^- type on the main surface side of the drift layer 2 through the n ⁺ -type conduction layer 14 of the same conductivity type and the p ⁺ -type contact layer 13 of the same conductivity type and p-type base 3 layer n ⁺ -type source layer 4 The p ⁺ -type contact layer 13 and the n ⁺ -type conductive layer 14 are partially connected to the p-type bridge layer 12 respectively. The n ⁺ conductive layer 14 is arranged separately from the n ⁺ type source layer 4 in the p type base layer 3.

図１１，１７は本実施の形態において製造される炭化珪素半導体装置の断面図である。ｐ型ベース層３内において、ｎ⁺型ソース層４とｎ^-型ドリフト層２との間の領域を第１のチャネル領域１７、ｎ⁺型ソース層４とｎ⁺型伝導層１４との間の領域を第２のチャネル領域１８と呼ぶ。ｎ⁺型ソース層４とｎ^-型ドリフト層２との間で第１のチャネル領域１７を挟む第１の距離とｎ⁺型ソース層４とｎ⁺型伝導層１４との間で第２のチャネル領域１８を挟む第２の距離はそれぞれチャネル長に相当する。第１の距離と第２の距離はほぼ等しいことが望ましい。しかしながら、例えば、第１の距離に対して第２の距離の増大による第２のチャネル領域１８のチャネル抵抗の増加又は第２の距離の減少による第２のチャネル領域１８を介したソース電極８とドレイン電極１１との間のリーク電流の増大を抑制するためには、第２の距離と第１の距離の差は第１の距離に対して−２０％から＋２０％の範囲内であれば良い。また、第２のチャネル領域１８の抵抗やリーク電流の増大による素子の発熱を抑制するには第２の距離と第１の距離の差は第１の距離に対して−５０％から＋５０％の範囲内であれば良い。チャネル領域のうちｎ^-型ドリフト層２とｐ型ベース層３との境界の長さと、ｎ⁺型伝導層１４とｐ型ベース層３との境界の長さを合わせた境界の長さ (周囲長)がチャネルの周囲長である。 11 and 17 are cross-sectional views of the silicon carbide semiconductor device manufactured in the present embodiment. In the p-type base layer 3, a region between the n ⁺ -type source layer 4 and the n ⁻ -type drift layer 2 is defined between the first channel region 17 and the n ⁺ -type source layer 4 and the n ⁺ -type conductive layer 14. This region is referred to as a second channel region 18. A first distance sandwiching the first channel region 17 between the n ⁺ type source layer 4 and the n ⁻ type drift layer 2 and a second distance between the n ⁺ type source layer 4 and the n ⁺ type conductive layer 14. Each of the second distances sandwiching the channel region 18 corresponds to the channel length. It is desirable that the first distance and the second distance are substantially equal. However, for example, the source electrode 8 via the second channel region 18 is increased by increasing the channel resistance of the second channel region 18 by increasing the second distance or by decreasing the second distance with respect to the first distance. In order to suppress an increase in leakage current with the drain electrode 11, the difference between the second distance and the first distance may be within a range of −20% to + 20% with respect to the first distance. . Further, in order to suppress the heat generation of the element due to the increase in resistance and leakage current of the second channel region 18, the difference between the second distance and the first distance is −50% to + 50% with respect to the first distance. It may be within the range. In the channel region, the boundary length (periphery of the boundary length between the n ⁻ -type drift layer 2 and the p-type base layer 3 and the boundary length between the n ⁺ -type conductive layer 14 and the p-type base layer 3) Is the perimeter of the channel.

この様にして図１１，１７に示す炭化珪素半導体装置である炭化珪素ＭＯＳＦＥＴが製造される。 In this manner, silicon carbide MOSFET which is the silicon carbide semiconductor device shown in FIGS. 11 and 17 is manufactured.

（効果）
次に、本実施の形態の効果を説明する。 (effect)
Next, the effect of this embodiment will be described.

本構造において、図４，５に示す層Ｃにおいては、図２に示すように炭化珪素基板１の主表面側のｎ^-型ドリフト層２はｐ型ベース層３とｐ型ブリッジ層１２で分離されている。しかし、図４，５に示す層Ｄにおいては、図３に示すようにｐ型ブリッジ層１２の表面に形成されたｎ⁺型伝導層１４が、セルコーナー部１６においてｎ⁺型ソース層４との間にｐ型ベース層３を挟む形で構成され、ｎ^-型ドリフト層２はｎ⁺型伝導層１４を介して互いに接続されている。そのため、単位セル内のチャネル領域のセルコーナー部１６がチャネルとして機能する。その結果、ｎ⁺型伝導層１４がない場合と比べてセル内のチャネル部の周囲長が増大することになり、チャネル抵抗を低減することが可能である。 In this structure, in the layer C shown in FIGS. 4 and 5, the n ⁻ -type drift layer 2 on the main surface side of the silicon carbide substrate 1 is separated by the p-type base layer 3 and the p-type bridge layer 12 as shown in FIG. Has been. However, in the layer D shown in FIGS. 4 and 5, the n ⁺ type conductive layer 14 formed on the surface of the p type bridge layer 12 as shown in FIG. 3 is connected to the n ⁺ type source layer 4 in the cell corner portion 16. The n ⁻ type drift layer 2 is connected to each other through an n ⁺ type conductive layer 14. Therefore, the cell corner portion 16 of the channel region in the unit cell functions as a channel. As a result, the perimeter of the channel portion in the cell is increased as compared with the case where the n ⁺ type conductive layer 14 is not provided, and the channel resistance can be reduced.

また、チャネルのコーナー部に接して形成されたｎ⁺型伝導層１４を介してｎ^-型ドリフト層２が部分的に電気的に接続された連続した領域を形成していることから、チャネルのコーナー部からｎ⁺型伝導層１４を介してｎ^-型ドリフト層２へ低抵抗で電流を流すことができる。 In addition, since the n ⁻ type drift layer 2 is partially electrically connected via the n ⁺ type conductive layer 14 formed in contact with the corner portion of the channel, A current can flow from the corner portion to the n ⁻ type drift layer 2 through the n ⁺ type conductive layer 14 with low resistance.

また、ｎ⁺型伝導層１４の抵抗はｎ^-ドリフト層２の抵抗よりも小さいので、ｎ^-ドリフト層２内にｎ⁺型伝導層１４を導入することによって、ｎ^-ドリフト層２全体の抵抗を下げることが可能となる。 The resistance of the n ⁺ -type conduction layer 14 the n ^- is smaller than the resistance drift layer 2, n ^- by introducing the n ⁺ -type conduction layer 14 into the drift layer 2, n ^- drift layer 2 total resistance Can be lowered.

また、ｎ⁺型ソース層４とｐ⁺型コンタクト層１３に対してともに低抵抗なオーミック電極を同一材料で形成することは困難であるが、本実施の形態ではｎ型ソースコンタクト電極９とｐ型ソースコンタクト電極１５に対して異なる電極材料を選択できるので、ｎ⁺型ソース層４とｐ⁺型コンタクト層１３それぞれに対して低抵抗となるオーミック電極を利用できる。 In addition, although it is difficult to form an ohmic electrode having a low resistance for the n ⁺ type source layer 4 and the p ⁺ type contact layer 13 with the same material, in this embodiment, the n type source contact electrode 9 and the p ⁺ type contact layer 13 are formed. Since different electrode materials can be selected for the type source contact electrode 15, ohmic electrodes having low resistance for the n ⁺ type source layer 4 and the p ⁺ type contact layer 13 can be used.

なお、本実施の形態ではｎ⁺型伝導層１４を貫通させてｐ⁺型コンタクト層１３を形成したが、ｐ型ブリッジ層１２の表層部に選択的にｐ⁺型コンタクト層１３を形成し、ｐ⁺型コンタクト層１３とは別にｐ⁺型コンタクト層１３を有しない周囲の表層部に選択的にｎ⁺型伝導層１４を形成しても良い。ｐ⁺型コンタクト層１３を形成するイオン注入ではイオン注入部のアモルファス化を抑制するため、炭化珪素基板１の温度を５００℃に設定していた。 In this embodiment, the p ⁺ -type contact layer 13 is formed by penetrating the n ⁺ -type conductive layer 14. However, the p ⁺ -type contact layer 13 is selectively formed on the surface layer portion of the p-type bridge layer 12. In addition to the p ⁺ -type contact layer 13, the n ⁺ -type conductive layer 14 may be selectively formed in the surrounding surface layer portion that does not have the p ⁺ -type contact layer 13. In the ion implantation for forming the p ⁺ -type contact layer 13, the temperature of the silicon carbide substrate 1 has been set to 500 ° C. in order to suppress the amorphization of the ion implanted portion.

ｐ⁺型コンタクト層１３の周囲にｎ⁺型伝導層１４を配置した場合には、ｐ⁺型コンタクト層１３内のｎ型イオンが減るため、ｐ⁺型コンタクト層１３を形成する際にｐ型イオンのイオン注入量を減らすことができる。この結果、イオン注入部のアモルファス化が抑制されるため、注入する際の基板温度を下げることが可能となる。 in the case of arranging the n ⁺ -type conduction layer 14 around the p ⁺ -type contact layer 13, the n-type ions in the p ⁺ -type contact layer 13 is reduced, p-type when forming the p ⁺ -type contact layer 13 The amount of ion implantation of ions can be reduced. As a result, since the amorphization of the ion implantation part is suppressed, the substrate temperature at the time of implantation can be lowered.

また、ｐ⁺型コンタクト層１３の代わりにｐ型ブリッジ層１２を用いると、ｐ⁺型コンタクト層１３のイオン注入工程を削減することができる。このとき、ソース電極８はｎ⁺型ソース層４およびｐ型ブリッジ層１２と接続される。 Moreover, the use of p-type bridge layer 12 in place of the p ⁺ -type contact layer 13, it is possible to reduce the ion implantation process of the p ⁺ -type contact layer 13. At this time, the source electrode 8 is connected to the n ⁺ -type source layer 4 and the p-type bridge layer 12.

また、ｎ⁺型伝導層１４はｎ^-型ドリフト層２電気的に接続できる範囲で、ｎ⁺型伝導層１４形成時のイオン注入量を変えても良い。 Further, the n ⁺ -type conduction layer 14 is n ^- -type drift layer in the range 2 can be electrically connected, may be varied ion implantation amount at the time n ⁺ -type conduction layer 14 is formed.

ｐ型ブリッジ層１２の表面側のｐ型イオン注入量がｎ^-型ドリフト層２のｎ型イオン注入量よりも少ない場合、ｎ^-型ドリフト層２をｎ⁺型伝導層１４の代わりに用いても良い。この場合、ｎ⁺型伝導層１４と酸化膜界面での逆方向電界強度を低減できるため、絶縁破壊耐圧の電圧値を高くすることができるという効果がある。ｎ^-型ドリフト層２をｎ⁺型伝導層１４の代わりに用いる場合では、ｐ型ブリッジ層１２のｐ型イオンの体積密度をｎ^-型ドリフト層２の主表面側で減少させ、ｐ型ブリッジ層１２表層部の周縁部をｎ^-型ドリフト層２のまま残すことによって、ｎ^-型ドリフト層２の表層部内部にｐ型ブリッジ層１２を形成しても良い。このとき、残されたｎ^-型ドリフト層２の表面部分がｎ⁺型伝導層１４の代わりとなる。 p-type ion implantation amount of the surface side of the p-type bridge layer 12 the n ^- is less than the n-type ion implantation of type drift layer 2, n ^- with type drift layer 2 instead of the n ⁺ -type conduction layer 14 Also good. In this case, since the reverse electric field strength at the interface between the n ⁺ type conductive layer 14 and the oxide film can be reduced, the voltage value of the breakdown voltage can be increased. In the case where the n ⁻ type drift layer 2 is used instead of the n ⁺ type conductive layer 14, the volume density of p type ions in the p type bridge layer 12 is reduced on the main surface side of the n ⁻ type drift layer 2, and the p type bridge is formed. The p-type bridge layer 12 may be formed inside the surface layer portion of the n ⁻ type drift layer 2 by leaving the peripheral portion of the surface layer portion of the layer 12 as the n ⁻ type drift layer 2. At this time, the remaining surface portion of the n ⁻ type drift layer 2 replaces the n ⁺ type conductive layer 14.

ｎ⁺型伝導層１４のｎ型イオン注入量を減らすことで、ｎ⁺型伝導層１４がｐ型ソースコンタクト電極１５と接触した場合に、ｎ⁺型伝導層１４とｐ型ソースコンタクト電極１５の間の電気接続をオーミック接続からショットキー接続にすることができる。 By reducing the n-type ion implantation of n ⁺ -type conduction layer 14, when the n ⁺ -type conduction layer 14 is in contact with the p-type source contact electrode 15, n ⁺ -type conduction layer 14 and the p-type source contact electrode 15 The electrical connection between them can be changed from ohmic connection to Schottky connection.

この場合、ｐ型ソースコンタクト電極１５がｎ⁺型伝導層１４と接触していても、ｎ⁺型伝導層１４を介してｎ^-型ドリフト層２へのリーク電流は生じない。ｐ型ソースコンタクト電極１５がｎ⁺型伝導層１４と接触するとリーク電流が流れる場合には、ｐ型ソースコンタクト電極１５はｎ⁺型伝導層１４にリーク電流が流れないようにｐ⁺型コンタクト層１３の領域内のみに形成する必要がある。そのため、ｐ型ソースコンタクト電極１５とｐ⁺型コンタクト層１３との間の重ね合わせ誤差を見込んで、ｐ⁺型コンタクト層の面積を大きくする必要がある。ｎ⁺型伝導層１４とｐ型ソースコンタクト電極１５がショットキー接続を形成する場合には、重ね合わせ誤差を生じてもｎ⁺型伝導層１４にリーク電流が流れないため、重ね合わせ誤差を見込んでｐ⁺型コンタクト層１３の面積を大きくする必要がない。その結果、炭素珪素の表面側のｐ⁺型コンタクト層１３の面積を小さくできるので、セルピッチを縮小することができる。 In this case, even when p-type source contact electrode 15 is in contact with the n ⁺ -type conduction layer 14, via the n ⁺ -type conduction layer 14 n ^- leakage current to the type drift layer 2 does not occur. If the leakage current flows through the p-type source contact electrode 15 is in contact with the n ⁺ -type conduction layer 14, p ⁺ -type contact layer so that the leakage current does not flow through the p-type source contact electrode 15 is n ⁺ -type conduction layer 14 It is necessary to form it only in 13 regions. Therefore, it is necessary to increase the area of the p ⁺ -type contact layer in view of an overlay error between the p-type source contact electrode 15 and the p ⁺ -type contact layer 13. When the n ⁺ -type conductive layer 14 and the p-type source contact electrode 15 form a Schottky connection, a leakage current does not flow through the n ⁺ -type conductive layer 14 even if an overlay error occurs. Therefore, it is not necessary to increase the area of the p ⁺ -type contact layer 13. As a result, since the area of the p ⁺ -type contact layer 13 on the surface side of the carbon silicon can be reduced, the cell pitch can be reduced.

本発明に係る炭化珪素半導体素子を示す平面図である。It is a top view which shows the silicon carbide semiconductor element which concerns on this invention. 本発明に係る炭化珪素半導体素子を示す平面図である。It is a top view which shows the silicon carbide semiconductor element which concerns on this invention. 本発明に係る炭化珪素半導体素子を示す平面図である。It is a top view which shows the silicon carbide semiconductor element which concerns on this invention. 本発明に係る炭化珪素半導体素子を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor element which concerns on this invention. 本発明に係る炭化珪素半導体素子を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor element which concerns on this invention. 本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor element for every manufacturing process which concerns on this invention. 本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor element for every manufacturing process which concerns on this invention. 本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor element for every manufacturing process which concerns on this invention. 本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor element for every manufacturing process which concerns on this invention. 本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor element for every manufacturing process which concerns on this invention. 本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor element for every manufacturing process which concerns on this invention. 本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor element for every manufacturing process which concerns on this invention. 本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor element for every manufacturing process which concerns on this invention. 本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor element for every manufacturing process which concerns on this invention. 本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor element for every manufacturing process which concerns on this invention. 本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor element for every manufacturing process which concerns on this invention. 本発明に係る製造工程ごとの炭化珪素半導体素子を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor element for every manufacturing process which concerns on this invention.

Explanation of symbols

１炭化珪素基板、１ａｎ⁺型ドレイン層、２ｎ^-型ドリフト層、３ｐ型ベース層、４ｎ⁺型ソース層、５ゲート絶縁膜、６ゲート電極、７層間絶縁膜、８ソース電極、９ｎ型ソースコンタクト電極、１１ドレイン電極、１２ｐ型ブリッジ層、１３ｐ⁺型コンタクト層、１４ｎ⁺型伝導層、１５ｐ型ソースコンタクト電極、１６セルコーナー部、１７第１のチャネル領域、１８第２のチャネル領域。 1 silicon carbide substrate, 1a n ⁺ type drain layer, 2 n ⁻ type drift layer, 3 p type base layer, 4 n ⁺ type source layer, 5 gate insulating film, 6 gate electrode, 7 interlayer insulating film, 8 source electrode, 9 n-type source contact electrode, 11 drain electrode, 12 p-type bridge layer, 13 p ⁺ -type contact layer, 14 n ⁺ -type conductive layer, 15 p-type source contact electrode, 16 cell corner, 17 first channel region, 18 Second channel region.

Claims

A semiconductor substrate having a drain electrode on one side of the main surface and a drift layer of the first conductivity type on the other main surface;
A plurality of second conductivity type base layers discretely disposed in a row direction and a column direction on a surface layer portion of the drift layer;
A source layer of a first conductivity type disposed on a surface layer portion of the base layer at a first distance away from an outer peripheral portion of the base layer;
Disposed in a surface portion of the drift layer, a second conductivity type bridge layer for connecting to what the base layer in a diagonal direction,
A conductive layer of a first conductivity type formed at a peripheral edge of a surface layer portion of the bridge layer and spaced apart from the source layer by a second distance;
A second conductivity type contact layer surrounded by the conductive layer;
Comprising a channel region of the drift layers and the source layer, and a gate electrode formed through an insulating film on the channel region of the conductive layers and the source layer,
The contact layer is continuous with the bridge layer, and the conductive layer is continuous with the drift layer.

The semiconductor device according to claim 1, wherein the contact layer is formed deeper than the conductive layer and shallower than the bridge layer.

The semiconductor device according to claim 1, wherein the conductive layer has a higher impurity concentration than the drift layer.

The semiconductor device according to claim 1, wherein the base layer and the bridge layer have the same depth.