JP5042484B2 - 受信機におけるビット誤りを最小限に抑えるように通信システムや通信方法で使用する選択的スクランブラ - Google Patents

Description

本発明は、通信システムに関し、より詳細には、伝送経路を介して送信されるデータ・ストリーム内のビット・シーケンスの論理値をランダム化することができる、送信機内部のスクランブラ回路に関する。スクランブラ回路は、ビット・フレームのペイロード・セクションだけ選択的にスクランブルをかけて、データ・ストリーム内で低周波数ジッタを最小限に抑え、ペイロードだけのスクランブルの後に、エンコーダを使用して、フレームのすべてのセクションを符号化して、データ・ストリーム内のＤＣアキュムレーション（つまりベースライン・ワンダ(baseline wander））などの、ジッタのその他の原因を最小限に抑えることができる。

以下の説明と例は、このセクションに含まれることにより、先行技術である、または慣例的であるとは認められない。

通信システムは、一般に、伝送経路によって互いに接続された少なくとも２つのノードを含む。各ノードは、一般に、トランシーバと呼ばれる、送信機と受信機をともに含んでいる。トランシーバは、伝送経路を介して送信される信号と、デジタル領域でその信号を操作する電子サブシステムとの間のインターフェースとなっている。互いに接続されたノードは、バス・トポロジ、リング・トポロジ、スター・トポロジ、またはツリー・トポロジなどの、様々なトポロジに従って編成される。ノード間の伝送経路は、有線であることも、無線であることも可能であり、伝送経路は、異なるタイプのデータに適応することが好ましい。例えば、経路は、パケット化されたデータ、またはストリーミング・データを転送することを求められる可能性がある。

ストリーミング・データは、ネットワーク上に送信元から生成されるサンプル間で時間的関係を有するが、パケット化されたデータは、時間関連である必要がない。というのは、パケットは、通常、宛先デバイスによって格納され、後に使用されるからである。ストリーミング・データは、ノードにローカルなサンプリング速度（ｆｓ）と伝送経路のフレーム同期速度（ＦＳＹ）に依存して、等時性ストリーミング・データまたは同期ストリーミング・データとして送信されることがある。伝送経路を介して、パケット化されたデータまたはストリーミング・データを送信する際、そのフレームのプリアンブル・セクションやパリティ・セクションに対する、ペイロード内のパケット化されたまたはストリーミング・データの位置を知ることが有益である。このように、データ・ストリームとして送信されるデータ・フレームは、ペイロード・セクション、プリアンブル・セクション、ならびに、一部の実例では、パリティ・セクションを含む。プリアンブル・セクションは、ＦＳＹを生成するのに使用させ、他方、パリティ・セクションは、伝送における誤りを検出し、場合により、その誤りを訂正するのに使用される。

どのようなタイプのデータが伝送経路を介して送信されるか、またはパリティ・セクションやプリアンブル・セクションに対するペイロードの構成に関わらず、伝送経路と受信機は、時間分散的である。つまり、伝送経路と受信機は、データ・ストリームのある周波数成分を別の周波数よりも容易に転送する。このため、周波数応答は均一ではない。例えば、伝送経路は、ある低域通過特性を有する。シンボルから成るデータ・ストリームを受信する際、伝送経路は、各シンボルを時間的に広げる効果を有し、シンボル間干渉すなわちＩＳＩとして知られているものを生じさせる。ＩＳＩは、データ・ストリーム内のあるビットの損失、または誤った通信をもたらす可能性がある。別の例として、受信機自体も、低域通過および／または高域通過の特性を示すこともある。クロック信号を回復するために、受信機において位相ロック・ループ（ＰＬＬ）に結合される場合、ＰＬＬ内の追加のローパス・フィルタが、データ・ストリームの高い方の周波数成分をさらに減衰させる。

伝送経路、受信機、ＰＬＬの周波数応答は、パターン密度の変動を有する伝送されたデータ・ストリームの回復における誤りに寄与する。例えば、密度の十分な変動により、受信機内部に位置する判定回路が見る直流（ＤＣ）ベースラインのスキューが生じる可能性がある。ＤＣ値が時とともに変化する場合、判定回路は、着信するデータ・ストリームの遷移をサンプリングする瞬間を一時的に動かすことがある。このため、しばしば、ベースライン・ワンダと呼ばれるＤＣアキュムレーションを生じさせる、パターン密度における変動が受信機の出力のジッタを生じさせる。さらに、その出力が、クロック信号を回復するのに使用された場合、クロック信号のサンプル遷移にジッタを生じ、回復されたデータ・ストリームにおいてビット誤りを生じさせる。

ベースライン・ワンダがほとんどない例においてさえ、それでも、出力データ・ストリームにジッタが存在する可能性がある。例えば、伝送経路を介して送信されたデータ・ストリームが、低密度パターンに対して比較的均一な高密度パターンを有する場合、しばしば、「スライサ」と呼ばれる判定回路は、波形のエッジに沿った異なる振幅点で、転送されたデータをスライスするように接続された比較器として動作する。そのようなエッジの立ち上がり時間と立ち下がり時間は、希薄な着信データ・ストリーム遷移と密な着信データ・ストリーム遷移に依存する。希薄な遷移と密な遷移の間の周期が、ＰＬＬローパス・フィルタの低域通過応答の範囲内の（ＰＬＬローパス・フィルタ・カットオフ・コーナより低い）周波数で出現した場合、さらなるジッタが、回復される出力に与えられる。
米国特許第６４３７７１０号

ベースライン・ワンダを最小限に抑え、いずれのデータ依存ジッタ周波数も、ＰＬＬ低域通過カットオフを超えるように変更する送信回路と受信回路を有する通信システムを導入することが望ましい。したがって、所望される通信システムは、リング・ベースのネットワーク全体のあらゆる低周波数ジッタアキュムレーションを最小限に抑えることができる。ペイロード・セクションだけから、そのようなジッタを選択的に除去することがさらに望ましい。というのは、プリアンブル・セクションとパリティ・セクションは、符号化されることが有益だからである。所望のプリアンブル・セクションのパリティ・セクションは、フレーム（およびフレーム内のセクション）を同期させ、フレーム速度を下回るベースライン・ワンダのすべての効果をなくし、符号化されたフレームにＤＣがない（すなわち、受信機によって読み取られるＤＣアキュムレーションを有さない）ことを確実にするように符号化される。さらに、所望される通信システムは、フレーム内、特にフレームのペイロード・セクション内のすべてのタイプのパケット化されたデータとストリーミング・データに適応することができるシステムでなければならない。

以上に概要を述べた諸問題は、大部分、ビット・シーケンスを送受信するための改良された通信システムによって解決される。本通信システムは、伝送経路を介して送信されるフレーム・シーケンスの各フレーム内のパケット化されたデータとストリーミング（同期および等時性）データを転送することができる。伝送経路は、有線（同軸ケーブル、銅線、光ファイバなどを含む）でも無線でもよく、伝送経路は、様々なトポロジで編成されたノード間接続とすることが可能である。

各フレームは、異なるデータ・タイプ向けに確保されたペイロード・セクション内にタイムスロットを有するか、またはペイロード・セクション内にコマンドを入れ、そのセクションの後に、そのコマンドに対応するデータ・タイプを続ける。フレームは、好ましくは、ノード間のトポロジを介して同期して送信され、各フレームがＦＳＹに同期される。ＦＳＹは、同期ストリーミング・データまたは等時性ストリーミング・データに適応するように、ｆｓと同一であること、またはｆｓとわずかに異なることが可能である。

各フレームが、ペイロード・セクション内において割り当てられたタイムスロットで適切に受信され、パリティ・セクション内の誤り検出／訂正を伴って、プリアンブル・セクションによって確実に同期されるように、エンコーダを使用して、受信機内部のデコーダによって検出される違反をプリアンブル・セクション内に符号化することができる。プリアンブル・セクションとともに、パリティ・セクションも符号化して、受信機上で受信された際、フレーム全体が、ＤＣコンテンツをまったく含まないことを確実にする。パリティ・セクションは、その結果、プリアンブルとスクランブルされたペイロードの中の潜在的なＤＣコンテンツを相殺するように符号化される。プリアンブル・セクションとパリティ・セクションは、符号化違反、および各フレームにＤＣがないことを確実にするように計算されるため、それらのセクションはスクランブルされない。というのは、それらのセクションにスクランブルがかけられた場合、プリアンブルは、受信機のデコーダにおいて符号化違反をもはやシグナルしない可能性があり、パリティは、フレームの残りの部分からのＤＣオフセットをシグナルして、フレーム全体にＤＣがないことを確実にすることをもはや行わない可能性があるからである。

プリアンブル・セクションとパリティ・セクションが符号化されて、各フレームにおいて、したがって、フレーム速度（ＦＳＹ）で、ＤＣアキュムレーションをなくしても、比較的長いジッタ周期が、フレーム内のペイロード・セクション内や多くのフレームにわたって存在する可能性がある。したがって、ビット・シーケンスをキャプチャし、保持することができるメモリ・デバイスを使用して、ペイロードがスクランブルされる。そのようなメモリ・デバイスの例には、ランダム・アクセス・メモリ、レジスタ、ラッチ、フリップ・フロップなどが含まれる。シフト・レジスタが使用される場合、好ましくは、線形フィードバック・シフト・レジスタ（またはＬＳＦＲ）が、ビット・シーケンスをキャプチャすることができる。ＬＦＳＲは、直列に結合された、Ｄタイプのフリップ・フロップなどの、ｎ個の遅延要素を有するシフト・レジスタとして定義される。遅延要素の少なくとも１つの出力から、少なくとも１つのタップが引き出され、好ましくは、２つの出力から２つのタップが引き出される。タップは、出力回路に送り込まれ、出力回路の出力が、第１の遅延要素の入力にそのシーケンスでフィードバックされる。

ＬＦＳＲは、ｎ個の遅延要素に送り込まれたビット・シーケンスの論理値をランダム化するのに使用される。ｎ個のステージの中に一時的に格納されたｎビットが、以降、単にシフト・レジスタと呼ぶＬＦＳＲの中に格納されたｎビットの１つまたは複数の論理値を反転させる、または維持することにより、ランダム化される。一実施態様によれば、ｎ個のステージの中に格納されたビット・シーケンス内の第１のビットの論理値は、ｎ個のステージの中に格納されたビット・シーケンス内の第２のビットが、ｎ個のステージの中に格納されたビット・シーケンス内の第ｎ番のビットの論理値と異なる場合、反転させられる。別の実施態様によれば、ｎ個のステージの中に格納されたビット・シーケンス内の第１のビットの論理値は、ｎ個のステージの中に格納されたビット・シーケンス内の第２のビットが、ｎ個のステージの中に格納されたビット・シーケンス内の第ｎ番のビットの論理値と同様である場合、同一の論理値に保たれる。さらに別の実施形態によれば、どのようにシフト・レジスタが初期設定されるかに依存して、数がｎを超える同様の論理値を有するビット・シーケンスの中に異なる論理値が挿入される。

改良された通信システムの送信回路は、ＬＦＳＲを実装して、データ・ストリームのペイロード・セクションだけにスクランブルをかける（つまり、ランダム化する）スクランブラと、ペイロード・セクション、プリアンブル・セクション、パリティ・セクションを含むフレーム全体を符号化するエンコーダとを含む。符号化され、選択的にスクランブルがかけられたデータ・ストリームは、次に、フレーム転送速度（ＦＳＹ）を下回る周波数でベースライン・ワンダをまったく伴わずに、最小の低周波数データ依存ジッタを伴って、伝送経路を介して送信される。

受信機におけるデコーダが、プリアンブル内の符号化違反を検出し、各フレームの先頭を特定することができ、より詳細には、各フレームに関して、ペイロード・セクションとパリティ・セクションがどこに存在するかを特定することができる。デコーダは、符号化されたフレームを復号化するのに使用することもでき、復号化されたビットストリームは、次に、ペイロードを逆スクランブルするデスクランブラに転送される。したがって、逆スクランブルされたペイロード、ならびに復号化されたプリアンブル・セクションとパリティ・セクションは、送信元から伝送経路上に送信された、ベースライン・ワンダまたはジッタによって生じさせられたビット誤りがまったくない、元のデータ・ストリームのより正確な回復から利益を得る。

一実施態様によれば、送信回路はスクランブラを含む。スクランブラは、シフト・レジスタ、イネーブル回路、出力回路を含む。シフト・レジスタはｎ個のステージを含む。シフト・レジスタがフレームのペイロード・セクション内だけのビット・シーケンスを時間的にシフトさせるために、イネーブル回路がシフト・レジスタに結合される。シフト・レジスタから出力されたビット・シーケンスが、同一の論理値の繰り返すシーケンスを含むのを防止するために、出力回路をシフト・レジスタに結合する。シフト・レジスタと、フィードバック（ＬＦＳＲ）を有する出力回路は、その結果、送信回路に送り込まれたビット値シーケンスをランダム化し、データ依存ジッタの周波数を有効に上方にシフトさせて、受信回路のＰＬＬ内部のローパス・フィルタによって、そのジッタをより有効に除去することが可能である。

別の実施態様によれば、ビット・シーケンスを送受信するための通信システムが提供される。通信システムは、スクランブラと、スクランブルがかけられ、符号化されたビットを伝送経路に送り込むためのエンコーダとを含む。通信システムは、符号化されたビットを復号化し、伝送経路を介して送信された、スクランブルがかけられたビットを逆スクランブルするためのデコーダとデスクランブラをさらに含む。スクランブラは、ビット・シーケンスのｎビットを一時的に格納し、第２のビットの論理値と第ｎ番のビットが異なる場合、第１のビットの論理値を反転させるように結合することができる。デスクランブラは、フィードバックではなく、フィードフォワードを有するシフト・レジスタの中に、復号化されたｎビットを一時的に格納するように結合される。デスクランブラは、その結果、第２のビットの論理値が第ｎ番のビットと異なる場合、第１のビットの論理値を反転させる。第２のビットと第ｎ番のビットが同様である場合、第１のビットは、現在の状態に保たれる。

さらに別の実施態様によれば、ビット・シーケンスを転送する方法が提供される。本方法は、ビット・シーケンスのｎビットの中の実質的にランダムな論理値セットを置き換えて、好ましくは、ｎビット未満にジッタ周期を縮小するステップを含む。本方法は、実質的にランダムな論理値セットの遷移周期を変更して、ＤＣアキュムレーション、つまり、ベースライン・ワンダをなくすことも含む。次に、相異なる論理値と変更された遷移周期を、伝送媒体を介して転送することができる。その後、伝送媒体または伝送経路を介してそのようなビットを転送した後に、ｎビットの遷移周期を再び変更することができる。その後、ビット・シーケンスの中で、同様の論理値を置き換えて、符号化され、スクランブルがかけられるのに先立って、符号化され、スクランブルがかけられたビットの再構成を完了させることができる。

本発明のその他の目的および利点は、以下の詳細な説明を読み、添付の図面を参照することで、明白となろう。

本発明は、様々な変更形態や代替形態が可能であり、本明細書の特定の諸実施形態は、例として図面に示し、以下に詳細に説明する。ただし、図面と詳細な説明は、本発明を開示する特定の形態に限定することを意図するものではなく、添付の特許請求の範囲によって定義される本発明の趣旨と範囲に含まれる、すべての変更形態、均等形態、代替形態を含むことを意図している。

次に図面を参照する。図１は、有線伝送経路または無線伝送経路などの、伝送経路を介して送信されるデータ・ストリームを受信するように結合された受信機１０を示す。受信機１０は、送信機も含むノードの中に配置されている。したがって、通信システムの各ノードはトランシーバを含む。光ファイバが使用される場合、受信機１０は、光検出器１２で光エネルギーを電気信号に変換する。光検出器１２は、光エネルギーを、電流Ｉ_INのような電気エネルギーに変換する。増幅器またはバッファ１４と負荷抵抗器１６が、Ｉ_INを入力電圧Ｖ_INに変換する。

伝送経路および／または受信機１０には、ローパス・フィルタ１８が関連付けられている。ローパス・フィルタの周波数応答は、フィルタ１８内部の抵抗器とコンデンサの値に依存する。受信機１０には、ハイパス・フィルタ２０も関連付けられている。フィルタ２０は、阻止コンデンサと抵抗器を含む。抵抗器は、判定回路、スライサ、または比較器２２の正端子と負端子の間に電圧を生成する。比較器２２は、ハイパス・フィルタ２０とローパス・フィルタ１８を介して濾波された入力電圧を基準電圧（Ｖ_REF）と比較する。

基準電圧は、好ましくは、着信データ・ストリームの論理高（論理１）値と論理低（論理０）値の間のしきい値に設定される。論理高（論理１）値は、論理低（論理０）値より大きい任意の値である。パルスの（濾波された）立ち上がりエッジが比較器２２の非反転入力に受信されると、そのエッジが基準電圧と比較され、立ち上がりエッジが基準電圧を超えた時点で、比較器２２は、論理１値を出力する。入力電圧が、基準電圧を下回って低下した場合、その逆が当てはまり、比較器２２からの出力は、論理０電圧値に遷移させられる。

図１に示すとおり、受信機１０は、バンドパスを形成するように互いに間隔が空けられたカットオフ周波数を有するバンドパス・フィルタを一緒になって形成している、ローパス・フィルタ１８とハイパス・フィルタ２０を含む。図２は、判定回路２２、クロック回復回路３０、データ回復回路３２を含む受信機のバンドパス・フィルタ２８にデータ・ストリームを送り込むように結合された送信機２６を有する、通信システム２４を示す。

クロック回復回路３０は、フィードバック構成で結合された、位相検出器３０ａ、ローパス・フィルタ３０ｂ、電圧制御された発振器３０ｃを含む、ＰＬＬを含むことが可能である。ローパス・フィルタ３０ｂは、位相検出器によって生じるあらゆる高周波数ジッタと、電圧制御された発振器３０ｃからフィードバックされる発振器の周波数を除去する。ローパス・フィルタ３０ｂの出力は、判定回路２２から出力される論理高電圧値と論理低電圧値をサンプリングするのに使用されるクロック信号である。サンプリング・オペレーションは、データ回復回路３２内部で行われて、データ出力信号Ｄ_OUTをもたらす。

図３は、伝送経路を介して送信されるデータ・ストリームの論理高の密度が変動する場合にはいつでも本質的に伴う問題を誇張された形態で示す。例えば、図示するとおり、論理高の密度が低下すると、データ・パターンの平均値の変化に起因して、ＤＣベースラインの電圧値が上方に動く。したがって、ハイパス・フィルタ・コーナの阻止コンデンサによって、論理低電圧値が、比較器の非反転入力を十分に大きく下回って低下するのが防止される。これにより、低い論理高の密度の時間中に、スライサ／判定回路の上方へのスキューとより早期のトリガを生じさせる。ベースラインは、破線で示され、好ましくは、基準電圧Ｖ_REF近くに設定される。

図４は、伝送経路と受信経路の中にそれぞれ配置されたコーダおよびデコーダを有する通信システム２４を示す。コーダまたはエンコーダ３６は、送信元３８からの非ゼロ復帰（ＮＲＺ）ビットストリームを取り込み、図３に示した問題を最小限に抑えるために、減少させたベースライン・ワンダを有する符号で、そのビットストリームを符号化する。符号化された信号は、次に、伝送経路２７を介して、送信機２６によって受信機１０に送信される。受信される信号は、実質的なベースライン・ワンダのない、符号化された信号であるため、受信機は、シリアル・ビットストリームをより正確に回復することができる。ただし、符号化されたビットストリームは、デコーダ４０によって復号化されなければならない。復号化されると、ＮＲＺビットストリームは、目標の宛先デバイス、つまり、宛先４２に与えられる。

多数のタイプの符号化方法が存在する。好ましくは、いずれの符号が使用されても、コーダからの出力は、受信機の入力においてベースライン・ワンダを生じさせるＤＣアキュムレーションまたは符号をほとんど有さない。図５に、３つの符号化方法、すなわち、ミラー、バイフェース、ＤＣ適応（ＤＣＡ）を示している。この３つの異なるタイプの符号化の説明は、参照により全体が本明細書に組み込まれている米国特許第６４３７７１０号に記載されている。ミラー符号化は、送信元データ転送速度と同一のデータ転送速度で行われるが、論理高電圧値は、クロック位相の中心における遷移によって符号化され、他方、論理低電圧値は、クロック位相の境界における遷移によって符号化される。バイフェース符号化では、データ転送速度は、送信元データに論理高値が出現した場合にはいつでも、送信元データ転送速度の２倍で符号化されるが、送信元データに論理低値が出現した場合には、送信元データ転送速度で符号化する。バイフェース符号化は、その結果、符号化されたデータ転送速度が、送信元データ転送速度の２倍である瞬間が生じる。

図示するとおり、ミラー符号化は、この例では、負にスキューが発生する、アキュムレーションされたＤＣ電圧値４４をこうむる。クロック・サイクルまたはクロック位相の中央における遷移は、ＤＣ値の変化を示さないが、クロック・サイクル中の下向きの論理値は、この例で示すとおり、１カウント量だけ、アキュムレーションされたＤＣ値を低下させる。バイフェース符号化４６に関するアキュムレーションされたＤＣ電圧値は、ミラー符号化スキームのように、許容できる限界を超えて下方にスキューが発生することはない。このため、バイフェース符号化は、フィルタ２０（図１）の入力コンデンサに電圧を蓄積しない。

バイフェース符号化と同様に、ＤＣ適応（ＤＣＡ）符号化４８も、範囲外のＤＣアキュムレーションをこうむることはない。ＤＣＡ符号化機能は、基本的に、クロック・サイクルごとに動作する。ＤＣＡエンコーダは、ｍクロック・サイクルの始まり近くで遷移５０を生成することにより、ｍクロック・サイクル中に出現する論理高電圧値を符号化する。ただし、この遷移は、ｍ＋１クロック・サイクル中に論理高電圧値が存在し、かつ、すべての符号化された論理高電圧値と論理低電圧値のＤＣ電圧値４８の合計が、ｍクロック・サイクルに先立って、論理高電圧値または論理低電圧値に向かってスキューが発生している場合に生じる。遷移５２で示される、ＤＣ電圧値４８の合計の既存のスキューがまったく存在しない場合、エンコーダは、クロック・サイクルの中央で遷移を生じさせることにより、論理高電圧値を符号化する。

コーダ３６（図４）からの出力は、使用される符号化機構に応じて、異なるパターン密度をもたらすことが可能である。例えば、バイフェース符号化は、受信機において最小のベースライン・ワンダを示すが、図６に示すとおり、異なる遷移速度をもたらす。例えば、論理高（すなわち、符号化された１論理値）は、符号化された０論理値の２倍の速度で遷移する。受信機１０（図１）の入力において構成されたローパス・フィルタ１８の周波数応答を仮定すると、入力電圧Ｖ_INは、図６に示すとおり、符号化された０に関して、立ち上がり、立ち下がる時間が符号化された１よりも長くなる。このため、論理０電圧値のシーケンスが出現した場合、比較器の非反転入力における電圧は、符号化された１のビット・パターンと比べて、より高いかつ低い振幅レベルに達する。

基準電圧Ｖ_REFに対して、符号化された０論理値の立ち上がりは、符号化された１論理値の立ち上がりよりも、Ｖ_REFに達するのに、より長い時間がかかる。同じことが、符号化された１論理値の立ち下がりに対する、符号化された０論理値の立ち下がりに関して当てはまる。符号化された１が基準電圧に達する時間をＴ₁として示し、符号化された０が基準電圧に達する時間をＴ₀として示す。Ｔ₀−Ｔ₁間の時間差は、バイフェース符号化されたパターンに対して、各符号化された１と符号化された０の間の境界で生じる。各境界に表れる時間差、つまり、ΔＴ値により、図７、図８に示した境界間のジッタ周期がもたらされる。

ジッタ周期は、交互する符号化された１と符号化された０の間のパターンとして形成される。したがって、ジッタの周波数は、符号化された１と符号化された０の間でパターンが変化する速度に等しい。ＰＬＬが、Ｄ_OUTの遷移、ＰＬＬの伝達関数の遷移、特にＰＬＬのローパス・フィルタの遷移をロックすると、ジッタ周波数に対して、ローパス・フィルタ・コーナがどこに存在するかに依存して、ジッタを通過させる可能性がある。

したがって、図６〜図８に示したジッタは、データ・パターンに依存し、しばしば、データ依存ジッタと呼ばれる。図９に示すとおり、データ依存ジッタ周波数５４が、ＰＬＬローパス・フィルタ５６の周波数応答を下回る場合、ジッタは、受信機から出力された、回復されたクロックに転送される。転送されたジッタは、最初に伝送されたＮＲＺ送信元データの回復において相当な誤りを生じさせるであろう。さらに、回復されたクロック上のジッタは、回復されたクロックによってクロック制御される、あらゆるアナログ−デジタル変換器またはデジタル−アナログ変換器によって生成される信号上に歪みを生じさせる。

ジッタの周波数を増加させて、ジッタの周波数応答が、ＰＬＬ内部のローパス・フィルタの周波数カットオフを超え、かつ／または、場合により、バンドパス・フィルタのローパス・フィルタ・コーナを超えるようにすることが望ましい。このため、図９に示すとおり、矢印６０に沿ってジッタ５４の周波数応答を増加させることが有益である。ジッタ周波数を増加させる好ましい機構は、符号化された１と符号化された０の比較的長いパターンをより短いパターンに切り離す、つまり「スクランブルをかける」ことである。符号化された１論理値と符号化された０論理値の間の境界に、依然、ジッタが存在するが、ジッタの周波数は、ローパス・フィルタの周波数応答を超えて広がる。

図１０は、ジッタ周波数を増加させるだけでなく、最小のＤＣアキュムレーション、つまり最小のベースライン・ワンダも保つ、改良された通信システム６４を実施する一例である。通信システム６４は、ビット・シーケンスとして送信される複数のフレームを生成するＮＲＺ送信元６６を含む。各フレームは、ペイロード・セクション、プリアンブル・セクション、パリティ・セクションを含む。ペイロード・セクションだけが、ＮＲＺ＿ＴＸ＿ＤＡＴＡとしてスクランブラ６８に転送される。スクランブラは、シフト・レジスタのｎ個のステージの中に格納された１つまたは複数のビットを、場合により、反転させることによって、ビット・シーケンスの中に異なる論理値を介在させることにより、スクランブラに転送されたビット値シーケンスをランダム化する。シーケンスが、ｎビットを超える同一の論理値を有する場合、スクランブルによってビット・シーケンスの中に１つまたは複数の異なる論理値を挿入する。スクランブラ６８の出力は、したがって、ＮＲＺ＿ＴＸ＿ＳＣＲ＿ＤＡＴＡビット・シーケンスとしてスクランブルがかけられ、ペイロード・セクションとしてエンコーダ７０に入力させられる。

ペイロード・セクションとともにプリアンブル・セクションとパリティ・セクションが存在する。これらは、符号が、１フレーム期間にわたってＤＣアキュムレーションを除去し、したがって、フレーム転送速度（ＦＳＹ）を下回るＤＣアキュムレーションを除去するように符号化される。好ましい符号化技術には、バイフェース符号化またはＤＣＡ符号化が含まれる。各フレームに関する、スクランブルがかけられ、かつ符号化されたペイロード、および符号化されたプリアンブルとパリティは、送信機２６に送られる。送信機２６は、いずれの形態であれ、送信されるデータ・ストリームを伝送経路２７を介して受信機１０に転送するのに必要な形態に信号を変調する。受信機１０は、信号を復調し、判定回路出力に基づいて信号をスライスし、送信された信号からクロック信号を回復し、クロック信号エッジを使用してデータを回復する。回復されたデータＤ_OUT（ＲＸ）は、次に、デコーダ７２に転送される。デコーダ７２は、クロック信号エッジを使用して、符号化された信号を復号化する。

プリアンブル・セクションに対するペイロード・セクションとパリティ・セクションの位置を特定するのに、フレーム・シンクロナイザ７４が必要とされる。プリアンブル・セクションは、選択された符号化機構に合わないとデコーダに認識可能である符号シーケンスで符号化されることが可能である。符号化違反が検出されると、フレーム・シンクロナイザ７４は、復号化されたフレームＮＲＺ＿ＲＸとともに、ＦＲＡＭＥ＿ＳＹＮＣ（ＦＳＹ）信号をデスクランブラ７６に転送する。復号化されたビット・シーケンスの各ビットを同期させるように、ＢＩＴ＿ＳＹＮＣ信号も送信される。復号化されたフレームとともにＦＲＡＭＥ＿ＳＹＮＣ信号とＢＩＴ＿ＳＹＮＣ信号、およびそのフレーム内に含まれる様々なビットのすべてを備えると、デスクランブラ７６は、次に、ペイロード・セクションだけを逆スクランブルし、パリティ・セクションとプリアンブル・セクション（逆スクランブルなしの）をＮＲＸ＿ＲＸ＿ＤＡＴＡとしてＮＲＺ宛先７８に転送する。

符号化違反は、符号化されたデータの中で決して出現することがなく、このため、デコーダ７２によって非データとして検出されることが可能な任意のビット・シーケンスと考えることができる。例えば、符号化違反は、最小パルス幅未満のパルス、最大パルス幅を超えるパルス、中央遷移で始まる最大パルス幅を超えるパルス、最大符号サイクルを超える符号化されたサイクル、あるいは＋１より大きい、または−１未満のデジタル合計値を含むデータ・シーケンスなどである。参照により本明細書に組み込まれている米国特許第６４３７７１０号が、ＤＣＡ符号化された信号やバイフェース符号化された信号に関する様々な符号化違反を説明している。

図１０の通信システム６４は、図１１の通信システム８０の一対のノード間における経路と同様に、送信元と宛先の間の送受信経路を示す。Ｎ１〜Ｎ６４とラベルが付けられた各ノードは、ＮＲＺ信号の送信元と宛先となるトランシーバ、および様々なマルチメディア・デバイスを含む。例えば、１つのマルチメディア・デバイスは、およそ４４．１ｋＨｚでサンプリングを行うＣＤプレーヤであることが可能である。ＣＤプレーヤは、例えば、サンプル・オーディオ・チャネル当り１６ビット（３２ビット／ステレオ・チャネル）で、データをストリーミングすることができ、３２ビット／ステレオ・サンプル×４４．１ｋサンプル／秒＝１．４１２２Ｍｂｐｓという、伝送線全体のｂｐｓボー速度をもたらす。伝送経路全体のＦＳＹが、サンプリング速度ｆｓとは異なる場合、マルチメディア・デバイスからのストリーミング・データは、伝送線を介して別のデバイスに（すなわち、ＤＶＤプレーヤからスピーカへ）同期させて送ることができない。代りに、ストリーミング・データは、同期ストリーミング・データとしてではなく、等時性ストリーミング・データとして送られなければならない。やはり、ネットワーク全体に送ることができる、他のタイプのデータは、パケット化されたデータに関連して説明される。

データの各フレームを、したがって、１つのノードから別のノードにループ・トポロジを巡って、同期させて送信することが可能であり、各フレームは、次々に送信される。各フレームは、等時性ストリーミング・データ、同期ストリーミング・データ、パケット化されたデータ、制御データなどを収容する、確保されたタイムスロットを有する。代替として、各フレームは、そのフレーム内のどこに異なるタイプのデータが存在するかを決めるコマンド・バイトを有してもよい。このため、各フレームのペイロードは、異なるタイプのデータを収容することができ、プリアンブル・セクションとパリティ・セクションをペイロードとは別に保つことが有益である。これは、プリアンブル・セクションとパリティ・セクションは、ペイロードと一緒にスクランブルをかけることができないことを意味する。というのは、データ・タイプ間の境界、特にプリアンブルの中に含まれる符号化違反が、スクランブルがかけられたデータの中に有害な形で混合され、下流のデコーダが、タイミング調整された形で認識できないからである。認識可能な符号化違反が存在しないと、ＦＳＹを算出することができず、より重要なこととして、各ペイロード内のデータ・タイプ間の境界を特定することができない。このため、現在のフレーム・プロトコルに固有のこととして、ペイロードのスクランブルは、プリアンブル・セクションとパリティ・セクションにスクランブルをかけることなしに、選択的に実行されなければならない。

図１１に示すとおり、基準電圧全体の遷移に対する論理１符号化ビットと論理０符号化ビットの間の時間差が濾波されない周波数に存在する場合、その時間差は、１つのノードから次のノードにループを巡ってアキュムレーションする。このため、ノード２からの回復されたクロックが、例えば、１ナノ秒のジッタであれば、ノード３からの回復されたクロックにおけるジッタは、１＋１ナノ秒、つまり２ナノ秒のジッタとなる。したがって、ジッタはアキュムレーションして、最後のノード、例えば、図示するノード６４において、相当な量のジッタになる。このため、ジッタの周波数応答を上方に移動して、ローパス・フィルタで濾波されるようにすることが、多数のノードとそれに接続されたマルチメディア・デバイスのリング・トポロジにおいて、圧倒的に有益である。リング・トポロジにおいて、６４のノードを想定すると、データ依存ジッタは、単一ノードのジッタの６４倍である。ジッタ・クロック信号は、下流のノード群に結合された、あらゆるオーディオ変換器のパフォーマンスを低下させて、相当なオーディオ効果を生じさせる。

図１２は、ペイロード・セクションの選択的なスクランブルが行われ、その後に、そのペイロード・セクションが符号化されて、各フレーム内で、スクランブルがかけられ、符号化されたペイロードが生成されるのを示す。ただし、プリアンブル・セクションとパリティ・セクションにはスクランブルがかけられず、特に、プリアンブル・セクションは違反を伴って符号化される。伝送経路内の符号化機能とスクランブル機能を矢印８２で示す。符号違反を検出することによって、受信経路デコーダが、そのフレームの先頭に関して、フレーム同期（ＦＳＹ）を算出することを可能にし、したがって、フレームを復号化し、ペイロードを逆スクランブルして、ペイロード内の異なるデータ・タイプの正しいシーケンスに到達することができる。復号化オペレーションと逆スクランブル・オペレーションを矢印８４で示す。パリティ・セクションは、プリアンブルの中の違反の符号化、およびペイロードの中のスクランブルがかけられたデータの符号化の中のＤＣアキュムレーションを相殺するように符号化されて、伝送経路を介して送信される最終的なＤＣのない符号化されたフレームを生じさせる。

図１３は、プリアンブル（ＰＲＥ＿ＴＩＭＥ）とパリティ（ＰＡＲ＿ＴＩＭＥ）が出現する様々な時間を選択する状態マシン８６である。状態マシン８６は、ペイロードが存在し、プリアンブル・セクションとパリティ・セクションが存在しない場合、ペイロードに対するスクランブル・オペレーションと逆スクランブル・オペレーションを開始するのに使用される。プリアンブルは、伝送経路内のいずれのビットが、ペイロード上にラップされて、プリアンブルを形成しているかを知ることにより、検出することができる（ＰＲＥ＿ＤＥＴ）。プリアンブルは、符号化違反を復号化することにより、受信経路内で検出される。例えば、５１２ビット、つまり６４バイトのフレームが出現した場合、カウンタ９０は、０から５１１までカウントして、フレーム内のプリアンブル・ビット、ペイロード・ビット、パリティ・ビットの位置を特定する。９ビット・カウンタ９０が、５１２ビットすべてを包含することができる。

受信機の出力において、プリアンブルが、例えば、ＲＸ信号（図１０）として検出された場合、検出は、符号化違反を介して行われ、カウンタ９０は、あるカウント値に設定される。図示した例では、カウント値は、マルチプレクサ９２によって選択された００４Ｈである。それ以外では、カウンタは、ブロック９４で示すとおり、１ずつ増分される。安定したラッチ付きネットワークでは、カウンタ９０は、まったくスキップなしに、０から５１１まで進む。状態マシン８６は、デコーダ／デスクランブラとエンコーダ／スクランブラの両方に関して二重にされる。というのは、伝送経路と受信経路は、別個のクロックで動作する可能性があるからである。レジスタ９６、９８は、この例では、カウント値が０００Ｈと００３Ｈの間にある場合はいつでも、プリアンブル時間を示し、パリティ時間に対するカウント値は１ＦＦＨである。

図１４は、一実施形態によるスクランブラ回路１００を示す。スクランブラ１００は、出力回路１０６を介してスクランブラ回路１００に転送されたビット・シーケンスのそれぞれを格納することができるメモリ要素から成るメモリ・デバイスを含む。メモリ要素は、ランダム・アクセス・メモリ（ＲＡＭ）のセル、ラッチ、レジスタ、フリップ・フロップなどでよく、したがって、ビット・シーケンスの各ビットを一時的に保持することができる任意のデバイスである。一例によれば、メモリは、ｎ個の遅延ステージ、１０２ａ、１０２ｂ、１０２ｃ、１０２ｄから成るシフト・レジスタ１０２である。各遅延ステージは、伝送経路・クロック信号によってクロック制御され、イネーブル回路１０４から出力されたスクランブラ・イネーブル（ＳＣＲ＿ＥＮ）信号によって有効にされる、Ｄタイプのフリップ・フロップから構成されている。一例によれば、イネーブル回路１０４は、２入力ＮＯＲゲートにプリアンブル時間とパリティ時間が入力されるＮＯＲゲートである。パリティ時間またはプリアンブル時間が生じた場合、遅延ステージ群のそれぞれが無効にされる。それ以外の場合、遅延ステージ群は、１つのステージの出力が、次のステージの入力に送り込まれるシフト・レジスタとして動作する。遅延ステージの数は、ｎに等しく、ｎは好ましくは１５であるか、１５に近い数である。遅延ステージ群は、その結果、送信されるビット・シーケンスを一時的に格納し、最後のステージと最後から２番目のステージが出力回路１０６に入力される。さらに、ＮＲＺ送信元データ（ＮＲＺ＿ＴＸ＿ＤＡＴＡ）が出力回路１０６に転送される。出力回路１０６は、一対の排他的ＯＲゲート１０６ａ、１０６ｂとして形成されており、ゲート１０６ａ、１０６ｂの出力、ＮＲＺ＿ＴＸ＿ＳＣＲ＿ＤＡＴＡが、第１の遅延ステージ１０２ａ入力に転送されて戻る。スクランブラ回路１００のオペレーションは、図１９に関連して、よりよく示される。

図１５は、出力回路１０６のオペレーションの真理値表である。図示するとおり、ＮＲＺ＿ＴＸ＿ＤＡＴＡと遅延ステージ１４（すなわち、ｎ−１遅延ステージ１０２ｃ）の論理値が異なる場合、遅延ステージ１５（すなわち、ｎ遅延ステージ１０２ｄ）からの論理値が反転され、ＮＲＺ＿ＴＸ＿ＳＣＲ＿ＤＡＴＡとして、回路１０６の出力に印加される。しかし、ＮＲＺ＿ＴＸ＿ＤＡＴＡと遅延ステージ１４（すなわち、ｎ−１遅延ステージ１０２ｃ）の論理値が同一である場合、遅延ステージ１５（すなわち、ｎ遅延ステージ１０２ｄ）からの論理値が、反転なしに、ＮＲＺ＿ＴＸ＿ＳＣＲ＿ＤＡＴＡとして、回路１０６の出力に印加される。回路１０６からの出力は、第１の遅延ステージの入力に送り込まれるとともに、伝送経路に送り出される。第ｎ番の遅延ステージにおいて保持される論理値は、したがって、ｎビット・シーケンス内の第１のビットであり、第ｎ−１番の遅延ステージにおいて保持される論理値は、ｎビット・シーケンス内の第２のビットである。出力回路１０６の入力上に、シーケンス内の第１のビットと第２のビットに同時に印加されるＮＲＺ＿ＴＸ＿ＤＡＴＡの論理値は、そのシーケンス内の第ｎ番のビットである。

図１６は、受信機に送信されるフレームをコンパイルするのに使用されるマルチプレクサ群のブロック図である。マルチプレクサ１０８は、スクランブル・イネーブル信号（ＳＣＲ＿ＥＮ）がアクティブであるかどうかに依存して、それぞれ送信元またはスクランブラからの、スクランブルがかけられたデータ、またはスクランブルがかけられていないデータを選択するのに使用される。アクティブである場合、スクランブルがかけられたペイロードが、スクランブラから受け取られ、マルチプレクサ１１０の入力に送り込まれ、アクティブでない場合、スクランブルがかけられていないデータ（ＮＲＺ＿ＴＸ＿ＤＡＴＡ）が送られる。スクランブルが必要とされる場合、たいてい、スクランブル・イネーブル信号はアクティブになる。マルチプレクサ１１０は、次に、パリティ時間がアクティブでない場合にはいつでも、スクランブルがかけられたデータを転送する。そうではなく、パリティ時間がアクティブである場合、パリティ・セクションが、マルチプレクサ１１０を介して、エンコーダ７０に転送される。エンコーダ７０は、次に、スクランブルがかけられていないプリアンブル・セクションを符号化するとともに、スクランブルがかけられたペイロードとスクランブルがかけられていないパリティ・セクションを符号化し、両方とも、マルチプレクサ１１２に送り込む。プリアンブルは、バイフェース／ＤＣＡエンコーダ７０ａではなく、別のエンコーダ７０ｂを通過することが示されている。別のエンコーダ７０ｂの理由は、プリアンブルが、確実に、バイフェース符号またはＤＣＡ符号として認識できない符号を受け取り、符号化違反を構成することである。それによって、エンコーダ７０ｂがプリアンブルを符号化し、符号化違反を確実に符号化する。

図１７は、デコーダ７２から復号化されたデータ（ＮＲＺ＿ＲＸ）を受信するデスクランブラ回路１１６を示す。復号化されたデータは、シフト・レジスタ１００（図１４）と同様のシフト・レジスタ１８に送り込まれる。シフト・レジスタ１１８は、遅延ステージ１１８ａ、１１８ｂ、１１８ｃ、１１８ｄを含む。シフト・レジスタ１１８内部の遅延ステージの数は、シフト・レジスタ１０２（図１４）内部の遅延ステージの数と等しい。さらに、各遅延ステージ１１８は、各遅延ステージ１０２と同様であり、受信経路内のクロック信号によってクロック制御され、デスクランブラ・イネーブル（ＤＥＳＣＲ＿ＥＮ）信号によって有効にされるＤタイプのフリップ・フロップを含むものとして構成されている。シフト・レジスタ１１８は、プリアンブル時間とパリティ時間が存在しない時間中に、イネーブル回路１２０によって有効にされる。出力回路１２２が、最後のステージと最後から２番目のステージからの出力、さらに第１のステージへの入力を、逆スクランブルされた出力（ＮＲＺ＿ＲＸ＿ＤＥＳＣＲ＿ＤＡＴＡ）を作成する際に受け取る。図１４の出力回路１０６と同様に、出力回路１２２は、好ましくは、図１５に示したのと同一の真理値表を有する、一対の直列結合された排他的ＯＲ論理ゲートから成る。ＮＲＺ＿ＲＸが遅延１４出力論理値とは異なる場合、遅延１５の論理値が反転され、ＮＲＺ＿ＲＸ＿ＤＥＳＣＲ＿ＤＡＴＡに印加される。異ならない場合、遅延１５の論理値は反転されない。デスクランブラ１１６オペレーションの詳細は、図１９に関連してさらに説明する。

図１８は、デスクランブラ１１６からの逆スクランブルされたデータか、または、スクランブル・オペレーションと逆スクランブル・オペレーションが使用されない場合は、逆スクランブルされていないデータ（通常、スクランブルされていないデータである）を選択するのに使用されるマルチプレクサ１２４を示す。逆スクランブルされたデータは、デスクランブラ・イネーブル（ＤＥＳＣＲ＿ＥＮ）信号がアクティブである場合に選択される。アクティブである場合、逆スクランブルされたデータは、ＮＲＸ＿ＲＸ＿ＤＥＳＣＲ＿ＤＡＴＡとして、ＮＲＺ宛先７８（図１０）に送られる。

図１９は、簡潔にする目的で簡略化された一例を使用することにより、スクランブラ・オペレーションとデスクランブラ・オペレーションを示す。スクランブラ・オペレーションはテーブル１２６に示され、デスクランブラ・オペレーションはテーブル１２８に示されている。テーブル１２６に示すとおり、着信ビット・シーケンスは、ＮＲＺ＿ＴＸ＿ＤＡＴＡに関する２９クロック・サイクルにわたる論理１値で示されるのと同一の論理値である。ただし、図１４と図１９を併せて参照すると、シーケンス内の第１のビットと第２のビットは、第１４遅延ステージと第１５遅延ステージから出力され、ＮＲＺ＿ＴＸ＿ＤＡＴＡからのシーケンス内の第１５のビットとともに、第１５のクロック・サイクル１３０において、出力回路１０６への入力を形成する。出力回路１０６は、図１５の真理値表を有するので、第ｎ番の遅延ステージ（遅延１５）から回復されたｎビット・シーケンス内の第１のビットに関する、クロック１５における論理１電圧値は、反転されない。というのは、ｎ−１遅延ステージ（遅延１４）から回復されたシーケンス内の第２のビットの論理値と、ＮＲＺ＿ＴＸ＿ＤＡＴＡからのシーケンス内の第ｎ番のビットが、同一の論理値（論理１）だからである。しかし、シーケンス内の第２のビット（すなわち、ｎ−１遅延ステージからの出力）が、ＮＲＺ＿ＴＸ＿ＤＡＴＡからの第ｎ番のビットの論理値と異なる場合、第１のビットの論理値は反転される。例えば、クロック４を参照されたい。テーブル１２６は、遅延要素と出力回路の組合せにより、シフト・レジスタから出力されたビット・シーケンスが、ｎ（ただし、この例では、ｎ＝１５）個の同一論理値を超えるのが防止される方法を示す。第ｎ−１番の遅延要素と第ｎ番の遅延要素からの出力を引き出して、ｎビットのシーケンス内の第２のビット論理値と第１のビット論理値を受け取り、それらのビット値を、ＮＲＺ＿ＴＸ＿ＤＡＴＡからの第ｎ番のビット論理値と論理的に結合することにより、比較的単純なスクランブラ機構が構想される。

テーブル１２７は、ＮＲＺ＿ＴＸ＿ＤＡＴＡに関する論理１電圧値なしに、スクランブルが初期設定された場合、何が生じるかを示す。おそらく、この条件では、スクランブルはまったく行われない。しかし、図示するとおり、時間１３１中に、場合により、始動中に、論理１電圧値が、着信ビット・シーケンスに与えられると、ｎビット（この例では、ｎ＝１５）の後続のシーケンスは、ｎビットの着信シーケンスが同一の論理値を有していても、同一の論理値を含まない可能性がある。

テーブル１２８は、スクランブルがかけられたデータ（ＮＲＺ＿ＴＸ＿ＳＣＲ＿ＤＡＴＡ）が、デスクランブラに入力（ＮＲＺ＿ＲＺ）として与えられる逆スクランブル機構を示す。図１７と図１９を併せて参照すると、スクランブルがかけられたデータ、ＮＲＺ＿ＲＸが、遅延１４と遅延１５（ｎビットのシーケンスの第１の論理値と第２の論理値を格納する）からの出力とともに、出力回路１２２にフィードフォワードされる。出力回路１２２は、図１５の真理値表を有するものとすることができるため、第１５（すなわち、第ｎ番）のクロック・サイクル１３２で、排他的ＯＲゲートから出力された逆スクランブルされたデータ、ＮＲＺ＿ＲＸ＿ＤＡＴＡは、論理１電圧値に戻る。すると、図示するとおり、逆スクランブルされたＮＲＺ＿ＲＸ＿ＤＡＴＡビット・シーケンスは、ＮＲＺ＿ＴＸ＿ＤＡＴＡに関する元のスクランブルがかけられる前のビット・シーケンスと合致する。

以上の開示を完全に理解すると、多数の変形形態や変更形態が、当業者には明白となろう。添付の特許請求の範囲が、すべてのそのような変形形態および変更形態を包含すると解釈されるものとする。

光伝送経路を介して送信されるデータ・ストリームを論理値シリーズに変換するためのバンドパス・フィルタおよび判定回路を有する受信機の回路図である。 受信されたデータ・ストリームからクロック信号を回復し、そのクロック信号を使用して、データ・ストリームを回復するためのＰＬＬを有する図１の受信機を示すブロック図である。 受信機のバンドパスの範囲外の周期的な周波数からもたらされる、受信機上のデータ・ストリームのＤＣアキュムレーションを示すタイミング図である。 ＤＣアキュムレーションを最小限に抑えるエンコーダを有する通信システムを示すブロック図である。 相異なる符号化スキーム、ならびに各スキームのＤＣアキュムレーションを示すタイミング図である。 受信機が、バイフェース符号化された０論理値を受信した時点とバイフェース符号化された１論理値を受信した時点の間の、受信機の判定回路からのジッタ出力を示すタイミング図である。 図６の符号化された０論理値出力と符号化された１論理値出力の間の境界を示す拡大図である。 図６の隣接する境界間のジッタ周期を示すタイミング図である。 バンドパスの範囲内、かつＰＬＬの低域通過を下回るジッタの通過を示す、ＰＬＬローパス・フィルタ、および受信機のバンドパス・フィルタに対する、ジッタの周波数対振幅のグラフである。 好ましい実施形態による、選択的スクランブラおよびデスクランブラを利用して、データ・ストリーム内の各フレームのペイロードのスクランブルおよび逆スクランブルを行い、データ・ストリーム内の各フレームのペイロード、プリアンブル、およびパリティの符号化および復号化を行う通信システムを示すブロック図である。 リンク・トポロジに接続されたノード群から構成され、リングを伝送されるデータ・ストリームからクロックが回復される際の、アキュムレーションされたジッタを示す通信システムのブロック図である。 スクランブルがかけられ、符号化されたペイロード、ならびに符号化されたプリアンブルおよびパリティを有し、プリアンブルは、後の復号化および逆スクランブルの目的で、プリアンブル・セクションとパリティ・セクションからペイロードを見分けるのに使用されるフレーム同期信号を設定する符号化違反に基づいて検出されることが可能な、フレームのプランである。 ペイロードに対して、プリアンブル・ビットおよびパリティ・ビットが出現する時間を設定するのに使用される状態マシンを示すブロック図である。 プリアンブル・ビットおよびパリティ・ビットが出現しない時間中にペイロードに選択的にスクランブルをかけるスクランブラ回路を示すブロック図である。 図１４の出力回路の組合せ論理の真理値表である。 一実施形態による、スクランブルがかけられ、符号化されたペイロード、符号化されたパリティ・ビット、および符号化されていないプリアンブル・ビット（プリアンブル・ビットが、ＤＣアキュムレーションをまったく有さない場合）のフレームをコンパイルするのに使用されるマルチプレクサ群を示すブロック図である。 プリアンブル・ビットおよびパリティ・ビットが出現しない時間中にペイロードを選択的に逆スクランブルするデスクランブラ回路を示すブロック図である。 一実施形態による、復号化され、逆スクランブルされたペイロード、復号化されたパリティ・ビット、および復号化されていないプリアンブル・ビット（プリアンブル・ビットが、ＤＣアキュムレーションをまったく有さない場合）のフレームをコンパイルするのに使用されるマルチプレクサを示す図である。 図１４および図１７のスクランブラに入力され、デスクランブラから出力される論理値の典型的なテーブルである。

符号の説明

１０ 受信機、２６ 送信機、２７ 伝送経路、３６ エンコーダ、３８ ＮＲＺ送信元、４０ デコーダ、４２ ＮＲＺ宛先

Claims (28)

1. メモリと、
   前記メモリに、ビット・シーケンスを受信させるために、前記メモリに結合されたイネーブル回路と、
   ペイロード・セクションとプリアンブル・セクションを含むフレームのペイロード・セクション内の前記ビット・シーケンスの少なくとも１ビットの論理値を反転させるため、前記メモリに結合された出力回路と
   含むビット・シーケンスをを送信する回路。
2. 前記メモリは、シフト・レジスタを含む請求項１に記載の送信回路。
3. 前記出力回路は、前記メモリから前記ビット・シーケンスの前記少なくとも１ビットを受け取り、前記少なくとも１つの論理値を反転させ、前記反転された前記少なくとも１つの論理値を前記メモリに転送して戻すように結合された請求項１に記載の送信回路。
4. 前記メモリは、シリーズに結合されたｎ個のフリップ・フロップを含み、前記シリーズの中の第１のフリップ・フロップが前記出力回路の出力に結合され、前記シリーズの中の第ｎ番のフリップ・フロップと第ｎ−１番のフリップ・フロップの出力が前記出力回路の一対の入力に結合される請求項１に記載の送信回路。
5. 前記イネーブル回路と前記出力回路はそれぞれ、組合せ論理を含む請求項１に記載の送信回路。
6. 前記フレームはパリティ・セクションをさらに含む請求項１に記載の送信回路。
7. 前記イネーブル回路は、
   一対の入力と、
   前記プリアンブル・セクションまたは前記パリティ・セクションが前記送信回路に与えられたことを示す信号を前記一対の入力が受け取った場合、前記メモリからの出力を無効にするように結合された出力とを含む請求項６に記載の送信回路。
8. 前記反転される論理値は、前記シーケンス内の第２のビットの前記論理値と前記シーケンス内の第ｎ番のビットが異なる場合、前記シーケンス内の第１のビットの論理値である請求項１に記載の送信回路。
9. 前記出力回路は、前記シーケンス内の第２ビットの前記論理値と前記シーケンス内の第ｎ番のビットが同一である場合、前記シーケンス内の第１のビットの前記論理値を反転させないためにさらに結合される請求項１に記載の送信回路。
10. 前記メモリは、ｎビットの前記シーケンスの各ビットを格納するためのｎ個のステージを含み、前記出力回路は、
    前記ｎ個のステージの第ｎ番のステージからの第１のビット、前記ｎ個のステージの第ｎ−１番のステージからの第２のビット、第ｎ番のビットを受け取るように結合された３つの入力と、
    前記ｎ個のステージの第１のステージの入力に、前記反転された論理値を印加するように結合された出力とを含む請求項１に記載の送信回路。
11. 前記反転された論理値を符号化し、前記符号化され、反転された論理値を伝送経路上に送る、前記出力回路と該伝送経路の間に結合されたエンコーダをさらに含む請求項１に記載の送信回路。
12. 符号化違反を前記プリアンブル・セクションに符号化するエンコーダをさらに含む請求項１に記載の送信回路。
13. 前記フレーム内の、前記ペイロード・セクションと前記プリアンブル・セクションとは異なる領域内に配置されたパリティ・セクションを符号化するためのエンコーダをさらに含み、前記パリティ・セクションは、受信機に受信されて、符号化されたプリアンブル・セクションと符号化されたペイロード・セクションと結合されたとき、単一の前記フレーム内に実質的にまったくＤＣアキュムレーションをもたらさない論理値で符号化される請求項１に記載の送信回路。
14. 前記出力回路は、前記シフト・レジスタから出力された前記ビット・シーケンスが、ｎ個の同一の論理値を超えるのを防止する請求項１に記載の送信回路。
15. ビット・シーケンスのｎビットを一時的に格納し、前記シーケンス内の第２のビットの論理値と前記シーケンス内の第ｎ番のビットの論理値が異なる場合、前記シーケンス内の第１のビットの論理値を反転させるように結合されたスクランブラと、
    前記ｎビットを符号化するため、前記スクランブラの出力に結合されたエンコーダと、
    前記符号化されたｎビットを受け取るため、前記エンコーダの出力に結合された伝送経路と、
    前記符号化されたｎビットを復号化するため、前記伝送経路に結合されたデコーダと、
    前記復号化されたｎビットを復号化されたビットのシーケンスとして一時的に格納し、前記第２のビットの前記論理値と、復号化されたビットの前記シーケンス内の第ｎ番のビットの論理値が異なる場合、復号化されたビットの前記シーケンス内の第１のビットの論理値を反転させるように結合されたデスクランブラとを含む通信システム。
16. 前記スクランブラは、ペイロード・セクションと、プリアンブル・セクションと、パリティ・セクションとを含むフレームの該ペイロード・セクション内だけの前記ｎビットを一時的に格納するように結合される請求項１５に記載の通信システム。
17. 前記符号化されたｎビットの論理１電圧値は、論理０電圧値の２倍の周波数で遷移する請求項１５に記載の通信システム。
18. 前記符号化されたｎビットは、論理１電圧値がｍ＋１クロック・サイクルの間に生じ、かつすべての符号化された論理１電圧値と論理０電圧値のＤＣ電圧値の合計が、ｍクロック・サイクルに先立って、前記論理１電圧値または論理低電圧値に向かってスキューしていると、該ｍクロック・サイクルの始めの近くで遷移する請求項１５に記載の通信システム。
19. 前記伝送経路は光媒体である請求項１５に記載の通信システム。
20. 前記エンコーダは、フレームのペイロード・セクション内の前記ｎビットに先行する、該フレームのプリアンブル・セクション内のさらなるｍビットを符号化するように結合され、前記フレームの先頭を同期するとともに、前記フレーム内の前記ペイロード・セクションを同期するために符号化違反として前記デコーダを認識できる、シーケンス内の前記ｍビットを符号化することを目的とする請求項１５に記載の通信システム。
21. 前記エンコーダは、前記ペイロード・セクション内の前記ｎビットの後に続く、フレームのパリティ・セクション内のさらなるｐビットを符号化するように結合され、前記ペイロード・セクション内の前記ｎビットに対してパリティを維持するシーケンスを前記ｐビットに符号化することを目的とする請求項１５に記載の通信システム。
22. ビット・シーケンスを転送する方法であって、
    前記ビット・シーケンスのｎビットの中の実質的にランダムな論理値セットを置き換えて、ジッタ周期を短くするステップと、
    ＤＣアキュムレーションを低減するために論理値の前記実質的にランダムなセットの遷移周期を変更するステップと、
    前記実質的にランダムな論理値セットを変更された遷移周期で、伝送媒体を介して転送するステップを含む方法。
23. 前記置き換えるステップは、
    前記ビット・シーケンスのｎビットを一時的に格納するステップと、
    前記シーケンス内の第２のビットの前記論理値と前記シーケンス内の第ｎ番のビットが異なる場合、前記第１のビットの前記論理値を逆転させるステップとを含む請求項２２に記載の方法。
24. 前記置き換えるステップは、
    前記ビット・シーケンスのｎビットを一時的に格納するステップと、
    前記シーケンス内の第２のビットの前記論理値と前記シーケンス内の第ｎ番のビットが同様である場合、前記シーケンス内の第１のビットの前記論理値を維持するステップとを含む請求項２２に記載の方法。
25. 前記変更するステップは、論理１電圧値を論理０電圧値の２倍の速度で遷移させるステップを含む請求項２２に記載の方法。
26. 前記変更するステップは、
    ｍサイクルに先立って、論理０電圧値と論理１電圧値に関するＤＣ電圧値の合計を計算するステップと、
    前記ｍクロック・サイクル中と前記ｍ＋１クロック・サイクル中、前記ｎビットを有する論理１電圧値を検出するステップと、
    ＤＣ電圧値の前記計算された合計が、前記論理１電圧値または論理０電圧値に向かってスキューしていると、前記ｍクロック・サイクルの始まり近くで遷移を生成するステップとを含む請求項２２に記載の方法。
27. 前記置き換えるステップは、フレームのペイロード・セクション内だけのｎビットに対して行われ、前記遷移周期を前記変更するステップは、前記ペイロード・セクション内のｎビットと、前記ペイロード・セクションに先行するプリアンブル・セクション内のｍビットと、前記ペイロード・セクションの後に続くパリティ・セクション内のｐビットに対して行われる請求項２２に記載の方法。
28. 前記転送するステップの後に、前記変更された遷移周期を有する実質的にランダムな論理値セットの前記遷移周期を元に戻すステップと、
    前記ビット・シーケンスのｎビットの中の前記実質的にランダムな論理値セットの中の前記ビット・シーケンスを置き換えるステップとをさらに含む請求項２２に記載の方法。

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