JP5036920B1 - 中継装置、中継装置の制御方法、およびプログラム - Google Patents
中継装置、中継装置の制御方法、およびプログラム Download PDFInfo
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Abstract
【選択図】図5
Description
図2は、本発明の第1の実施形態による中継装置を用いた分散型のデータ伝送システムの構成例を示す図である。図示されるシステムは、送信ノードとして複数のバスマスタ(BM)101を有し、受信ノードとして複数のメモリ105を有している。複数のバスマスタ101および複数のメモリ105は、複数の中継装置800を介してバスで多段に接続されている。このように、図2に示す伝送システムは、多段接続網(Multistage Interconnection Network:MIN)を構成している。本実施形態では、個々のバスマスタ101が本発明における第1ノードとして機能し、個々のメモリ105が本発明における第2ノードとして機能する。
次に、隣接チャネル利用情報の内容を説明する。
次に、本発明の第2の実施形態を説明する。
次に、本発明の第3の実施形態を説明する。
次に、本発明の第4の実施形態を説明する。
上記の実施形態1から4では、パケットの宛先の違いに基づいてトラヒックの区別を行ったが、パケットの送信元の違いに基づいてトラヒックを区別し、仮想チャネルの割当てを行ってもよい。
以下、本発明による中継装置の実際の機器への利用例を説明する。図33は、半導体回路上の複数のバスマスタと複数のメモリおよび外部とデータを通信するための共用の入出力ポート(I/Oポート)とを分散型のバスを利用して接続した例を示している。このような半導体回路は、例えば、携帯電話、PDA(Personal Digital Assistants)、電子書籍リーダーなどの携帯端末や、TV、ビデオレコーダ、ビデオカメラ、監視カメラ等の機器で用いられ得る。バスマスタは、例えば、CUP、DSP、伝送処理部、画像処理部などである。メモリは、揮発性のDRAMであってもよいし、不揮発性のフラッシュメモリであってもよい。また、揮発性メモリおよび不揮発性メモリが混在していてもよい。また、入出力ポートは、外付けのHDDやSSD、DVDなどの記憶装置と接続するためのUSBやイーサネット(登録商標)などの通信インターフェイスであり得る。
次に、本発明の中継装置のマルチコアプロセッサ(multi−core processor)への利用例を説明する。
上述の実施形態および利用例では、本願発明がチップ上で実装された際の構成を説明した。本願発明は、チップ上に実装されるだけでなく、チップ上に実装するための設計及び検証を行うシミュレーションプログラムとしても実施され得る。そのようなシミュレーションプログラムは、コンピュータによって実行される。例えば図2、5、22に示される各構成要素は、シミュレーションプログラム上のオブジェクト化されたクラスとして実装される。各クラスは、予め定められたシミュレーションシナリオを読み込むことにより、各構成要素に対応する動作をコンピュータ上で実現する。言い換えると、各構成要素に対応する動作は、コンピュータの処理ステップとして直列的または並列的に実行される。
701 ヘッダフィールド
702 データフィールド
703 制御コードフィールド704 ヘッダフリット
705 データフリット
706 テイルフリット
800、800a、800b、800c 中継装置
801 入力ポート
802 入力バッファ
803 クロスバスイッチ
804 出力バッファ
805 出力ポート
806 仮想チャネル情報管理部
807 出力ポート選択部
808 チャネル利用数測定部
809 チャネル利用情報通信部
810 隣接チャネル利用情報管理部
811 仮想チャネル利用数比較部
812 出力チャネル選択部
813 仮想チャネル選択部
814 スイッチ切替部
817 仮想チャネル
818 出力チャネル
840 時間情報比較部
850 アービター
901 仮想チャネル情報
1001 隣接チャネル利用情報
4102 フロー制御調整部
Claims (16)
- データを送信する第1ノードと、前記第1ノードから送信された前記データを受信する第2ノードと、前記第1および第2ノードの間で伝送される前記データをバスを介して中継する複数の中継装置とを備えたデータ伝送システムにおいて用いられる中継装置であって、
入力されたデータを格納するための複数のデータ格納部と、
前記複数のデータ格納部の少なくとも1つに格納された、伝送経路の少なくとも一部が共通するデータに関する前記データ格納部の利用状況、および前記伝送経路の少なくとも一部が共通するデータに関する隣接中継装置におけるデータ格納部の利用状況の比較結果に基づいて、前記データを出力するか否かを決定するアービターと、
を備える中継装置。 - 前記データの出力先は、前記隣接中継装置である、請求項1に記載の中継装置。
- 前記アービターは、送信先アドレスおよび送信元アドレスの少なくとも一方が共通するデータについての、自中継装置における前記データ格納部の利用状況と、前記隣接中継装置における前記データ格納部の利用状況とを比較した結果に基づいて、前記データを出力するか否かを決定する、請求項1または2に記載の中継装置。
- 前記アービターは、前記伝送経路の少なくとも一部が共通するデータが格納されたデータ格納部の数と、前記隣接中継装置における前記伝送経路の少なくとも一部が共通するデータが格納されたデータ格納部の数との比較結果に基づいて、前記データを出力するか否かを決定する、請求項1から3のいずれかに記載の中継装置。
- 前記アービターは、前記伝送経路の少なくとも一部が共通するデータが格納されたデータ格納部の数から、前記隣接中継装置における前記伝送経路の少なくとも一部が共通するデータが格納されたデータ格納部の数を引いた差分値が予め設定された閾値以上である場合には、前記データを出力し、前記差分値が前記閾値に満たない場合には、前記データを出力しない、請求項4に記載の中継装置。
- 前記閾値は0である、請求項5に記載の中継装置。
- 前記アービターは、複数のグループのデータであって、各グループのデータの伝送経路の少なくとも一部は共通している複数のグループのデータが前記複数のデータ格納部に格納されている場合において、各グループごとに、自中継装置における前記データ格納部の利用数から次の隣接中継装置における前記データ格納部の利用数を引いた差分値を求め、前記差分値が前記閾値以上であるグループのデータのうち、前記差分値が最大であるデータを出力する、請求項5または6に記載の中継装置。
- 前記アービターは、前記差分値が最大であるデータが複数存在する場合に、次の隣接中継装置における前記データ格納部の利用数が最小であるデータを出力する、前記請求項7に記載の中継装置。
- 前記複数のデータ格納部に入力されるデータは、前記データの送信時刻、前記データを送信してから経過した時間、前記データが前記第2ノードに届くべき時刻、および前記データが前記第2ノードに届くべき時刻までの残り時間のいずれかを示す時間情報を有しており、前記アービターは、前記時間情報の値に基づき、出力するデータを決定する、請求項8に記載の中継装置。
- 前記アービターは、前記次の隣接中継装置におけるデータ格納部の利用数が最小であるデータが複数存在する場合に、前記時間情報の値に基づき、出力するデータを決定する、請求項9に記載の中継装置。
- 前記複数のデータ格納領域の各々は、仮想的な回線で構成された仮想チャネルである、請求項1から10のいずれかに記載の中継装置。
- 前記アービターは、前記伝送経路の少なくとも一部が共通するデータが格納されたデータ格納部の数を示す情報を前記隣接中継装置および他の隣接中継装置の少なくとも一方に送信し、前記隣接中継装置から前記伝送経路の少なくとも一部が共通するデータが格納されたデータ格納部の数を示す情報を取得するチャネル利用情報通信部をさらに有している、請求項1から11のいずれかに記載の中継装置。
- 自中継装置は、前記第1ノードに隣接して配置されており、
前記アービターは、前記伝送経路の少なくとも一部が共通するデータが格納されたデータ格納部の利用数が所定の閾値よりも多い場合に、前記第1ノードに対して送信量の制限を指示するフロー制御調整部をさらに有している、請求項1から12のいずれかに記載の中継装置。 - データを送信する第1ノードと、前記第1ノードから送信された前記データを受信する第2ノードと、前記第1および第2ノードの間で伝送される前記データをバスを介して中継する複数の中継装置とを備えたデータ伝送システムにおいて用いられる中継装置の制御方法であって、
入力されたデータを複数のデータ格納部に格納するステップと、
前記複数のデータ格納部の少なくとも1つに格納された、伝送経路の少なくとも一部が共通するデータに関する前記データ格納部の利用状況、および前記伝送経路の少なくとも一部が共通するデータに関する隣接中継装置におけるデータ格納部の利用状況の比較結果に基づいて、前記データを出力するか否かを決定するステップと、
を含む、中継装置の制御方法。 - データを送信する第1ノードと、前記第1ノードから送信された前記データを受信する第2ノードと、前記第1および第2ノードの間で伝送される前記データをバスを介して中継する複数の中継装置とを備えたデータ伝送システムにおいて用いられる中継装置の制御プログラムであって、
前記制御プログラムは、前記中継装置に実装されたコンピュータに対し、
入力されたデータを複数のデータ格納部に格納するステップと、
前記複数のデータ格納部の少なくとも1つに格納された、伝送経路の少なくとも一部が共通するデータに関する前記データ格納部の利用状況、および前記伝送経路の少なくとも一部が共通するデータに関する隣接中継装置におけるデータ格納部の利用状況の比較結果に基づいて、前記データを出力するか否かを決定するステップと、
を実行させる、中継装置の制御プログラム。 - データを送信する第1ノードと、前記第1ノードから送信された前記データを受信する第2ノードと、前記第1および第2ノードの間で伝送される前記データを、バスを介して中継する複数の中継装置とを備えたデータ伝送システムにおいて用いられる中継装置のためのシミュレーションプログラムであって、
前記シミュレーションプログラムは、コンピュータに対し、
入力されたデータを複数のデータ格納部に格納するステップと、
前記複数のデータ格納部の少なくとも1つに格納された、伝送経路の少なくとも一部が共通するデータに関する前記データ格納部の利用状況、および前記伝送経路の少なくとも一部が共通するデータに関する隣接中継装置におけるデータ格納部の利用状況の比較結果に基づいて、前記データを出力するか否かを決定するステップと、
を実行させる、中継装置のためのシミュレーションプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012518659A JP5036920B1 (ja) | 2011-03-09 | 2012-01-30 | 中継装置、中継装置の制御方法、およびプログラム |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011052077 | 2011-03-09 | ||
JP2011052077 | 2011-03-09 | ||
PCT/JP2012/000574 WO2012120769A1 (ja) | 2011-03-09 | 2012-01-30 | 中継装置、中継装置の制御方法、およびプログラム |
JP2012518659A JP5036920B1 (ja) | 2011-03-09 | 2012-01-30 | 中継装置、中継装置の制御方法、およびプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP5036920B1 true JP5036920B1 (ja) | 2012-09-26 |
JPWO2012120769A1 JPWO2012120769A1 (ja) | 2014-07-07 |
Family
ID=46797749
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012518659A Active JP5036920B1 (ja) | 2011-03-09 | 2012-01-30 | 中継装置、中継装置の制御方法、およびプログラム |
Country Status (4)
Country | Link |
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US (1) | US9426099B2 (ja) |
JP (1) | JP5036920B1 (ja) |
CN (1) | CN103181127B (ja) |
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- 2012-01-30 JP JP2012518659A patent/JP5036920B1/ja active Active
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JPN6012029373; 相澤 幸大 他: '閾値を可変とした入出力制御型バックプレッシャスイッチ' 電子情報通信学会技術研究報告(信学技報) CS2001-88 , 20011011 * |
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Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Publication date |
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US20130028083A1 (en) | 2013-01-31 |
JPWO2012120769A1 (ja) | 2014-07-07 |
CN103181127A (zh) | 2013-06-26 |
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CN103181127B (zh) | 2016-05-25 |
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