JP5034267B2

JP5034267B2 - Manufacturing method of semiconductor device

Info

Publication number: JP5034267B2
Application number: JP2006055826A
Authority: JP
Inventors: 秀明田中; 正勝星; 良雄下井田; 哲也林; 滋春山上
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2006-03-02
Filing date: 2006-03-02
Publication date: 2012-09-26
Anticipated expiration: 2026-03-02
Also published as: JP2007234923A

Description

本発明は半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.

炭化珪素は、シリコンと比較して絶縁破壊電界強度がひと桁大きく、またシリコンと同様に熱酸化が行えることから、次世代の半導体材料として注目されている。中でも電力変換用素子への応用への期待が高く、近年、炭化珪素を材料に用いた高耐圧かつ低損失のパワートランジスタが提案されている。パワートランジスタの低損失化には、低オン抵抗化が必須であり、効果的にオン抵抗を低減可能なパワートランジスタの構造を有する電界効果トランジスタが提案されている（例えば、下記特許文献１参照）。
特開２００３−３１８３９８号公報 Silicon carbide is attracting attention as a next-generation semiconductor material because it has a dielectric breakdown electric field strength that is an order of magnitude higher than silicon and can be thermally oxidized in the same way as silicon. In particular, there are high expectations for application to power conversion elements, and in recent years, power transistors with high breakdown voltage and low loss using silicon carbide as a material have been proposed. A low on-resistance is indispensable for reducing the loss of the power transistor, and a field effect transistor having a power transistor structure capable of effectively reducing the on-resistance has been proposed (for example, see Patent Document 1 below). .
JP 2003-318398 A

しかしながら、上記のような電界効果トランジスタを製造する方法において、多結晶シリコンからなるヘテロ半導体領域をドライエッチングで形成する場合は、ゲート絶縁膜と隣接するヘテロ接合界面におけるヘテロ半導体領域及び炭化珪素エピタキシャル層の双方に、イオンエッチングによるダメージが生じる。このヘテロ接合界面は、ＭＯＳＦＥＴなどのチャネル領域に相当するため、ここにダメージが生じると、トランジスタの特性が劣化するため、低オン抵抗化には限界があった。また、電界緩和領域のマスクパターンとヘテロ半導体領域のマスクパターンの合わせが必要となるため、パターンずれが生じ、電界緩和領域の効果を十分に活用するには限界があった。 However, in the method of manufacturing the field effect transistor as described above, when the hetero semiconductor region made of polycrystalline silicon is formed by dry etching, the hetero semiconductor region and the silicon carbide epitaxial layer at the hetero junction interface adjacent to the gate insulating film Both are damaged by ion etching. Since this heterojunction interface corresponds to a channel region such as a MOSFET, if damage occurs, the characteristics of the transistor deteriorate, and there is a limit to reducing the on-resistance. Further, since it is necessary to match the mask pattern of the electric field relaxation region and the mask pattern of the hetero semiconductor region, pattern displacement occurs, and there is a limit to fully utilize the effect of the electric field relaxation region.

本発明は上記の点に鑑みて成されたものであり、本発明が解決しようとする課題は、ヘテロ半導体領域と半導体基体とにイオンエッチングによるダメージを生じることなく、低オン抵抗・高耐圧の電界効果トランジスタを製造する、半導体装置の製造方法を提供することにある。 The present invention has been made in view of the above points, and the problem to be solved by the present invention is that a low on-resistance and high breakdown voltage can be obtained without causing damage due to ion etching in the hetero semiconductor region and the semiconductor substrate. An object of the present invention is to provide a semiconductor device manufacturing method for manufacturing a field effect transistor.

半導体基体とテロ半導体領との間に形成されるヘテロ接合にゲート絶縁膜を介して接するゲート電極を有する半導体装置を製造する方法であって、前記半導体基体の第一主面にマスク材料を堆積する工程と、前記マスク材料をパターニングして、前記半導体基体の第一主面の所定領域にマスク層を形成する工程と、前記第一主面及び前記マスク層の表面に接触するようにヘテロ半導体層を形成する工程と、前記へテロ半導体層をエッチバックして平坦化する平坦化工程と、前記平坦化工程後に、前記マスク層を除去する工程とを有することを特徴とする半導体装置の製造方法を構成する。 A method of manufacturing a semiconductor device having a gate electrode in contact with a heterojunction formed between a semiconductor substrate and a terror semiconductor region via a gate insulating film, wherein a mask material is deposited on a first main surface of the semiconductor substrate A step of patterning the mask material to form a mask layer in a predetermined region of the first main surface of the semiconductor substrate, and a hetero semiconductor so as to be in contact with the first main surface and the surface of the mask layer A semiconductor device comprising: a step of forming a layer; a planarization step of etching back and planarizing the hetero semiconductor layer; and a step of removing the mask layer after the planarization step. Configure the method.

ヘテロ半導体領域をパターニングする際にダメージが導入されないため、駆動電流の増大を図ることができ、ヘテロ半導体領域と半導体基体とにイオンエッチングによるダメージを生じることなく、低オン抵抗・高耐圧の電界効果トランジスタを製造する、半導体装置の製造方法を提供することが可能になる。 Since no damage is introduced when patterning the hetero semiconductor region, the drive current can be increased, and the field effect of low on-resistance and high withstand voltage can be achieved without causing damage due to ion etching in the hetero semiconductor region and the semiconductor substrate. It is possible to provide a method for manufacturing a semiconductor device for manufacturing a transistor.

以下に、本発明を実施するための最良の形態を、実施の形態例によって説明する。 The best mode for carrying out the present invention will be described below with reference to embodiments.

［第１の実施の形態例］
図１は、本発明の第１の実施の形態例である半導体装置の製造方法によって製造される半導体装置の断面図である。図において、高濃度のＮ型の炭化珪素基板１の第一主面に、炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２が積層され、炭化珪素基板１と炭化珪素エピタキシャル層２とによって炭化珪素半導体基体１００が構成されている。炭化珪素半導体基体１００の第一主面（エピタキシャル層２側）の所定領域には、炭化珪素とはバンドギャップが異なる半導体材料からなり、炭化珪素とヘテロ接合を形成するヘテロ半導体領域４が形成されている。ヘテロ半導体領域４は、この場合、多結晶シリコンから構成されている。ヘテロ接合部（ヘテロ半導体領域４と炭化珪素エピタキシャル層２との接合部）にゲート絶縁膜５を介して接するゲート電極６が形成され、ヘテロ半導体領域４に接するソース電極７が形成され、炭化珪素半導体基体１００の第二主面において、炭化珪素基板１に接するドレイン電極８が形成され、ゲート電極６とソース電極７とは層間絶縁膜５２によって電気的に絶縁されている。 [First Embodiment]
FIG. 1 is a cross-sectional view of a semiconductor device manufactured by a semiconductor device manufacturing method according to a first embodiment of the present invention. In the figure, an N-type silicon carbide epitaxial layer 2 having an impurity concentration lower than that of the silicon carbide substrate 1 is laminated on the first main surface of the high-concentration N-type silicon carbide substrate 1, and the silicon carbide substrate 1 and the silicon carbide epitaxial layer are laminated. 2 constitutes silicon carbide semiconductor substrate 100. A predetermined region on the first main surface (epitaxial layer 2 side) of silicon carbide semiconductor substrate 100 is formed of a hetero semiconductor region 4 made of a semiconductor material having a band gap different from that of silicon carbide and forming a heterojunction with silicon carbide. ing. In this case, the hetero semiconductor region 4 is made of polycrystalline silicon. A gate electrode 6 is formed in contact with the hetero junction (junction between hetero semiconductor region 4 and silicon carbide epitaxial layer 2) via gate insulating film 5, source electrode 7 is formed in contact with hetero semiconductor region 4, and silicon carbide is formed. On the second main surface of semiconductor substrate 100, drain electrode 8 in contact with silicon carbide substrate 1 is formed, and gate electrode 6 and source electrode 7 are electrically insulated by interlayer insulating film 52.

以下、本発明の第１の実施の形態例である、半導体装置の製造方法を、図２の（Ａ）から図５の（Ｊ）までの図を用いて説明する。 A method for manufacturing a semiconductor device, which is a first embodiment of the present invention, will be described below with reference to FIGS. 2A to 5J.

図２の（Ａ）に示すように、炭化珪素基板１の第一主面に炭化珪素エピタキシャル層２を積層してなる炭化珪素半導体基体１００を用意する。その炭化珪素半導体基体１００の第一主面（エピタキシャル層２側）にシリコン酸化膜４０を例えば２μｍの厚さに堆積する。 As shown in FIG. 2A, a silicon carbide semiconductor substrate 100 in which a silicon carbide epitaxial layer 2 is laminated on a first main surface of a silicon carbide substrate 1 is prepared. A silicon oxide film 40 is deposited on the first main surface (epitaxial layer 2 side) of silicon carbide semiconductor substrate 100 to a thickness of 2 μm, for example.

図２の（Ｂ）に示すように、フォトリソグラフィとエッチングを用いて、堆積したシリコン酸化膜４０をパターニングし、シリコン酸化膜層４１を形成する。このシリコン酸化膜層４１はマスク層として機能する。 As shown in FIG. 2B, the deposited silicon oxide film 40 is patterned using photolithography and etching to form a silicon oxide film layer 41. This silicon oxide film layer 41 functions as a mask layer.

図２の（Ｃ）に示すように、炭化珪素半導体基体１００の第一主面およびシリコン酸化膜層４１の表面に接するように、ヘテロ半導体領域４の構成材料である多結晶シリコンを例えば５０００Åの厚さに堆積した後、多結晶シリコンへの不純物ドーピングとして砒素を例えば加速電圧：７０ＫＶ、ドーズ量：５×１０^１５ｃｍ^−３でイオン注入する。注入する不純物は燐またはアンチモンでも良い。また、イオン注入ではなく、拡散法でドーピングしても良い。これによりヘテロ半導体層４８が形成される。 As shown in FIG. 2C, polycrystalline silicon, which is a constituent material of the hetero semiconductor region 4, is in contact with the first main surface of the silicon carbide semiconductor substrate 100 and the surface of the silicon oxide film layer 41. After the deposition to a thickness, arsenic is ion-implanted as an impurity doping to the polycrystalline silicon, for example, at an acceleration voltage of 70 KV and a dose of 5 × 10 ¹⁵ cm ⁻³ . The impurity to be implanted may be phosphorus or antimony. Further, doping may be performed by a diffusion method instead of ion implantation. Thereby, the hetero semiconductor layer 48 is formed.

図３の（Ｄ）に示すように、ヘテロ半導体層４８の、半導体基体１００の第一主面から遠い側にＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）５１をスピンコート（回転塗布）し、堆積したヘテロ半導体層４８の凹凸を平坦にする。 As shown in FIG. 3D, SOG (Spin On Glass) 51 is spin-coated (spin-coated) on the side of the hetero semiconductor layer 48 far from the first main surface of the semiconductor substrate 100, and the hetero semiconductor layer deposited. 48 irregularities are flattened.

図３の（Ｅ）に示すように、ＳＯＧ５１と、ヘテロ半導体層４８を構成する多結晶シリコンのエッチング速度が等しくなる条件下、例えばＣＦ系のエッチングガス（炭素とフッ素とを含有する化合物のガス）を用いて、ＳＯＧ５１とヘテロ半導体層４８をエッチバックする。エッチバックする深さは、マスク層であるシリコン酸化膜層４１上に堆積されたヘテロ半導体層４８が除去される深さとする。これにより、ヘテロ半導体層４８が平坦化され、ヘテロ半導体領域４が形成される。ヘテロ半導体領域４は炭化珪素エピタキシャル層２とヘテロ接合を形成している。 As shown in FIG. 3E, for example, CF-based etching gas (gas of a compound containing carbon and fluorine) is used under the condition that the etching rates of SOG 51 and polycrystalline silicon constituting the hetero semiconductor layer 48 are equal. ) Is used to etch back the SOG 51 and the hetero semiconductor layer 48. The depth to etch back is set to a depth at which the hetero semiconductor layer 48 deposited on the silicon oxide film layer 41 serving as a mask layer is removed. Thereby, the hetero semiconductor layer 48 is planarized and the hetero semiconductor region 4 is formed. Hetero semiconductor region 4 forms a heterojunction with silicon carbide epitaxial layer 2.

図３の（Ｆ）に示すように、マスク層であるシリコン酸化膜層４１を緩衝フッ酸溶液で除去する。シリコン酸化膜は緩衝フッ酸溶液などのフッ酸系溶液よって、ヘテロ半導体領域４を構成する多結晶シリコンに対して、選択的且つ容易に除去することができる。また、このようにヘテロ半導体領域４を形成すると、エッチング時におけるダメージがヘテロ接合部に導入されない。 As shown in FIG. 3F, the silicon oxide film layer 41 as a mask layer is removed with a buffered hydrofluoric acid solution. The silicon oxide film can be selectively and easily removed from the polycrystalline silicon constituting the hetero semiconductor region 4 with a hydrofluoric acid solution such as a buffered hydrofluoric acid solution. Further, when the hetero semiconductor region 4 is formed in this way, damage during etching is not introduced into the hetero junction.

図４の（Ｇ）に示すように、マスク層であるシリコン酸化膜層４１が除去された炭化珪素半導体基体１００の第一主面およびヘテロ半導体領域４の表面に接するようにゲート絶縁膜５を例えば１０００Åの厚さに堆積する。 As shown in FIG. 4G, the gate insulating film 5 is formed so as to be in contact with the first main surface of the silicon carbide semiconductor substrate 100 from which the silicon oxide film layer 41 as the mask layer has been removed and the surface of the hetero semiconductor region 4. For example, it is deposited to a thickness of 1000 mm.

図４の（Ｈ）に示すように、多結晶シリコンを例えば５０００Åの厚さに堆積し、不純物を導入した後にフォトリソグラフィとエッチングにより多結晶シリコンをパターニングしてゲート電極６を形成する。これにより、ゲート電極６がヘテロ接合部（ヘテロ半導体領域４と炭化珪素エピタキシャル層２との接合部）にゲート絶縁膜５を介して接するように形成される。 As shown in FIG. 4H, polycrystalline silicon is deposited to a thickness of 5000 mm, for example, and after introducing impurities, the polycrystalline silicon is patterned by photolithography and etching to form the gate electrode 6. Thereby, gate electrode 6 is formed to be in contact with the heterojunction portion (junction portion between hetero semiconductor region 4 and silicon carbide epitaxial layer 2) via gate insulating film 5.

図４の（Ｉ）に示すように、層間絶縁膜５２を例えば２μｍの厚さに堆積する。 As shown in FIG. 4I, an interlayer insulating film 52 is deposited to a thickness of 2 μm, for example.

図５の（Ｊ）に示すように、層間絶縁膜５２にコンタクトホールを開孔した後、ヘテロ半導体領域４に接するようにアルミニウムを例えば２μｍの厚さに堆積して、ソース電極７を形成する。炭化珪素基板１に接するようにチタン／アルミニウムを例えば０．２μｍ／２μｍの厚さに堆積してドレイン電極８を形成して、図１に示した半導体装置を完成させる。 As shown in FIG. 5J, after forming a contact hole in the interlayer insulating film 52, aluminum is deposited to a thickness of 2 μm, for example, so as to contact the hetero semiconductor region 4 to form the source electrode 7. . A drain electrode 8 is formed by depositing titanium / aluminum to a thickness of, for example, 0.2 μm / 2 μm so as to contact the silicon carbide substrate 1 to complete the semiconductor device shown in FIG.

このようにして製造した半導体装置は、ゲート電極６の電界が印加されるヘテロ接合の部分に、ヘテロ半導体領域４をパターニングする際にダメージが導入されないため、駆動電流の増大を図ることができる。すなわち、従来技術を用いて製造した場合に比べて、さらにオン抵抗を低減することができる。 The semiconductor device manufactured in this way can increase the drive current because no damage is introduced when the hetero semiconductor region 4 is patterned at the hetero junction where the electric field of the gate electrode 6 is applied. That is, the on-resistance can be further reduced as compared with the case of manufacturing using the conventional technique.

半導体基体を構成する半導体材料に炭化珪素を用いることで、より高耐圧な半導体装置を実現できる。 By using silicon carbide as a semiconductor material constituting the semiconductor substrate, a semiconductor device with higher breakdown voltage can be realized.

また、ヘテロ半導体材料に多結晶シリコンを用いることで、ヘテロ半導体領域４の伝導度制御などのプロセスを簡便に行うことができる。 Further, by using polycrystalline silicon as the hetero semiconductor material, processes such as conductivity control of the hetero semiconductor region 4 can be easily performed.

［第２の実施の形態例］
図６は、本発明の第２の実施の形態例である半導体装置の製造方法によって製造された半導体装置の断面図である。図において、高濃度のＮ型の炭化珪素基板１の第一主面に、炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２が積層され、炭化珪素基板１と炭化珪素エピタキシャル層２とによって炭化珪素半導体基体１００が構成されている。炭化珪素半導体基体１００の第一主面（エピタキシャル層２側）の所定領域には、電界緩和領域３が形成されている。炭化珪素半導体基体１００の第一主面の所定領域には、炭化珪素とはバンドギャップが異なる半導体材料からなり、炭化珪素とヘテロ接合を形成するヘテロ半導体領域４が形成されている。ヘテロ半導体領域４は、この場合、多結晶シリコンから構成されている。ヘテロ接合部（ヘテロ半導体領域４と炭化珪素エピタキシャル層２との接合部）にゲート絶縁膜５を介して接するゲート電極６が形成され、ヘテロ半導体領域４に接するソース電極７が形成され、炭化珪素基板１に接するドレイン電極８が形成され、ゲート電極６とソース電極７とは層間絶縁膜５２によって電気的に絶縁されている。なお、図６には図示していないが、電界緩和領域３とソース電極７は紙面奥行き方向で接触している。 [Second Embodiment]
FIG. 6 is a cross-sectional view of a semiconductor device manufactured by the semiconductor device manufacturing method according to the second embodiment of the present invention. In the figure, an N-type silicon carbide epitaxial layer 2 having an impurity concentration lower than that of the silicon carbide substrate 1 is laminated on the first main surface of the high-concentration N-type silicon carbide substrate 1, and the silicon carbide substrate 1 and the silicon carbide epitaxial layer are laminated. 2 constitutes silicon carbide semiconductor substrate 100. Electric field relaxation region 3 is formed in a predetermined region on the first main surface (epitaxial layer 2 side) of silicon carbide semiconductor substrate 100. In a predetermined region of the first main surface of silicon carbide semiconductor substrate 100, hetero semiconductor region 4 made of a semiconductor material having a band gap different from that of silicon carbide and forming a heterojunction with silicon carbide is formed. In this case, the hetero semiconductor region 4 is made of polycrystalline silicon. A gate electrode 6 is formed in contact with the hetero junction (junction between hetero semiconductor region 4 and silicon carbide epitaxial layer 2) via gate insulating film 5, source electrode 7 is formed in contact with hetero semiconductor region 4, and silicon carbide is formed. A drain electrode 8 in contact with the substrate 1 is formed, and the gate electrode 6 and the source electrode 7 are electrically insulated by an interlayer insulating film 52. Although not shown in FIG. 6, the electric field relaxation region 3 and the source electrode 7 are in contact with each other in the depth direction of the drawing.

以下、本発明の第２の実施の形態例である、半導体装置の製造方法を図７の（Ａ）から図１１の（Ｍ）までの図を用いて説明する。 A method for manufacturing a semiconductor device, which is a second embodiment of the present invention, will be described below with reference to FIGS. 7A to 11M.

図７の（Ａ）に示すように、炭化珪素基板１の第一主面に炭化珪素エピタキシャル層２を積層した炭化珪素半導体基体１００を用意する。炭化珪素半導体基体１００の第一主面（エピタキシャル層２側）に多結晶シリコン４２を例えば２μｍの厚さに堆積する。 As shown in FIG. 7A, a silicon carbide semiconductor substrate 100 in which a silicon carbide epitaxial layer 2 is laminated on a first main surface of a silicon carbide substrate 1 is prepared. Polycrystalline silicon 42 is deposited on the first main surface (epitaxial layer 2 side) of silicon carbide semiconductor substrate 100 to a thickness of 2 μm, for example.

図７の（Ｂ）に示すように、フォトリソグラフィとエッチングを用いて、堆積した多結晶シリコン４２をパターニングし、多結晶シリコン層４３を形成する。この多結晶シリコン層４３はマスク層の母体として機能する
図７の（Ｃ）に示すように、多結晶シリコン層４３の表面近傍のみにシリコン酸化膜４０が形成されるように熱酸化を行い、マスク層がシリコン酸化膜４０と多結晶シリコン４２との異なる材料から構成されるようにする。多結晶シリコンは、炭化珪素と比較して、酸化速度が一桁以上大きいため、容易に多結晶シリコン層４３の表面のみにシリコン酸化膜４０を形成することができる。熱酸化によって形成されるシリコン酸化膜４０の厚さは例えば２μｍである。 As shown in FIG. 7B, the deposited polycrystalline silicon 42 is patterned using photolithography and etching to form a polycrystalline silicon layer 43. The polycrystalline silicon layer 43 functions as a matrix of the mask layer. As shown in FIG. 7C, thermal oxidation is performed so that the silicon oxide film 40 is formed only near the surface of the polycrystalline silicon layer 43. The mask layer is made of different materials for the silicon oxide film 40 and the polycrystalline silicon 42. Polycrystalline silicon has an oxidation rate one or more orders of magnitude higher than that of silicon carbide, so that the silicon oxide film 40 can be easily formed only on the surface of the polycrystalline silicon layer 43. The thickness of the silicon oxide film 40 formed by thermal oxidation is 2 μm, for example.

図８の（Ｄ）に示すように、シリコン酸化膜４０と多結晶シリコン層４３との異なる材料から構成されたマスク層をマスクにして、ボロンイオン５３を例えば加速電圧：３０、６０、１００ＫＶ、総ドーズ量：３×１０^１５ｃｍ^−３でイオン注入し、電界緩和領域３を形成する。 As shown in FIG. 8D, using a mask layer made of different materials of the silicon oxide film 40 and the polycrystalline silicon layer 43 as a mask, the boron ions 53 are converted into, for example, acceleration voltages of 30, 60, 100 KV, Ions are implanted at a total dose of 3 × 10 ¹⁵ cm ⁻³ to form the electric field relaxation region 3.

図８の（Ｅ）に示すように、電界緩和領域３形成後、マスク層のシリコン酸化膜４０にて構成されている領域のみを選択的に除去する。シリコン酸化膜４０は緩衝フッ酸溶液などのフッ酸系溶液よって、多結晶シリコン層４３に対して、選択的且つ容易に除去することができる。 As shown in FIG. 8E, after the electric field relaxation region 3 is formed, only the region constituted by the silicon oxide film 40 of the mask layer is selectively removed. The silicon oxide film 40 can be selectively and easily removed from the polycrystalline silicon layer 43 with a hydrofluoric acid solution such as a buffered hydrofluoric acid solution.

図８の（Ｆ）に示すように、シリコン酸化膜４０除去後に残った多結晶シリコン層４３から構成されるマスク層の全域を熱酸化し、シリコン酸化膜層４１を形成する。多結晶シリコンは、炭化珪素と比較して、酸化速度が一桁以上大きいため、容易に多結晶シリコン層４３のみを熱酸化し、シリコン酸化膜層４１にすることができる。 As shown in FIG. 8F, the entire region of the mask layer composed of the polycrystalline silicon layer 43 remaining after the removal of the silicon oxide film 40 is thermally oxidized to form a silicon oxide film layer 41. Polycrystalline silicon has an oxidation rate one or more orders of magnitude higher than that of silicon carbide. Therefore, only the polycrystalline silicon layer 43 can be easily thermally oxidized to form the silicon oxide film layer 41.

図９の（Ｇ）に示すように、炭化珪素半導体基体１００の第一主面およびシリコン酸化膜層４１の表面に接するように、炭化珪素とヘテロ接合を形成し、且つバンドギャップが炭化珪素と異なる多結晶シリコンを例えば５０００Åの厚さに堆積した後、多結晶シリコンへの不純物ドーピングとして砒素を例えば加速電圧：７０ＫＶ、ドーズ量：５×１０^１５ｃｍ^−３でイオン注入する。注入する不純物は燐またはアンチモンでも良い。またイオン注入ではなく、拡散法でドーピングしても良い。これによりヘテロ半導体層４８が形成される。ヘテロ半導体層４８の第一主面から遠い側にＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）５１をスピンコート（回転塗布）し、堆積したヘテロ半導体層４８の凹凸を平坦にする。 As shown in FIG. 9G, a heterojunction is formed with silicon carbide so as to be in contact with the first main surface of silicon carbide semiconductor substrate 100 and the surface of silicon oxide film layer 41, and the band gap is different from that of silicon carbide. After depositing different polycrystalline silicon to a thickness of, for example, 5000 mm, arsenic is ion-implanted as impurity doping into the polycrystalline silicon, for example, at an acceleration voltage of 70 KV and a dose of 5 × 10 ¹⁵ cm ⁻³ . The impurity to be implanted may be phosphorus or antimony. Further, doping may be performed by a diffusion method instead of ion implantation. Thereby, the hetero semiconductor layer 48 is formed. SOG (Spin On Glass) 51 is spin-coated (rotary coated) on the side of the hetero semiconductor layer 48 far from the first main surface, and the unevenness of the deposited hetero semiconductor layer 48 is flattened.

図９の（Ｈ）に示すように、ＳＯＧ５１と、多結晶シリコンで構成されるヘテロ半導体層４８のエッチング速度が等しくなる条件下、例えばＣＦ系のエッチングガスを用いて、ＳＯＧ５１とヘテロ半導体層４８をエッチバックする。エッチバックする深さは、マスク層であるシリコン酸化膜層４１上に堆積されたヘテロ半導体層４８が除去される深さとする。これにより、ヘテロ半導体層４８が平坦化され、ヘテロ半導体領域４が形成される。 As shown in FIG. 9H, under the conditions that the etching rates of the SOG 51 and the hetero semiconductor layer 48 made of polycrystalline silicon are equal, the SOG 51 and the hetero semiconductor layer 48 are used, for example, using a CF-based etching gas. Etch back. The depth to etch back is set to a depth at which the hetero semiconductor layer 48 deposited on the silicon oxide film layer 41 serving as a mask layer is removed. Thereby, the hetero semiconductor layer 48 is planarized and the hetero semiconductor region 4 is formed.

図９の（Ｉ）に示すように、マスク層であるシリコン酸化膜層４１を緩衝フッ酸溶液で除去する。シリコン酸化膜４０は緩衝フッ酸溶液などのフッ酸系溶液よって、ヘテロ半導体領域４を構成する多結晶シリコンに対して、選択的且つ容易に除去することができる。また、このようにヘテロ半導体領域４を形成すると、エッチング時におけるダメージがヘテロ接合部に導入されない。 As shown in FIG. 9I, the silicon oxide film layer 41 which is a mask layer is removed with a buffered hydrofluoric acid solution. The silicon oxide film 40 can be selectively and easily removed from the polycrystalline silicon constituting the hetero semiconductor region 4 with a hydrofluoric acid solution such as a buffered hydrofluoric acid solution. Further, when the hetero semiconductor region 4 is formed in this way, damage during etching is not introduced into the hetero junction.

図１０の（Ｊ）に示すように、マスク層であるシリコン酸化膜層４１が除去された炭化珪素半導体基体１００の第一主面およびヘテロ半導体領域の表面に接するようにゲート絶縁膜５を例えば１０００Åの厚さに堆積する。 As shown in FIG. 10J, the gate insulating film 5 is, for example, in contact with the first main surface of the silicon carbide semiconductor substrate 100 from which the silicon oxide film layer 41 as the mask layer has been removed and the surface of the hetero semiconductor region. Deposit to a thickness of 1000mm.

図１０の（Ｋ）に示すように、多結晶シリコンを例えば５０００Åの厚さに堆積し、不純物を導入した後にフォトリソグラフィとエッチングにより多結晶シリコンをパターニングしてゲート電極６を形成する。これにより、ゲート電極６がヘテロ接合部（ヘテロ半導体領域４と炭化珪素エピタキシャル層２との接合部）にゲート絶縁膜５を介して接するように形成される。 As shown in FIG. 10K, polycrystalline silicon is deposited to a thickness of, for example, 5000 mm, and after introducing impurities, the polycrystalline silicon is patterned by photolithography and etching to form the gate electrode 6. Thereby, gate electrode 6 is formed to be in contact with the heterojunction portion (junction portion between hetero semiconductor region 4 and silicon carbide epitaxial layer 2) via gate insulating film 5.

図１０の（Ｌ）に示すように、層間絶縁膜５２を例えば２μｍの厚さに堆積する。 As shown in FIG. 10L, an interlayer insulating film 52 is deposited to a thickness of 2 μm, for example.

図１１の（Ｍ）に示すように、層間絶縁膜５２にコンタクトホールを開孔した後、ヘテロ半導体領域４に接するようにアルミニウムを例えば２μｍの厚さに堆積してソース電極７を形成する。炭化珪素基板１に接するようにチタン／アルミニウムを例えば０．２μｍ／２μｍの厚さに堆積してドレイン電極８を形成して、図６に示した半導体装置を完成させる。 As shown in FIG. 11M, after forming a contact hole in the interlayer insulating film 52, aluminum is deposited to a thickness of 2 μm, for example, so as to contact the hetero semiconductor region 4, thereby forming the source electrode 7. A drain electrode 8 is formed by depositing titanium / aluminum to a thickness of, for example, 0.2 μm / 2 μm so as to be in contact with the silicon carbide substrate 1, thereby completing the semiconductor device shown in FIG.

なお、図７の（Ａ）から図８の（Ｆ）までの図で説明している工程は、次のようにしても良い。 Note that the steps described in FIGS. 7A to 8F may be performed as follows.

［第３の実施の形態例］
以下、本発明の第３の実施の形態例である、半導体装置の製造方法を図１２の（Ａ）から図１３の（Ｅ）までの図を用いて説明する。 [Third embodiment]
A method for manufacturing a semiconductor device, which is a third embodiment of the present invention, will be described below with reference to FIGS. 12A to 13E.

図１２の（Ａ）に示すように、炭化珪素基板１の第一主面に炭化珪素エピタキシャル層２を積層した炭化珪素半導体基体１００を用意する。炭化珪素半導体基体１００の第一主面（エピタキシャル層２側）にシリコン酸化膜４０を例えば２μｍの厚さに堆積する。 As shown in FIG. 12A, a silicon carbide semiconductor substrate 100 in which a silicon carbide epitaxial layer 2 is laminated on a first main surface of a silicon carbide substrate 1 is prepared. Silicon oxide film 40 is deposited on the first main surface (epitaxial layer 2 side) of silicon carbide semiconductor substrate 100 to a thickness of 2 μm, for example.

図１２の（Ｂ）に示すように、フォトリソグラフィとエッチングを用いて、堆積したシリコン酸化膜４０をパターニングし、シリコン酸化膜層４１を形成する。このシリコン酸化膜層４１はブロック層として機能する。 As shown in FIG. 12B, the deposited silicon oxide film 40 is patterned using photolithography and etching to form a silicon oxide film layer 41. This silicon oxide film layer 41 functions as a block layer.

図１２の（Ｃ）に示すように、シリコン窒化膜４４を例えば1μｍの厚さに形成する。 As shown in FIG. 12C, a silicon nitride film 44 is formed to a thickness of 1 μm, for example.

図１３の（Ｄ）に示すように、シリコン窒化膜４４をエッチバックし、ブロック膜であるシリコン酸化膜層４１に接したシリコン窒化膜４４からなるサイドウォール領域４５を形成する。その後、シリコン酸化膜層４１とサイドウォール領域４５から構成されたマスク層をマスクにボロンイオン５３を例えば加速電圧：３０、６０、１００ＫＶ、総ドーズ量：３×１０^１５ｃｍ^−３でイオン注入し、電界緩和領域３を形成する。 As shown in FIG. 13D, the silicon nitride film 44 is etched back to form a sidewall region 45 made of the silicon nitride film 44 in contact with the silicon oxide film layer 41 which is a block film. Thereafter, boron ions 53 are ion-implanted, for example, at an acceleration voltage of 30, 60, and 100 KV and a total dose of 3 × 10 ¹⁵ cm ^{−3 using} the mask layer formed of the silicon oxide film layer 41 and the sidewall region 45 as a mask. Then, the electric field relaxation region 3 is formed.

図１３の（Ｅ）に示すように、電界緩和領域３形成後、マスク層のシリコン窒化膜４４にて構成されているサイドウォール領域４５のみを選択的に除去する。シリコン窒化膜は燐酸溶液などの燐酸系溶液よって、シリコン酸化膜に対して、選択的且つ容易に除去することができる。このように、ブロック膜とサイドウォール領域４５をそれぞれ異なる材料で構成することで、サイドウォール領域４５のみを選択的に精度良く除去することができる。この図に示した状態は、図８の（Ｆ）示した状態と同じである。 As shown in FIG. 13E, after the formation of the electric field relaxation region 3, only the sidewall region 45 constituted by the silicon nitride film 44 of the mask layer is selectively removed. The silicon nitride film can be selectively and easily removed from the silicon oxide film with a phosphoric acid solution such as a phosphoric acid solution. In this way, by configuring the block film and the sidewall region 45 with different materials, only the sidewall region 45 can be selectively removed with high accuracy. The state shown in this figure is the same as the state shown in FIG.

以降は、第２の実施の形態例において図９の（Ｇ）から図１１の（Ｍ）までの図を用いて説明した工程を行い、図６に示した半導体装置を完成させる。 Thereafter, the steps described with reference to FIGS. 9G to 11M in the second embodiment are performed, and the semiconductor device shown in FIG. 6 is completed.

［第４の実施の形態例］
以下、本発明の第４の実施の形態例である、半導体装置の製造方法を図１４の（Ａ）から図１６の（Ｉ）までの図を用いて説明する。 [Fourth Embodiment]
A method for manufacturing a semiconductor device, which is a fourth embodiment of the present invention, will be described below with reference to FIGS. 14A to 16I.

図１４の（Ａ）に示すように、炭化珪素基板１の第一主面に炭化珪素エピタキシャル層２を積層した炭化珪素半導体基体１００を用意する。炭化珪素半導体基体１００の第一主面（エピタキシャル層２側）に、感光性組成物としてのフォトレジスト４６を例えば厚さ２μｍ堆積する。 As shown in FIG. 14A, a silicon carbide semiconductor substrate 100 in which a silicon carbide epitaxial layer 2 is laminated on a first main surface of a silicon carbide substrate 1 is prepared. On the first main surface (epitaxial layer 2 side) of the silicon carbide semiconductor substrate 100, a photoresist 46 as a photosensitive composition is deposited to a thickness of 2 μm, for example.

図１４の（Ｂ）に示すように、露光と現像を行い、堆積したフォトレジスト４６をパターニングする。 As shown in FIG. 14B, exposure and development are performed, and the deposited photoresist 46 is patterned.

図１４の（Ｃ）に示すように、例えば真空中において９００℃で熱処理を行い、パターニングしたフォトレジスト４６を炭化させ、炭化層４７を形成する。 As shown in FIG. 14C, for example, heat treatment is performed at 900 ° C. in vacuum to carbonize the patterned photoresist 46 to form a carbonized layer 47.

図１５の（Ｄ）に示すように、炭化層４７からなるマスク層をマスクとして、ボロンイオン５３を例えば加速電圧：３０、６０、１００ＫＶ、総ドーズ量：３×１０^１５ｃｍ^−３でイオン注入し、電界緩和領域３を形成した後、窒素雰囲気中にて１７００℃、３０分間の熱処理を行う。マスク材料に炭化層４７を用いることで、高温の熱処理を行うことが可能になる。これによって、電界緩和領域３の結晶性が向上し、ドレイン電極８に高電圧が印加された場合、すなわち逆バイアス時における電位緩和領域３／炭化珪素エピタキシャル層２からのリーク電流を低減することができる。また、ヘテロ接合を形成する領域は、炭化層４７によって覆われているため、高温の熱処理後においても表面荒れが発生しない効果も併せ持つ。 As shown in (D) of FIG. 15, as a mask the mask layer made of carbide layer 47, boron ions 53 at an acceleration voltage: 30,60,100KV, Total dose: ion implantation at 3 × ¹⁰ 15 ^{cm -3} Then, after the electric field relaxation region 3 is formed, heat treatment is performed at 1700 ° C. for 30 minutes in a nitrogen atmosphere. By using the carbonized layer 47 as the mask material, a high-temperature heat treatment can be performed. Thereby, the crystallinity of electric field relaxation region 3 is improved, and when a high voltage is applied to drain electrode 8, that is, the leakage current from potential relaxation region 3 / silicon carbide epitaxial layer 2 at the time of reverse bias can be reduced. it can. In addition, since the region where the heterojunction is formed is covered with the carbonized layer 47, it also has an effect that the surface is not roughened even after high-temperature heat treatment.

図１５の（Ｅ）に示すように、例えば水素もしくは酸素雰囲気中において１０００℃で熱処理を行い、炭化層４７の一部を除去する。 As shown in FIG. 15E, for example, heat treatment is performed at 1000 ° C. in a hydrogen or oxygen atmosphere to remove a part of the carbonized layer 47.

図１５の（Ｆ）：に示すように、炭化珪素半導体基体１００の第一主面および炭化層４７の表面に接するように、炭化珪素とヘテロ接合を形成し、且つバンドギャップが炭化珪素と異なる多結晶シリコンを例えば５０００Åの厚さに堆積した後、多結晶シリコンへの不純物ドーピングとして砒素を例えば加速電圧：７０ＫＶ、ドーズ量：５×１０^１５ｃｍ^−３でイオン注入する。注入する不純物は燐またはアンチモンでも良い。またイオン注入ではなく、拡散法でドーピングしても良い。これによりヘテロ半導体層４８が形成される。 As shown in (F) of FIG. 15, a heterojunction is formed with silicon carbide so as to be in contact with the first main surface of silicon carbide semiconductor substrate 100 and the surface of carbide layer 47, and the band gap is different from that of silicon carbide. After depositing polycrystalline silicon to a thickness of, for example, 5000 mm, arsenic is ion-implanted as an impurity doping to the polycrystalline silicon, for example, at an acceleration voltage of 70 KV and a dose of 5 × 10 ¹⁵ cm ⁻³ . The impurity to be implanted may be phosphorus or antimony. Further, doping may be performed by a diffusion method instead of ion implantation. Thereby, the hetero semiconductor layer 48 is formed.

図１６の（Ｇ）に示すように、ヘテロ半導体層４８の、半導体基体１００の第一主面から遠い側にＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）５１をスピンコート（回転塗布）し、堆積したヘテロ半導体層４８の凹凸を平坦にする。 As shown in FIG. 16G, SOG (Spin On Glass) 51 is spin-coated (spin-coated) on the side of the hetero semiconductor layer 48 far from the first main surface of the semiconductor substrate 100, and the hetero semiconductor layer deposited. 48 irregularities are flattened.

図１６の（Ｈ）に示すように、ＳＯＧ５１と、多結晶シリコンで構成されるヘテロ半導体層４８のエッチング速度が等しくなる条件下、例えばＣＦ系のエッチングガスを用いて、ＳＯＧ５１とヘテロ半導体層４８をエッチバックする。エッチバックする深さは、マスク層である炭化層４７の上に堆積されたヘテロ半導体層４８が除去される深さとする。これにより、ヘテロ半導体層４８が平坦化され、ヘテロ半導体領域４が形成される。 As shown in FIG. 16H, under the conditions that the etching rates of the SOG 51 and the hetero semiconductor layer 48 made of polycrystalline silicon are equal, the SOG 51 and the hetero semiconductor layer 48 are used, for example, using a CF-based etching gas. Etch back. The depth to etch back is set to a depth at which the hetero semiconductor layer 48 deposited on the carbonized layer 47 which is a mask layer is removed. Thereby, the hetero semiconductor layer 48 is planarized and the hetero semiconductor region 4 is formed.

図１６の（Ｉ）に示すように、例えば水素もしくは酸素雰囲気中において１０００℃で熱処理を行い、マスク層である炭化層４７を除去する。このようにヘテロ半導体領域４を形成すると、エッチング時におけるダメージがヘテロ接合部（ヘテロ半導体領域４と炭化珪素エピタキシャル層２との接合部）に導入されない。この図に示した状態は、図９の（Ｉ）示した状態と同じである。 As shown in FIG. 16I, for example, heat treatment is performed at 1000 ° C. in an atmosphere of hydrogen or oxygen to remove the carbonized layer 47 as a mask layer. When hetero semiconductor region 4 is formed in this way, damage during etching is not introduced into the hetero junction (the junction between hetero semiconductor region 4 and silicon carbide epitaxial layer 2). The state shown in this figure is the same as the state shown in FIG.

以降は、第２の実施の形態例において図９の（Ｊ）から図１１の（Ｍ）までの図を用いて説明した工程を行い、図６に示した半導体装置を完成させる。 Thereafter, the steps described with reference to FIGS. 9J to 11M in the second embodiment are performed, and the semiconductor device shown in FIG. 6 is completed.

第２乃至第４の実施の形態例においては、第１の実施の形態例における効果に加え、電界緩和領域３を形成する工程を有し、しかも、製造プロセスにおいて、電界緩和領域３とヘテロ半導体領域４とのマスクパターン合わせの必要がない。すなわち、電界緩和領域３を形成する際に用いたマスク層の一部を除去し、その除去した領域にヘテロ接合を形成するため、極めて微細なヘテロ接合をセルフアラインで形成することができる。 In the second to fourth embodiments, in addition to the effects of the first embodiment, there is a step of forming the electric field relaxation region 3, and the electric field relaxation region 3 and the hetero semiconductor in the manufacturing process. There is no need to align the mask pattern with the region 4. That is, since a part of the mask layer used when forming the electric field relaxation region 3 is removed and a heterojunction is formed in the removed region, an extremely fine heterojunction can be formed by self-alignment.

また、電界緩和領域３端部からのヘテロ接合部までの距離を精度良く微細化できるため、ドレイン電極８に高電圧が印加された場合、すなわち逆バイアス時における電位緩和領域３から炭化珪素エピタキシャル層２側に伸張する空乏層によって電界を電位緩和する効果を最大限に活用することができ、ヘテロ接合界面から発生するリーク電流を激減させることができる。すなわち、より高耐圧な半導体装置を実現できる。 In addition, since the distance from the end portion of electric field relaxation region 3 to the heterojunction portion can be miniaturized with high precision, when a high voltage is applied to drain electrode 8, that is, from the potential relaxation region 3 to the silicon carbide epitaxial layer during reverse bias. The effect of relaxing the electric potential by the depletion layer extending to the two sides can be utilized to the maximum, and the leakage current generated from the heterojunction interface can be drastically reduced. That is, a higher breakdown voltage semiconductor device can be realized.

なお、ヘテロ接合のセルフアライン構造の精度は、電界緩和領域３を形成する際に用いたマスク層の一部を除去する工程における、マスクの除去量の精度に依存するが、第２の実施の形態例においては、多結晶シリコン層４３の表面部にシリコン酸化膜４１を選択的に形成し、そのシリコン酸化膜４１のみを除去する工程を行うため、マスク層の一部を除去する工程の精度は、多結晶シリコン層４３の表面に形成されるシリコン酸化膜４０の厚さ、すなわち多結晶シリコン層４３の熱酸化時間のみに依存する。熱酸化は極めて再現性・制御性の高いプロセスであり、これによって、ヘテロ接合のセルフアライン構造を精度良く形成することができる。 The accuracy of the heterojunction self-alignment structure depends on the accuracy of the mask removal amount in the step of removing a part of the mask layer used when forming the electric field relaxation region 3, but the second embodiment In the embodiment, since the silicon oxide film 41 is selectively formed on the surface portion of the polycrystalline silicon layer 43 and only the silicon oxide film 41 is removed, the accuracy of the process of removing a part of the mask layer is performed. Depends on only the thickness of the silicon oxide film 40 formed on the surface of the polycrystalline silicon layer 43, that is, the thermal oxidation time of the polycrystalline silicon layer 43. Thermal oxidation is a process with extremely high reproducibility and controllability, whereby a heterojunction self-aligned structure can be formed with high accuracy.

また、第３の実施の形態例においては、マスク層がシリコン酸化膜４０のブロック膜とシリコン窒化膜４４からなるサイドウォール領域４５から構成されており、電界緩和領域３を形成する際に用いたマスク層の一部を除去する工程においては、サイドウォール領域４５のみを選択的に除去する工程を行うため、マスク層の一部を除去する工程の精度は、サイドウォール領域４５の幅の精度のみに依存する。サイドウォール領域４５の幅は、ブロック膜であるシリコン酸化膜層４１の厚さで制御可能であるため、ヘテロ接合のセルフアライン構造を精度良く形成することができる。 In the third embodiment, the mask layer is composed of the side wall region 45 composed of the block film of the silicon oxide film 40 and the silicon nitride film 44, and is used when the electric field relaxation region 3 is formed. In the process of removing a part of the mask layer, the process of selectively removing only the sidewall region 45 is performed. Therefore, the accuracy of the process of removing a part of the mask layer is only the accuracy of the width of the sidewall region 45. Depends on. Since the width of the sidewall region 45 can be controlled by the thickness of the silicon oxide film layer 41 which is a block film, a heterojunction self-aligned structure can be formed with high accuracy.

上記の実施の形態例においては、炭化珪素半導体基体１００およびヘテロ半導体領域４をＮ型として説明しているが、Ｐ型を用いても良い。 In the above embodiment, silicon carbide semiconductor substrate 100 and hetero semiconductor region 4 are described as N-type, but P-type may be used.

また、半導体基体を構成する半導体材料に炭化珪素を用いているが、窒化ガリウムなどを用いても良い。さらに、ヘテロ半導体領域４を構成する半導体材料に多結晶シリコンを用いているが、単結晶シリコン、アモルファスシリコン、シリコンゲルマニウム、砒化ガリウムなどを用いても良い。 Further, although silicon carbide is used as the semiconductor material constituting the semiconductor substrate, gallium nitride or the like may be used. Furthermore, although polycrystalline silicon is used as the semiconductor material constituting the hetero semiconductor region 4, single crystal silicon, amorphous silicon, silicon germanium, gallium arsenide, or the like may be used.

本発明の第１の実施の形態例によって製造した半導体装置の断面図である。It is sectional drawing of the semiconductor device manufactured by the 1st Example of this invention. 本発明の第１の実施の形態例の工程を説明する図である。It is a figure explaining the process of the 1st Example of this invention. 図２の続きである。It is a continuation of FIG. 図３の続きである。It is a continuation of FIG. 図４の続きである。It is a continuation of FIG. 本発明の第２乃至第４の実施の形態例によって製造した半導体装置の断面図である。It is sectional drawing of the semiconductor device manufactured by the 2nd thru | or 4th embodiment of this invention. 本発明の第２の実施の形態例の工程を説明する図である。It is a figure explaining the process of the 2nd Example of this invention. 図７の続きである。FIG. 7 is a continuation of FIG. 図８の続きである。It is a continuation of FIG. 図９の続きである。It is a continuation of FIG. 図１０の続きである。It is a continuation of FIG. 本発明の第３の実施の形態例の工程を説明する図である。It is a figure explaining the process of the 3rd Example of this invention. 図１２の続きである。It is a continuation of FIG. 本発明の第４の実施の形態例の工程を説明する図である。It is a figure explaining the process of the 4th Embodiment of this invention. 図１４の続きである。It is a continuation of FIG. 図１５の続きである。It is a continuation of FIG.

Explanation of symbols

１：炭化珪素基板、２：炭化珪素エピタキシャル層、３：電界緩和領域、４：ヘテロ半導体領域、５：ゲート絶縁膜、６：ゲート電極、７：ソース電極、８：ドレイン電極、４０：シリコン酸化膜、４１：シリコン酸化膜層、４２：多結晶シリコン、４３：多結晶シリコン層、４４：シリコン窒化膜、４５：サイドウォール領域、４６：フォトレジスト、４７：炭化層、４８：ヘテロ半導体層、５１：ＳＯＧ、５２：層間絶縁膜、５３：ボロンイオン、１００：炭化珪素半導体基体。 1: silicon carbide substrate, 2: silicon carbide epitaxial layer, 3: electric field relaxation region, 4: hetero semiconductor region, 5: gate insulating film, 6: gate electrode, 7: source electrode, 8: drain electrode, 40: silicon oxide Film: 41: silicon oxide film layer, 42: polycrystalline silicon, 43: polycrystalline silicon layer, 44: silicon nitride film, 45: sidewall region, 46: photoresist, 47: carbide layer, 48: heterosemiconductor layer, 51: SOG, 52: interlayer insulating film, 53: boron ion, 100: silicon carbide semiconductor substrate.

Claims

A semiconductor substrate, a semiconductor material comprising the semiconductor substrate, a hetero semiconductor region made of a semiconductor material having a different band gap and forming a heterojunction with the first main surface of the semiconductor substrate, and a gate insulating film on the hetero junction In a method for manufacturing a semiconductor device, a semiconductor device including a gate electrode in contact with the semiconductor substrate, a source electrode in contact with the hetero semiconductor region, and a drain electrode in contact with the semiconductor substrate.
Depositing a mask material on the first main surface of the semiconductor substrate;
Patterning the mask material to form a mask layer in a predetermined region of the first main surface of the semiconductor substrate;
Forming a hetero semiconductor layer made of a semiconductor material having a band gap different from that of the semiconductor material constituting the semiconductor base so as to contact the first main surface of the semiconductor base and the surface of the mask layer;
A planarization step of planarizing the hetero semiconductor layer by etching back a portion of the hetero semiconductor layer far from the first main surface of the semiconductor substrate ;
The method of manufacturing a semiconductor device characterized by a step of removing the pre-Symbol mask layer.

A semiconductor substrate, a semiconductor material comprising the semiconductor substrate, a semiconductor material made of a semiconductor material having a different band gap, a hetero semiconductor region forming a heterojunction with the first main surface of the semiconductor substrate, and a gate insulating film on the hetero junction In a method for manufacturing a semiconductor device, a semiconductor device including a gate electrode in contact with the semiconductor substrate, a source electrode in contact with the hetero semiconductor region, and a drain electrode in contact with the semiconductor substrate.
Forming a mask layer in a predetermined region of the first main surface of the semiconductor substrate;
Forming an electric field relaxation region in a predetermined region of the first main surface of the semiconductor substrate not covered with the mask layer;
Removing a portion including at least the side surface of the mask layer to form a new side surface such that an end portion of the mask layer is separated from the electric field relaxation region ;
To contact with a surface of the first main surface and the mask layer prior Symbol semiconductor substrate, comprising the steps of band gap semiconductor material forms a hetero-semiconductor layer made of a different semiconductor material constituting the semiconductor substrate,
A planarization step of planarizing the hetero semiconductor layer by etching back a portion of the hetero semiconductor layer far from the first main surface of the semiconductor substrate ;
The method of manufacturing a semiconductor device characterized by a step of removing the pre-Symbol mask layer.

3. The method of manufacturing a semiconductor device according to claim 1, wherein at least a part of the mask layer is made of a silicon oxide film.

Forming a mask layer in a predetermined region of the first main surface of the semiconductor substrate,
Forming a layer made of a photosensitive composition in a predetermined region of the first main surface of the semiconductor substrate;
The method of manufacturing a semiconductor device according to claim 1, further comprising carbonizing a layer made of the photosensitive composition.

Forming a mask layer in a predetermined region of the first main surface of the semiconductor substrate,
Forming a polycrystalline silicon layer in a predetermined region of the first main surface of the semiconductor substrate;
4. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of performing thermal oxidation so that a silicon oxide film is formed on at least a part of the polycrystalline silicon layer.

Forming a mask layer in a predetermined region of the first main surface of the semiconductor substrate,
Forming a block layer in a predetermined region of the first main surface of the semiconductor substrate;
4. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming a sidewall region made of a material different from a material constituting the block layer in contact with the block layer.

7. The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor material constituting the hetero semiconductor region is any one of single crystal silicon, polycrystalline silicon, and amorphous silicon.

8. The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor material constituting the semiconductor substrate is silicon carbide.