JP5023423B2

JP5023423B2 - Vertical insulated gate field effect transistor and manufacturing method thereof

Info

Publication number: JP5023423B2
Application number: JP2001297583A
Authority: JP
Inventors: 昭夫岩渕
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2001-09-27
Filing date: 2001-09-27
Publication date: 2012-09-12
Anticipated expiration: 2021-09-27
Also published as: JP2003101023A

Description

【０００１】
【発明の属する技術分野】
本発明は、良好な素子特性を有する縦型絶縁ゲート型電界効果トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
産業用パワースイッチ等に用いられるパワーデバイスとして、縦型絶縁ゲート型電界効果トランジスタ（Metal Insulated Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）が使用されている。縦型ＭＩＳＦＥＴは、半導体基板の表面側からプレーナ型拡散技術を用いて形成され、基板の厚み方向に主電流経路を持つ。
【０００３】
縦型ＭＩＳＦＥＴは、例えば、相対的に不純物濃度の高いＮ^＋型のドレイン領域と、ドレイン領域上に設けられ、相対的に不純物濃度の低いＮ型のドリフト領域と、ドリフト領域内に設けられたＰ型のベース領域と、ベース領域内に設けられ、ドリフト領域よりも不純物濃度の高いＮ型のソース領域と、を備えた半導体基板から構成される。半導体基板の一面上には、ベース領域とソース領域とに電気的に接続されたソース電極が形成され、半導体基板の他面上にはドレイン領域に電気的に接続されたドレイン電極が形成され、また、ソース領域とドリフト領域との間のベース領域（チャネル領域）の上方には、絶縁膜を介してゲート電極が形成されている。
【０００４】
上記構造の縦型ＭＩＳＦＥＴは、基板の厚み方向に電流が流れるため、比較的大きな電流を流すことができる、などの利点を有する。しかし、一般的に、十分に低い動作抵抗（オン抵抗）を得ることが難しいという問題がある。
【０００５】
動作抵抗の低減を図った縦型ＭＩＳＦＥＴとして、隣接するベース領域（チャネル領域）に挟まれたドリフト領域の表面領域の不純物濃度を高め、Ｎ型の比較的濃度の高いドリフト領域を設けたものがある。ここで、５０〜６０Ｖの耐圧を有するＭＩＳＦＥＴの場合、比較的濃度の高いドリフト領域の不純物濃度は、ドリフト層よりも２倍程度高いが、ベースチャネル領域よりも１桁以上低いように設定されている。このようにチャネル領域に隣接する比較的濃度の高いドリフト領域を設けることにより、主電流通路の抵抗が低減され、動作抵抗が減少する。このような縦型ＭＩＳＦＥＴは、例えば、特公平3-70387号公報に開示されている。
【０００６】
【発明が解決しようとする課題】
しかし、上記のように、ドリフト領域の表面領域の不純物濃度を高めることにより、動作抵抗を低減させることができるものの、不純物濃度を過度に高くしたり、その深さを過度に深くすると、素子の耐圧が低下する。このため、通常、比較的濃度の高いドリフト領域の不純物濃度は、上述のようにドリフト領域の２倍程度、かつ、ベースチャネル領域の不純物濃度の１／２０程度に設定せざるを得ない。このように、従来の、比較的濃度の高いドリフト領域を備えた縦型ＭＩＳＦＥＴは、この比較的濃度の高い領域の不純物濃度を十分に高めて、十分に低い動作抵抗を得ることは困難であった。
【０００７】
上記事情を鑑みて、本発明は、良好な素子特性を有する縦型絶縁ゲート型電界効果トランジスタおよびその製造方法を提供することを目的とする。
また、本発明は、低い動作抵抗を有する縦型絶縁ゲート型電界効果トランジスタおよびその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点にかかる縦型絶縁ゲート型電界効果トランジスタは、
第１導電型のドレイン領域と、
前記ドレイン領域上に設けられ、前記ドレイン領域よりも不純物濃度の低い第１導電型のドリフト領域と、
前記ドリフト領域内に複数設けられ、ゲート電圧の印加時にチャネル領域が形成される第２導電型のベース領域と、
前記ベース領域内に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のソース領域と、
互いに隣接する前記ベース領域に挟まれた、前記ドリフト領域の表面領域に設けられ、前記ドリフト領域よりも不純物濃度が高く、かつ、前記ベース領域の不純物濃度の１／１０以上の不純物濃度を有し、幅が０．５μｍ以下であり、高濃度ドリフト領域単体の不純物拡散で得られるガウシアン分布に比べて縦方向になだらかな不純物濃度分布を有する高濃度ドリフト領域と、
前記チャネル領域の上方に設けられ、前記チャネル領域に前記ゲート電圧を印加する、幅が２．５μｍ以下のストライプ状の複数のゲート電極と、
を備え、
前記ゲート電極の幅は前記ベース領域の深さの５／３以下に設定される、ことを特徴とする。
【００１０】
上記構成において、前記高濃度ドリフト領域は、前記ベース領域の不純物濃度の１／５以上の不純物濃度を有することが望ましい。
【００１１】
上記構成において、前記高濃度ドリフト領域は、両側の前記ドリフト領域と接して設けられていることが望ましい。
【００１２】
上記構成において、前記高濃度ドリフト領域の幅は、例えば、前記ベース領域の幅に対して１／８以下に設定されている。
また、前記高濃度ドリフト領域の深さは、例えば、前記ベース領域の幅に対して、０．９〜１．４の範囲に設定されている。
また、前記高濃度ドリフト領域の幅は、例えば、前記ベース領域の深さの１／２．５以下に設定されている。
【００１３】
上記構成において、半導体基板として形成されており、前記高濃度ドリフト領域は、前記ベース領域との界面が前記半導体基板の主面に対して前記縦方向にほぼ垂直であることとしてもよい。
【００１４】
上記目的を達成するため、本発明の第２の観点にかかる縦型絶縁ゲート型電界効果トランジスタの製造方法は、
第１導電型のドレイン領域と、前記ドレイン領域上に設けられ、前記ドレイン領域よりも不純物濃度の低い第１導電型のドリフト領域と、前記ドリフト領域内に設けられた第２導電型のベース領域と、前記べース領域内に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のソース領域と、幅が２．５μｍ以下の複数のストライプ状のゲート電極とを有する絶縁ゲート型電界効果トランジスタの製造方法であって、
前記ドリフト領域を構成する第１導電型の半導体領域に、前記ゲート電極を介して同一導電型の不純物を選択的に導入して、前記ドリフト領域よりも不純物濃度が高く、かつ、前記ベース領域の不純物濃度の１／１０以上の不純物濃度を有する高濃度ドリフト領域を形成する高濃度ドリフト領域形成工程と、
前記ゲート電極の間の領域を介して第２導電型の不純物を選択的に導入して、互いに隣接する前記高濃度ドリフト領域の間に前記ベース領域を形成するとともに、前記高濃度ドリフト領域について幅を０．５μｍ以下とし不純物濃度分布を高濃度ドリフト領域単体の不純物拡散で得られるガウシアン分布に比べて縦方向になだらかとする工程と、
を備える、ことを特徴とする。
【００１５】
【発明の実施の形態】
本発明の実施の形態にかかる縦型絶縁ゲート型電界効果トランジスタ（Metal Insulated Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）について、以下図面を参照して説明する。
【００１６】
図１に、本発明の実施の形態にかかる縦型ＭＩＳＦＥＴ１１の断面構成を示す。
図１に示すように、ＭＩＳＦＥＴ１１は、ドレイン領域１２と、ドリフト領域１３と、ベース領域１４と、ソース領域１５と、を備えた半導体基板１６を備える。
【００１７】
ドレイン領域１２は、相対的に高い濃度で不純物が導入されたＮ^＋型の半導体領域から構成される。ドレイン領域１２は、例えば、１×１０^１９ｃｍ^−３程度の不純物濃度に設定されている。このとき、ドレイン領域１２の抵抗率（または導電率）は、５．２Ω・ｃｍ程度である。
【００１８】
ドリフト領域１３は、ドレイン領域１２上にエピタキシャル成長により形成された、相対的に低い濃度で不純物が導入されたＮ型の半導体領域である。ドリフト領域１３は、例えば、４．３μｍ程度の深さ（厚さ）で、６．２×１０^１５ｃｍ^−３程度の不純物濃度に設定されている。このとき、ドリフト領域１３の抵抗率（または導電率）は、０．８Ω・ｃｍ程度である。
【００１９】
ベース領域１４は、ドリフト領域１３の表面領域に複数形成されている。ベース領域１４は、Ｐ型の不純物導入により形成されたＰ型半導体領域から構成される。ベース領域１４は、例えば、１．５μｍ程度の深さで形成され、４×１０^１７ｃｍ^−３程度の不純物濃度に設定されている。このとき、ベース領域１４の抵抗率（または導電率）の最小値は、０．２Ω・ｃｍ程度である。ここで、ベース領域１４の深さとは、ベース領域１４とドリフト領域１３との界面に形成されたＰＮ接合の最も深い位置から、ベース領域１４の露出面までの距離をいう。
【００２０】
ベース領域１４の表面領域には、相対的に不純物濃度の高いＮ^＋型の半導体領域からなるソース領域１５が形成されている。ソース領域１５は、各ベース領域１４に２つ、互いに離間して形成されている。ソース領域１５は、例えば、０．２５μｍ程度の深さで形成され、例えば、１×１０^２０ｃｍ^−３程度の不純物濃度を有する。このとき、ソース領域１５のシート抵抗は、６０Ω／□程度である。
【００２１】
ここで、隣接するベース領域１４の間には、ドリフト領域１３にＮ型の不純物が導入された、幅狭のＮ^＋型の高濃度ドリフト領域１７が、ベース領域１４に隣接して配置されている。すなわち、Ｎ型のドリフト領域１３の表面領域は、複数のベース領域１４と、各ベース領域１４間のＮ^＋型の高濃度ドリフト領域１７と、により、覆われている。
【００２２】
Ｎ^＋型の高濃度ドリフト領域１７はＮ型のドリフト領域１３にイオン打ち込みにより形成されている。高濃度ドリフト領域１７の不純物濃度は、ドリフト領域１３よりも、２０倍程度高濃度に設定され、最も不純物濃度の高くなる部分で、例えば、１．７×１０^１７ｃｍ^−３程度の不純物濃度とされている。すなわち、高濃度ドリフト領域１７の不純物濃度は、ベース領域１４の不純物濃度とほぼ同じオーダ以上で、特に、その１／５以上となるように設定されている。ここで、同じオーダ以上とは、１／１０倍以上であることを指す。
このとき、高濃度ドリフト領域１７の抵抗率は、不純物濃度が低い領域で、７２ｍΩ・ｃｍ程度である。
【００２３】
図２に、ＭＩＳＦＥＴ１１を構成する半導体基板１６の上面図を示す。図２に示すように、半導体基板１６の表面には、Ｐ型のベース領域１４がストライプ状に略等間隔に配置されている。ベース領域１４の幅は、例えば、４μｍ程度である。ここで、ベース領域１４の幅とは、ベース領域１４の露出面における、最も広い横方向の幅をいう。
【００２４】
各ベース領域１４には、Ｎ^＋型のソース領域１５が、ベース領域１４と略平行のストライプ状に形成されている。ソース領域１５は、例えば、０．８μｍ程度の幅で形成されている。なお、ソース領域１５は、ドット状に設けられていてもよい。
【００２５】
ベース領域１４の間のＮ^＋型の高濃度ドリフト領域１７は、ベース領域１４と略平行のストライプ状に形成されている。高濃度ドリフト領域１７は、例えば、０．５μｍ以下、例えば、０．３μｍ程度の幅で幅狭に設けられている。高濃度ドリフト領域１７の幅は、ベース領域１４の幅に対して、１：８の比となり、かつ、ベース領域１４の深さの１／２．５以下であるように設けられている。ここで、高濃度ドリフト領域１７の幅とは、ベース領域１４に挟まれて、半導体基板１６の主面に露出した部分の最も広い横方向の幅をいう。
【００２６】
図１に戻り、高濃度ドリフト層の深さは、ベース領域１４の幅の０．９倍〜１．４倍の範囲にあるように設定され、例えば、３．６μｍ〜５．６μｍとされている。ここで、高濃度ドリフト領域１７の深さとは、その不純物濃度がドリフト領域１３の不純物濃度に対して２０％上昇した位置から半導体基板１６の主面までの距離をいう。
【００２７】
ベース領域１４および高濃度ドリフト領域１７の形成において、ベース領域１４の横方向への拡散は、高濃度ドリフト領域１７を形成するＮ型拡散層の横方向の拡散と互いに相殺している。この結果、横幅の狭い高濃度ドリフト領域１７と、ベース領域１４の深さに比較して十分に短いチャネル領域（ｃｈ）が形成される。
【００２８】
また、ベース領域１４と高濃度ドリフト領域１７とは、深さ方向横方向および斜め方向への２次元的な広がりを有するため、両領域１４、１７の不純物が互いに相殺しあう。結果として、高濃度ドリフト領域１７の縦方向の不純物分布は、単体の不純物拡散で得られるガウシアン分布に比べて、十分になだらかな不純物濃度分布を示している。
【００２９】
図１に戻り、ドレイン領域１２の露出面には、アルミニウム等からなるドレイン電極１８が設けられている。ドレイン電極１８は、ドレイン領域１２と電気的に接続している。
【００３０】
ベース領域１４内の２つのソース領域１５のそれぞれ一部と、２つのソース領域１５に挟まれたベース領域１４と、の上には、ソース電極１９が設けられている。ソース電極１９は、アルミニウム等からなり、２つのソース領域１５と電気的に接続している。
【００３１】
ベース領域１４内の１つのソース領域１５の一部と、これと隣接する他のベース領域１４の１つのソース領域１５の一部と、２つのベース領域１４に挟まれた高濃度ドリフト領域１７と、の上方には、シリコン酸化膜等の絶縁膜２０を介してゲート電極２１が設けられている。ゲート電極２１は、不純物の導入されたポリシリコン等から構成される。ゲート電極２１の幅は、ベース領域１４の深さの５／３以下となるように設定され、この場合、２．５μｍ以下とされている。
【００３２】
ゲート電極２１の下の絶縁膜２０は、ゲート絶縁膜として機能する。ゲート電圧が印加されると、ゲート電極２１の下方に位置するベース領域１４には、ソース領域１５とドリフト領域１３とを接続するチャネル領域（ｃｈ）が形成される。チャネル領域（ｃｈ）を通じてソース電極１９からドリフト領域１３へと流れる電流は、ドレイン領域１２へと流れる。
【００３３】
ここで、チャネル領域（ｃｈ）を介してソース領域１５と接続するのは、高濃度ドリフト領域１７である。高濃度ドリフト領域１７は、前述したように、ドリフト領域１３よりも２０倍程度高い不純物濃度に設定されている。すなわち、チャネル領域（ｃｈ）を含むベース領域１４の不純物濃度とほぼ同一のオーダ以上で、特に、その１／５以上となっている。実験により、高濃度ドリフト領域１７が存在しない、ゲート電極２１の幅の大きいＭＩＳＦＥＴの場合と比べて、ソース領域１５からドレイン領域１２へとつながる主電流経路の面積当たりの抵抗率は大幅に低減され、ＭＩＳＦＥＴ１１の低い動作抵抗（オン抵抗）が得られるという知見が得られている。
【００３４】
また、高濃度ドリフト領域１７は、イオン打ち込み技術と、上述したベース領域１４の横方向への広がりによる相殺により、０．５μｍ以下の幅に設けられている。このように幅狭に設けられていることにより、高導電性の高濃度ドリフト領域１７における耐圧の低下は補償される。また、ゲート電極２１は、幅の狭い高濃度ドリフト領域１７を介して対向しており、ゲート−ドレイン間容量は実質的に小さく、高速なスイッチング特性が得られる。
【００３５】
さらにまた、高いドレイン電圧を印加した状態で比較的大きな電流を流した場合には、幅狭のＮ^＋型高濃度ドリフト領域１７と、その両側に隣接するＰ型ベース領域１４と、によって形成される適度なＪＦＥＴ（Junction FET）効果が得られ、過剰な電流は抑制される。これにより、素子破壊は起こりにくくなる。また、ゲート電極２１の直下に配置された高濃度ドリフト領域１７は、ベース領域１４との間で縦方向のいわゆるリサーフ的な電界緩和機能を有し、高い耐圧を維持可能である。
【００３６】
さらに、図１のＭＩＳＦＥＴ１１では、高濃度ドリフト領域１７の横方向および縦方向の拡散と、ベース領域１４の横方向および縦方向の拡散とが、２次元的に相殺された不純物分布となっており、ベース領域１４の濃度がチャネル領域の濃度よりも大幅に高く設定されている。また、高濃度ドリフト領域１７の幅が非常に狭くなっている。このため、サージ電圧が印加され、ＰＮ接合のアバランシェ降伏が起こった場合でも、降伏電流は、ソース領域１５の下部を流れる成分が相対的に少なく、ソース電極１９から直接にＭＩＳＦＥＴ１１の縦方向を流れる。結果として、ディープベース構造（ベース領域１４の中央側を選択的に深く形成した構造）にしなくても、寄生トランジスタ動作が起こることを良好に防止できる。
【００３７】
以下、上記構成のＭＩＳＦＥＴ１１の製造方法について、図面を参照して説明する。
まず、ドレイン領域１２を構成する、相対的に不純物濃度の高いＮ^＋型の半導体基板１６を用意する。半導体基板１６の上に、ドリフト領域１３を構成する、相対的に不純物濃度の低いＮ型半導体層２２を、エピタキシャル成長法により形成する。次いで、Ｎ型半導体層２２の上面に熱処理を施して、図３（ａ）に示すように、薄い絶縁膜（シリコン酸化膜）２３を形成する。
【００３８】
次いで、絶縁膜２３の上面に化学気相成長法によりポリシリコン膜を形成する。形成したポリシリコン膜に不純物を導入して、導電性を付与する。その後、フォトリソグラフィ技術を用いて、ポリシリコン膜を所定のパターンにエッチングし、ゲート電極２１を形成する。続いて、ゲート電極２１と、絶縁膜２３と、を介して、Ｎ型半導体層２２にＮ型の不純物を選択的にイオン注入する。これにより、図３（ｂ）に示すように、相対的に不純物濃度の高いＮ^＋型の高濃度ドリフト領域１７が形成される。
【００３９】
続いて、隣接するゲート電極２１の間の絶縁膜２３を介してＮ型半導体層２２の表面領域に、Ｐ型不純物と、Ｎ型不純物と、を順次イオン注入し、これを拡散する。これにより、図４（ｃ）に示すように、Ｎ型半導体層２２の表面領域に反転したＰ型のベース領域１４が形成され、次いで、形成されたベース領域１４の表面領域にＮ^＋型のソース領域１５が形成される。
【００４０】
ここで、隣接するベース領域１４を形成するためのＰ型不純物導入用のマスクであるゲート電極２１の幅は十分に狭く、その幅は隣り合うベース領域１４からのＰ型不純物の横方向拡散よりも小さくなっている。しかし、不純物拡散工程の前には、Ｎ^＋型の高濃度ドリフト領域１７が形成工程があり、高濃度ドリフト領域１７の存在により隣接するＰ型のベース領域１４同士の結合等は防がれる。
【００４１】
続いて、ベース領域１４、ポリシリコン膜等を覆うように、層間絶縁膜（シリコン酸化膜）を形成する。さらに、層間絶縁膜および絶縁膜２３を、フォトリソグラフィ技術によりエッチングして、ベース領域１４およびソース領域１５を底部とする開口２４を形成する。
【００４２】
続いて、開口２４を埋めるようにスパッタリング等によりアルミニウム等からなる導体層（ソース電極１９）を形成する。さらに、ドレイン領域１２に接続するチタン、ニッケル等からなる導体層（ドレイン電極１８）を形成する。以上で、本実施の形態にかかるＭＩＳＦＥＴ１１が形成される。
【００４３】
以上説明したように、上記実施の形態の本発明では、ベース領域１４に挟まれたドリフト領域１３の表面領域に、不純物濃度の高い高濃度ドリフト領域１７を設けている。高濃度ドリフト領域１７は、ゲート電極２１下方のベース領域１４（チャネル領域）に隣接し、ソース領域１５からドレイン領域１２へとつながる主電流経路の一部を構成する。高濃度ドリフト領域１７により、主電流経路の抵抗は低減され、素子の低い動作抵抗が得られる。
【００４４】
また、高濃度ドリフト領域１７は、０．５μｍ以下の狭い幅で形成されている。これにより、素子の耐圧低下を防ぎつつ、高濃度ドリフト領域１７の導電性を高めることが可能となる。従って、高濃度ドリフト領域１７の不純物濃度を、ドリフト領域１３よりも高く、ベースチャネル領域とほぼ同一のオーダ以上で、特に、その１／５以上の不純物濃度に設定して、低い動作抵抗を得ることができる。
【００４５】
さらに、ＭＩＳＦＥＴ１１の製造面から見た場合には、ベース領域１４間には高濃度ドリフト領域１７が幅狭に配置され、ベース領域１４同士の間隔は実質的に狭くなり、高い実装密度が得られる。
【００４６】
例えば、１．３×１０^１６ｃｍ^−３程度の比較的濃度の高いドリフト領域を用いて、図５に示すような素子を構築した場合には、比較的濃度の高い濃度ドリフト領域の幅は、３μｍ程度必要となる。上記実施の形態における高濃度ドリフト領域１７の幅は０．３μｍ程度まで低減可能であり、１／１０程度にまで縮小可能であることがわかる。従って、同程度あるいはそれ以下の動作抵抗を達成しつつ、高い実装密度を得られる。
【００４７】
また、本実施の形態の構成によれば、トレンチ型の縦型ＭＩＳＦＥＴと異なり、シンプルな構造を有しつつ、トレンチ型と同様の低い動作抵抗が得られる。このように、動作抵抗等の素子特性の良好なＭＩＳＦＥＴ１１を、生産性よくかつ安価な設備を用いて歩留まりよく提供することができる。
【００４８】
また、ＢＣＤ等のＩＣへの搭載を行った場合、トレンチ型のＭＩＳＦＥＴに比較して、他の素子を作成する工程との融合性が高く、生産性の高いプロセスを構築できる。
【００４９】
本発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について、説明する。
【００５０】
上記実施の形態では、ゲート電極２１を構成するポリシリコン膜を形成した後に、高濃度ドリフト領域１７を形成した。しかし、高濃度ドリフト領域１７を形成した後に、ゲート電極２１等を形成しても良い。
【００５１】
また、高濃度ドリフト領域１７は、ベース領域１４を形成した後に、Ｎ型不純物を高加速イオン注入法により導入して形成しても良い。また、ベース領域１４と高濃度ドリフト領域１７との両方を高加速イオン注入法により形成しても良い。
【００５２】
このとき、さらに、イオン注入の加速電圧を段階的あるいは連続的に変化させることで、高濃度ドリフト領域１７の深さ方向の不純物濃度プロファイルを制御することができる。
【００５３】
また、ベース領域１４のソース電極１９との接触領域に、選択的に不純物濃度の高い領域を形成して、コンタクト抵抗を低減させることができる。
【００５４】
上記実施の形態では、Ｎ型の半導体基板１６にＭＩＳＦＥＴ１１を形成するものとした。しかし、これに限らず、Ｐ型の半導体基板１６を用いて逆導電型の素子構成としてもよい。
【００５５】
また、上記実施の形態では、ベース領域１４およびこれに隣接する高濃度ドリフト領域１７は、ストライプ状に形成されるものとした。しかし、これに限らず、ループ状に形成するなど、他の形状であってもよい。
【００５６】
上記実施の形態では、本発明は、縦型ＭＩＳＦＥＴ１１に適用するものとした。しかし、これに限らず、本発明は、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）等にも適用することができる。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、良好な素子特性を有する絶縁ゲート型電界効果トランジスタが提供される。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる絶縁ゲート型電界効果トランジスタの構成を示す図である。
【図２】図１に示す半導体基板の上面図である。
【図３】本発明の実施の形態にかかるＭＩＳＦＥＴの製造工程を示す図である。
【図４】本発明の実施の形態にかかるＭＩＳＦＥＴの製造工程を示す図である。
【図５】ＭＩＳＦＥＴの比較例を示す図である。
【符号の説明】
１１ＭＩＳＦＥＴ
１２ドレイン領域
１３ドリフト領域
１４ベース領域
１５ソース領域
１６半導体基板
１７高濃度ドリフト領域
１８ドレイン電極
１９ソース電極
２０絶縁膜
２１ゲート電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a vertical insulated gate field effect transistor having good device characteristics and a method for manufacturing the same.
[0002]
[Prior art]
As a power device used for an industrial power switch or the like, a vertical insulated gate field effect transistor (MISFET) is used. The vertical MISFET is formed from the surface side of the semiconductor substrate using a planar diffusion technique and has a main current path in the thickness direction of the substrate.
[0003]
The vertical MISFET is provided, for example, in an N ⁺ type drain region having a relatively high impurity concentration, an N type drift region having a relatively low impurity concentration, and in the drift region. The semiconductor substrate includes a P-type base region and an N-type source region provided in the base region and having an impurity concentration higher than that of the drift region. A source electrode electrically connected to the base region and the source region is formed on one surface of the semiconductor substrate, and a drain electrode electrically connected to the drain region is formed on the other surface of the semiconductor substrate, A gate electrode is formed above the base region (channel region) between the source region and the drift region via an insulating film.
[0004]
The vertical MISFET having the above structure has an advantage that a relatively large current can be flowed because a current flows in the thickness direction of the substrate. However, in general, there is a problem that it is difficult to obtain a sufficiently low operating resistance (ON resistance).
[0005]
As a vertical MISFET designed to reduce operating resistance, an impurity concentration in the surface region of a drift region sandwiched between adjacent base regions (channel regions) is increased, and an N-type drift region having a relatively high concentration is provided. is there. Here, in the case of a MISFET having a withstand voltage of 50 to 60 V, the impurity concentration in the relatively high drift region is set to be about twice as high as that of the drift layer but one digit or more lower than that of the base channel region. Yes. Thus, by providing a relatively high concentration drift region adjacent to the channel region, the resistance of the main current path is reduced and the operating resistance is reduced. Such a vertical MISFET is disclosed in, for example, Japanese Patent Publication No. 3-70387.
[0006]
[Problems to be solved by the invention]
However, as described above, although the operating resistance can be reduced by increasing the impurity concentration of the surface region of the drift region, if the impurity concentration is excessively increased or the depth thereof is excessively deep, The pressure resistance decreases. For this reason, normally, the impurity concentration of the drift region having a relatively high concentration must be set to about twice the drift region as described above and to about 1/20 of the impurity concentration of the base channel region. As described above, it is difficult for the conventional vertical MISFET having a relatively high concentration drift region to sufficiently increase the impurity concentration in the relatively high concentration region to obtain a sufficiently low operating resistance. It was.
[0007]
In view of the above circumstances, an object of the present invention is to provide a vertical insulated gate field effect transistor having good device characteristics and a method for manufacturing the same.
Another object of the present invention is to provide a vertical insulated gate field effect transistor having a low operating resistance and a method for manufacturing the same.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, a vertical insulated gate field effect transistor according to the first aspect of the present invention provides:
A drain region of a first conductivity type;
A drift region of a first conductivity type provided on the drain region and having an impurity concentration lower than that of the drain region;
A plurality of base regions of a second conductivity type provided in the drift region and having a channel region formed when a gate voltage is applied;
A source region of a first conductivity type provided in the base region and having an impurity concentration higher than that of the drift region;
Provided in the surface region of the drift region sandwiched between the base regions adjacent to each other, having an impurity concentration higher than that of the drift region and having an impurity concentration of 1/10 or more of the impurity concentration of the base region the width is not less 0.5μm or less, a high density drift region having a Do impurity concentration distribution or Dara name in the longitudinal direction compared to the Gaussian distribution obtained by diffusion of a high concentration drift region alone,
A plurality of stripe-shaped gate electrodes each having a width of 2.5 μm or less, which is provided above the channel region and applies the gate voltage to the channel region;
With
The width of the gate electrode is set to 5/3 or less of the depth of the base region.
[0010]
In the above configuration, the high concentration drift region preferably has an impurity concentration of 1/5 or more of the impurity concentration of the base region.
[0011]
In the above configuration, the high concentration drift region is preferably provided in contact with the drift regions on both sides.
[0012]
In the above configuration, the width of the high concentration drift region is set to 1/8 or less of the width of the base region, for example.
The depth of the high concentration drift region is set to a range of 0.9 to 1.4 with respect to the width of the base region, for example.
Further, the width of the high concentration drift region is set to, for example, 1 / 2.5 or less of the depth of the base region .
[0013]
In the above configuration, the high concentration drift region may be formed as a semiconductor substrate, and an interface between the high concentration drift region and the base region may be substantially perpendicular to the longitudinal direction with respect to a main surface of the semiconductor substrate.
[0014]
In order to achieve the above object, a method for manufacturing a vertical insulated gate field effect transistor according to the second aspect of the present invention provides:
A drain region of a first conductivity type, a drift region of a first conductivity type provided on the drain region and having an impurity concentration lower than that of the drain region, and a base region of a second conductivity type provided in the drift region And a first conductivity type source region which is provided in the base region and has an impurity concentration higher than that of the drift region, and a plurality of stripe-shaped gate electrodes having a width of 2.5 μm or less. A method of manufacturing a field effect transistor, comprising:
An impurity of the same conductivity type is selectively introduced into the first conductivity type semiconductor region constituting the drift region via the gate electrode, and the impurity concentration is higher than that of the drift region, and the base region A high concentration drift region forming step for forming a high concentration drift region having an impurity concentration of 1/10 or more of the impurity concentration;
A second conductivity type impurity is selectively introduced through a region between the gate electrodes to form the base region between the adjacent high-concentration drift regions, and a width of the high-concentration drift region. a step of whether Dara na longitudinally than the impurity concentration distribution and 0.5μm or less Gaussian distribution obtained by diffusion of a high concentration drift region alone, and
It is characterized by comprising.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
A vertical insulated gate field effect transistor (MISFET) according to an embodiment of the present invention will be described below with reference to the drawings.
[0016]
FIG. 1 shows a cross-sectional configuration of a vertical MISFET 11 according to an embodiment of the present invention.
As shown in FIG. 1, the MISFET 11 includes a semiconductor substrate 16 having a drain region 12, a drift region 13, a base region 14, and a source region 15.
[0017]
The drain region 12 is composed of an N ⁺ type semiconductor region into which impurities are introduced at a relatively high concentration. The drain region 12 is set to an impurity concentration of about 1 × 10 ¹⁹ cm ⁻³ , for example. At this time, the resistivity (or conductivity) of the drain region 12 is about 5.2 Ω · cm.
[0018]
The drift region 13 is an N-type semiconductor region formed on the drain region 12 by epitaxial growth and doped with impurities at a relatively low concentration. For example, the drift region 13 has a depth (thickness) of about 4.3 μm and an impurity concentration of about 6.2 × 10 ¹⁵ cm ⁻³ . At this time, the resistivity (or conductivity) of the drift region 13 is about 0.8 Ω · cm.
[0019]
A plurality of base regions 14 are formed in the surface region of the drift region 13. The base region 14 is composed of a P-type semiconductor region formed by introducing a P-type impurity. The base region 14 is formed with a depth of about 1.5 μm, for example, and is set to an impurity concentration of about 4 × 10 ¹⁷ cm ⁻³ . At this time, the minimum value of the resistivity (or conductivity) of the base region 14 is about 0.2 Ω · cm. Here, the depth of the base region 14 refers to the distance from the deepest position of the PN junction formed at the interface between the base region 14 and the drift region 13 to the exposed surface of the base region 14.
[0020]
A source region 15 made of an N ⁺ type semiconductor region having a relatively high impurity concentration is formed in the surface region of the base region 14. Two source regions 15 are formed in each base region 14 so as to be separated from each other. The source region 15 is formed with a depth of about 0.25 μm, for example, and has an impurity concentration of about 1 × 10 ²⁰ cm ⁻³ , for example. At this time, the sheet resistance of the source region 15 is about 60Ω / □.
[0021]
Here, between the adjacent base regions 14, a narrow N ⁺ -type high concentration drift region 17 into which an N-type impurity is introduced into the drift region 13 is disposed adjacent to the base region 14. Yes. That is, the surface region of the N-type drift region 13 is covered with a plurality of base regions 14 and the N ⁺ -type high concentration drift region 17 between the base regions 14.
[0022]
The N ⁺ type high concentration drift region 17 is formed by ion implantation into the N type drift region 13. The impurity concentration of the high concentration drift region 17 is set to about 20 times higher than that of the drift region 13, and is the highest impurity concentration, for example, an impurity concentration of about 1.7 × 10 ¹⁷ cm ^−3. Has been. In other words, the impurity concentration of the high concentration drift region 17 is set to be almost equal to or higher than the impurity concentration of the base region 14, in particular, 1/5 or higher. Here, the same order or more means 1/10 or more times.
At this time, the resistivity of the high concentration drift region 17 is about 72 mΩ · cm in a region where the impurity concentration is low.
[0023]
FIG. 2 shows a top view of the semiconductor substrate 16 constituting the MISFET 11. As shown in FIG. 2, P-type base regions 14 are arranged in stripes at substantially equal intervals on the surface of the semiconductor substrate 16. The width of the base region 14 is about 4 μm, for example. Here, the width of the base region 14 refers to the widest lateral width of the exposed surface of the base region 14.
[0024]
In each base region 14, N ⁺ -type source regions 15 are formed in stripes substantially parallel to the base region 14. The source region 15 is formed with a width of about 0.8 μm, for example. The source region 15 may be provided in a dot shape.
[0025]
The N ⁺ type high concentration drift region 17 between the base regions 14 is formed in a stripe shape substantially parallel to the base region 14. The high concentration drift region 17 is provided narrowly with a width of, for example, 0.5 μm or less, for example, about 0.3 μm. The width of the high-concentration drift region 17 is set to have a ratio of 1: 8 with respect to the width of the base region 14 and is 1 / 2.5 or less of the depth of the base region 14. Here, the width of the high-concentration drift region 17 refers to the widest lateral width of the portion that is sandwiched between the base regions 14 and exposed to the main surface of the semiconductor substrate 16.
[0026]
Returning to FIG. 1, the depth of the high-concentration drift layer is set to be in the range of 0.9 to 1.4 times the width of the base region 14, for example, 3.6 μm to 5.6 μm. Yes. Here, the depth of the high concentration drift region 17 refers to the distance from the position where the impurity concentration is increased by 20% with respect to the impurity concentration of the drift region 13 to the main surface of the semiconductor substrate 16.
[0027]
In the formation of the base region 14 and the high concentration drift region 17, the lateral diffusion of the base region 14 cancels out with the lateral diffusion of the N-type diffusion layer forming the high concentration drift region 17. As a result, a high concentration drift region 17 having a narrow lateral width and a channel region (ch) that is sufficiently shorter than the depth of the base region 14 are formed.
[0028]
Further, since the base region 14 and the high concentration drift region 17 have a two-dimensional extension in the lateral direction and the oblique direction in the depth direction, the impurities in both the regions 14 and 17 cancel each other. As a result, the impurity distribution in the vertical direction of the high-concentration drift region 17 shows a sufficiently gentle impurity concentration distribution as compared with a Gaussian distribution obtained by single impurity diffusion.
[0029]
Returning to FIG. 1, a drain electrode 18 made of aluminum or the like is provided on the exposed surface of the drain region 12. The drain electrode 18 is electrically connected to the drain region 12.
[0030]
A source electrode 19 is provided on a part of each of the two source regions 15 in the base region 14 and the base region 14 sandwiched between the two source regions 15. The source electrode 19 is made of aluminum or the like and is electrically connected to the two source regions 15.
[0031]
A part of one source region 15 in the base region 14, a part of one source region 15 of another base region 14 adjacent thereto, and a high concentration drift region 17 sandwiched between the two base regions 14 A gate electrode 21 is provided above the insulating film 20 such as a silicon oxide film. The gate electrode 21 is made of polysilicon or the like into which impurities are introduced. The width of the gate electrode 21 is set to be 5/3 or less of the depth of the base region 14, and in this case, it is 2.5 μm or less.
[0032]
The insulating film 20 under the gate electrode 21 functions as a gate insulating film. When a gate voltage is applied, a channel region (ch) that connects the source region 15 and the drift region 13 is formed in the base region 14 located below the gate electrode 21. The current flowing from the source electrode 19 to the drift region 13 through the channel region (ch) flows to the drain region 12.
[0033]
Here, the high concentration drift region 17 is connected to the source region 15 through the channel region (ch). As described above, the high concentration drift region 17 is set to an impurity concentration that is about 20 times higher than that of the drift region 13. That is, the impurity concentration of the base region 14 including the channel region (ch) is almost equal to or higher than the impurity concentration, particularly 1/5 or higher. As a result of the experiment, the resistivity per area of the main current path leading from the source region 15 to the drain region 12 is greatly reduced as compared with the case of the MISFET having a large width of the gate electrode 21 where the high concentration drift region 17 does not exist. It has been found that the low operating resistance (ON resistance) of the MISFET 11 can be obtained.
[0034]
Further, the high concentration drift region 17 is provided with a width of 0.5 μm or less by an ion implantation technique and cancellation by the spread of the base region 14 in the lateral direction. By providing such a narrow width, a decrease in breakdown voltage in the high conductivity high concentration drift region 17 is compensated. Further, the gate electrode 21 is opposed through the narrow high-concentration drift region 17, and the gate-drain capacitance is substantially small, so that high-speed switching characteristics can be obtained.
[0035]
Furthermore, when a relatively large current is applied in a state where a high drain voltage is applied, it is formed by a narrow N ⁺ type high concentration drift region 17 and P type base regions 14 adjacent to both sides thereof. A moderate JFET (Junction FET) effect is obtained, and excessive current is suppressed. Thereby, element destruction becomes difficult to occur. Further, the high concentration drift region 17 disposed immediately below the gate electrode 21 has a so-called resurf-like electric field relaxation function in the vertical direction between the base region 14 and can maintain a high breakdown voltage.
[0036]
Further, in the MISFET 11 of FIG. 1, the lateral and vertical diffusions of the high concentration drift region 17 and the horizontal and vertical diffusions of the base region 14 are two-dimensionally offset in impurity distribution. The concentration of the base region 14 is set to be significantly higher than the concentration of the channel region. Further, the width of the high concentration drift region 17 is very narrow. Therefore, even when a surge voltage is applied and an avalanche breakdown of the PN junction occurs, the breakdown current has a relatively small component flowing under the source region 15 and flows directly from the source electrode 19 in the vertical direction of the MISFET 11. . As a result, it is possible to satisfactorily prevent the parasitic transistor operation from occurring without using the deep base structure (a structure in which the central side of the base region 14 is selectively formed deep).
[0037]
Hereinafter, a method of manufacturing the MISFET 11 having the above configuration will be described with reference to the drawings.
First, an N ⁺ type semiconductor substrate 16 that constitutes the drain region 12 and has a relatively high impurity concentration is prepared. On the semiconductor substrate 16, an N-type semiconductor layer 22 constituting the drift region 13 and having a relatively low impurity concentration is formed by an epitaxial growth method. Next, heat treatment is performed on the upper surface of the N-type semiconductor layer 22 to form a thin insulating film (silicon oxide film) 23 as shown in FIG.
[0038]
Next, a polysilicon film is formed on the upper surface of the insulating film 23 by chemical vapor deposition. Impurities are imparted by introducing impurities into the formed polysilicon film. Thereafter, the polysilicon film is etched into a predetermined pattern by using a photolithography technique to form the gate electrode 21. Subsequently, N-type impurities are selectively ion-implanted into the N-type semiconductor layer 22 through the gate electrode 21 and the insulating film 23. As a result, as shown in FIG. 3B, an N ⁺ type high concentration drift region 17 having a relatively high impurity concentration is formed.
[0039]
Subsequently, P-type impurities and N-type impurities are sequentially ion-implanted into the surface region of the N-type semiconductor layer 22 via the insulating film 23 between the adjacent gate electrodes 21, and diffused. As a result, an inverted P-type base region 14 is formed in the surface region of the N-type semiconductor layer 22 as shown in FIG. 4C, and then an N ⁺ -type is formed in the surface region of the formed base region 14. A source region 15 is formed.
[0040]
Here, the width of the gate electrode 21 which is a P-type impurity introduction mask for forming the adjacent base region 14 is sufficiently narrow, and the width is based on the lateral diffusion of the P-type impurity from the adjacent base region 14. Is also getting smaller. However, before the impurity diffusion step, there is a step of forming the N ⁺ type high concentration drift region 17, and the presence of the high concentration drift region 17 prevents bonding between adjacent P type base regions 14.
[0041]
Subsequently, an interlayer insulating film (silicon oxide film) is formed so as to cover the base region 14 and the polysilicon film. Further, the interlayer insulating film and the insulating film 23 are etched by a photolithography technique to form an opening 24 having the base region 14 and the source region 15 as bottom portions.
[0042]
Subsequently, a conductor layer (source electrode 19) made of aluminum or the like is formed by sputtering or the like so as to fill the opening 24. Further, a conductor layer (drain electrode 18) made of titanium, nickel or the like connected to the drain region 12 is formed. Thus, the MISFET 11 according to this embodiment is formed.
[0043]
As described above, in the present invention of the above embodiment, the high concentration drift region 17 having a high impurity concentration is provided in the surface region of the drift region 13 sandwiched between the base regions 14. The high concentration drift region 17 is adjacent to the base region 14 (channel region) below the gate electrode 21 and constitutes a part of the main current path that leads from the source region 15 to the drain region 12. The high-concentration drift region 17 reduces the resistance of the main current path and provides a low operating resistance of the element.
[0044]
The high concentration drift region 17 is formed with a narrow width of 0.5 μm or less. Thereby, it is possible to increase the conductivity of the high concentration drift region 17 while preventing the breakdown voltage of the element from being lowered. Accordingly, the impurity concentration of the high concentration drift region 17 is set higher than that of the drift region 13 and almost equal to or higher than that of the base channel region, and particularly, 1/5 or more, thereby obtaining a low operating resistance. be able to.
[0045]
Further, when viewed from the manufacturing side of the MISFET 11, the high-concentration drift regions 17 are arranged narrowly between the base regions 14, and the interval between the base regions 14 is substantially narrowed, and a high mounting density is obtained. .
[0046]
For example, when a device as shown in FIG. 5 is constructed using a drift region having a relatively high concentration of about 1.3 × 10 ¹⁶ cm ⁻³ , the width of the concentration drift region having a relatively high concentration is About 3 μm is required. It can be seen that the width of the high concentration drift region 17 in the above embodiment can be reduced to about 0.3 μm and can be reduced to about 1/10. Therefore, a high mounting density can be obtained while achieving the same or lower operating resistance.
[0047]
Further, according to the configuration of the present embodiment, unlike the trench type vertical MISFET, a low operating resistance similar to that of the trench type can be obtained while having a simple structure. As described above, the MISFET 11 having favorable element characteristics such as operating resistance can be provided with high productivity and with low yield using inexpensive equipment.
[0048]
In addition, when mounted on an IC such as a BCD, compared with a trench type MISFET, it is highly compatible with a process of creating other elements, and a process with high productivity can be constructed.
[0049]
The present invention is not limited to the above-described embodiment, and various modifications and applications are possible. Hereinafter, modifications of the above-described embodiment applicable to the present invention will be described.
[0050]
In the above embodiment, the high-concentration drift region 17 is formed after the polysilicon film constituting the gate electrode 21 is formed. However, the gate electrode 21 or the like may be formed after the high concentration drift region 17 is formed.
[0051]
Alternatively, the high concentration drift region 17 may be formed by introducing an N-type impurity by a high acceleration ion implantation method after forming the base region 14. Further, both the base region 14 and the high concentration drift region 17 may be formed by a high acceleration ion implantation method.
[0052]
At this time, the impurity concentration profile in the depth direction of the high concentration drift region 17 can be controlled by further changing the acceleration voltage for ion implantation stepwise or continuously.
[0053]
Further, a region having a high impurity concentration can be selectively formed in the contact region of the base region 14 with the source electrode 19 to reduce the contact resistance.
[0054]
In the above embodiment, the MISFET 11 is formed on the N-type semiconductor substrate 16. However, the present invention is not limited to this, and a reverse-conductivity type element configuration may be used by using a P-type semiconductor substrate 16.
[0055]
In the above embodiment, the base region 14 and the high concentration drift region 17 adjacent thereto are formed in a stripe shape. However, the shape is not limited to this, and other shapes such as a loop shape may be used.
[0056]
In the above embodiment, the present invention is applied to the vertical MISFET 11. However, the present invention is not limited to this, and the present invention can also be applied to an insulated gate bipolar transistor (IGBT) or the like.
[0057]
【Effect of the invention】
As described above, according to the present invention, an insulated gate field effect transistor having good device characteristics is provided.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of an insulated gate field effect transistor according to an embodiment of the present invention.
FIG. 2 is a top view of the semiconductor substrate shown in FIG.
FIG. 3 is a diagram showing a manufacturing process of the MISFET according to the embodiment of the present invention.
FIG. 4 is a diagram showing a manufacturing process of the MISFET according to the embodiment of the present invention.
FIG. 5 is a diagram showing a comparative example of a MISFET.
[Explanation of symbols]
11 MISFET
12 Drain region 13 Drift region 14 Base region 15 Source region 16 Semiconductor substrate 17 High concentration drift region 18 Drain electrode 19 Source electrode 20 Insulating film 21 Gate electrode

Claims

A drain region of a first conductivity type;
A drift region of a first conductivity type provided on the drain region and having an impurity concentration lower than that of the drain region;
A plurality of base regions of a second conductivity type provided in the drift region and having a channel region formed when a gate voltage is applied;
A source region of a first conductivity type provided in the base region and having an impurity concentration higher than that of the drift region;
Provided in the surface region of the drift region sandwiched between the base regions adjacent to each other, having an impurity concentration higher than that of the drift region and having an impurity concentration of 1/10 or more of the impurity concentration of the base region the width is not less 0.5μm or less, a high density drift region having a Do impurity concentration distribution or Dara name in the longitudinal direction compared to the Gaussian distribution obtained by diffusion of a high concentration drift region alone,
A plurality of stripe-shaped gate electrodes each having a width of 2.5 μm or less, which is provided above the channel region and applies the gate voltage to the channel region;
With
The vertical insulated gate field effect transistor according to claim 1, wherein a width of the gate electrode is set to 5/3 or less of a depth of the base region.

2. The vertical insulated gate field effect transistor according to claim 1, wherein the high concentration drift region has an impurity concentration of 1/5 or more of the impurity concentration of the base region.

3. The vertical insulated gate field effect transistor according to claim 1, wherein the high concentration drift region is provided in contact with the drift regions on both sides. 4.

4. The vertical insulated gate type according to claim 1, wherein a width of the high concentration drift region is set to 1/8 or less of a width of the base region. 5. Field effect transistor.

The depth of the high concentration drift region is set to a range of 0.9 to 1.4 with respect to the width of the base region. The vertical insulated gate field effect transistor as described.

6. The vertical insulated gate according to claim 1, wherein a width of the high concentration drift region is set to 1 / 2.5 or less of a depth of the base region. Type field effect transistor.

7. The high concentration drift region is formed as a semiconductor substrate, and an interface with the base region is substantially perpendicular to the longitudinal direction with respect to a main surface of the semiconductor substrate. The vertical insulated gate field effect transistor according to any one of the above.

A drain region of a first conductivity type, a drift region of a first conductivity type provided on the drain region and having an impurity concentration lower than that of the drain region, and a base region of a second conductivity type provided in the drift region And a first conductivity type source region which is provided in the base region and has an impurity concentration higher than that of the drift region, and a plurality of stripe-shaped gate electrodes having a width of 2.5 μm or less. A method of manufacturing a field effect transistor, comprising:
An impurity of the same conductivity type is selectively introduced into the first conductivity type semiconductor region constituting the drift region via the gate electrode, and the impurity concentration is higher than that of the drift region, and the base region A high concentration drift region forming step for forming a high concentration drift region having an impurity concentration of 1/10 or more of the impurity concentration;
A second conductivity type impurity is selectively introduced through a region between the gate electrodes to form the base region between the adjacent high-concentration drift regions, and a width of the high-concentration drift region. a step of whether Dara na longitudinally than the impurity concentration distribution and 0.5μm or less Gaussian distribution obtained by diffusion of a high concentration drift region alone, and
A method of manufacturing a vertical insulated gate field effect transistor, comprising: