JP2024009372A - Super-junction semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a super-junction semiconductor device capable of suppressing withstanding voltage reduction with respect to manufacturing variation.
SOLUTION: A semiconductor device has an active region 30 in which a current flows, and a termination structure part 40. A first semiconductor layer 2 of a first conductivity type is provided on a front face of a semiconductor substrate. A second semiconductor region 5 is provided on an upper surface of the first semiconductor layer 2 in the active region 30. A second parallel pn structure composed of a third column 3b of the first conductivity type and a fourth column 4b of a second conductivity type is provided in the first semiconductor layer 2 in the termination structure part 40. A surface of the fourth column 4b is provided at a side closer to the semiconductor substrate side than a lower surface of the second semiconductor region 5. A first semiconductor region 17 of the second conductivity type is provided between a surface of the first semiconductor layer 2 and the second parallel pn structure. The first semiconductor region 17 has a first region 17a at the active region 30 side, and a second region 17b provided outside of the first region 17a in a separated manner. A plurality of fourth columns 4b are in contact with the first region 17a.
SELECTED DRAWING: Figure 1
COPYRIGHT: (C)2024,JPO&INPIT

Description

この発明は、超接合半導体装置に関する。 The present invention relates to a superjunction semiconductor device.

通常のｎ型チャネル縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）では、半導体基板内に形成される複数の半導体層のうち、ｎ型伝導層（ドリフト層）が最も高抵抗の半導体層である。このｎ型ドリフト層の電気抵抗が縦型ＭＯＳＦＥＴ全体のオン抵抗に大きく影響を与えている。縦型ＭＯＳＦＥＴ全体のオン抵抗の低減は、ｎ型ドリフト層の厚みを薄くし電流経路を短くすることで実現できる。 In a normal n-channel vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor: insulated gate field effect transistor), the n-type conduction layer (drift layer) is the highest among the multiple semiconductor layers formed in the semiconductor substrate. It is the semiconductor layer of the resistor. The electrical resistance of this n-type drift layer greatly influences the on-resistance of the entire vertical MOSFET. The on-resistance of the entire vertical MOSFET can be reduced by reducing the thickness of the n-type drift layer and shortening the current path.

しかし、縦型ＭＯＳＦＥＴは、オフ状態において空乏層が高抵抗のｎ型ドリフト層まで広がることで、耐圧を保持する機能も有している。このため、オン抵抗低減のためにｎ型ドリフト層を薄くした場合、オフ状態における空乏層の広がる距離が短くなるため、低い印加電圧で破壊電界強度に達しやすくなり、耐圧が低下する。一方、縦型ＭＯＳＦＥＴの耐圧を高くするためには、ｎ型ドリフト層の厚みを増加させる必要があり、オン抵抗が増加する。このようなオン抵抗と耐圧の関係をトレードオフ関係と呼び、トレードオフ関係にある両者をともに向上させることは一般的に難しい。このオン抵抗と耐圧とのトレードオフ関係は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。 However, the vertical MOSFET also has the function of maintaining breakdown voltage by expanding the depletion layer to the high-resistance n-type drift layer in the off state. For this reason, when the n-type drift layer is made thinner to reduce on-resistance, the distance over which the depletion layer spreads in the off-state becomes shorter, which makes it easier to reach the breakdown electric field strength with a low applied voltage, resulting in a decrease in breakdown voltage. On the other hand, in order to increase the breakdown voltage of the vertical MOSFET, it is necessary to increase the thickness of the n-type drift layer, which increases the on-resistance. This relationship between on-resistance and breakdown voltage is called a trade-off relationship, and it is generally difficult to improve both of them, which are in a trade-off relationship. It is known that this trade-off relationship between on-resistance and breakdown voltage similarly holds true in semiconductor devices such as IGBTs (Insulated Gate Bipolar Transistors), bipolar transistors, and diodes.

上述のような問題を解決する半導体装置の構造として、超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：スーパージャンクション）構造が知られている。例えば、超接合構造を有するＭＯＳＦＥＴ（以下、ＳＪ－ＭＯＳＦＥＴ）が知られている。図１９は、従来のＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。 A super junction (SJ) structure is known as a semiconductor device structure that solves the above-mentioned problems. For example, MOSFETs having a superjunction structure (hereinafter referred to as SJ-MOSFETs) are known. FIG. 19 is a cross-sectional view showing the structure of a conventional SJ-MOSFET.

図１９に示すように、ＳＪ－ＭＯＳＦＥＴ１５０は、高不純物濃度のｎ+型半導体基板１０１にｎ型ドリフト層１０２を成長させたウエハを材料とする。このウエハ表面からｎ型ドリフト層１０２を貫きｎ+型半導体基板１０１に到達するｐ型カラム領域１０４が設けられている。 As shown in FIG. 19, the SJ-MOSFET 150 is made of a wafer in which an n type drift layer 102 is grown on an n + type semiconductor substrate 101 with a high impurity concentration. A p-type column region 104 is provided that extends from the wafer surface through the n-type drift layer 102 and reaches the n + -type semiconductor substrate 101.

また、ｎ型ドリフト層１０２中に、基板主面に垂直な方向に延び、かつ基板主面に平行な面において狭い幅を有するｐ型領域（ｐ型カラム領域１０４）とｎ型領域（隣り合うｐ型カラム領域１０４に挟まれたｎ型ドリフト層１０２の部分、以下ｎ型カラム領域１０３と称する）とを基板主面に平行な面において交互に繰り返し並べた並列構造（以降、並列ｐｎ領域と称する）を有している。並列ｐｎ領域を構成するｐ型カラム領域１０４およびｎ型カラム領域１０３は、ｎ型ドリフト層１０２に対応して不純物濃度を高めた領域である。並列ｐｎ領域では、ｐ型カラム領域１０４およびｎ型カラム領域１０３に含まれる不純物濃度を略等しくすることで、オフ状態において擬似的にノンドープ層を作り出して高耐圧化を図ることができる。 Further, in the n-type drift layer 102, a p-type region (p-type column region 104) extending in a direction perpendicular to the main surface of the substrate and having a narrow width in a plane parallel to the main surface of the substrate and an n-type region (adjacent A parallel structure in which portions of the n-type drift layer 102 sandwiched between p-type column regions 104 (hereinafter referred to as n-type column regions 103) are alternately and repeatedly arranged in a plane parallel to the main surface of the substrate (hereinafter referred to as parallel p-n regions) ). The p-type column region 104 and the n-type column region 103 that constitute the parallel pn region are regions with increased impurity concentration corresponding to the n-type drift layer 102. In the parallel pn region, by making the impurity concentrations contained in the p-type column region 104 and the n-type column region 103 substantially equal, a pseudo non-doped layer can be created in the off state, and a high breakdown voltage can be achieved.

ＳＪ－ＭＯＳＦＥＴ１５０の、素子が形成されオン状態のときに電流が流れる活性領域１３０側の並列ｐｎ領域上には、ｐ型ベース領域１０５が設けられる。ｐ型ベース領域１０５の内部に、ｎ+型ソース領域１０６が設けられている。また、ｐ型ベース領域１０５およびｎ型カラム領域１０３の表面にわたってゲート絶縁膜１０７が設けられている。ゲート絶縁膜１０７の表面上には、ゲート電極１０８が設けられており、ゲート電極１０８を覆うように絶縁膜１１３が設けられている。また、ｎ+型ソース領域１０６上にソース電極１１０が設けられ、ｎ+型半導体基板１０１の裏面にドレイン電極１１４が設けられている。 A p-type base region 105 is provided on the parallel pn region of the SJ-MOSFET 150 on the side of the active region 130 where the element is formed and current flows when it is in the on state. An n + -type source region 106 is provided inside the p-type base region 105 . Further, a gate insulating film 107 is provided over the surfaces of the p-type base region 105 and the n-type column region 103. A gate electrode 108 is provided on the surface of the gate insulating film 107, and an insulating film 113 is provided to cover the gate electrode 108. Further, a source electrode 110 is provided on the n + type source region 106, and a drain electrode 114 is provided on the back surface of the n + type semiconductor substrate 101.

ＳＪ－ＭＯＳＦＥＴ１５０の、活性領域１３０の周囲を囲むエッジ終端領域１４０には、ｎ型ドリフト層１０２中に、活性領域１３０同様に並列ｐｎ領域および絶縁膜１１３が設けられ、ｎ+型半導体基板１０１の裏面にドレイン電極１１４が設けられている。 In the edge termination region 140 surrounding the active region 130 of the SJ-MOSFET 150, a parallel pn region and an insulating film 113 are provided in the n-type drift layer 102, similar to the active region 130, and the n + type semiconductor substrate 101 is provided with a parallel pn region and an insulating film 113. A drain electrode 114 is provided on the back surface.

また、パワー半導体素子においては、活性領域１３０と同様に、エッジ終端領域１４０も耐圧を保持しなければならない。エッジ終端領域１４０において高耐圧を得るために、公知の技術として、フィールドプレート、リサーフ（ＲＥＳＵＲＦ）、ガードリングなどを形成した構造が知られている。図１９は、リサーフ構造を有するＳＪ－ＭＯＳＦＥＴ１５０を示している。ＳＪ－ＭＯＳＦＥＴ１５０では、耐圧保持する時にはリサーフ領域１１７が部分的に、もしくは完全に空乏化することでエッジ終端領域１４０の電界集中を緩和することができる。また、リサーフ領域１１７を並列ｐｎ領域と接続してもよい。この場合、リサーフ領域１１７に接続される並列ｐｎ領域の接合部から空乏層が伸張して、低電圧でドリフト層が完全空乏化する。電圧が上昇するとともに並列ｐｎ領域はガードリング効果を果たし、隣接する並列ｐｎ領域から更に空乏層が伸張し、空乏層同士が結合して完全空乏化の際の空乏層が形成されることで高耐圧を確保する。 Further, in the power semiconductor device, like the active region 130, the edge termination region 140 must also maintain a breakdown voltage. In order to obtain a high breakdown voltage in the edge termination region 140, a structure in which a field plate, RESURF, guard ring, etc. are formed is known as a known technique. FIG. 19 shows an SJ-MOSFET 150 having a RESURF structure. In the SJ-MOSFET 150, the electric field concentration in the edge termination region 140 can be alleviated by partially or completely depleting the RESURF region 117 when maintaining the breakdown voltage. Further, the RESURF region 117 may be connected to the parallel pn region. In this case, the depletion layer extends from the junction of the parallel pn regions connected to the RESURF region 117, and the drift layer becomes completely depleted at a low voltage. As the voltage increases, the parallel pn region exerts a guard ring effect, and the depletion layer further extends from the adjacent parallel pn region, and the depletion layers combine to form a depletion layer at the time of complete depletion. Ensure pressure resistance.

例えば、素子部にｎ型ピラー層２及びｐ型ピラー層３を備え、素子終端部にｎ型ピラー層１０およびｐ型ピラー層１１を備えたＳＪ－ＭＯＳＦＥＴにおいて、素子終端部のｎ型ピラー層１０およびｐ型ピラー層１１の上面に高抵抗ｎ-型層１２が設けられ、素子部のｎ型ピラー層２と高抵抗ｎ-型層１２との間に最外部ｐ型ピラー層１４を備え、また、素子部と素子終端部との境界にはｐ型ベース層４が設けられ、ｐ型ベース層４に隣接してＲＥＳＵＲＦ層１３が設けられている半導体装置が公知である（例えば、下記特許文献１参照）。 For example, in an SJ-MOSFET that includes an n-type pillar layer 2 and a p-type pillar layer 3 in the element part and an n-type pillar layer 10 and a p-type pillar layer 11 in the element termination part, the n-type pillar layer at the element termination part A high-resistance n - type layer 12 is provided on the upper surfaces of the n-type pillar layer 10 and the p-type pillar layer 11, and an outermost p-type pillar layer 14 is provided between the n-type pillar layer 2 of the element portion and the high-resistance n - type layer 12. Further, there is a known semiconductor device in which a p-type base layer 4 is provided at the boundary between the element part and the element termination part, and a RESURF layer 13 is provided adjacent to the p-type base layer 4 (for example, the following (See Patent Document 1).

また、素子活性部１の中央部の第１の並列ｐｎ層１２の繰り返しピッチＰ１より素子周縁部３の第２の並列ｐｎ層１５の繰り返しピッチＰ２が狭いＳＪ－ＭＯＳＦＥＴにおいて、第１の並列ｐｎ層１２と第２の並列ｐｎ層１５の境目に複数の第１のｐ型領域１４と第２のｐ型領域１７にわたってｐベース領域５を備え、第２の並列ｐｎ層１５と第１主面との間には第１の並列ｐｎ層１２を囲むｎ-表面領域１９が設けられ、また、ｎ-表面領域１９の第１主面側には２本以上のｐ型ガードリング領域２０が互いに離れて設けられている半導体装置が公知である（例えば、下記特許文献２参照）。 In addition, in an SJ-MOSFET in which the repetition pitch P2 of the second parallel pn layer 15 in the element peripheral part 3 is narrower than the repetition pitch P1 of the first parallel pn layer 12 in the central part of the element active part 1, the first parallel pn layer A p base region 5 is provided at the boundary between the layer 12 and the second parallel p-n layer 15 over the plurality of first p-type regions 14 and the second p-type region 17, and the second parallel p-n layer 15 and the first main surface An n − surface region 19 surrounding the first parallel pn layer 12 is provided between the n − surface region 19 and two or more p type guard ring regions 20 on the first main surface side of the n − surface region 19. Semiconductor devices that are provided separately are known (for example, see Patent Document 2 below).

また、周辺領域１２０のｐ型ピラー領域６がｐ型接続領域１７に接し、ｐ型接続領域１７はボディ領域５’を介してソース電極１０とオーミックコンタクトし、ｐ型接続領域１７と第１主面１０１との間にはｎ型空乏化可能半導体領域１８を備え、ｎ型空乏化可能半導体領域１８はｐｎカラムの終端と最外周に設けられたフィールドストッパ領域８との間の低ドープ半導体領域２より高いドーピング濃度を有する半導体装置が公知である（例えば、下記特許文献３参照）。 Furthermore, the p-type pillar region 6 of the peripheral region 120 is in contact with the p-type connection region 17, and the p-type connection region 17 is in ohmic contact with the source electrode 10 via the body region 5'. An n-type depletable semiconductor region 18 is provided between the surface 101 and the n-type depletable semiconductor region 18, which is a lightly doped semiconductor region between the end of the pn column and the field stopper region 8 provided at the outermost periphery. Semiconductor devices having a doping concentration higher than 2 are known (see, for example, Patent Document 3 below).

特開２００６－５２７５号公報Japanese Patent Application Publication No. 2006-5275 特開２０１３－１４９７６１号公報Japanese Patent Application Publication No. 2013-149761 米国特許第９２８１３９２号US Patent No. 9281392

並列ｐｎ領域において、ｎ型カラム領域１０３の不純物量がｐ型カラム領域１０４の不純物量とほぼ等しいとき（チャージバランスが”１”の状態）、ＳＪ－ＭＯＳＦＥＴ１５０の耐圧が最大値となる。しかしながら、半導体装置の製造ばらつきにより、並列ｐｎ領域の不純物量はばらつきやすい。これにより、チャージバランスが片寄り、耐圧低下が生じやすい。さらに、リサーフ領域１１７の不純物量および不純物の拡散深さのばらつきも加わることで、さらに耐圧低下が生じやすい。これにより、素子耐圧の低い個体が発生しやすいという問題点がある。 In the parallel pn region, when the amount of impurities in the n-type column region 103 is approximately equal to the amount of impurities in the p-type column region 104 (charge balance is "1" state), the breakdown voltage of the SJ-MOSFET 150 reaches its maximum value. However, due to manufacturing variations in semiconductor devices, the amount of impurities in the parallel pn region tends to vary. This tends to cause the charge balance to be biased, resulting in a drop in withstand voltage. Furthermore, with the addition of variations in the amount of impurities in the RESURF region 117 and the diffusion depth of the impurities, a further drop in breakdown voltage is likely to occur. This poses a problem in that individuals with low element breakdown voltages are likely to occur.

この発明は、上述した従来技術による問題点を解消するため、製造ばらつきに対する耐圧低下を抑制することができる超接合半導体装置を提供することを目的とする。 An object of the present invention is to provide a superjunction semiconductor device capable of suppressing a drop in breakdown voltage due to manufacturing variations, in order to solve the problems with the prior art described above.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合半導体装置は、次の特徴を有する。電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する超接合半導体装置である。第１導電型の半導体基板と、前記半導体基板のおもて面上に設けられた前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の上面に設けられた、第１導電型の第１カラムと第２導電型の第２カラムとが前記おもて面に平行な面において繰り返し交互に配置され、前記活性領域に設けられる第１並列ｐｎ構造と、前記第１半導体層内に設けられた、第１導電型の第３カラムと第２導電型の第４カラムとが前記おもて面に平行な面において繰り返し交互に配置され、前記終端構造部に設けられる第２並列ｐｎ構造と、を有し、前記第１半導体層の表面と前記第２並列ｐｎ構造の間に設けられ、前記活性領域の側から第１領域と該第１領域の外側に離して設けられる第２領域と、を有する第２導電型の第１半導体領域と、前記活性領域の前記第１並列ｐｎ構造の前記第２導電型の第２カラムの表面に設けられた、第２導電型の第２半導体領域と、前記第２半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第３半導体領域と、前記第２半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第２半導体領域と接触する面と反対側の表面に設けられたゲート電極と、を備える。前記第２導電型の第４カラムの表面は、前記第２半導体領域の下面より前記半導体基板側に設けられ、前記第１半導体領域の前記第１領域の下面は、前記第２導電型の第４カラムの複数と接する。 In order to solve the above-mentioned problems and achieve the objects of the present invention, a superjunction semiconductor device according to the present invention has the following features. The present invention is a superjunction semiconductor device having an active region through which a current flows, and a termination structure disposed outside the active region and having a breakdown voltage structure surrounding the active region. a first conductivity type semiconductor substrate, a first conductivity type first semiconductor layer having a lower impurity concentration than the semiconductor substrate provided on the front surface of the semiconductor substrate, and a first conductivity type first semiconductor layer provided on the top surface of the first semiconductor layer; a first column of a first conductivity type and a second column of a second conductivity type arranged repeatedly and alternately in a plane parallel to the front surface, and a first parallel pn structure provided in the active region; , third columns of the first conductivity type and fourth columns of the second conductivity type provided in the first semiconductor layer are repeatedly and alternately arranged in a plane parallel to the front surface, and the termination structure a second parallel pn structure provided between the surface of the first semiconductor layer and the second parallel pn structure; a first semiconductor region of a second conductivity type having a second region spaced apart from the outside; and a second column of the second conductivity type of the first parallel pn structure of the active region. , a second semiconductor region of a second conductivity type; a third semiconductor region of a first conductivity type selectively provided in a surface layer of the second semiconductor region on the opposite side to the semiconductor substrate side; The semiconductor device includes a gate insulating film in contact with a second semiconductor region, and a gate electrode provided on a surface of the gate insulating film opposite to a surface in contact with the second semiconductor region. The surface of the fourth column of the second conductivity type is provided closer to the semiconductor substrate than the lower surface of the second semiconductor region, and the lower surface of the first region of the first semiconductor region is provided to the fourth column of the second conductivity type. Touches multiple of 4 columns.

また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の前記第２領域の下面は、前記活性領域から離れるほど前記半導体基板から離れることを特徴とする。 Further, in the superjunction semiconductor device according to the present invention, in the above-described invention, the lower surface of the second region of the first semiconductor region is further away from the semiconductor substrate as it is farther from the active region.

また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の前記第２領域の下面は、前記活性領域の側の端部が前記第１半導体領域の前記第１領域の下面の深さと等しいことを特徴とする。 Further, in the superjunction semiconductor device according to the present invention, in the above-described invention, a lower surface of the second region of the first semiconductor region has an end portion on the active region side of the first region of the first semiconductor region. It is characterized by being equal to the depth of the lower surface of .

また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の前記第２領域において、前記活性領域から離れた外側の領域は前記第２導電型の第４カラムと接しないことを特徴とすることを特徴とする。 Further, in the superjunction semiconductor device according to the above-described invention, in the second region of the first semiconductor region, an outer region remote from the active region is in contact with the fourth column of the second conductivity type. Characterized by not doing.

また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の前記第１領域および前記第２領域は、前記第１領域の幅と前記第２領域の幅との比が、３：７～５：５であることを特徴とする。 Further, in the superjunction semiconductor device according to the present invention, in the above-described invention, the first region and the second region of the first semiconductor region have a width ratio of a width of the first region to a width of the second region. is characterized by a ratio of 3:7 to 5:5.

また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の前記第１領域および前記第２領域の平面形状は環状であることを特徴とする。 Further, the superjunction semiconductor device according to the present invention is characterized in that, in the above-described invention, the first region and the second region of the first semiconductor region have an annular planar shape.

また、この発明にかかる超接合半導体装置は、上述した発明において、前記活性領域の前記第１並列ｐｎ構造の前記第１カラムの幅および前記第２カラムの幅は、前記終端構造部の前記第２並列ｐｎ構造の前記第３カラムの幅および前記第４カラムの幅より広いことを特徴とする。 Further, in the superjunction semiconductor device according to the present invention, in the above-described invention, the width of the first column and the width of the second column of the first parallel pn structure of the active region are equal to the width of the first column and the width of the second column of the first parallel pn structure of the active region. It is characterized in that the width is wider than the width of the third column and the width of the fourth column of the two-parallel pn structure.

また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の、前記半導体基板と反対側の表面に第１導電型の第４半導体領域を備えることを特徴とする。 Further, the superjunction semiconductor device according to the present invention is characterized in that, in the above-described invention, a fourth semiconductor region of the first conductivity type is provided on the surface of the first semiconductor region on the opposite side from the semiconductor substrate.

また、この発明にかかる超接合半導体装置は、上述した発明において、前記第４半導体領域は、前記第２領域の前記半導体基板と反対側の表面全面に設けられることを特徴とする。 Further, in the superjunction semiconductor device according to the above-described invention, the fourth semiconductor region is provided over the entire surface of the second region on the side opposite to the semiconductor substrate.

また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の前記第２領域は、前記活性領域に近いほど不純物濃度が高くなっていることを特徴とする。 Further, in the superjunction semiconductor device according to the present invention, in the above-described invention, the impurity concentration of the second region of the first semiconductor region increases as it approaches the active region.

また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の前記第２領域は前記第４カラムの複数と接することを特徴とする。 Furthermore, the superjunction semiconductor device according to the present invention is characterized in that, in the above-described invention, the second region of the first semiconductor region is in contact with a plurality of the fourth columns.

また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の前記第１領域と前記第２領域の間に、前記第１領域と前記第２領域に接しない前記第４カラムを有することを特徴とする。 Further, in the superjunction semiconductor device according to the present invention, in the above-described invention, the first region of the first semiconductor region is provided between the first region and the second region. It is characterized by having 4 columns.

上述した発明によれば、リサーフ領域（第２導電型の第１半導体領域）は、２つ以上に分割されている。これにより、ストッパー電極に近い側のリサーフ領域が緩衝となり、急峻な耐圧低下を緩和することができる。このため、製造ばらつきに対する耐圧低下を抑制することが可能となる。また、保護膜上に電荷が蓄積された場合に、リサーフ領域が分割された点で等電位線の移動が停止し、電荷の影響が局所化される。このため、半導体装置の保護膜上に電荷が蓄積された場合の耐圧変動を抑制することができる。 According to the invention described above, the RESURF region (first semiconductor region of the second conductivity type) is divided into two or more. Thereby, the RESURF region on the side closer to the stopper electrode serves as a buffer, making it possible to alleviate a steep drop in breakdown voltage. Therefore, it is possible to suppress a decrease in breakdown voltage due to manufacturing variations. Further, when charges are accumulated on the protective film, the equipotential lines stop moving at the points where the RESURF region is divided, and the influence of the charges is localized. Therefore, it is possible to suppress variations in breakdown voltage when charges are accumulated on the protective film of the semiconductor device.

また、等電位線の移動が、リサーフ領域が分割された点で停止するため、リサーフ領域を４つに分割することで、リサーフ領域を２つに分割した形態よりも電荷の影響を局所化でき、半導体装置の保護膜上に電荷が蓄積された場合の耐圧変動をより抑制することができる。また、リサーフ領域を、素子外側に行くほど、幅が狭く、不純物濃度が低くなる形状にすることで、半導体装置の保護膜上に電荷が蓄積された場合の耐圧変動をより抑制することができる。 Furthermore, since the movement of the equipotential lines stops at the point where the RESURF region is divided, by dividing the RESURF region into four parts, the influence of electric charges can be localized more than when the RESURF region is divided into two. , it is possible to further suppress variations in breakdown voltage when charges are accumulated on the protective film of a semiconductor device. In addition, by shaping the RESURF region so that the width becomes narrower and the impurity concentration decreases toward the outside of the element, it is possible to further suppress variations in breakdown voltage when charges are accumulated on the protective film of the semiconductor device. .

本発明にかかる超接合半導体装置によれば、製造ばらつきに対する耐圧低下を抑制することができるという効果を奏する。 According to the superjunction semiconductor device according to the present invention, it is possible to suppress a decrease in breakdown voltage due to manufacturing variations.

実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。1 is a cross-sectional view showing the structure of an SJ-MOSFET according to a first embodiment. 実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図１のＡ－Ａ’部分の平面図である。FIG. 2 is a plan view taken along line A-A' in FIG. 1 showing the structure of the SJ-MOSFET according to the first embodiment. 実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図１のＢ－Ｂ’部分の平面図である。FIG. 2 is a plan view of the section B-B' in FIG. 1 showing the structure of the SJ-MOSFET according to the first embodiment. 実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図１のＢ－Ｂ’部分の他の平面図である。FIG. 2 is another plan view of the section B-B' in FIG. 1 showing the structure of the SJ-MOSFET according to the first embodiment. 実施の形態２にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。FIG. 3 is a cross-sectional view showing the structure of an SJ-MOSFET according to a second embodiment. 比較例のＳＪ－ＭＯＳＦＥＴの電位分布の内部状態を示す断面図である。FIG. 3 is a cross-sectional view showing the internal state of potential distribution of an SJ-MOSFET of a comparative example. 実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの電位分布の内部状態を示す断面図である。3 is a cross-sectional view showing the internal state of potential distribution of the SJ-MOSFET according to the first embodiment. FIG. 実施の形態２にかかるＳＪ－ＭＯＳＦＥＴの電位分布の内部状態を示す断面図である。FIG. 3 is a cross-sectional view showing the internal state of the potential distribution of the SJ-MOSFET according to the second embodiment. 実施の形態１および２にかかるＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その１）。FIG. 2 is a cross-sectional view (part 1) showing a state in the middle of manufacturing the SJ-MOSFET according to the first and second embodiments. 実施の形態１および２にかかるＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その２）。FIG. 2 is a cross-sectional view showing a state in the middle of manufacturing the SJ-MOSFET according to Embodiments 1 and 2 (Part 2). 実施の形態１および２にかかるＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その３）。FIG. 3 is a cross-sectional view showing a state in the middle of manufacturing the SJ-MOSFET according to Embodiments 1 and 2 (part 3). 実施の形態１および２にかかるＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その４）。FIG. 4 is a cross-sectional view showing a state in the middle of manufacturing the SJ-MOSFET according to Embodiments 1 and 2 (No. 4). 実施の形態１および２にかかるＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その５）。FIG. 5 is a cross-sectional view showing a state in the middle of manufacturing the SJ-MOSFET according to Embodiments 1 and 2 (No. 5). 実施の形態１および２にかかるＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その６）。FIG. 6 is a cross-sectional view showing a state in the middle of manufacturing the SJ-MOSFET according to Embodiments 1 and 2 (No. 6). 実施の形態３にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。FIG. 3 is a cross-sectional view showing the structure of an SJ-MOSFET according to a third embodiment. 実施の形態４にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。FIG. 7 is a cross-sectional view showing the structure of an SJ-MOSFET according to a fourth embodiment. 実施の形態４にかかるＳＪ－ＭＯＳＦＥＴのリサーフ層の詳細構造を示す断面図である。FIG. 7 is a cross-sectional view showing the detailed structure of the RESURF layer of the SJ-MOSFET according to the fourth embodiment. 実施の形態１、３、４にかかるＳＪ－ＭＯＳＦＥＴおよび比較例のＳＪ－ＭＯＳＦＥＴにおけるチャージバランスと耐圧との関係を示すグラフである。7 is a graph showing the relationship between charge balance and breakdown voltage in the SJ-MOSFETs according to the first, third, and fourth embodiments and the SJ-MOSFET of the comparative example. 実施の形態１、３、４にかかるＳＪ－ＭＯＳＦＥＴおよび比較例のＳＪ－ＭＯＳＦＥＴにおける表面電荷と耐圧との関係を示すグラフである。2 is a graph showing the relationship between surface charge and breakdown voltage in SJ-MOSFETs according to Embodiments 1, 3, and 4 and an SJ-MOSFET of a comparative example. 従来のＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。1 is a cross-sectional view showing the structure of a conventional SJ-MOSFET.

以下に添付図面を参照して、この発明にかかる超接合半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同じとは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of a superjunction semiconductor device according to the present invention will be described in detail below with reference to the accompanying drawings. In this specification and the accompanying drawings, a layer or region prefixed with n or p means that electrons or holes are the majority carriers, respectively. Further, + and - appended to n and p mean that the impurity concentration is higher or lower than that of a layer or region to which n or p is not appended, respectively. If the notation of n or p including + and - is the same, it means that the concentrations are close, but the concentrations are not necessarily the same. Note that in the following description of the embodiment and the accompanying drawings, similar components are denoted by the same reference numerals, and overlapping description will be omitted.

（実施の形態１）
本発明にかかる超接合半導体装置について、ＳＪ－ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。図２は、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図１のＡ－Ａ’部分の平面図である。また、図３は、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図１のＢ－Ｂ’部分の平面図である。また、図４は、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図１のＢ－Ｂ’部分の他の平面図である。図１は、図２～図４のａ－ａ’部分の断面図である。 (Embodiment 1)
The superjunction semiconductor device according to the present invention will be explained using an SJ-MOSFET as an example. FIG. 1 is a cross-sectional view showing the structure of the SJ-MOSFET according to the first embodiment. FIG. 2 is a plan view taken along line AA' in FIG. 1 showing the structure of the SJ-MOSFET according to the first embodiment. Further, FIG. 3 is a plan view of the BB' portion of FIG. 1 showing the structure of the SJ-MOSFET according to the first embodiment. Further, FIG. 4 is another plan view of the BB' portion of FIG. 1 showing the structure of the SJ-MOSFET according to the first embodiment. FIG. 1 is a sectional view taken along the line aa' in FIGS. 2 to 4.

図１に示すＳＪ－ＭＯＳＦＥＴ５０は、シリコン（Ｓｉ）からなる半導体基体（シリコン基体：半導体チップ）のおもて面（後述するｐ型ベース領域５側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＳＪ－ＭＯＳＦＥＴ５０である。このＳＪ－ＭＯＳＦＥＴ５０は、活性領域３０と、活性領域３０の周囲を囲むエッジ終端領域４０とを備える。活性領域３０は、オン状態のときに電流が流れる領域である。エッジ終端領域４０は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。図１の活性領域３０には、１つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。なお、活性領域３０とエッジ終端領域４０の境界はｐ型ベース領域５の端部とする。 The SJ-MOSFET 50 shown in FIG. 1 has a MOS (Metal Oxide Semiconductor) gate on the front surface (the surface on the p-type base region 5 side, which will be described later) of a semiconductor substrate (silicon substrate: semiconductor chip) made of silicon (Si). This is an SJ-MOSFET50 equipped with. This SJ-MOSFET 50 includes an active region 30 and an edge termination region 40 surrounding the active region 30. Active region 30 is a region through which current flows when in the on state. The edge termination region 40 is a region that relieves the electric field on the front surface side of the substrate in the drift region and maintains the breakdown voltage. In the active region 30 of FIG. 1, only one unit cell (functional unit of an element) is shown, and other unit cells adjacent to this are omitted from the illustration. Note that the boundary between the active region 30 and the edge termination region 40 is the end of the p-type base region 5.

ｎ+型半導体基板（第１導電型の半導体基板）１は、例えばリン（Ｐ）がドーピングされたシリコン単結晶基板である。ｎ型ドリフト層（第１導電型の第１半導体層）２は、ｎ+型半導体基板よりも低い不純物濃度で、例えばリンがドーピングされている低濃度ｎ型ドリフト層である。以下、ｎ+型半導体基板１とｎ型ドリフト層２とを併せて半導体基体とする。半導体基体のおもて面側には、ＭＯＳゲート構造（素子構造）が形成されている。また、半導体基体の裏面には、ドレイン電極１４が設けられている。 The n + type semiconductor substrate (first conductivity type semiconductor substrate) 1 is, for example, a silicon single crystal substrate doped with phosphorus (P). The n-type drift layer (first semiconductor layer of the first conductivity type) 2 is a low concentration n-type drift layer doped with phosphorus, for example, at a lower impurity concentration than the n + type semiconductor substrate. Hereinafter, the n + -type semiconductor substrate 1 and the n-type drift layer 2 will be collectively referred to as a semiconductor substrate. A MOS gate structure (device structure) is formed on the front surface side of the semiconductor substrate. Further, a drain electrode 14 is provided on the back surface of the semiconductor substrate.

ＳＪ－ＭＯＳＦＥＴ５０の活性領域３０側には、第１並列ｐｎ領域が設けられている。第１並列ｐｎ領域は、ｎ型カラム領域３ａとｐ型カラム領域４ａとが交互に繰り返し配置されている。ｐ型カラム領域４ａは、ｎ型ドリフト層２の表面からｎ+型半導体基板層１の表面に達しないように設けられている。図２～図４に示すように、活性領域３０におけるｎ型カラム領域３ａとｐ型カラム領域４ａの平面形状は、ストライプ形状である。 A first parallel pn region is provided on the active region 30 side of the SJ-MOSFET 50. In the first parallel pn region, n-type column regions 3a and p-type column regions 4a are alternately and repeatedly arranged. The p-type column region 4 a is provided so as not to reach the surface of the n + -type semiconductor substrate layer 1 from the surface of the n-type drift layer 2 . As shown in FIGS. 2 to 4, the planar shape of the n-type column region 3a and the p-type column region 4a in the active region 30 is a stripe shape.

また、ｎ型ドリフト層２の表面層中にｐ型カラム領域４ａと接して、選択的にｐ型ベース領域（第２導電型の第２半導体領域）５が設けられ、ｐ型ベース領域５の表面層中には、ｎ+型ソース領域（第１導電型の第３半導体領域）６が選択的に設けられている。ｐ型ベース領域５の、ｎ+型ソース領域６とｎ型カラム領域３ａとに挟まれた部分の表面には、ゲート絶縁膜７を介してゲート電極８が設けられている。ゲート電極８は、ゲート絶縁膜７を介して、ｎ型カラム領域３ａの表面上に設けられていてもよい。 Further, a p-type base region (second semiconductor region of the second conductivity type) 5 is selectively provided in the surface layer of the n-type drift layer 2 in contact with the p-type column region 4a. An n + type source region (first conductivity type third semiconductor region) 6 is selectively provided in the surface layer. A gate electrode 8 is provided on the surface of a portion of the p-type base region 5 sandwiched between the n + -type source region 6 and the n-type column region 3a with a gate insulating film 7 interposed therebetween. Gate electrode 8 may be provided on the surface of n-type column region 3a with gate insulating film 7 interposed therebetween.

絶縁膜１３は、半導体基体のおもて面側に、ゲート電極８を覆うように設けられている。ソース電極１０は、層間絶縁膜（不図示）に開口されたコンタクトホールを介して、ｎ+型ソース領域６およびｐ型ベース領域５に接し、ｎ+型ソース領域６およびｐ型ベース領域５と電気的に接続される。 The insulating film 13 is provided on the front surface side of the semiconductor substrate so as to cover the gate electrode 8. Source electrode 10 is in contact with n + type source region 6 and p type base region 5 through a contact hole opened in an interlayer insulating film (not shown), and is in contact with n + type source region 6 and p type base region 5. electrically connected.

ソース電極１０は、絶縁膜１３によって、ゲート電極８と電気的に絶縁されている。ソース電極１０上には、選択的に例えばポリイミドからなるパッシベーション膜などの保護膜（不図示）が設けられている。 Source electrode 10 is electrically insulated from gate electrode 8 by insulating film 13 . A protective film (not shown) such as a passivation film made of polyimide is selectively provided on the source electrode 10 .

ソース電極１０よりも外側（エッジ終端領域４０側）にソース電極１０と離して、フィールドプレート電極１５が配置されている。また、フィールドプレート電極１５は、活性領域３０とエッジ終端領域４０との境界に沿った略環状に設けられる。フィールドプレート電極１５は、ゲート電極８に電気的に接続されるゲート配線の役割をしてもよい。 A field plate electrode 15 is arranged outside the source electrode 10 (on the edge termination region 40 side) and separated from the source electrode 10 . Further, the field plate electrode 15 is provided in a substantially annular shape along the boundary between the active region 30 and the edge termination region 40 . The field plate electrode 15 may serve as a gate wiring electrically connected to the gate electrode 8.

ＳＪ－ＭＯＳＦＥＴ５０のエッジ終端領域４０側にも、第２並列ｐｎ領域が設けられている。図３に示すように、エッジ終端領域４０におけるｎ型カラム領域３ｂとｐ型カラム領域４ｂの平面形状は、ストライプ形状であってもよく、図４に示すように、エッジ終端領域４０におけるｎ型カラム領域３ｂとｐ型カラム領域４ｂの平面形状は、矩形形状であってもよい。 A second parallel pn region is also provided on the edge termination region 40 side of the SJ-MOSFET 50. As shown in FIG. 3, the planar shape of the n-type column region 3b and the p-type column region 4b in the edge termination region 40 may be striped, and as shown in FIG. The planar shapes of the column region 3b and the p-type column region 4b may be rectangular.

また、図１～図４に示すように、活性領域３０におけるｎ型カラム領域３ａの幅とｐ型カラム領域４ａの幅は、それぞれエッジ終端領域４０におけるｎ型カラム領域３ｂの幅とｐ型カラム領域４ｂの幅より広くなっている。これにより、エッジ終端領域４０における第２並列ｐｎ構造の不純物濃度を、活性領域３０における第１並列ｐｎ領域の不純物濃度よりも低くすることができる。このため、エッジ終端領域４０の耐圧を活性領域３０の耐圧よりも高くすることができる。 Further, as shown in FIGS. 1 to 4, the width of the n-type column region 3a and the width of the p-type column region 4a in the active region 30 are the width of the n-type column region 3b and the p-type column region in the edge termination region 40, respectively. It is wider than the width of region 4b. Thereby, the impurity concentration of the second parallel pn structure in the edge termination region 40 can be made lower than the impurity concentration of the first parallel pn region in the active region 30. Therefore, the breakdown voltage of the edge termination region 40 can be made higher than the breakdown voltage of the active region 30.

第２並列ｐｎ領域の外側には、ｎ型ドリフト層２が第２並列ｐｎ領域を取り囲むように設けられ、ｎ型ドリフト層２の表面にチャネルストッパーとして機能するｎ+型領域（不図示）が設けられてもよい。第２並列ｐｎ領域の表面にリサーフ領域（第２導電型の第１半導体領域）１７が設けられている。リサーフ領域１７およびｎ型ドリフト層２の表面に絶縁膜１３が設けられている。また、ｎ+型領域の表面にストッパー電極１６が設けられている。 An n-type drift layer 2 is provided outside the second parallel pn region so as to surround the second parallel pn region, and an n + type region (not shown) that functions as a channel stopper is provided on the surface of the n-type drift layer 2. may be provided. A RESURF region (first semiconductor region of second conductivity type) 17 is provided on the surface of the second parallel pn region. An insulating film 13 is provided on the surfaces of the RESURF region 17 and the n-type drift layer 2. Further, a stopper electrode 16 is provided on the surface of the n + type region.

図１および図２に示すように、実施の形態１では、リサーフ領域１７は、フィールドプレート電極１５の外端部に平面視で重なるように、ストッパー電極１６の方向へ延び、２つ以上に分割されている。図１の例では、リサーフ領域１７は、活性領域３０に近い第１リサーフ領域１７ａと、活性領域３０からは離れた第２リサーフ領域１７ｂの２つに分割されている。 As shown in FIGS. 1 and 2, in the first embodiment, the RESURF region 17 extends in the direction of the stopper electrode 16 so as to overlap the outer end of the field plate electrode 15 in plan view, and is divided into two or more parts. has been done. In the example of FIG. 1, the RESURF region 17 is divided into two parts: a first RESURF region 17a close to the active region 30 and a second RESURF region 17b distant from the active region 30.

図２に示すように第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂの平面形状は環状に設けられている。また、第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂは、第２並列ｐｎ領域のｐ型カラム領域４ａに電気的に接続している。さらに図１に示すように第１リサーフ領域１７ａと第２リサーフ領域１７ｂとの間には、第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂに接続していないｐ型カラム領域４ｂが配置されてもよい。 As shown in FIG. 2, the first RESURF region 17a and the second RESURF region 17b have an annular planar shape. Further, the first RESURF region 17a and the second RESURF region 17b are electrically connected to the p-type column region 4a of the second parallel pn region. Furthermore, as shown in FIG. 1, a p-type column region 4b that is not connected to the first RESURF region 17a and the second RESURF region 17b may be arranged between the first RESURF region 17a and the second RESURF region 17b. good.

また、第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂとその上部の絶縁膜１３との間には、ｎ型領域１８が設けられている。なお、活性領域３０側の第１リサーフ領域１７ａの端部２５は絶縁膜１３に接していてもよい。また、第１リサーフ領域１７ａの端部２５は、フィールドプレート電極１５に電気的に接続されてもよい。第１リサーフ領域１７ａの端部２５は、環状に設けられてもよい。 Furthermore, an n-type region 18 is provided between the first RESURF region 17a and the second RESURF region 17b and the insulating film 13 above them. Note that the end portion 25 of the first RESURF region 17a on the side of the active region 30 may be in contact with the insulating film 13. Further, the end portion 25 of the first RESURF region 17a may be electrically connected to the field plate electrode 15. The end portion 25 of the first RESURF region 17a may be provided in an annular shape.

上述したように、耐圧保持する時にリサーフ領域１７が部分的に、または完全に空乏化することでエッジ終端領域４０の電界集中を緩和することができる。リサーフ領域１７を分割することで、リサーフ領域１７内の電位を互いに分担することができ、電界強度が部分的に上昇する。このため、製造ばらつきにより、第２並列ｐｎ領域においてｐ型の不純物が多いチャージバランスとなった場合、または、リサーフ領域１７のｐ型の不純物の濃度が上昇した場合でもストッパー電極１６に近い側のリサーフ領域１７ｂが緩衝となり、急峻な耐圧低下を緩和することができる。このため、製造ばらつきに対する耐圧低下を抑制することが可能となる。 As described above, electric field concentration in the edge termination region 40 can be alleviated by partially or completely depleting the RESURF region 17 when maintaining the breakdown voltage. By dividing the RESURF region 17, the potential within the RESURF region 17 can be shared with each other, and the electric field strength is partially increased. Therefore, even if the charge balance becomes high in p-type impurities in the second parallel pn region due to manufacturing variations, or even if the concentration of p-type impurities in the RESURF region 17 increases, the charge balance on the side near the stopper electrode 16 The RESURF region 17b acts as a buffer and can alleviate a steep drop in breakdown voltage. Therefore, it is possible to suppress a decrease in breakdown voltage due to manufacturing variations.

（実施の形態２）
図５は、実施の形態２にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。図５のＡ－Ａ’部分は、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図２の平面図と同じである。また、実施の形態２にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図５のＢ－Ｂ’部分は、実施の形態１にかかる実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３の平面図と同じである。また、実施の形態２にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図５のＢ－Ｂ’部分の他の平面図は、図４の平面図と同じである。 (Embodiment 2)
FIG. 5 is a cross-sectional view showing the structure of the SJ-MOSFET according to the second embodiment. The section AA' in FIG. 5 is the same as the plan view in FIG. 2 showing the structure of the SJ-MOSFET according to the first embodiment. 5 showing the structure of the SJ-MOSFET according to the second embodiment is the same as the plan view of FIG. 3 showing the structure of the SJ-MOSFET according to the first embodiment. It's the same. Further, the other plan view of the BB' portion of FIG. 5 showing the structure of the SJ-MOSFET according to the second embodiment is the same as the plan view of FIG. 4.

実施の形態２は、第１リサーフ領域１７ａと第２リサーフ領域１７ｂとの間に第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂに接続していないｐ型カラム領域４ｂが配置されていない点が異なる。 Embodiment 2 differs in that a p-type column region 4b that is not connected to the first RESURF region 17a and the second RESURF region 17b is not arranged between the first RESURF region 17a and the second RESURF region 17b. .

実施の形態２は、第１リサーフ領域１７ａと第２リサーフ領域１７ｂとの間に第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂに接続していないｐ型カラム領域４ｂが配置されていなくても、実施の形態１と同じ効果を得ることができる。 In the second embodiment, even if the p-type column region 4b that is not connected to the first RESURF region 17a and the second RESURF region 17b is not arranged between the first RESURF region 17a and the second RESURF region 17b, The same effects as in the first embodiment can be obtained.

また、１つのＳＪ－ＭＯＳＦＥＴ５０内に、図１に示す第１リサーフ領域１７ａと第２リサーフ領域１７ｂとの間に第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂに接続していないｐ型カラム領域４ｂが配置されている部分と、図５に示す第１リサーフ領域１７ａと第２リサーフ領域１７ｂとの間に第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂに接続していないｐ型カラム領域４ｂが配置されていない部分が混在してもよい。 Furthermore, within one SJ-MOSFET 50, a p-type column region 4b that is not connected to the first RESURF region 17a and the second RESURF region 17b is provided between the first RESURF region 17a and the second RESURF region 17b shown in FIG. A p-type column region 4b that is not connected to the first RESURF region 17a and the second RESURF region 17b is arranged between the part where is arranged and the first RESURF region 17a and the second RESURF region 17b shown in FIG. There may be some parts that are not included.

ただし、混在する場合は、第１リサーフ領域１７ａと第２リサーフ領域１７ｂとの間が分離されている。また、第１リサーフ領域１７ａの幅ｗ１と活性領域３０から離れた第２リサーフ領域１７ｂの幅ｗ２が後述する関係を満たす。 However, if they coexist, the first RESURF region 17a and the second RESURF region 17b are separated. Furthermore, the width w1 of the first RESURF region 17a and the width w2 of the second RESURF region 17b distant from the active region 30 satisfy the relationship described later.

また、図１に示すＳＪ－ＭＯＳＦＥＴ５０は、モールド樹脂等の封止樹脂で封止された形態で使用される。封止樹脂とＳＪ－ＭＯＳＦＥＴ５０の密着性が十分でない場合、封止樹脂とＳＪ－ＭＯＳＦＥＴ５０との間に、水分等のイオン性の物質が侵入する場合がある。この場合、ＳＪ－ＭＯＳＦＥＴ５０の保護膜上に電荷が蓄積された状態となる。 Further, the SJ-MOSFET 50 shown in FIG. 1 is used in a form sealed with a sealing resin such as a molding resin. If the adhesion between the sealing resin and the SJ-MOSFET 50 is not sufficient, ionic substances such as moisture may enter between the sealing resin and the SJ-MOSFET 50. In this case, charges are accumulated on the protective film of the SJ-MOSFET 50.

図６は、比較例のＳＪ－ＭＯＳＦＥＴの電位分布の内部状態を示す断面図である。比較例のＳＪ－ＭＯＳＦＥＴは、リサーフ領域１１７が第１リサーフ領域１７ａと第２リサーフ領域１７ｂに分割されていない点が実施の形態１にかかるＳＪ－ＭＯＳＦＥＴと異なる。図６に示すように、リサーフ領域１１７が分割されないと、リサーフ領域１１７上に等電位線６０がほぼ均等に並んでいる。このような状態に、表面保護膜７０上に電荷が蓄積されると、等電位線６０が内側（活性領域３０側）または外側（ストッパー電極１６側）に移動する。例えば、正の電荷が蓄積されると内側に移動し、負の電荷が蓄積されると外側に移動する。この場合、リサーフ領域１１７の端部に等電位線６０が密の箇所が発生して、耐圧が変動してしまう。 FIG. 6 is a cross-sectional view showing the internal state of the potential distribution of the SJ-MOSFET of the comparative example. The SJ-MOSFET of the comparative example differs from the SJ-MOSFET according to the first embodiment in that the RESURF region 117 is not divided into the first RESURF region 17a and the second RESURF region 17b. As shown in FIG. 6, if the RESURF region 117 is not divided, the equipotential lines 60 are approximately evenly arranged on the RESURF region 117. When charges are accumulated on the surface protection film 70 in such a state, the equipotential line 60 moves inward (toward the active region 30) or outward (toward the stopper electrode 16). For example, when a positive charge is accumulated, it moves inward, and when a negative charge is accumulated, it moves outward. In this case, a portion where the equipotential lines 60 are densely formed occurs at the end of the RESURF region 117, and the withstand voltage fluctuates.

図７Ａは、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの電位分布の内部状態を示す断面図である。図７Ａに示すように、リサーフ領域１７が分割されると、分割された点で等電位線６０の間隔が広くなっている。このような状態で表面保護膜７０上に電荷が蓄積されると、等電位線６０が内側または外側に移動しても、分割された点で等電位線６０の移動が停止する。これにより、電荷による影響を局所的にすることができる。このため、半導体装置の保護膜上に電荷が蓄積された場合の耐圧変動を抑制することができる。また、分割された点で等電位線６０の移動が停止するため、リサーフ領域１７の分割が多いほど、電荷が蓄積された場合の耐圧変動を抑制することができる。 FIG. 7A is a cross-sectional view showing the internal state of the potential distribution of the SJ-MOSFET according to the first embodiment. As shown in FIG. 7A, when the RESURF region 17 is divided, the intervals between the equipotential lines 60 become wider at the divided points. When charges are accumulated on the surface protection film 70 in such a state, even if the equipotential line 60 moves inward or outward, the movement of the equipotential line 60 stops at the split point. This allows the influence of charges to be localized. Therefore, variations in breakdown voltage that occur when charges are accumulated on the protective film of the semiconductor device can be suppressed. Furthermore, since the equipotential line 60 stops moving at the point where it is divided, the more the RESURF region 17 is divided, the more it is possible to suppress variations in breakdown voltage when charges are accumulated.

図７Ｂは、実施の形態２にかかるＳＪ－ＭＯＳＦＥＴの電位分布の内部状態を示す図である。図７Ｂは、図７Ａと同じ効果を得ることができる。 FIG. 7B is a diagram showing the internal state of the potential distribution of the SJ-MOSFET according to the second embodiment. FIG. 7B can achieve the same effect as FIG. 7A.

また、図１および図５のようにリサーフ領域１７を２つに分割する場合、活性領域３０に近い第１リサーフ領域１７ａの幅ｗ１と活性領域３０から離れた第２リサーフ領域１７ｂの幅ｗ２との比は、３：７～５：５の範囲であることが好ましい。ここで、第１リサーフ領域１７ａの幅ｗ１とは、第１リサーフ領域１７ａの内側から外側への長さのことである。第２リサーフ領域１７ｂの幅ｗ２も同様である。つまり、第１リサーフ領域１７ａの幅ｗ１が３であり、第２リサーフ領域１７ｂの幅ｗ２が７である場合から、第１リサーフ領域１７ａの幅ｗ１が５であり第２リサーフ領域１７ｂの幅ｗ２が５である場合までの範囲が好ましい。 Further, when dividing the RESURF region 17 into two as shown in FIGS. 1 and 5, the width w1 of the first RESURF region 17a close to the active region 30 and the width w2 of the second RESURF region 17b distant from the active region 30. The ratio is preferably in the range of 3:7 to 5:5. Here, the width w1 of the first RESURF area 17a is the length from the inside to the outside of the first RESURF area 17a. The same applies to the width w2 of the second RESURF region 17b. That is, from the case where the width w1 of the first RESURF area 17a is 3 and the width w2 of the second RESURF area 17b is 7, the width w1 of the first RESURF area 17a is 5 and the width w2 of the second RESURF area 17b. is preferably 5.

耐圧を保持するためにはリサーフ領域が完全に空乏化することが望ましいが、リサーフ領域が部分的に空乏化することでも耐圧を保持することができる。図７Ａおよび図７Ｂに示すように活性領域３０側にある第１リサーフ領域１７ａが部分的に空乏化する場合、図６に示すようにリサーフ領域１１７が完全に空乏化する場合と比べて全体的に等電位線６０の間隔が広くなる傾向がある。また、第１リサーフ領域１７ａと第２リサーフ領域１７ｂに挟まれた領域では等電位線６０の間隔が狭くなる（密になる）。これにより、第２リサーフ領域１７ｂの等電位線６０の間隔が広くなるため電界が緩和される。ストッパー電極１６に近い側で電界が緩和されることで、表面電荷による耐圧の低下を抑えることができる。 In order to maintain the breakdown voltage, it is desirable that the RESURF region be completely depleted, but the breakdown voltage can also be maintained by partially depleting the RESURF region. When the first RESURF region 17a on the active region 30 side is partially depleted as shown in FIGS. 7A and 7B, the entire RESURF region 117 is completely depleted as shown in FIG. There is a tendency for the intervals between the equipotential lines 60 to become wider. Further, in the region sandwiched between the first RESURF region 17a and the second RESURF region 17b, the intervals between the equipotential lines 60 become narrower (more dense). This widens the distance between the equipotential lines 60 in the second RESURF region 17b, thereby relaxing the electric field. By relaxing the electric field on the side closer to the stopper electrode 16, a decrease in breakdown voltage due to surface charges can be suppressed.

さらに、リサーフ領域１７を２つに分割する場合、表面電荷による耐圧の低下を少なくさせるため、活性領域３０に近い第１リサーフ領域１７ａの幅ｗ１が、活性領域３０から離れた第２リサーフ領域１７ｂの幅ｗ２より短いことが好ましい。また、リサーフ領域１７を３つ以上に分割する場合は、表面電荷による耐圧の低下を少なくさせるため、ストッパー電極１６に近い側のリサーフ領域の幅を最も長くすることが好ましい。 Furthermore, when dividing the RESURF region 17 into two, the width w1 of the first RESURF region 17a near the active region 30 is different from the width w1 of the second RESURF region 17b distant from the active region 30 in order to reduce the reduction in breakdown voltage due to surface charges. It is preferable that the width w2 is shorter than the width w2. Further, when the RESURF region 17 is divided into three or more, it is preferable that the RESURF region on the side closer to the stopper electrode 16 has the longest width in order to reduce the reduction in breakdown voltage due to surface charges.

また、リサーフ領域１７と絶縁膜１３との間にｎ型領域１８を設けることで、表面電荷によるエッジ終端領域４０の耐圧の変動をより安定させることができる。また、ｎ型領域１８により、絶縁膜１３にホール（正孔）が侵入することを減少させることができる。 Furthermore, by providing the n-type region 18 between the RESURF region 17 and the insulating film 13, it is possible to further stabilize fluctuations in the withstand voltage of the edge termination region 40 due to surface charges. Furthermore, the n-type region 18 can reduce the penetration of holes into the insulating film 13.

（実施の形態１および２にかかる超接合半導体装置の製造方法）
次に、実施の形態１および２にかかる超接合半導体装置の製造方法について説明する。図８～図１３は、実施の形態１および２にかかるＳＪ－ＭＯＳＦＥＴ５０の製造途中の状態を示す断面図である。まず、シリコンからなりｎ+型ドレイン層となるｎ+型半導体基板１を用意する。次に、ｎ+型半導体基板１のおもて面上に、ｎ+型半導体基板１より不純物濃度の低いｎ型層２ａをエピタキシャル成長させる。ここまでの状態が図８に記載される。 (Method for manufacturing a superjunction semiconductor device according to Embodiments 1 and 2)
Next, a method for manufacturing the superjunction semiconductor device according to the first and second embodiments will be described. 8 to 13 are cross-sectional views showing the SJ-MOSFET 50 according to the first and second embodiments in the middle of manufacturing. First, an n + -type semiconductor substrate 1 made of silicon and serving as an n + -type drain layer is prepared. Next, an n - type layer 2a having a lower impurity concentration than the n + -type semiconductor substrate 1 is epitaxially grown on the front surface of the n + -type semiconductor substrate 1 . The state up to this point is shown in FIG.

ｎ型層２ａの不純物濃度は、例えば、１．０×１０14／ｃｍ3以上１．０×１０17／ｃｍ3以下となるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。 The n-type layer 2a may be doped with an n-type impurity and grown epitaxially so that the impurity concentration of the n-type layer 2a is, for example, 1.0×10 14 /cm 3 or more and 1.0×10 17 /cm 3 or less.

次に、ｎ型層２ａの表面上に、フォトリソグラフィ技術によって所定の開口幅を有するイオン注入用マスク２０ａを例えばフォトレジストで形成する。この際、活性領域の開口幅ｗ１１および開口部のピッチＰ１をエッジ終端領域の開口幅ｗ１２および開口部のピッチＰ２よりも広くする。このイオン注入用マスク２０ａをマスクとして、ｐ型不純物、例えばホウ素（Ｂ）のイオン注入２１を行い、ｎ型層２ａの表面層に、ｐ型領域１９を形成する。ここまでの状態が図９に記載される。次に、イオン注入用マスク２０ａを除去する。 Next, on the surface of the n-type layer 2a, an ion implantation mask 20a having a predetermined opening width is formed of, for example, photoresist using a photolithography technique. At this time, the opening width w11 of the active region and the pitch P1 of the openings are made wider than the opening width w12 of the edge termination region and the pitch P2 of the openings. Using this ion implantation mask 20a as a mask, ion implantation 21 of a p-type impurity, such as boron (B), is performed to form a p-type region 19 in the surface layer of the n-type layer 2a. The state up to this point is shown in FIG. Next, the ion implantation mask 20a is removed.

次に、ｎ型層２ａのおもて面側に、ｎ型層２ａと同程度の不純物濃度のｎ型層２ｂをエピタキシャル成長させる。次に、ｎ型層２ｂの表面上に、フォトリソグラフィ技術によって所定の開口幅を有するイオン注入用マスク２０ａを例えばフォトレジストで形成する。この際、活性領域の開口幅ｗ１１および開口部のピッチＰ１をエッジ終端領域の開口幅ｗ１２および開口部のピッチＰ２よりも広くする。このイオン注入用マスク２０ａをマスクとして、ｐ型不純物、例えばホウ素（Ｂ）のイオン注入２１を行い、ｎ型層２ｂの表面層に、ｐ型領域１９を形成する。次に、イオン注入用マスク２０ａを除去する。 Next, an n-type layer 2b having the same impurity concentration as the n-type layer 2a is epitaxially grown on the front surface side of the n-type layer 2a. Next, on the surface of the n-type layer 2b, an ion implantation mask 20a having a predetermined opening width is formed using photoresist, for example, by photolithography. At this time, the opening width w11 of the active region and the pitch P1 of the openings are made wider than the opening width w12 of the edge termination region and the pitch P2 of the openings. Using this ion implantation mask 20a as a mask, ion implantation 21 of a p-type impurity, such as boron (B), is performed to form a p-type region 19 in the surface layer of the n-type layer 2b. Next, the ion implantation mask 20a is removed.

次に、ｎ型層２ｂのおもて面側に、ｎ型層２ｂと同程度の不純物濃度のｎ型層２ｃをエピタキシャル成長させる。次に、ｎ型層２ｃの表面上に、フォトリソグラフィ技術によって所定の開口幅を有するイオン注入用マスク２０ａを例えばフォトレジストで形成する。この際、活性領域の開口幅ｗ１１および開口部のピッチＰ１をエッジ終端領域の開口幅ｗ１２および開口部のピッチＰ２よりも広くする。このイオン注入用マスク２０ａをマスクとして、ｐ型不純物、例えばホウ素（Ｂ）のイオン注入２１を行い、ｎ型層２ｃの表面層に、ｐ型領域１９を形成する。次に、イオン注入用マスク２０ａを除去する。 Next, an n-type layer 2c having the same impurity concentration as the n-type layer 2b is epitaxially grown on the front surface side of the n-type layer 2b. Next, on the surface of the n-type layer 2c, an ion implantation mask 20a having a predetermined opening width is formed using, for example, photoresist using a photolithography technique. At this time, the opening width w11 of the active region and the pitch P1 of the openings are made wider than the opening width w12 of the edge termination region and the pitch P2 of the openings. Using this ion implantation mask 20a as a mask, ion implantation 21 of a p-type impurity such as boron (B) is performed to form a p-type region 19 in the surface layer of the n-type layer 2c. Next, the ion implantation mask 20a is removed.

次に、ｎ型層２ｃのおもて面側に、ｎ型層２ｃと同程度の不純物濃度のｎ型層２ｄをエピタキシャル成長させる。次に、ｎ型層２ｄの表面上に、フォトリソグラフィ技術によって所定の開口幅を有するイオン注入用マスク２０ａを例えばフォトレジストで形成する。この際、活性領域の開口幅ｗ１１および開口部のピッチＰ１をエッジ終端領域の開口幅ｗ１２および開口部のピッチＰ２よりも広くする。このイオン注入用マスク２０ａをマスクとして、ｐ型不純物、例えばホウ素（Ｂ）のイオン注入２１を行い、ｎ型層２ｄの表面層に、ｐ型領域１９を形成する。これにより、ｎ型層２ａ～ｎ型層２ｄとｐ型領域１９からなる下部の第１および第２並列ｐｎ領域が形成される。ここまでの状態が図１０に記載される。 Next, an n-type layer 2d having the same impurity concentration as the n-type layer 2c is epitaxially grown on the front surface side of the n-type layer 2c. Next, on the surface of the n-type layer 2d, an ion implantation mask 20a having a predetermined opening width is formed of, for example, photoresist using a photolithography technique. At this time, the opening width w11 of the active region and the pitch P1 of the openings are made wider than the opening width w12 of the edge termination region and the pitch P2 of the openings. Using this ion implantation mask 20a as a mask, ion implantation 21 of a p-type impurity, such as boron (B), is performed to form a p-type region 19 in the surface layer of the n-type layer 2d. As a result, first and second parallel pn regions at the bottom, which are made up of the n-type layers 2a to 2d and the p-type region 19, are formed. The state up to this point is shown in FIG.

図１０の例では、イオン注入、エピタキシャル成長を４回繰り返した例を示すが、これに限定されるものではなく、イオン注入、エピタキシャル成長の回数は、耐圧等の目標特性に応じて適宜変更できる。 The example of FIG. 10 shows an example in which ion implantation and epitaxial growth are repeated four times, but the invention is not limited to this, and the number of times of ion implantation and epitaxial growth can be changed as appropriate depending on target characteristics such as breakdown voltage.

次に、イオン注入用マスク２０ａを除去する。次に、ｎ型層２ｄのおもて面側に、ｎ型層２ｄと不純物濃度が同程度のｎ型層２ｅをエピタキシャル成長させる。次に、ｎ型層２ｅの表面上に、フォトリソグラフィ技術によって所定の開口幅を有するイオン注入用マスク２０ｂを例えばフォトレジストで形成する。この際、エッジ終端領域の開口幅ｗ１３および開口部のピッチＰ３をｎ型層２ａ～ｎ型層２ｄ上に形成したマスクのエッジ終端領域の開口幅ｗ１２および開口部のピッチＰ２よりも狭くする。また、リサーフ領域１７が第１リサーフ領域１７ａと第２リサーフ領域１７ｂに分けられる箇所のフォトレジスト幅ｗ１５は、エッジ終端領域のフォトレジスト幅ｗ１４（＝Ｐ３－ｗ１３）より広くする。このイオン注入用マスク２０ｂをマスクとして、ｐ型不純物、例えばホウ素（Ｂ）のイオン注入２１を行い、ｎ型層２ｅの表面層に、ｐ型領域１９を形成する。これにより活性領域３０にｎ型層２ｅとｐ型領域１９からなる上部の第１および第２並列ｐｎ領域が形成され、エッジ終端領域４０にリサーフ領域１７が形成される。ここまでの状態が図１１に記載される。次に、イオン注入用マスク２０ｂを除去する。 Next, the ion implantation mask 20a is removed. Next, an n-type layer 2e having the same impurity concentration as the n-type layer 2d is epitaxially grown on the front surface side of the n-type layer 2d. Next, on the surface of the n-type layer 2e, an ion implantation mask 20b having a predetermined opening width is formed of, for example, photoresist using a photolithography technique. At this time, the opening width w13 of the edge termination region and the pitch P3 of the openings are made narrower than the opening width w12 and the pitch P2 of the openings of the edge termination region of the mask formed on the n-type layers 2a to 2d. Further, the photoresist width w15 at the portion where the RESURF region 17 is divided into the first RESURF region 17a and the second RESURF region 17b is made wider than the photoresist width w14 (=P3-w13) in the edge termination region. Using this ion implantation mask 20b as a mask, ion implantation 21 of a p-type impurity, such as boron (B), is performed to form a p-type region 19 in the surface layer of the n-type layer 2e. As a result, upper first and second parallel pn regions consisting of n-type layer 2e and p-type region 19 are formed in active region 30, and resurf region 17 is formed in edge termination region 40. The state up to this point is shown in FIG. Next, the ion implantation mask 20b is removed.

次に、ｎ型層２ｅのおもて面側に、ｎ型層２ｅと不純物濃度が同程度のｎ型層２ｆをエピタキシャル成長させる。ここまでの状態が図１２に記載される。 Next, an n-type layer 2f having the same impurity concentration as the n-type layer 2e is epitaxially grown on the front surface side of the n-type layer 2e. The state up to this point is shown in FIG.

次に、ｐ型領域１９を活性化させるための熱処理（アニール）を行う。この熱処理により、注入された不純物が拡散され、拡散された不純物が縦方向につながることで、ｐ型カラム領域４ａ、４ｂが形成される。また、ｎ型層２ｅに形成されたｐ型領域１９は互いの間隔が狭いため、拡散された不純物が横方向につながり、リサーフ領域１７が形成される。 Next, heat treatment (annealing) is performed to activate p-type region 19. Through this heat treatment, the implanted impurities are diffused and the diffused impurities are connected in the vertical direction, thereby forming p-type column regions 4a and 4b. Further, since the p-type regions 19 formed in the n-type layer 2e are spaced narrowly, the diffused impurities are connected in the lateral direction, and the resurf region 17 is formed.

ここで、エッジ終端領域４０では、活性領域３０よりもマスクの開口幅が狭いため、１つの箇所に注入される不純物量が少なく、拡散量が少ない。このため、熱処理時に不純物がｎ型領域２ｆの表面に到達しない。このため、リサーフ領域１７の上部にｎ型領域１８が形成された状態になる。一方、活性領域３０では、不純物量が多く、拡散量が多いため、不純物がｎ型領域２ｆの表面に到達し、ｐ型カラム領域４ａが表面に露出する。不純物量により活性領域３０でも、不純物がｎ型領域２ｆの表面に到達しない場合があるが、ｐ型ベース領域５を形成する際に、イオン注入を行うため、活性領域３０では、ｐ型カラム領域４ａとｐ型ベース領域５が連結して、ｐ型領域が表面に露出する。ここまでの状態が図１３に記載される。 Here, in the edge termination region 40, since the opening width of the mask is narrower than that in the active region 30, the amount of impurity implanted in one location is small, and the amount of diffusion is small. Therefore, impurities do not reach the surface of n-type region 2f during heat treatment. Therefore, an n-type region 18 is formed above the RESURF region 17. On the other hand, in the active region 30, since the amount of impurities is large and the amount of diffusion is large, the impurities reach the surface of the n-type region 2f, and the p-type column region 4a is exposed at the surface. Depending on the amount of impurities, impurities may not reach the surface of the n-type region 2f even in the active region 30, but since ions are implanted when forming the p-type base region 5, in the active region 30, the p-type column region 4a and p-type base region 5 are connected, and the p-type region is exposed on the surface. The state up to this point is shown in FIG.

次に、活性領域３０側のｎ型カラム領域３ａおよびｐ型カラム領域４ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｐ型の不純物をイオン注入する。それによって、ｐ型カラム領域４ａの表面領域全体およびｎ型カラム領域３ａの表面領域の一部に、ｐ型ベース領域５が形成される。次に、ｐ型ベース領域５を形成するためのイオン注入時に用いたマスクを除去する。 Next, on the surfaces of the n-type column region 3a and the p-type column region 4a on the side of the active region 30, a mask having desired openings is formed using, for example, resist using a photolithography technique. Then, using this resist mask as a mask, p-type impurity ions are implanted by an ion implantation method. As a result, p-type base region 5 is formed in the entire surface region of p-type column region 4a and a part of the surface region of n-type column region 3a. Next, the mask used during ion implantation to form p-type base region 5 is removed.

次に、ｐ型ベース領域５の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｎ型の不純物をイオン注入する。それによって、ｐ型ベース領域５の表面領域の一部に、ｎ+型ソース領域６が形成される。次に、ｎ+型ソース領域６を形成するためのイオン注入時に用いたマスクを除去する。 Next, on the surface of p-type base region 5, a mask having a desired opening is formed using, for example, resist using photolithography. Then, using this resist mask as a mask, n-type impurity ions are implanted by an ion implantation method. As a result, n + -type source region 6 is formed in a part of the surface region of p-type base region 5 . Next, the mask used during ion implantation to form the n + -type source region 6 is removed.

次に、ｐ型ベース領域５およびｎ+型ソース領域６を活性化させるための熱処理（アニール）を行う。また、ｐ型ベース領域５およびｎ+型ソース領域６を形成する順序は種々変更可能である。 Next, heat treatment (annealing) is performed to activate p type base region 5 and n + type source region 6. Further, the order in which p-type base region 5 and n + -type source region 6 are formed can be changed in various ways.

次に、半導体基体のおもて面側を熱酸化し、ゲート絶縁膜７を形成する。次に、ゲート絶縁膜７上に、ゲート電極８として、例えばリンがドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐ型ベース領域５のｎ+型ソース領域６とｎ型カラム領域３ａに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎ型カラム領域３ａ上に多結晶シリコン層を残してもよい。 Next, the front surface side of the semiconductor substrate is thermally oxidized to form a gate insulating film 7. Next, a polycrystalline silicon layer doped with phosphorus, for example, is formed as a gate electrode 8 on the gate insulating film 7 . Next, the polycrystalline silicon layer is patterned and selectively removed, leaving the polycrystalline silicon layer on the portion of the p-type base region 5 sandwiched between the n + -type source region 6 and the n-type column region 3a. At this time, the polycrystalline silicon layer may remain on the n-type column region 3a.

次に、ゲート電極８を覆うように、絶縁膜１３として、例えば、リンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を成膜する。次に、絶縁膜１３およびゲート絶縁膜７をパターニングして選択的に除去する。例えば、ｎ+型ソース領域６上の絶縁膜１３およびゲート絶縁膜７を除去することによって、コンタクトホールを形成し、ｎ+型ソース領域６を露出させる。次に、層間絶縁膜９の平担化を行うために熱処理（リフロー）を行う。 Next, a film of, for example, phosphosilicate glass (PSG) is formed as the insulating film 13 so as to cover the gate electrode 8 . Next, the insulating film 13 and the gate insulating film 7 are patterned and selectively removed. For example, by removing the insulating film 13 and gate insulating film 7 on the n + type source region 6, a contact hole is formed and the n + type source region 6 is exposed. Next, heat treatment (reflow) is performed to flatten the interlayer insulating film 9.

次に、スパッタによりソース電極１０、フィールドプレート電極１５およびストッパー電極１６を成膜し、フォトリソグラフィおよびエッチングによりソース電極１０、フィールドプレート電極１５およびストッパー電極１６をパターニングする。このとき、コンタクトホール内にソース電極１０を埋め込み、ｎ+型ソース領域６とソース電極１０とを電気的に接続させる。なお、コンタクトホール内にはバリアメタルを介してタングステンプラグなどを埋め込んでもよい。 Next, the source electrode 10, the field plate electrode 15, and the stopper electrode 16 are formed by sputtering, and the source electrode 10, the field plate electrode 15, and the stopper electrode 16 are patterned by photolithography and etching. At this time, the source electrode 10 is buried in the contact hole to electrically connect the n + -type source region 6 and the source electrode 10. Note that a tungsten plug or the like may be embedded in the contact hole via a barrier metal.

次に、ｎ+型半導体基板１の表面（半導体基体の裏面）に、ドレイン電極１４として、例えばニッケル膜を成膜する。そして、熱処理し、ｎ+型半導体基板１とドレイン電極１４とのオーミック接合を形成する。これにより、図１に示したＳＪ－ＭＯＳＦＥＴ５０が完成する。 Next, a nickel film, for example, is formed as the drain electrode 14 on the front surface of the n + -type semiconductor substrate 1 (the back surface of the semiconductor substrate). Then, heat treatment is performed to form an ohmic junction between the n + -type semiconductor substrate 1 and the drain electrode 14. As a result, the SJ-MOSFET 50 shown in FIG. 1 is completed.

以上、説明したように、実施の形態１および２によれば、リサーフ領域は、２つ以上に分割されている。これにより、ストッパー電極に近い側のリサーフ領域が緩衝となり、急峻な耐圧低下を緩和することができる。このため、製造ばらつきに対する耐圧低下を抑制することが可能となる。また、保護膜上に電荷が蓄積された場合に、リサーフ領域が分割された点で等電位線の移動が停止し、電荷の影響が局所化される。このため、半導体装置の保護膜上に電荷が蓄積された場合の耐圧変動を抑制することができる。 As described above, according to the first and second embodiments, the RESURF area is divided into two or more. Thereby, the RESURF region on the side closer to the stopper electrode serves as a buffer, and a steep drop in breakdown voltage can be alleviated. Therefore, it is possible to suppress a decrease in breakdown voltage due to manufacturing variations. Furthermore, when charges are accumulated on the protective film, the equipotential lines stop moving at the points where the RESURF region is divided, and the influence of the charges is localized. Therefore, variations in breakdown voltage that occur when charges are accumulated on the protective film of the semiconductor device can be suppressed.

（実施の形態３）
図１４は、実施の形態３にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。実施の形態３は、リサーフ領域１７を第１リサーフ領域１７ａ、第２リサーフ領域１７ｂ、第３リサーフ領域１７ｃおよび第４リサーフ領域１７ｄの４つに分割した点で、実施の形態１および実施の形態２と異なる。 (Embodiment 3)
FIG. 14 is a cross-sectional view showing the structure of the SJ-MOSFET according to the third embodiment. Embodiment 3 differs from Embodiment 1 and Embodiment in that the RESURF area 17 is divided into four areas: a first RESURF area 17a, a second RESURF area 17b, a third RESURF area 17c, and a fourth RESURF area 17d. Different from 2.

実施の形態３において、第１リサーフ領域１７ａの幅ｗ１、第２リサーフ領域１７ｂの幅ｗ２、第３リサーフ領域１７ｃの幅ｗ３および第４リサーフ領域１７ｄの幅ｗ４は、ｗ１≦ｗ２≦ｗ３≦ｗ４の関係性を有することが好ましい。図１４において、第１リサーフ領域１７ａの端部２５はｐ型ベース領域５の一部であり、第１リサーフ領域１７ａは、ｐ型ベース領域５を介してフィールドプレート電極１５ａに接続されてもよい。同様に、第２リサーフ領域１７ｂ、第３リサーフ領域１７ｃおよび第４リサーフ領域１７ｄは、それぞれｐ型ベース領域５を介してフィールドプレート電極１５ｂ、フィールドプレート電極１５ｃ、フィールドプレート電極１５ｄに接続されてもよい。 In the third embodiment, the width w1 of the first RESURF area 17a, the width w2 of the second RESURF area 17b, the width w3 of the third RESURF area 17c, and the width w4 of the fourth RESURF area 17d satisfy w1≦w2≦w3≦w4. It is preferable to have the following relationship. In FIG. 14, an end 25 of the first RESURF region 17a is a part of the p-type base region 5, and the first RESURF region 17a may be connected to the field plate electrode 15a via the p-type base region 5. . Similarly, the second RESURF region 17b, the third RESURF region 17c, and the fourth RESURF region 17d may be connected to the field plate electrode 15b, the field plate electrode 15c, and the field plate electrode 15d via the p-type base region 5, respectively. good.

フィールドプレート電極１５ａは、ゲート電極８に電気的に接続されるゲート電極の役割をしてもよい。ただし、フィールドプレート電極１５ｂ、１５ｃ、１５ｄがゲート電極８に電気的に接続されるとゲート電極８と同電位になり耐圧が維持できなくなる。よって、フィールドプレート電極１５ｂ、１５ｃ、１５ｄは、ゲート電極８には電気的に接続されない。 The field plate electrode 15a may serve as a gate electrode electrically connected to the gate electrode 8. However, if the field plate electrodes 15b, 15c, and 15d are electrically connected to the gate electrode 8, they will have the same potential as the gate electrode 8, making it impossible to maintain the breakdown voltage. Therefore, field plate electrodes 15b, 15c, and 15d are not electrically connected to gate electrode 8.

なお、第３リサーフ領域１７ｃの両端に配置されるｐ型カラム領域４ｃ、ｐ型カラム領域４ｄは、第３リサーフ領域１７ｃに接していてもよく、接していなくてもよい。 Note that the p-type column region 4c and the p-type column region 4d arranged at both ends of the third RESURF region 17c may or may not be in contact with the third RESURF region 17c.

以上、説明したように、実施の形態３では、リサーフ領域を４つに分割している。これにより、実施の形態１および２と同様に、急峻な耐圧低下を緩和することができ、製造ばらつきに対する耐圧低下を抑制することが可能となる。さらに、等電位線の移動が、リサーフ領域が分割された点で停止するため、実施の形態３は、リサーフ領域を２つに分割した実施の形態１および２よりも電荷の影響を局所化できる。このため、実施の形態３は、半導体装置の保護膜上に電荷が蓄積された場合の耐圧変動を実施の形態１および２よりも抑制することができる。 As described above, in the third embodiment, the resurf area is divided into four. Thereby, as in the first and second embodiments, it is possible to alleviate a steep drop in breakdown voltage, and it is possible to suppress a drop in breakdown voltage due to manufacturing variations. Furthermore, since the movement of the equipotential line stops at the point where the RESURF region is divided, the third embodiment can localize the influence of electric charge more than the first and second embodiments in which the RESURF region is divided into two. . Therefore, in the third embodiment, variations in breakdown voltage when charges are accumulated on the protective film of a semiconductor device can be suppressed more than in the first and second embodiments.

（実施の形態４）
図１５は、実施の形態４にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。実施の形態４は、第４リサーフ領域１７ｄの不純物濃度および外側のｐ型カラム領域４ｂの長さが実施の形態３と異なる。実施の形態４においても、実施の形態３と同様に、第１リサーフ領域１７ａの幅ｗ１、第２リサーフ領域１７ｂの幅ｗ２、第３リサーフ領域１７ｃの幅ｗ３および第４リサーフ領域１７ｄの幅ｗ４は、ｗ１≦ｗ２≦ｗ３≦ｗ４の関係性を有することが好ましい。 (Embodiment 4)
FIG. 15 is a cross-sectional view showing the structure of the SJ-MOSFET according to the fourth embodiment. The fourth embodiment differs from the third embodiment in the impurity concentration of the fourth resurf region 17d and the length of the outer p-type column region 4b. In the fourth embodiment, as in the third embodiment, the width w1 of the first RESURF area 17a, the width w2 of the second RESURF area 17b, the width w3 of the third RESURF area 17c, and the width w4 of the fourth RESURF area 17d. preferably has the relationship w1≦w2≦w3≦w4.

図１５に示すように実施の形態４において、エッジ終端領域４０における第２並列ｐｎ構造は、素子内側（活性領域３０側）の内側構造Ｓ１と、内側構造Ｓ１より活性領域３０から離れている、素子外側（ストッパー電極１６側）の外側構造Ｓ２とから構成されている。外側構造Ｓ２のｐ型カラム領域４ｂのｎ型ドリフト層の表面からの長さｔ２は、内側構造Ｓ１のｐ型カラム領域４ｂのｎ型ドリフト層の表面からの長さｔ１より短くなっていてもよく、同じ長さでもよい（長さｔ２は長さｔ１以下であればよい（ｔ２≦ｔ１））。なお、第３リサーフ領域１７ｃの両端に配置されるｐ型カラム領域４ｃ、ｐ型カラム領域４ｄは、第３リサーフ領域１７ｃに接していてもよく、接していなくてもよい。 As shown in FIG. 15, in the fourth embodiment, the second parallel pn structure in the edge termination region 40 has an inner structure S1 on the inside of the element (on the side of the active region 30), and is further away from the active region 30 than the inner structure S1. and an outer structure S2 on the outside of the element (on the stopper electrode 16 side). Even if the length t2 from the surface of the n-type drift layer of the p-type column region 4b of the outer structure S2 is shorter than the length t1 from the surface of the n-type drift layer of the p-type column region 4b of the inner structure S1. They may have the same length (the length t2 may be less than or equal to the length t1 (t2≦t1)). Note that the p-type column region 4c and the p-type column region 4d arranged at both ends of the third RESURF region 17c may or may not be in contact with the third RESURF region 17c.

図１６は、実施の形態４にかかるＳＪ－ＭＯＳＦＥＴのリサーフ層の詳細構造を示す断面図である。図１６は、第４リサーフ領域１７ｄの拡大図である。図１６に示すように、第４リサーフ領域１７ｄは、素子外側に行くほど、幅が狭くなっている。また、第４リサーフ領域１７ｄは、素子外側に行くほど、不純物濃度が低くなっている。第４リサーフ領域１７ｄは、素子内側（活性領域３０に近い側）の第１部分１７ｄ１と、第１部分１７ｄ１より活性領域３０から離れた第２部分１７ｄ２と、第２部分１７ｄ２より活性領域３０から離れた、素子外側の第３部分１７ｄ３とを有する。第１部分１７ｄ１のリサーフ領域中心深さｔ３から表面までの（拡散）距離をｄ１、不純物濃度をＤ１、第２部分１７ｄ２のリサーフ領域中心深さｔ３から表面までの（拡散）距離をｄ２、不純物濃度をＤ２、第３部分１７ｄ３のリサーフ領域中心深さｔ３から表面までの（拡散）距離をｄ３、不純物濃度をＤ３とする。この場合、ｄ１＞ｄ２＞ｄ３およびＤ１：Ｄ２＝１．５：１～１．２：１、Ｄ２：Ｄ３＝１：０．７５～１：０．５となることが好ましい。 FIG. 16 is a cross-sectional view showing the detailed structure of the RESURF layer of the SJ-MOSFET according to the fourth embodiment. FIG. 16 is an enlarged view of the fourth RESURF region 17d. As shown in FIG. 16, the width of the fourth RESURF region 17d becomes narrower toward the outside of the element. Further, in the fourth RESURF region 17d, the impurity concentration becomes lower toward the outside of the element. The fourth RESURF region 17d includes a first portion 17d1 on the inside of the element (closer to the active region 30), a second portion 17d2 that is further away from the active region 30 than the first portion 17d1, and a second portion 17d2 that is further away from the active region 30 than the second portion 17d2. It has a separate third portion 17d3 on the outside of the element. The (diffusion) distance from the RESURF region center depth t3 to the surface of the first portion 17d1 is d1, the impurity concentration is D1, the (diffusion) distance from the RESURF region center depth t3 to the surface of the second portion 17d2 is d2, the impurity The concentration is D2, the (diffusion) distance from the resurf region center depth t3 to the surface of the third portion 17d3 is d3, and the impurity concentration is D3. In this case, it is preferable that d1>d2>d3 and D1:D2=1.5:1 to 1.2:1 and D2:D3=1:0.75 to 1:0.5.

実施の形態４では、第４リサーフ領域１７ｄのみを、素子外側に行くほど、幅が狭く、不純物濃度が低くなる形状にしているが、内側の第１リサーフ領域１７ａ、第２リサーフ領域１７ｂ、第３リサーフ領域１７ｃを同様の形状にしてもよい。 In the fourth embodiment, only the fourth RESURF region 17d is shaped so that the width becomes narrower and the impurity concentration becomes lower toward the outside of the element. 3 RESURF area 17c may have a similar shape.

以上、説明したように、実施の形態４では、第４リサーフ領域を、素子外側に行くほど、幅が狭く、不純物濃度が低くなる形状にしている。これにより、実施の形態４は、半導体装置の保護膜上に電荷が蓄積された場合の耐圧変動を実施の形態１～３よりも抑制することができる。 As described above, in the fourth embodiment, the fourth RESURF region has a shape in which the width becomes narrower and the impurity concentration becomes lower toward the outside of the element. As a result, in the fourth embodiment, variations in breakdown voltage when charges are accumulated on the protective film of a semiconductor device can be suppressed more than in the first to third embodiments.

図１７は、実施の形態１、３、４にかかるＳＪ－ＭＯＳＦＥＴおよび比較例のＳＪ－ＭＯＳＦＥＴにおけるチャージバランスと耐圧との関係を示すグラフである。比較例のＳＪ－ＭＯＳＦＥＴは、図６に示すようにリサーフ領域１１７が第１リサーフ領域１７ａと第２リサーフ領域１７ｂに分割されていない点が実施の形態１にかかるＳＪ－ＭＯＳＦＥＴと異なる。図１７において、縦軸はＳＪ－ＭＯＳＦＥＴの耐圧を示し、単位はＶである。横軸はチャージバランスを示し、チャージバランス”１”が第１および第２並列ｐｎ領域において、ｎ型カラム領域３ａ、３ｂの不純物量がｐ型カラム領域４ａ、４ｂの不純物量とほぼ等しいときの状態を示し、チャージバランス”１”より原点に近い方（（ｎリッチ）側）がｎ型の不純物量がより多い状態を示し、チャージバランス”１”より原点から遠い方（（ｐリッチ）側）がｐ型の不純物量がより多い状態を示す。 FIG. 17 is a graph showing the relationship between charge balance and breakdown voltage in the SJ-MOSFETs according to the first, third, and fourth embodiments and the SJ-MOSFET of the comparative example. The SJ-MOSFET of the comparative example differs from the SJ-MOSFET according to the first embodiment in that the RESURF region 117 is not divided into the first RESURF region 17a and the second RESURF region 17b as shown in FIG. In FIG. 17, the vertical axis indicates the withstand voltage of the SJ-MOSFET, and the unit is V. The horizontal axis shows the charge balance, and when the charge balance is "1" in the first and second parallel pn regions, the amount of impurities in the n-type column regions 3a and 3b is almost equal to the amount of impurities in the p-type column regions 4a and 4b. The side closer to the origin ((n-rich) side) than the charge balance "1" indicates a state with a higher amount of n-type impurities, and the side farther from the origin ((p-rich) side) than the charge balance "1" ) indicates a state in which the amount of p-type impurities is larger.

図１７に示すように、チャージバランス”１”の場合、実施の形態１、３、４にかかるＳＪ－ＭＯＳＦＥＴは比較例のＳＪ－ＭＯＳＦＥＴと同等の耐圧である。また、実施の形態１、３、４にかかるＳＪ－ＭＯＳＦＥＴは、チャージバランスが片寄った状態（ｎ型／ｐ型の不純物量のいずれかがより多くなった状態）でも、比較例のＳＪ－ＭＯＳＦＥＴよりも耐圧の低下が少なくなっている。また、実施の形態３、４にかかるＳＪ－ＭＯＳＦＥＴは、チャージバランスが片寄った状態で、実施の形態１のＳＪ－ＭＯＳＦＥＴよりも耐圧の低下が少なくなっている。 As shown in FIG. 17, when the charge balance is "1", the SJ-MOSFETs according to the first, third, and fourth embodiments have the same breakdown voltage as the SJ-MOSFET of the comparative example. In addition, the SJ-MOSFETs according to Embodiments 1, 3, and 4 can be used even in a state where the charge balance is unbalanced (a state where either the amount of n-type or p-type impurity is larger), compared to the SJ-MOSFET of the comparative example. The drop in withstand pressure is smaller than that of the Further, in the SJ-MOSFETs according to the third and fourth embodiments, the decrease in breakdown voltage is smaller than that of the SJ-MOSFET according to the first embodiment when the charge balance is biased.

なお、実施の形態２にかかるＳＪ－ＭＯＳＦＥＴにおいても同じ効果が得られる。また、１つのＳＪ－ＭＯＳＦＥＴ内に、実施の形態１にかかる図１に示す断面形状と実施の形態２にかかる図５に示す断面形状とが混在していても同じ効果が得られる。 Note that the same effect can be obtained in the SJ-MOSFET according to the second embodiment. Further, the same effect can be obtained even if the cross-sectional shape shown in FIG. 1 according to the first embodiment and the cross-sectional shape shown in FIG. 5 according to the second embodiment are mixed in one SJ-MOSFET.

図１８は、実施の形態１、３、４にかかるＳＪ－ＭＯＳＦＥＴおよび比較例ＳＪ－ＭＯＳＦＥＴにおける表面電荷と耐圧との関係を示すグラフである。図１８において、縦軸はＳＪ－ＭＯＳＦＥＴの耐圧を示し、単位はＶである。横軸は表面電荷を示す。横軸において、０の場所が表面電荷ゼロの状態を示し、０の場所より原点に近い方（マイナス（－）側）が負の電荷がより多い状態を示し、０の場所より原点から遠い方（プラス（＋）側）が正の電荷がより多い状態を示す。また、図１８は、チャージバランス”１”の場合での表面電荷と耐圧との関係を示している。表面電荷とは、超接合半導体装置（ＳＪ－ＭＯＦＥＴ）の最表面に配置される表面保護膜（例えば、図６、図７Ａおよび図７Ｂに示す表面保護膜７０等）に蓄積される電荷である。 FIG. 18 is a graph showing the relationship between surface charge and breakdown voltage in the SJ-MOSFETs according to the first, third, and fourth embodiments and the comparative example SJ-MOSFET. In FIG. 18, the vertical axis indicates the withstand voltage of the SJ-MOSFET, and the unit is V. The horizontal axis shows the surface charge. On the horizontal axis, a location of 0 indicates a state with zero surface charge, a location closer to the origin (minus (-) side) indicates a state with more negative charge, and a location farther from the origin than a location of 0. (Plus (+) side) indicates a state where there are more positive charges. Further, FIG. 18 shows the relationship between surface charge and breakdown voltage in the case of charge balance "1". A surface charge is a charge accumulated in a surface protective film (for example, the surface protective film 70 shown in FIGS. 6, 7A, and 7B) disposed on the outermost surface of a superjunction semiconductor device (SJ-MOFET). .

図１８に示すように、表面電荷ゼロの状態の場合、実施の形態１、３、４にかかるＳＪ－ＭＯＳＦＥＴは比較例のＳＪ－ＭＯＳＦＥＴと同等の耐圧である。実施の形態１にかかるＳＪ－ＭＯＳＦＥＴは、負の電荷がより多い状態でも、比較例のＳＪ－ＭＯＳＦＥＴと同等の耐圧である。一方、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴは、正の電荷がより多い状態では、比較例のＳＪ－ＭＯＳＦＥＴよりも耐圧の低下が少なくなっている。 As shown in FIG. 18, in the case of zero surface charge, the SJ-MOSFETs according to the first, third, and fourth embodiments have the same breakdown voltage as the SJ-MOSFET of the comparative example. The SJ-MOSFET according to the first embodiment has the same breakdown voltage as the SJ-MOSFET of the comparative example even in a state where there are more negative charges. On the other hand, in the SJ-MOSFET according to the first embodiment, the breakdown voltage decreases less than that of the SJ-MOSFET of the comparative example in a state where there are more positive charges.

実施の形態３、４にかかるＳＪ－ＭＯＳＦＥＴは、負の電荷がより多い状態でも、正の電荷がより多い状態でも、比較例のＳＪ－ＭＯＳＦＥＴよりも耐圧の低下が少なくなっている。また、実施の形態３にかかるＳＪ－ＭＯＳＦＥＴは、正の電荷がより多い状態では、もっとも耐圧の低下が少なくなっている。実施の形態４にかかるＳＪ－ＭＯＳＦＥＴは、負の電荷がより多い状態では、もっとも耐圧の低下が少なくなっている。 In the SJ-MOSFETs according to the third and fourth embodiments, the breakdown voltage decreases less than the SJ-MOSFET of the comparative example even in a state where there are more negative charges and a state where there are more positive charges. Further, in the SJ-MOSFET according to the third embodiment, the breakdown voltage decreases least in a state where there are more positive charges. In the SJ-MOSFET according to the fourth embodiment, the breakdown voltage decreases least in a state where there are more negative charges.

なお、実施の形態２にかかるＳＪ－ＭＯＳＦＥＴにおいても同じ効果が得られる。また、１つのＳＪ－ＭＯＳＦＥＴ内に、実施の形態１にかかる図１に示す断面形状と実施の形態２にかかる図５に示す断面形状とが混在していても同じ効果が得られる。 Note that the same effect can be obtained in the SJ-MOSFET according to the second embodiment. Further, the same effect can be obtained even if the cross-sectional shape shown in FIG. 1 according to the first embodiment and the cross-sectional shape shown in FIG. 5 according to the second embodiment are mixed in one SJ-MOSFET.

以上において本発明では、シリコン基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、半導体の種類（例えば、炭化珪素（ＳｉＣ）など）、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。 In the above, the present invention has been described using an example in which a MOS gate structure is formed on the first main surface of a silicon substrate, but the present invention is not limited to this, and the type of semiconductor (for example, silicon carbide (SiC), etc.), the type of substrate, It is possible to change the orientation of the surface in various ways. In addition, in the present invention, the first conductivity type is p type and the second conductivity type is n type in each embodiment, but in the present invention, the first conductivity type is n type and the second conductivity type is p type. The same holds true.

以上のように、本発明にかかる超接合半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。 As described above, the superjunction semiconductor device according to the present invention is useful as a high voltage semiconductor device used in power converters, power supplies for various industrial machines, and the like.

１、１０１ ｎ+型半導体基板
２、１０２ ｎ型ドリフト層
２ａ～２ｆ ｎ型層
３ａ、３ｂ、１０３ ｎ型カラム領域
４ａ、４ｂ、４ｃ、４ｄ１０４ ｐ型カラム領域
５、１０５ ｐ型ベース領域
６、１０６ ｎ+型ソース領域
７、１０７ ゲート絶縁膜
８、１０８ ゲート電極
１０、１１０ ソース電極
１３、１１３ 絶縁膜
１４、１１４ ドレイン電極
１５ フィールドプレート電極
１５ａ フィールドプレート電極
１５ｂ フィールドプレート電極
１５ｃ フィールドプレート電極
１５ｄ フィールドプレート電極
１６ ストッパー電極
１７、１１７ リサーフ領域
１７ａ 第１リサーフ領域
１７ｂ 第２リサーフ領域
１７ｃ 第３リサーフ領域
１７ｄ 第４リサーフ領域
１８ ｎ型領域
１９ ｐ型領域
２０ａ、２０ｂ イオン注入用マスク
２１ イオン注入
２５ 第１リサーフ領域の端部
３０、１３０ 活性領域
４０、１４０ エッジ終端領域
５０、１５０ ＳＪ－ＭＯＳＦＥＴ
６０ 等電位線
７０ 表面保護膜
ｗ１ 第１リサーフ領域の幅
ｗ２ 第２リサーフ領域の幅
ｗ３ 第３リサーフ領域の幅
ｗ４ 第４リサーフ領域の幅
ｗ１１ 活性領域の開口幅
ｗ１２ エッジ終端領域の開口幅
ｗ１３ エッジ終端領域の開口幅
ｗ１４ エッジ終端領域のフォトレジスト幅
ｗ１５ 第１リサーフ領域１７ａと第２リサーフ領域１７ｂに分けられる箇所のフォトレジスト幅
Ｐ１ 開口部のピッチ（活性領域）
Ｐ２ 開口部のピッチ（エッジ終端領域）
Ｐ３ 開口部のピッチ（エッジ終端領域） 1, 101 n + type semiconductor substrate 2, 102 n type drift layer 2a to 2f n type layer 3a, 3b, 103 n type column region 4a, 4b, 4c, 4d104 p type column region 5, 105 p type base region 6, 106 n + type source region 7, 107 gate insulating film 8, 108 gate electrode 10, 110 source electrode 13, 113 insulating film 14, 114 drain electrode 15 field plate electrode 15a field plate electrode 15b field plate electrode 15c field plate electrode 15d field Plate electrode 16 Stopper electrodes 17, 117 RESURF region 17a First RESURF region 17b Second RESURF region 17c Third RESURF region 17d Fourth RESURF region 18 N-type region 19 P-type region 20a, 20b Ion implantation mask 21 Ion implantation 25 1 Edge of resurf region 30, 130 Active region 40, 140 Edge termination region 50, 150 SJ-MOSFET
60 Equipotential line 70 Surface protection film w1 Width of first RESURF region w2 Width of second RESURF region w3 Width of third RESURF region w4 Width of fourth RESURF region w11 Opening width of active region w12 Opening width of edge termination region w13 Opening width w14 of the edge termination region Photoresist width w15 of the edge termination region Photoresist width P1 of the portion divided into the first RESURF region 17a and the second RESURF region 17b Opening pitch (active region)
P2 Opening pitch (edge termination area)
P3 Opening pitch (edge termination area)

Claims (12)

電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する超接合半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板のおもて面上に設けられた前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の上面に設けられた、第１導電型の第１カラムと第２導電型の第２カラムとが前記おもて面に平行な面において繰り返し交互に配置され、前記活性領域に設けられる第１並列ｐｎ構造と、
前記第１半導体層内に設けられた、第１導電型の第３カラムと第２導電型の第４カラムとが前記おもて面に平行な面において繰り返し交互に配置され、前記終端構造部に設けられる第２並列ｐｎ構造と、を有し、
前記第１半導体層の表面と前記第２並列ｐｎ構造の間に設けられ、前記活性領域の側から第１領域と該第１領域の外側に離して設けられる第２領域と、を有する第２導電型の第１半導体領域と、
前記活性領域の前記第１並列ｐｎ構造の前記第２導電型の第２カラムの表面に設けられた、第２導電型の第２半導体領域と、
前記第２半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第３半導体領域と、
前記第２半導体領域に接触するゲート絶縁膜と、
前記ゲート絶縁膜の前記第２半導体領域と接触する面と反対側の表面に設けられたゲート電極と、を備え、
前記第２導電型の第４カラムの表面は、前記第２半導体領域の下面より前記半導体基板側に設けられ、
前記第１半導体領域の前記第１領域の下面は、前記第２導電型の第４カラムの複数と接することを特徴とする超接合半導体装置。 A superjunction semiconductor device having an active region through which current flows, and a termination structure disposed outside the active region and having a breakdown voltage structure surrounding the active region,
a semiconductor substrate of a first conductivity type;
a first semiconductor layer of a first conductivity type with a lower impurity concentration than the semiconductor substrate provided on the front surface of the semiconductor substrate;
A first column of a first conductivity type and a second column of a second conductivity type provided on the upper surface of the first semiconductor layer are repeatedly and alternately arranged in a plane parallel to the front surface, and the active region a first parallel pn structure provided in;
A third column of a first conductivity type and a fourth column of a second conductivity type provided in the first semiconductor layer are repeatedly and alternately arranged in a plane parallel to the front surface, and the termination structure portion a second parallel pn structure provided in the
A second region provided between the surface of the first semiconductor layer and the second parallel pn structure, and having a first region from the active region side and a second region spaced apart from the first region. a conductive type first semiconductor region;
a second semiconductor region of a second conductivity type provided on a surface of the second column of the second conductivity type of the first parallel pn structure of the active region;
a third semiconductor region of a first conductivity type selectively provided in a surface layer of the second semiconductor region on the opposite side to the semiconductor substrate side;
a gate insulating film in contact with the second semiconductor region;
a gate electrode provided on a surface of the gate insulating film opposite to a surface in contact with the second semiconductor region,
The surface of the fourth column of the second conductivity type is provided closer to the semiconductor substrate than the lower surface of the second semiconductor region,
A superjunction semiconductor device, wherein a lower surface of the first region of the first semiconductor region is in contact with a plurality of fourth columns of the second conductivity type. 前記第１半導体領域の前記第２領域の下面は、前記活性領域から離れるほど前記半導体基板から離れることを特徴とする請求項１に記載の超接合半導体装置。 2. The superjunction semiconductor device according to claim 1, wherein a lower surface of the second region of the first semiconductor region is further away from the semiconductor substrate as the distance from the active region increases. 前記第１半導体領域の前記第２領域の下面は、前記活性領域の側の端部が前記第１半導体領域の前記第１領域の下面の深さと等しいことを特徴とする請求項２に記載の超接合半導体装置。 3 . The lower surface of the second region of the first semiconductor region, the end of which is closer to the active region is equal to the depth of the lower surface of the first region of the first semiconductor region. Super junction semiconductor device. 前記第１半導体領域の前記第２領域において、前記活性領域から離れた外側の領域は前記第２導電型の第４カラムと接しないことを特徴とする請求項３に記載の超接合半導体装置。 4. The superjunction semiconductor device according to claim 3, wherein in the second region of the first semiconductor region, an outer region remote from the active region does not contact the fourth column of the second conductivity type. 前記第１半導体領域の前記第１領域および前記第２領域は、前記第１領域の幅と前記第２領域の幅との比が、３：７～５：５であることを特徴とする請求項１に記載の超接合半導体装置。 The first region and the second region of the first semiconductor region are characterized in that the ratio of the width of the first region to the width of the second region is 3:7 to 5:5. The superjunction semiconductor device according to item 1. 前記第１半導体領域の前記第１領域および前記第２領域の平面形状は環状であることを特徴とする請求項１または２に記載の超接合半導体装置。 3. The superjunction semiconductor device according to claim 1, wherein the first region and the second region of the first semiconductor region have an annular planar shape. 前記活性領域の前記第１並列ｐｎ構造の前記第１カラムの幅および前記第２カラムの幅は、前記終端構造部の前記第２並列ｐｎ構造の前記第３カラムの幅および前記第４カラムの幅より広いことを特徴とする請求項１に記載の超接合半導体装置。 The width of the first column and the width of the second column of the first parallel pn structure of the active region are the width of the third column and the width of the fourth column of the second parallel pn structure of the termination structure. The superjunction semiconductor device according to claim 1, wherein the superjunction semiconductor device is wider than the width. 前記第１半導体領域の、前記半導体基板と反対側の表面に第１導電型の第４半導体領域を備えることを特徴とする請求項１に記載の超接合半導体装置。 2. The superjunction semiconductor device according to claim 1, further comprising a fourth semiconductor region of a first conductivity type on a surface of the first semiconductor region opposite to the semiconductor substrate. 前記第４半導体領域は、前記第２領域の前記半導体基板と反対側の表面全面に設けられることを特徴とする請求項８に記載の超接合半導体装置。 9. The superjunction semiconductor device according to claim 8, wherein the fourth semiconductor region is provided over the entire surface of the second region on a side opposite to the semiconductor substrate. 前記第１半導体領域の前記第２領域は、前記活性領域に近いほど不純物濃度が高くなっていることを特徴とする請求項１に記載の超接合半導体装置。 2. The superjunction semiconductor device according to claim 1, wherein the impurity concentration of the second region of the first semiconductor region increases as it approaches the active region. 前記第１半導体領域の前記第２領域は前記第４カラムの複数と接することを特徴とする請求項１に記載の超接合半導体装置。 2. The superjunction semiconductor device according to claim 1, wherein the second region of the first semiconductor region is in contact with a plurality of the fourth columns. 前記第１半導体領域の前記第１領域と前記第２領域の間に、前記第１領域と前記第２領域に接しない前記第４カラムを有することを特徴とする請求項１１に記載の超接合半導体装置。 The superjunction according to claim 11, further comprising the fourth column located between the first region and the second region of the first semiconductor region and not in contact with the first region and the second region. Semiconductor equipment.
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