JP5015368B2 - ディジタル回路及びアナログ回路間の改良されたインターフェース - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は電子回路に関するものである。より詳細には、本発明は、複数の集積回路間にインタフェース信号を供給する、新規および改良された方法および回路に関するものである。
【０００２】
【従来の技術】
多数の電子システムは、必要とされたシステム機能性を生じるように共にインタフェースする多数の集積回路（ＩＣ）を使用して実現される。多数の例では、回路インタフェースは、ディジタル値を示す２つの論理レベル（例えば、ハイーおよびロー）を有するディジタル信号によって与えられる。ディジタル信号は、その実現の容易さおよび雑音にあまり影響を受けない故に、インタフェース用に一般に普及している。
【０００３】
ディジタルＩＣをアナログＩＣとインタフェースする場合、特別な挑戦が生じる。ディジタルＩＣは、ディジタル信号処理等のようなディジタル機能を実現するのにより有効であり、費用効果的である。アナログＩＣは、ディジタル増幅、バッファリング、フィルタリング、変調、ミキシング等のような線形機能を生じるために使用される。多数の設計では、ディジタルＩＣとアナログＩＣとの間のインタフェースはディジタル信号を使用して実現される。アナログＩＣ内では、ディジタル信号は、バッファリングされ、必要ならばアナログ信号に変換され、アナログ回路に供給される。
【０００４】
【発明が解決しようとする課題】
ディジタルＩＣおよびアナログＩにインタフェースするディジタル信号の使用は、いくつかの理由のためにある用途では望ましくない。まず第一に、ディジタル信号は、一般的には、大きな信号振動および鋭い遷移エッジを有し、それによって大きなスイッチング雑音を発生する。この雑音は、一般的にはより小さい信号振動で作動するアナログ回路の性能を低下し得る。雑音量は、アナログＩＣ内のアナログ回路およびディジタル回路のための別個の電源および回路アースを使用することによってある程度まで減少することができる。しかしながら、この減少はいくつかの用途に対しては適当ではないかもしれない。第二に、各ディジタル信号は一般的には１ビットのデータを供給するので、複数（例えば８つ）のディジタル信号は同時に複数（例えば８）ビットのデータを同時に供給することが必要である。さらに、１つあるいはそれ以上のクロック信号が、一般的に受信ＩＣでデータビットをラッチするように供給される。多数の信号線および対応する数の装置ピンは、ＩＣとインタフェースするために必要とされ得る。さらに、スイッチング雑音は一般的にはより多くのディジタル信号線によって増加する。
【０００５】
したがって、減少された雑音量を発生するより少ない信号線を使用してＩＣ間に改良されたインタフェースを与える技術が非常に望ましい。インタフェースは、実現するのに複雑な回路を必要としないことも望ましい。
【０００６】
【課題を解決するための手段】
本発明は、ディジタルＩＣおよびアナログＩＣにインタフェースする技術を提供する。本発明の一つの態様によれば、ディジタルＩＣに実装される１つあるいはそれ以上のインタフェース回路は、データ入力を受信し、応答して、アナログＩＣに供給されるインタフェース信号を供給する。いくつかのインタフェース（例えば、ベースバンド信号）に関して、複数のビットの分解能を有する差動(differential)電流信号が使用される。これらの信号は、ディジタル信号に比べて、実現するのにより少ない信号線でよく、雑音量は減少される。基準信号(reference signal)は、インタフェース信号を発生する際に使用するために供給できる。
【０００７】
本発明の実施形態は、第１の集積回路と第２の集積回路との間にインタフェース信号を発生する回路を提供する。この回路は、基準回路と、インタフェース回路と、回路要素とを含んでいる。この基準回路は基準信号を供給する。インタフェース回路は、第１の集積回路に実装され、作動するように基準回路に結合し、基準信号およびデータ入力を受信し、インタフェース信号を発生する。回路要素は、第２の集積回路に実装され、作動するように制御回路に結合し、インタフェース信号を受信し、出力信号を発生する。
【０００８】
実施形態では、インタフェース回路はスイッチアレイに結合された電流ミラーを含んでいる。電流ミラーは、基準信号を受信し、２つあるいはそれ以上のミラー経路を含む。スイッチアレイは、データ入力を受信し、復号化し、電流を選択されたミラー経路セットからスイッチアレイの出力に向ける。
【０００９】
基準信号は、（すなわち、電圧基準に基づいて発生される）電圧信号あるいは電流信号であってもよく、第１の集積回路あるいは（好ましくはいくつの用途に対して）第２の集積回路に実装される基準回路で発生されてもよい。実施形態では、インタフェース信号は、複数（例えば、４、８、あるいはそれ以上）ビットの分解能を有し、ＲＣネットワークでフィルタリングされた差動電流信号である。インタフェース回路はフィルタリング要求を容易にするために過サンプリング(oversample)されてもよい。例示的な実施形態では、インタフェース信号は、直交送信機で同相（Ｉ）あるいは直交（Ｑ）ベースバンド信号、あるいは制御信号を示す。回路要素は、例えば、ＶＧＡ、変調器、あるいは他の回路であってもよい。
【００１０】
本発明の他の実施形態は、変調器に作動するように結合された第１のインタフェース回路（およびいくつかの実施形態に対して、第２のインタフェース回路）を含む送信機の回路を提供する。第１（および第２）のインタフェース回路は、第１の集積回路に実装され、第１（あるいは第２）のデータ入力を受信し、第１（あるいは第２）差動電流信号を供給する。変調器は、第２の集積回路に実装され、第１（および第２）差動電流信号およびキャリア信号を受信し、応答して出力信号を発生する。各データ入力は、ディジタルベースバンド信号を示し、４ビット、８ビット、あるいはそれ以上のビットの分解能を有してもよい。基準回路は、基準信号を供給するように第２（あるいは多分第１）集積回路に実装(implemented)してもよい。したがって、インタフェース回路は、一部が基準信号に基づいて差動電流信号を発生する。
【００１１】
本発明のさらにもう一つの実施形態は、ディジタルプロセッサと、第１および第２のインタフェース回路と、変調器とを含む（例えば、ＣＤＭＡ）セルラ電話の送信機を提供する。ディジタルプロセッサは、第１の集積回路に実装され、ディジタル同相（Ｉ）および直交（Ｑ）ベースバンド信号を供給する。第１および第２のインタフェース回路は、第１の集積回路に実装され、ディジタルプロセッサに結合する。各インタフェース回路は、ディジタルベースバンド信号を受信し、アナログベースバンド信号を供給する。各アナログベース信号は、少なくとも４ビットの分解能を有し、差動電流として実現される。変調器は、第２の集積回路に実装され、第１および第２のインタフェース回路に作動するように結合し、アナログベースバンド信号を受信し、かつキャリア信号で変調し、変調出力信号を供給する。変調器も、基準信号を供給する基準回路を含んでもよい。したがって、インタフェース回路は、基準信号を受信し、アナログベースバンド信号を一部が基準信号に基づいて発生する。
【００１２】
本発明のさらに他の実施形態は、基準信号を第１の集積回路から第２の集積回路に供給する方法を提供する。この方法によれば、基準信号は、第１あるいは第２の集積回路のいずれかで発生され、第１の集積回路に供給される。データ入力は、第１の集積回路でも受信され、インタフェース信号とともに使用され、基準信号を発生する。次に、インタフェース信号は、第１の集積回路から第２の集積回路に供給される。第２の集積回路の回路要素は、インタフェース信号を受信し、応答して出力信号を発生する。回路要素は、基準信号に関連した信号も受信でき、出力信号を一部がこの受信信号に基づいて発生できる。
【００１３】
【発明の実施の形態】
本発明の特徴、特質、および長所は、同じ文字が同様に全部識別する図面とともに取り上げられる場合に上記に詳述される詳細な説明からより明らかになる。
【００１４】
本発明は、いろいろの回路およびシステムに実装される。明瞭にするために、本発明は、セルラ通信システムの送信機で特定の実装のために説明されている。
【００１５】
図１は、直交送信機１００の実施形態の簡略ブロック図を示している。ディジタルプロセッサ１１０は、データを発生し、データを符号化し、ディジタル処理されたデータを同相（Ｉ）および直交（Ｑ）のベースバンド信号に変換する。ベースバンド信号は、信号をバッファリングし、バッファリングされた信号を変調器１２４に供給するベースバンド（ＢＢ）バッファ１２２ａおよび１２２ｂに供給される。変調器１２４は、中間周波数（ＩＦＬＯ）の信号（例えば、キャリアシヌソイド）も受信し、バッファリングされたベースバンド信号をＩＦＬＯで変調し、ＩＦ変調信号を発生する。変調器１２４は、単側波帯変調器あるいは両側波帯変調器であってもよい。単側波帯に関して、一つあるいはそれ以上の移相器は、適切な位相を有するＩＦＬＯを発生するために使用されてもよい。ＩＦ信号は、この信号を利得制御回路１３０からの利得制御信号１２８ａによって決定された利得で増幅するＩＦ可変利得増幅器（ＩＦＶＧＡ）１２６に供給される。増幅されたＩＦ信号は、ＩＦ信号をフィルタリングし、帯域外の雑音信号および望ましくない信号を取り除くフィルタ１３２に供給される。
【００１６】
フィルタリングされたＩＦ信号は、この信号をバッファリングし、バッファリングされたＩＦ信号をミキサ１４４に供給するＩＦバッファ１４２に供給される。ミキサ１４４は無線周波数（ＲＦＬＯ）の信号（例えば、搬送正弦波）も受信し、ＲＦＬＯを有するバッファリングされたＩＦ信号をアップ変換し、ＲＦ信号を発生する。ミキサ１４４も、単側波帯ミキサあるいは両側波帯ミキサであってもよい。単側波帯ミキサ実施形態は、ＩＦＬＯ経路およびＲＦＬＯ経路の両方に移相器を有してもよい。ＲＦ信号は、この信号を利得制御回路１３０からの利得制御信号１２８ｂで決定された利得で増幅するＲＦＶＧＡ１４６に供給される。増幅されたＲＦ信号は、外部フィルタ（すなわち、画像信号および偽信号をフィルタリングするためのもの）および電力増幅器（両方の要素は図１に示されていない）のような他の回路とさらにインタフェースする電力増幅器（ＰＡ）ドライバ１５０に供給される。ＰＡドライバは、必要とされる信号ドライブを供給し、その出力は、アイソレータおよび送受切り換え器を介してアンテナに結合する（これらの要素は図１に示されていない）。
【００１７】
いろいろな変形が、図１に示された送信機実施形態に対して行うことができる。例えば、より少ないあるいは付加的なフィルタ、バッファおよび増幅器段が送信信号経路に備えられてもよい。図に示された構成要素のいくつかはいくつかの実施形態で使用できない。さらに、信号経路内の要素は異なる順序で配置されてもよい。送信信号経路の可変利得は、（図１に示されるような）ＶＧＡ、可変減衰器、乗算器、他の可変利得要素、あるいは上記の組み合わせによって与えることができる。さらに、ベースバンド信号がＲＦに直接アップ変換されるアップ変換を使用できる。
【００１８】
送信機１００は、セルラ通信システムのような多数の通信用途で使用できる。セルラ通信システムの例は、符号分割多元接続（ＣＤＭＡ）と、時間分割多重接続（ＴＤＭＡ）通信システムと、アナログＦＭ通信システムとを含んでいる。多重アクセス通信システムのＣＤＭＡ技術の使用は、両方の特許が本発明の譲受人に譲渡され、参照してここに組み込まれる発明の名称が「衛星中継器あるいは地上中継器を使用するスペクトラム拡散多重アクセス通信システム」である米国特許第４，９０１，３０７号および発明の名称が「ＣＤＭＡセルラ電話システムで波形を発生するシステムおよび方法」である米国特許第５，１０３，４５９号に開示されている。ＣＤＭＡシステムは、一般的には、参照してここにも組み込まれる下記にＩＳ‐９５‐Ａ規格と呼ばれる「デュアルモード広帯域スペクトラム拡散セルラシステムのためのＴＩＡ／ＥＩＡ／ＩＳ‐９５‐Ａ移動局‐基地局互換性規格」に従うように設計されている。
【００１９】
図１に示されるように、送信信号経路の要素のいくつかに対するバイアス電流は、利得制御回路１３０によって発生された利得制御信号に基づいて調整できる。例えば、ＩＦバッファ１４２、ミキサ１４４、およびＲＦＶＧＡ１４６のバイアス電流は、各々利得制御信号１２８ａの値に基づいて発生されるバイアス制御信号１６２ａ、１６２ｂ、および１６２ｃをそれぞれ介してバイアス制御回路１６０ａによって調整できる。同様に、ＰＡドライバ１５０のバイアス電流は、利得制御信号１２８ａあるいは１２８ｂ、あるいは両方に基づいて発生されるバイアス制御信号１６２ｄを介してバイアス制御回路１６０ｂによって調整できる。利得制御信号１２８ａおよび１２８ｂは、（図１の破線に示されるような）ディジタルプロセッサ１１０あるいは他の制御源から生じてもよい利得制御信号１１２に基づいて発生できる。
【００２０】
実施形態では、ＢＢバッファ１２２からＰＡドライバ１５０（多分フィルタ１３２を除外する）への送信信号経路は、１つあるいはそれ以上（例えば、アナログ）の集積回路内に実装される。実施形態では、ディジタルプロセッサは、他の（例えば、ディジタル）集積回路に実装される。利得制御回路およびバイアス制御回路は、ディジタルプロセッサと同じ集積回路、送信信号経路を実現するために使用される集積回路、あるいは別個の集積回路に実装できる。したがって、インタフェース信号は、ディジタルプロセッサからのベースバンド信号および制御回路からの（例えば、利得およびバイアス）制御信号のために提供される。
【００２１】
図１では、ＩおよびＱベースバンド信号は各々複数のビットの分解能を含む。これは、２つのレベルのディジタル信号をディジタルフィルタでフィルタリングすることから生じ得る。したがって、複数の信号線は、ディジタルプロセッサをアナログ回路にインタフェースすることが必要であり得る。
【００２２】
１つの従来の設計では、ＩおよびＱベースバンド信号の各々は８ビットの分解能を有し、インタフェースは８つのデータ線および２つのクロック線を含む。データ線は、ＩおよびＱの信号間で時間共有される。このクロック線は、互いに対して位相外れである（例えば、１８０度）２つのクロック信号を供給する。データ線は、クロックの一方の位相のＩ信号およびクロックの他方の位相のＱ信号を供給するために使用される。この設計では、データ線およびクロック線は、送信信号経路のアナログ回路の性能を低下し得る雑音を発生する。さらに、（１０本の）データ線およびクロック線は、ディジタルＩＣおよびアナログＩＣの両方の対応する数（１０本）の装置ピンを必要とする。
【００２３】
図２は、ＩおよびＱのベースバンド信号のためのディジタルＩＣ２００とアナログＩＣ２０２との間のインタフェースの実施形態のブロック図を示している。図２に示されるように、ＩＣ２００内のディジタルプロセッサ２１０は、ＩおよびＱのデータをインタフェース回路２１２ａおよび２１２ｂのそれぞれに供給する。実施形態では、ＩおよびＱのデータの各々は複数ビットのデータを含む。各インタフェース回路２１２は、それぞれのデータ入力を受信し、データをアナログベースバンド信号に変換し、アナログベースバンド信号をＩＣ２０２に供給する。ＩＣ２０２内では、ＩおよびＱのベースバンド信号は、バッファ２２２ａおよび２２２ｂに供給され、バッファリングされた信号は変調器２２４に供給される。
【００２４】
図３は、インタフェース回路３１２の実施形態の概略図を示している。１つのインタフェース回路３１２は、図２のインタフェース回路２１２ａおよび２１２ｂの各々を実現するために使用できる。本実施形態では、インタフェース回路３１２は、電流ミラー３１４として構成されるＰチャネルトランジスタのセット３１４ａ〜３１４ｎを含む。トランジスタ３１４ａ〜３１４ｎのゲートは、共に結合し、ソースも共に電源Ｖ_ＣＣに結合する。トランジスタ３１４ａのドレインは、トランジスタ３１４ａのゲートおよび基準電流Ｉ_ＲＥＦを供給する電流源３１６に結合する。トランジスタ３１４ａ〜３１４ｎの各々は、基準電流Ｉ_ＲＥＦに比例する特定の「ミラー」電流を供給するように構成される。特定のミラー経路のための比例（すなわちスケーリング(scaling)）係数は、この経路のトランジスタのサイズ対トランジスタ３１４ａのサイズの比によって決まる。例えば、トランジスタ３１４ｂがトランジスタ３１４ａのサイズの２倍である場合、トランジスタ３１４ｂを通る電流量は基準電流Ｉ_ＲＥＦのほぼ２倍である。
【００２５】
スイッチアレイ３１８は、トランジスタ３１４ｂ〜３１４ｎに結合する。スイッチアレイ３１８も、データ入力を受信し、復号化し、トランジスタ３１４ｂ〜３１４ｎからの電流をアレイの出力に選択的にかじを取るアレイ内でスイッチのセットを付勢する。データ入力は、図２に示されたＩデータおよびＱデータであってもよい。実施形態では、スイッチアレイ３１８は、インタフェース回路の出力として差動電流信号Ｉ_ＤＡＴＡを発生する回路を含んでいる。
【００２６】
ＩおよびＱのベースバンド信号をアナログＩＣに供給するインタフェース回路３１２の使用は多数の長所を提供する。これらの長所のいくつかは後述される。
【００２７】
まず第一に、２組の異なる信号線（すなわち、全部で４本）だけが、ＩおよびＱのベースバンド信号に対する差動電流信号を供給するために必要とされる。それに反して、８本のディジタルデータ線および２本のクロック線が１つの従来の設計によって必要とされる。より少数の信号線はＩＣとインタフェースするために必要である装置ピン数を減少させる。
【００２８】
第二に、差動電流信号Ｉ_ＤＡＴＡは、通常、低インピーダンスおよび制限された（すなわち減少された）信号振動を有する。これに反して、前述された従来の設計のディジタル信号は、大きな信号振動および鋭い遷移エッジを有する。したがって、差動電流信号はディジタル信号よりも非常に小さい雑音を発生する。
【００２９】
第三に、差動電流信号は、送元ＩＣおよび宛先ＩＣの回路複雑さを減少できる。改良された性能（例えば、広帯域幅、直線性等）に関して、多数の高速アナログ回路は差動電流信号で作動するように設計される。（すなわち、電圧信号あるいはディジタル信号とは対照的に）差動電流信号をアナログＩＣに供給することによって、バッファリングおよび電圧／電流変換回路は、アナログＩＣ内で必要とされなくてもよいので、その設計を簡略化する。
【００３０】
ＩＳ‐９５‐Ａ仕様に従うＣＤＭＡシステムに関して、ＩおよびＱのデータは１．２２８８Ｍｂｐｓのビット伝送速度を有する。実施形態では、ＩおよびＱのデータは、（例えば、ディジタルプロセッサ内で）過サンプリングされ、フィルタリングされ、フィルタリングされたＩおよびＱのデータをそれぞれ供給する。サンプリングされたデータからのアナログ信号の発生はサンプル速度で画像を発生することは公知である。ＩおよびＱのデータを（例えば、１６倍だけ）過サンプリングすることによって、画像は、過サンプリング係数（この例では１６である）だけ周波数がより高く押し上げられ、画像のフィルタリングが簡略化される。過サンプリングで、画像は、後述されるように簡単なＲＣネットワークでフィルタリングできる。
【００３１】
多数の集積回路に関して、製造工程の変化は、正確な部品値（例えば、正確な抵抗器値およびキャパシタ値）を生み出すことを困難にする。しかしながら、全ＩＣは概して同じ処理状態を受けるので、部品一致は、概して全く申し分ない。しかしながら、部品一致は、目標値の±３０％内に対して精確である値を有する抵抗器を製造するのに挑んでもよいが、しばしば２つの抵抗器を２、３％内に一致させることは可能である。
【００３２】
製造工程変化の場合さえ、アナログＩＣ内の回路が仕様を実行するのに必要である。ＩＣ毎に一貫した性能を与えるために、この回路は、ＩＣで正確に発生され得る基準信号（または基準値）とともに作動するように設計できる。電子回路に関して、バンドギャップ基準回路は、（比較的）正確な基準電圧（工程変化に関してさえ）を供給するように設計できる。さらに、バンドギャップ基準電圧は、一般的には、時間、電源および温度変化に対して安定である。バンドギャップ基準電圧は、ＩＣ内のいろいろの回路によって使用される他の基準電圧および電流を発生するために使用できる。
【００３３】
図４は、ＩおよびＱのベースバンド信号に対するディジタルＩＣ４００とアナログＩＣ４０２との間のインタフェースの他の実施形態のブロック図を示している。図４に示されるように、ＩＣ４００内のディジタルプロセッサ４１０は、ＩおよびＱのデータをインタフェース回路４１２ａおよび４１２ｂにそれぞれ供給する。各インタフェース回路４１２は、ＩＣ４０２内の基準回路４２２からそれぞれのデータ入力および基準信号を受信し、データをアナログ信号（すなわち、部分的には、基準信号ＲＥＦを使用して）に変換し、アナログ信号をＩＣ４０２内のバッファ・変調器４２４に供給する。関連する信号の複製あるいは関連する信号、基準信号ＲＥＦも、破線によって示されるように基準回路４２２からバッファ・変調器４２４に供給されてもよい。
【００３４】
基準信号ＲＥＦは、通常基準電圧（例えば、バンドギャップ(bandgap)基準電圧）あるいは基準電流であってもよい。インタフェース回路および変調器を共通基準信号に基づいて作動させることによって、これらの回路は、前述のようにそのそれぞれのＩＣの処理変化にわたって互いに追跡するように設計できる。
【００３５】
図５は、図４に示されたインタフェースおよび回路の特定の実施形態の概略図を示している。図５に示されるように、ディジタルＩＣ５００は、アナログＩＣ５０２内の基準回路５２２および変調器５２４に結合するインタフェース回路５２２に結合するインタフェース回路５１２を含んでいる。基準回路５２２、インタフェース回路５１２、および変調器５２４は、図４の基準回路４２２、インタフェース回路４１２、変調器４２４のそれぞれに応答する。
【００３６】
実施形態では、基準回路５２２は、電流ミラー５３４に結合される電流源５３２を含む。実施形態では、電流源５３２は、抵抗器の両端間にバンドギャップ基準電圧を供給することによって発生される基準電流Ｉ ＲＥＦを供給する。抵抗器は、ＩＣ５０２に製造された外部（すなわち、個別）抵抗器あるいは内部抵抗器であってもよく、この選択は、後述されるように所望の回路特性および機能性によって決まる。基準電流Ｉ ＲＥＦは、電流ミラー５３４の基準経路（すなわち、Ｎチャネルトランジスタ５３４ａを介して）に供給される。ミラー経路を通る電流（すなわち、Ｎチャネルトランジスタ５３４ｂを介して）は、ＩＣ５００に供給される基準電流Ｉ_ＲＥＦを含む。通常、Ｉ_ＲＥＦは、Ｉ ＲＥＦに比例し、比例係数は、トランジスタ５３４ｂのサイズ対トランジスタ５３４ａのサイズの比によって決定される。
【００３７】
ＩＣ５００内で、基準電流Ｉ_ＲＥＦはインタフェース回路５１２に供給される。実施形態では、インタフェース回路５１２は、スイッチ５４４に結合される電流ミラー５４２を含む。特に、基準電流Ｉ_ＲＥＦは、電流ミラー５４２の基準経路（すなわち、Ｐチャネルトランジスタ５４２ａを介して）に供給される。トランジスタ５４２ａ〜５４２ｎのゲート‐ソース電圧はほぼ等しいので、各ミラー経路を（すなわち、トランジスタ５４２ｂ〜５４２ｎを介して）通る電流は、基準経路を（すなわち、トランジスタ５４２ａを介して）通る電流Ｉ_ＲＥＦに関連している。比例係数は、特定のミラー経路のトランジスタのサイズ対トランジスタ５４２ａのサイズの比によって決定される。トランジスタ５４２ｂ〜５４２ｎは、各ミラー経路を通るほぼ等しい電流（例えば、１、１、１、など）を供給するような寸法にでき、指数関数的に電流（例えば、１、２、４、など）、あるいは他のセットの電流値を増加させる。
【００３８】
スイッチアレイ５４４は、トランジスタ５４２ｂ〜５４２ｎに結合し、データ入力も受信する。スイッチアレイ５４４は、データ入力を復号化し、復号化されたデータに基づいて、ミラー経路からの電流をスイッチアレイの出力に選択的にかじを取る。スイッチアレイ５４４からの電流信号Ｉ_ＤＡＴＡは、ＩＣ５０２に供給される。図５に示されたような実施形態では、電流出力は、改良されたノイズ不感性(immunity)のための差動電流信号として供給される。
【００３９】
インタフェース回路５１２は、ディジタル／アナログ変換器（ＤＡＣ）と同様に実行する。したがって、インタフェース回路５１２からの再構成出力は、ｎ・ｆ_Ｓの画像を含み、ここで、ｆ_Ｓはサンプル周波数（すなわち、データ入力の速度）およびｎ＝１，２，３，．．．．である。インタフェース回路５１２は、（例えば、２倍、４倍、８倍、１６倍、あるいは他の過サンプリング比だけ）過サンプリングでき、再構成信号の画像をフィルタリングを容易にするためにより高い周波数まで押し上げる。
【００４０】
図５に示されるように、電流信号Ｉ_ＤＡＴＡは、ＲＣネットワークによってフィルタリングされ、ディジタル／アナログ変換器からの出力に通常関連した望ましくない雑音および画像を取り除く。特に、キャパシタ５５２は、抵抗器５５４ａおよび５５４ｂの一方の端部にさらに結合する差動電流信号Ｉ_ＤＡＴＡ間に結合される。キャパシタ５５２および抵抗器５５４は、ＩＣ（すなわち、ＩＣ５００あるいは５０２、あるいは両方）内に実装された外部（すなわち、個別）構成要素あるいは内部構成要素であってもよい。実施形態では、キャパシタ５５２は、（すなわち、ＩＣ内に実際に実現でき得る値よりも大きい値を有する）外部構成要素であり、抵抗器５５４はＩＣ５０２内に実装された内部構成要素である。
【００４１】
抵抗器５５４ａおよび５５４ｂの他方の端部は、変調器５２４の電流源５５８ａおよび５５８ｂのそれぞれに結合する。実施形態では、各電流源５５８は、後述されるように基準電流Ｉ ＲＥＦに関連したバイアス電流Ｉ_Ｂを供給する。変調器５２４は、一対の差動増幅器をさらに含んでいる。第１の差動増幅器は、共におよび電流源５５８ａに結合されたそのエミッタを有するトランジスタ５６２ａおよび５６２ｂを含む。第２の差動増幅器は、共におよび電流源５５８ｂに結合されたそのエミッタを有するトランジスタ５６２ｃおよび５６２ｄを含む。トランジスタ５６２ａおよび５６２ｄのベースは、共に結合し、正のキャリア信号Ｖ_ＬＯ＋を受信し、トランジスタ５６２ｂおよび５６２ｃのベースは、共に結合し、負のキャリア信号Ｖ_ＬＯ−を受信する。トランジスタ５６２ａおよび５６２ｃは、共に結合し、電源電圧Ｖ_ＣＣにさらに結合する抵抗器５６４ａに結合する。トランジスタ５６２ｂおよび５６２ｄは、共に結合し、電源電圧Ｖ_ＣＣにも結合する抵抗器５４６ｂに結合する。抵抗器５６４ａおよび５６４ｂの差動電圧は、変調器５２４から出力電圧信号Ｖ_ＯＵＴを形成する。
【００４２】
実施形態では、基準電流Ｉ ＲＥＦは、バンドギャップ基準回路（図５に示されていない）からのバンドギャップ基準電圧によって決まる。実施形態では、バンドギャップ電圧基準は、外部抵抗器（すなわち、ＩＣ５０２の外側の個別抵抗器）の両端間に備えられ、下記のように示すことができる基準電流Ｉ ＲＥＦを発生する。
Ｉ ＲＥＦ＝Ｖ_ＲＥＦ/Ｒ_ＲＥＦ 式（１）
ここで、Ｖ_ＲＥＦはバンドギャップ基準電圧であり、およびＲ_ＲＥＦは外部基準抵抗器の値である。１．０（あるいは０．１）パーセント許容範囲を有する個別抵抗器は容易に使用可能であるので、外部抵抗器の使用は、正確な基準電流Ｉ ＲＥＦの発生を可能にする。基準電流Ｉ_ＲＥＦは、電流ミラー５３４の特定の設計によって決定されるように基準電流Ｉ ＲＥＦに比例し、下記のように示すことができる。
Ｉ_ＲＥＦ ＝α_１<Ｉ ＲＥＦ＝α_１<Ｖ_ＲＥＦ/Ｒ_ＲＥＦ 式（２）
ここで、α_１は電流ミラー５３４に関連したスケーリング係数である。
【００４３】
インタフェース回路５１２は、基準電流Ｉ_ＲＥＦのスケールバージョンである微分電流信号Ｉ_ＤＡＴＡを発生する。スケーリング係数は、電流ミラー５４２のデータ入力および特定の設計によって決定される（すなわち、トふランジスタ５４２ａ〜５４２ｎのサイズ）。特に、トランジスタ５４２ｂ〜５４２ｎの各々のサイズ対トランジスタ５４２ａのサイズの比は各電流経路に対してスイッチされる電流量を決定する。データ入力は、スイッチアレイ５４４内のスイッチの中のどれが起動されるか決定し、したがってスイッチアレイ出力に向けられる電流経路を決定する。電流信号Ｉ_ＤＡＴＡは理論的には下記のように示すことができる。
【数１】

【００４４】
ここで、ｘ［ｎ］はデータ入力の値であり、ｈ（ｔ）はＤＡＣのＯ次保持応答であり、Ｎはデータ入力のためのビット数であり、α２は、電流ミラー５４２と関連したスケーリング係数であり、
Ｋ＝α_１α₂／２^Ｎ＜Ｖ_ＲＥＦ/Ｒ_ＲＥＦ 、及び 式（４）
【数２】

【００４５】
８ビットデータ入力に対して、ｘ［ｎ］は０から２５５までの範囲に及び、２^Ｎは２５６に等しい。
【００４６】
変調器５２４は、電流信号Ｉ_ＤＡＴＡ、キャリア信号Ｖ_ＬＯ、負荷抵抗器Ｒ_L、変調器利得あるいは変換率βに基づいて、電圧信号Ｖ_ＯＵＴを発生する。電圧信号Ｖ_ＯＵＴは、下記のように示すことができる。
【００４７】
Ｖ_ＯＵＴ(t)＝β＜２Ｒ_L<Ｉ_ＤＡＴＡ(t)＝β＜２Ｒ_L<Ｋ＜s(t) 式（６）
定数をひとまとることによって、式（６）は下記のように示すことができる。
Ｖ_ＯＵＴ(t)＝Ａ＜Ｒ_L＜ｓ(t) 式（７）
電圧信号Ｖ_ＯＵＴは、Ｒ_Ｌ対Ｒ_ＲＥＦの比、データ入力ｘ［ｎ］、バンドギャップ電圧基準Ｖ_ＲＥＦ、及び種々の係数を考慮するスケーリング係数Ａの関数であることが式（７）から示すことができる。スケーリング係数Ａは、電流ミラー５３４および５４２のそれぞれと関連するスケーリング係数α_１およびα_２を含んでいる。これらのスケーリング係数は、高品質回路のレイアウト技術を遂行することによって（一般的には２、３％以内に）一致させることができるトランジスタのサイズの比に基づいているために、正確に設定できる。一般的には、バンドギャップ基準電圧Ｖ_ＲＥＦおよび外部基準抵抗器Ｒ_ＲＥＦも正確に設定できる。
【００４８】
上述されるように、内部抵抗器Ｒ_Ｌの値は、一般的には高精度で設定できないで、工程変化によりＩＣ毎に３０％以上だけ変えることができる。したがって、電圧信号Ｖ_ＯＵＴはＩＣ毎に広く変えることができる。しかしながら、電圧信号Ｖ_ＯＵＴは、一般的には後の回路による使用のために電流信号Ｉ_ＯＵＴに変換され、Ｖ‐Ｉ変換は、他の内部抵抗器Ｒ１の両端間に電圧Ｖ_ＯＵＴを供給することによって行われる。電流信号Ｉ_ＯＵＴは下記のように示すことができる。
Ｉ_ＯＵＴ(t)＝Ｖ_ＯＵＴ(t)/Ｒ₁＝Ａ＜Ｒ_Ｌ／Ｒ_１＜ｓ(t) 式（８）
式（８）から、電流信号Ｉ_ＯＵＴが、一般的には高品質回路レイアウトガイドラインに従うことによって１％以内の精度に設定できる内部抵抗器Ｒ_Ｌ対Ｒ₁の比の関数であることを示すことができることに注目することができる。
【００４９】
電圧信号Ｖ_ＯＵＴが、直接に（すなわち、Ｖ／Ｉ変換なしで）使用される実装のために、工程変化にわたる正確なＶ_ＯＵＴは内部基準抵抗器Ｒ_ＲＥＦを使用することによって発生できる。式（７）を参照すると、電圧信号Ｖ_ＯＵＴは、両方の抵抗器が同じＩＣで内部に実現されるならば、２、３％以内に正確に設定できる抵抗器ＲＬ対Ｒ_ＲＥＦの比で決まる。
【００５０】
したがって、回路の所望の特性によって決まる基準抵抗器Ｒ_ＲＥＦは、内部あってもよいし外部であってもよい。電圧信号Ｖ_ＯＵＴあるいは電流信号Ｉ_ＯＵＴは、正確に設定でき、処理変化にあまり問題にならない係数によって多くは決まるように設計できる。工程変化にわたって正確である電圧信号Ｖ_ＯＵＴを発生するために、外部基準抵抗器が使用され、処理変化にわたって正確である電流信号Ｉ_ＯＵＴを発生するために、内部基準抵抗器が使用される。
【００５１】
図５の変調器５２４の特定の実施形態では、電流源５５８ａは、（トランジスタ５６２ａおよび５６２ｂで構成されている）差動ミキサのための電流「シンク(sink)」および電流信号Ｉ_{ＤＡＴＡ＋}を抵抗器５５４ａを介して供給する。前述のように、電流信号Ｉ_ＤＡＴＡは基準電流Ｉ_ＲＥＦに関連している。電流信号Ｉ_ＤＡＴＡが、基準電流Ｉ_ＲＥＦの増加のために増加する場合、差動ミキサを通る電流量は、バイアス電流ＩＢが固定されるならば、相応して減少し、正のＩ_ＤＡＴＡ振幅を遮断するミキサに生じる。差動ミキサの性能（例えば、バンド幅、直線性等）は、より小さいバイアス電流により減少させることができる。
【００５２】
実施形態では、基準電流Ｉ_ＲＥＦの変化による性能低下を減らすために、バイアス電流ＩＢは、基準電流Ｉ_ＲＥＦ（例えば、Ｉ_Ｂ≒２Ｉ_ＲＥＦ、あるいはいくつかの他の値）に比例するように設計される。これは電流ミラーの使用によって行うことができ、基準電流Ｉ_ＲＥＦは、電流ミラーの基準経路に供給され、バイアス電流Ｉ_Ｂはミラー経路から供給される。
【００５３】
図５に示された特定の実施形態は多数の長所を提供する。まず第一に、５本の信号線だけがＩおよびＱのベースバンド信号に対するインタフェースを提供するために必要とされる（すなわち、ＩおよびＱの信号に対して４本および基準信号に対して１本）。したがって、１０本の信号線を使用する従来の設計に対するよりもより少数の装置ピンが、ＩＣにインタフェースするために必要である。より少ない装置ピンによりより小さいパッケージが生じるので、サイズを減少させる。第二に、差動電流信号Ｉ_ＤＡＴＡは、インタフェースで信号振動の減少を生じる低インピーダンスを駆動するので、この信号によって発生されるより少ない雑音を生じる。低インピーダンスはまた、インタフェースを減少させる。第三に、差動電流信号は、ディジタルＩＣおよびアナログＩＣの回路複雑さを減少できる。図５に示されるように、インタフェース回路５１２（本来）、信号変換なしでアナログＩＣに直接供給できる電流信号を発生する。変調器５２４は、差動電流信号を受信し、直接に差動電流信号で作動できる。したがって、Ｉ／Ｖ変換回路およびＶ／Ｉ変換回路は、電流インタフェースを与えることによって回避される。第四に、ディジタルＩＣとアナログＩＣとの間の基準信号Ｉ_ＲＥＦの共有は２つのＩＣ間のトラッキング(tracking)を可能にする。図５に示されるように、インタフェース回路５１２からの電流信号Ｉ_ＤＡＴＡは基準電流Ｉ_ＲＥＦによって決まる。バイアス電流Ｉ_Ｂは、前述されるように、基準電流Ｉ_ＲＥＦを追跡するようにも設計できるので、変調器がインタフェース回路を追跡(track)できる。このインタフェースによっても、電流は、Ｉ_ＤＡＴＡが（ＮＭＯＳ）電流源から発生される場合、ＤＡＣとミキサとの間で共有できる。
【００５４】
図５に示された特定の実施形態に対していろいろな修正を行うことができる。例えば、基準回路５２２は、ディジタルＩＣ５００に実現できる。その場合、基準信号Ｉ_ＲＥＦは、ＩＣ５００からＩＣ５０２に供給できる。これは実行でき、いくつかの用途に対して有利であるかもしれないが、ディジタルＩＣの大量のスイッチング雑音のために、ディジタルＩＣの基準回路の実装は一般的にはより大きな挑戦である。
【００５５】
基準回路５２２は、プログラマブル基準回路としても設計できる。例えば、電流源５３２は、制御入力の値によって決まる異なる基準電流を供給するＤＡＣを含んでもよい。プログラマブル基準源の使用は、例えば、回路特性の調整（例えば、工程変化の主な原因になる出力信号レベル）を可能にするかあるいは入力信号レベルを変え、可変利得を生じるために特に有利である。
【００５６】
本発明は、ディジタルＩＣからアナログＩＣへのＩおよびＱのベースバンド信号のインタフェースに対して説明されている。本発明は、図１に示されたバイアス制御信号および利得制御信号のような制御信号ためにも使用できる。送信信号経路の回路要素のバイアス電流および利得は、一般的にはとにかく、段階的に増加しながら制御される。例えば、ＩＳ‐９５‐Ａ規格は、０．５ｄＢの増加の送信機出力電力レベルの調整を必要とする。多レベル制御信号は、一般的には、必要に応じてＩＳ‐９５‐Ａ仕様によって０．５ｄＢの増加の利得調整を行うために使用される。
【００５７】
ベースバンド信号のように、多レベル制御信号は、複数のディジタル信号線を使用することによって供給できる。しかしながら、多数の必要な装置ピン、大量の発生雑音、および他の理由のために、これは一般に望ましくない。アナログ制御信号はあまり雑音を発生しなくて、より少ない装置ピンを使用する多数の制御レベルを供給できる。
【００５８】
利得要素（例えば、ＶＧＡ）の利得は、利得要素の設計、能動回路の部品値、特性およびその他のようないろいろの要因によって決まる。これらの要因の多数は、ＩＣを製造するために使用される工程によって決まり、工程変化によって、一般的には、部品値は大幅に異なる。例えば、抵抗器値は、ＩＣ毎に３０％以上だけ変えることができる。同様に、トランジスタのβは、ＩＣ毎に２倍だけ変えることができる。制御回路と制御される要素との間にトラッキングのレベルを供給するために、基準信号は、回路によって供給および共有できる。
【００５９】
図６は、本発明により制御信号を発生するために使用される回路の実施形態のブロック図を示している。制御回路は、ＩＣ６００に実装され、制御される回路要素はＩＣ６０２に実装される。ＩＣ６０２は、基準信号ＲＥＦを発生する基準回路６２２を含む。基準信号は、例えば、バンドギャップ電圧に基づいたバンドギャップ電圧基準あるいは基準電流であってもよい。基準信号ＲＥＦは、ＩＣ６０２からＩＣ６００に供給される。
【００６０】
ＩＣ６００内では、基準信号ＲＥＦは、バッファ６１２によってバッファリングされ、制御回路６１４に供給される。制御回路６１４は、制御入力を受信し、バッファリングされた基準信号および制御入力に基づいて制御信号を発生する。実施形態では、制御信号は、電流信号Ｉ_{ＣＯＮＴＲＯＬ}である。制御信号は、ＩＣ６００からＩＣ６０２に供給される。
【００６１】
ＩＣ６０２内では、制御信号は、バッファ６２４によってバッファリングされ、回路要素６２６に供給される。バッファ６２４は、必要ならば、電流信号を抵抗器を通過させることによって受信電流信号から制御電圧を発生する。この抵抗器は、ＩＣ６０２に製造された外部抵抗器あるいは内部抵抗器であってもよい。
【００６２】
特定の実施形態では、基準回路６２２は、バンドギャップ基準電圧および抵抗器に基づいて基準電流Ｉ_ＲＥＦを発生する。したがって、インタフェース回路６１４は、基準電流のスケールバージョンである制御信号Ｉ_{ＣＯＮＴＲＯＬ}を発生する。このスケーリングは、部分的には制御入力によって決定される。制御電流信号は下記のように示すことができる。
Ｉ_{ＣＯＮＴＲＯＬ}＝Ｋ＜Ｉ_ＲＥＦ＜ｙ[ｎ] 式（９）
ここで、ｙ［ｎ］は制御入力であり、Ｋは、基準回路および制御回路のためのスケーリング係数を考慮する全スケーリング係数（例えば、基準回路および制御回路内の電流ミラー）。制御電流信号は、バッファ６２４によってバッファリングされ、バッファリングされた信号は回路要素６２６に供給される。回路要素６２６は、例えば、ＶＧＡ、ミキサ、ＰＡドライバ、他の回路要素であってもよい。
【００６３】
図６は、ＩＣ間の制御信号のインタフェースのための特定の実施形態を示している。本発明は、セルラ電話送信機および受信機、および他の回路のための制御信号の発生に適用できる。例えば、アナログ制御信号は、例えば減衰器、ミキサ、電力増幅器、位相ロックループの発振器、可調整フィルタ、および他の回路を制御するために本発明により発生できる。制御される回路が第１の特性セットを有する第１の集積回路に製造され、制御回路が第１の集積回路の特性に対して別々に変えることができる第２の特性セットを有する第２の集積回路に製造される場合、本発明は、特に有利である。
【００６４】
本発明のいくつかの実施形態は、ＢＪＴおよびＭＯＳＦＥＴを使用して実装された回路に関して説明されている。本発明は、ＦＥＴ、ＭＥＳＦＥＴ、ＨＢＴ、Ｐ‐ＨＥＭＴ、および他のものを含む他の回路でも実装できる。さらに、Ｐ‐ＭＯＳおよびＮ‐ＭＯＳは本発明を実施するために使用できる。ここで使用されているように、「トランジスタ」は、一般的にはいかなる能動回路も示し、ＢＪＴあるいはＭＯＳＦＥＴに限定されない。
【００６５】
好ましい実施形態の前述の説明は、当業者は本発明を製造あるいは使用できるように提供される。これらの実施形態のいろいろな変形は、容易に当業者に明らかであり、ここで定義された一般的な原則は、本発明の機能を使用しないで他の実施形態に適用されてもよい。したがって、本発明は、ここで示される実施形態に限定されることを意図するものではなく、ここで開示された原則および新規の機能に一貫した最も幅広い範囲に一致すべきである。
出願時の請求項の記載に対応した記載を付記として下記に表記する。
[付記１]下記を具備する、第１の集積回路と第２の集積回路との間にインタフェース信号を発生する回路、
基準信号を供給するように構成された基準回路と、
前記第１の集積回路に実装され、かつ前記基準回路に作動するように結合されるインタフェース回路、該インタフェース回路は前記基準信号およびデータ入力を受信し、かつそれに応じて前記インタフェース信号を発生するように構成されている、
前記第２の集積回路に実装され、かつ前記基準回路に作動するように結合される回路要素、該回路要素は前記インタフェース信号を受信し、かつ応答中出力信号を供給するように構成されている。
[付記２]前記基準回路が前記第２の集積回路に実装される付記１の回路。
[付記３]前記インタフェース信号が差動電流信号である付記１の回路。
[付記４]さらに、差動電流信号間に結合された少なくとも１つのキャパシタを含む付記３の回路。
[付記５]前記インタフェース信号が、直交送信機のアナログ同相（Ｉ）あるいは直交（Ｑ）ベースバンド信号を示している付記１の回路。
[付記６]前記基準信号はバンドギャップ電圧に関連した電圧である付記１の回路。
[付記７]前記基準信号は基準電圧および抵抗器から発生される電流である付記１の回路。
[付記８]前記出力信号は電圧信号であり、かつ前記抵抗器は前記第１および第２の集積回路の外側にある付記７の回路。
[付記９]出力信号は電流信号であり、かつ前記抵抗器は前記第２の集積回路に実装されている付記７の回路。
[付記１０]前記インタフェース回路は、前記基準信号を受信し、かつ２つあるいはそれ以上のミラー経路を備えるように構成された電流ミラーと、前記電流ミラーに結合されているスイッチアレイとを含み、前記スイッチングアレイは、前記データ入力を受信および復号化し、選択されたミラー経路のセットからの電流を前記スイッチアレイの出力に向ける付記７の回路。
[付記１１]前記データ入力は少なくとも４ビットの分解能を含む付記１の回路。
[付記１２]前記データ入力は少なくとも８ビットの分解能を含む付記１１の回路。
[付記１３]前記インタフェース回路は、２つあるいはそれ以上の過サンプリング比だけ過サンプリングされる付記１の回路。
[付記１４]前記過サンプリング比が１６あるいはそれ以上である付記１３の回路。
[付記１５]前記回路要素が可変利得増幅器（ＶＧＡ）である付記１の回路。
[付記１６]前記回路要素が変調器である付記１の回路。
[付記１７]前記変調器は、インタフェース信号に結合された一対の電流源と、一対の交差結合された差動増幅器とを含み、各差動増幅器はそれぞれの電流源に結合され、前記差動増幅器は、キャリア信号を受信し、かつ部分的には前記キャリア信号およびインタフェース信号に基づいて前記出力信号を発生するように構成されている付記１６の回路。
[付記１８]前記変調器の各電流源が前記基準信号に関連するバイアス電流を供給することを特徴とする付記１７の回路。
[付記１９]付記１の回路を具備する送信機。
[付記２０]付記１の回路を具備するＣＤＭＡセルラ電話送信機。
[付記２１]下記を具備する送信機の回路、第１の集積回路に実装された第１のインタフェース回路、該第１のインタフエース回路は第一のデータ入力を受信し、第１の差動電流信号を供給するように構成されている、第２の集積回路に実装され、かつ作動するように前記第１のインタフェース回路に結合される変調器、前記変調器は第１の差動電流信号およびキャリア信号を受信し、かつそれに応答して出力信号を発生するように構成される。
[付記２２]さらに、下記を具備する付記２１の回路、前記第１の集積回路に実装された第２のインタフェース回路、前記第２のインタフェース回路は、第２のデータ入力を受信し、かつ第２の差動電流信号を供給するように構成される、前記変調器は、さらに前記第２の差動電流信号を受信し、前記第２の差動電流信号に応答して前記出力信号を発生するように構成される。
[付記２３]前記第１および第２のデータ入力が直交送信機の同相（Ｉ）および直交（Ｑ）ベースバンド信号に対応する付記２２の回路。
[付記２４]さらに、前記第１および第２の差動電流信号の各々の間に結合されているキャパシタを含む付記２２の回路。
[付記２５]前記第１および第２のデータ入力の各々が８ビットあるいはそれ以上の分解能を有する付記２２の回路。
[付記２６]前記第１および第２のインタフェース回路が、前記第１および第２のデータ入力の速度に対して過サンプリング速度で作動されることを特徴とする付記２２の回路。
[付記２７]前記過サンプリング速度が１６あるいはそれ以上である付記２６の回路。
[付記２８]さらに下記を具備する付記２１の回路、前記第２の集積回路に実装され、かつ基準信号を供給するように構成される基準回路、前記第１のインタフェース回路は、前記基準回路に結合し、かつさらに前記基準信号を受信し、一部が前記基準信号に基づいて前記第１の差動電流信号を発生するように構成される。
[付記２９]前記基準信号が基準電圧に基づいて発生される電流である付記２８の回路。
[付記３０]前記第１のインタフェース回路は、前記基準信号を受信し、かつ２つあるいはそれ以上のミラー経路を備えるように構成された電流ミラーと、前記電流ミラーに結合されたスイッチアレイとを含み、前記スイッチングアレイは、前記第１のデータ入力を受信し、かつ復号化し、選択ミラー経路のセットからの電流をスイッチアレイの出力に向けるように構成される、付記２９の回路。
[付記３１]下記を具備する、第１の集積回路からのインタフェース信号を第２の集積回路に供給する方法、基準信号を発生する、前記基準信号を前記第１の集積回路に供給する、データ入力を前記第１の集積回路で受信する、該データ入力および該基準信号に一部基づいて該第１の集積回路で前記インタフェース信号を発生する、前記第１の集積回路からの前記インタフェース信号を前記第２の集積回路に供給する、前記インタフェース信号を前記第２の集積回路で受信する、第二の集積回路で回路要素からの出力信号を発生する、ここで該出力信号は該インタフェース信号あるいは抵抗比に少なくとも一部基づいている。
[付記３２]前記基準信号は基準電圧から発生される電流である付記３１の方法。
[付記３３]前記インタフェース信号は差動電流信号である付記３１の方法。
[付記３４]さらに、前記インタフェース信号をフィルタリングすることを具備する付記３１の方法。
[付記３５]さらに、前記基準信号に関連した信号を前記回路要素に供給することを具備し、ここで前記出力信号はさらに、該基準信号に関連した信号に一部基づいて発生される、付記３１の方法。
[付記３６]下記を具備するセルラ電話の送信機、第１の集積回路に実装され、かつディジタル同相（Ｉ）および直交（Ｑ）ベースバンド信号を供給するように構成されているディジタルプロセッサ、前記第１の集積回路に実装され、かつ前記ディジタルプロセッサに結合された第１および第２のインタフェース回路、各インタフェース回路はそれぞれのディジタルベースバンド信号を受信し、かつアナログベースバンド信号を供給するように構成され、各量子化アナログベースバンド信号は、少なくとも４ビットの分解能を含み、かつ差動電流信号として実現されている、第２の集積回路に実装され、かつ第１および第２のインタフェース回路に作動するように結合される変調器、前記変調器はアナログベースバンドを受信し、かつキャリア信号で変調し、変調出力信号を供給する。
[付記３７]さらに、前記第２の集積回路に実装され、かつ基準信号を供給するように構成された基準回路を含み、ここで、各インタフェース回路は前記基準回路に結合し、かつさらに前記基準信号を受信するように構成され、かつ前記アナログベースバンド信号は基準信号に一部基づいてさらに発生される、付記３６の送信機。
【図面の簡単な説明】
【図１】直交送信機の実施形態の簡略ブロック図を示す。
【図２】ＩおよびＱのベースバンド信号のためのディジタルＩＣとアナログＩＣとの間のインタフェースの実施形態のブロック図を示す。
【図３】インタフェース回路の実施形態の概略図を示す。
【図４】ＩおよびＱのベースバンド信号のためのディジタルＩＣとアナログＩＣとの間のインタフェースの他の実施形態のブロック図を示している。
【図５】図４に示されたインタフェースおよび回路の特定の実施形態の概略図を示している。
【図６】本発明による制御信号を発生するために使用される回路の実施形態のブロック図を示している。
【符号の説明】
１１２…利得制御信号、１２２ａ…ベースバンド（ＢＢ）バッファ、１２２ｂ…ベースバンド（ＢＢ）バッファ、１２６…ＩＦ可変利得増幅器，１２８ａ…利得制御信号、１２８ｂ…利得制御信号、１４２…ＩＦバッファ、１４４…ミキサ，１４６…ＲＦＶＧＡ，１５０…電力増幅器（ＰＡ）ドライバ，３１２…インタフェース回路、４００…ディジタルＩＣ、４０２…アナログＩＣ、５１２…インタフェース回路、５２２…基準回路、５２４…変調器、６００…ＩＣ、６０２…ＩＣ。

Claims (86)

1. 下記を具備する、第１の集積回路と第２の集積回路との間にインタフェース信号を発生する回路、
   基準信号を供給するように構成された基準回路、
   前記第１の集積回路に実装され、かつ前記基準回路に結合されるインタフェース回路、該インタフェース回路は前記基準信号およびデータ入力を受信し、かつそれに応じて前記インタフェース信号を発生するように構成されている、
   前記第２の集積回路に実装され、かつ前記基準回路に結合される回路要素、該回路要素は前記インタフェース信号を受信し、かつ前記インタフェース信号に応答して出力信号を供給するように構成されている、
   ここにおいて、前記第１の集積回路はディジタル集積回路であり、前記第２の集積回路はアナログ集積回路である、
   ここで、前記インタフェース信号は差動電流信号である。
2. 前記基準回路が前記第２の集積回路に実装される請求項１の回路。
3. さらに、差動電流信号間に結合された少なくとも１つのキャパシタを含む請求項１の回路。
4. 前記インタフェース信号が、直交送信機のアナログ同相（Ｉ）あるいは直交（Ｑ）ベースバンド信号を示している請求項１の回路。
5. 前記基準信号はバンドギャップ電圧に関連した電圧である請求項１の回路。
6. 前記基準信号は基準電圧および抵抗器から発生される電流である請求項１の回路。
7. 前記出力信号は電圧信号であり、かつ前記抵抗器は前記第１および第２の集積回路の外側にある請求項６の回路。
8. 出力信号は電流信号であり、かつ前記抵抗器は前記第２の集積回路に実装されている請求項６の回路。
9. 前記インタフェース回路は、
   前記基準信号を受信し、かつ２つあるいはそれ以上のミラー経路を備えるように構成された電流ミラーと、
   前記電流ミラーに結合されているスイッチアレイとを含み、
   前記スイッチングアレイは、前記データ入力を受信および復号化し、選択されたミラー経路のセットからの電流を前記スイッチアレイの出力に向ける請求項７の回路。
10. 前記データ入力は少なくとも４ビットの分解能を備えた請求項１の回路。
11. 前記データ入力は少なくとも８ビットの分解能を備えた請求項１０の回路。
12. 前記インタフェース回路は、２つあるいはそれ以上の過サンプリング比だけ過サンプリングされる請求項１の回路。
13. 前記過サンプリング比が１６あるいはそれ以上である請求項１２の回路。
14. 前記回路要素が可変利得増幅器（ＶＧＡ）である請求項１の回路。
15. 前記回路要素が変調器である請求項１の回路。
16. 前記変調器は、インタフェース信号に結合された一対の電流源と、一対の交差結合された差動増幅器とを含み、
    各差動増幅器はそれぞれの電流源に結合され、前記差動増幅器は、キャリア信号を受信し、かつ部分的には前記キャリア信号およびインタフェース信号に基づいて前記出力信号を発生するように構成されている請求項１５の回路。
17. 前記変調器の各電流源が前記基準信号に関連するバイアス電流を供給することを特徴とする請求項１６の回路。
18. 請求項１の回路を具備する送信機。
19. 請求項１の回路を具備するＣＤＭＡセルラ電話送信機。
20. 下記を具備する送信機の回路、
    第１の集積回路に実装された第１のインタフェース回路、該第１のインタフエース回路は第１のデータ入力を受信し、第１の差動電流信号を供給するように構成されている、
    第２の集積回路に実装され、かつ前記第１のインタフェース回路に結合される変調器、前記変調器は第１の差動電流信号およびキャリア信号を受信し、かつそれに応答して出力信号を発生するように構成される、
    ここにおいて、前記第１の集積回路はディジタル集積回路であり、前記第２の集積回路はアナログ集積回路である。
21. さらに、下記を具備する請求項２０の回路、
    前記第１の集積回路に実装された第２のインタフェース回路、前記第２のインタフェース回路は、第２のデータ入力を受信し、かつ第２の差動電流信号を供給するように構成される、
    前記変調器は、さらに前記第２の差動電流信号を受信し、前記第２の差動電流信号に応答して前記出力信号を発生するように構成される。
22. 前記第１および第２のデータ入力が直交送信機の同相（Ｉ）および直交（Ｑ）ベースバンド信号に対応する請求項２１の回路。
23. さらに、前記第１および第２の差動電流信号の各々の間に結合されているキャパシタを含む請求項２１の回路。
24. 前記第１および第２のデータ入力の各々が８ビットあるいはそれ以上の分解能を有する請求項２１の回路。
25. 前記第１および第２のインタフェース回路が、前記第１および第２のデータ入力の速度に対して過サンプリング速度で作動されることを特徴とする請求項２１の回路。
26. 前記過サンプリング速度が１６あるいはそれ以上である請求項２５の回路。
27. さらに下記を具備する請求項２０の回路、
    前記第２の集積回路に実装され、かつ基準信号を供給するように構成される基準回路、
    前記第１のインタフェース回路は、前記基準回路に結合し、かつさらに前記基準信号を受信し、一部が前記基準信号に基づいて前記第１の差動電流信号を発生するように構成される。
28. 前記基準信号が基準電圧に基づいて発生される電流である請求項２７の回路。
29. 前記第１のインタフェース回路は、
    前記基準信号を受信し、かつ２つあるいはそれ以上のミラー経路を備えるように構成された電流ミラーと、前記電流ミラーに結合されたスイッチアレイとを含み、
    前記スイッチングアレイは、前記第１のデータ入力を受信し、かつ復号化し、
    選択ミラー経路のセットからの電流をスイッチアレイの出力に向けるように構成される、請求項２８の回路。
30. 下記を具備する、第１の集積回路からのインタフェース信号を第２の集積回路に供給する方法、
    基準信号を発生する、
    前記基準信号を前記第１の集積回路に供給する、
    データ入力を前記第１の集積回路で受信する、
    該データ入力および該基準信号に一部基づいて該第１の集積回路で前記インタフェース信号を発生する、
    前記第１の集積回路からの前記インタフェース信号を前記第２の集積回路に供給する、
    前記インタフェース信号を前記第２の集積回路で受信する、
    第２の集積回路で回路要素からの出力信号を発生する、ここで該出力信号は該インタフェース信号あるいは抵抗比に少なくとも一部基づいている、
    ここにおいて、前記第１の集積回路はディジタル集積回路であり、前記第２の集積回路はアナログ集積回路である。
31. 前記基準信号は基準電圧から発生される電流である請求項３０の方法。
32. 前記インタフェース信号は差動電流信号である請求項３０の方法。
33. さらに、前記インタフェース信号をフィルタリングすることを具備する請求項３０の方法。
34. さらに、前記基準信号に関連した信号を前記回路要素に供給することを具備し、ここで前記出力信号はさらに、該基準信号に関連した信号に一部基づいて発生される、請求項３０の方法。
35. 下記を具備するセルラ電話の送信機、
    第１の集積回路に実装され、かつディジタル同相（Ｉ）および直交（Ｑ）ベースバンド信号を供給するように構成されているディジタルプロセッサ、
    前記第１の集積回路に実装され、かつ前記ディジタルプロセッサに結合された第１および第２のインタフェース回路、各インタフェース回路はそれぞれのディジタルベースバンド信号を受信し、かつアナログベースバンド信号を供給するように構成され、各量子化アナログベースバンド信号は、少なくとも４ビットの分解能を含み、かつ差動電流信号として実現されている、
    第２の集積回路に実装され、かつ第１および第２のインタフェース回路に結合される変調器、前記変調器はアナログベースバンドを受信し、かつキャリア信号で変調し、変調出力信号を供給する。
36. さらに、前記第２の集積回路に実装され、かつ基準信号を供給するように構成された基準回路を含み、
    ここで、各インタフェース回路は前記基準回路に結合し、かつさらに前記基準信号を受信するように構成され、かつ前記アナログベースバンド信号は基準信号に一部基づいてさらに発生される、請求項３５の送信機。
37. 第1の集積回路（ＩＣ）上に形成され、基準信号とディジタルデータ入力とに応じて差動電流信号を発生させるインターフェース回路と、
    第２の集積回路（ＩＣ）上に形成され、差動電流信号に基づいて出力信号を発生させる回路要素とを具備し、
    ここにおいて、前記第１の集積回路（ＩＣ）はディジタル集積回路であり、前記第２の集積回路（ＩＣ）はアナログ集積回路である、装置。
38. 該装置は送信機である請求項３７の装置。
39. 該装置はＣＤＭＡ電話機である請求項３７の装置。
40. 基準信号は第２のＩＣ上の基準回路により発生する請求項３７、３８、または３９の装置。
41. 基準信号を発生させる基準回路を更に具備する請求項３７、３８、または３９の装置。
42. 差動電流信号間に結合された少なくとも１つのキャパシタを更に具備する請求項３７、３８、または３９の装置。
43. ディジタルデータ入力はアナログ同相（Ｉ）あるいは直交（Ｑ）ベースバンド信号の少なくともどちらかである請求項３７、３８、または３９の装置。
44. 送信機は直交送信機である請求項３８の装置。
45. 基準信号は電圧基準信号である請求項３７、３８、または３９の装置。
46. 電圧基準信号はバンドギャップ基準電圧に基づいて発生する請求項４５の装置。
47. 基準信号は基準電圧及びレジスタから発生される電流である請求項３７、３８、または３９の装置。
48. 出力信号は電圧信号であり、レジスタは第１及び第２のＩＣの外部にある請求項４７の装置。
49. 出力信号は電流信号であり、レジスタは第２のＩＣ上に実装されている請求項４７の装置。
50. インターフェース回路には、基準信号を用いて少なくとも２つのミラー経路を発生させる電流ミラーと、ディジタルデータ入力をデコーディングし、前記ミラー経路のうち選択されたミラー経路からの電流を向けて差動電流信号を発生させるスイッチアレイとが含まれる請求項３７、３８、または３９の装置。
51. ディジタルデータ入力は少なくとも４ビットディジタルデータ入力である請求項３７、３８、または３９の装置。
52. ディジタルデータ入力は過サンプリングされたディジタルデータ信号である請求項３７、３８、または３９の装置。
53. 回路要素は可変利得増幅器（ＶＧＡ）、ミキサ、及び電力増幅器（ＰＡ）ドライバのいずれであってもよい請求項３７、３８、または３９の装置。
54. 回路要素は変調器である請求項３７、３８、または３９の装置。
55. 変調器には、差動電流信号に結合された一対の電流源と一対の交差結合された差動増幅器とが含まれ、各差動増幅器はそれぞれの電流源に結合され、差動増幅器はキャリア信号を受信し、キャリア信号と差動電流信号とに部分的に基づいて出力信号を発生させるよう作動する請求項５４の装置。
56. 変調器内の各電流源は基準信号に関連したバイアス電流を供給する請求項５５の装置。
57. 変調器は直接アップ変換を実行する請求項５４の装置。
58. 基準信号とディジタルデータ入力に応じて差動電流信号を発生させ、差動電流信号間で外部容量性フィルタリングするよう第１の集積回路に実装されたインターフェース回路と、
    差動電流信号に基づいて出力信号を発生させる、第２の集積回路に実装された回路要素とを具備し、
    ここにおいて、前記第１の集積回路はディジタル集積回路であり、前記第２の集積回路はアナログ集積回路である、装置。
59. 該装置は送信機である請求項５８の装置。
60. 該装置はＣＤＭＡ電話機である請求項５８の装置。
61. ディジタルデータ入力はアナログアナログ同相（Ｉ）あるいは直交（Ｑ）ベースバンド信号の少なくともどちらかである請求項５８、５９、または６０の装置。
62. 送信機は直交送信機である請求項５９の装置。
63. インターフェース回路には、基準信号を用いて少なくとも２つのミラー経路を発生させる電流ミラーと、ディジタルデータ入力をデコーディングし、選択されたミラー経路から電流を導いて差動電流信号を発生させるスイッチアレイとが含まれる請求項５８、５０、または６０の装置。
64. 回路要素は可変利得増幅器（ＶＧＡ）、ミキサ、及び電力増幅器（ＰＡ）ドライバのいずれであってもよい請求項５８、５９、または６０の装置。
65. 回路要素は変調器である請求項５８、５９、または６０の装置。
66. 変調器には、差動電流信号に結合された一対の電流源と一対の交差結合された差動増幅器とが含まれ、各差動増幅器はそれぞれの電流源に結合され、差動増幅器はキャリア信号を受信し、キャリア信号と差動電流信号とに部分的に基づいて出力信号を発生させるよう作動する請求項６５の装置。
67. 変調器内の各電流源は基準信号に関連したバイアス電流を供給する請求項６６の装置。
68. 変調器は直接アップ変換を実行する請求項６６の装置。
69. 基準信号及びディジタルデータ入力の関数として外部で発生した入力差動電流信号に応じて、通信装置の送信信号パス内で用いられるよう実装されたアナログ集積回路（ＩＣ）において、
    該アナログＩＣは、
    基準信号を発生させる基準回路と、
    差動電流信号に基づいて出力信号を発生させる回路要素とを具備する。
70. 基準信号は電圧基準信号である請求項６９のアナログ集積回路。
71. 電圧基準信号はバンドギャップ基準電圧に基づいて発生する請求項７０のアナログ集積回路。
72. 基準信号は基準電圧及びレジスタから発生した電流である請求項６９のアナログ集積回路。
73. 出力信号は電圧信号でありレジスタはアナログ集積回路の外部にある請求項７２のアナログ集積回路。
74. 出力信号は電流信号であり、レジスタはアナログ集積回路上に実装される請求項７２のアナログ集積回路。
75. 回路要素は可変利得増幅器（ＶＧＡ）、ミキサ、及び電力増幅器（ＰＡ）ドライバのいずれであってもよい請求項６９のアナログ集積回路。
76. 回路要素は変調器である請求項６９のアナログ集積回路。
77. 変調器には、差動電流信号に結合された一対の電流源と一対の交差結合された差動増幅器とが含まれ、各差動増幅器はそれぞれの電流源に結合され、差動増幅器はキャリア信号を受信し、キャリア信号と差動電流信号とに部分的に基づいて出力信号を発生させるよう作動する請求項７６のアナログ集積回路。
78. 変調器内の各電流源は基準信号に関連したバイアス電流を供給する請求項７７の装置。
79. 変調器は直接アップ変換を実行する請求項７６の装置。
80. 基準信号を発生させ、
    第１の回路に基準信号を供給し、
    第１の回路でディジタルデータ入力を受信し、
    ディジタルデータ入力と基準信号とに部分的に基づいて第１の回路内で差動電流信号を発生させ、
    第１の回路から第２の回路に差動電流信号を供給し、
    第２の回路で差動電流信号を受信し、
    差動電流信号に少なくとも部分的に基づく出力信号を第２の回路内で回路要素から発生させることを含み、
    ここにおいて、前記第１の回路はディジタル集積回路であり、前記第２の回路はアナログ集積回路である、方法。
81. 基準信号は基準電圧から発生した電流である請求項８０の方法。
82. 差動電流信号をフィルタリングすることを更に含む請求項８０の方法。
83. 基準信号に関連した信号を回路要素に供給することを更に含み、出力信号は基準信号に関連した前記信号に部分的に基づいてさらに発生する請求項８０の方法。
84. 第1の集積回路（ＩＣ）上に形成され、基準信号とディジタルデータ入力とに応じて差動電流信号を発生させる手段と、
    第２の集積回路（ＩＣ）上に形成され、差動電流信号に基づいて出力信号を発生させる手段とを含み、
    ここにおいて、前記第1の集積回路（ＩＣ）はディジタル集積回路であり、第２の集積回路（ＩＣ）はアナログ集積回路である、システム。
85. 基準信号とディジタルデータ入力とに応じて差動電流信号を発生させ、差動電流信号間で外部容量性フィルタリングするよう第１の集積回路に実装された手段と、
    差動電流信号に基づいて出力信号を発生させる、第２の集積回路に実装された手段とを含み、
    ここにおいて、前記第１の集積回路はディジタル集積回路であり、前記第２の集積回路はアナログ集積回路である、システム。
86. 基準信号及びディジタルデータ入力の関数として外部で発生した入力差動電流信号に応じて、通信装置の送信信号パス内で用いられるよう実装されたアナログ集積回路（ＩＣ）において、
    該アナログＩＣは、
    基準信号を発生させる手段と、
    差動信号に基づいて出力信号を発生させる手段とを含む。

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